drivers/net/mlx5/mlx5_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_RXTX_H_
   7 #define RTE_PMD_MLX5_RXTX_H_
   8
   9 #include <stddef.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 /* Verbs header. */
  14 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  15 #ifdef PEDANTIC
  16 #pragma GCC diagnostic ignored "-Wpedantic"
  17 #endif
  18 #include <infiniband/verbs.h>
  19 #include <infiniband/mlx5dv.h>
  20 #ifdef PEDANTIC
  21 #pragma GCC diagnostic error "-Wpedantic"
  22 #endif
  23
  24 #include <rte_mbuf.h>
  25 #include <rte_mempool.h>
  26 #include <rte_common.h>
  27 #include <rte_hexdump.h>
  28 #include <rte_atomic.h>
  29
  30 #include "mlx5_utils.h"
  31 #include "mlx5.h"
  32 #include "mlx5_autoconf.h"
  33 #include "mlx5_defs.h"
  34 #include "mlx5_prm.h"
  35
  36 struct mlx5_rxq_stats {
  37         unsigned int idx; /**< Mapping index. */
  38 #ifdef MLX5_PMD_SOFT_COUNTERS
  39         uint64_t ipackets; /**< Total of successfully received packets. */
  40         uint64_t ibytes; /**< Total of successfully received bytes. */
  41 #endif
  42         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  43         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  44 };
  45
  46 struct mlx5_txq_stats {
  47         unsigned int idx; /**< Mapping index. */
  48 #ifdef MLX5_PMD_SOFT_COUNTERS
  49         uint64_t opackets; /**< Total of successfully sent packets. */
  50         uint64_t obytes; /**< Total of successfully sent bytes. */
  51 #endif
  52         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  53 };
  54
  55 struct priv;
  56
  57 /* Memory region queue object. */
  58 struct mlx5_mr {
  59         LIST_ENTRY(mlx5_mr) next; /**< Pointer to the next element. */
  60         rte_atomic32_t refcnt; /*<< Reference counter. */
  61         uint32_t lkey; /*<< rte_cpu_to_be_32(mr->lkey) */
  62         uintptr_t start; /* Start address of MR */
  63         uintptr_t end; /* End address of MR */
  64         struct ibv_mr *mr; /*<< Memory Region. */
  65         struct rte_mempool *mp; /*<< Memory Pool. */
  66 };
  67
  68 /* Compressed CQE context. */
  69 struct rxq_zip {
  70         uint16_t ai; /* Array index. */
  71         uint16_t ca; /* Current array index. */
  72         uint16_t na; /* Next array index. */
  73         uint16_t cq_ci; /* The next CQE. */
  74         uint32_t cqe_cnt; /* Number of CQEs. */
  75 };
  76
  77 /* RX queue descriptor. */
  78 struct mlx5_rxq_data {
  79         unsigned int csum:1; /* Enable checksum offloading. */
  80         unsigned int csum_l2tun:1; /* Same for L2 tunnels. */
  81         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
  82         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
  83         unsigned int crc_present:1; /* CRC must be subtracted. */
  84         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
  85         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
  86         unsigned int elts_n:4; /* Log 2 of Mbufs. */
  87         unsigned int rss_hash:1; /* RSS hash result is enabled. */
  88         unsigned int mark:1; /* Marked flow available on the queue. */
  89         unsigned int :15; /* Remaining bits. */
  90         volatile uint32_t *rq_db;
  91         volatile uint32_t *cq_db;
  92         uint16_t port_id;
  93         uint16_t rq_ci;
  94         uint16_t rq_pi;
  95         uint16_t cq_ci;
  96         volatile struct mlx5_wqe_data_seg(*wqes)[];
  97         volatile struct mlx5_cqe(*cqes)[];
  98         struct rxq_zip zip; /* Compressed context. */
  99         struct rte_mbuf *(*elts)[];
 100         struct rte_mempool *mp;
 101         struct mlx5_rxq_stats stats;
 102         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 103         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 104         void *cq_uar; /* CQ user access region. */
 105         uint32_t cqn; /* CQ number. */
 106         uint8_t cq_arm_sn; /* CQ arm seq number. */
 107 } __rte_cache_aligned;
 108
 109 /* Verbs Rx queue elements. */
 110 struct mlx5_rxq_ibv {
 111         LIST_ENTRY(mlx5_rxq_ibv) next; /* Pointer to the next element. */
 112         rte_atomic32_t refcnt; /* Reference counter. */
 113         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 114         struct ibv_cq *cq; /* Completion Queue. */
 115         struct ibv_wq *wq; /* Work Queue. */
 116         struct ibv_comp_channel *channel;
 117         struct mlx5_mr *mr; /* Memory Region (for mp). */
 118 };
 119
 120 /* RX queue control descriptor. */
 121 struct mlx5_rxq_ctrl {
 122         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 123         rte_atomic32_t refcnt; /* Reference counter. */
 124         struct priv *priv; /* Back pointer to private data. */
 125         struct mlx5_rxq_ibv *ibv; /* Verbs elements. */
 126         struct mlx5_rxq_data rxq; /* Data path structure. */
 127         unsigned int socket; /* CPU socket ID for allocations. */
 128         unsigned int irq:1; /* Whether IRQ is enabled. */
 129         uint16_t idx; /* Queue index. */
 130 };
 131
 132 /* Indirection table. */
 133 struct mlx5_ind_table_ibv {
 134         LIST_ENTRY(mlx5_ind_table_ibv) next; /* Pointer to the next element. */
 135         rte_atomic32_t refcnt; /* Reference counter. */
 136         struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 137         uint32_t queues_n; /**< Number of queues in the list. */
 138         uint16_t queues[]; /**< Queue list. */
 139 };
 140
 141 /* Hash Rx queue. */
 142 struct mlx5_hrxq {
 143         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 144         rte_atomic32_t refcnt; /* Reference counter. */
 145         struct mlx5_ind_table_ibv *ind_table; /* Indirection table. */
 146         struct ibv_qp *qp; /* Verbs queue pair. */
 147         uint64_t hash_fields; /* Verbs Hash fields. */
 148         uint32_t rss_key_len; /* Hash key length in bytes. */
 149         uint8_t rss_key[]; /* Hash key. */
 150 };
 151
 152 /* TX queue descriptor. */
 153 __extension__
 154 struct mlx5_txq_data {
 155         uint16_t elts_head; /* Current counter in (*elts)[]. */
 156         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 157         uint16_t elts_comp; /* Counter since last completion request. */
 158         uint16_t mpw_comp; /* WQ index since last completion request. */
 159         uint16_t cq_ci; /* Consumer index for completion queue. */
 160 #ifndef NDEBUG
 161         uint16_t cq_pi; /* Producer index for completion queue. */
 162 #endif
 163         uint16_t wqe_ci; /* Consumer index for work queue. */
 164         uint16_t wqe_pi; /* Producer index for work queue. */
 165         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 166         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 167         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 168         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 169         uint16_t tunnel_en:1;
 170         /* When set TX offload for tunneled packets are supported. */
 171         uint16_t swp_en:1; /* Whether SW parser is enabled. */
 172         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 173         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 174         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 175         uint16_t mr_cache_idx; /* Index of last hit entry. */
 176         uint32_t qp_num_8s; /* QP number shifted by 8. */
 177         uint64_t offloads; /* Offloads for Tx Queue. */
 178         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 179         volatile void *wqes; /* Work queue (use volatile to write into). */
 180         volatile uint32_t *qp_db; /* Work queue doorbell. */
 181         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 182         volatile void *bf_reg; /* Blueflame register remapped. */
 183         struct mlx5_mr *mp2mr[MLX5_PMD_TX_MP_CACHE]; /* MR translation table. */
 184         struct rte_mbuf *(*elts)[]; /* TX elements. */
 185         struct mlx5_txq_stats stats; /* TX queue counters. */
 186 } __rte_cache_aligned;
 187
 188 /* Verbs Rx queue elements. */
 189 struct mlx5_txq_ibv {
 190         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 191         rte_atomic32_t refcnt; /* Reference counter. */
 192         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 193         struct ibv_cq *cq; /* Completion Queue. */
 194         struct ibv_qp *qp; /* Queue Pair. */
 195 };
 196
 197 /* TX queue control descriptor. */
 198 struct mlx5_txq_ctrl {
 199         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 200         rte_atomic32_t refcnt; /* Reference counter. */
 201         struct priv *priv; /* Back pointer to private data. */
 202         unsigned int socket; /* CPU socket ID for allocations. */
 203         unsigned int max_inline_data; /* Max inline data. */
 204         unsigned int max_tso_header; /* Max TSO header size. */
 205         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 206         struct mlx5_txq_data txq; /* Data path structure. */
 207         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 208         volatile void *bf_reg_orig; /* Blueflame register from verbs. */
 209         uint16_t idx; /* Queue index. */
 210 };
 211
 212 /* mlx5_rxq.c */
 213
 214 extern uint8_t rss_hash_default_key[];
 215 extern const size_t rss_hash_default_key_len;
 216
 217 void mlx5_rxq_cleanup(struct mlx5_rxq_ctrl *rxq_ctrl);
 218 int mlx5_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 219                         unsigned int socket, const struct rte_eth_rxconf *conf,
 220                         struct rte_mempool *mp);
 221 void mlx5_rx_queue_release(void *dpdk_rxq);
 222 int mlx5_rx_intr_vec_enable(struct rte_eth_dev *dev);
 223 void mlx5_rx_intr_vec_disable(struct rte_eth_dev *dev);
 224 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 225 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 226 struct mlx5_rxq_ibv *mlx5_rxq_ibv_new(struct rte_eth_dev *dev, uint16_t idx);
 227 struct mlx5_rxq_ibv *mlx5_rxq_ibv_get(struct rte_eth_dev *dev, uint16_t idx);
 228 int mlx5_rxq_ibv_release(struct mlx5_rxq_ibv *rxq_ibv);
 229 int mlx5_rxq_ibv_releasable(struct mlx5_rxq_ibv *rxq_ibv);
 230 int mlx5_rxq_ibv_verify(struct rte_eth_dev *dev);
 231 struct mlx5_rxq_ctrl *mlx5_rxq_new(struct rte_eth_dev *dev, uint16_t idx,
 232                                    uint16_t desc, unsigned int socket,
 233                                    const struct rte_eth_rxconf *conf,
 234                                    struct rte_mempool *mp);
 235 struct mlx5_rxq_ctrl *mlx5_rxq_get(struct rte_eth_dev *dev, uint16_t idx);
 236 int mlx5_rxq_release(struct rte_eth_dev *dev, uint16_t idx);
 237 int mlx5_rxq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 238 int mlx5_rxq_verify(struct rte_eth_dev *dev);
 239 int rxq_alloc_elts(struct mlx5_rxq_ctrl *rxq_ctrl);
 240 struct mlx5_ind_table_ibv *mlx5_ind_table_ibv_new(struct rte_eth_dev *dev,
 241                                                   const uint16_t *queues,
 242                                                   uint32_t queues_n);
 243 struct mlx5_ind_table_ibv *mlx5_ind_table_ibv_get(struct rte_eth_dev *dev,
 244                                                   const uint16_t *queues,
 245                                                   uint32_t queues_n);
 246 int mlx5_ind_table_ibv_release(struct rte_eth_dev *dev,
 247                                struct mlx5_ind_table_ibv *ind_tbl);
 248 int mlx5_ind_table_ibv_verify(struct rte_eth_dev *dev);
 249 struct mlx5_hrxq *mlx5_hrxq_new(struct rte_eth_dev *dev,
 250                                 const uint8_t *rss_key, uint32_t rss_key_len,
 251                                 uint64_t hash_fields,
 252                                 const uint16_t *queues, uint32_t queues_n);
 253 struct mlx5_hrxq *mlx5_hrxq_get(struct rte_eth_dev *dev,
 254                                 const uint8_t *rss_key, uint32_t rss_key_len,
 255                                 uint64_t hash_fields,
 256                                 const uint16_t *queues, uint32_t queues_n);
 257 int mlx5_hrxq_release(struct rte_eth_dev *dev, struct mlx5_hrxq *hxrq);
 258 int mlx5_hrxq_ibv_verify(struct rte_eth_dev *dev);
 259 uint64_t mlx5_get_rx_port_offloads(void);
 260 uint64_t mlx5_get_rx_queue_offloads(struct rte_eth_dev *dev);
 261
 262 /* mlx5_txq.c */
 263
 264 int mlx5_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 265                         unsigned int socket, const struct rte_eth_txconf *conf);
 266 void mlx5_tx_queue_release(void *dpdk_txq);
 267 int mlx5_tx_uar_remap(struct rte_eth_dev *dev, int fd);
 268 struct mlx5_txq_ibv *mlx5_txq_ibv_new(struct rte_eth_dev *dev, uint16_t idx);
 269 struct mlx5_txq_ibv *mlx5_txq_ibv_get(struct rte_eth_dev *dev, uint16_t idx);
 270 int mlx5_txq_ibv_release(struct mlx5_txq_ibv *txq_ibv);
 271 int mlx5_txq_ibv_releasable(struct mlx5_txq_ibv *txq_ibv);
 272 int mlx5_txq_ibv_verify(struct rte_eth_dev *dev);
 273 struct mlx5_txq_ctrl *mlx5_txq_new(struct rte_eth_dev *dev, uint16_t idx,
 274                                    uint16_t desc, unsigned int socket,
 275                                    const struct rte_eth_txconf *conf);
 276 struct mlx5_txq_ctrl *mlx5_txq_get(struct rte_eth_dev *dev, uint16_t idx);
 277 int mlx5_txq_release(struct rte_eth_dev *dev, uint16_t idx);
 278 int mlx5_txq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 279 int mlx5_txq_verify(struct rte_eth_dev *dev);
 280 void txq_alloc_elts(struct mlx5_txq_ctrl *txq_ctrl);
 281 uint64_t mlx5_get_tx_port_offloads(struct rte_eth_dev *dev);
 282
 283 /* mlx5_rxtx.c */
 284
 285 extern uint32_t mlx5_ptype_table[];
 286 extern uint8_t mlx5_cksum_table[];
 287 extern uint8_t mlx5_swp_types_table[];
 288
 289 void mlx5_set_ptype_table(void);
 290 void mlx5_set_cksum_table(void);
 291 void mlx5_set_swp_types_table(void);
 292 uint16_t mlx5_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 293                        uint16_t pkts_n);
 294 uint16_t mlx5_tx_burst_mpw(void *dpdk_txq, struct rte_mbuf **pkts,
 295                            uint16_t pkts_n);
 296 uint16_t mlx5_tx_burst_mpw_inline(void *dpdk_txq, struct rte_mbuf **pkts,
 297                                   uint16_t pkts_n);
 298 uint16_t mlx5_tx_burst_empw(void *dpdk_txq, struct rte_mbuf **pkts,
 299                             uint16_t pkts_n);
 300 uint16_t mlx5_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts, uint16_t pkts_n);
 301 uint16_t removed_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 302                           uint16_t pkts_n);
 303 uint16_t removed_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts,
 304                           uint16_t pkts_n);
 305 int mlx5_rx_descriptor_status(void *rx_queue, uint16_t offset);
 306 int mlx5_tx_descriptor_status(void *tx_queue, uint16_t offset);
 307
 308 /* Vectorized version of mlx5_rxtx.c */
 309 int mlx5_check_raw_vec_tx_support(struct rte_eth_dev *dev);
 310 int mlx5_check_vec_tx_support(struct rte_eth_dev *dev);
 311 int mlx5_rxq_check_vec_support(struct mlx5_rxq_data *rxq_data);
 312 int mlx5_check_vec_rx_support(struct rte_eth_dev *dev);
 313 uint16_t mlx5_tx_burst_raw_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 314                                uint16_t pkts_n);
 315 uint16_t mlx5_tx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 316                            uint16_t pkts_n);
 317 uint16_t mlx5_rx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 318                            uint16_t pkts_n);
 319
 320 /* mlx5_mr.c */
 321
 322 void mlx5_mp2mr_iter(struct rte_mempool *mp, void *arg);
 323 struct mlx5_mr *mlx5_txq_mp2mr_reg(struct mlx5_txq_data *txq,
 324                                    struct rte_mempool *mp, unsigned int idx);
 325
 326 #ifndef NDEBUG
 327 /**
 328  * Verify or set magic value in CQE.
 329  *
 330  * @param cqe
 331  *   Pointer to CQE.
 332  *
 333  * @return
 334  *   0 the first time.
 335  */
 336 static inline int
 337 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 338 {
 339         static const uint8_t magic[] = "seen";
 340         volatile uint8_t (*buf)[sizeof(cqe->rsvd0)] = &cqe->rsvd0;
 341         int ret = 1;
 342         unsigned int i;
 343
 344         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 345                 if (!ret || (*buf)[i] != magic[i]) {
 346                         ret = 0;
 347                         (*buf)[i] = magic[i];
 348                 }
 349         return ret;
 350 }
 351 #endif /* NDEBUG */
 352
 353 /**
 354  * Check whether CQE is valid.
 355  *
 356  * @param cqe
 357  *   Pointer to CQE.
 358  * @param cqes_n
 359  *   Size of completion queue.
 360  * @param ci
 361  *   Consumer index.
 362  *
 363  * @return
 364  *   0 on success, 1 on failure.
 365  */
 366 static __rte_always_inline int
 367 check_cqe(volatile struct mlx5_cqe *cqe,
 368           unsigned int cqes_n, const uint16_t ci)
 369 {
 370         uint16_t idx = ci & cqes_n;
 371         uint8_t op_own = cqe->op_own;
 372         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 373         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 374
 375         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 376                 return 1; /* No CQE. */
 377 #ifndef NDEBUG
 378         if ((op_code == MLX5_CQE_RESP_ERR) ||
 379             (op_code == MLX5_CQE_REQ_ERR)) {
 380                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 381                 uint8_t syndrome = err_cqe->syndrome;
 382
 383                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 384                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 385                         return 0;
 386                 if (!check_cqe_seen(cqe)) {
 387                         DRV_LOG(ERR,
 388                                 "unexpected CQE error %u (0x%02x) syndrome"
 389                                 " 0x%02x",
 390                                 op_code, op_code, syndrome);
 391                         rte_hexdump(stderr, "MLX5 Error CQE:",
 392                                     (const void *)((uintptr_t)err_cqe),
 393                                     sizeof(*err_cqe));
 394                 }
 395                 return 1;
 396         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 397                    (op_code != MLX5_CQE_REQ)) {
 398                 if (!check_cqe_seen(cqe)) {
 399                         DRV_LOG(ERR, "unexpected CQE opcode %u (0x%02x)",
 400                                 op_code, op_code);
 401                         rte_hexdump(stderr, "MLX5 CQE:",
 402                                     (const void *)((uintptr_t)cqe),
 403                                     sizeof(*cqe));
 404                 }
 405                 return 1;
 406         }
 407 #endif /* NDEBUG */
 408         return 0;
 409 }
 410
 411 /**
 412  * Return the address of the WQE.
 413  *
 414  * @param txq
 415  *   Pointer to TX queue structure.
 416  * @param  wqe_ci
 417  *   WQE consumer index.
 418  *
 419  * @return
 420  *   WQE address.
 421  */
 422 static inline uintptr_t *
 423 tx_mlx5_wqe(struct mlx5_txq_data *txq, uint16_t ci)
 424 {
 425         ci &= ((1 << txq->wqe_n) - 1);
 426         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 427 }
 428
 429 /**
 430  * Manage TX completions.
 431  *
 432  * When sending a burst, mlx5_tx_burst() posts several WRs.
 433  *
 434  * @param txq
 435  *   Pointer to TX queue structure.
 436  */
 437 static __rte_always_inline void
 438 mlx5_tx_complete(struct mlx5_txq_data *txq)
 439 {
 440         const uint16_t elts_n = 1 << txq->elts_n;
 441         const uint16_t elts_m = elts_n - 1;
 442         const unsigned int cqe_n = 1 << txq->cqe_n;
 443         const unsigned int cqe_cnt = cqe_n - 1;
 444         uint16_t elts_free = txq->elts_tail;
 445         uint16_t elts_tail;
 446         uint16_t cq_ci = txq->cq_ci;
 447         volatile struct mlx5_cqe *cqe = NULL;
 448         volatile struct mlx5_wqe_ctrl *ctrl;
 449         struct rte_mbuf *m, *free[elts_n];
 450         struct rte_mempool *pool = NULL;
 451         unsigned int blk_n = 0;
 452
 453         cqe = &(*txq->cqes)[cq_ci & cqe_cnt];
 454         if (unlikely(check_cqe(cqe, cqe_n, cq_ci)))
 455                 return;
 456 #ifndef NDEBUG
 457         if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 458             (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 459                 if (!check_cqe_seen(cqe)) {
 460                         DRV_LOG(ERR, "unexpected error CQE, Tx stopped");
 461                         rte_hexdump(stderr, "MLX5 TXQ:",
 462                                     (const void *)((uintptr_t)txq->wqes),
 463                                     ((1 << txq->wqe_n) *
 464                                      MLX5_WQE_SIZE));
 465                 }
 466                 return;
 467         }
 468 #endif /* NDEBUG */
 469         ++cq_ci;
 470         txq->wqe_pi = rte_be_to_cpu_16(cqe->wqe_counter);
 471         ctrl = (volatile struct mlx5_wqe_ctrl *)
 472                 tx_mlx5_wqe(txq, txq->wqe_pi);
 473         elts_tail = ctrl->ctrl3;
 474         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 475         /* Free buffers. */
 476         while (elts_free != elts_tail) {
 477                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 478                 if (likely(m != NULL)) {
 479                         if (likely(m->pool == pool)) {
 480                                 free[blk_n++] = m;
 481                         } else {
 482                                 if (likely(pool != NULL))
 483                                         rte_mempool_put_bulk(pool,
 484                                                              (void *)free,
 485                                                              blk_n);
 486                                 free[0] = m;
 487                                 pool = m->pool;
 488                                 blk_n = 1;
 489                         }
 490                 }
 491         }
 492         if (blk_n)
 493                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 494 #ifndef NDEBUG
 495         elts_free = txq->elts_tail;
 496         /* Poisoning. */
 497         while (elts_free != elts_tail) {
 498                 memset(&(*txq->elts)[elts_free & elts_m],
 499                        0x66,
 500                        sizeof((*txq->elts)[elts_free & elts_m]));
 501                 ++elts_free;
 502         }
 503 #endif
 504         txq->cq_ci = cq_ci;
 505         txq->elts_tail = elts_tail;
 506         /* Update the consumer index. */
 507         rte_compiler_barrier();
 508         *txq->cq_db = rte_cpu_to_be_32(cq_ci);
 509 }
 510
 511 /**
 512  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which
 513  * the cloned mbuf is allocated is returned instead.
 514  *
 515  * @param buf
 516  *   Pointer to mbuf.
 517  *
 518  * @return
 519  *   Memory pool where data is located for given mbuf.
 520  */
 521 static struct rte_mempool *
 522 mlx5_tx_mb2mp(struct rte_mbuf *buf)
 523 {
 524         if (unlikely(RTE_MBUF_INDIRECT(buf)))
 525                 return rte_mbuf_from_indirect(buf)->pool;
 526         return buf->pool;
 527 }
 528
 529 /**
 530  * Get Memory Region (MR) <-> rte_mbuf association from txq->mp2mr[].
 531  * Add MP to txq->mp2mr[] if it's not registered yet. If mp2mr[] is full,
 532  * remove an entry first.
 533  *
 534  * @param txq
 535  *   Pointer to TX queue structure.
 536  * @param[in] mp
 537  *   Memory Pool for which a Memory Region lkey must be returned.
 538  *
 539  * @return
 540  *   mr->lkey on success, (uint32_t)-1 on failure.
 541  */
 542 static __rte_always_inline uint32_t
 543 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 544 {
 545         uint16_t i = txq->mr_cache_idx;
 546         uintptr_t addr = rte_pktmbuf_mtod(mb, uintptr_t);
 547         struct mlx5_mr *mr;
 548
 549         assert(i < RTE_DIM(txq->mp2mr));
 550         if (likely(txq->mp2mr[i]->start <= addr && txq->mp2mr[i]->end > addr))
 551                 return txq->mp2mr[i]->lkey;
 552         for (i = 0; (i != RTE_DIM(txq->mp2mr)); ++i) {
 553                 if (unlikely(txq->mp2mr[i] == NULL ||
 554                     txq->mp2mr[i]->mr == NULL)) {
 555                         /* Unknown MP, add a new MR for it. */
 556                         break;
 557                 }
 558                 if (txq->mp2mr[i]->start <= addr &&
 559                     txq->mp2mr[i]->end > addr) {
 560                         assert(txq->mp2mr[i]->lkey != (uint32_t)-1);
 561                         txq->mr_cache_idx = i;
 562                         return txq->mp2mr[i]->lkey;
 563                 }
 564         }
 565         mr = mlx5_txq_mp2mr_reg(txq, mlx5_tx_mb2mp(mb), i);
 566         /*
 567          * Request the reference to use in this queue, the original one is
 568          * kept by the control plane.
 569          */
 570         if (mr) {
 571                 rte_atomic32_inc(&mr->refcnt);
 572                 txq->mr_cache_idx = i >= RTE_DIM(txq->mp2mr) ? i - 1 : i;
 573                 return mr->lkey;
 574         } else {
 575                 struct rte_mempool *mp = mlx5_tx_mb2mp(mb);
 576
 577                 DRV_LOG(WARNING, "failed to register mempool 0x%p(%s)",
 578                         (void *)mp, mp->name);
 579         }
 580         return (uint32_t)-1;
 581 }
 582
 583 /**
 584  * Ring TX queue doorbell and flush the update if requested.
 585  *
 586  * @param txq
 587  *   Pointer to TX queue structure.
 588  * @param wqe
 589  *   Pointer to the last WQE posted in the NIC.
 590  * @param cond
 591  *   Request for write memory barrier after BlueFlame update.
 592  */
 593 static __rte_always_inline void
 594 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 595                        int cond)
 596 {
 597         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 598         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 599
 600         rte_cio_wmb();
 601         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 602         /* Ensure ordering between DB record and BF copy. */
 603         rte_wmb();
 604         *dst = *src;
 605         if (cond)
 606                 rte_wmb();
 607 }
 608
 609 /**
 610  * Ring TX queue doorbell and flush the update by write memory barrier.
 611  *
 612  * @param txq
 613  *   Pointer to TX queue structure.
 614  * @param wqe
 615  *   Pointer to the last WQE posted in the NIC.
 616  */
 617 static __rte_always_inline void
 618 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 619 {
 620         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 621 }
 622
 623 /**
 624  * Convert mbuf to Verb SWP.
 625  *
 626  * @param txq_data
 627  *   Pointer to the Tx queue.
 628  * @param buf
 629  *   Pointer to the mbuf.
 630  * @param tso
 631  *   TSO offloads enabled.
 632  * @param vlan
 633  *   VLAN offloads enabled
 634  * @param offsets
 635  *   Pointer to the SWP header offsets.
 636  * @param swp_types
 637  *   Pointer to the SWP header types.
 638  */
 639 static __rte_always_inline void
 640 txq_mbuf_to_swp(struct mlx5_txq_data *txq, struct rte_mbuf *buf,
 641                  uint8_t tso, uint64_t vlan,
 642                  uint8_t *offsets, uint8_t *swp_types)
 643 {
 644         uint64_t tunnel = buf->ol_flags & PKT_TX_TUNNEL_MASK;
 645         uint16_t idx;
 646         uint16_t off;
 647         const uint64_t ol_flags_mask = PKT_TX_L4_MASK | PKT_TX_IPV6 |
 648                                        PKT_TX_OUTER_IPV6;
 649
 650         if (likely(!tunnel || !txq->swp_en ||
 651                    (tunnel != PKT_TX_TUNNEL_UDP && tunnel != PKT_TX_TUNNEL_IP)))
 652                 return;
 653         /*
 654          * The index should have:
 655          * bit[0:1] = PKT_TX_L4_MASK
 656          * bit[4] = PKT_TX_IPV6
 657          * bit[8] = PKT_TX_OUTER_IPV6
 658          * bit[9] = PKT_TX_OUTER_UDP
 659          */
 660         idx = (buf->ol_flags & ol_flags_mask) >> 52;
 661         if (tunnel == PKT_TX_TUNNEL_UDP)
 662                 idx |= 1 << 9;
 663         *swp_types = mlx5_swp_types_table[idx];
 664         /* swp offsets. */
 665         off = buf->outer_l2_len + (vlan ? 4 : 0); /* Outer L3 offset. */
 666         if (tso || (buf->ol_flags & PKT_TX_OUTER_IP_CKSUM))
 667                 offsets[1] = off >> 1;
 668         off += buf->outer_l3_len; /* Outer L4 offset. */
 669         if (tunnel == PKT_TX_TUNNEL_UDP)
 670                 offsets[0] = off >> 1;
 671         off += buf->l2_len; /* Inner L3 offset. */
 672         if (tso || (buf->ol_flags & PKT_TX_IP_CKSUM))
 673                 offsets[3] = off >> 1;
 674         off += buf->l3_len; /* Inner L4 offset. */
 675         if (tso || ((buf->ol_flags & PKT_TX_L4_MASK) == PKT_TX_TCP_CKSUM) ||
 676             ((buf->ol_flags & PKT_TX_L4_MASK) == PKT_TX_UDP_CKSUM))
 677                 offsets[2] = off >> 1;
 678 }
 679
 680 /**
 681  * Convert the Checksum offloads to Verbs.
 682  *
 683  * @param buf
 684  *   Pointer to the mbuf.
 685  *
 686  * @return
 687  *   Converted checksum flags.
 688  */
 689 static __rte_always_inline uint8_t
 690 txq_ol_cksum_to_cs(struct rte_mbuf *buf)
 691 {
 692         uint32_t idx;
 693         uint8_t is_tunnel = !!(buf->ol_flags & PKT_TX_TUNNEL_MASK);
 694         const uint64_t ol_flags_mask = PKT_TX_TCP_SEG | PKT_TX_L4_MASK |
 695                                        PKT_TX_IP_CKSUM | PKT_TX_OUTER_IP_CKSUM;
 696
 697         /*
 698          * The index should have:
 699          * bit[0] = PKT_TX_TCP_SEG
 700          * bit[2:3] = PKT_TX_UDP_CKSUM, PKT_TX_TCP_CKSUM
 701          * bit[4] = PKT_TX_IP_CKSUM
 702          * bit[8] = PKT_TX_OUTER_IP_CKSUM
 703          * bit[9] = tunnel
 704          */
 705         idx = ((buf->ol_flags & ol_flags_mask) >> 50) | (!!is_tunnel << 9);
 706         return mlx5_cksum_table[idx];
 707 }
 708
 709 /**
 710  * Count the number of contiguous single segment packets.
 711  *
 712  * @param pkts
 713  *   Pointer to array of packets.
 714  * @param pkts_n
 715  *   Number of packets.
 716  *
 717  * @return
 718  *   Number of contiguous single segment packets.
 719  */
 720 static __rte_always_inline unsigned int
 721 txq_count_contig_single_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 722 {
 723         unsigned int pos;
 724
 725         if (!pkts_n)
 726                 return 0;
 727         /* Count the number of contiguous single segment packets. */
 728         for (pos = 0; pos < pkts_n; ++pos)
 729                 if (NB_SEGS(pkts[pos]) > 1)
 730                         break;
 731         return pos;
 732 }
 733
 734 /**
 735  * Count the number of contiguous multi-segment packets.
 736  *
 737  * @param pkts
 738  *   Pointer to array of packets.
 739  * @param pkts_n
 740  *   Number of packets.
 741  *
 742  * @return
 743  *   Number of contiguous multi-segment packets.
 744  */
 745 static __rte_always_inline unsigned int
 746 txq_count_contig_multi_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 747 {
 748         unsigned int pos;
 749
 750         if (!pkts_n)
 751                 return 0;
 752         /* Count the number of contiguous multi-segment packets. */
 753         for (pos = 0; pos < pkts_n; ++pos)
 754                 if (NB_SEGS(pkts[pos]) == 1)
 755                         break;
 756         return pos;
 757 }
 758
 759 #endif /* RTE_PMD_MLX5_RXTX_H_ */