drivers/net/mlx5/mlx5_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_RXTX_H_
   7 #define RTE_PMD_MLX5_RXTX_H_
   8
   9 #include <stddef.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 /* Verbs header. */
  14 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  15 #ifdef PEDANTIC
  16 #pragma GCC diagnostic ignored "-Wpedantic"
  17 #endif
  18 #include <infiniband/verbs.h>
  19 #include <infiniband/mlx5dv.h>
  20 #ifdef PEDANTIC
  21 #pragma GCC diagnostic error "-Wpedantic"
  22 #endif
  23
  24 #include <rte_mbuf.h>
  25 #include <rte_mempool.h>
  26 #include <rte_common.h>
  27 #include <rte_hexdump.h>
  28 #include <rte_atomic.h>
  29
  30 #include "mlx5_utils.h"
  31 #include "mlx5.h"
  32 #include "mlx5_mr.h"
  33 #include "mlx5_autoconf.h"
  34 #include "mlx5_defs.h"
  35 #include "mlx5_prm.h"
  36
  37 struct mlx5_rxq_stats {
  38         unsigned int idx; /**< Mapping index. */
  39 #ifdef MLX5_PMD_SOFT_COUNTERS
  40         uint64_t ipackets; /**< Total of successfully received packets. */
  41         uint64_t ibytes; /**< Total of successfully received bytes. */
  42 #endif
  43         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  44         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  45 };
  46
  47 struct mlx5_txq_stats {
  48         unsigned int idx; /**< Mapping index. */
  49 #ifdef MLX5_PMD_SOFT_COUNTERS
  50         uint64_t opackets; /**< Total of successfully sent packets. */
  51         uint64_t obytes; /**< Total of successfully sent bytes. */
  52 #endif
  53         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  54 };
  55
  56 struct priv;
  57
  58 /* Compressed CQE context. */
  59 struct rxq_zip {
  60         uint16_t ai; /* Array index. */
  61         uint16_t ca; /* Current array index. */
  62         uint16_t na; /* Next array index. */
  63         uint16_t cq_ci; /* The next CQE. */
  64         uint32_t cqe_cnt; /* Number of CQEs. */
  65 };
  66
  67 /* Multi-Packet RQ buffer header. */
  68 struct mlx5_mprq_buf {
  69         struct rte_mempool *mp;
  70         rte_atomic16_t refcnt; /* Atomically accessed refcnt. */
  71         uint8_t pad[RTE_PKTMBUF_HEADROOM]; /* Headroom for the first packet. */
  72 } __rte_cache_aligned;
  73
  74 /* Get pointer to the first stride. */
  75 #define mlx5_mprq_buf_addr(ptr) ((ptr) + 1)
  76
  77 /* RX queue descriptor. */
  78 struct mlx5_rxq_data {
  79         unsigned int csum:1; /* Enable checksum offloading. */
  80         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
  81         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
  82         unsigned int crc_present:1; /* CRC must be subtracted. */
  83         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
  84         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
  85         unsigned int elts_n:4; /* Log 2 of Mbufs. */
  86         unsigned int rss_hash:1; /* RSS hash result is enabled. */
  87         unsigned int mark:1; /* Marked flow available on the queue. */
  88         unsigned int strd_num_n:5; /* Log 2 of the number of stride. */
  89         unsigned int strd_sz_n:4; /* Log 2 of stride size. */
  90         unsigned int strd_shift_en:1; /* Enable 2bytes shift on a stride. */
  91         unsigned int :6; /* Remaining bits. */
  92         volatile uint32_t *rq_db;
  93         volatile uint32_t *cq_db;
  94         uint16_t port_id;
  95         uint16_t rq_ci;
  96         uint16_t consumed_strd; /* Number of consumed strides in WQE. */
  97         uint16_t rq_pi;
  98         uint16_t cq_ci;
  99         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 100         uint16_t mprq_max_memcpy_len; /* Maximum size of packet to memcpy. */
 101         volatile void *wqes;
 102         volatile struct mlx5_cqe(*cqes)[];
 103         struct rxq_zip zip; /* Compressed context. */
 104         RTE_STD_C11
 105         union  {
 106                 struct rte_mbuf *(*elts)[];
 107                 struct mlx5_mprq_buf *(*mprq_bufs)[];
 108         };
 109         struct rte_mempool *mp;
 110         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 111         struct mlx5_mprq_buf *mprq_repl; /* Stashed mbuf for replenish. */
 112         struct mlx5_rxq_stats stats;
 113         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 114         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 115         void *cq_uar; /* CQ user access region. */
 116         uint32_t cqn; /* CQ number. */
 117         uint8_t cq_arm_sn; /* CQ arm seq number. */
 118         uint32_t tunnel; /* Tunnel information. */
 119 } __rte_cache_aligned;
 120
 121 /* Verbs Rx queue elements. */
 122 struct mlx5_rxq_ibv {
 123         LIST_ENTRY(mlx5_rxq_ibv) next; /* Pointer to the next element. */
 124         rte_atomic32_t refcnt; /* Reference counter. */
 125         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 126         struct ibv_cq *cq; /* Completion Queue. */
 127         struct ibv_wq *wq; /* Work Queue. */
 128         struct ibv_comp_channel *channel;
 129 };
 130
 131 /* RX queue control descriptor. */
 132 struct mlx5_rxq_ctrl {
 133         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 134         rte_atomic32_t refcnt; /* Reference counter. */
 135         struct mlx5_rxq_ibv *ibv; /* Verbs elements. */
 136         struct priv *priv; /* Back pointer to private data. */
 137         struct mlx5_rxq_data rxq; /* Data path structure. */
 138         unsigned int socket; /* CPU socket ID for allocations. */
 139         unsigned int irq:1; /* Whether IRQ is enabled. */
 140         uint16_t idx; /* Queue index. */
 141 };
 142
 143 /* Indirection table. */
 144 struct mlx5_ind_table_ibv {
 145         LIST_ENTRY(mlx5_ind_table_ibv) next; /* Pointer to the next element. */
 146         rte_atomic32_t refcnt; /* Reference counter. */
 147         struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 148         uint32_t queues_n; /**< Number of queues in the list. */
 149         uint16_t queues[]; /**< Queue list. */
 150 };
 151
 152 /* Hash Rx queue. */
 153 struct mlx5_hrxq {
 154         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 155         rte_atomic32_t refcnt; /* Reference counter. */
 156         struct mlx5_ind_table_ibv *ind_table; /* Indirection table. */
 157         struct ibv_qp *qp; /* Verbs queue pair. */
 158         uint64_t hash_fields; /* Verbs Hash fields. */
 159         uint32_t tunnel; /* Tunnel type. */
 160         uint32_t rss_level; /* RSS on tunnel level. */
 161         uint32_t rss_key_len; /* Hash key length in bytes. */
 162         uint8_t rss_key[]; /* Hash key. */
 163 };
 164
 165 /* TX queue descriptor. */
 166 __extension__
 167 struct mlx5_txq_data {
 168         uint16_t elts_head; /* Current counter in (*elts)[]. */
 169         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 170         uint16_t elts_comp; /* Counter since last completion request. */
 171         uint16_t mpw_comp; /* WQ index since last completion request. */
 172         uint16_t cq_ci; /* Consumer index for completion queue. */
 173 #ifndef NDEBUG
 174         uint16_t cq_pi; /* Producer index for completion queue. */
 175 #endif
 176         uint16_t wqe_ci; /* Consumer index for work queue. */
 177         uint16_t wqe_pi; /* Producer index for work queue. */
 178         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 179         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 180         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 181         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 182         uint16_t tunnel_en:1;
 183         /* When set TX offload for tunneled packets are supported. */
 184         uint16_t swp_en:1; /* Whether SW parser is enabled. */
 185         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 186         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 187         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 188         uint32_t qp_num_8s; /* QP number shifted by 8. */
 189         uint64_t offloads; /* Offloads for Tx Queue. */
 190         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 191         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 192         volatile void *wqes; /* Work queue (use volatile to write into). */
 193         volatile uint32_t *qp_db; /* Work queue doorbell. */
 194         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 195         volatile void *bf_reg; /* Blueflame register remapped. */
 196         struct rte_mbuf *(*elts)[]; /* TX elements. */
 197         struct mlx5_txq_stats stats; /* TX queue counters. */
 198 } __rte_cache_aligned;
 199
 200 /* Verbs Rx queue elements. */
 201 struct mlx5_txq_ibv {
 202         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 203         rte_atomic32_t refcnt; /* Reference counter. */
 204         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 205         struct ibv_cq *cq; /* Completion Queue. */
 206         struct ibv_qp *qp; /* Queue Pair. */
 207 };
 208
 209 /* TX queue control descriptor. */
 210 struct mlx5_txq_ctrl {
 211         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 212         rte_atomic32_t refcnt; /* Reference counter. */
 213         unsigned int socket; /* CPU socket ID for allocations. */
 214         unsigned int max_inline_data; /* Max inline data. */
 215         unsigned int max_tso_header; /* Max TSO header size. */
 216         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 217         struct priv *priv; /* Back pointer to private data. */
 218         struct mlx5_txq_data txq; /* Data path structure. */
 219         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 220         volatile void *bf_reg_orig; /* Blueflame register from verbs. */
 221         uint16_t idx; /* Queue index. */
 222 };
 223
 224 /* mlx5_rxq.c */
 225
 226 extern uint8_t rss_hash_default_key[];
 227 extern const size_t rss_hash_default_key_len;
 228
 229 int mlx5_check_mprq_support(struct rte_eth_dev *dev);
 230 int mlx5_rxq_mprq_enabled(struct mlx5_rxq_data *rxq);
 231 int mlx5_mprq_enabled(struct rte_eth_dev *dev);
 232 int mlx5_mprq_free_mp(struct rte_eth_dev *dev);
 233 int mlx5_mprq_alloc_mp(struct rte_eth_dev *dev);
 234 void mlx5_rxq_cleanup(struct mlx5_rxq_ctrl *rxq_ctrl);
 235 int mlx5_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 236                         unsigned int socket, const struct rte_eth_rxconf *conf,
 237                         struct rte_mempool *mp);
 238 void mlx5_rx_queue_release(void *dpdk_rxq);
 239 int mlx5_rx_intr_vec_enable(struct rte_eth_dev *dev);
 240 void mlx5_rx_intr_vec_disable(struct rte_eth_dev *dev);
 241 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 242 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 243 struct mlx5_rxq_ibv *mlx5_rxq_ibv_new(struct rte_eth_dev *dev, uint16_t idx);
 244 struct mlx5_rxq_ibv *mlx5_rxq_ibv_get(struct rte_eth_dev *dev, uint16_t idx);
 245 int mlx5_rxq_ibv_release(struct mlx5_rxq_ibv *rxq_ibv);
 246 int mlx5_rxq_ibv_releasable(struct mlx5_rxq_ibv *rxq_ibv);
 247 int mlx5_rxq_ibv_verify(struct rte_eth_dev *dev);
 248 struct mlx5_rxq_ctrl *mlx5_rxq_new(struct rte_eth_dev *dev, uint16_t idx,
 249                                    uint16_t desc, unsigned int socket,
 250                                    const struct rte_eth_rxconf *conf,
 251                                    struct rte_mempool *mp);
 252 struct mlx5_rxq_ctrl *mlx5_rxq_get(struct rte_eth_dev *dev, uint16_t idx);
 253 int mlx5_rxq_release(struct rte_eth_dev *dev, uint16_t idx);
 254 int mlx5_rxq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 255 int mlx5_rxq_verify(struct rte_eth_dev *dev);
 256 int rxq_alloc_elts(struct mlx5_rxq_ctrl *rxq_ctrl);
 257 int rxq_alloc_mprq_buf(struct mlx5_rxq_ctrl *rxq_ctrl);
 258 struct mlx5_ind_table_ibv *mlx5_ind_table_ibv_new(struct rte_eth_dev *dev,
 259                                                   const uint16_t *queues,
 260                                                   uint32_t queues_n);
 261 struct mlx5_ind_table_ibv *mlx5_ind_table_ibv_get(struct rte_eth_dev *dev,
 262                                                   const uint16_t *queues,
 263                                                   uint32_t queues_n);
 264 int mlx5_ind_table_ibv_release(struct rte_eth_dev *dev,
 265                                struct mlx5_ind_table_ibv *ind_tbl);
 266 int mlx5_ind_table_ibv_verify(struct rte_eth_dev *dev);
 267 struct mlx5_hrxq *mlx5_hrxq_new(struct rte_eth_dev *dev,
 268                                 const uint8_t *rss_key, uint32_t rss_key_len,
 269                                 uint64_t hash_fields,
 270                                 const uint16_t *queues, uint32_t queues_n,
 271                                 uint32_t tunnel, uint32_t rss_level);
 272 struct mlx5_hrxq *mlx5_hrxq_get(struct rte_eth_dev *dev,
 273                                 const uint8_t *rss_key, uint32_t rss_key_len,
 274                                 uint64_t hash_fields,
 275                                 const uint16_t *queues, uint32_t queues_n,
 276                                 uint32_t tunnel, uint32_t rss_level);
 277 int mlx5_hrxq_release(struct rte_eth_dev *dev, struct mlx5_hrxq *hxrq);
 278 int mlx5_hrxq_ibv_verify(struct rte_eth_dev *dev);
 279 uint64_t mlx5_get_rx_port_offloads(void);
 280 uint64_t mlx5_get_rx_queue_offloads(struct rte_eth_dev *dev);
 281
 282 /* mlx5_txq.c */
 283
 284 int mlx5_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 285                         unsigned int socket, const struct rte_eth_txconf *conf);
 286 void mlx5_tx_queue_release(void *dpdk_txq);
 287 int mlx5_tx_uar_remap(struct rte_eth_dev *dev, int fd);
 288 struct mlx5_txq_ibv *mlx5_txq_ibv_new(struct rte_eth_dev *dev, uint16_t idx);
 289 struct mlx5_txq_ibv *mlx5_txq_ibv_get(struct rte_eth_dev *dev, uint16_t idx);
 290 int mlx5_txq_ibv_release(struct mlx5_txq_ibv *txq_ibv);
 291 int mlx5_txq_ibv_releasable(struct mlx5_txq_ibv *txq_ibv);
 292 int mlx5_txq_ibv_verify(struct rte_eth_dev *dev);
 293 struct mlx5_txq_ctrl *mlx5_txq_new(struct rte_eth_dev *dev, uint16_t idx,
 294                                    uint16_t desc, unsigned int socket,
 295                                    const struct rte_eth_txconf *conf);
 296 struct mlx5_txq_ctrl *mlx5_txq_get(struct rte_eth_dev *dev, uint16_t idx);
 297 int mlx5_txq_release(struct rte_eth_dev *dev, uint16_t idx);
 298 int mlx5_txq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 299 int mlx5_txq_verify(struct rte_eth_dev *dev);
 300 void txq_alloc_elts(struct mlx5_txq_ctrl *txq_ctrl);
 301 uint64_t mlx5_get_tx_port_offloads(struct rte_eth_dev *dev);
 302
 303 /* mlx5_rxtx.c */
 304
 305 extern uint32_t mlx5_ptype_table[];
 306 extern uint8_t mlx5_cksum_table[];
 307 extern uint8_t mlx5_swp_types_table[];
 308
 309 void mlx5_set_ptype_table(void);
 310 void mlx5_set_cksum_table(void);
 311 void mlx5_set_swp_types_table(void);
 312 uint16_t mlx5_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 313                        uint16_t pkts_n);
 314 uint16_t mlx5_tx_burst_mpw(void *dpdk_txq, struct rte_mbuf **pkts,
 315                            uint16_t pkts_n);
 316 uint16_t mlx5_tx_burst_mpw_inline(void *dpdk_txq, struct rte_mbuf **pkts,
 317                                   uint16_t pkts_n);
 318 uint16_t mlx5_tx_burst_empw(void *dpdk_txq, struct rte_mbuf **pkts,
 319                             uint16_t pkts_n);
 320 uint16_t mlx5_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts, uint16_t pkts_n);
 321 void mlx5_mprq_buf_free_cb(void *addr, void *opaque);
 322 void mlx5_mprq_buf_free(struct mlx5_mprq_buf *buf);
 323 uint16_t mlx5_rx_burst_mprq(void *dpdk_rxq, struct rte_mbuf **pkts,
 324                             uint16_t pkts_n);
 325 uint16_t removed_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 326                           uint16_t pkts_n);
 327 uint16_t removed_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts,
 328                           uint16_t pkts_n);
 329 int mlx5_rx_descriptor_status(void *rx_queue, uint16_t offset);
 330 int mlx5_tx_descriptor_status(void *tx_queue, uint16_t offset);
 331
 332 /* Vectorized version of mlx5_rxtx.c */
 333 int mlx5_check_raw_vec_tx_support(struct rte_eth_dev *dev);
 334 int mlx5_check_vec_tx_support(struct rte_eth_dev *dev);
 335 int mlx5_rxq_check_vec_support(struct mlx5_rxq_data *rxq_data);
 336 int mlx5_check_vec_rx_support(struct rte_eth_dev *dev);
 337 uint16_t mlx5_tx_burst_raw_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 338                                uint16_t pkts_n);
 339 uint16_t mlx5_tx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 340                            uint16_t pkts_n);
 341 uint16_t mlx5_rx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 342                            uint16_t pkts_n);
 343
 344 /* mlx5_mr.c */
 345
 346 void mlx5_mr_flush_local_cache(struct mlx5_mr_ctrl *mr_ctrl);
 347 uint32_t mlx5_rx_addr2mr_bh(struct mlx5_rxq_data *rxq, uintptr_t addr);
 348 uint32_t mlx5_tx_addr2mr_bh(struct mlx5_txq_data *txq, uintptr_t addr);
 349
 350 #ifndef NDEBUG
 351 /**
 352  * Verify or set magic value in CQE.
 353  *
 354  * @param cqe
 355  *   Pointer to CQE.
 356  *
 357  * @return
 358  *   0 the first time.
 359  */
 360 static inline int
 361 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 362 {
 363         static const uint8_t magic[] = "seen";
 364         volatile uint8_t (*buf)[sizeof(cqe->rsvd1)] = &cqe->rsvd1;
 365         int ret = 1;
 366         unsigned int i;
 367
 368         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 369                 if (!ret || (*buf)[i] != magic[i]) {
 370                         ret = 0;
 371                         (*buf)[i] = magic[i];
 372                 }
 373         return ret;
 374 }
 375 #endif /* NDEBUG */
 376
 377 /**
 378  * Check whether CQE is valid.
 379  *
 380  * @param cqe
 381  *   Pointer to CQE.
 382  * @param cqes_n
 383  *   Size of completion queue.
 384  * @param ci
 385  *   Consumer index.
 386  *
 387  * @return
 388  *   0 on success, 1 on failure.
 389  */
 390 static __rte_always_inline int
 391 check_cqe(volatile struct mlx5_cqe *cqe,
 392           unsigned int cqes_n, const uint16_t ci)
 393 {
 394         uint16_t idx = ci & cqes_n;
 395         uint8_t op_own = cqe->op_own;
 396         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 397         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 398
 399         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 400                 return 1; /* No CQE. */
 401 #ifndef NDEBUG
 402         if ((op_code == MLX5_CQE_RESP_ERR) ||
 403             (op_code == MLX5_CQE_REQ_ERR)) {
 404                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 405                 uint8_t syndrome = err_cqe->syndrome;
 406
 407                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 408                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 409                         return 0;
 410                 if (!check_cqe_seen(cqe)) {
 411                         DRV_LOG(ERR,
 412                                 "unexpected CQE error %u (0x%02x) syndrome"
 413                                 " 0x%02x",
 414                                 op_code, op_code, syndrome);
 415                         rte_hexdump(stderr, "MLX5 Error CQE:",
 416                                     (const void *)((uintptr_t)err_cqe),
 417                                     sizeof(*err_cqe));
 418                 }
 419                 return 1;
 420         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 421                    (op_code != MLX5_CQE_REQ)) {
 422                 if (!check_cqe_seen(cqe)) {
 423                         DRV_LOG(ERR, "unexpected CQE opcode %u (0x%02x)",
 424                                 op_code, op_code);
 425                         rte_hexdump(stderr, "MLX5 CQE:",
 426                                     (const void *)((uintptr_t)cqe),
 427                                     sizeof(*cqe));
 428                 }
 429                 return 1;
 430         }
 431 #endif /* NDEBUG */
 432         return 0;
 433 }
 434
 435 /**
 436  * Return the address of the WQE.
 437  *
 438  * @param txq
 439  *   Pointer to TX queue structure.
 440  * @param  wqe_ci
 441  *   WQE consumer index.
 442  *
 443  * @return
 444  *   WQE address.
 445  */
 446 static inline uintptr_t *
 447 tx_mlx5_wqe(struct mlx5_txq_data *txq, uint16_t ci)
 448 {
 449         ci &= ((1 << txq->wqe_n) - 1);
 450         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 451 }
 452
 453 /**
 454  * Manage TX completions.
 455  *
 456  * When sending a burst, mlx5_tx_burst() posts several WRs.
 457  *
 458  * @param txq
 459  *   Pointer to TX queue structure.
 460  */
 461 static __rte_always_inline void
 462 mlx5_tx_complete(struct mlx5_txq_data *txq)
 463 {
 464         const uint16_t elts_n = 1 << txq->elts_n;
 465         const uint16_t elts_m = elts_n - 1;
 466         const unsigned int cqe_n = 1 << txq->cqe_n;
 467         const unsigned int cqe_cnt = cqe_n - 1;
 468         uint16_t elts_free = txq->elts_tail;
 469         uint16_t elts_tail;
 470         uint16_t cq_ci = txq->cq_ci;
 471         volatile struct mlx5_cqe *cqe = NULL;
 472         volatile struct mlx5_wqe_ctrl *ctrl;
 473         struct rte_mbuf *m, *free[elts_n];
 474         struct rte_mempool *pool = NULL;
 475         unsigned int blk_n = 0;
 476
 477         cqe = &(*txq->cqes)[cq_ci & cqe_cnt];
 478         if (unlikely(check_cqe(cqe, cqe_n, cq_ci)))
 479                 return;
 480 #ifndef NDEBUG
 481         if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 482             (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 483                 if (!check_cqe_seen(cqe)) {
 484                         DRV_LOG(ERR, "unexpected error CQE, Tx stopped");
 485                         rte_hexdump(stderr, "MLX5 TXQ:",
 486                                     (const void *)((uintptr_t)txq->wqes),
 487                                     ((1 << txq->wqe_n) *
 488                                      MLX5_WQE_SIZE));
 489                 }
 490                 return;
 491         }
 492 #endif /* NDEBUG */
 493         ++cq_ci;
 494         txq->wqe_pi = rte_be_to_cpu_16(cqe->wqe_counter);
 495         ctrl = (volatile struct mlx5_wqe_ctrl *)
 496                 tx_mlx5_wqe(txq, txq->wqe_pi);
 497         elts_tail = ctrl->ctrl3;
 498         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 499         /* Free buffers. */
 500         while (elts_free != elts_tail) {
 501                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 502                 if (likely(m != NULL)) {
 503                         if (likely(m->pool == pool)) {
 504                                 free[blk_n++] = m;
 505                         } else {
 506                                 if (likely(pool != NULL))
 507                                         rte_mempool_put_bulk(pool,
 508                                                              (void *)free,
 509                                                              blk_n);
 510                                 free[0] = m;
 511                                 pool = m->pool;
 512                                 blk_n = 1;
 513                         }
 514                 }
 515         }
 516         if (blk_n)
 517                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 518 #ifndef NDEBUG
 519         elts_free = txq->elts_tail;
 520         /* Poisoning. */
 521         while (elts_free != elts_tail) {
 522                 memset(&(*txq->elts)[elts_free & elts_m],
 523                        0x66,
 524                        sizeof((*txq->elts)[elts_free & elts_m]));
 525                 ++elts_free;
 526         }
 527 #endif
 528         txq->cq_ci = cq_ci;
 529         txq->elts_tail = elts_tail;
 530         /* Update the consumer index. */
 531         rte_compiler_barrier();
 532         *txq->cq_db = rte_cpu_to_be_32(cq_ci);
 533 }
 534
 535 /**
 536  * Query LKey from a packet buffer for Rx. No need to flush local caches for Rx
 537  * as mempool is pre-configured and static.
 538  *
 539  * @param rxq
 540  *   Pointer to Rx queue structure.
 541  * @param addr
 542  *   Address to search.
 543  *
 544  * @return
 545  *   Searched LKey on success, UINT32_MAX on no match.
 546  */
 547 static __rte_always_inline uint32_t
 548 mlx5_rx_addr2mr(struct mlx5_rxq_data *rxq, uintptr_t addr)
 549 {
 550         struct mlx5_mr_ctrl *mr_ctrl = &rxq->mr_ctrl;
 551         uint32_t lkey;
 552
 553         /* Linear search on MR cache array. */
 554         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 555                                     MLX5_MR_CACHE_N, addr);
 556         if (likely(lkey != UINT32_MAX))
 557                 return lkey;
 558         /* Take slower bottom-half (Binary Search) on miss. */
 559         return mlx5_rx_addr2mr_bh(rxq, addr);
 560 }
 561
 562 #define mlx5_rx_mb2mr(rxq, mb) mlx5_rx_addr2mr(rxq, (uintptr_t)((mb)->buf_addr))
 563
 564 /**
 565  * Query LKey from a packet buffer for Tx. If not found, add the mempool.
 566  *
 567  * @param txq
 568  *   Pointer to Tx queue structure.
 569  * @param addr
 570  *   Address to search.
 571  *
 572  * @return
 573  *   Searched LKey on success, UINT32_MAX on no match.
 574  */
 575 static __rte_always_inline uint32_t
 576 mlx5_tx_addr2mr(struct mlx5_txq_data *txq, uintptr_t addr)
 577 {
 578         struct mlx5_mr_ctrl *mr_ctrl = &txq->mr_ctrl;
 579         uint32_t lkey;
 580
 581         /* Check generation bit to see if there's any change on existing MRs. */
 582         if (unlikely(*mr_ctrl->dev_gen_ptr != mr_ctrl->cur_gen))
 583                 mlx5_mr_flush_local_cache(mr_ctrl);
 584         /* Linear search on MR cache array. */
 585         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 586                                     MLX5_MR_CACHE_N, addr);
 587         if (likely(lkey != UINT32_MAX))
 588                 return lkey;
 589         /* Take slower bottom-half (binary search) on miss. */
 590         return mlx5_tx_addr2mr_bh(txq, addr);
 591 }
 592
 593 #define mlx5_tx_mb2mr(rxq, mb) mlx5_tx_addr2mr(rxq, (uintptr_t)((mb)->buf_addr))
 594
 595 /**
 596  * Ring TX queue doorbell and flush the update if requested.
 597  *
 598  * @param txq
 599  *   Pointer to TX queue structure.
 600  * @param wqe
 601  *   Pointer to the last WQE posted in the NIC.
 602  * @param cond
 603  *   Request for write memory barrier after BlueFlame update.
 604  */
 605 static __rte_always_inline void
 606 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 607                        int cond)
 608 {
 609         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 610         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 611
 612         rte_cio_wmb();
 613         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 614         /* Ensure ordering between DB record and BF copy. */
 615         rte_wmb();
 616         *dst = *src;
 617         if (cond)
 618                 rte_wmb();
 619 }
 620
 621 /**
 622  * Ring TX queue doorbell and flush the update by write memory barrier.
 623  *
 624  * @param txq
 625  *   Pointer to TX queue structure.
 626  * @param wqe
 627  *   Pointer to the last WQE posted in the NIC.
 628  */
 629 static __rte_always_inline void
 630 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 631 {
 632         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 633 }
 634
 635 /**
 636  * Convert mbuf to Verb SWP.
 637  *
 638  * @param txq_data
 639  *   Pointer to the Tx queue.
 640  * @param buf
 641  *   Pointer to the mbuf.
 642  * @param tso
 643  *   TSO offloads enabled.
 644  * @param vlan
 645  *   VLAN offloads enabled
 646  * @param offsets
 647  *   Pointer to the SWP header offsets.
 648  * @param swp_types
 649  *   Pointer to the SWP header types.
 650  */
 651 static __rte_always_inline void
 652 txq_mbuf_to_swp(struct mlx5_txq_data *txq, struct rte_mbuf *buf,
 653                 uint8_t *offsets, uint8_t *swp_types)
 654 {
 655         const uint64_t vlan = buf->ol_flags & PKT_TX_VLAN_PKT;
 656         const uint64_t tunnel = buf->ol_flags & PKT_TX_TUNNEL_MASK;
 657         const uint64_t tso = buf->ol_flags & PKT_TX_TCP_SEG;
 658         const uint64_t csum_flags = buf->ol_flags & PKT_TX_L4_MASK;
 659         const uint64_t inner_ip =
 660                 buf->ol_flags & (PKT_TX_IPV4 | PKT_TX_IPV6);
 661         const uint64_t ol_flags_mask = PKT_TX_L4_MASK | PKT_TX_IPV6 |
 662                                        PKT_TX_OUTER_IPV6;
 663         uint16_t idx;
 664         uint16_t off;
 665
 666         if (likely(!txq->swp_en || (tunnel != PKT_TX_TUNNEL_UDP &&
 667                                     tunnel != PKT_TX_TUNNEL_IP)))
 668                 return;
 669         /*
 670          * The index should have:
 671          * bit[0:1] = PKT_TX_L4_MASK
 672          * bit[4] = PKT_TX_IPV6
 673          * bit[8] = PKT_TX_OUTER_IPV6
 674          * bit[9] = PKT_TX_OUTER_UDP
 675          */
 676         idx = (buf->ol_flags & ol_flags_mask) >> 52;
 677         if (tunnel == PKT_TX_TUNNEL_UDP)
 678                 idx |= 1 << 9;
 679         *swp_types = mlx5_swp_types_table[idx];
 680         /*
 681          * Set offsets for SW parser. Since ConnectX-5, SW parser just
 682          * complements HW parser. SW parser starts to engage only if HW parser
 683          * can't reach a header. For the older devices, HW parser will not kick
 684          * in if any of SWP offsets is set. Therefore, all of the L3 offsets
 685          * should be set regardless of HW offload.
 686          */
 687         off = buf->outer_l2_len + (vlan ? sizeof(struct vlan_hdr) : 0);
 688         offsets[1] = off >> 1; /* Outer L3 offset. */
 689         off += buf->outer_l3_len;
 690         if (tunnel == PKT_TX_TUNNEL_UDP)
 691                 offsets[0] = off >> 1; /* Outer L4 offset. */
 692         if (inner_ip) {
 693                 off += buf->l2_len;
 694                 offsets[3] = off >> 1; /* Inner L3 offset. */
 695                 if (csum_flags == PKT_TX_TCP_CKSUM || tso ||
 696                     csum_flags == PKT_TX_UDP_CKSUM) {
 697                         off += buf->l3_len;
 698                         offsets[2] = off >> 1; /* Inner L4 offset. */
 699                 }
 700         }
 701 }
 702
 703 /**
 704  * Convert the Checksum offloads to Verbs.
 705  *
 706  * @param buf
 707  *   Pointer to the mbuf.
 708  *
 709  * @return
 710  *   Converted checksum flags.
 711  */
 712 static __rte_always_inline uint8_t
 713 txq_ol_cksum_to_cs(struct rte_mbuf *buf)
 714 {
 715         uint32_t idx;
 716         uint8_t is_tunnel = !!(buf->ol_flags & PKT_TX_TUNNEL_MASK);
 717         const uint64_t ol_flags_mask = PKT_TX_TCP_SEG | PKT_TX_L4_MASK |
 718                                        PKT_TX_IP_CKSUM | PKT_TX_OUTER_IP_CKSUM;
 719
 720         /*
 721          * The index should have:
 722          * bit[0] = PKT_TX_TCP_SEG
 723          * bit[2:3] = PKT_TX_UDP_CKSUM, PKT_TX_TCP_CKSUM
 724          * bit[4] = PKT_TX_IP_CKSUM
 725          * bit[8] = PKT_TX_OUTER_IP_CKSUM
 726          * bit[9] = tunnel
 727          */
 728         idx = ((buf->ol_flags & ol_flags_mask) >> 50) | (!!is_tunnel << 9);
 729         return mlx5_cksum_table[idx];
 730 }
 731
 732 /**
 733  * Count the number of contiguous single segment packets.
 734  *
 735  * @param pkts
 736  *   Pointer to array of packets.
 737  * @param pkts_n
 738  *   Number of packets.
 739  *
 740  * @return
 741  *   Number of contiguous single segment packets.
 742  */
 743 static __rte_always_inline unsigned int
 744 txq_count_contig_single_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 745 {
 746         unsigned int pos;
 747
 748         if (!pkts_n)
 749                 return 0;
 750         /* Count the number of contiguous single segment packets. */
 751         for (pos = 0; pos < pkts_n; ++pos)
 752                 if (NB_SEGS(pkts[pos]) > 1)
 753                         break;
 754         return pos;
 755 }
 756
 757 /**
 758  * Count the number of contiguous multi-segment packets.
 759  *
 760  * @param pkts
 761  *   Pointer to array of packets.
 762  * @param pkts_n
 763  *   Number of packets.
 764  *
 765  * @return
 766  *   Number of contiguous multi-segment packets.
 767  */
 768 static __rte_always_inline unsigned int
 769 txq_count_contig_multi_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 770 {
 771         unsigned int pos;
 772
 773         if (!pkts_n)
 774                 return 0;
 775         /* Count the number of contiguous multi-segment packets. */
 776         for (pos = 0; pos < pkts_n; ++pos)
 777                 if (NB_SEGS(pkts[pos]) == 1)
 778                         break;
 779         return pos;
 780 }
 781
 782 #endif /* RTE_PMD_MLX5_RXTX_H_ */