drivers/net/mlx5/mlx5_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_RXTX_H_
   7 #define RTE_PMD_MLX5_RXTX_H_
   8
   9 #include <stddef.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 /* Verbs header. */
  14 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  15 #ifdef PEDANTIC
  16 #pragma GCC diagnostic ignored "-Wpedantic"
  17 #endif
  18 #include <infiniband/verbs.h>
  19 #include <infiniband/mlx5dv.h>
  20 #ifdef PEDANTIC
  21 #pragma GCC diagnostic error "-Wpedantic"
  22 #endif
  23
  24 #include <rte_mbuf.h>
  25 #include <rte_mempool.h>
  26 #include <rte_common.h>
  27 #include <rte_hexdump.h>
  28 #include <rte_atomic.h>
  29
  30 #include "mlx5_utils.h"
  31 #include "mlx5.h"
  32 #include "mlx5_mr.h"
  33 #include "mlx5_autoconf.h"
  34 #include "mlx5_defs.h"
  35 #include "mlx5_prm.h"
  36
  37 struct mlx5_rxq_stats {
  38         unsigned int idx; /**< Mapping index. */
  39 #ifdef MLX5_PMD_SOFT_COUNTERS
  40         uint64_t ipackets; /**< Total of successfully received packets. */
  41         uint64_t ibytes; /**< Total of successfully received bytes. */
  42 #endif
  43         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  44         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  45 };
  46
  47 struct mlx5_txq_stats {
  48         unsigned int idx; /**< Mapping index. */
  49 #ifdef MLX5_PMD_SOFT_COUNTERS
  50         uint64_t opackets; /**< Total of successfully sent packets. */
  51         uint64_t obytes; /**< Total of successfully sent bytes. */
  52 #endif
  53         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  54 };
  55
  56 struct priv;
  57
  58 /* Compressed CQE context. */
  59 struct rxq_zip {
  60         uint16_t ai; /* Array index. */
  61         uint16_t ca; /* Current array index. */
  62         uint16_t na; /* Next array index. */
  63         uint16_t cq_ci; /* The next CQE. */
  64         uint32_t cqe_cnt; /* Number of CQEs. */
  65 };
  66
  67 /* Multi-Packet RQ buffer header. */
  68 struct mlx5_mprq_buf {
  69         struct rte_mempool *mp;
  70         rte_atomic16_t refcnt; /* Atomically accessed refcnt. */
  71         uint8_t pad[RTE_PKTMBUF_HEADROOM]; /* Headroom for the first packet. */
  72 } __rte_cache_aligned;
  73
  74 /* Get pointer to the first stride. */
  75 #define mlx5_mprq_buf_addr(ptr) ((ptr) + 1)
  76
  77 /* RX queue descriptor. */
  78 struct mlx5_rxq_data {
  79         unsigned int csum:1; /* Enable checksum offloading. */
  80         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
  81         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
  82         unsigned int crc_present:1; /* CRC must be subtracted. */
  83         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
  84         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
  85         unsigned int elts_n:4; /* Log 2 of Mbufs. */
  86         unsigned int rss_hash:1; /* RSS hash result is enabled. */
  87         unsigned int mark:1; /* Marked flow available on the queue. */
  88         unsigned int strd_num_n:5; /* Log 2 of the number of stride. */
  89         unsigned int strd_sz_n:4; /* Log 2 of stride size. */
  90         unsigned int strd_shift_en:1; /* Enable 2bytes shift on a stride. */
  91         unsigned int :6; /* Remaining bits. */
  92         volatile uint32_t *rq_db;
  93         volatile uint32_t *cq_db;
  94         uint16_t port_id;
  95         uint16_t rq_ci;
  96         uint16_t consumed_strd; /* Number of consumed strides in WQE. */
  97         uint16_t rq_pi;
  98         uint16_t cq_ci;
  99         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 100         uint16_t mprq_max_memcpy_len; /* Maximum size of packet to memcpy. */
 101         volatile void *wqes;
 102         volatile struct mlx5_cqe(*cqes)[];
 103         struct rxq_zip zip; /* Compressed context. */
 104         RTE_STD_C11
 105         union  {
 106                 struct rte_mbuf *(*elts)[];
 107                 struct mlx5_mprq_buf *(*mprq_bufs)[];
 108         };
 109         struct rte_mempool *mp;
 110         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 111         struct mlx5_mprq_buf *mprq_repl; /* Stashed mbuf for replenish. */
 112         struct mlx5_rxq_stats stats;
 113         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 114         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 115         void *cq_uar; /* CQ user access region. */
 116         uint32_t cqn; /* CQ number. */
 117         uint8_t cq_arm_sn; /* CQ arm seq number. */
 118         uint32_t tunnel; /* Tunnel information. */
 119 } __rte_cache_aligned;
 120
 121 /* Verbs Rx queue elements. */
 122 struct mlx5_rxq_ibv {
 123         LIST_ENTRY(mlx5_rxq_ibv) next; /* Pointer to the next element. */
 124         rte_atomic32_t refcnt; /* Reference counter. */
 125         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 126         struct ibv_cq *cq; /* Completion Queue. */
 127         struct ibv_wq *wq; /* Work Queue. */
 128         struct ibv_comp_channel *channel;
 129 };
 130
 131 /* RX queue control descriptor. */
 132 struct mlx5_rxq_ctrl {
 133         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 134         rte_atomic32_t refcnt; /* Reference counter. */
 135         struct mlx5_rxq_ibv *ibv; /* Verbs elements. */
 136         struct priv *priv; /* Back pointer to private data. */
 137         struct mlx5_rxq_data rxq; /* Data path structure. */
 138         unsigned int socket; /* CPU socket ID for allocations. */
 139         unsigned int irq:1; /* Whether IRQ is enabled. */
 140         uint16_t idx; /* Queue index. */
 141         uint32_t flow_mark_n; /* Number of Mark/Flag flows using this Queue. */
 142         uint32_t flow_vxlan_n; /* Number of VXLAN flows using this queue. */
 143 };
 144
 145 /* Indirection table. */
 146 struct mlx5_ind_table_ibv {
 147         LIST_ENTRY(mlx5_ind_table_ibv) next; /* Pointer to the next element. */
 148         rte_atomic32_t refcnt; /* Reference counter. */
 149         struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 150         uint32_t queues_n; /**< Number of queues in the list. */
 151         uint16_t queues[]; /**< Queue list. */
 152 };
 153
 154 /* Hash Rx queue. */
 155 struct mlx5_hrxq {
 156         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 157         rte_atomic32_t refcnt; /* Reference counter. */
 158         struct mlx5_ind_table_ibv *ind_table; /* Indirection table. */
 159         struct ibv_qp *qp; /* Verbs queue pair. */
 160         uint64_t hash_fields; /* Verbs Hash fields. */
 161         uint32_t rss_key_len; /* Hash key length in bytes. */
 162         uint8_t rss_key[]; /* Hash key. */
 163 };
 164
 165 /* TX queue descriptor. */
 166 __extension__
 167 struct mlx5_txq_data {
 168         uint16_t elts_head; /* Current counter in (*elts)[]. */
 169         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 170         uint16_t elts_comp; /* Counter since last completion request. */
 171         uint16_t mpw_comp; /* WQ index since last completion request. */
 172         uint16_t cq_ci; /* Consumer index for completion queue. */
 173 #ifndef NDEBUG
 174         uint16_t cq_pi; /* Producer index for completion queue. */
 175 #endif
 176         uint16_t wqe_ci; /* Consumer index for work queue. */
 177         uint16_t wqe_pi; /* Producer index for work queue. */
 178         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 179         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 180         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 181         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 182         uint16_t tunnel_en:1;
 183         /* When set TX offload for tunneled packets are supported. */
 184         uint16_t swp_en:1; /* Whether SW parser is enabled. */
 185         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 186         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 187         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 188         uint32_t qp_num_8s; /* QP number shifted by 8. */
 189         uint64_t offloads; /* Offloads for Tx Queue. */
 190         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 191         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 192         volatile void *wqes; /* Work queue (use volatile to write into). */
 193         volatile uint32_t *qp_db; /* Work queue doorbell. */
 194         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 195         volatile void *bf_reg; /* Blueflame register remapped. */
 196         struct rte_mbuf *(*elts)[]; /* TX elements. */
 197         struct mlx5_txq_stats stats; /* TX queue counters. */
 198 } __rte_cache_aligned;
 199
 200 /* Verbs Rx queue elements. */
 201 struct mlx5_txq_ibv {
 202         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 203         rte_atomic32_t refcnt; /* Reference counter. */
 204         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 205         struct ibv_cq *cq; /* Completion Queue. */
 206         struct ibv_qp *qp; /* Queue Pair. */
 207 };
 208
 209 /* TX queue control descriptor. */
 210 struct mlx5_txq_ctrl {
 211         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 212         rte_atomic32_t refcnt; /* Reference counter. */
 213         unsigned int socket; /* CPU socket ID for allocations. */
 214         unsigned int max_inline_data; /* Max inline data. */
 215         unsigned int max_tso_header; /* Max TSO header size. */
 216         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 217         struct priv *priv; /* Back pointer to private data. */
 218         struct mlx5_txq_data txq; /* Data path structure. */
 219         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 220         volatile void *bf_reg_orig; /* Blueflame register from verbs. */
 221         uint16_t idx; /* Queue index. */
 222 };
 223
 224 /* mlx5_rxq.c */
 225
 226 extern uint8_t rss_hash_default_key[];
 227
 228 int mlx5_check_mprq_support(struct rte_eth_dev *dev);
 229 int mlx5_rxq_mprq_enabled(struct mlx5_rxq_data *rxq);
 230 int mlx5_mprq_enabled(struct rte_eth_dev *dev);
 231 int mlx5_mprq_free_mp(struct rte_eth_dev *dev);
 232 int mlx5_mprq_alloc_mp(struct rte_eth_dev *dev);
 233 void mlx5_rxq_cleanup(struct mlx5_rxq_ctrl *rxq_ctrl);
 234 int mlx5_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 235                         unsigned int socket, const struct rte_eth_rxconf *conf,
 236                         struct rte_mempool *mp);
 237 void mlx5_rx_queue_release(void *dpdk_rxq);
 238 int mlx5_rx_intr_vec_enable(struct rte_eth_dev *dev);
 239 void mlx5_rx_intr_vec_disable(struct rte_eth_dev *dev);
 240 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 241 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 242 struct mlx5_rxq_ibv *mlx5_rxq_ibv_new(struct rte_eth_dev *dev, uint16_t idx);
 243 struct mlx5_rxq_ibv *mlx5_rxq_ibv_get(struct rte_eth_dev *dev, uint16_t idx);
 244 int mlx5_rxq_ibv_release(struct mlx5_rxq_ibv *rxq_ibv);
 245 int mlx5_rxq_ibv_releasable(struct mlx5_rxq_ibv *rxq_ibv);
 246 struct mlx5_rxq_ibv *mlx5_rxq_ibv_drop_new(struct rte_eth_dev *dev);
 247 void mlx5_rxq_ibv_drop_release(struct rte_eth_dev *dev);
 248 int mlx5_rxq_ibv_verify(struct rte_eth_dev *dev);
 249 struct mlx5_rxq_ctrl *mlx5_rxq_new(struct rte_eth_dev *dev, uint16_t idx,
 250                                    uint16_t desc, unsigned int socket,
 251                                    const struct rte_eth_rxconf *conf,
 252                                    struct rte_mempool *mp);
 253 struct mlx5_rxq_ctrl *mlx5_rxq_get(struct rte_eth_dev *dev, uint16_t idx);
 254 int mlx5_rxq_release(struct rte_eth_dev *dev, uint16_t idx);
 255 int mlx5_rxq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 256 int mlx5_rxq_verify(struct rte_eth_dev *dev);
 257 int rxq_alloc_elts(struct mlx5_rxq_ctrl *rxq_ctrl);
 258 int rxq_alloc_mprq_buf(struct mlx5_rxq_ctrl *rxq_ctrl);
 259 struct mlx5_ind_table_ibv *mlx5_ind_table_ibv_new(struct rte_eth_dev *dev,
 260                                                   const uint16_t *queues,
 261                                                   uint32_t queues_n);
 262 struct mlx5_ind_table_ibv *mlx5_ind_table_ibv_get(struct rte_eth_dev *dev,
 263                                                   const uint16_t *queues,
 264                                                   uint32_t queues_n);
 265 int mlx5_ind_table_ibv_release(struct rte_eth_dev *dev,
 266                                struct mlx5_ind_table_ibv *ind_tbl);
 267 int mlx5_ind_table_ibv_verify(struct rte_eth_dev *dev);
 268 struct mlx5_ind_table_ibv *mlx5_ind_table_ibv_drop_new(struct rte_eth_dev *dev);
 269 void mlx5_ind_table_ibv_drop_release(struct rte_eth_dev *dev);
 270 struct mlx5_hrxq *mlx5_hrxq_new(struct rte_eth_dev *dev,
 271                                 const uint8_t *rss_key, uint32_t rss_key_len,
 272                                 uint64_t hash_fields,
 273                                 const uint16_t *queues, uint32_t queues_n);
 274 struct mlx5_hrxq *mlx5_hrxq_get(struct rte_eth_dev *dev,
 275                                 const uint8_t *rss_key, uint32_t rss_key_len,
 276                                 uint64_t hash_fields,
 277                                 const uint16_t *queues, uint32_t queues_n);
 278 int mlx5_hrxq_release(struct rte_eth_dev *dev, struct mlx5_hrxq *hxrq);
 279 int mlx5_hrxq_ibv_verify(struct rte_eth_dev *dev);
 280 struct mlx5_hrxq *mlx5_hrxq_drop_new(struct rte_eth_dev *dev);
 281 void mlx5_hrxq_drop_release(struct rte_eth_dev *dev);
 282 uint64_t mlx5_get_rx_port_offloads(void);
 283 uint64_t mlx5_get_rx_queue_offloads(struct rte_eth_dev *dev);
 284
 285 /* mlx5_txq.c */
 286
 287 int mlx5_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 288                         unsigned int socket, const struct rte_eth_txconf *conf);
 289 void mlx5_tx_queue_release(void *dpdk_txq);
 290 int mlx5_tx_uar_remap(struct rte_eth_dev *dev, int fd);
 291 struct mlx5_txq_ibv *mlx5_txq_ibv_new(struct rte_eth_dev *dev, uint16_t idx);
 292 struct mlx5_txq_ibv *mlx5_txq_ibv_get(struct rte_eth_dev *dev, uint16_t idx);
 293 int mlx5_txq_ibv_release(struct mlx5_txq_ibv *txq_ibv);
 294 int mlx5_txq_ibv_releasable(struct mlx5_txq_ibv *txq_ibv);
 295 int mlx5_txq_ibv_verify(struct rte_eth_dev *dev);
 296 struct mlx5_txq_ctrl *mlx5_txq_new(struct rte_eth_dev *dev, uint16_t idx,
 297                                    uint16_t desc, unsigned int socket,
 298                                    const struct rte_eth_txconf *conf);
 299 struct mlx5_txq_ctrl *mlx5_txq_get(struct rte_eth_dev *dev, uint16_t idx);
 300 int mlx5_txq_release(struct rte_eth_dev *dev, uint16_t idx);
 301 int mlx5_txq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 302 int mlx5_txq_verify(struct rte_eth_dev *dev);
 303 void txq_alloc_elts(struct mlx5_txq_ctrl *txq_ctrl);
 304 uint64_t mlx5_get_tx_port_offloads(struct rte_eth_dev *dev);
 305
 306 /* mlx5_rxtx.c */
 307
 308 extern uint32_t mlx5_ptype_table[];
 309 extern uint8_t mlx5_cksum_table[];
 310 extern uint8_t mlx5_swp_types_table[];
 311
 312 void mlx5_set_ptype_table(void);
 313 void mlx5_set_cksum_table(void);
 314 void mlx5_set_swp_types_table(void);
 315 uint16_t mlx5_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 316                        uint16_t pkts_n);
 317 uint16_t mlx5_tx_burst_mpw(void *dpdk_txq, struct rte_mbuf **pkts,
 318                            uint16_t pkts_n);
 319 uint16_t mlx5_tx_burst_mpw_inline(void *dpdk_txq, struct rte_mbuf **pkts,
 320                                   uint16_t pkts_n);
 321 uint16_t mlx5_tx_burst_empw(void *dpdk_txq, struct rte_mbuf **pkts,
 322                             uint16_t pkts_n);
 323 uint16_t mlx5_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts, uint16_t pkts_n);
 324 void mlx5_mprq_buf_free_cb(void *addr, void *opaque);
 325 void mlx5_mprq_buf_free(struct mlx5_mprq_buf *buf);
 326 uint16_t mlx5_rx_burst_mprq(void *dpdk_rxq, struct rte_mbuf **pkts,
 327                             uint16_t pkts_n);
 328 uint16_t removed_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 329                           uint16_t pkts_n);
 330 uint16_t removed_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts,
 331                           uint16_t pkts_n);
 332 int mlx5_rx_descriptor_status(void *rx_queue, uint16_t offset);
 333 int mlx5_tx_descriptor_status(void *tx_queue, uint16_t offset);
 334
 335 /* Vectorized version of mlx5_rxtx.c */
 336 int mlx5_check_raw_vec_tx_support(struct rte_eth_dev *dev);
 337 int mlx5_check_vec_tx_support(struct rte_eth_dev *dev);
 338 int mlx5_rxq_check_vec_support(struct mlx5_rxq_data *rxq_data);
 339 int mlx5_check_vec_rx_support(struct rte_eth_dev *dev);
 340 uint16_t mlx5_tx_burst_raw_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 341                                uint16_t pkts_n);
 342 uint16_t mlx5_tx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 343                            uint16_t pkts_n);
 344 uint16_t mlx5_rx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 345                            uint16_t pkts_n);
 346
 347 /* mlx5_mr.c */
 348
 349 void mlx5_mr_flush_local_cache(struct mlx5_mr_ctrl *mr_ctrl);
 350 uint32_t mlx5_rx_addr2mr_bh(struct mlx5_rxq_data *rxq, uintptr_t addr);
 351 uint32_t mlx5_tx_addr2mr_bh(struct mlx5_txq_data *txq, uintptr_t addr);
 352
 353 #ifndef NDEBUG
 354 /**
 355  * Verify or set magic value in CQE.
 356  *
 357  * @param cqe
 358  *   Pointer to CQE.
 359  *
 360  * @return
 361  *   0 the first time.
 362  */
 363 static inline int
 364 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 365 {
 366         static const uint8_t magic[] = "seen";
 367         volatile uint8_t (*buf)[sizeof(cqe->rsvd1)] = &cqe->rsvd1;
 368         int ret = 1;
 369         unsigned int i;
 370
 371         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 372                 if (!ret || (*buf)[i] != magic[i]) {
 373                         ret = 0;
 374                         (*buf)[i] = magic[i];
 375                 }
 376         return ret;
 377 }
 378 #endif /* NDEBUG */
 379
 380 /**
 381  * Check whether CQE is valid.
 382  *
 383  * @param cqe
 384  *   Pointer to CQE.
 385  * @param cqes_n
 386  *   Size of completion queue.
 387  * @param ci
 388  *   Consumer index.
 389  *
 390  * @return
 391  *   0 on success, 1 on failure.
 392  */
 393 static __rte_always_inline int
 394 check_cqe(volatile struct mlx5_cqe *cqe,
 395           unsigned int cqes_n, const uint16_t ci)
 396 {
 397         uint16_t idx = ci & cqes_n;
 398         uint8_t op_own = cqe->op_own;
 399         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 400         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 401
 402         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 403                 return 1; /* No CQE. */
 404 #ifndef NDEBUG
 405         if ((op_code == MLX5_CQE_RESP_ERR) ||
 406             (op_code == MLX5_CQE_REQ_ERR)) {
 407                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 408                 uint8_t syndrome = err_cqe->syndrome;
 409
 410                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 411                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 412                         return 0;
 413                 if (!check_cqe_seen(cqe)) {
 414                         DRV_LOG(ERR,
 415                                 "unexpected CQE error %u (0x%02x) syndrome"
 416                                 " 0x%02x",
 417                                 op_code, op_code, syndrome);
 418                         rte_hexdump(stderr, "MLX5 Error CQE:",
 419                                     (const void *)((uintptr_t)err_cqe),
 420                                     sizeof(*err_cqe));
 421                 }
 422                 return 1;
 423         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 424                    (op_code != MLX5_CQE_REQ)) {
 425                 if (!check_cqe_seen(cqe)) {
 426                         DRV_LOG(ERR, "unexpected CQE opcode %u (0x%02x)",
 427                                 op_code, op_code);
 428                         rte_hexdump(stderr, "MLX5 CQE:",
 429                                     (const void *)((uintptr_t)cqe),
 430                                     sizeof(*cqe));
 431                 }
 432                 return 1;
 433         }
 434 #endif /* NDEBUG */
 435         return 0;
 436 }
 437
 438 /**
 439  * Return the address of the WQE.
 440  *
 441  * @param txq
 442  *   Pointer to TX queue structure.
 443  * @param  wqe_ci
 444  *   WQE consumer index.
 445  *
 446  * @return
 447  *   WQE address.
 448  */
 449 static inline uintptr_t *
 450 tx_mlx5_wqe(struct mlx5_txq_data *txq, uint16_t ci)
 451 {
 452         ci &= ((1 << txq->wqe_n) - 1);
 453         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 454 }
 455
 456 /**
 457  * Manage TX completions.
 458  *
 459  * When sending a burst, mlx5_tx_burst() posts several WRs.
 460  *
 461  * @param txq
 462  *   Pointer to TX queue structure.
 463  */
 464 static __rte_always_inline void
 465 mlx5_tx_complete(struct mlx5_txq_data *txq)
 466 {
 467         const uint16_t elts_n = 1 << txq->elts_n;
 468         const uint16_t elts_m = elts_n - 1;
 469         const unsigned int cqe_n = 1 << txq->cqe_n;
 470         const unsigned int cqe_cnt = cqe_n - 1;
 471         uint16_t elts_free = txq->elts_tail;
 472         uint16_t elts_tail;
 473         uint16_t cq_ci = txq->cq_ci;
 474         volatile struct mlx5_cqe *cqe = NULL;
 475         volatile struct mlx5_wqe_ctrl *ctrl;
 476         struct rte_mbuf *m, *free[elts_n];
 477         struct rte_mempool *pool = NULL;
 478         unsigned int blk_n = 0;
 479
 480         cqe = &(*txq->cqes)[cq_ci & cqe_cnt];
 481         if (unlikely(check_cqe(cqe, cqe_n, cq_ci)))
 482                 return;
 483 #ifndef NDEBUG
 484         if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 485             (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 486                 if (!check_cqe_seen(cqe)) {
 487                         DRV_LOG(ERR, "unexpected error CQE, Tx stopped");
 488                         rte_hexdump(stderr, "MLX5 TXQ:",
 489                                     (const void *)((uintptr_t)txq->wqes),
 490                                     ((1 << txq->wqe_n) *
 491                                      MLX5_WQE_SIZE));
 492                 }
 493                 return;
 494         }
 495 #endif /* NDEBUG */
 496         ++cq_ci;
 497         txq->wqe_pi = rte_be_to_cpu_16(cqe->wqe_counter);
 498         ctrl = (volatile struct mlx5_wqe_ctrl *)
 499                 tx_mlx5_wqe(txq, txq->wqe_pi);
 500         elts_tail = ctrl->ctrl3;
 501         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 502         /* Free buffers. */
 503         while (elts_free != elts_tail) {
 504                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 505                 if (likely(m != NULL)) {
 506                         if (likely(m->pool == pool)) {
 507                                 free[blk_n++] = m;
 508                         } else {
 509                                 if (likely(pool != NULL))
 510                                         rte_mempool_put_bulk(pool,
 511                                                              (void *)free,
 512                                                              blk_n);
 513                                 free[0] = m;
 514                                 pool = m->pool;
 515                                 blk_n = 1;
 516                         }
 517                 }
 518         }
 519         if (blk_n)
 520                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 521 #ifndef NDEBUG
 522         elts_free = txq->elts_tail;
 523         /* Poisoning. */
 524         while (elts_free != elts_tail) {
 525                 memset(&(*txq->elts)[elts_free & elts_m],
 526                        0x66,
 527                        sizeof((*txq->elts)[elts_free & elts_m]));
 528                 ++elts_free;
 529         }
 530 #endif
 531         txq->cq_ci = cq_ci;
 532         txq->elts_tail = elts_tail;
 533         /* Update the consumer index. */
 534         rte_compiler_barrier();
 535         *txq->cq_db = rte_cpu_to_be_32(cq_ci);
 536 }
 537
 538 /**
 539  * Query LKey from a packet buffer for Rx. No need to flush local caches for Rx
 540  * as mempool is pre-configured and static.
 541  *
 542  * @param rxq
 543  *   Pointer to Rx queue structure.
 544  * @param addr
 545  *   Address to search.
 546  *
 547  * @return
 548  *   Searched LKey on success, UINT32_MAX on no match.
 549  */
 550 static __rte_always_inline uint32_t
 551 mlx5_rx_addr2mr(struct mlx5_rxq_data *rxq, uintptr_t addr)
 552 {
 553         struct mlx5_mr_ctrl *mr_ctrl = &rxq->mr_ctrl;
 554         uint32_t lkey;
 555
 556         /* Linear search on MR cache array. */
 557         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 558                                     MLX5_MR_CACHE_N, addr);
 559         if (likely(lkey != UINT32_MAX))
 560                 return lkey;
 561         /* Take slower bottom-half (Binary Search) on miss. */
 562         return mlx5_rx_addr2mr_bh(rxq, addr);
 563 }
 564
 565 #define mlx5_rx_mb2mr(rxq, mb) mlx5_rx_addr2mr(rxq, (uintptr_t)((mb)->buf_addr))
 566
 567 /**
 568  * Query LKey from a packet buffer for Tx. If not found, add the mempool.
 569  *
 570  * @param txq
 571  *   Pointer to Tx queue structure.
 572  * @param addr
 573  *   Address to search.
 574  *
 575  * @return
 576  *   Searched LKey on success, UINT32_MAX on no match.
 577  */
 578 static __rte_always_inline uint32_t
 579 mlx5_tx_addr2mr(struct mlx5_txq_data *txq, uintptr_t addr)
 580 {
 581         struct mlx5_mr_ctrl *mr_ctrl = &txq->mr_ctrl;
 582         uint32_t lkey;
 583
 584         /* Check generation bit to see if there's any change on existing MRs. */
 585         if (unlikely(*mr_ctrl->dev_gen_ptr != mr_ctrl->cur_gen))
 586                 mlx5_mr_flush_local_cache(mr_ctrl);
 587         /* Linear search on MR cache array. */
 588         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 589                                     MLX5_MR_CACHE_N, addr);
 590         if (likely(lkey != UINT32_MAX))
 591                 return lkey;
 592         /* Take slower bottom-half (binary search) on miss. */
 593         return mlx5_tx_addr2mr_bh(txq, addr);
 594 }
 595
 596 #define mlx5_tx_mb2mr(rxq, mb) mlx5_tx_addr2mr(rxq, (uintptr_t)((mb)->buf_addr))
 597
 598 /**
 599  * Ring TX queue doorbell and flush the update if requested.
 600  *
 601  * @param txq
 602  *   Pointer to TX queue structure.
 603  * @param wqe
 604  *   Pointer to the last WQE posted in the NIC.
 605  * @param cond
 606  *   Request for write memory barrier after BlueFlame update.
 607  */
 608 static __rte_always_inline void
 609 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 610                        int cond)
 611 {
 612         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 613         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 614
 615         rte_cio_wmb();
 616         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 617         /* Ensure ordering between DB record and BF copy. */
 618         rte_wmb();
 619         *dst = *src;
 620         if (cond)
 621                 rte_wmb();
 622 }
 623
 624 /**
 625  * Ring TX queue doorbell and flush the update by write memory barrier.
 626  *
 627  * @param txq
 628  *   Pointer to TX queue structure.
 629  * @param wqe
 630  *   Pointer to the last WQE posted in the NIC.
 631  */
 632 static __rte_always_inline void
 633 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 634 {
 635         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 636 }
 637
 638 /**
 639  * Convert mbuf to Verb SWP.
 640  *
 641  * @param txq_data
 642  *   Pointer to the Tx queue.
 643  * @param buf
 644  *   Pointer to the mbuf.
 645  * @param tso
 646  *   TSO offloads enabled.
 647  * @param vlan
 648  *   VLAN offloads enabled
 649  * @param offsets
 650  *   Pointer to the SWP header offsets.
 651  * @param swp_types
 652  *   Pointer to the SWP header types.
 653  */
 654 static __rte_always_inline void
 655 txq_mbuf_to_swp(struct mlx5_txq_data *txq, struct rte_mbuf *buf,
 656                 uint8_t *offsets, uint8_t *swp_types)
 657 {
 658         const uint64_t vlan = buf->ol_flags & PKT_TX_VLAN_PKT;
 659         const uint64_t tunnel = buf->ol_flags & PKT_TX_TUNNEL_MASK;
 660         const uint64_t tso = buf->ol_flags & PKT_TX_TCP_SEG;
 661         const uint64_t csum_flags = buf->ol_flags & PKT_TX_L4_MASK;
 662         const uint64_t inner_ip =
 663                 buf->ol_flags & (PKT_TX_IPV4 | PKT_TX_IPV6);
 664         const uint64_t ol_flags_mask = PKT_TX_L4_MASK | PKT_TX_IPV6 |
 665                                        PKT_TX_OUTER_IPV6;
 666         uint16_t idx;
 667         uint16_t off;
 668
 669         if (likely(!txq->swp_en || (tunnel != PKT_TX_TUNNEL_UDP &&
 670                                     tunnel != PKT_TX_TUNNEL_IP)))
 671                 return;
 672         /*
 673          * The index should have:
 674          * bit[0:1] = PKT_TX_L4_MASK
 675          * bit[4] = PKT_TX_IPV6
 676          * bit[8] = PKT_TX_OUTER_IPV6
 677          * bit[9] = PKT_TX_OUTER_UDP
 678          */
 679         idx = (buf->ol_flags & ol_flags_mask) >> 52;
 680         if (tunnel == PKT_TX_TUNNEL_UDP)
 681                 idx |= 1 << 9;
 682         *swp_types = mlx5_swp_types_table[idx];
 683         /*
 684          * Set offsets for SW parser. Since ConnectX-5, SW parser just
 685          * complements HW parser. SW parser starts to engage only if HW parser
 686          * can't reach a header. For the older devices, HW parser will not kick
 687          * in if any of SWP offsets is set. Therefore, all of the L3 offsets
 688          * should be set regardless of HW offload.
 689          */
 690         off = buf->outer_l2_len + (vlan ? sizeof(struct vlan_hdr) : 0);
 691         offsets[1] = off >> 1; /* Outer L3 offset. */
 692         off += buf->outer_l3_len;
 693         if (tunnel == PKT_TX_TUNNEL_UDP)
 694                 offsets[0] = off >> 1; /* Outer L4 offset. */
 695         if (inner_ip) {
 696                 off += buf->l2_len;
 697                 offsets[3] = off >> 1; /* Inner L3 offset. */
 698                 if (csum_flags == PKT_TX_TCP_CKSUM || tso ||
 699                     csum_flags == PKT_TX_UDP_CKSUM) {
 700                         off += buf->l3_len;
 701                         offsets[2] = off >> 1; /* Inner L4 offset. */
 702                 }
 703         }
 704 }
 705
 706 /**
 707  * Convert the Checksum offloads to Verbs.
 708  *
 709  * @param buf
 710  *   Pointer to the mbuf.
 711  *
 712  * @return
 713  *   Converted checksum flags.
 714  */
 715 static __rte_always_inline uint8_t
 716 txq_ol_cksum_to_cs(struct rte_mbuf *buf)
 717 {
 718         uint32_t idx;
 719         uint8_t is_tunnel = !!(buf->ol_flags & PKT_TX_TUNNEL_MASK);
 720         const uint64_t ol_flags_mask = PKT_TX_TCP_SEG | PKT_TX_L4_MASK |
 721                                        PKT_TX_IP_CKSUM | PKT_TX_OUTER_IP_CKSUM;
 722
 723         /*
 724          * The index should have:
 725          * bit[0] = PKT_TX_TCP_SEG
 726          * bit[2:3] = PKT_TX_UDP_CKSUM, PKT_TX_TCP_CKSUM
 727          * bit[4] = PKT_TX_IP_CKSUM
 728          * bit[8] = PKT_TX_OUTER_IP_CKSUM
 729          * bit[9] = tunnel
 730          */
 731         idx = ((buf->ol_flags & ol_flags_mask) >> 50) | (!!is_tunnel << 9);
 732         return mlx5_cksum_table[idx];
 733 }
 734
 735 /**
 736  * Count the number of contiguous single segment packets.
 737  *
 738  * @param pkts
 739  *   Pointer to array of packets.
 740  * @param pkts_n
 741  *   Number of packets.
 742  *
 743  * @return
 744  *   Number of contiguous single segment packets.
 745  */
 746 static __rte_always_inline unsigned int
 747 txq_count_contig_single_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 748 {
 749         unsigned int pos;
 750
 751         if (!pkts_n)
 752                 return 0;
 753         /* Count the number of contiguous single segment packets. */
 754         for (pos = 0; pos < pkts_n; ++pos)
 755                 if (NB_SEGS(pkts[pos]) > 1)
 756                         break;
 757         return pos;
 758 }
 759
 760 /**
 761  * Count the number of contiguous multi-segment packets.
 762  *
 763  * @param pkts
 764  *   Pointer to array of packets.
 765  * @param pkts_n
 766  *   Number of packets.
 767  *
 768  * @return
 769  *   Number of contiguous multi-segment packets.
 770  */
 771 static __rte_always_inline unsigned int
 772 txq_count_contig_multi_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 773 {
 774         unsigned int pos;
 775
 776         if (!pkts_n)
 777                 return 0;
 778         /* Count the number of contiguous multi-segment packets. */
 779         for (pos = 0; pos < pkts_n; ++pos)
 780                 if (NB_SEGS(pkts[pos]) == 1)
 781                         break;
 782         return pos;
 783 }
 784
 785 #endif /* RTE_PMD_MLX5_RXTX_H_ */