drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <inttypes.h>
   6 #include <math.h>
   7
   8 #include <rte_ethdev_pci.h>
   9 #include <rte_io.h>
  10 #include <rte_malloc.h>
  11 #include <rte_mbuf.h>
  12 #include <rte_mbuf_pool_ops.h>
  13 #include <rte_mempool.h>
  14
  15 #include "otx2_ethdev.h"
  16
  17 static inline void
  18 otx2_eth_set_rx_function(struct rte_eth_dev *eth_dev)
  19 {
  20         RTE_SET_USED(eth_dev);
  21 }
  22
  23 static inline void
  24 otx2_eth_set_tx_function(struct rte_eth_dev *eth_dev)
  25 {
  26         RTE_SET_USED(eth_dev);
  27 }
  28
  29 static inline uint64_t
  30 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  31 {
  32         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  33
  34         if (otx2_dev_is_vf(dev))
  35                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  36
  37         return capa;
  38 }
  39
  40 static inline uint64_t
  41 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  42 {
  43         RTE_SET_USED(dev);
  44
  45         return NIX_TX_OFFLOAD_CAPA;
  46 }
  47
  48 static const struct otx2_dev_ops otx2_dev_ops = {
  49         .link_status_update = otx2_eth_dev_link_status_update,
  50 };
  51
  52 static int
  53 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  54 {
  55         struct otx2_mbox *mbox = dev->mbox;
  56         struct nix_lf_alloc_req *req;
  57         struct nix_lf_alloc_rsp *rsp;
  58         int rc;
  59
  60         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  61         req->rq_cnt = nb_rxq;
  62         req->sq_cnt = nb_txq;
  63         req->cq_cnt = nb_rxq;
  64         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  65         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  66         req->xqe_sz = NIX_XQESZ_W16;
  67         req->rss_sz = dev->rss_info.rss_size;
  68         req->rss_grps = NIX_RSS_GRPS;
  69         req->npa_func = otx2_npa_pf_func_get();
  70         req->sso_func = otx2_sso_pf_func_get();
  71         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  72         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  73                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  74                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  75                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  76         }
  77
  78         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  79         if (rc)
  80                 return rc;
  81
  82         dev->sqb_size = rsp->sqb_size;
  83         dev->tx_chan_base = rsp->tx_chan_base;
  84         dev->rx_chan_base = rsp->rx_chan_base;
  85         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  86         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  87         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  88         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  89         dev->lf_tx_stats = rsp->lf_tx_stats;
  90         dev->lf_rx_stats = rsp->lf_rx_stats;
  91         dev->cints = rsp->cints;
  92         dev->qints = rsp->qints;
  93         dev->npc_flow.channel = dev->rx_chan_base;
  94
  95         return 0;
  96 }
  97
  98 static int
  99 nix_lf_free(struct otx2_eth_dev *dev)
 100 {
 101         struct otx2_mbox *mbox = dev->mbox;
 102         struct nix_lf_free_req *req;
 103         struct ndc_sync_op *ndc_req;
 104         int rc;
 105
 106         /* Sync NDC-NIX for LF */
 107         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 108         ndc_req->nix_lf_tx_sync = 1;
 109         ndc_req->nix_lf_rx_sync = 1;
 110         rc = otx2_mbox_process(mbox);
 111         if (rc)
 112                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 113
 114         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 115         /* Let AF driver free all this nix lf's
 116          * NPC entries allocated using NPC MBOX.
 117          */
 118         req->flags = 0;
 119
 120         return otx2_mbox_process(mbox);
 121 }
 122
 123 int
 124 otx2_cgx_rxtx_start(struct otx2_eth_dev *dev)
 125 {
 126         struct otx2_mbox *mbox = dev->mbox;
 127
 128         if (otx2_dev_is_vf(dev))
 129                 return 0;
 130
 131         otx2_mbox_alloc_msg_cgx_start_rxtx(mbox);
 132
 133         return otx2_mbox_process(mbox);
 134 }
 135
 136 int
 137 otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev)
 138 {
 139         struct otx2_mbox *mbox = dev->mbox;
 140
 141         if (otx2_dev_is_vf(dev))
 142                 return 0;
 143
 144         otx2_mbox_alloc_msg_cgx_stop_rxtx(mbox);
 145
 146         return otx2_mbox_process(mbox);
 147 }
 148
 149 static inline void
 150 nix_rx_queue_reset(struct otx2_eth_rxq *rxq)
 151 {
 152         rxq->head = 0;
 153         rxq->available = 0;
 154 }
 155
 156 static inline uint32_t
 157 nix_qsize_to_val(enum nix_q_size_e qsize)
 158 {
 159         return (16UL << (qsize * 2));
 160 }
 161
 162 static inline enum nix_q_size_e
 163 nix_qsize_clampup_get(struct otx2_eth_dev *dev, uint32_t val)
 164 {
 165         int i;
 166
 167         if (otx2_ethdev_fixup_is_min_4k_q(dev))
 168                 i = nix_q_size_4K;
 169         else
 170                 i = nix_q_size_16;
 171
 172         for (; i < nix_q_size_max; i++)
 173                 if (val <= nix_qsize_to_val(i))
 174                         break;
 175
 176         if (i >= nix_q_size_max)
 177                 i = nix_q_size_max - 1;
 178
 179         return i;
 180 }
 181
 182 static int
 183 nix_cq_rq_init(struct rte_eth_dev *eth_dev, struct otx2_eth_dev *dev,
 184                uint16_t qid, struct otx2_eth_rxq *rxq, struct rte_mempool *mp)
 185 {
 186         struct otx2_mbox *mbox = dev->mbox;
 187         const struct rte_memzone *rz;
 188         uint32_t ring_size, cq_size;
 189         struct nix_aq_enq_req *aq;
 190         uint16_t first_skip;
 191         int rc;
 192
 193         cq_size = rxq->qlen;
 194         ring_size = cq_size * NIX_CQ_ENTRY_SZ;
 195         rz = rte_eth_dma_zone_reserve(eth_dev, "cq", qid, ring_size,
 196                                       NIX_CQ_ALIGN, dev->node);
 197         if (rz == NULL) {
 198                 otx2_err("Failed to allocate mem for cq hw ring");
 199                 rc = -ENOMEM;
 200                 goto fail;
 201         }
 202         memset(rz->addr, 0, rz->len);
 203         rxq->desc = (uintptr_t)rz->addr;
 204         rxq->qmask = cq_size - 1;
 205
 206         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 207         aq->qidx = qid;
 208         aq->ctype = NIX_AQ_CTYPE_CQ;
 209         aq->op = NIX_AQ_INSTOP_INIT;
 210
 211         aq->cq.ena = 1;
 212         aq->cq.caching = 1;
 213         aq->cq.qsize = rxq->qsize;
 214         aq->cq.base = rz->iova;
 215         aq->cq.avg_level = 0xff;
 216         aq->cq.cq_err_int_ena = BIT(NIX_CQERRINT_CQE_FAULT);
 217         aq->cq.cq_err_int_ena |= BIT(NIX_CQERRINT_DOOR_ERR);
 218
 219         /* TX pause frames enable flowctrl on RX side */
 220         if (dev->fc_info.tx_pause) {
 221                 /* Single bpid is allocated for all rx channels for now */
 222                 aq->cq.bpid = dev->fc_info.bpid[0];
 223                 aq->cq.bp = NIX_CQ_BP_LEVEL;
 224                 aq->cq.bp_ena = 1;
 225         }
 226
 227         /* Many to one reduction */
 228         aq->cq.qint_idx = qid % dev->qints;
 229
 230         if (otx2_ethdev_fixup_is_limit_cq_full(dev)) {
 231                 uint16_t min_rx_drop;
 232                 const float rx_cq_skid = 1024 * 256;
 233
 234                 min_rx_drop = ceil(rx_cq_skid / (float)cq_size);
 235                 aq->cq.drop = min_rx_drop;
 236                 aq->cq.drop_ena = 1;
 237         }
 238
 239         rc = otx2_mbox_process(mbox);
 240         if (rc) {
 241                 otx2_err("Failed to init cq context");
 242                 goto fail;
 243         }
 244
 245         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 246         aq->qidx = qid;
 247         aq->ctype = NIX_AQ_CTYPE_RQ;
 248         aq->op = NIX_AQ_INSTOP_INIT;
 249
 250         aq->rq.sso_ena = 0;
 251         aq->rq.cq = qid; /* RQ to CQ 1:1 mapped */
 252         aq->rq.spb_ena = 0;
 253         aq->rq.lpb_aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 254         first_skip = (sizeof(struct rte_mbuf));
 255         first_skip += RTE_PKTMBUF_HEADROOM;
 256         first_skip += rte_pktmbuf_priv_size(mp);
 257         rxq->data_off = first_skip;
 258
 259         first_skip /= 8; /* Expressed in number of dwords */
 260         aq->rq.first_skip = first_skip;
 261         aq->rq.later_skip = (sizeof(struct rte_mbuf) / 8);
 262         aq->rq.flow_tagw = 32; /* 32-bits */
 263         aq->rq.lpb_sizem1 = rte_pktmbuf_data_room_size(mp);
 264         aq->rq.lpb_sizem1 += rte_pktmbuf_priv_size(mp);
 265         aq->rq.lpb_sizem1 += sizeof(struct rte_mbuf);
 266         aq->rq.lpb_sizem1 /= 8;
 267         aq->rq.lpb_sizem1 -= 1; /* Expressed in size minus one */
 268         aq->rq.ena = 1;
 269         aq->rq.pb_caching = 0x2; /* First cache aligned block to LLC */
 270         aq->rq.xqe_imm_size = 0; /* No pkt data copy to CQE */
 271         aq->rq.rq_int_ena = 0;
 272         /* Many to one reduction */
 273         aq->rq.qint_idx = qid % dev->qints;
 274
 275         if (otx2_ethdev_fixup_is_limit_cq_full(dev))
 276                 aq->rq.xqe_drop_ena = 1;
 277
 278         rc = otx2_mbox_process(mbox);
 279         if (rc) {
 280                 otx2_err("Failed to init rq context");
 281                 goto fail;
 282         }
 283
 284         return 0;
 285 fail:
 286         return rc;
 287 }
 288
 289 static int
 290 nix_rq_enb_dis(struct rte_eth_dev *eth_dev,
 291                struct otx2_eth_rxq *rxq, const bool enb)
 292 {
 293         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 294         struct otx2_mbox *mbox = dev->mbox;
 295         struct nix_aq_enq_req *aq;
 296
 297         /* Pkts will be dropped silently if RQ is disabled */
 298         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 299         aq->qidx = rxq->rq;
 300         aq->ctype = NIX_AQ_CTYPE_RQ;
 301         aq->op = NIX_AQ_INSTOP_WRITE;
 302
 303         aq->rq.ena = enb;
 304         aq->rq_mask.ena = ~(aq->rq_mask.ena);
 305
 306         return otx2_mbox_process(mbox);
 307 }
 308
 309 static int
 310 nix_cq_rq_uninit(struct rte_eth_dev *eth_dev, struct otx2_eth_rxq *rxq)
 311 {
 312         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 313         struct otx2_mbox *mbox = dev->mbox;
 314         struct nix_aq_enq_req *aq;
 315         int rc;
 316
 317         /* RQ is already disabled */
 318         /* Disable CQ */
 319         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 320         aq->qidx = rxq->rq;
 321         aq->ctype = NIX_AQ_CTYPE_CQ;
 322         aq->op = NIX_AQ_INSTOP_WRITE;
 323
 324         aq->cq.ena = 0;
 325         aq->cq_mask.ena = ~(aq->cq_mask.ena);
 326
 327         rc = otx2_mbox_process(mbox);
 328         if (rc < 0) {
 329                 otx2_err("Failed to disable cq context");
 330                 return rc;
 331         }
 332
 333         return 0;
 334 }
 335
 336 static inline int
 337 nix_get_data_off(struct otx2_eth_dev *dev)
 338 {
 339         return otx2_ethdev_is_ptp_en(dev) ? NIX_TIMESYNC_RX_OFFSET : 0;
 340 }
 341
 342 uint64_t
 343 otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id)
 344 {
 345         struct rte_mbuf mb_def;
 346         uint64_t *tmp;
 347
 348         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) % 8 != 0);
 349         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, refcnt) -
 350                                 offsetof(struct rte_mbuf, data_off) != 2);
 351         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, nb_segs) -
 352                                 offsetof(struct rte_mbuf, data_off) != 4);
 353         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, port) -
 354                                 offsetof(struct rte_mbuf, data_off) != 6);
 355         mb_def.nb_segs = 1;
 356         mb_def.data_off = RTE_PKTMBUF_HEADROOM + nix_get_data_off(dev);
 357         mb_def.port = port_id;
 358         rte_mbuf_refcnt_set(&mb_def, 1);
 359
 360         /* Prevent compiler reordering: rearm_data covers previous fields */
 361         rte_compiler_barrier();
 362         tmp = (uint64_t *)&mb_def.rearm_data;
 363
 364         return *tmp;
 365 }
 366
 367 static void
 368 otx2_nix_rx_queue_release(void *rx_queue)
 369 {
 370         struct otx2_eth_rxq *rxq = rx_queue;
 371
 372         if (!rxq)
 373                 return;
 374
 375         otx2_nix_dbg("Releasing rxq %u", rxq->rq);
 376         nix_cq_rq_uninit(rxq->eth_dev, rxq);
 377         rte_free(rx_queue);
 378 }
 379
 380 static int
 381 otx2_nix_rx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t rq,
 382                         uint16_t nb_desc, unsigned int socket,
 383                         const struct rte_eth_rxconf *rx_conf,
 384                         struct rte_mempool *mp)
 385 {
 386         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 387         struct rte_mempool_ops *ops;
 388         struct otx2_eth_rxq *rxq;
 389         const char *platform_ops;
 390         enum nix_q_size_e qsize;
 391         uint64_t offloads;
 392         int rc;
 393
 394         rc = -EINVAL;
 395
 396         /* Compile time check to make sure all fast path elements in a CL */
 397         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_rxq, slow_path_start) >= 128);
 398
 399         /* Sanity checks */
 400         if (rx_conf->rx_deferred_start == 1) {
 401                 otx2_err("Deferred Rx start is not supported");
 402                 goto fail;
 403         }
 404
 405         platform_ops = rte_mbuf_platform_mempool_ops();
 406         /* This driver needs octeontx2_npa mempool ops to work */
 407         ops = rte_mempool_get_ops(mp->ops_index);
 408         if (strncmp(ops->name, platform_ops, RTE_MEMPOOL_OPS_NAMESIZE)) {
 409                 otx2_err("mempool ops should be of octeontx2_npa type");
 410                 goto fail;
 411         }
 412
 413         if (mp->pool_id == 0) {
 414                 otx2_err("Invalid pool_id");
 415                 goto fail;
 416         }
 417
 418         /* Free memory prior to re-allocation if needed */
 419         if (eth_dev->data->rx_queues[rq] != NULL) {
 420                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", rq);
 421                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[rq]);
 422                 eth_dev->data->rx_queues[rq] = NULL;
 423         }
 424
 425         offloads = rx_conf->offloads | eth_dev->data->dev_conf.rxmode.offloads;
 426         dev->rx_offloads |= offloads;
 427
 428         /* Find the CQ queue size */
 429         qsize = nix_qsize_clampup_get(dev, nb_desc);
 430         /* Allocate rxq memory */
 431         rxq = rte_zmalloc_socket("otx2 rxq", sizeof(*rxq), OTX2_ALIGN, socket);
 432         if (rxq == NULL) {
 433                 otx2_err("Failed to allocate rq=%d", rq);
 434                 rc = -ENOMEM;
 435                 goto fail;
 436         }
 437
 438         rxq->eth_dev = eth_dev;
 439         rxq->rq = rq;
 440         rxq->cq_door = dev->base + NIX_LF_CQ_OP_DOOR;
 441         rxq->cq_status = (int64_t *)(dev->base + NIX_LF_CQ_OP_STATUS);
 442         rxq->wdata = (uint64_t)rq << 32;
 443         rxq->aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 444         rxq->mbuf_initializer = otx2_nix_rxq_mbuf_setup(dev,
 445                                                         eth_dev->data->port_id);
 446         rxq->offloads = offloads;
 447         rxq->pool = mp;
 448         rxq->qlen = nix_qsize_to_val(qsize);
 449         rxq->qsize = qsize;
 450         rxq->lookup_mem = otx2_nix_fastpath_lookup_mem_get();
 451         rxq->tstamp = &dev->tstamp;
 452
 453         /* Alloc completion queue */
 454         rc = nix_cq_rq_init(eth_dev, dev, rq, rxq, mp);
 455         if (rc) {
 456                 otx2_err("Failed to allocate rxq=%u", rq);
 457                 goto free_rxq;
 458         }
 459
 460         rxq->qconf.socket_id = socket;
 461         rxq->qconf.nb_desc = nb_desc;
 462         rxq->qconf.mempool = mp;
 463         memcpy(&rxq->qconf.conf.rx, rx_conf, sizeof(struct rte_eth_rxconf));
 464
 465         nix_rx_queue_reset(rxq);
 466         otx2_nix_dbg("rq=%d pool=%s qsize=%d nb_desc=%d->%d",
 467                      rq, mp->name, qsize, nb_desc, rxq->qlen);
 468
 469         eth_dev->data->rx_queues[rq] = rxq;
 470         eth_dev->data->rx_queue_state[rq] = RTE_ETH_QUEUE_STATE_STOPPED;
 471         return 0;
 472
 473 free_rxq:
 474         otx2_nix_rx_queue_release(rxq);
 475 fail:
 476         return rc;
 477 }
 478
 479 static inline uint8_t
 480 nix_sq_max_sqe_sz(struct otx2_eth_txq *txq)
 481 {
 482         /*
 483          * Maximum three segments can be supported with W8, Choose
 484          * NIX_MAXSQESZ_W16 for multi segment offload.
 485          */
 486         if (txq->offloads & DEV_TX_OFFLOAD_MULTI_SEGS)
 487                 return NIX_MAXSQESZ_W16;
 488         else
 489                 return NIX_MAXSQESZ_W8;
 490 }
 491
 492 static int
 493 nix_sq_init(struct otx2_eth_txq *txq)
 494 {
 495         struct otx2_eth_dev *dev = txq->dev;
 496         struct otx2_mbox *mbox = dev->mbox;
 497         struct nix_aq_enq_req *sq;
 498         uint32_t rr_quantum;
 499         uint16_t smq;
 500         int rc;
 501
 502         if (txq->sqb_pool->pool_id == 0)
 503                 return -EINVAL;
 504
 505         rc = otx2_nix_tm_get_leaf_data(dev, txq->sq, &rr_quantum, &smq);
 506         if (rc) {
 507                 otx2_err("Failed to get sq->smq(leaf node), rc=%d", rc);
 508                 return rc;
 509         }
 510
 511         sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 512         sq->qidx = txq->sq;
 513         sq->ctype = NIX_AQ_CTYPE_SQ;
 514         sq->op = NIX_AQ_INSTOP_INIT;
 515         sq->sq.max_sqe_size = nix_sq_max_sqe_sz(txq);
 516
 517         sq->sq.smq = smq;
 518         sq->sq.smq_rr_quantum = rr_quantum;
 519         sq->sq.default_chan = dev->tx_chan_base;
 520         sq->sq.sqe_stype = NIX_STYPE_STF;
 521         sq->sq.ena = 1;
 522         if (sq->sq.max_sqe_size == NIX_MAXSQESZ_W8)
 523                 sq->sq.sqe_stype = NIX_STYPE_STP;
 524         sq->sq.sqb_aura =
 525                 npa_lf_aura_handle_to_aura(txq->sqb_pool->pool_id);
 526         sq->sq.sq_int_ena = BIT(NIX_SQINT_LMT_ERR);
 527         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SQB_ALLOC_FAIL);
 528         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SEND_ERR);
 529         sq->sq.sq_int_ena |= BIT(NIX_SQINT_MNQ_ERR);
 530
 531         /* Many to one reduction */
 532         sq->sq.qint_idx = txq->sq % dev->qints;
 533
 534         return otx2_mbox_process(mbox);
 535 }
 536
 537 static int
 538 nix_sq_uninit(struct otx2_eth_txq *txq)
 539 {
 540         struct otx2_eth_dev *dev = txq->dev;
 541         struct otx2_mbox *mbox = dev->mbox;
 542         struct ndc_sync_op *ndc_req;
 543         struct nix_aq_enq_rsp *rsp;
 544         struct nix_aq_enq_req *aq;
 545         uint16_t sqes_per_sqb;
 546         void *sqb_buf;
 547         int rc, count;
 548
 549         otx2_nix_dbg("Cleaning up sq %u", txq->sq);
 550
 551         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 552         aq->qidx = txq->sq;
 553         aq->ctype = NIX_AQ_CTYPE_SQ;
 554         aq->op = NIX_AQ_INSTOP_READ;
 555
 556         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 557         if (rc)
 558                 return rc;
 559
 560         /* Check if sq is already cleaned up */
 561         if (!rsp->sq.ena)
 562                 return 0;
 563
 564         /* Disable sq */
 565         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 566         aq->qidx = txq->sq;
 567         aq->ctype = NIX_AQ_CTYPE_SQ;
 568         aq->op = NIX_AQ_INSTOP_WRITE;
 569
 570         aq->sq_mask.ena = ~aq->sq_mask.ena;
 571         aq->sq.ena = 0;
 572
 573         rc = otx2_mbox_process(mbox);
 574         if (rc)
 575                 return rc;
 576
 577         /* Read SQ and free sqb's */
 578         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 579         aq->qidx = txq->sq;
 580         aq->ctype = NIX_AQ_CTYPE_SQ;
 581         aq->op = NIX_AQ_INSTOP_READ;
 582
 583         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 584         if (rc)
 585                 return rc;
 586
 587         if (aq->sq.smq_pend)
 588                 otx2_err("SQ has pending sqe's");
 589
 590         count = aq->sq.sqb_count;
 591         sqes_per_sqb = 1 << txq->sqes_per_sqb_log2;
 592         /* Free SQB's that are used */
 593         sqb_buf = (void *)rsp->sq.head_sqb;
 594         while (count) {
 595                 void *next_sqb;
 596
 597                 next_sqb = *(void **)((uintptr_t)sqb_buf + ((sqes_per_sqb - 1) *
 598                                       nix_sq_max_sqe_sz(txq)));
 599                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 600                                     (uint64_t)sqb_buf);
 601                 sqb_buf = next_sqb;
 602                 count--;
 603         }
 604
 605         /* Free next to use sqb */
 606         if (rsp->sq.next_sqb)
 607                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 608                                     rsp->sq.next_sqb);
 609
 610         /* Sync NDC-NIX-TX for LF */
 611         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 612         ndc_req->nix_lf_tx_sync = 1;
 613         rc = otx2_mbox_process(mbox);
 614         if (rc)
 615                 otx2_err("Error on NDC-NIX-TX LF sync, rc %d", rc);
 616
 617         return rc;
 618 }
 619
 620 static int
 621 nix_sqb_aura_limit_cfg(struct rte_mempool *mp, uint16_t nb_sqb_bufs)
 622 {
 623         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 624         struct npa_aq_enq_req *aura_req;
 625
 626         aura_req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 627         aura_req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 628         aura_req->ctype = NPA_AQ_CTYPE_AURA;
 629         aura_req->op = NPA_AQ_INSTOP_WRITE;
 630
 631         aura_req->aura.limit = nb_sqb_bufs;
 632         aura_req->aura_mask.limit = ~(aura_req->aura_mask.limit);
 633
 634         return otx2_mbox_process(npa_lf->mbox);
 635 }
 636
 637 static int
 638 nix_alloc_sqb_pool(int port, struct otx2_eth_txq *txq, uint16_t nb_desc)
 639 {
 640         struct otx2_eth_dev *dev = txq->dev;
 641         uint16_t sqes_per_sqb, nb_sqb_bufs;
 642         char name[RTE_MEMPOOL_NAMESIZE];
 643         struct rte_mempool_objsz sz;
 644         struct npa_aura_s *aura;
 645         uint32_t tmp, blk_sz;
 646
 647         aura = (struct npa_aura_s *)((uintptr_t)txq->fc_mem + OTX2_ALIGN);
 648         snprintf(name, sizeof(name), "otx2_sqb_pool_%d_%d", port, txq->sq);
 649         blk_sz = dev->sqb_size;
 650
 651         if (nix_sq_max_sqe_sz(txq) == NIX_MAXSQESZ_W16)
 652                 sqes_per_sqb = (dev->sqb_size / 8) / 16;
 653         else
 654                 sqes_per_sqb = (dev->sqb_size / 8) / 8;
 655
 656         nb_sqb_bufs = nb_desc / sqes_per_sqb;
 657         /* Clamp up to devarg passed SQB count */
 658         nb_sqb_bufs =  RTE_MIN(dev->max_sqb_count, RTE_MAX(NIX_MIN_SQB,
 659                               nb_sqb_bufs + NIX_SQB_LIST_SPACE));
 660
 661         txq->sqb_pool = rte_mempool_create_empty(name, NIX_MAX_SQB, blk_sz,
 662                                                  0, 0, dev->node,
 663                                                  MEMPOOL_F_NO_SPREAD);
 664         txq->nb_sqb_bufs = nb_sqb_bufs;
 665         txq->sqes_per_sqb_log2 = (uint16_t)rte_log2_u32(sqes_per_sqb);
 666         txq->nb_sqb_bufs_adj = nb_sqb_bufs -
 667                 RTE_ALIGN_MUL_CEIL(nb_sqb_bufs, sqes_per_sqb) / sqes_per_sqb;
 668         txq->nb_sqb_bufs_adj =
 669                 (NIX_SQB_LOWER_THRESH * txq->nb_sqb_bufs_adj) / 100;
 670
 671         if (txq->sqb_pool == NULL) {
 672                 otx2_err("Failed to allocate sqe mempool");
 673                 goto fail;
 674         }
 675
 676         memset(aura, 0, sizeof(*aura));
 677         aura->fc_ena = 1;
 678         aura->fc_addr = txq->fc_iova;
 679         aura->fc_hyst_bits = 0; /* Store count on all updates */
 680         if (rte_mempool_set_ops_byname(txq->sqb_pool, "octeontx2_npa", aura)) {
 681                 otx2_err("Failed to set ops for sqe mempool");
 682                 goto fail;
 683         }
 684         if (rte_mempool_populate_default(txq->sqb_pool) < 0) {
 685                 otx2_err("Failed to populate sqe mempool");
 686                 goto fail;
 687         }
 688
 689         tmp = rte_mempool_calc_obj_size(blk_sz, MEMPOOL_F_NO_SPREAD, &sz);
 690         if (dev->sqb_size != sz.elt_size) {
 691                 otx2_err("sqe pool block size is not expected %d != %d",
 692                          dev->sqb_size, tmp);
 693                 goto fail;
 694         }
 695
 696         nix_sqb_aura_limit_cfg(txq->sqb_pool, txq->nb_sqb_bufs);
 697
 698         return 0;
 699 fail:
 700         return -ENOMEM;
 701 }
 702
 703 void
 704 otx2_nix_form_default_desc(struct otx2_eth_txq *txq)
 705 {
 706         struct nix_send_ext_s *send_hdr_ext;
 707         struct nix_send_hdr_s *send_hdr;
 708         struct nix_send_mem_s *send_mem;
 709         union nix_send_sg_s *sg;
 710
 711         /* Initialize the fields based on basic single segment packet */
 712         memset(&txq->cmd, 0, sizeof(txq->cmd));
 713
 714         if (txq->dev->tx_offload_flags & NIX_TX_NEED_EXT_HDR) {
 715                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 716                 /* 2(HDR) + 2(EXT_HDR) + 1(SG) + 1(IOVA) = 6/2 - 1 = 2 */
 717                 send_hdr->w0.sizem1 = 2;
 718
 719                 send_hdr_ext = (struct nix_send_ext_s *)&txq->cmd[2];
 720                 send_hdr_ext->w0.subdc = NIX_SUBDC_EXT;
 721                 if (txq->dev->tx_offload_flags & NIX_TX_OFFLOAD_TSTAMP_F) {
 722                         /* Default: one seg packet would have:
 723                          * 2(HDR) + 2(EXT) + 1(SG) + 1(IOVA) + 2(MEM)
 724                          * => 8/2 - 1 = 3
 725                          */
 726                         send_hdr->w0.sizem1 = 3;
 727                         send_hdr_ext->w0.tstmp = 1;
 728
 729                         /* To calculate the offset for send_mem,
 730                          * send_hdr->w0.sizem1 * 2
 731                          */
 732                         send_mem = (struct nix_send_mem_s *)(txq->cmd +
 733                                                 (send_hdr->w0.sizem1 << 1));
 734                         send_mem->subdc = NIX_SUBDC_MEM;
 735                         send_mem->dsz = 0x0;
 736                         send_mem->wmem = 0x1;
 737                         send_mem->alg = NIX_SENDMEMALG_SETTSTMP;
 738                         send_mem->addr = txq->dev->tstamp.tx_tstamp_iova;
 739                 }
 740                 sg = (union nix_send_sg_s *)&txq->cmd[4];
 741         } else {
 742                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 743                 /* 2(HDR) + 1(SG) + 1(IOVA) = 4/2 - 1 = 1 */
 744                 send_hdr->w0.sizem1 = 1;
 745                 sg = (union nix_send_sg_s *)&txq->cmd[2];
 746         }
 747
 748         send_hdr->w0.sq = txq->sq;
 749         sg->subdc = NIX_SUBDC_SG;
 750         sg->segs = 1;
 751         sg->ld_type = NIX_SENDLDTYPE_LDD;
 752
 753         rte_smp_wmb();
 754 }
 755
 756 static void
 757 otx2_nix_tx_queue_release(void *_txq)
 758 {
 759         struct otx2_eth_txq *txq = _txq;
 760         struct rte_eth_dev *eth_dev;
 761
 762         if (!txq)
 763                 return;
 764
 765         eth_dev = txq->dev->eth_dev;
 766
 767         otx2_nix_dbg("Releasing txq %u", txq->sq);
 768
 769         /* Flush and disable tm */
 770         otx2_nix_tm_sw_xoff(txq, eth_dev->data->dev_started);
 771
 772         /* Free sqb's and disable sq */
 773         nix_sq_uninit(txq);
 774
 775         if (txq->sqb_pool) {
 776                 rte_mempool_free(txq->sqb_pool);
 777                 txq->sqb_pool = NULL;
 778         }
 779         rte_free(txq);
 780 }
 781
 782
 783 static int
 784 otx2_nix_tx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t sq,
 785                         uint16_t nb_desc, unsigned int socket_id,
 786                         const struct rte_eth_txconf *tx_conf)
 787 {
 788         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 789         const struct rte_memzone *fc;
 790         struct otx2_eth_txq *txq;
 791         uint64_t offloads;
 792         int rc;
 793
 794         rc = -EINVAL;
 795
 796         /* Compile time check to make sure all fast path elements in a CL */
 797         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_txq, slow_path_start) >= 128);
 798
 799         if (tx_conf->tx_deferred_start) {
 800                 otx2_err("Tx deferred start is not supported");
 801                 goto fail;
 802         }
 803
 804         /* Free memory prior to re-allocation if needed. */
 805         if (eth_dev->data->tx_queues[sq] != NULL) {
 806                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", sq);
 807                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[sq]);
 808                 eth_dev->data->tx_queues[sq] = NULL;
 809         }
 810
 811         /* Find the expected offloads for this queue */
 812         offloads = tx_conf->offloads | eth_dev->data->dev_conf.txmode.offloads;
 813
 814         /* Allocating tx queue data structure */
 815         txq = rte_zmalloc_socket("otx2_ethdev TX queue", sizeof(*txq),
 816                                  OTX2_ALIGN, socket_id);
 817         if (txq == NULL) {
 818                 otx2_err("Failed to alloc txq=%d", sq);
 819                 rc = -ENOMEM;
 820                 goto fail;
 821         }
 822         txq->sq = sq;
 823         txq->dev = dev;
 824         txq->sqb_pool = NULL;
 825         txq->offloads = offloads;
 826         dev->tx_offloads |= offloads;
 827
 828         /*
 829          * Allocate memory for flow control updates from HW.
 830          * Alloc one cache line, so that fits all FC_STYPE modes.
 831          */
 832         fc = rte_eth_dma_zone_reserve(eth_dev, "fcmem", sq,
 833                                       OTX2_ALIGN + sizeof(struct npa_aura_s),
 834                                       OTX2_ALIGN, dev->node);
 835         if (fc == NULL) {
 836                 otx2_err("Failed to allocate mem for fcmem");
 837                 rc = -ENOMEM;
 838                 goto free_txq;
 839         }
 840         txq->fc_iova = fc->iova;
 841         txq->fc_mem = fc->addr;
 842
 843         /* Initialize the aura sqb pool */
 844         rc = nix_alloc_sqb_pool(eth_dev->data->port_id, txq, nb_desc);
 845         if (rc) {
 846                 otx2_err("Failed to alloc sqe pool rc=%d", rc);
 847                 goto free_txq;
 848         }
 849
 850         /* Initialize the SQ */
 851         rc = nix_sq_init(txq);
 852         if (rc) {
 853                 otx2_err("Failed to init sq=%d context", sq);
 854                 goto free_txq;
 855         }
 856
 857         txq->fc_cache_pkts = 0;
 858         txq->io_addr = dev->base + NIX_LF_OP_SENDX(0);
 859         /* Evenly distribute LMT slot for each sq */
 860         txq->lmt_addr = (void *)(dev->lmt_addr + ((sq & LMT_SLOT_MASK) << 12));
 861
 862         txq->qconf.socket_id = socket_id;
 863         txq->qconf.nb_desc = nb_desc;
 864         memcpy(&txq->qconf.conf.tx, tx_conf, sizeof(struct rte_eth_txconf));
 865
 866         otx2_nix_form_default_desc(txq);
 867
 868         otx2_nix_dbg("sq=%d fc=%p offload=0x%" PRIx64 " sqb=0x%" PRIx64 ""
 869                      " lmt_addr=%p nb_sqb_bufs=%d sqes_per_sqb_log2=%d", sq,
 870                      fc->addr, offloads, txq->sqb_pool->pool_id, txq->lmt_addr,
 871                      txq->nb_sqb_bufs, txq->sqes_per_sqb_log2);
 872         eth_dev->data->tx_queues[sq] = txq;
 873         eth_dev->data->tx_queue_state[sq] = RTE_ETH_QUEUE_STATE_STOPPED;
 874         return 0;
 875
 876 free_txq:
 877         otx2_nix_tx_queue_release(txq);
 878 fail:
 879         return rc;
 880 }
 881
 882 static int
 883 nix_store_queue_cfg_and_then_release(struct rte_eth_dev *eth_dev)
 884 {
 885         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 886         struct otx2_eth_qconf *tx_qconf = NULL;
 887         struct otx2_eth_qconf *rx_qconf = NULL;
 888         struct otx2_eth_txq **txq;
 889         struct otx2_eth_rxq **rxq;
 890         int i, nb_rxq, nb_txq;
 891
 892         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
 893         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
 894
 895         tx_qconf = malloc(nb_txq * sizeof(*tx_qconf));
 896         if (tx_qconf == NULL) {
 897                 otx2_err("Failed to allocate memory for tx_qconf");
 898                 goto fail;
 899         }
 900
 901         rx_qconf = malloc(nb_rxq * sizeof(*rx_qconf));
 902         if (rx_qconf == NULL) {
 903                 otx2_err("Failed to allocate memory for rx_qconf");
 904                 goto fail;
 905         }
 906
 907         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
 908         for (i = 0; i < nb_txq; i++) {
 909                 if (txq[i] == NULL) {
 910                         otx2_err("txq[%d] is already released", i);
 911                         goto fail;
 912                 }
 913                 memcpy(&tx_qconf[i], &txq[i]->qconf, sizeof(*tx_qconf));
 914                 otx2_nix_tx_queue_release(txq[i]);
 915                 eth_dev->data->tx_queues[i] = NULL;
 916         }
 917
 918         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
 919         for (i = 0; i < nb_rxq; i++) {
 920                 if (rxq[i] == NULL) {
 921                         otx2_err("rxq[%d] is already released", i);
 922                         goto fail;
 923                 }
 924                 memcpy(&rx_qconf[i], &rxq[i]->qconf, sizeof(*rx_qconf));
 925                 otx2_nix_rx_queue_release(rxq[i]);
 926                 eth_dev->data->rx_queues[i] = NULL;
 927         }
 928
 929         dev->tx_qconf = tx_qconf;
 930         dev->rx_qconf = rx_qconf;
 931         return 0;
 932
 933 fail:
 934         if (tx_qconf)
 935                 free(tx_qconf);
 936         if (rx_qconf)
 937                 free(rx_qconf);
 938
 939         return -ENOMEM;
 940 }
 941
 942 static int
 943 nix_restore_queue_cfg(struct rte_eth_dev *eth_dev)
 944 {
 945         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 946         struct otx2_eth_qconf *tx_qconf = dev->tx_qconf;
 947         struct otx2_eth_qconf *rx_qconf = dev->rx_qconf;
 948         struct otx2_eth_txq **txq;
 949         struct otx2_eth_rxq **rxq;
 950         int rc, i, nb_rxq, nb_txq;
 951
 952         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
 953         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
 954
 955         rc = -ENOMEM;
 956         /* Setup tx & rx queues with previous configuration so
 957          * that the queues can be functional in cases like ports
 958          * are started without re configuring queues.
 959          *
 960          * Usual re config sequence is like below:
 961          * port_configure() {
 962          *      if(reconfigure) {
 963          *              queue_release()
 964          *              queue_setup()
 965          *      }
 966          *      queue_configure() {
 967          *              queue_release()
 968          *              queue_setup()
 969          *      }
 970          * }
 971          * port_start()
 972          *
 973          * In some application's control path, queue_configure() would
 974          * NOT be invoked for TXQs/RXQs in port_configure().
 975          * In such cases, queues can be functional after start as the
 976          * queues are already setup in port_configure().
 977          */
 978         for (i = 0; i < nb_txq; i++) {
 979                 rc = otx2_nix_tx_queue_setup(eth_dev, i, tx_qconf[i].nb_desc,
 980                                              tx_qconf[i].socket_id,
 981                                              &tx_qconf[i].conf.tx);
 982                 if (rc) {
 983                         otx2_err("Failed to setup tx queue rc=%d", rc);
 984                         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
 985                         for (i -= 1; i >= 0; i--)
 986                                 otx2_nix_tx_queue_release(txq[i]);
 987                         goto fail;
 988                 }
 989         }
 990
 991         free(tx_qconf); tx_qconf = NULL;
 992
 993         for (i = 0; i < nb_rxq; i++) {
 994                 rc = otx2_nix_rx_queue_setup(eth_dev, i, rx_qconf[i].nb_desc,
 995                                              rx_qconf[i].socket_id,
 996                                              &rx_qconf[i].conf.rx,
 997                                              rx_qconf[i].mempool);
 998                 if (rc) {
 999                         otx2_err("Failed to setup rx queue rc=%d", rc);
1000                         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1001                         for (i -= 1; i >= 0; i--)
1002                                 otx2_nix_rx_queue_release(rxq[i]);
1003                         goto release_tx_queues;
1004                 }
1005         }
1006
1007         free(rx_qconf); rx_qconf = NULL;
1008
1009         return 0;
1010
1011 release_tx_queues:
1012         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1013         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1014                 otx2_nix_tx_queue_release(txq[i]);
1015 fail:
1016         if (tx_qconf)
1017                 free(tx_qconf);
1018         if (rx_qconf)
1019                 free(rx_qconf);
1020
1021         return rc;
1022 }
1023
1024 static uint16_t
1025 nix_eth_nop_burst(void *queue, struct rte_mbuf **mbufs, uint16_t pkts)
1026 {
1027         RTE_SET_USED(queue);
1028         RTE_SET_USED(mbufs);
1029         RTE_SET_USED(pkts);
1030
1031         return 0;
1032 }
1033
1034 static void
1035 nix_set_nop_rxtx_function(struct rte_eth_dev *eth_dev)
1036 {
1037         /* These dummy functions are required for supporting
1038          * some applications which reconfigure queues without
1039          * stopping tx burst and rx burst threads(eg kni app)
1040          * When the queues context is saved, txq/rxqs are released
1041          * which caused app crash since rx/tx burst is still
1042          * on different lcores
1043          */
1044         eth_dev->tx_pkt_burst = nix_eth_nop_burst;
1045         eth_dev->rx_pkt_burst = nix_eth_nop_burst;
1046         rte_mb();
1047 }
1048
1049 static int
1050 otx2_nix_configure(struct rte_eth_dev *eth_dev)
1051 {
1052         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1053         struct rte_eth_dev_data *data = eth_dev->data;
1054         struct rte_eth_conf *conf = &data->dev_conf;
1055         struct rte_eth_rxmode *rxmode = &conf->rxmode;
1056         struct rte_eth_txmode *txmode = &conf->txmode;
1057         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
1058         struct rte_ether_addr *ea;
1059         uint8_t nb_rxq, nb_txq;
1060         int rc;
1061
1062         rc = -EINVAL;
1063
1064         /* Sanity checks */
1065         if (rte_eal_has_hugepages() == 0) {
1066                 otx2_err("Huge page is not configured");
1067                 goto fail;
1068         }
1069
1070         if (rte_eal_iova_mode() != RTE_IOVA_VA) {
1071                 otx2_err("iova mode should be va");
1072                 goto fail;
1073         }
1074
1075         if (conf->link_speeds & ETH_LINK_SPEED_FIXED) {
1076                 otx2_err("Setting link speed/duplex not supported");
1077                 goto fail;
1078         }
1079
1080         if (conf->dcb_capability_en == 1) {
1081                 otx2_err("dcb enable is not supported");
1082                 goto fail;
1083         }
1084
1085         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
1086                 otx2_err("Flow director is not supported");
1087                 goto fail;
1088         }
1089
1090         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
1091             rxmode->mq_mode != ETH_MQ_RX_RSS) {
1092                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
1093                 goto fail;
1094         }
1095
1096         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
1097                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
1098                 goto fail;
1099         }
1100
1101         /* Free the resources allocated from the previous configure */
1102         if (dev->configured == 1) {
1103                 otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1104                 oxt2_nix_unregister_queue_irqs(eth_dev);
1105                 nix_set_nop_rxtx_function(eth_dev);
1106                 rc = nix_store_queue_cfg_and_then_release(eth_dev);
1107                 if (rc)
1108                         goto fail;
1109                 otx2_nix_tm_fini(eth_dev);
1110                 nix_lf_free(dev);
1111         }
1112
1113         if (otx2_dev_is_A0(dev) &&
1114             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
1115             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
1116             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
1117                 otx2_err("Outer IP and SCTP checksum unsupported");
1118                 rc = -EINVAL;
1119                 goto fail;
1120         }
1121
1122         dev->rx_offloads = rxmode->offloads;
1123         dev->tx_offloads = txmode->offloads;
1124         dev->rss_info.rss_grps = NIX_RSS_GRPS;
1125
1126         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
1127         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
1128
1129         /* Alloc a nix lf */
1130         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
1131         if (rc) {
1132                 otx2_err("Failed to init nix_lf rc=%d", rc);
1133                 goto fail;
1134         }
1135
1136         /* Configure RSS */
1137         rc = otx2_nix_rss_config(eth_dev);
1138         if (rc) {
1139                 otx2_err("Failed to configure rss rc=%d", rc);
1140                 goto free_nix_lf;
1141         }
1142
1143         /* Init the default TM scheduler hierarchy */
1144         rc = otx2_nix_tm_init_default(eth_dev);
1145         if (rc) {
1146                 otx2_err("Failed to init traffic manager rc=%d", rc);
1147                 goto free_nix_lf;
1148         }
1149
1150         /* Register queue IRQs */
1151         rc = oxt2_nix_register_queue_irqs(eth_dev);
1152         if (rc) {
1153                 otx2_err("Failed to register queue interrupts rc=%d", rc);
1154                 goto free_nix_lf;
1155         }
1156
1157         rc = otx2_nix_rxchan_bpid_cfg(eth_dev, true);
1158         if (rc) {
1159                 otx2_err("Failed to configure nix rx chan bpid cfg rc=%d", rc);
1160                 goto free_nix_lf;
1161         }
1162
1163         /* Enable PTP if it was requested by the app or if it is already
1164          * enabled in PF owning this VF
1165          */
1166         memset(&dev->tstamp, 0, sizeof(struct otx2_timesync_info));
1167         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
1168             otx2_ethdev_is_ptp_en(dev))
1169                 otx2_nix_timesync_enable(eth_dev);
1170         else
1171                 otx2_nix_timesync_disable(eth_dev);
1172
1173         /*
1174          * Restore queue config when reconfigure followed by
1175          * reconfigure and no queue configure invoked from application case.
1176          */
1177         if (dev->configured == 1) {
1178                 rc = nix_restore_queue_cfg(eth_dev);
1179                 if (rc)
1180                         goto free_nix_lf;
1181         }
1182
1183         /* Update the mac address */
1184         ea = eth_dev->data->mac_addrs;
1185         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1186         if (rte_is_zero_ether_addr(ea))
1187                 rte_eth_random_addr((uint8_t *)ea);
1188
1189         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
1190
1191         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
1192                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
1193                 " rx_flags=0x%x tx_flags=0x%x",
1194                 eth_dev->data->port_id, ea_fmt, nb_rxq,
1195                 nb_txq, dev->rx_offloads, dev->tx_offloads,
1196                 dev->rx_offload_flags, dev->tx_offload_flags);
1197
1198         /* All good */
1199         dev->configured = 1;
1200         dev->configured_nb_rx_qs = data->nb_rx_queues;
1201         dev->configured_nb_tx_qs = data->nb_tx_queues;
1202         return 0;
1203
1204 free_nix_lf:
1205         rc = nix_lf_free(dev);
1206 fail:
1207         return rc;
1208 }
1209
1210 int
1211 otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1212 {
1213         struct rte_eth_dev_data *data = eth_dev->data;
1214         struct otx2_eth_txq *txq;
1215         int rc = -EINVAL;
1216
1217         txq = eth_dev->data->tx_queues[qidx];
1218
1219         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1220                 return 0;
1221
1222         rc = otx2_nix_sq_sqb_aura_fc(txq, true);
1223         if (rc) {
1224                 otx2_err("Failed to enable sqb aura fc, txq=%u, rc=%d",
1225                          qidx, rc);
1226                 goto done;
1227         }
1228
1229         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1230
1231 done:
1232         return rc;
1233 }
1234
1235 int
1236 otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1237 {
1238         struct rte_eth_dev_data *data = eth_dev->data;
1239         struct otx2_eth_txq *txq;
1240         int rc;
1241
1242         txq = eth_dev->data->tx_queues[qidx];
1243
1244         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1245                 return 0;
1246
1247         txq->fc_cache_pkts = 0;
1248
1249         rc = otx2_nix_sq_sqb_aura_fc(txq, false);
1250         if (rc) {
1251                 otx2_err("Failed to disable sqb aura fc, txq=%u, rc=%d",
1252                          qidx, rc);
1253                 goto done;
1254         }
1255
1256         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1257
1258 done:
1259         return rc;
1260 }
1261
1262 static int
1263 otx2_nix_rx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1264 {
1265         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1266         struct rte_eth_dev_data *data = eth_dev->data;
1267         int rc;
1268
1269         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1270                 return 0;
1271
1272         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, true);
1273         if (rc) {
1274                 otx2_err("Failed to enable rxq=%u, rc=%d", qidx, rc);
1275                 goto done;
1276         }
1277
1278         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1279
1280 done:
1281         return rc;
1282 }
1283
1284 static int
1285 otx2_nix_rx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1286 {
1287         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1288         struct rte_eth_dev_data *data = eth_dev->data;
1289         int rc;
1290
1291         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1292                 return 0;
1293
1294         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, false);
1295         if (rc) {
1296                 otx2_err("Failed to disable rxq=%u, rc=%d", qidx, rc);
1297                 goto done;
1298         }
1299
1300         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1301
1302 done:
1303         return rc;
1304 }
1305
1306 /* Initialize and register driver with DPDK Application */
1307 static const struct eth_dev_ops otx2_eth_dev_ops = {
1308         .dev_infos_get            = otx2_nix_info_get,
1309         .dev_configure            = otx2_nix_configure,
1310         .link_update              = otx2_nix_link_update,
1311         .tx_queue_setup           = otx2_nix_tx_queue_setup,
1312         .tx_queue_release         = otx2_nix_tx_queue_release,
1313         .rx_queue_setup           = otx2_nix_rx_queue_setup,
1314         .rx_queue_release         = otx2_nix_rx_queue_release,
1315         .tx_queue_start           = otx2_nix_tx_queue_start,
1316         .tx_queue_stop            = otx2_nix_tx_queue_stop,
1317         .rx_queue_start           = otx2_nix_rx_queue_start,
1318         .rx_queue_stop            = otx2_nix_rx_queue_stop,
1319         .dev_supported_ptypes_get = otx2_nix_supported_ptypes_get,
1320         .stats_get                = otx2_nix_dev_stats_get,
1321         .stats_reset              = otx2_nix_dev_stats_reset,
1322         .get_reg                  = otx2_nix_dev_get_reg,
1323         .mac_addr_add             = otx2_nix_mac_addr_add,
1324         .mac_addr_remove          = otx2_nix_mac_addr_del,
1325         .mac_addr_set             = otx2_nix_mac_addr_set,
1326         .promiscuous_enable       = otx2_nix_promisc_enable,
1327         .promiscuous_disable      = otx2_nix_promisc_disable,
1328         .allmulticast_enable      = otx2_nix_allmulticast_enable,
1329         .allmulticast_disable     = otx2_nix_allmulticast_disable,
1330         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
1331         .reta_update              = otx2_nix_dev_reta_update,
1332         .reta_query               = otx2_nix_dev_reta_query,
1333         .rss_hash_update          = otx2_nix_rss_hash_update,
1334         .rss_hash_conf_get        = otx2_nix_rss_hash_conf_get,
1335         .xstats_get               = otx2_nix_xstats_get,
1336         .xstats_get_names         = otx2_nix_xstats_get_names,
1337         .xstats_reset             = otx2_nix_xstats_reset,
1338         .xstats_get_by_id         = otx2_nix_xstats_get_by_id,
1339         .xstats_get_names_by_id   = otx2_nix_xstats_get_names_by_id,
1340         .rxq_info_get             = otx2_nix_rxq_info_get,
1341         .txq_info_get             = otx2_nix_txq_info_get,
1342         .rx_queue_count           = otx2_nix_rx_queue_count,
1343         .rx_descriptor_done       = otx2_nix_rx_descriptor_done,
1344         .rx_descriptor_status     = otx2_nix_rx_descriptor_status,
1345         .tx_done_cleanup          = otx2_nix_tx_done_cleanup,
1346         .pool_ops_supported       = otx2_nix_pool_ops_supported,
1347         .get_module_info          = otx2_nix_get_module_info,
1348         .get_module_eeprom        = otx2_nix_get_module_eeprom,
1349         .flow_ctrl_get            = otx2_nix_flow_ctrl_get,
1350         .flow_ctrl_set            = otx2_nix_flow_ctrl_set,
1351         .timesync_enable          = otx2_nix_timesync_enable,
1352         .timesync_disable         = otx2_nix_timesync_disable,
1353 };
1354
1355 static inline int
1356 nix_lf_attach(struct otx2_eth_dev *dev)
1357 {
1358         struct otx2_mbox *mbox = dev->mbox;
1359         struct rsrc_attach_req *req;
1360
1361         /* Attach NIX(lf) */
1362         req = otx2_mbox_alloc_msg_attach_resources(mbox);
1363         req->modify = true;
1364         req->nixlf = true;
1365
1366         return otx2_mbox_process(mbox);
1367 }
1368
1369 static inline int
1370 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
1371 {
1372         struct otx2_mbox *mbox = dev->mbox;
1373         struct msix_offset_rsp *msix_rsp;
1374         int rc;
1375
1376         /* Get NPA and NIX MSIX vector offsets */
1377         otx2_mbox_alloc_msg_msix_offset(mbox);
1378
1379         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
1380
1381         dev->nix_msixoff = msix_rsp->nix_msixoff;
1382
1383         return rc;
1384 }
1385
1386 static inline int
1387 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
1388 {
1389         struct rsrc_detach_req *req;
1390
1391         req = otx2_mbox_alloc_msg_detach_resources(mbox);
1392
1393         /* Detach all except npa lf */
1394         req->partial = true;
1395         req->nixlf = true;
1396         req->sso = true;
1397         req->ssow = true;
1398         req->timlfs = true;
1399         req->cptlfs = true;
1400
1401         return otx2_mbox_process(mbox);
1402 }
1403
1404 static int
1405 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
1406 {
1407         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1408         struct rte_pci_device *pci_dev;
1409         int rc, max_entries;
1410
1411         eth_dev->dev_ops = &otx2_eth_dev_ops;
1412
1413         /* For secondary processes, the primary has done all the work */
1414         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
1415                 /* Setup callbacks for secondary process */
1416                 otx2_eth_set_tx_function(eth_dev);
1417                 otx2_eth_set_rx_function(eth_dev);
1418                 return 0;
1419         }
1420
1421         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1422
1423         rte_eth_copy_pci_info(eth_dev, pci_dev);
1424         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
1425
1426         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
1427         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
1428                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
1429
1430         /* Parse devargs string */
1431         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
1432         if (rc) {
1433                 otx2_err("Failed to parse devargs rc=%d", rc);
1434                 goto error;
1435         }
1436
1437         if (!dev->mbox_active) {
1438                 /* Initialize the base otx2_dev object
1439                  * only if already present
1440                  */
1441                 rc = otx2_dev_init(pci_dev, dev);
1442                 if (rc) {
1443                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
1444                         goto error;
1445                 }
1446         }
1447         /* Device generic callbacks */
1448         dev->ops = &otx2_dev_ops;
1449         dev->eth_dev = eth_dev;
1450
1451         /* Grab the NPA LF if required */
1452         rc = otx2_npa_lf_init(pci_dev, dev);
1453         if (rc)
1454                 goto otx2_dev_uninit;
1455
1456         dev->configured = 0;
1457         dev->drv_inited = true;
1458         dev->base = dev->bar2 + (RVU_BLOCK_ADDR_NIX0 << 20);
1459         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
1460
1461         /* Attach NIX LF */
1462         rc = nix_lf_attach(dev);
1463         if (rc)
1464                 goto otx2_npa_uninit;
1465
1466         /* Get NIX MSIX offset */
1467         rc = nix_lf_get_msix_offset(dev);
1468         if (rc)
1469                 goto otx2_npa_uninit;
1470
1471         /* Register LF irq handlers */
1472         rc = otx2_nix_register_irqs(eth_dev);
1473         if (rc)
1474                 goto mbox_detach;
1475
1476         /* Get maximum number of supported MAC entries */
1477         max_entries = otx2_cgx_mac_max_entries_get(dev);
1478         if (max_entries < 0) {
1479                 otx2_err("Failed to get max entries for mac addr");
1480                 rc = -ENOTSUP;
1481                 goto unregister_irq;
1482         }
1483
1484         /* For VFs, returned max_entries will be 0. But to keep default MAC
1485          * address, one entry must be allocated. So setting up to 1.
1486          */
1487         if (max_entries == 0)
1488                 max_entries = 1;
1489
1490         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
1491                                                RTE_ETHER_ADDR_LEN, 0);
1492         if (eth_dev->data->mac_addrs == NULL) {
1493                 otx2_err("Failed to allocate memory for mac addr");
1494                 rc = -ENOMEM;
1495                 goto unregister_irq;
1496         }
1497
1498         dev->max_mac_entries = max_entries;
1499
1500         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
1501         if (rc)
1502                 goto free_mac_addrs;
1503
1504         /* Update the mac address */
1505         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1506
1507         /* Also sync same MAC address to CGX table */
1508         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
1509
1510         /* Initialize the tm data structures */
1511         otx2_nix_tm_conf_init(eth_dev);
1512
1513         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
1514         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
1515
1516         if (otx2_dev_is_A0(dev)) {
1517                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
1518                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
1519         }
1520
1521         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
1522                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
1523                      eth_dev->data->port_id, dev->pf, dev->vf,
1524                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
1525                      dev->rx_offload_capa, dev->tx_offload_capa);
1526         return 0;
1527
1528 free_mac_addrs:
1529         rte_free(eth_dev->data->mac_addrs);
1530 unregister_irq:
1531         otx2_nix_unregister_irqs(eth_dev);
1532 mbox_detach:
1533         otx2_eth_dev_lf_detach(dev->mbox);
1534 otx2_npa_uninit:
1535         otx2_npa_lf_fini();
1536 otx2_dev_uninit:
1537         otx2_dev_fini(pci_dev, dev);
1538 error:
1539         otx2_err("Failed to init nix eth_dev rc=%d", rc);
1540         return rc;
1541 }
1542
1543 static int
1544 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
1545 {
1546         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1547         struct rte_pci_device *pci_dev;
1548         int rc, i;
1549
1550         /* Nothing to be done for secondary processes */
1551         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1552                 return 0;
1553
1554         /* Disable nix bpid config */
1555         otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1556
1557         /* Disable PTP if already enabled */
1558         if (otx2_ethdev_is_ptp_en(dev))
1559                 otx2_nix_timesync_disable(eth_dev);
1560
1561         /* Free up SQs */
1562         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1563                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[i]);
1564                 eth_dev->data->tx_queues[i] = NULL;
1565         }
1566         eth_dev->data->nb_tx_queues = 0;
1567
1568         /* Free up RQ's and CQ's */
1569         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1570                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[i]);
1571                 eth_dev->data->rx_queues[i] = NULL;
1572         }
1573         eth_dev->data->nb_rx_queues = 0;
1574
1575         /* Free tm resources */
1576         rc = otx2_nix_tm_fini(eth_dev);
1577         if (rc)
1578                 otx2_err("Failed to cleanup tm, rc=%d", rc);
1579
1580         /* Unregister queue irqs */
1581         oxt2_nix_unregister_queue_irqs(eth_dev);
1582
1583         rc = nix_lf_free(dev);
1584         if (rc)
1585                 otx2_err("Failed to free nix lf, rc=%d", rc);
1586
1587         rc = otx2_npa_lf_fini();
1588         if (rc)
1589                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
1590
1591         rte_free(eth_dev->data->mac_addrs);
1592         eth_dev->data->mac_addrs = NULL;
1593         dev->drv_inited = false;
1594
1595         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1596         otx2_nix_unregister_irqs(eth_dev);
1597
1598         rc = otx2_eth_dev_lf_detach(dev->mbox);
1599         if (rc)
1600                 otx2_err("Failed to detach resources, rc=%d", rc);
1601
1602         /* Check if mbox close is needed */
1603         if (!mbox_close)
1604                 return 0;
1605
1606         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
1607                 /* Will be freed later by PMD */
1608                 eth_dev->data->dev_private = NULL;
1609                 return 0;
1610         }
1611
1612         otx2_dev_fini(pci_dev, dev);
1613         return 0;
1614 }
1615
1616 static int
1617 nix_remove(struct rte_pci_device *pci_dev)
1618 {
1619         struct rte_eth_dev *eth_dev;
1620         struct otx2_idev_cfg *idev;
1621         struct otx2_dev *otx2_dev;
1622         int rc;
1623
1624         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
1625         if (eth_dev) {
1626                 /* Cleanup eth dev */
1627                 rc = otx2_eth_dev_uninit(eth_dev, true);
1628                 if (rc)
1629                         return rc;
1630
1631                 rte_eth_dev_pci_release(eth_dev);
1632         }
1633
1634         /* Nothing to be done for secondary processes */
1635         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1636                 return 0;
1637
1638         /* Check for common resources */
1639         idev = otx2_intra_dev_get_cfg();
1640         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
1641                 return 0;
1642
1643         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
1644
1645         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
1646                 goto exit;
1647
1648         /* Safe to cleanup mbox as no more users */
1649         otx2_dev_fini(pci_dev, otx2_dev);
1650         rte_free(otx2_dev);
1651         return 0;
1652
1653 exit:
1654         otx2_info("%s: common resource in use by other devices", pci_dev->name);
1655         return -EAGAIN;
1656 }
1657
1658 static int
1659 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
1660 {
1661         int rc;
1662
1663         RTE_SET_USED(pci_drv);
1664
1665         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
1666                                            otx2_eth_dev_init);
1667
1668         /* On error on secondary, recheck if port exists in primary or
1669          * in mid of detach state.
1670          */
1671         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
1672                 if (!rte_eth_dev_allocated(pci_dev->device.name))
1673                         return 0;
1674         return rc;
1675 }
1676
1677 static const struct rte_pci_id pci_nix_map[] = {
1678         {
1679                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
1680         },
1681         {
1682                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
1683         },
1684         {
1685                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
1686                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
1687         },
1688         {
1689                 .vendor_id = 0,
1690         },
1691 };
1692
1693 static struct rte_pci_driver pci_nix = {
1694         .id_table = pci_nix_map,
1695         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_IOVA_AS_VA |
1696                         RTE_PCI_DRV_INTR_LSC,
1697         .probe = nix_probe,
1698         .remove = nix_remove,
1699 };
1700
1701 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
1702 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
1703 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");