drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <inttypes.h>
   6 #include <math.h>
   7
   8 #include <rte_ethdev_pci.h>
   9 #include <rte_io.h>
  10 #include <rte_malloc.h>
  11 #include <rte_mbuf.h>
  12 #include <rte_mbuf_pool_ops.h>
  13 #include <rte_mempool.h>
  14
  15 #include "otx2_ethdev.h"
  16
  17 static inline void
  18 otx2_eth_set_rx_function(struct rte_eth_dev *eth_dev)
  19 {
  20         RTE_SET_USED(eth_dev);
  21 }
  22
  23 static inline void
  24 otx2_eth_set_tx_function(struct rte_eth_dev *eth_dev)
  25 {
  26         RTE_SET_USED(eth_dev);
  27 }
  28
  29 static inline uint64_t
  30 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  31 {
  32         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  33
  34         if (otx2_dev_is_vf(dev))
  35                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  36
  37         return capa;
  38 }
  39
  40 static inline uint64_t
  41 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  42 {
  43         RTE_SET_USED(dev);
  44
  45         return NIX_TX_OFFLOAD_CAPA;
  46 }
  47
  48 static const struct otx2_dev_ops otx2_dev_ops = {
  49         .link_status_update = otx2_eth_dev_link_status_update,
  50 };
  51
  52 static int
  53 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  54 {
  55         struct otx2_mbox *mbox = dev->mbox;
  56         struct nix_lf_alloc_req *req;
  57         struct nix_lf_alloc_rsp *rsp;
  58         int rc;
  59
  60         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  61         req->rq_cnt = nb_rxq;
  62         req->sq_cnt = nb_txq;
  63         req->cq_cnt = nb_rxq;
  64         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  65         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  66         req->xqe_sz = NIX_XQESZ_W16;
  67         req->rss_sz = dev->rss_info.rss_size;
  68         req->rss_grps = NIX_RSS_GRPS;
  69         req->npa_func = otx2_npa_pf_func_get();
  70         req->sso_func = otx2_sso_pf_func_get();
  71         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  72         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  73                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  74                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  75                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  76         }
  77
  78         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  79         if (rc)
  80                 return rc;
  81
  82         dev->sqb_size = rsp->sqb_size;
  83         dev->tx_chan_base = rsp->tx_chan_base;
  84         dev->rx_chan_base = rsp->rx_chan_base;
  85         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  86         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  87         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  88         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  89         dev->lf_tx_stats = rsp->lf_tx_stats;
  90         dev->lf_rx_stats = rsp->lf_rx_stats;
  91         dev->cints = rsp->cints;
  92         dev->qints = rsp->qints;
  93         dev->npc_flow.channel = dev->rx_chan_base;
  94
  95         return 0;
  96 }
  97
  98 static int
  99 nix_lf_free(struct otx2_eth_dev *dev)
 100 {
 101         struct otx2_mbox *mbox = dev->mbox;
 102         struct nix_lf_free_req *req;
 103         struct ndc_sync_op *ndc_req;
 104         int rc;
 105
 106         /* Sync NDC-NIX for LF */
 107         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 108         ndc_req->nix_lf_tx_sync = 1;
 109         ndc_req->nix_lf_rx_sync = 1;
 110         rc = otx2_mbox_process(mbox);
 111         if (rc)
 112                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 113
 114         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 115         /* Let AF driver free all this nix lf's
 116          * NPC entries allocated using NPC MBOX.
 117          */
 118         req->flags = 0;
 119
 120         return otx2_mbox_process(mbox);
 121 }
 122
 123 int
 124 otx2_cgx_rxtx_start(struct otx2_eth_dev *dev)
 125 {
 126         struct otx2_mbox *mbox = dev->mbox;
 127
 128         if (otx2_dev_is_vf(dev))
 129                 return 0;
 130
 131         otx2_mbox_alloc_msg_cgx_start_rxtx(mbox);
 132
 133         return otx2_mbox_process(mbox);
 134 }
 135
 136 int
 137 otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev)
 138 {
 139         struct otx2_mbox *mbox = dev->mbox;
 140
 141         if (otx2_dev_is_vf(dev))
 142                 return 0;
 143
 144         otx2_mbox_alloc_msg_cgx_stop_rxtx(mbox);
 145
 146         return otx2_mbox_process(mbox);
 147 }
 148
 149 static inline void
 150 nix_rx_queue_reset(struct otx2_eth_rxq *rxq)
 151 {
 152         rxq->head = 0;
 153         rxq->available = 0;
 154 }
 155
 156 static inline uint32_t
 157 nix_qsize_to_val(enum nix_q_size_e qsize)
 158 {
 159         return (16UL << (qsize * 2));
 160 }
 161
 162 static inline enum nix_q_size_e
 163 nix_qsize_clampup_get(struct otx2_eth_dev *dev, uint32_t val)
 164 {
 165         int i;
 166
 167         if (otx2_ethdev_fixup_is_min_4k_q(dev))
 168                 i = nix_q_size_4K;
 169         else
 170                 i = nix_q_size_16;
 171
 172         for (; i < nix_q_size_max; i++)
 173                 if (val <= nix_qsize_to_val(i))
 174                         break;
 175
 176         if (i >= nix_q_size_max)
 177                 i = nix_q_size_max - 1;
 178
 179         return i;
 180 }
 181
 182 static int
 183 nix_cq_rq_init(struct rte_eth_dev *eth_dev, struct otx2_eth_dev *dev,
 184                uint16_t qid, struct otx2_eth_rxq *rxq, struct rte_mempool *mp)
 185 {
 186         struct otx2_mbox *mbox = dev->mbox;
 187         const struct rte_memzone *rz;
 188         uint32_t ring_size, cq_size;
 189         struct nix_aq_enq_req *aq;
 190         uint16_t first_skip;
 191         int rc;
 192
 193         cq_size = rxq->qlen;
 194         ring_size = cq_size * NIX_CQ_ENTRY_SZ;
 195         rz = rte_eth_dma_zone_reserve(eth_dev, "cq", qid, ring_size,
 196                                       NIX_CQ_ALIGN, dev->node);
 197         if (rz == NULL) {
 198                 otx2_err("Failed to allocate mem for cq hw ring");
 199                 rc = -ENOMEM;
 200                 goto fail;
 201         }
 202         memset(rz->addr, 0, rz->len);
 203         rxq->desc = (uintptr_t)rz->addr;
 204         rxq->qmask = cq_size - 1;
 205
 206         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 207         aq->qidx = qid;
 208         aq->ctype = NIX_AQ_CTYPE_CQ;
 209         aq->op = NIX_AQ_INSTOP_INIT;
 210
 211         aq->cq.ena = 1;
 212         aq->cq.caching = 1;
 213         aq->cq.qsize = rxq->qsize;
 214         aq->cq.base = rz->iova;
 215         aq->cq.avg_level = 0xff;
 216         aq->cq.cq_err_int_ena = BIT(NIX_CQERRINT_CQE_FAULT);
 217         aq->cq.cq_err_int_ena |= BIT(NIX_CQERRINT_DOOR_ERR);
 218
 219         /* Many to one reduction */
 220         aq->cq.qint_idx = qid % dev->qints;
 221
 222         if (otx2_ethdev_fixup_is_limit_cq_full(dev)) {
 223                 uint16_t min_rx_drop;
 224                 const float rx_cq_skid = 1024 * 256;
 225
 226                 min_rx_drop = ceil(rx_cq_skid / (float)cq_size);
 227                 aq->cq.drop = min_rx_drop;
 228                 aq->cq.drop_ena = 1;
 229         }
 230
 231         rc = otx2_mbox_process(mbox);
 232         if (rc) {
 233                 otx2_err("Failed to init cq context");
 234                 goto fail;
 235         }
 236
 237         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 238         aq->qidx = qid;
 239         aq->ctype = NIX_AQ_CTYPE_RQ;
 240         aq->op = NIX_AQ_INSTOP_INIT;
 241
 242         aq->rq.sso_ena = 0;
 243         aq->rq.cq = qid; /* RQ to CQ 1:1 mapped */
 244         aq->rq.spb_ena = 0;
 245         aq->rq.lpb_aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 246         first_skip = (sizeof(struct rte_mbuf));
 247         first_skip += RTE_PKTMBUF_HEADROOM;
 248         first_skip += rte_pktmbuf_priv_size(mp);
 249         rxq->data_off = first_skip;
 250
 251         first_skip /= 8; /* Expressed in number of dwords */
 252         aq->rq.first_skip = first_skip;
 253         aq->rq.later_skip = (sizeof(struct rte_mbuf) / 8);
 254         aq->rq.flow_tagw = 32; /* 32-bits */
 255         aq->rq.lpb_sizem1 = rte_pktmbuf_data_room_size(mp);
 256         aq->rq.lpb_sizem1 += rte_pktmbuf_priv_size(mp);
 257         aq->rq.lpb_sizem1 += sizeof(struct rte_mbuf);
 258         aq->rq.lpb_sizem1 /= 8;
 259         aq->rq.lpb_sizem1 -= 1; /* Expressed in size minus one */
 260         aq->rq.ena = 1;
 261         aq->rq.pb_caching = 0x2; /* First cache aligned block to LLC */
 262         aq->rq.xqe_imm_size = 0; /* No pkt data copy to CQE */
 263         aq->rq.rq_int_ena = 0;
 264         /* Many to one reduction */
 265         aq->rq.qint_idx = qid % dev->qints;
 266
 267         if (otx2_ethdev_fixup_is_limit_cq_full(dev))
 268                 aq->rq.xqe_drop_ena = 1;
 269
 270         rc = otx2_mbox_process(mbox);
 271         if (rc) {
 272                 otx2_err("Failed to init rq context");
 273                 goto fail;
 274         }
 275
 276         return 0;
 277 fail:
 278         return rc;
 279 }
 280
 281 static int
 282 nix_rq_enb_dis(struct rte_eth_dev *eth_dev,
 283                struct otx2_eth_rxq *rxq, const bool enb)
 284 {
 285         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 286         struct otx2_mbox *mbox = dev->mbox;
 287         struct nix_aq_enq_req *aq;
 288
 289         /* Pkts will be dropped silently if RQ is disabled */
 290         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 291         aq->qidx = rxq->rq;
 292         aq->ctype = NIX_AQ_CTYPE_RQ;
 293         aq->op = NIX_AQ_INSTOP_WRITE;
 294
 295         aq->rq.ena = enb;
 296         aq->rq_mask.ena = ~(aq->rq_mask.ena);
 297
 298         return otx2_mbox_process(mbox);
 299 }
 300
 301 static int
 302 nix_cq_rq_uninit(struct rte_eth_dev *eth_dev, struct otx2_eth_rxq *rxq)
 303 {
 304         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 305         struct otx2_mbox *mbox = dev->mbox;
 306         struct nix_aq_enq_req *aq;
 307         int rc;
 308
 309         /* RQ is already disabled */
 310         /* Disable CQ */
 311         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 312         aq->qidx = rxq->rq;
 313         aq->ctype = NIX_AQ_CTYPE_CQ;
 314         aq->op = NIX_AQ_INSTOP_WRITE;
 315
 316         aq->cq.ena = 0;
 317         aq->cq_mask.ena = ~(aq->cq_mask.ena);
 318
 319         rc = otx2_mbox_process(mbox);
 320         if (rc < 0) {
 321                 otx2_err("Failed to disable cq context");
 322                 return rc;
 323         }
 324
 325         return 0;
 326 }
 327
 328 static inline int
 329 nix_get_data_off(struct otx2_eth_dev *dev)
 330 {
 331         RTE_SET_USED(dev);
 332
 333         return 0;
 334 }
 335
 336 uint64_t
 337 otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id)
 338 {
 339         struct rte_mbuf mb_def;
 340         uint64_t *tmp;
 341
 342         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) % 8 != 0);
 343         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, refcnt) -
 344                                 offsetof(struct rte_mbuf, data_off) != 2);
 345         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, nb_segs) -
 346                                 offsetof(struct rte_mbuf, data_off) != 4);
 347         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, port) -
 348                                 offsetof(struct rte_mbuf, data_off) != 6);
 349         mb_def.nb_segs = 1;
 350         mb_def.data_off = RTE_PKTMBUF_HEADROOM + nix_get_data_off(dev);
 351         mb_def.port = port_id;
 352         rte_mbuf_refcnt_set(&mb_def, 1);
 353
 354         /* Prevent compiler reordering: rearm_data covers previous fields */
 355         rte_compiler_barrier();
 356         tmp = (uint64_t *)&mb_def.rearm_data;
 357
 358         return *tmp;
 359 }
 360
 361 static void
 362 otx2_nix_rx_queue_release(void *rx_queue)
 363 {
 364         struct otx2_eth_rxq *rxq = rx_queue;
 365
 366         if (!rxq)
 367                 return;
 368
 369         otx2_nix_dbg("Releasing rxq %u", rxq->rq);
 370         nix_cq_rq_uninit(rxq->eth_dev, rxq);
 371         rte_free(rx_queue);
 372 }
 373
 374 static int
 375 otx2_nix_rx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t rq,
 376                         uint16_t nb_desc, unsigned int socket,
 377                         const struct rte_eth_rxconf *rx_conf,
 378                         struct rte_mempool *mp)
 379 {
 380         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 381         struct rte_mempool_ops *ops;
 382         struct otx2_eth_rxq *rxq;
 383         const char *platform_ops;
 384         enum nix_q_size_e qsize;
 385         uint64_t offloads;
 386         int rc;
 387
 388         rc = -EINVAL;
 389
 390         /* Compile time check to make sure all fast path elements in a CL */
 391         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_rxq, slow_path_start) >= 128);
 392
 393         /* Sanity checks */
 394         if (rx_conf->rx_deferred_start == 1) {
 395                 otx2_err("Deferred Rx start is not supported");
 396                 goto fail;
 397         }
 398
 399         platform_ops = rte_mbuf_platform_mempool_ops();
 400         /* This driver needs octeontx2_npa mempool ops to work */
 401         ops = rte_mempool_get_ops(mp->ops_index);
 402         if (strncmp(ops->name, platform_ops, RTE_MEMPOOL_OPS_NAMESIZE)) {
 403                 otx2_err("mempool ops should be of octeontx2_npa type");
 404                 goto fail;
 405         }
 406
 407         if (mp->pool_id == 0) {
 408                 otx2_err("Invalid pool_id");
 409                 goto fail;
 410         }
 411
 412         /* Free memory prior to re-allocation if needed */
 413         if (eth_dev->data->rx_queues[rq] != NULL) {
 414                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", rq);
 415                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[rq]);
 416                 eth_dev->data->rx_queues[rq] = NULL;
 417         }
 418
 419         offloads = rx_conf->offloads | eth_dev->data->dev_conf.rxmode.offloads;
 420         dev->rx_offloads |= offloads;
 421
 422         /* Find the CQ queue size */
 423         qsize = nix_qsize_clampup_get(dev, nb_desc);
 424         /* Allocate rxq memory */
 425         rxq = rte_zmalloc_socket("otx2 rxq", sizeof(*rxq), OTX2_ALIGN, socket);
 426         if (rxq == NULL) {
 427                 otx2_err("Failed to allocate rq=%d", rq);
 428                 rc = -ENOMEM;
 429                 goto fail;
 430         }
 431
 432         rxq->eth_dev = eth_dev;
 433         rxq->rq = rq;
 434         rxq->cq_door = dev->base + NIX_LF_CQ_OP_DOOR;
 435         rxq->cq_status = (int64_t *)(dev->base + NIX_LF_CQ_OP_STATUS);
 436         rxq->wdata = (uint64_t)rq << 32;
 437         rxq->aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 438         rxq->mbuf_initializer = otx2_nix_rxq_mbuf_setup(dev,
 439                                                         eth_dev->data->port_id);
 440         rxq->offloads = offloads;
 441         rxq->pool = mp;
 442         rxq->qlen = nix_qsize_to_val(qsize);
 443         rxq->qsize = qsize;
 444         rxq->lookup_mem = otx2_nix_fastpath_lookup_mem_get();
 445
 446         /* Alloc completion queue */
 447         rc = nix_cq_rq_init(eth_dev, dev, rq, rxq, mp);
 448         if (rc) {
 449                 otx2_err("Failed to allocate rxq=%u", rq);
 450                 goto free_rxq;
 451         }
 452
 453         rxq->qconf.socket_id = socket;
 454         rxq->qconf.nb_desc = nb_desc;
 455         rxq->qconf.mempool = mp;
 456         memcpy(&rxq->qconf.conf.rx, rx_conf, sizeof(struct rte_eth_rxconf));
 457
 458         nix_rx_queue_reset(rxq);
 459         otx2_nix_dbg("rq=%d pool=%s qsize=%d nb_desc=%d->%d",
 460                      rq, mp->name, qsize, nb_desc, rxq->qlen);
 461
 462         eth_dev->data->rx_queues[rq] = rxq;
 463         eth_dev->data->rx_queue_state[rq] = RTE_ETH_QUEUE_STATE_STOPPED;
 464         return 0;
 465
 466 free_rxq:
 467         otx2_nix_rx_queue_release(rxq);
 468 fail:
 469         return rc;
 470 }
 471
 472 static inline uint8_t
 473 nix_sq_max_sqe_sz(struct otx2_eth_txq *txq)
 474 {
 475         /*
 476          * Maximum three segments can be supported with W8, Choose
 477          * NIX_MAXSQESZ_W16 for multi segment offload.
 478          */
 479         if (txq->offloads & DEV_TX_OFFLOAD_MULTI_SEGS)
 480                 return NIX_MAXSQESZ_W16;
 481         else
 482                 return NIX_MAXSQESZ_W8;
 483 }
 484
 485 static int
 486 nix_sq_init(struct otx2_eth_txq *txq)
 487 {
 488         struct otx2_eth_dev *dev = txq->dev;
 489         struct otx2_mbox *mbox = dev->mbox;
 490         struct nix_aq_enq_req *sq;
 491         uint32_t rr_quantum;
 492         uint16_t smq;
 493         int rc;
 494
 495         if (txq->sqb_pool->pool_id == 0)
 496                 return -EINVAL;
 497
 498         rc = otx2_nix_tm_get_leaf_data(dev, txq->sq, &rr_quantum, &smq);
 499         if (rc) {
 500                 otx2_err("Failed to get sq->smq(leaf node), rc=%d", rc);
 501                 return rc;
 502         }
 503
 504         sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 505         sq->qidx = txq->sq;
 506         sq->ctype = NIX_AQ_CTYPE_SQ;
 507         sq->op = NIX_AQ_INSTOP_INIT;
 508         sq->sq.max_sqe_size = nix_sq_max_sqe_sz(txq);
 509
 510         sq->sq.smq = smq;
 511         sq->sq.smq_rr_quantum = rr_quantum;
 512         sq->sq.default_chan = dev->tx_chan_base;
 513         sq->sq.sqe_stype = NIX_STYPE_STF;
 514         sq->sq.ena = 1;
 515         if (sq->sq.max_sqe_size == NIX_MAXSQESZ_W8)
 516                 sq->sq.sqe_stype = NIX_STYPE_STP;
 517         sq->sq.sqb_aura =
 518                 npa_lf_aura_handle_to_aura(txq->sqb_pool->pool_id);
 519         sq->sq.sq_int_ena = BIT(NIX_SQINT_LMT_ERR);
 520         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SQB_ALLOC_FAIL);
 521         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SEND_ERR);
 522         sq->sq.sq_int_ena |= BIT(NIX_SQINT_MNQ_ERR);
 523
 524         /* Many to one reduction */
 525         sq->sq.qint_idx = txq->sq % dev->qints;
 526
 527         return otx2_mbox_process(mbox);
 528 }
 529
 530 static int
 531 nix_sq_uninit(struct otx2_eth_txq *txq)
 532 {
 533         struct otx2_eth_dev *dev = txq->dev;
 534         struct otx2_mbox *mbox = dev->mbox;
 535         struct ndc_sync_op *ndc_req;
 536         struct nix_aq_enq_rsp *rsp;
 537         struct nix_aq_enq_req *aq;
 538         uint16_t sqes_per_sqb;
 539         void *sqb_buf;
 540         int rc, count;
 541
 542         otx2_nix_dbg("Cleaning up sq %u", txq->sq);
 543
 544         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 545         aq->qidx = txq->sq;
 546         aq->ctype = NIX_AQ_CTYPE_SQ;
 547         aq->op = NIX_AQ_INSTOP_READ;
 548
 549         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 550         if (rc)
 551                 return rc;
 552
 553         /* Check if sq is already cleaned up */
 554         if (!rsp->sq.ena)
 555                 return 0;
 556
 557         /* Disable sq */
 558         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 559         aq->qidx = txq->sq;
 560         aq->ctype = NIX_AQ_CTYPE_SQ;
 561         aq->op = NIX_AQ_INSTOP_WRITE;
 562
 563         aq->sq_mask.ena = ~aq->sq_mask.ena;
 564         aq->sq.ena = 0;
 565
 566         rc = otx2_mbox_process(mbox);
 567         if (rc)
 568                 return rc;
 569
 570         /* Read SQ and free sqb's */
 571         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 572         aq->qidx = txq->sq;
 573         aq->ctype = NIX_AQ_CTYPE_SQ;
 574         aq->op = NIX_AQ_INSTOP_READ;
 575
 576         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 577         if (rc)
 578                 return rc;
 579
 580         if (aq->sq.smq_pend)
 581                 otx2_err("SQ has pending sqe's");
 582
 583         count = aq->sq.sqb_count;
 584         sqes_per_sqb = 1 << txq->sqes_per_sqb_log2;
 585         /* Free SQB's that are used */
 586         sqb_buf = (void *)rsp->sq.head_sqb;
 587         while (count) {
 588                 void *next_sqb;
 589
 590                 next_sqb = *(void **)((uintptr_t)sqb_buf + ((sqes_per_sqb - 1) *
 591                                       nix_sq_max_sqe_sz(txq)));
 592                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 593                                     (uint64_t)sqb_buf);
 594                 sqb_buf = next_sqb;
 595                 count--;
 596         }
 597
 598         /* Free next to use sqb */
 599         if (rsp->sq.next_sqb)
 600                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 601                                     rsp->sq.next_sqb);
 602
 603         /* Sync NDC-NIX-TX for LF */
 604         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 605         ndc_req->nix_lf_tx_sync = 1;
 606         rc = otx2_mbox_process(mbox);
 607         if (rc)
 608                 otx2_err("Error on NDC-NIX-TX LF sync, rc %d", rc);
 609
 610         return rc;
 611 }
 612
 613 static int
 614 nix_sqb_aura_limit_cfg(struct rte_mempool *mp, uint16_t nb_sqb_bufs)
 615 {
 616         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 617         struct npa_aq_enq_req *aura_req;
 618
 619         aura_req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 620         aura_req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 621         aura_req->ctype = NPA_AQ_CTYPE_AURA;
 622         aura_req->op = NPA_AQ_INSTOP_WRITE;
 623
 624         aura_req->aura.limit = nb_sqb_bufs;
 625         aura_req->aura_mask.limit = ~(aura_req->aura_mask.limit);
 626
 627         return otx2_mbox_process(npa_lf->mbox);
 628 }
 629
 630 static int
 631 nix_alloc_sqb_pool(int port, struct otx2_eth_txq *txq, uint16_t nb_desc)
 632 {
 633         struct otx2_eth_dev *dev = txq->dev;
 634         uint16_t sqes_per_sqb, nb_sqb_bufs;
 635         char name[RTE_MEMPOOL_NAMESIZE];
 636         struct rte_mempool_objsz sz;
 637         struct npa_aura_s *aura;
 638         uint32_t tmp, blk_sz;
 639
 640         aura = (struct npa_aura_s *)((uintptr_t)txq->fc_mem + OTX2_ALIGN);
 641         snprintf(name, sizeof(name), "otx2_sqb_pool_%d_%d", port, txq->sq);
 642         blk_sz = dev->sqb_size;
 643
 644         if (nix_sq_max_sqe_sz(txq) == NIX_MAXSQESZ_W16)
 645                 sqes_per_sqb = (dev->sqb_size / 8) / 16;
 646         else
 647                 sqes_per_sqb = (dev->sqb_size / 8) / 8;
 648
 649         nb_sqb_bufs = nb_desc / sqes_per_sqb;
 650         /* Clamp up to devarg passed SQB count */
 651         nb_sqb_bufs =  RTE_MIN(dev->max_sqb_count, RTE_MAX(NIX_MIN_SQB,
 652                               nb_sqb_bufs + NIX_SQB_LIST_SPACE));
 653
 654         txq->sqb_pool = rte_mempool_create_empty(name, NIX_MAX_SQB, blk_sz,
 655                                                  0, 0, dev->node,
 656                                                  MEMPOOL_F_NO_SPREAD);
 657         txq->nb_sqb_bufs = nb_sqb_bufs;
 658         txq->sqes_per_sqb_log2 = (uint16_t)rte_log2_u32(sqes_per_sqb);
 659         txq->nb_sqb_bufs_adj = nb_sqb_bufs -
 660                 RTE_ALIGN_MUL_CEIL(nb_sqb_bufs, sqes_per_sqb) / sqes_per_sqb;
 661         txq->nb_sqb_bufs_adj =
 662                 (NIX_SQB_LOWER_THRESH * txq->nb_sqb_bufs_adj) / 100;
 663
 664         if (txq->sqb_pool == NULL) {
 665                 otx2_err("Failed to allocate sqe mempool");
 666                 goto fail;
 667         }
 668
 669         memset(aura, 0, sizeof(*aura));
 670         aura->fc_ena = 1;
 671         aura->fc_addr = txq->fc_iova;
 672         aura->fc_hyst_bits = 0; /* Store count on all updates */
 673         if (rte_mempool_set_ops_byname(txq->sqb_pool, "octeontx2_npa", aura)) {
 674                 otx2_err("Failed to set ops for sqe mempool");
 675                 goto fail;
 676         }
 677         if (rte_mempool_populate_default(txq->sqb_pool) < 0) {
 678                 otx2_err("Failed to populate sqe mempool");
 679                 goto fail;
 680         }
 681
 682         tmp = rte_mempool_calc_obj_size(blk_sz, MEMPOOL_F_NO_SPREAD, &sz);
 683         if (dev->sqb_size != sz.elt_size) {
 684                 otx2_err("sqe pool block size is not expected %d != %d",
 685                          dev->sqb_size, tmp);
 686                 goto fail;
 687         }
 688
 689         nix_sqb_aura_limit_cfg(txq->sqb_pool, txq->nb_sqb_bufs);
 690
 691         return 0;
 692 fail:
 693         return -ENOMEM;
 694 }
 695
 696 void
 697 otx2_nix_form_default_desc(struct otx2_eth_txq *txq)
 698 {
 699         struct nix_send_ext_s *send_hdr_ext;
 700         struct nix_send_hdr_s *send_hdr;
 701         struct nix_send_mem_s *send_mem;
 702         union nix_send_sg_s *sg;
 703
 704         /* Initialize the fields based on basic single segment packet */
 705         memset(&txq->cmd, 0, sizeof(txq->cmd));
 706
 707         if (txq->dev->tx_offload_flags & NIX_TX_NEED_EXT_HDR) {
 708                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 709                 /* 2(HDR) + 2(EXT_HDR) + 1(SG) + 1(IOVA) = 6/2 - 1 = 2 */
 710                 send_hdr->w0.sizem1 = 2;
 711
 712                 send_hdr_ext = (struct nix_send_ext_s *)&txq->cmd[2];
 713                 send_hdr_ext->w0.subdc = NIX_SUBDC_EXT;
 714                 if (txq->dev->tx_offload_flags & NIX_TX_OFFLOAD_TSTAMP_F) {
 715                         /* Default: one seg packet would have:
 716                          * 2(HDR) + 2(EXT) + 1(SG) + 1(IOVA) + 2(MEM)
 717                          * => 8/2 - 1 = 3
 718                          */
 719                         send_hdr->w0.sizem1 = 3;
 720                         send_hdr_ext->w0.tstmp = 1;
 721
 722                         /* To calculate the offset for send_mem,
 723                          * send_hdr->w0.sizem1 * 2
 724                          */
 725                         send_mem = (struct nix_send_mem_s *)(txq->cmd +
 726                                                 (send_hdr->w0.sizem1 << 1));
 727                         send_mem->subdc = NIX_SUBDC_MEM;
 728                         send_mem->dsz = 0x0;
 729                         send_mem->wmem = 0x1;
 730                         send_mem->alg = NIX_SENDMEMALG_SETTSTMP;
 731                 }
 732                 sg = (union nix_send_sg_s *)&txq->cmd[4];
 733         } else {
 734                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 735                 /* 2(HDR) + 1(SG) + 1(IOVA) = 4/2 - 1 = 1 */
 736                 send_hdr->w0.sizem1 = 1;
 737                 sg = (union nix_send_sg_s *)&txq->cmd[2];
 738         }
 739
 740         send_hdr->w0.sq = txq->sq;
 741         sg->subdc = NIX_SUBDC_SG;
 742         sg->segs = 1;
 743         sg->ld_type = NIX_SENDLDTYPE_LDD;
 744
 745         rte_smp_wmb();
 746 }
 747
 748 static void
 749 otx2_nix_tx_queue_release(void *_txq)
 750 {
 751         struct otx2_eth_txq *txq = _txq;
 752         struct rte_eth_dev *eth_dev;
 753
 754         if (!txq)
 755                 return;
 756
 757         eth_dev = txq->dev->eth_dev;
 758
 759         otx2_nix_dbg("Releasing txq %u", txq->sq);
 760
 761         /* Flush and disable tm */
 762         otx2_nix_tm_sw_xoff(txq, eth_dev->data->dev_started);
 763
 764         /* Free sqb's and disable sq */
 765         nix_sq_uninit(txq);
 766
 767         if (txq->sqb_pool) {
 768                 rte_mempool_free(txq->sqb_pool);
 769                 txq->sqb_pool = NULL;
 770         }
 771         rte_free(txq);
 772 }
 773
 774
 775 static int
 776 otx2_nix_tx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t sq,
 777                         uint16_t nb_desc, unsigned int socket_id,
 778                         const struct rte_eth_txconf *tx_conf)
 779 {
 780         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 781         const struct rte_memzone *fc;
 782         struct otx2_eth_txq *txq;
 783         uint64_t offloads;
 784         int rc;
 785
 786         rc = -EINVAL;
 787
 788         /* Compile time check to make sure all fast path elements in a CL */
 789         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_txq, slow_path_start) >= 128);
 790
 791         if (tx_conf->tx_deferred_start) {
 792                 otx2_err("Tx deferred start is not supported");
 793                 goto fail;
 794         }
 795
 796         /* Free memory prior to re-allocation if needed. */
 797         if (eth_dev->data->tx_queues[sq] != NULL) {
 798                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", sq);
 799                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[sq]);
 800                 eth_dev->data->tx_queues[sq] = NULL;
 801         }
 802
 803         /* Find the expected offloads for this queue */
 804         offloads = tx_conf->offloads | eth_dev->data->dev_conf.txmode.offloads;
 805
 806         /* Allocating tx queue data structure */
 807         txq = rte_zmalloc_socket("otx2_ethdev TX queue", sizeof(*txq),
 808                                  OTX2_ALIGN, socket_id);
 809         if (txq == NULL) {
 810                 otx2_err("Failed to alloc txq=%d", sq);
 811                 rc = -ENOMEM;
 812                 goto fail;
 813         }
 814         txq->sq = sq;
 815         txq->dev = dev;
 816         txq->sqb_pool = NULL;
 817         txq->offloads = offloads;
 818         dev->tx_offloads |= offloads;
 819
 820         /*
 821          * Allocate memory for flow control updates from HW.
 822          * Alloc one cache line, so that fits all FC_STYPE modes.
 823          */
 824         fc = rte_eth_dma_zone_reserve(eth_dev, "fcmem", sq,
 825                                       OTX2_ALIGN + sizeof(struct npa_aura_s),
 826                                       OTX2_ALIGN, dev->node);
 827         if (fc == NULL) {
 828                 otx2_err("Failed to allocate mem for fcmem");
 829                 rc = -ENOMEM;
 830                 goto free_txq;
 831         }
 832         txq->fc_iova = fc->iova;
 833         txq->fc_mem = fc->addr;
 834
 835         /* Initialize the aura sqb pool */
 836         rc = nix_alloc_sqb_pool(eth_dev->data->port_id, txq, nb_desc);
 837         if (rc) {
 838                 otx2_err("Failed to alloc sqe pool rc=%d", rc);
 839                 goto free_txq;
 840         }
 841
 842         /* Initialize the SQ */
 843         rc = nix_sq_init(txq);
 844         if (rc) {
 845                 otx2_err("Failed to init sq=%d context", sq);
 846                 goto free_txq;
 847         }
 848
 849         txq->fc_cache_pkts = 0;
 850         txq->io_addr = dev->base + NIX_LF_OP_SENDX(0);
 851         /* Evenly distribute LMT slot for each sq */
 852         txq->lmt_addr = (void *)(dev->lmt_addr + ((sq & LMT_SLOT_MASK) << 12));
 853
 854         txq->qconf.socket_id = socket_id;
 855         txq->qconf.nb_desc = nb_desc;
 856         memcpy(&txq->qconf.conf.tx, tx_conf, sizeof(struct rte_eth_txconf));
 857
 858         otx2_nix_form_default_desc(txq);
 859
 860         otx2_nix_dbg("sq=%d fc=%p offload=0x%" PRIx64 " sqb=0x%" PRIx64 ""
 861                      " lmt_addr=%p nb_sqb_bufs=%d sqes_per_sqb_log2=%d", sq,
 862                      fc->addr, offloads, txq->sqb_pool->pool_id, txq->lmt_addr,
 863                      txq->nb_sqb_bufs, txq->sqes_per_sqb_log2);
 864         eth_dev->data->tx_queues[sq] = txq;
 865         eth_dev->data->tx_queue_state[sq] = RTE_ETH_QUEUE_STATE_STOPPED;
 866         return 0;
 867
 868 free_txq:
 869         otx2_nix_tx_queue_release(txq);
 870 fail:
 871         return rc;
 872 }
 873
 874 static int
 875 nix_store_queue_cfg_and_then_release(struct rte_eth_dev *eth_dev)
 876 {
 877         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 878         struct otx2_eth_qconf *tx_qconf = NULL;
 879         struct otx2_eth_qconf *rx_qconf = NULL;
 880         struct otx2_eth_txq **txq;
 881         struct otx2_eth_rxq **rxq;
 882         int i, nb_rxq, nb_txq;
 883
 884         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
 885         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
 886
 887         tx_qconf = malloc(nb_txq * sizeof(*tx_qconf));
 888         if (tx_qconf == NULL) {
 889                 otx2_err("Failed to allocate memory for tx_qconf");
 890                 goto fail;
 891         }
 892
 893         rx_qconf = malloc(nb_rxq * sizeof(*rx_qconf));
 894         if (rx_qconf == NULL) {
 895                 otx2_err("Failed to allocate memory for rx_qconf");
 896                 goto fail;
 897         }
 898
 899         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
 900         for (i = 0; i < nb_txq; i++) {
 901                 if (txq[i] == NULL) {
 902                         otx2_err("txq[%d] is already released", i);
 903                         goto fail;
 904                 }
 905                 memcpy(&tx_qconf[i], &txq[i]->qconf, sizeof(*tx_qconf));
 906                 otx2_nix_tx_queue_release(txq[i]);
 907                 eth_dev->data->tx_queues[i] = NULL;
 908         }
 909
 910         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
 911         for (i = 0; i < nb_rxq; i++) {
 912                 if (rxq[i] == NULL) {
 913                         otx2_err("rxq[%d] is already released", i);
 914                         goto fail;
 915                 }
 916                 memcpy(&rx_qconf[i], &rxq[i]->qconf, sizeof(*rx_qconf));
 917                 otx2_nix_rx_queue_release(rxq[i]);
 918                 eth_dev->data->rx_queues[i] = NULL;
 919         }
 920
 921         dev->tx_qconf = tx_qconf;
 922         dev->rx_qconf = rx_qconf;
 923         return 0;
 924
 925 fail:
 926         if (tx_qconf)
 927                 free(tx_qconf);
 928         if (rx_qconf)
 929                 free(rx_qconf);
 930
 931         return -ENOMEM;
 932 }
 933
 934 static int
 935 nix_restore_queue_cfg(struct rte_eth_dev *eth_dev)
 936 {
 937         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 938         struct otx2_eth_qconf *tx_qconf = dev->tx_qconf;
 939         struct otx2_eth_qconf *rx_qconf = dev->rx_qconf;
 940         struct otx2_eth_txq **txq;
 941         struct otx2_eth_rxq **rxq;
 942         int rc, i, nb_rxq, nb_txq;
 943
 944         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
 945         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
 946
 947         rc = -ENOMEM;
 948         /* Setup tx & rx queues with previous configuration so
 949          * that the queues can be functional in cases like ports
 950          * are started without re configuring queues.
 951          *
 952          * Usual re config sequence is like below:
 953          * port_configure() {
 954          *      if(reconfigure) {
 955          *              queue_release()
 956          *              queue_setup()
 957          *      }
 958          *      queue_configure() {
 959          *              queue_release()
 960          *              queue_setup()
 961          *      }
 962          * }
 963          * port_start()
 964          *
 965          * In some application's control path, queue_configure() would
 966          * NOT be invoked for TXQs/RXQs in port_configure().
 967          * In such cases, queues can be functional after start as the
 968          * queues are already setup in port_configure().
 969          */
 970         for (i = 0; i < nb_txq; i++) {
 971                 rc = otx2_nix_tx_queue_setup(eth_dev, i, tx_qconf[i].nb_desc,
 972                                              tx_qconf[i].socket_id,
 973                                              &tx_qconf[i].conf.tx);
 974                 if (rc) {
 975                         otx2_err("Failed to setup tx queue rc=%d", rc);
 976                         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
 977                         for (i -= 1; i >= 0; i--)
 978                                 otx2_nix_tx_queue_release(txq[i]);
 979                         goto fail;
 980                 }
 981         }
 982
 983         free(tx_qconf); tx_qconf = NULL;
 984
 985         for (i = 0; i < nb_rxq; i++) {
 986                 rc = otx2_nix_rx_queue_setup(eth_dev, i, rx_qconf[i].nb_desc,
 987                                              rx_qconf[i].socket_id,
 988                                              &rx_qconf[i].conf.rx,
 989                                              rx_qconf[i].mempool);
 990                 if (rc) {
 991                         otx2_err("Failed to setup rx queue rc=%d", rc);
 992                         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
 993                         for (i -= 1; i >= 0; i--)
 994                                 otx2_nix_rx_queue_release(rxq[i]);
 995                         goto release_tx_queues;
 996                 }
 997         }
 998
 999         free(rx_qconf); rx_qconf = NULL;
1000
1001         return 0;
1002
1003 release_tx_queues:
1004         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1005         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1006                 otx2_nix_tx_queue_release(txq[i]);
1007 fail:
1008         if (tx_qconf)
1009                 free(tx_qconf);
1010         if (rx_qconf)
1011                 free(rx_qconf);
1012
1013         return rc;
1014 }
1015
1016 static uint16_t
1017 nix_eth_nop_burst(void *queue, struct rte_mbuf **mbufs, uint16_t pkts)
1018 {
1019         RTE_SET_USED(queue);
1020         RTE_SET_USED(mbufs);
1021         RTE_SET_USED(pkts);
1022
1023         return 0;
1024 }
1025
1026 static void
1027 nix_set_nop_rxtx_function(struct rte_eth_dev *eth_dev)
1028 {
1029         /* These dummy functions are required for supporting
1030          * some applications which reconfigure queues without
1031          * stopping tx burst and rx burst threads(eg kni app)
1032          * When the queues context is saved, txq/rxqs are released
1033          * which caused app crash since rx/tx burst is still
1034          * on different lcores
1035          */
1036         eth_dev->tx_pkt_burst = nix_eth_nop_burst;
1037         eth_dev->rx_pkt_burst = nix_eth_nop_burst;
1038         rte_mb();
1039 }
1040
1041 static int
1042 otx2_nix_configure(struct rte_eth_dev *eth_dev)
1043 {
1044         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1045         struct rte_eth_dev_data *data = eth_dev->data;
1046         struct rte_eth_conf *conf = &data->dev_conf;
1047         struct rte_eth_rxmode *rxmode = &conf->rxmode;
1048         struct rte_eth_txmode *txmode = &conf->txmode;
1049         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
1050         struct rte_ether_addr *ea;
1051         uint8_t nb_rxq, nb_txq;
1052         int rc;
1053
1054         rc = -EINVAL;
1055
1056         /* Sanity checks */
1057         if (rte_eal_has_hugepages() == 0) {
1058                 otx2_err("Huge page is not configured");
1059                 goto fail;
1060         }
1061
1062         if (rte_eal_iova_mode() != RTE_IOVA_VA) {
1063                 otx2_err("iova mode should be va");
1064                 goto fail;
1065         }
1066
1067         if (conf->link_speeds & ETH_LINK_SPEED_FIXED) {
1068                 otx2_err("Setting link speed/duplex not supported");
1069                 goto fail;
1070         }
1071
1072         if (conf->dcb_capability_en == 1) {
1073                 otx2_err("dcb enable is not supported");
1074                 goto fail;
1075         }
1076
1077         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
1078                 otx2_err("Flow director is not supported");
1079                 goto fail;
1080         }
1081
1082         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
1083             rxmode->mq_mode != ETH_MQ_RX_RSS) {
1084                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
1085                 goto fail;
1086         }
1087
1088         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
1089                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
1090                 goto fail;
1091         }
1092
1093         /* Free the resources allocated from the previous configure */
1094         if (dev->configured == 1) {
1095                 oxt2_nix_unregister_queue_irqs(eth_dev);
1096                 nix_set_nop_rxtx_function(eth_dev);
1097                 rc = nix_store_queue_cfg_and_then_release(eth_dev);
1098                 if (rc)
1099                         goto fail;
1100                 otx2_nix_tm_fini(eth_dev);
1101                 nix_lf_free(dev);
1102         }
1103
1104         if (otx2_dev_is_A0(dev) &&
1105             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
1106             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
1107             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
1108                 otx2_err("Outer IP and SCTP checksum unsupported");
1109                 rc = -EINVAL;
1110                 goto fail;
1111         }
1112
1113         dev->rx_offloads = rxmode->offloads;
1114         dev->tx_offloads = txmode->offloads;
1115         dev->rss_info.rss_grps = NIX_RSS_GRPS;
1116
1117         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
1118         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
1119
1120         /* Alloc a nix lf */
1121         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
1122         if (rc) {
1123                 otx2_err("Failed to init nix_lf rc=%d", rc);
1124                 goto fail;
1125         }
1126
1127         /* Configure RSS */
1128         rc = otx2_nix_rss_config(eth_dev);
1129         if (rc) {
1130                 otx2_err("Failed to configure rss rc=%d", rc);
1131                 goto free_nix_lf;
1132         }
1133
1134         /* Init the default TM scheduler hierarchy */
1135         rc = otx2_nix_tm_init_default(eth_dev);
1136         if (rc) {
1137                 otx2_err("Failed to init traffic manager rc=%d", rc);
1138                 goto free_nix_lf;
1139         }
1140
1141         /* Register queue IRQs */
1142         rc = oxt2_nix_register_queue_irqs(eth_dev);
1143         if (rc) {
1144                 otx2_err("Failed to register queue interrupts rc=%d", rc);
1145                 goto free_nix_lf;
1146         }
1147
1148         /*
1149          * Restore queue config when reconfigure followed by
1150          * reconfigure and no queue configure invoked from application case.
1151          */
1152         if (dev->configured == 1) {
1153                 rc = nix_restore_queue_cfg(eth_dev);
1154                 if (rc)
1155                         goto free_nix_lf;
1156         }
1157
1158         /* Update the mac address */
1159         ea = eth_dev->data->mac_addrs;
1160         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1161         if (rte_is_zero_ether_addr(ea))
1162                 rte_eth_random_addr((uint8_t *)ea);
1163
1164         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
1165
1166         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
1167                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
1168                 " rx_flags=0x%x tx_flags=0x%x",
1169                 eth_dev->data->port_id, ea_fmt, nb_rxq,
1170                 nb_txq, dev->rx_offloads, dev->tx_offloads,
1171                 dev->rx_offload_flags, dev->tx_offload_flags);
1172
1173         /* All good */
1174         dev->configured = 1;
1175         dev->configured_nb_rx_qs = data->nb_rx_queues;
1176         dev->configured_nb_tx_qs = data->nb_tx_queues;
1177         return 0;
1178
1179 free_nix_lf:
1180         rc = nix_lf_free(dev);
1181 fail:
1182         return rc;
1183 }
1184
1185 int
1186 otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1187 {
1188         struct rte_eth_dev_data *data = eth_dev->data;
1189         struct otx2_eth_txq *txq;
1190         int rc = -EINVAL;
1191
1192         txq = eth_dev->data->tx_queues[qidx];
1193
1194         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1195                 return 0;
1196
1197         rc = otx2_nix_sq_sqb_aura_fc(txq, true);
1198         if (rc) {
1199                 otx2_err("Failed to enable sqb aura fc, txq=%u, rc=%d",
1200                          qidx, rc);
1201                 goto done;
1202         }
1203
1204         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1205
1206 done:
1207         return rc;
1208 }
1209
1210 int
1211 otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1212 {
1213         struct rte_eth_dev_data *data = eth_dev->data;
1214         struct otx2_eth_txq *txq;
1215         int rc;
1216
1217         txq = eth_dev->data->tx_queues[qidx];
1218
1219         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1220                 return 0;
1221
1222         txq->fc_cache_pkts = 0;
1223
1224         rc = otx2_nix_sq_sqb_aura_fc(txq, false);
1225         if (rc) {
1226                 otx2_err("Failed to disable sqb aura fc, txq=%u, rc=%d",
1227                          qidx, rc);
1228                 goto done;
1229         }
1230
1231         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1232
1233 done:
1234         return rc;
1235 }
1236
1237 static int
1238 otx2_nix_rx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1239 {
1240         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1241         struct rte_eth_dev_data *data = eth_dev->data;
1242         int rc;
1243
1244         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1245                 return 0;
1246
1247         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, true);
1248         if (rc) {
1249                 otx2_err("Failed to enable rxq=%u, rc=%d", qidx, rc);
1250                 goto done;
1251         }
1252
1253         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1254
1255 done:
1256         return rc;
1257 }
1258
1259 static int
1260 otx2_nix_rx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1261 {
1262         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1263         struct rte_eth_dev_data *data = eth_dev->data;
1264         int rc;
1265
1266         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1267                 return 0;
1268
1269         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, false);
1270         if (rc) {
1271                 otx2_err("Failed to disable rxq=%u, rc=%d", qidx, rc);
1272                 goto done;
1273         }
1274
1275         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1276
1277 done:
1278         return rc;
1279 }
1280
1281 /* Initialize and register driver with DPDK Application */
1282 static const struct eth_dev_ops otx2_eth_dev_ops = {
1283         .dev_infos_get            = otx2_nix_info_get,
1284         .dev_configure            = otx2_nix_configure,
1285         .link_update              = otx2_nix_link_update,
1286         .tx_queue_setup           = otx2_nix_tx_queue_setup,
1287         .tx_queue_release         = otx2_nix_tx_queue_release,
1288         .rx_queue_setup           = otx2_nix_rx_queue_setup,
1289         .rx_queue_release         = otx2_nix_rx_queue_release,
1290         .tx_queue_start           = otx2_nix_tx_queue_start,
1291         .tx_queue_stop            = otx2_nix_tx_queue_stop,
1292         .rx_queue_start           = otx2_nix_rx_queue_start,
1293         .rx_queue_stop            = otx2_nix_rx_queue_stop,
1294         .dev_supported_ptypes_get = otx2_nix_supported_ptypes_get,
1295         .stats_get                = otx2_nix_dev_stats_get,
1296         .stats_reset              = otx2_nix_dev_stats_reset,
1297         .get_reg                  = otx2_nix_dev_get_reg,
1298         .mac_addr_add             = otx2_nix_mac_addr_add,
1299         .mac_addr_remove          = otx2_nix_mac_addr_del,
1300         .mac_addr_set             = otx2_nix_mac_addr_set,
1301         .promiscuous_enable       = otx2_nix_promisc_enable,
1302         .promiscuous_disable      = otx2_nix_promisc_disable,
1303         .allmulticast_enable      = otx2_nix_allmulticast_enable,
1304         .allmulticast_disable     = otx2_nix_allmulticast_disable,
1305         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
1306         .reta_update              = otx2_nix_dev_reta_update,
1307         .reta_query               = otx2_nix_dev_reta_query,
1308         .rss_hash_update          = otx2_nix_rss_hash_update,
1309         .rss_hash_conf_get        = otx2_nix_rss_hash_conf_get,
1310         .xstats_get               = otx2_nix_xstats_get,
1311         .xstats_get_names         = otx2_nix_xstats_get_names,
1312         .xstats_reset             = otx2_nix_xstats_reset,
1313         .xstats_get_by_id         = otx2_nix_xstats_get_by_id,
1314         .xstats_get_names_by_id   = otx2_nix_xstats_get_names_by_id,
1315         .rxq_info_get             = otx2_nix_rxq_info_get,
1316         .txq_info_get             = otx2_nix_txq_info_get,
1317         .rx_queue_count           = otx2_nix_rx_queue_count,
1318         .rx_descriptor_done       = otx2_nix_rx_descriptor_done,
1319         .rx_descriptor_status     = otx2_nix_rx_descriptor_status,
1320         .tx_done_cleanup          = otx2_nix_tx_done_cleanup,
1321         .pool_ops_supported       = otx2_nix_pool_ops_supported,
1322 };
1323
1324 static inline int
1325 nix_lf_attach(struct otx2_eth_dev *dev)
1326 {
1327         struct otx2_mbox *mbox = dev->mbox;
1328         struct rsrc_attach_req *req;
1329
1330         /* Attach NIX(lf) */
1331         req = otx2_mbox_alloc_msg_attach_resources(mbox);
1332         req->modify = true;
1333         req->nixlf = true;
1334
1335         return otx2_mbox_process(mbox);
1336 }
1337
1338 static inline int
1339 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
1340 {
1341         struct otx2_mbox *mbox = dev->mbox;
1342         struct msix_offset_rsp *msix_rsp;
1343         int rc;
1344
1345         /* Get NPA and NIX MSIX vector offsets */
1346         otx2_mbox_alloc_msg_msix_offset(mbox);
1347
1348         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
1349
1350         dev->nix_msixoff = msix_rsp->nix_msixoff;
1351
1352         return rc;
1353 }
1354
1355 static inline int
1356 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
1357 {
1358         struct rsrc_detach_req *req;
1359
1360         req = otx2_mbox_alloc_msg_detach_resources(mbox);
1361
1362         /* Detach all except npa lf */
1363         req->partial = true;
1364         req->nixlf = true;
1365         req->sso = true;
1366         req->ssow = true;
1367         req->timlfs = true;
1368         req->cptlfs = true;
1369
1370         return otx2_mbox_process(mbox);
1371 }
1372
1373 static int
1374 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
1375 {
1376         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1377         struct rte_pci_device *pci_dev;
1378         int rc, max_entries;
1379
1380         eth_dev->dev_ops = &otx2_eth_dev_ops;
1381
1382         /* For secondary processes, the primary has done all the work */
1383         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
1384                 /* Setup callbacks for secondary process */
1385                 otx2_eth_set_tx_function(eth_dev);
1386                 otx2_eth_set_rx_function(eth_dev);
1387                 return 0;
1388         }
1389
1390         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1391
1392         rte_eth_copy_pci_info(eth_dev, pci_dev);
1393         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
1394
1395         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
1396         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
1397                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
1398
1399         /* Parse devargs string */
1400         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
1401         if (rc) {
1402                 otx2_err("Failed to parse devargs rc=%d", rc);
1403                 goto error;
1404         }
1405
1406         if (!dev->mbox_active) {
1407                 /* Initialize the base otx2_dev object
1408                  * only if already present
1409                  */
1410                 rc = otx2_dev_init(pci_dev, dev);
1411                 if (rc) {
1412                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
1413                         goto error;
1414                 }
1415         }
1416         /* Device generic callbacks */
1417         dev->ops = &otx2_dev_ops;
1418         dev->eth_dev = eth_dev;
1419
1420         /* Grab the NPA LF if required */
1421         rc = otx2_npa_lf_init(pci_dev, dev);
1422         if (rc)
1423                 goto otx2_dev_uninit;
1424
1425         dev->configured = 0;
1426         dev->drv_inited = true;
1427         dev->base = dev->bar2 + (RVU_BLOCK_ADDR_NIX0 << 20);
1428         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
1429
1430         /* Attach NIX LF */
1431         rc = nix_lf_attach(dev);
1432         if (rc)
1433                 goto otx2_npa_uninit;
1434
1435         /* Get NIX MSIX offset */
1436         rc = nix_lf_get_msix_offset(dev);
1437         if (rc)
1438                 goto otx2_npa_uninit;
1439
1440         /* Register LF irq handlers */
1441         rc = otx2_nix_register_irqs(eth_dev);
1442         if (rc)
1443                 goto mbox_detach;
1444
1445         /* Get maximum number of supported MAC entries */
1446         max_entries = otx2_cgx_mac_max_entries_get(dev);
1447         if (max_entries < 0) {
1448                 otx2_err("Failed to get max entries for mac addr");
1449                 rc = -ENOTSUP;
1450                 goto unregister_irq;
1451         }
1452
1453         /* For VFs, returned max_entries will be 0. But to keep default MAC
1454          * address, one entry must be allocated. So setting up to 1.
1455          */
1456         if (max_entries == 0)
1457                 max_entries = 1;
1458
1459         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
1460                                                RTE_ETHER_ADDR_LEN, 0);
1461         if (eth_dev->data->mac_addrs == NULL) {
1462                 otx2_err("Failed to allocate memory for mac addr");
1463                 rc = -ENOMEM;
1464                 goto unregister_irq;
1465         }
1466
1467         dev->max_mac_entries = max_entries;
1468
1469         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
1470         if (rc)
1471                 goto free_mac_addrs;
1472
1473         /* Update the mac address */
1474         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1475
1476         /* Also sync same MAC address to CGX table */
1477         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
1478
1479         /* Initialize the tm data structures */
1480         otx2_nix_tm_conf_init(eth_dev);
1481
1482         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
1483         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
1484
1485         if (otx2_dev_is_A0(dev)) {
1486                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
1487                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
1488         }
1489
1490         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
1491                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
1492                      eth_dev->data->port_id, dev->pf, dev->vf,
1493                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
1494                      dev->rx_offload_capa, dev->tx_offload_capa);
1495         return 0;
1496
1497 free_mac_addrs:
1498         rte_free(eth_dev->data->mac_addrs);
1499 unregister_irq:
1500         otx2_nix_unregister_irqs(eth_dev);
1501 mbox_detach:
1502         otx2_eth_dev_lf_detach(dev->mbox);
1503 otx2_npa_uninit:
1504         otx2_npa_lf_fini();
1505 otx2_dev_uninit:
1506         otx2_dev_fini(pci_dev, dev);
1507 error:
1508         otx2_err("Failed to init nix eth_dev rc=%d", rc);
1509         return rc;
1510 }
1511
1512 static int
1513 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
1514 {
1515         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1516         struct rte_pci_device *pci_dev;
1517         int rc, i;
1518
1519         /* Nothing to be done for secondary processes */
1520         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1521                 return 0;
1522
1523         /* Free up SQs */
1524         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1525                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[i]);
1526                 eth_dev->data->tx_queues[i] = NULL;
1527         }
1528         eth_dev->data->nb_tx_queues = 0;
1529
1530         /* Free up RQ's and CQ's */
1531         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1532                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[i]);
1533                 eth_dev->data->rx_queues[i] = NULL;
1534         }
1535         eth_dev->data->nb_rx_queues = 0;
1536
1537         /* Free tm resources */
1538         rc = otx2_nix_tm_fini(eth_dev);
1539         if (rc)
1540                 otx2_err("Failed to cleanup tm, rc=%d", rc);
1541
1542         /* Unregister queue irqs */
1543         oxt2_nix_unregister_queue_irqs(eth_dev);
1544
1545         rc = nix_lf_free(dev);
1546         if (rc)
1547                 otx2_err("Failed to free nix lf, rc=%d", rc);
1548
1549         rc = otx2_npa_lf_fini();
1550         if (rc)
1551                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
1552
1553         rte_free(eth_dev->data->mac_addrs);
1554         eth_dev->data->mac_addrs = NULL;
1555         dev->drv_inited = false;
1556
1557         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1558         otx2_nix_unregister_irqs(eth_dev);
1559
1560         rc = otx2_eth_dev_lf_detach(dev->mbox);
1561         if (rc)
1562                 otx2_err("Failed to detach resources, rc=%d", rc);
1563
1564         /* Check if mbox close is needed */
1565         if (!mbox_close)
1566                 return 0;
1567
1568         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
1569                 /* Will be freed later by PMD */
1570                 eth_dev->data->dev_private = NULL;
1571                 return 0;
1572         }
1573
1574         otx2_dev_fini(pci_dev, dev);
1575         return 0;
1576 }
1577
1578 static int
1579 nix_remove(struct rte_pci_device *pci_dev)
1580 {
1581         struct rte_eth_dev *eth_dev;
1582         struct otx2_idev_cfg *idev;
1583         struct otx2_dev *otx2_dev;
1584         int rc;
1585
1586         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
1587         if (eth_dev) {
1588                 /* Cleanup eth dev */
1589                 rc = otx2_eth_dev_uninit(eth_dev, true);
1590                 if (rc)
1591                         return rc;
1592
1593                 rte_eth_dev_pci_release(eth_dev);
1594         }
1595
1596         /* Nothing to be done for secondary processes */
1597         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1598                 return 0;
1599
1600         /* Check for common resources */
1601         idev = otx2_intra_dev_get_cfg();
1602         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
1603                 return 0;
1604
1605         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
1606
1607         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
1608                 goto exit;
1609
1610         /* Safe to cleanup mbox as no more users */
1611         otx2_dev_fini(pci_dev, otx2_dev);
1612         rte_free(otx2_dev);
1613         return 0;
1614
1615 exit:
1616         otx2_info("%s: common resource in use by other devices", pci_dev->name);
1617         return -EAGAIN;
1618 }
1619
1620 static int
1621 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
1622 {
1623         int rc;
1624
1625         RTE_SET_USED(pci_drv);
1626
1627         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
1628                                            otx2_eth_dev_init);
1629
1630         /* On error on secondary, recheck if port exists in primary or
1631          * in mid of detach state.
1632          */
1633         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
1634                 if (!rte_eth_dev_allocated(pci_dev->device.name))
1635                         return 0;
1636         return rc;
1637 }
1638
1639 static const struct rte_pci_id pci_nix_map[] = {
1640         {
1641                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
1642         },
1643         {
1644                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
1645         },
1646         {
1647                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
1648                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
1649         },
1650         {
1651                 .vendor_id = 0,
1652         },
1653 };
1654
1655 static struct rte_pci_driver pci_nix = {
1656         .id_table = pci_nix_map,
1657         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_IOVA_AS_VA |
1658                         RTE_PCI_DRV_INTR_LSC,
1659         .probe = nix_probe,
1660         .remove = nix_remove,
1661 };
1662
1663 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
1664 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
1665 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");