drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <inttypes.h>
   6
   7 #include <rte_ethdev_pci.h>
   8 #include <rte_io.h>
   9 #include <rte_malloc.h>
  10 #include <rte_mbuf.h>
  11 #include <rte_mbuf_pool_ops.h>
  12 #include <rte_mempool.h>
  13
  14 #include "otx2_ethdev.h"
  15
  16 static inline uint64_t
  17 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  18 {
  19         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  20
  21         if (otx2_dev_is_vf(dev))
  22                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  23
  24         return capa;
  25 }
  26
  27 static inline uint64_t
  28 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  29 {
  30         RTE_SET_USED(dev);
  31
  32         return NIX_TX_OFFLOAD_CAPA;
  33 }
  34
  35 static const struct otx2_dev_ops otx2_dev_ops = {
  36         .link_status_update = otx2_eth_dev_link_status_update,
  37         .ptp_info_update = otx2_eth_dev_ptp_info_update
  38 };
  39
  40 static int
  41 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  42 {
  43         struct otx2_mbox *mbox = dev->mbox;
  44         struct nix_lf_alloc_req *req;
  45         struct nix_lf_alloc_rsp *rsp;
  46         int rc;
  47
  48         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  49         req->rq_cnt = nb_rxq;
  50         req->sq_cnt = nb_txq;
  51         req->cq_cnt = nb_rxq;
  52         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  53         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  54         req->xqe_sz = NIX_XQESZ_W16;
  55         req->rss_sz = dev->rss_info.rss_size;
  56         req->rss_grps = NIX_RSS_GRPS;
  57         req->npa_func = otx2_npa_pf_func_get();
  58         req->sso_func = otx2_sso_pf_func_get();
  59         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  60         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  61                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  62                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  63                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  64         }
  65         req->rx_cfg |= BIT_ULL(32 /* DROP_RE */);
  66
  67         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  68         if (rc)
  69                 return rc;
  70
  71         dev->sqb_size = rsp->sqb_size;
  72         dev->tx_chan_base = rsp->tx_chan_base;
  73         dev->rx_chan_base = rsp->rx_chan_base;
  74         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  75         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  76         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  77         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  78         dev->lf_tx_stats = rsp->lf_tx_stats;
  79         dev->lf_rx_stats = rsp->lf_rx_stats;
  80         dev->cints = rsp->cints;
  81         dev->qints = rsp->qints;
  82         dev->npc_flow.channel = dev->rx_chan_base;
  83
  84         return 0;
  85 }
  86
  87 static int
  88 nix_lf_free(struct otx2_eth_dev *dev)
  89 {
  90         struct otx2_mbox *mbox = dev->mbox;
  91         struct nix_lf_free_req *req;
  92         struct ndc_sync_op *ndc_req;
  93         int rc;
  94
  95         /* Sync NDC-NIX for LF */
  96         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
  97         ndc_req->nix_lf_tx_sync = 1;
  98         ndc_req->nix_lf_rx_sync = 1;
  99         rc = otx2_mbox_process(mbox);
 100         if (rc)
 101                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 102
 103         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 104         /* Let AF driver free all this nix lf's
 105          * NPC entries allocated using NPC MBOX.
 106          */
 107         req->flags = 0;
 108
 109         return otx2_mbox_process(mbox);
 110 }
 111
 112 int
 113 otx2_cgx_rxtx_start(struct otx2_eth_dev *dev)
 114 {
 115         struct otx2_mbox *mbox = dev->mbox;
 116
 117         if (otx2_dev_is_vf(dev))
 118                 return 0;
 119
 120         otx2_mbox_alloc_msg_cgx_start_rxtx(mbox);
 121
 122         return otx2_mbox_process(mbox);
 123 }
 124
 125 int
 126 otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev)
 127 {
 128         struct otx2_mbox *mbox = dev->mbox;
 129
 130         if (otx2_dev_is_vf(dev))
 131                 return 0;
 132
 133         otx2_mbox_alloc_msg_cgx_stop_rxtx(mbox);
 134
 135         return otx2_mbox_process(mbox);
 136 }
 137
 138 static int
 139 npc_rx_enable(struct otx2_eth_dev *dev)
 140 {
 141         struct otx2_mbox *mbox = dev->mbox;
 142
 143         otx2_mbox_alloc_msg_nix_lf_start_rx(mbox);
 144
 145         return otx2_mbox_process(mbox);
 146 }
 147
 148 static int
 149 npc_rx_disable(struct otx2_eth_dev *dev)
 150 {
 151         struct otx2_mbox *mbox = dev->mbox;
 152
 153         otx2_mbox_alloc_msg_nix_lf_stop_rx(mbox);
 154
 155         return otx2_mbox_process(mbox);
 156 }
 157
 158 static int
 159 nix_cgx_start_link_event(struct otx2_eth_dev *dev)
 160 {
 161         struct otx2_mbox *mbox = dev->mbox;
 162
 163         if (otx2_dev_is_vf(dev))
 164                 return 0;
 165
 166         otx2_mbox_alloc_msg_cgx_start_linkevents(mbox);
 167
 168         return otx2_mbox_process(mbox);
 169 }
 170
 171 static int
 172 cgx_intlbk_enable(struct otx2_eth_dev *dev, bool en)
 173 {
 174         struct otx2_mbox *mbox = dev->mbox;
 175
 176         if (otx2_dev_is_vf(dev))
 177                 return 0;
 178
 179         if (en)
 180                 otx2_mbox_alloc_msg_cgx_intlbk_enable(mbox);
 181         else
 182                 otx2_mbox_alloc_msg_cgx_intlbk_disable(mbox);
 183
 184         return otx2_mbox_process(mbox);
 185 }
 186
 187 static int
 188 nix_cgx_stop_link_event(struct otx2_eth_dev *dev)
 189 {
 190         struct otx2_mbox *mbox = dev->mbox;
 191
 192         if (otx2_dev_is_vf(dev))
 193                 return 0;
 194
 195         otx2_mbox_alloc_msg_cgx_stop_linkevents(mbox);
 196
 197         return otx2_mbox_process(mbox);
 198 }
 199
 200 static inline void
 201 nix_rx_queue_reset(struct otx2_eth_rxq *rxq)
 202 {
 203         rxq->head = 0;
 204         rxq->available = 0;
 205 }
 206
 207 static inline uint32_t
 208 nix_qsize_to_val(enum nix_q_size_e qsize)
 209 {
 210         return (16UL << (qsize * 2));
 211 }
 212
 213 static inline enum nix_q_size_e
 214 nix_qsize_clampup_get(struct otx2_eth_dev *dev, uint32_t val)
 215 {
 216         int i;
 217
 218         if (otx2_ethdev_fixup_is_min_4k_q(dev))
 219                 i = nix_q_size_4K;
 220         else
 221                 i = nix_q_size_16;
 222
 223         for (; i < nix_q_size_max; i++)
 224                 if (val <= nix_qsize_to_val(i))
 225                         break;
 226
 227         if (i >= nix_q_size_max)
 228                 i = nix_q_size_max - 1;
 229
 230         return i;
 231 }
 232
 233 static int
 234 nix_cq_rq_init(struct rte_eth_dev *eth_dev, struct otx2_eth_dev *dev,
 235                uint16_t qid, struct otx2_eth_rxq *rxq, struct rte_mempool *mp)
 236 {
 237         struct otx2_mbox *mbox = dev->mbox;
 238         const struct rte_memzone *rz;
 239         uint32_t ring_size, cq_size;
 240         struct nix_aq_enq_req *aq;
 241         uint16_t first_skip;
 242         int rc;
 243
 244         cq_size = rxq->qlen;
 245         ring_size = cq_size * NIX_CQ_ENTRY_SZ;
 246         rz = rte_eth_dma_zone_reserve(eth_dev, "cq", qid, ring_size,
 247                                       NIX_CQ_ALIGN, dev->node);
 248         if (rz == NULL) {
 249                 otx2_err("Failed to allocate mem for cq hw ring");
 250                 rc = -ENOMEM;
 251                 goto fail;
 252         }
 253         memset(rz->addr, 0, rz->len);
 254         rxq->desc = (uintptr_t)rz->addr;
 255         rxq->qmask = cq_size - 1;
 256
 257         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 258         aq->qidx = qid;
 259         aq->ctype = NIX_AQ_CTYPE_CQ;
 260         aq->op = NIX_AQ_INSTOP_INIT;
 261
 262         aq->cq.ena = 1;
 263         aq->cq.caching = 1;
 264         aq->cq.qsize = rxq->qsize;
 265         aq->cq.base = rz->iova;
 266         aq->cq.avg_level = 0xff;
 267         aq->cq.cq_err_int_ena = BIT(NIX_CQERRINT_CQE_FAULT);
 268         aq->cq.cq_err_int_ena |= BIT(NIX_CQERRINT_DOOR_ERR);
 269
 270         /* Many to one reduction */
 271         aq->cq.qint_idx = qid % dev->qints;
 272         /* Map CQ0 [RQ0] to CINT0 and so on till max 64 irqs */
 273         aq->cq.cint_idx = qid;
 274
 275         if (otx2_ethdev_fixup_is_limit_cq_full(dev)) {
 276                 const float rx_cq_skid = NIX_CQ_FULL_ERRATA_SKID;
 277                 uint16_t min_rx_drop;
 278
 279                 min_rx_drop = ceil(rx_cq_skid / (float)cq_size);
 280                 aq->cq.drop = min_rx_drop;
 281                 aq->cq.drop_ena = 1;
 282                 rxq->cq_drop = min_rx_drop;
 283         } else {
 284                 rxq->cq_drop = NIX_CQ_THRESH_LEVEL;
 285                 aq->cq.drop = rxq->cq_drop;
 286                 aq->cq.drop_ena = 1;
 287         }
 288
 289         /* TX pause frames enable flowctrl on RX side */
 290         if (dev->fc_info.tx_pause) {
 291                 /* Single bpid is allocated for all rx channels for now */
 292                 aq->cq.bpid = dev->fc_info.bpid[0];
 293                 aq->cq.bp = rxq->cq_drop;
 294                 aq->cq.bp_ena = 1;
 295         }
 296
 297         rc = otx2_mbox_process(mbox);
 298         if (rc) {
 299                 otx2_err("Failed to init cq context");
 300                 goto fail;
 301         }
 302
 303         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 304         aq->qidx = qid;
 305         aq->ctype = NIX_AQ_CTYPE_RQ;
 306         aq->op = NIX_AQ_INSTOP_INIT;
 307
 308         aq->rq.sso_ena = 0;
 309         aq->rq.cq = qid; /* RQ to CQ 1:1 mapped */
 310         aq->rq.spb_ena = 0;
 311         aq->rq.lpb_aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 312         first_skip = (sizeof(struct rte_mbuf));
 313         first_skip += RTE_PKTMBUF_HEADROOM;
 314         first_skip += rte_pktmbuf_priv_size(mp);
 315         rxq->data_off = first_skip;
 316
 317         first_skip /= 8; /* Expressed in number of dwords */
 318         aq->rq.first_skip = first_skip;
 319         aq->rq.later_skip = (sizeof(struct rte_mbuf) / 8);
 320         aq->rq.flow_tagw = 32; /* 32-bits */
 321         aq->rq.lpb_sizem1 = rte_pktmbuf_data_room_size(mp);
 322         aq->rq.lpb_sizem1 += rte_pktmbuf_priv_size(mp);
 323         aq->rq.lpb_sizem1 += sizeof(struct rte_mbuf);
 324         aq->rq.lpb_sizem1 /= 8;
 325         aq->rq.lpb_sizem1 -= 1; /* Expressed in size minus one */
 326         aq->rq.ena = 1;
 327         aq->rq.pb_caching = 0x2; /* First cache aligned block to LLC */
 328         aq->rq.xqe_imm_size = 0; /* No pkt data copy to CQE */
 329         aq->rq.rq_int_ena = 0;
 330         /* Many to one reduction */
 331         aq->rq.qint_idx = qid % dev->qints;
 332
 333         aq->rq.xqe_drop_ena = 1;
 334
 335         rc = otx2_mbox_process(mbox);
 336         if (rc) {
 337                 otx2_err("Failed to init rq context");
 338                 goto fail;
 339         }
 340
 341         return 0;
 342 fail:
 343         return rc;
 344 }
 345
 346 static int
 347 nix_rq_enb_dis(struct rte_eth_dev *eth_dev,
 348                struct otx2_eth_rxq *rxq, const bool enb)
 349 {
 350         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 351         struct otx2_mbox *mbox = dev->mbox;
 352         struct nix_aq_enq_req *aq;
 353
 354         /* Pkts will be dropped silently if RQ is disabled */
 355         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 356         aq->qidx = rxq->rq;
 357         aq->ctype = NIX_AQ_CTYPE_RQ;
 358         aq->op = NIX_AQ_INSTOP_WRITE;
 359
 360         aq->rq.ena = enb;
 361         aq->rq_mask.ena = ~(aq->rq_mask.ena);
 362
 363         return otx2_mbox_process(mbox);
 364 }
 365
 366 static int
 367 nix_cq_rq_uninit(struct rte_eth_dev *eth_dev, struct otx2_eth_rxq *rxq)
 368 {
 369         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 370         struct otx2_mbox *mbox = dev->mbox;
 371         struct nix_aq_enq_req *aq;
 372         int rc;
 373
 374         /* RQ is already disabled */
 375         /* Disable CQ */
 376         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 377         aq->qidx = rxq->rq;
 378         aq->ctype = NIX_AQ_CTYPE_CQ;
 379         aq->op = NIX_AQ_INSTOP_WRITE;
 380
 381         aq->cq.ena = 0;
 382         aq->cq_mask.ena = ~(aq->cq_mask.ena);
 383
 384         rc = otx2_mbox_process(mbox);
 385         if (rc < 0) {
 386                 otx2_err("Failed to disable cq context");
 387                 return rc;
 388         }
 389
 390         return 0;
 391 }
 392
 393 static inline int
 394 nix_get_data_off(struct otx2_eth_dev *dev)
 395 {
 396         return otx2_ethdev_is_ptp_en(dev) ? NIX_TIMESYNC_RX_OFFSET : 0;
 397 }
 398
 399 uint64_t
 400 otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id)
 401 {
 402         struct rte_mbuf mb_def;
 403         uint64_t *tmp;
 404
 405         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) % 8 != 0);
 406         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, refcnt) -
 407                                 offsetof(struct rte_mbuf, data_off) != 2);
 408         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, nb_segs) -
 409                                 offsetof(struct rte_mbuf, data_off) != 4);
 410         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, port) -
 411                                 offsetof(struct rte_mbuf, data_off) != 6);
 412         mb_def.nb_segs = 1;
 413         mb_def.data_off = RTE_PKTMBUF_HEADROOM + nix_get_data_off(dev);
 414         mb_def.port = port_id;
 415         rte_mbuf_refcnt_set(&mb_def, 1);
 416
 417         /* Prevent compiler reordering: rearm_data covers previous fields */
 418         rte_compiler_barrier();
 419         tmp = (uint64_t *)&mb_def.rearm_data;
 420
 421         return *tmp;
 422 }
 423
 424 static void
 425 otx2_nix_rx_queue_release(void *rx_queue)
 426 {
 427         struct otx2_eth_rxq *rxq = rx_queue;
 428
 429         if (!rxq)
 430                 return;
 431
 432         otx2_nix_dbg("Releasing rxq %u", rxq->rq);
 433         nix_cq_rq_uninit(rxq->eth_dev, rxq);
 434         rte_free(rx_queue);
 435 }
 436
 437 static int
 438 otx2_nix_rx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t rq,
 439                         uint16_t nb_desc, unsigned int socket,
 440                         const struct rte_eth_rxconf *rx_conf,
 441                         struct rte_mempool *mp)
 442 {
 443         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 444         struct rte_mempool_ops *ops;
 445         struct otx2_eth_rxq *rxq;
 446         const char *platform_ops;
 447         enum nix_q_size_e qsize;
 448         uint64_t offloads;
 449         int rc;
 450
 451         rc = -EINVAL;
 452
 453         /* Compile time check to make sure all fast path elements in a CL */
 454         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_rxq, slow_path_start) >= 128);
 455
 456         /* Sanity checks */
 457         if (rx_conf->rx_deferred_start == 1) {
 458                 otx2_err("Deferred Rx start is not supported");
 459                 goto fail;
 460         }
 461
 462         platform_ops = rte_mbuf_platform_mempool_ops();
 463         /* This driver needs octeontx2_npa mempool ops to work */
 464         ops = rte_mempool_get_ops(mp->ops_index);
 465         if (strncmp(ops->name, platform_ops, RTE_MEMPOOL_OPS_NAMESIZE)) {
 466                 otx2_err("mempool ops should be of octeontx2_npa type");
 467                 goto fail;
 468         }
 469
 470         if (mp->pool_id == 0) {
 471                 otx2_err("Invalid pool_id");
 472                 goto fail;
 473         }
 474
 475         /* Free memory prior to re-allocation if needed */
 476         if (eth_dev->data->rx_queues[rq] != NULL) {
 477                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", rq);
 478                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[rq]);
 479                 eth_dev->data->rx_queues[rq] = NULL;
 480         }
 481
 482         offloads = rx_conf->offloads | eth_dev->data->dev_conf.rxmode.offloads;
 483         dev->rx_offloads |= offloads;
 484
 485         /* Find the CQ queue size */
 486         qsize = nix_qsize_clampup_get(dev, nb_desc);
 487         /* Allocate rxq memory */
 488         rxq = rte_zmalloc_socket("otx2 rxq", sizeof(*rxq), OTX2_ALIGN, socket);
 489         if (rxq == NULL) {
 490                 otx2_err("Failed to allocate rq=%d", rq);
 491                 rc = -ENOMEM;
 492                 goto fail;
 493         }
 494
 495         rxq->eth_dev = eth_dev;
 496         rxq->rq = rq;
 497         rxq->cq_door = dev->base + NIX_LF_CQ_OP_DOOR;
 498         rxq->cq_status = (int64_t *)(dev->base + NIX_LF_CQ_OP_STATUS);
 499         rxq->wdata = (uint64_t)rq << 32;
 500         rxq->aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 501         rxq->mbuf_initializer = otx2_nix_rxq_mbuf_setup(dev,
 502                                                         eth_dev->data->port_id);
 503         rxq->offloads = offloads;
 504         rxq->pool = mp;
 505         rxq->qlen = nix_qsize_to_val(qsize);
 506         rxq->qsize = qsize;
 507         rxq->lookup_mem = otx2_nix_fastpath_lookup_mem_get();
 508         rxq->tstamp = &dev->tstamp;
 509
 510         /* Alloc completion queue */
 511         rc = nix_cq_rq_init(eth_dev, dev, rq, rxq, mp);
 512         if (rc) {
 513                 otx2_err("Failed to allocate rxq=%u", rq);
 514                 goto free_rxq;
 515         }
 516
 517         rxq->qconf.socket_id = socket;
 518         rxq->qconf.nb_desc = nb_desc;
 519         rxq->qconf.mempool = mp;
 520         memcpy(&rxq->qconf.conf.rx, rx_conf, sizeof(struct rte_eth_rxconf));
 521
 522         nix_rx_queue_reset(rxq);
 523         otx2_nix_dbg("rq=%d pool=%s qsize=%d nb_desc=%d->%d",
 524                      rq, mp->name, qsize, nb_desc, rxq->qlen);
 525
 526         eth_dev->data->rx_queues[rq] = rxq;
 527         eth_dev->data->rx_queue_state[rq] = RTE_ETH_QUEUE_STATE_STOPPED;
 528
 529         /* Calculating delta and freq mult between PTP HI clock and tsc.
 530          * These are needed in deriving raw clock value from tsc counter.
 531          * read_clock eth op returns raw clock value.
 532          */
 533         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
 534             otx2_ethdev_is_ptp_en(dev)) {
 535                 rc = otx2_nix_raw_clock_tsc_conv(dev);
 536                 if (rc) {
 537                         otx2_err("Failed to calculate delta and freq mult");
 538                         goto fail;
 539                 }
 540         }
 541
 542         return 0;
 543
 544 free_rxq:
 545         otx2_nix_rx_queue_release(rxq);
 546 fail:
 547         return rc;
 548 }
 549
 550 static inline uint8_t
 551 nix_sq_max_sqe_sz(struct otx2_eth_txq *txq)
 552 {
 553         /*
 554          * Maximum three segments can be supported with W8, Choose
 555          * NIX_MAXSQESZ_W16 for multi segment offload.
 556          */
 557         if (txq->offloads & DEV_TX_OFFLOAD_MULTI_SEGS)
 558                 return NIX_MAXSQESZ_W16;
 559         else
 560                 return NIX_MAXSQESZ_W8;
 561 }
 562
 563 static uint16_t
 564 nix_rx_offload_flags(struct rte_eth_dev *eth_dev)
 565 {
 566         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 567         struct rte_eth_dev_data *data = eth_dev->data;
 568         struct rte_eth_conf *conf = &data->dev_conf;
 569         struct rte_eth_rxmode *rxmode = &conf->rxmode;
 570         uint16_t flags = 0;
 571
 572         if (rxmode->mq_mode == ETH_MQ_RX_RSS)
 573                 flags |= NIX_RX_OFFLOAD_RSS_F;
 574
 575         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
 576                          DEV_RX_OFFLOAD_UDP_CKSUM))
 577                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 578
 579         if (dev->rx_offloads & (DEV_RX_OFFLOAD_IPV4_CKSUM |
 580                                 DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM))
 581                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 582
 583         if (dev->rx_offloads & DEV_RX_OFFLOAD_SCATTER)
 584                 flags |= NIX_RX_MULTI_SEG_F;
 585
 586         if (dev->rx_offloads & (DEV_RX_OFFLOAD_VLAN_STRIP |
 587                                 DEV_RX_OFFLOAD_QINQ_STRIP))
 588                 flags |= NIX_RX_OFFLOAD_VLAN_STRIP_F;
 589
 590         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 591                 flags |= NIX_RX_OFFLOAD_TSTAMP_F;
 592
 593         return flags;
 594 }
 595
 596 static uint16_t
 597 nix_tx_offload_flags(struct rte_eth_dev *eth_dev)
 598 {
 599         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 600         uint64_t conf = dev->tx_offloads;
 601         uint16_t flags = 0;
 602
 603         /* Fastpath is dependent on these enums */
 604         RTE_BUILD_BUG_ON(PKT_TX_TCP_CKSUM != (1ULL << 52));
 605         RTE_BUILD_BUG_ON(PKT_TX_SCTP_CKSUM != (2ULL << 52));
 606         RTE_BUILD_BUG_ON(PKT_TX_UDP_CKSUM != (3ULL << 52));
 607         RTE_BUILD_BUG_ON(PKT_TX_IP_CKSUM != (1ULL << 54));
 608         RTE_BUILD_BUG_ON(PKT_TX_IPV4 != (1ULL << 55));
 609         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IP_CKSUM != (1ULL << 58));
 610         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV4 != (1ULL << 59));
 611         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV6 != (1ULL << 60));
 612         RTE_BUILD_BUG_ON(PKT_TX_OUTER_UDP_CKSUM != (1ULL << 41));
 613         RTE_BUILD_BUG_ON(RTE_MBUF_L2_LEN_BITS != 7);
 614         RTE_BUILD_BUG_ON(RTE_MBUF_L3_LEN_BITS != 9);
 615         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL2_LEN_BITS != 7);
 616         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL3_LEN_BITS != 9);
 617         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) !=
 618                          offsetof(struct rte_mbuf, buf_iova) + 8);
 619         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
 620                          offsetof(struct rte_mbuf, buf_iova) + 16);
 621         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
 622                          offsetof(struct rte_mbuf, ol_flags) + 12);
 623         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, tx_offload) !=
 624                          offsetof(struct rte_mbuf, pool) + 2 * sizeof(void *));
 625
 626         if (conf & DEV_TX_OFFLOAD_VLAN_INSERT ||
 627             conf & DEV_TX_OFFLOAD_QINQ_INSERT)
 628                 flags |= NIX_TX_OFFLOAD_VLAN_QINQ_F;
 629
 630         if (conf & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM ||
 631             conf & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM)
 632                 flags |= NIX_TX_OFFLOAD_OL3_OL4_CSUM_F;
 633
 634         if (conf & DEV_TX_OFFLOAD_IPV4_CKSUM ||
 635             conf & DEV_TX_OFFLOAD_TCP_CKSUM ||
 636             conf & DEV_TX_OFFLOAD_UDP_CKSUM ||
 637             conf & DEV_TX_OFFLOAD_SCTP_CKSUM)
 638                 flags |= NIX_TX_OFFLOAD_L3_L4_CSUM_F;
 639
 640         if (!(conf & DEV_TX_OFFLOAD_MBUF_FAST_FREE))
 641                 flags |= NIX_TX_OFFLOAD_MBUF_NOFF_F;
 642
 643         if (conf & DEV_TX_OFFLOAD_MULTI_SEGS)
 644                 flags |= NIX_TX_MULTI_SEG_F;
 645
 646         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 647                 flags |= NIX_TX_OFFLOAD_TSTAMP_F;
 648
 649         return flags;
 650 }
 651
 652 static int
 653 nix_sq_init(struct otx2_eth_txq *txq)
 654 {
 655         struct otx2_eth_dev *dev = txq->dev;
 656         struct otx2_mbox *mbox = dev->mbox;
 657         struct nix_aq_enq_req *sq;
 658         uint32_t rr_quantum;
 659         uint16_t smq;
 660         int rc;
 661
 662         if (txq->sqb_pool->pool_id == 0)
 663                 return -EINVAL;
 664
 665         rc = otx2_nix_tm_get_leaf_data(dev, txq->sq, &rr_quantum, &smq);
 666         if (rc) {
 667                 otx2_err("Failed to get sq->smq(leaf node), rc=%d", rc);
 668                 return rc;
 669         }
 670
 671         sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 672         sq->qidx = txq->sq;
 673         sq->ctype = NIX_AQ_CTYPE_SQ;
 674         sq->op = NIX_AQ_INSTOP_INIT;
 675         sq->sq.max_sqe_size = nix_sq_max_sqe_sz(txq);
 676
 677         sq->sq.smq = smq;
 678         sq->sq.smq_rr_quantum = rr_quantum;
 679         sq->sq.default_chan = dev->tx_chan_base;
 680         sq->sq.sqe_stype = NIX_STYPE_STF;
 681         sq->sq.ena = 1;
 682         if (sq->sq.max_sqe_size == NIX_MAXSQESZ_W8)
 683                 sq->sq.sqe_stype = NIX_STYPE_STP;
 684         sq->sq.sqb_aura =
 685                 npa_lf_aura_handle_to_aura(txq->sqb_pool->pool_id);
 686         sq->sq.sq_int_ena = BIT(NIX_SQINT_LMT_ERR);
 687         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SQB_ALLOC_FAIL);
 688         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SEND_ERR);
 689         sq->sq.sq_int_ena |= BIT(NIX_SQINT_MNQ_ERR);
 690
 691         /* Many to one reduction */
 692         sq->sq.qint_idx = txq->sq % dev->qints;
 693
 694         return otx2_mbox_process(mbox);
 695 }
 696
 697 static int
 698 nix_sq_uninit(struct otx2_eth_txq *txq)
 699 {
 700         struct otx2_eth_dev *dev = txq->dev;
 701         struct otx2_mbox *mbox = dev->mbox;
 702         struct ndc_sync_op *ndc_req;
 703         struct nix_aq_enq_rsp *rsp;
 704         struct nix_aq_enq_req *aq;
 705         uint16_t sqes_per_sqb;
 706         void *sqb_buf;
 707         int rc, count;
 708
 709         otx2_nix_dbg("Cleaning up sq %u", txq->sq);
 710
 711         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 712         aq->qidx = txq->sq;
 713         aq->ctype = NIX_AQ_CTYPE_SQ;
 714         aq->op = NIX_AQ_INSTOP_READ;
 715
 716         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 717         if (rc)
 718                 return rc;
 719
 720         /* Check if sq is already cleaned up */
 721         if (!rsp->sq.ena)
 722                 return 0;
 723
 724         /* Disable sq */
 725         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 726         aq->qidx = txq->sq;
 727         aq->ctype = NIX_AQ_CTYPE_SQ;
 728         aq->op = NIX_AQ_INSTOP_WRITE;
 729
 730         aq->sq_mask.ena = ~aq->sq_mask.ena;
 731         aq->sq.ena = 0;
 732
 733         rc = otx2_mbox_process(mbox);
 734         if (rc)
 735                 return rc;
 736
 737         /* Read SQ and free sqb's */
 738         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 739         aq->qidx = txq->sq;
 740         aq->ctype = NIX_AQ_CTYPE_SQ;
 741         aq->op = NIX_AQ_INSTOP_READ;
 742
 743         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 744         if (rc)
 745                 return rc;
 746
 747         if (aq->sq.smq_pend)
 748                 otx2_err("SQ has pending sqe's");
 749
 750         count = aq->sq.sqb_count;
 751         sqes_per_sqb = 1 << txq->sqes_per_sqb_log2;
 752         /* Free SQB's that are used */
 753         sqb_buf = (void *)rsp->sq.head_sqb;
 754         while (count) {
 755                 void *next_sqb;
 756
 757                 next_sqb = *(void **)((uintptr_t)sqb_buf + ((sqes_per_sqb - 1) *
 758                                       nix_sq_max_sqe_sz(txq)));
 759                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 760                                     (uint64_t)sqb_buf);
 761                 sqb_buf = next_sqb;
 762                 count--;
 763         }
 764
 765         /* Free next to use sqb */
 766         if (rsp->sq.next_sqb)
 767                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 768                                     rsp->sq.next_sqb);
 769
 770         /* Sync NDC-NIX-TX for LF */
 771         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 772         ndc_req->nix_lf_tx_sync = 1;
 773         rc = otx2_mbox_process(mbox);
 774         if (rc)
 775                 otx2_err("Error on NDC-NIX-TX LF sync, rc %d", rc);
 776
 777         return rc;
 778 }
 779
 780 static int
 781 nix_sqb_aura_limit_cfg(struct rte_mempool *mp, uint16_t nb_sqb_bufs)
 782 {
 783         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 784         struct npa_aq_enq_req *aura_req;
 785
 786         aura_req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 787         aura_req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 788         aura_req->ctype = NPA_AQ_CTYPE_AURA;
 789         aura_req->op = NPA_AQ_INSTOP_WRITE;
 790
 791         aura_req->aura.limit = nb_sqb_bufs;
 792         aura_req->aura_mask.limit = ~(aura_req->aura_mask.limit);
 793
 794         return otx2_mbox_process(npa_lf->mbox);
 795 }
 796
 797 static int
 798 nix_alloc_sqb_pool(int port, struct otx2_eth_txq *txq, uint16_t nb_desc)
 799 {
 800         struct otx2_eth_dev *dev = txq->dev;
 801         uint16_t sqes_per_sqb, nb_sqb_bufs;
 802         char name[RTE_MEMPOOL_NAMESIZE];
 803         struct rte_mempool_objsz sz;
 804         struct npa_aura_s *aura;
 805         uint32_t tmp, blk_sz;
 806
 807         aura = (struct npa_aura_s *)((uintptr_t)txq->fc_mem + OTX2_ALIGN);
 808         snprintf(name, sizeof(name), "otx2_sqb_pool_%d_%d", port, txq->sq);
 809         blk_sz = dev->sqb_size;
 810
 811         if (nix_sq_max_sqe_sz(txq) == NIX_MAXSQESZ_W16)
 812                 sqes_per_sqb = (dev->sqb_size / 8) / 16;
 813         else
 814                 sqes_per_sqb = (dev->sqb_size / 8) / 8;
 815
 816         nb_sqb_bufs = nb_desc / sqes_per_sqb;
 817         /* Clamp up to devarg passed SQB count */
 818         nb_sqb_bufs =  RTE_MIN(dev->max_sqb_count, RTE_MAX(NIX_DEF_SQB,
 819                               nb_sqb_bufs + NIX_SQB_LIST_SPACE));
 820
 821         txq->sqb_pool = rte_mempool_create_empty(name, NIX_MAX_SQB, blk_sz,
 822                                                  0, 0, dev->node,
 823                                                  MEMPOOL_F_NO_SPREAD);
 824         txq->nb_sqb_bufs = nb_sqb_bufs;
 825         txq->sqes_per_sqb_log2 = (uint16_t)rte_log2_u32(sqes_per_sqb);
 826         txq->nb_sqb_bufs_adj = nb_sqb_bufs -
 827                 RTE_ALIGN_MUL_CEIL(nb_sqb_bufs, sqes_per_sqb) / sqes_per_sqb;
 828         txq->nb_sqb_bufs_adj =
 829                 (NIX_SQB_LOWER_THRESH * txq->nb_sqb_bufs_adj) / 100;
 830
 831         if (txq->sqb_pool == NULL) {
 832                 otx2_err("Failed to allocate sqe mempool");
 833                 goto fail;
 834         }
 835
 836         memset(aura, 0, sizeof(*aura));
 837         aura->fc_ena = 1;
 838         aura->fc_addr = txq->fc_iova;
 839         aura->fc_hyst_bits = 0; /* Store count on all updates */
 840         if (rte_mempool_set_ops_byname(txq->sqb_pool, "octeontx2_npa", aura)) {
 841                 otx2_err("Failed to set ops for sqe mempool");
 842                 goto fail;
 843         }
 844         if (rte_mempool_populate_default(txq->sqb_pool) < 0) {
 845                 otx2_err("Failed to populate sqe mempool");
 846                 goto fail;
 847         }
 848
 849         tmp = rte_mempool_calc_obj_size(blk_sz, MEMPOOL_F_NO_SPREAD, &sz);
 850         if (dev->sqb_size != sz.elt_size) {
 851                 otx2_err("sqe pool block size is not expected %d != %d",
 852                          dev->sqb_size, tmp);
 853                 goto fail;
 854         }
 855
 856         nix_sqb_aura_limit_cfg(txq->sqb_pool, txq->nb_sqb_bufs);
 857
 858         return 0;
 859 fail:
 860         return -ENOMEM;
 861 }
 862
 863 void
 864 otx2_nix_form_default_desc(struct otx2_eth_txq *txq)
 865 {
 866         struct nix_send_ext_s *send_hdr_ext;
 867         struct nix_send_hdr_s *send_hdr;
 868         struct nix_send_mem_s *send_mem;
 869         union nix_send_sg_s *sg;
 870
 871         /* Initialize the fields based on basic single segment packet */
 872         memset(&txq->cmd, 0, sizeof(txq->cmd));
 873
 874         if (txq->dev->tx_offload_flags & NIX_TX_NEED_EXT_HDR) {
 875                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 876                 /* 2(HDR) + 2(EXT_HDR) + 1(SG) + 1(IOVA) = 6/2 - 1 = 2 */
 877                 send_hdr->w0.sizem1 = 2;
 878
 879                 send_hdr_ext = (struct nix_send_ext_s *)&txq->cmd[2];
 880                 send_hdr_ext->w0.subdc = NIX_SUBDC_EXT;
 881                 if (txq->dev->tx_offload_flags & NIX_TX_OFFLOAD_TSTAMP_F) {
 882                         /* Default: one seg packet would have:
 883                          * 2(HDR) + 2(EXT) + 1(SG) + 1(IOVA) + 2(MEM)
 884                          * => 8/2 - 1 = 3
 885                          */
 886                         send_hdr->w0.sizem1 = 3;
 887                         send_hdr_ext->w0.tstmp = 1;
 888
 889                         /* To calculate the offset for send_mem,
 890                          * send_hdr->w0.sizem1 * 2
 891                          */
 892                         send_mem = (struct nix_send_mem_s *)(txq->cmd +
 893                                                 (send_hdr->w0.sizem1 << 1));
 894                         send_mem->subdc = NIX_SUBDC_MEM;
 895                         send_mem->alg = NIX_SENDMEMALG_SETTSTMP;
 896                         send_mem->addr = txq->dev->tstamp.tx_tstamp_iova;
 897                 }
 898                 sg = (union nix_send_sg_s *)&txq->cmd[4];
 899         } else {
 900                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 901                 /* 2(HDR) + 1(SG) + 1(IOVA) = 4/2 - 1 = 1 */
 902                 send_hdr->w0.sizem1 = 1;
 903                 sg = (union nix_send_sg_s *)&txq->cmd[2];
 904         }
 905
 906         send_hdr->w0.sq = txq->sq;
 907         sg->subdc = NIX_SUBDC_SG;
 908         sg->segs = 1;
 909         sg->ld_type = NIX_SENDLDTYPE_LDD;
 910
 911         rte_smp_wmb();
 912 }
 913
 914 static void
 915 otx2_nix_tx_queue_release(void *_txq)
 916 {
 917         struct otx2_eth_txq *txq = _txq;
 918         struct rte_eth_dev *eth_dev;
 919
 920         if (!txq)
 921                 return;
 922
 923         eth_dev = txq->dev->eth_dev;
 924
 925         otx2_nix_dbg("Releasing txq %u", txq->sq);
 926
 927         /* Flush and disable tm */
 928         otx2_nix_tm_sw_xoff(txq, eth_dev->data->dev_started);
 929
 930         /* Free sqb's and disable sq */
 931         nix_sq_uninit(txq);
 932
 933         if (txq->sqb_pool) {
 934                 rte_mempool_free(txq->sqb_pool);
 935                 txq->sqb_pool = NULL;
 936         }
 937         rte_free(txq);
 938 }
 939
 940
 941 static int
 942 otx2_nix_tx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t sq,
 943                         uint16_t nb_desc, unsigned int socket_id,
 944                         const struct rte_eth_txconf *tx_conf)
 945 {
 946         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 947         const struct rte_memzone *fc;
 948         struct otx2_eth_txq *txq;
 949         uint64_t offloads;
 950         int rc;
 951
 952         rc = -EINVAL;
 953
 954         /* Compile time check to make sure all fast path elements in a CL */
 955         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_txq, slow_path_start) >= 128);
 956
 957         if (tx_conf->tx_deferred_start) {
 958                 otx2_err("Tx deferred start is not supported");
 959                 goto fail;
 960         }
 961
 962         /* Free memory prior to re-allocation if needed. */
 963         if (eth_dev->data->tx_queues[sq] != NULL) {
 964                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", sq);
 965                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[sq]);
 966                 eth_dev->data->tx_queues[sq] = NULL;
 967         }
 968
 969         /* Find the expected offloads for this queue */
 970         offloads = tx_conf->offloads | eth_dev->data->dev_conf.txmode.offloads;
 971
 972         /* Allocating tx queue data structure */
 973         txq = rte_zmalloc_socket("otx2_ethdev TX queue", sizeof(*txq),
 974                                  OTX2_ALIGN, socket_id);
 975         if (txq == NULL) {
 976                 otx2_err("Failed to alloc txq=%d", sq);
 977                 rc = -ENOMEM;
 978                 goto fail;
 979         }
 980         txq->sq = sq;
 981         txq->dev = dev;
 982         txq->sqb_pool = NULL;
 983         txq->offloads = offloads;
 984         dev->tx_offloads |= offloads;
 985
 986         /*
 987          * Allocate memory for flow control updates from HW.
 988          * Alloc one cache line, so that fits all FC_STYPE modes.
 989          */
 990         fc = rte_eth_dma_zone_reserve(eth_dev, "fcmem", sq,
 991                                       OTX2_ALIGN + sizeof(struct npa_aura_s),
 992                                       OTX2_ALIGN, dev->node);
 993         if (fc == NULL) {
 994                 otx2_err("Failed to allocate mem for fcmem");
 995                 rc = -ENOMEM;
 996                 goto free_txq;
 997         }
 998         txq->fc_iova = fc->iova;
 999         txq->fc_mem = fc->addr;
1000
1001         /* Initialize the aura sqb pool */
1002         rc = nix_alloc_sqb_pool(eth_dev->data->port_id, txq, nb_desc);
1003         if (rc) {
1004                 otx2_err("Failed to alloc sqe pool rc=%d", rc);
1005                 goto free_txq;
1006         }
1007
1008         /* Initialize the SQ */
1009         rc = nix_sq_init(txq);
1010         if (rc) {
1011                 otx2_err("Failed to init sq=%d context", sq);
1012                 goto free_txq;
1013         }
1014
1015         txq->fc_cache_pkts = 0;
1016         txq->io_addr = dev->base + NIX_LF_OP_SENDX(0);
1017         /* Evenly distribute LMT slot for each sq */
1018         txq->lmt_addr = (void *)(dev->lmt_addr + ((sq & LMT_SLOT_MASK) << 12));
1019
1020         txq->qconf.socket_id = socket_id;
1021         txq->qconf.nb_desc = nb_desc;
1022         memcpy(&txq->qconf.conf.tx, tx_conf, sizeof(struct rte_eth_txconf));
1023
1024         otx2_nix_form_default_desc(txq);
1025
1026         otx2_nix_dbg("sq=%d fc=%p offload=0x%" PRIx64 " sqb=0x%" PRIx64 ""
1027                      " lmt_addr=%p nb_sqb_bufs=%d sqes_per_sqb_log2=%d", sq,
1028                      fc->addr, offloads, txq->sqb_pool->pool_id, txq->lmt_addr,
1029                      txq->nb_sqb_bufs, txq->sqes_per_sqb_log2);
1030         eth_dev->data->tx_queues[sq] = txq;
1031         eth_dev->data->tx_queue_state[sq] = RTE_ETH_QUEUE_STATE_STOPPED;
1032         return 0;
1033
1034 free_txq:
1035         otx2_nix_tx_queue_release(txq);
1036 fail:
1037         return rc;
1038 }
1039
1040 static int
1041 nix_store_queue_cfg_and_then_release(struct rte_eth_dev *eth_dev)
1042 {
1043         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1044         struct otx2_eth_qconf *tx_qconf = NULL;
1045         struct otx2_eth_qconf *rx_qconf = NULL;
1046         struct otx2_eth_txq **txq;
1047         struct otx2_eth_rxq **rxq;
1048         int i, nb_rxq, nb_txq;
1049
1050         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1051         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1052
1053         tx_qconf = malloc(nb_txq * sizeof(*tx_qconf));
1054         if (tx_qconf == NULL) {
1055                 otx2_err("Failed to allocate memory for tx_qconf");
1056                 goto fail;
1057         }
1058
1059         rx_qconf = malloc(nb_rxq * sizeof(*rx_qconf));
1060         if (rx_qconf == NULL) {
1061                 otx2_err("Failed to allocate memory for rx_qconf");
1062                 goto fail;
1063         }
1064
1065         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1066         for (i = 0; i < nb_txq; i++) {
1067                 if (txq[i] == NULL) {
1068                         otx2_err("txq[%d] is already released", i);
1069                         goto fail;
1070                 }
1071                 memcpy(&tx_qconf[i], &txq[i]->qconf, sizeof(*tx_qconf));
1072                 otx2_nix_tx_queue_release(txq[i]);
1073                 eth_dev->data->tx_queues[i] = NULL;
1074         }
1075
1076         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1077         for (i = 0; i < nb_rxq; i++) {
1078                 if (rxq[i] == NULL) {
1079                         otx2_err("rxq[%d] is already released", i);
1080                         goto fail;
1081                 }
1082                 memcpy(&rx_qconf[i], &rxq[i]->qconf, sizeof(*rx_qconf));
1083                 otx2_nix_rx_queue_release(rxq[i]);
1084                 eth_dev->data->rx_queues[i] = NULL;
1085         }
1086
1087         dev->tx_qconf = tx_qconf;
1088         dev->rx_qconf = rx_qconf;
1089         return 0;
1090
1091 fail:
1092         if (tx_qconf)
1093                 free(tx_qconf);
1094         if (rx_qconf)
1095                 free(rx_qconf);
1096
1097         return -ENOMEM;
1098 }
1099
1100 static int
1101 nix_restore_queue_cfg(struct rte_eth_dev *eth_dev)
1102 {
1103         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1104         struct otx2_eth_qconf *tx_qconf = dev->tx_qconf;
1105         struct otx2_eth_qconf *rx_qconf = dev->rx_qconf;
1106         struct otx2_eth_txq **txq;
1107         struct otx2_eth_rxq **rxq;
1108         int rc, i, nb_rxq, nb_txq;
1109
1110         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1111         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1112
1113         rc = -ENOMEM;
1114         /* Setup tx & rx queues with previous configuration so
1115          * that the queues can be functional in cases like ports
1116          * are started without re configuring queues.
1117          *
1118          * Usual re config sequence is like below:
1119          * port_configure() {
1120          *      if(reconfigure) {
1121          *              queue_release()
1122          *              queue_setup()
1123          *      }
1124          *      queue_configure() {
1125          *              queue_release()
1126          *              queue_setup()
1127          *      }
1128          * }
1129          * port_start()
1130          *
1131          * In some application's control path, queue_configure() would
1132          * NOT be invoked for TXQs/RXQs in port_configure().
1133          * In such cases, queues can be functional after start as the
1134          * queues are already setup in port_configure().
1135          */
1136         for (i = 0; i < nb_txq; i++) {
1137                 rc = otx2_nix_tx_queue_setup(eth_dev, i, tx_qconf[i].nb_desc,
1138                                              tx_qconf[i].socket_id,
1139                                              &tx_qconf[i].conf.tx);
1140                 if (rc) {
1141                         otx2_err("Failed to setup tx queue rc=%d", rc);
1142                         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1143                         for (i -= 1; i >= 0; i--)
1144                                 otx2_nix_tx_queue_release(txq[i]);
1145                         goto fail;
1146                 }
1147         }
1148
1149         free(tx_qconf); tx_qconf = NULL;
1150
1151         for (i = 0; i < nb_rxq; i++) {
1152                 rc = otx2_nix_rx_queue_setup(eth_dev, i, rx_qconf[i].nb_desc,
1153                                              rx_qconf[i].socket_id,
1154                                              &rx_qconf[i].conf.rx,
1155                                              rx_qconf[i].mempool);
1156                 if (rc) {
1157                         otx2_err("Failed to setup rx queue rc=%d", rc);
1158                         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1159                         for (i -= 1; i >= 0; i--)
1160                                 otx2_nix_rx_queue_release(rxq[i]);
1161                         goto release_tx_queues;
1162                 }
1163         }
1164
1165         free(rx_qconf); rx_qconf = NULL;
1166
1167         return 0;
1168
1169 release_tx_queues:
1170         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1171         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1172                 otx2_nix_tx_queue_release(txq[i]);
1173 fail:
1174         if (tx_qconf)
1175                 free(tx_qconf);
1176         if (rx_qconf)
1177                 free(rx_qconf);
1178
1179         return rc;
1180 }
1181
1182 static uint16_t
1183 nix_eth_nop_burst(void *queue, struct rte_mbuf **mbufs, uint16_t pkts)
1184 {
1185         RTE_SET_USED(queue);
1186         RTE_SET_USED(mbufs);
1187         RTE_SET_USED(pkts);
1188
1189         return 0;
1190 }
1191
1192 static void
1193 nix_set_nop_rxtx_function(struct rte_eth_dev *eth_dev)
1194 {
1195         /* These dummy functions are required for supporting
1196          * some applications which reconfigure queues without
1197          * stopping tx burst and rx burst threads(eg kni app)
1198          * When the queues context is saved, txq/rxqs are released
1199          * which caused app crash since rx/tx burst is still
1200          * on different lcores
1201          */
1202         eth_dev->tx_pkt_burst = nix_eth_nop_burst;
1203         eth_dev->rx_pkt_burst = nix_eth_nop_burst;
1204         rte_mb();
1205 }
1206
1207 static int
1208 otx2_nix_configure(struct rte_eth_dev *eth_dev)
1209 {
1210         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1211         struct rte_eth_dev_data *data = eth_dev->data;
1212         struct rte_eth_conf *conf = &data->dev_conf;
1213         struct rte_eth_rxmode *rxmode = &conf->rxmode;
1214         struct rte_eth_txmode *txmode = &conf->txmode;
1215         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
1216         struct rte_ether_addr *ea;
1217         uint8_t nb_rxq, nb_txq;
1218         int rc;
1219
1220         rc = -EINVAL;
1221
1222         /* Sanity checks */
1223         if (rte_eal_has_hugepages() == 0) {
1224                 otx2_err("Huge page is not configured");
1225                 goto fail_configure;
1226         }
1227
1228         if (conf->link_speeds & ETH_LINK_SPEED_FIXED) {
1229                 otx2_err("Setting link speed/duplex not supported");
1230                 goto fail_configure;
1231         }
1232
1233         if (conf->dcb_capability_en == 1) {
1234                 otx2_err("dcb enable is not supported");
1235                 goto fail_configure;
1236         }
1237
1238         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
1239                 otx2_err("Flow director is not supported");
1240                 goto fail_configure;
1241         }
1242
1243         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
1244             rxmode->mq_mode != ETH_MQ_RX_RSS) {
1245                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
1246                 goto fail_configure;
1247         }
1248
1249         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
1250                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
1251                 goto fail_configure;
1252         }
1253
1254         if (otx2_dev_is_Ax(dev) &&
1255             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
1256             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
1257             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
1258                 otx2_err("Outer IP and SCTP checksum unsupported");
1259                 goto fail_configure;
1260         }
1261
1262         /* Free the resources allocated from the previous configure */
1263         if (dev->configured == 1) {
1264                 otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1265                 otx2_nix_vlan_fini(eth_dev);
1266                 otx2_flow_free_all_resources(dev);
1267                 oxt2_nix_unregister_queue_irqs(eth_dev);
1268                 if (eth_dev->data->dev_conf.intr_conf.rxq)
1269                         oxt2_nix_unregister_cq_irqs(eth_dev);
1270                 nix_set_nop_rxtx_function(eth_dev);
1271                 rc = nix_store_queue_cfg_and_then_release(eth_dev);
1272                 if (rc)
1273                         goto fail_configure;
1274                 otx2_nix_tm_fini(eth_dev);
1275                 nix_lf_free(dev);
1276         }
1277
1278         dev->rx_offloads = rxmode->offloads;
1279         dev->tx_offloads = txmode->offloads;
1280         dev->rx_offload_flags |= nix_rx_offload_flags(eth_dev);
1281         dev->tx_offload_flags |= nix_tx_offload_flags(eth_dev);
1282         dev->rss_info.rss_grps = NIX_RSS_GRPS;
1283
1284         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
1285         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
1286
1287         /* Alloc a nix lf */
1288         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
1289         if (rc) {
1290                 otx2_err("Failed to init nix_lf rc=%d", rc);
1291                 goto fail_offloads;
1292         }
1293
1294         /* Configure RSS */
1295         rc = otx2_nix_rss_config(eth_dev);
1296         if (rc) {
1297                 otx2_err("Failed to configure rss rc=%d", rc);
1298                 goto free_nix_lf;
1299         }
1300
1301         /* Init the default TM scheduler hierarchy */
1302         rc = otx2_nix_tm_init_default(eth_dev);
1303         if (rc) {
1304                 otx2_err("Failed to init traffic manager rc=%d", rc);
1305                 goto free_nix_lf;
1306         }
1307
1308         rc = otx2_nix_vlan_offload_init(eth_dev);
1309         if (rc) {
1310                 otx2_err("Failed to init vlan offload rc=%d", rc);
1311                 goto tm_fini;
1312         }
1313
1314         /* Register queue IRQs */
1315         rc = oxt2_nix_register_queue_irqs(eth_dev);
1316         if (rc) {
1317                 otx2_err("Failed to register queue interrupts rc=%d", rc);
1318                 goto vlan_fini;
1319         }
1320
1321         /* Register cq IRQs */
1322         if (eth_dev->data->dev_conf.intr_conf.rxq) {
1323                 if (eth_dev->data->nb_rx_queues > dev->cints) {
1324                         otx2_err("Rx interrupt cannot be enabled, rxq > %d",
1325                                  dev->cints);
1326                         goto q_irq_fini;
1327                 }
1328                 /* Rx interrupt feature cannot work with vector mode because,
1329                  * vector mode doesn't process packets unless min 4 pkts are
1330                  * received, while cq interrupts are generated even for 1 pkt
1331                  * in the CQ.
1332                  */
1333                 dev->scalar_ena = true;
1334
1335                 rc = oxt2_nix_register_cq_irqs(eth_dev);
1336                 if (rc) {
1337                         otx2_err("Failed to register CQ interrupts rc=%d", rc);
1338                         goto q_irq_fini;
1339                 }
1340         }
1341
1342         /* Configure loop back mode */
1343         rc = cgx_intlbk_enable(dev, eth_dev->data->dev_conf.lpbk_mode);
1344         if (rc) {
1345                 otx2_err("Failed to configure cgx loop back mode rc=%d", rc);
1346                 goto q_irq_fini;
1347         }
1348
1349         rc = otx2_nix_rxchan_bpid_cfg(eth_dev, true);
1350         if (rc) {
1351                 otx2_err("Failed to configure nix rx chan bpid cfg rc=%d", rc);
1352                 goto q_irq_fini;
1353         }
1354
1355         /*
1356          * Restore queue config when reconfigure followed by
1357          * reconfigure and no queue configure invoked from application case.
1358          */
1359         if (dev->configured == 1) {
1360                 rc = nix_restore_queue_cfg(eth_dev);
1361                 if (rc)
1362                         goto cq_fini;
1363         }
1364
1365         /* Update the mac address */
1366         ea = eth_dev->data->mac_addrs;
1367         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1368         if (rte_is_zero_ether_addr(ea))
1369                 rte_eth_random_addr((uint8_t *)ea);
1370
1371         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
1372
1373         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
1374                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
1375                 " rx_flags=0x%x tx_flags=0x%x",
1376                 eth_dev->data->port_id, ea_fmt, nb_rxq,
1377                 nb_txq, dev->rx_offloads, dev->tx_offloads,
1378                 dev->rx_offload_flags, dev->tx_offload_flags);
1379
1380         /* All good */
1381         dev->configured = 1;
1382         dev->configured_nb_rx_qs = data->nb_rx_queues;
1383         dev->configured_nb_tx_qs = data->nb_tx_queues;
1384         return 0;
1385
1386 cq_fini:
1387         oxt2_nix_unregister_cq_irqs(eth_dev);
1388 q_irq_fini:
1389         oxt2_nix_unregister_queue_irqs(eth_dev);
1390 vlan_fini:
1391         otx2_nix_vlan_fini(eth_dev);
1392 tm_fini:
1393         otx2_nix_tm_fini(eth_dev);
1394 free_nix_lf:
1395         nix_lf_free(dev);
1396 fail_offloads:
1397         dev->rx_offload_flags &= ~nix_rx_offload_flags(eth_dev);
1398         dev->tx_offload_flags &= ~nix_tx_offload_flags(eth_dev);
1399 fail_configure:
1400         dev->configured = 0;
1401         return rc;
1402 }
1403
1404 int
1405 otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1406 {
1407         struct rte_eth_dev_data *data = eth_dev->data;
1408         struct otx2_eth_txq *txq;
1409         int rc = -EINVAL;
1410
1411         txq = eth_dev->data->tx_queues[qidx];
1412
1413         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1414                 return 0;
1415
1416         rc = otx2_nix_sq_sqb_aura_fc(txq, true);
1417         if (rc) {
1418                 otx2_err("Failed to enable sqb aura fc, txq=%u, rc=%d",
1419                          qidx, rc);
1420                 goto done;
1421         }
1422
1423         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1424
1425 done:
1426         return rc;
1427 }
1428
1429 int
1430 otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1431 {
1432         struct rte_eth_dev_data *data = eth_dev->data;
1433         struct otx2_eth_txq *txq;
1434         int rc;
1435
1436         txq = eth_dev->data->tx_queues[qidx];
1437
1438         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1439                 return 0;
1440
1441         txq->fc_cache_pkts = 0;
1442
1443         rc = otx2_nix_sq_sqb_aura_fc(txq, false);
1444         if (rc) {
1445                 otx2_err("Failed to disable sqb aura fc, txq=%u, rc=%d",
1446                          qidx, rc);
1447                 goto done;
1448         }
1449
1450         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1451
1452 done:
1453         return rc;
1454 }
1455
1456 static int
1457 otx2_nix_rx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1458 {
1459         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1460         struct rte_eth_dev_data *data = eth_dev->data;
1461         int rc;
1462
1463         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1464                 return 0;
1465
1466         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, true);
1467         if (rc) {
1468                 otx2_err("Failed to enable rxq=%u, rc=%d", qidx, rc);
1469                 goto done;
1470         }
1471
1472         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1473
1474 done:
1475         return rc;
1476 }
1477
1478 static int
1479 otx2_nix_rx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1480 {
1481         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1482         struct rte_eth_dev_data *data = eth_dev->data;
1483         int rc;
1484
1485         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1486                 return 0;
1487
1488         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, false);
1489         if (rc) {
1490                 otx2_err("Failed to disable rxq=%u, rc=%d", qidx, rc);
1491                 goto done;
1492         }
1493
1494         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1495
1496 done:
1497         return rc;
1498 }
1499
1500 static void
1501 otx2_nix_dev_stop(struct rte_eth_dev *eth_dev)
1502 {
1503         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1504         struct rte_mbuf *rx_pkts[32];
1505         struct otx2_eth_rxq *rxq;
1506         int count, i, j, rc;
1507
1508         nix_cgx_stop_link_event(dev);
1509         npc_rx_disable(dev);
1510
1511         /* Stop rx queues and free up pkts pending */
1512         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1513                 rc = otx2_nix_rx_queue_stop(eth_dev, i);
1514                 if (rc)
1515                         continue;
1516
1517                 rxq = eth_dev->data->rx_queues[i];
1518                 count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1519                 while (count) {
1520                         for (j = 0; j < count; j++)
1521                                 rte_pktmbuf_free(rx_pkts[j]);
1522                         count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1523                 }
1524         }
1525
1526         /* Stop tx queues  */
1527         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1528                 otx2_nix_tx_queue_stop(eth_dev, i);
1529 }
1530
1531 static int
1532 otx2_nix_dev_start(struct rte_eth_dev *eth_dev)
1533 {
1534         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1535         int rc, i;
1536
1537         if (eth_dev->data->nb_rx_queues != 0) {
1538                 rc = otx2_nix_recalc_mtu(eth_dev);
1539                 if (rc)
1540                         return rc;
1541         }
1542
1543         /* Start rx queues */
1544         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1545                 rc = otx2_nix_rx_queue_start(eth_dev, i);
1546                 if (rc)
1547                         return rc;
1548         }
1549
1550         /* Start tx queues  */
1551         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1552                 rc = otx2_nix_tx_queue_start(eth_dev, i);
1553                 if (rc)
1554                         return rc;
1555         }
1556
1557         rc = otx2_nix_update_flow_ctrl_mode(eth_dev);
1558         if (rc) {
1559                 otx2_err("Failed to update flow ctrl mode %d", rc);
1560                 return rc;
1561         }
1562
1563         /* Enable PTP if it was requested by the app or if it is already
1564          * enabled in PF owning this VF
1565          */
1566         memset(&dev->tstamp, 0, sizeof(struct otx2_timesync_info));
1567         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
1568             otx2_ethdev_is_ptp_en(dev))
1569                 otx2_nix_timesync_enable(eth_dev);
1570         else
1571                 otx2_nix_timesync_disable(eth_dev);
1572
1573         rc = npc_rx_enable(dev);
1574         if (rc) {
1575                 otx2_err("Failed to enable NPC rx %d", rc);
1576                 return rc;
1577         }
1578
1579         otx2_nix_toggle_flag_link_cfg(dev, true);
1580
1581         rc = nix_cgx_start_link_event(dev);
1582         if (rc) {
1583                 otx2_err("Failed to start cgx link event %d", rc);
1584                 goto rx_disable;
1585         }
1586
1587         otx2_nix_toggle_flag_link_cfg(dev, false);
1588         otx2_eth_set_tx_function(eth_dev);
1589         otx2_eth_set_rx_function(eth_dev);
1590
1591         return 0;
1592
1593 rx_disable:
1594         npc_rx_disable(dev);
1595         otx2_nix_toggle_flag_link_cfg(dev, false);
1596         return rc;
1597 }
1598
1599 static int otx2_nix_dev_reset(struct rte_eth_dev *eth_dev);
1600 static void otx2_nix_dev_close(struct rte_eth_dev *eth_dev);
1601
1602 /* Initialize and register driver with DPDK Application */
1603 static const struct eth_dev_ops otx2_eth_dev_ops = {
1604         .dev_infos_get            = otx2_nix_info_get,
1605         .dev_configure            = otx2_nix_configure,
1606         .link_update              = otx2_nix_link_update,
1607         .tx_queue_setup           = otx2_nix_tx_queue_setup,
1608         .tx_queue_release         = otx2_nix_tx_queue_release,
1609         .rx_queue_setup           = otx2_nix_rx_queue_setup,
1610         .rx_queue_release         = otx2_nix_rx_queue_release,
1611         .dev_start                = otx2_nix_dev_start,
1612         .dev_stop                 = otx2_nix_dev_stop,
1613         .dev_close                = otx2_nix_dev_close,
1614         .tx_queue_start           = otx2_nix_tx_queue_start,
1615         .tx_queue_stop            = otx2_nix_tx_queue_stop,
1616         .rx_queue_start           = otx2_nix_rx_queue_start,
1617         .rx_queue_stop            = otx2_nix_rx_queue_stop,
1618         .dev_set_link_up          = otx2_nix_dev_set_link_up,
1619         .dev_set_link_down        = otx2_nix_dev_set_link_down,
1620         .dev_supported_ptypes_get = otx2_nix_supported_ptypes_get,
1621         .dev_reset                = otx2_nix_dev_reset,
1622         .stats_get                = otx2_nix_dev_stats_get,
1623         .stats_reset              = otx2_nix_dev_stats_reset,
1624         .get_reg                  = otx2_nix_dev_get_reg,
1625         .mtu_set                  = otx2_nix_mtu_set,
1626         .mac_addr_add             = otx2_nix_mac_addr_add,
1627         .mac_addr_remove          = otx2_nix_mac_addr_del,
1628         .mac_addr_set             = otx2_nix_mac_addr_set,
1629         .promiscuous_enable       = otx2_nix_promisc_enable,
1630         .promiscuous_disable      = otx2_nix_promisc_disable,
1631         .allmulticast_enable      = otx2_nix_allmulticast_enable,
1632         .allmulticast_disable     = otx2_nix_allmulticast_disable,
1633         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
1634         .reta_update              = otx2_nix_dev_reta_update,
1635         .reta_query               = otx2_nix_dev_reta_query,
1636         .rss_hash_update          = otx2_nix_rss_hash_update,
1637         .rss_hash_conf_get        = otx2_nix_rss_hash_conf_get,
1638         .xstats_get               = otx2_nix_xstats_get,
1639         .xstats_get_names         = otx2_nix_xstats_get_names,
1640         .xstats_reset             = otx2_nix_xstats_reset,
1641         .xstats_get_by_id         = otx2_nix_xstats_get_by_id,
1642         .xstats_get_names_by_id   = otx2_nix_xstats_get_names_by_id,
1643         .rxq_info_get             = otx2_nix_rxq_info_get,
1644         .txq_info_get             = otx2_nix_txq_info_get,
1645         .rx_queue_count           = otx2_nix_rx_queue_count,
1646         .rx_descriptor_done       = otx2_nix_rx_descriptor_done,
1647         .rx_descriptor_status     = otx2_nix_rx_descriptor_status,
1648         .tx_done_cleanup          = otx2_nix_tx_done_cleanup,
1649         .pool_ops_supported       = otx2_nix_pool_ops_supported,
1650         .filter_ctrl              = otx2_nix_dev_filter_ctrl,
1651         .get_module_info          = otx2_nix_get_module_info,
1652         .get_module_eeprom        = otx2_nix_get_module_eeprom,
1653         .fw_version_get           = otx2_nix_fw_version_get,
1654         .flow_ctrl_get            = otx2_nix_flow_ctrl_get,
1655         .flow_ctrl_set            = otx2_nix_flow_ctrl_set,
1656         .timesync_enable          = otx2_nix_timesync_enable,
1657         .timesync_disable         = otx2_nix_timesync_disable,
1658         .timesync_read_rx_timestamp = otx2_nix_timesync_read_rx_timestamp,
1659         .timesync_read_tx_timestamp = otx2_nix_timesync_read_tx_timestamp,
1660         .timesync_adjust_time     = otx2_nix_timesync_adjust_time,
1661         .timesync_read_time       = otx2_nix_timesync_read_time,
1662         .timesync_write_time      = otx2_nix_timesync_write_time,
1663         .vlan_offload_set         = otx2_nix_vlan_offload_set,
1664         .vlan_filter_set          = otx2_nix_vlan_filter_set,
1665         .vlan_strip_queue_set     = otx2_nix_vlan_strip_queue_set,
1666         .vlan_tpid_set            = otx2_nix_vlan_tpid_set,
1667         .vlan_pvid_set            = otx2_nix_vlan_pvid_set,
1668         .rx_queue_intr_enable     = otx2_nix_rx_queue_intr_enable,
1669         .rx_queue_intr_disable    = otx2_nix_rx_queue_intr_disable,
1670         .read_clock               = otx2_nix_read_clock,
1671 };
1672
1673 static inline int
1674 nix_lf_attach(struct otx2_eth_dev *dev)
1675 {
1676         struct otx2_mbox *mbox = dev->mbox;
1677         struct rsrc_attach_req *req;
1678
1679         /* Attach NIX(lf) */
1680         req = otx2_mbox_alloc_msg_attach_resources(mbox);
1681         req->modify = true;
1682         req->nixlf = true;
1683
1684         return otx2_mbox_process(mbox);
1685 }
1686
1687 static inline int
1688 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
1689 {
1690         struct otx2_mbox *mbox = dev->mbox;
1691         struct msix_offset_rsp *msix_rsp;
1692         int rc;
1693
1694         /* Get NPA and NIX MSIX vector offsets */
1695         otx2_mbox_alloc_msg_msix_offset(mbox);
1696
1697         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
1698
1699         dev->nix_msixoff = msix_rsp->nix_msixoff;
1700
1701         return rc;
1702 }
1703
1704 static inline int
1705 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
1706 {
1707         struct rsrc_detach_req *req;
1708
1709         req = otx2_mbox_alloc_msg_detach_resources(mbox);
1710
1711         /* Detach all except npa lf */
1712         req->partial = true;
1713         req->nixlf = true;
1714         req->sso = true;
1715         req->ssow = true;
1716         req->timlfs = true;
1717         req->cptlfs = true;
1718
1719         return otx2_mbox_process(mbox);
1720 }
1721
1722 static int
1723 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
1724 {
1725         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1726         struct rte_pci_device *pci_dev;
1727         int rc, max_entries;
1728
1729         eth_dev->dev_ops = &otx2_eth_dev_ops;
1730
1731         /* For secondary processes, the primary has done all the work */
1732         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
1733                 /* Setup callbacks for secondary process */
1734                 otx2_eth_set_tx_function(eth_dev);
1735                 otx2_eth_set_rx_function(eth_dev);
1736                 return 0;
1737         }
1738
1739         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1740
1741         rte_eth_copy_pci_info(eth_dev, pci_dev);
1742         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
1743
1744         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
1745         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
1746                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
1747
1748         /* Parse devargs string */
1749         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
1750         if (rc) {
1751                 otx2_err("Failed to parse devargs rc=%d", rc);
1752                 goto error;
1753         }
1754
1755         if (!dev->mbox_active) {
1756                 /* Initialize the base otx2_dev object
1757                  * only if already present
1758                  */
1759                 rc = otx2_dev_init(pci_dev, dev);
1760                 if (rc) {
1761                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
1762                         goto error;
1763                 }
1764         }
1765         /* Device generic callbacks */
1766         dev->ops = &otx2_dev_ops;
1767         dev->eth_dev = eth_dev;
1768
1769         /* Grab the NPA LF if required */
1770         rc = otx2_npa_lf_init(pci_dev, dev);
1771         if (rc)
1772                 goto otx2_dev_uninit;
1773
1774         dev->configured = 0;
1775         dev->drv_inited = true;
1776         dev->base = dev->bar2 + (RVU_BLOCK_ADDR_NIX0 << 20);
1777         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
1778
1779         /* Attach NIX LF */
1780         rc = nix_lf_attach(dev);
1781         if (rc)
1782                 goto otx2_npa_uninit;
1783
1784         /* Get NIX MSIX offset */
1785         rc = nix_lf_get_msix_offset(dev);
1786         if (rc)
1787                 goto otx2_npa_uninit;
1788
1789         /* Register LF irq handlers */
1790         rc = otx2_nix_register_irqs(eth_dev);
1791         if (rc)
1792                 goto mbox_detach;
1793
1794         /* Get maximum number of supported MAC entries */
1795         max_entries = otx2_cgx_mac_max_entries_get(dev);
1796         if (max_entries < 0) {
1797                 otx2_err("Failed to get max entries for mac addr");
1798                 rc = -ENOTSUP;
1799                 goto unregister_irq;
1800         }
1801
1802         /* For VFs, returned max_entries will be 0. But to keep default MAC
1803          * address, one entry must be allocated. So setting up to 1.
1804          */
1805         if (max_entries == 0)
1806                 max_entries = 1;
1807
1808         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
1809                                                RTE_ETHER_ADDR_LEN, 0);
1810         if (eth_dev->data->mac_addrs == NULL) {
1811                 otx2_err("Failed to allocate memory for mac addr");
1812                 rc = -ENOMEM;
1813                 goto unregister_irq;
1814         }
1815
1816         dev->max_mac_entries = max_entries;
1817
1818         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
1819         if (rc)
1820                 goto free_mac_addrs;
1821
1822         /* Update the mac address */
1823         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1824
1825         /* Also sync same MAC address to CGX table */
1826         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
1827
1828         /* Initialize the tm data structures */
1829         otx2_nix_tm_conf_init(eth_dev);
1830
1831         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
1832         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
1833
1834         if (otx2_dev_is_96xx_A0(dev) ||
1835             otx2_dev_is_95xx_Ax(dev)) {
1836                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
1837                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
1838         }
1839
1840         /* Initialize rte-flow */
1841         rc = otx2_flow_init(dev);
1842         if (rc)
1843                 goto free_mac_addrs;
1844
1845         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
1846                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
1847                      eth_dev->data->port_id, dev->pf, dev->vf,
1848                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
1849                      dev->rx_offload_capa, dev->tx_offload_capa);
1850         return 0;
1851
1852 free_mac_addrs:
1853         rte_free(eth_dev->data->mac_addrs);
1854 unregister_irq:
1855         otx2_nix_unregister_irqs(eth_dev);
1856 mbox_detach:
1857         otx2_eth_dev_lf_detach(dev->mbox);
1858 otx2_npa_uninit:
1859         otx2_npa_lf_fini();
1860 otx2_dev_uninit:
1861         otx2_dev_fini(pci_dev, dev);
1862 error:
1863         otx2_err("Failed to init nix eth_dev rc=%d", rc);
1864         return rc;
1865 }
1866
1867 static int
1868 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
1869 {
1870         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1871         struct rte_pci_device *pci_dev;
1872         int rc, i;
1873
1874         /* Nothing to be done for secondary processes */
1875         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1876                 return 0;
1877
1878         /* Clear the flag since we are closing down */
1879         dev->configured = 0;
1880
1881         /* Disable nix bpid config */
1882         otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1883
1884         npc_rx_disable(dev);
1885
1886         /* Disable vlan offloads */
1887         otx2_nix_vlan_fini(eth_dev);
1888
1889         /* Disable other rte_flow entries */
1890         otx2_flow_fini(dev);
1891
1892         /* Disable PTP if already enabled */
1893         if (otx2_ethdev_is_ptp_en(dev))
1894                 otx2_nix_timesync_disable(eth_dev);
1895
1896         nix_cgx_stop_link_event(dev);
1897
1898         /* Free up SQs */
1899         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1900                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[i]);
1901                 eth_dev->data->tx_queues[i] = NULL;
1902         }
1903         eth_dev->data->nb_tx_queues = 0;
1904
1905         /* Free up RQ's and CQ's */
1906         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1907                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[i]);
1908                 eth_dev->data->rx_queues[i] = NULL;
1909         }
1910         eth_dev->data->nb_rx_queues = 0;
1911
1912         /* Free tm resources */
1913         rc = otx2_nix_tm_fini(eth_dev);
1914         if (rc)
1915                 otx2_err("Failed to cleanup tm, rc=%d", rc);
1916
1917         /* Unregister queue irqs */
1918         oxt2_nix_unregister_queue_irqs(eth_dev);
1919
1920         /* Unregister cq irqs */
1921         if (eth_dev->data->dev_conf.intr_conf.rxq)
1922                 oxt2_nix_unregister_cq_irqs(eth_dev);
1923
1924         rc = nix_lf_free(dev);
1925         if (rc)
1926                 otx2_err("Failed to free nix lf, rc=%d", rc);
1927
1928         rc = otx2_npa_lf_fini();
1929         if (rc)
1930                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
1931
1932         rte_free(eth_dev->data->mac_addrs);
1933         eth_dev->data->mac_addrs = NULL;
1934         dev->drv_inited = false;
1935
1936         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1937         otx2_nix_unregister_irqs(eth_dev);
1938
1939         rc = otx2_eth_dev_lf_detach(dev->mbox);
1940         if (rc)
1941                 otx2_err("Failed to detach resources, rc=%d", rc);
1942
1943         /* Check if mbox close is needed */
1944         if (!mbox_close)
1945                 return 0;
1946
1947         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
1948                 /* Will be freed later by PMD */
1949                 eth_dev->data->dev_private = NULL;
1950                 return 0;
1951         }
1952
1953         otx2_dev_fini(pci_dev, dev);
1954         return 0;
1955 }
1956
1957 static void
1958 otx2_nix_dev_close(struct rte_eth_dev *eth_dev)
1959 {
1960         otx2_eth_dev_uninit(eth_dev, true);
1961 }
1962
1963 static int
1964 otx2_nix_dev_reset(struct rte_eth_dev *eth_dev)
1965 {
1966         int rc;
1967
1968         rc = otx2_eth_dev_uninit(eth_dev, false);
1969         if (rc)
1970                 return rc;
1971
1972         return otx2_eth_dev_init(eth_dev);
1973 }
1974
1975 static int
1976 nix_remove(struct rte_pci_device *pci_dev)
1977 {
1978         struct rte_eth_dev *eth_dev;
1979         struct otx2_idev_cfg *idev;
1980         struct otx2_dev *otx2_dev;
1981         int rc;
1982
1983         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
1984         if (eth_dev) {
1985                 /* Cleanup eth dev */
1986                 rc = otx2_eth_dev_uninit(eth_dev, true);
1987                 if (rc)
1988                         return rc;
1989
1990                 rte_eth_dev_pci_release(eth_dev);
1991         }
1992
1993         /* Nothing to be done for secondary processes */
1994         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1995                 return 0;
1996
1997         /* Check for common resources */
1998         idev = otx2_intra_dev_get_cfg();
1999         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
2000                 return 0;
2001
2002         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
2003
2004         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
2005                 goto exit;
2006
2007         /* Safe to cleanup mbox as no more users */
2008         otx2_dev_fini(pci_dev, otx2_dev);
2009         rte_free(otx2_dev);
2010         return 0;
2011
2012 exit:
2013         otx2_info("%s: common resource in use by other devices", pci_dev->name);
2014         return -EAGAIN;
2015 }
2016
2017 static int
2018 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
2019 {
2020         int rc;
2021
2022         RTE_SET_USED(pci_drv);
2023
2024         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
2025                                            otx2_eth_dev_init);
2026
2027         /* On error on secondary, recheck if port exists in primary or
2028          * in mid of detach state.
2029          */
2030         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
2031                 if (!rte_eth_dev_allocated(pci_dev->device.name))
2032                         return 0;
2033         return rc;
2034 }
2035
2036 static const struct rte_pci_id pci_nix_map[] = {
2037         {
2038                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
2039         },
2040         {
2041                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
2042         },
2043         {
2044                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2045                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
2046         },
2047         {
2048                 .vendor_id = 0,
2049         },
2050 };
2051
2052 static struct rte_pci_driver pci_nix = {
2053         .id_table = pci_nix_map,
2054         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_NEED_IOVA_AS_VA |
2055                         RTE_PCI_DRV_INTR_LSC,
2056         .probe = nix_probe,
2057         .remove = nix_remove,
2058 };
2059
2060 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
2061 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
2062 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");