drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <inttypes.h>
   6
   7 #include <rte_ethdev_pci.h>
   8 #include <rte_io.h>
   9 #include <rte_malloc.h>
  10 #include <rte_mbuf.h>
  11 #include <rte_mbuf_pool_ops.h>
  12 #include <rte_mempool.h>
  13
  14 #include "otx2_ethdev.h"
  15 #include "otx2_ethdev_sec.h"
  16
  17 static inline uint64_t
  18 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  19 {
  20         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  21
  22         if (otx2_dev_is_vf(dev) ||
  23             dev->npc_flow.switch_header_type == OTX2_PRIV_FLAGS_HIGIG)
  24                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  25
  26         return capa;
  27 }
  28
  29 static inline uint64_t
  30 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  31 {
  32         uint64_t capa = NIX_TX_OFFLOAD_CAPA;
  33
  34         /* TSO not supported for earlier chip revisions */
  35         if (otx2_dev_is_96xx_A0(dev) || otx2_dev_is_95xx_Ax(dev))
  36                 capa &= ~(DEV_TX_OFFLOAD_TCP_TSO |
  37                           DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
  38                           DEV_TX_OFFLOAD_GENEVE_TNL_TSO |
  39                           DEV_TX_OFFLOAD_GRE_TNL_TSO);
  40         return capa;
  41 }
  42
  43 static const struct otx2_dev_ops otx2_dev_ops = {
  44         .link_status_update = otx2_eth_dev_link_status_update,
  45         .ptp_info_update = otx2_eth_dev_ptp_info_update
  46 };
  47
  48 static int
  49 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  50 {
  51         struct otx2_mbox *mbox = dev->mbox;
  52         struct nix_lf_alloc_req *req;
  53         struct nix_lf_alloc_rsp *rsp;
  54         int rc;
  55
  56         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  57         req->rq_cnt = nb_rxq;
  58         req->sq_cnt = nb_txq;
  59         req->cq_cnt = nb_rxq;
  60         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  61         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  62         req->xqe_sz = NIX_XQESZ_W16;
  63         req->rss_sz = dev->rss_info.rss_size;
  64         req->rss_grps = NIX_RSS_GRPS;
  65         req->npa_func = otx2_npa_pf_func_get();
  66         req->sso_func = otx2_sso_pf_func_get();
  67         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  68         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  69                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  70                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  71                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  72         }
  73         req->rx_cfg |= (BIT_ULL(32 /* DROP_RE */)             |
  74                         BIT_ULL(33 /* Outer L2 Length */)     |
  75                         BIT_ULL(38 /* Inner L4 UDP Length */) |
  76                         BIT_ULL(39 /* Inner L3 Length */)     |
  77                         BIT_ULL(40 /* Outer L4 UDP Length */) |
  78                         BIT_ULL(41 /* Outer L3 Length */));
  79
  80         if (dev->rss_tag_as_xor == 0)
  81                 req->flags = NIX_LF_RSS_TAG_LSB_AS_ADDER;
  82
  83         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  84         if (rc)
  85                 return rc;
  86
  87         dev->sqb_size = rsp->sqb_size;
  88         dev->tx_chan_base = rsp->tx_chan_base;
  89         dev->rx_chan_base = rsp->rx_chan_base;
  90         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  91         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  92         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  93         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  94         dev->lf_tx_stats = rsp->lf_tx_stats;
  95         dev->lf_rx_stats = rsp->lf_rx_stats;
  96         dev->cints = rsp->cints;
  97         dev->qints = rsp->qints;
  98         dev->npc_flow.channel = dev->rx_chan_base;
  99         dev->ptp_en = rsp->hw_rx_tstamp_en;
 100
 101         return 0;
 102 }
 103
 104 static int
 105 nix_lf_switch_header_type_enable(struct otx2_eth_dev *dev, bool enable)
 106 {
 107         struct otx2_mbox *mbox = dev->mbox;
 108         struct npc_set_pkind *req;
 109         struct msg_resp *rsp;
 110         int rc;
 111
 112         if (dev->npc_flow.switch_header_type == 0)
 113                 return 0;
 114
 115         /* Notify AF about higig2 config */
 116         req = otx2_mbox_alloc_msg_npc_set_pkind(mbox);
 117         req->mode = dev->npc_flow.switch_header_type;
 118         if (enable == 0)
 119                 req->mode = OTX2_PRIV_FLAGS_DEFAULT;
 120         req->dir = PKIND_RX;
 121         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 122         if (rc)
 123                 return rc;
 124         req = otx2_mbox_alloc_msg_npc_set_pkind(mbox);
 125         req->mode = dev->npc_flow.switch_header_type;
 126         if (enable == 0)
 127                 req->mode = OTX2_PRIV_FLAGS_DEFAULT;
 128         req->dir = PKIND_TX;
 129         return otx2_mbox_process_msg(mbox, (void *)&rsp);
 130 }
 131
 132 static int
 133 nix_lf_free(struct otx2_eth_dev *dev)
 134 {
 135         struct otx2_mbox *mbox = dev->mbox;
 136         struct nix_lf_free_req *req;
 137         struct ndc_sync_op *ndc_req;
 138         int rc;
 139
 140         /* Sync NDC-NIX for LF */
 141         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 142         ndc_req->nix_lf_tx_sync = 1;
 143         ndc_req->nix_lf_rx_sync = 1;
 144         rc = otx2_mbox_process(mbox);
 145         if (rc)
 146                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 147
 148         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 149         /* Let AF driver free all this nix lf's
 150          * NPC entries allocated using NPC MBOX.
 151          */
 152         req->flags = 0;
 153
 154         return otx2_mbox_process(mbox);
 155 }
 156
 157 int
 158 otx2_cgx_rxtx_start(struct otx2_eth_dev *dev)
 159 {
 160         struct otx2_mbox *mbox = dev->mbox;
 161
 162         if (otx2_dev_is_vf_or_sdp(dev))
 163                 return 0;
 164
 165         otx2_mbox_alloc_msg_cgx_start_rxtx(mbox);
 166
 167         return otx2_mbox_process(mbox);
 168 }
 169
 170 int
 171 otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev)
 172 {
 173         struct otx2_mbox *mbox = dev->mbox;
 174
 175         if (otx2_dev_is_vf_or_sdp(dev))
 176                 return 0;
 177
 178         otx2_mbox_alloc_msg_cgx_stop_rxtx(mbox);
 179
 180         return otx2_mbox_process(mbox);
 181 }
 182
 183 static int
 184 npc_rx_enable(struct otx2_eth_dev *dev)
 185 {
 186         struct otx2_mbox *mbox = dev->mbox;
 187
 188         otx2_mbox_alloc_msg_nix_lf_start_rx(mbox);
 189
 190         return otx2_mbox_process(mbox);
 191 }
 192
 193 static int
 194 npc_rx_disable(struct otx2_eth_dev *dev)
 195 {
 196         struct otx2_mbox *mbox = dev->mbox;
 197
 198         otx2_mbox_alloc_msg_nix_lf_stop_rx(mbox);
 199
 200         return otx2_mbox_process(mbox);
 201 }
 202
 203 static int
 204 nix_cgx_start_link_event(struct otx2_eth_dev *dev)
 205 {
 206         struct otx2_mbox *mbox = dev->mbox;
 207
 208         if (otx2_dev_is_vf_or_sdp(dev))
 209                 return 0;
 210
 211         otx2_mbox_alloc_msg_cgx_start_linkevents(mbox);
 212
 213         return otx2_mbox_process(mbox);
 214 }
 215
 216 static int
 217 cgx_intlbk_enable(struct otx2_eth_dev *dev, bool en)
 218 {
 219         struct otx2_mbox *mbox = dev->mbox;
 220
 221         if (en && otx2_dev_is_vf_or_sdp(dev))
 222                 return -ENOTSUP;
 223
 224         if (en)
 225                 otx2_mbox_alloc_msg_cgx_intlbk_enable(mbox);
 226         else
 227                 otx2_mbox_alloc_msg_cgx_intlbk_disable(mbox);
 228
 229         return otx2_mbox_process(mbox);
 230 }
 231
 232 static int
 233 nix_cgx_stop_link_event(struct otx2_eth_dev *dev)
 234 {
 235         struct otx2_mbox *mbox = dev->mbox;
 236
 237         if (otx2_dev_is_vf_or_sdp(dev))
 238                 return 0;
 239
 240         otx2_mbox_alloc_msg_cgx_stop_linkevents(mbox);
 241
 242         return otx2_mbox_process(mbox);
 243 }
 244
 245 static inline void
 246 nix_rx_queue_reset(struct otx2_eth_rxq *rxq)
 247 {
 248         rxq->head = 0;
 249         rxq->available = 0;
 250 }
 251
 252 static inline uint32_t
 253 nix_qsize_to_val(enum nix_q_size_e qsize)
 254 {
 255         return (16UL << (qsize * 2));
 256 }
 257
 258 static inline enum nix_q_size_e
 259 nix_qsize_clampup_get(struct otx2_eth_dev *dev, uint32_t val)
 260 {
 261         int i;
 262
 263         if (otx2_ethdev_fixup_is_min_4k_q(dev))
 264                 i = nix_q_size_4K;
 265         else
 266                 i = nix_q_size_16;
 267
 268         for (; i < nix_q_size_max; i++)
 269                 if (val <= nix_qsize_to_val(i))
 270                         break;
 271
 272         if (i >= nix_q_size_max)
 273                 i = nix_q_size_max - 1;
 274
 275         return i;
 276 }
 277
 278 static int
 279 nix_cq_rq_init(struct rte_eth_dev *eth_dev, struct otx2_eth_dev *dev,
 280                uint16_t qid, struct otx2_eth_rxq *rxq, struct rte_mempool *mp)
 281 {
 282         struct otx2_mbox *mbox = dev->mbox;
 283         const struct rte_memzone *rz;
 284         uint32_t ring_size, cq_size;
 285         struct nix_aq_enq_req *aq;
 286         uint16_t first_skip;
 287         int rc;
 288
 289         cq_size = rxq->qlen;
 290         ring_size = cq_size * NIX_CQ_ENTRY_SZ;
 291         rz = rte_eth_dma_zone_reserve(eth_dev, "cq", qid, ring_size,
 292                                       NIX_CQ_ALIGN, dev->node);
 293         if (rz == NULL) {
 294                 otx2_err("Failed to allocate mem for cq hw ring");
 295                 rc = -ENOMEM;
 296                 goto fail;
 297         }
 298         memset(rz->addr, 0, rz->len);
 299         rxq->desc = (uintptr_t)rz->addr;
 300         rxq->qmask = cq_size - 1;
 301
 302         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 303         aq->qidx = qid;
 304         aq->ctype = NIX_AQ_CTYPE_CQ;
 305         aq->op = NIX_AQ_INSTOP_INIT;
 306
 307         aq->cq.ena = 1;
 308         aq->cq.caching = 1;
 309         aq->cq.qsize = rxq->qsize;
 310         aq->cq.base = rz->iova;
 311         aq->cq.avg_level = 0xff;
 312         aq->cq.cq_err_int_ena = BIT(NIX_CQERRINT_CQE_FAULT);
 313         aq->cq.cq_err_int_ena |= BIT(NIX_CQERRINT_DOOR_ERR);
 314
 315         /* Many to one reduction */
 316         aq->cq.qint_idx = qid % dev->qints;
 317         /* Map CQ0 [RQ0] to CINT0 and so on till max 64 irqs */
 318         aq->cq.cint_idx = qid;
 319
 320         if (otx2_ethdev_fixup_is_limit_cq_full(dev)) {
 321                 const float rx_cq_skid = NIX_CQ_FULL_ERRATA_SKID;
 322                 uint16_t min_rx_drop;
 323
 324                 min_rx_drop = ceil(rx_cq_skid / (float)cq_size);
 325                 aq->cq.drop = min_rx_drop;
 326                 aq->cq.drop_ena = 1;
 327                 rxq->cq_drop = min_rx_drop;
 328         } else {
 329                 rxq->cq_drop = NIX_CQ_THRESH_LEVEL;
 330                 aq->cq.drop = rxq->cq_drop;
 331                 aq->cq.drop_ena = 1;
 332         }
 333
 334         /* TX pause frames enable flowctrl on RX side */
 335         if (dev->fc_info.tx_pause) {
 336                 /* Single bpid is allocated for all rx channels for now */
 337                 aq->cq.bpid = dev->fc_info.bpid[0];
 338                 aq->cq.bp = rxq->cq_drop;
 339                 aq->cq.bp_ena = 1;
 340         }
 341
 342         rc = otx2_mbox_process(mbox);
 343         if (rc) {
 344                 otx2_err("Failed to init cq context");
 345                 goto fail;
 346         }
 347
 348         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 349         aq->qidx = qid;
 350         aq->ctype = NIX_AQ_CTYPE_RQ;
 351         aq->op = NIX_AQ_INSTOP_INIT;
 352
 353         aq->rq.sso_ena = 0;
 354
 355         if (rxq->offloads & DEV_RX_OFFLOAD_SECURITY)
 356                 aq->rq.ipsech_ena = 1;
 357
 358         aq->rq.cq = qid; /* RQ to CQ 1:1 mapped */
 359         aq->rq.spb_ena = 0;
 360         aq->rq.lpb_aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 361         first_skip = (sizeof(struct rte_mbuf));
 362         first_skip += RTE_PKTMBUF_HEADROOM;
 363         first_skip += rte_pktmbuf_priv_size(mp);
 364         rxq->data_off = first_skip;
 365
 366         first_skip /= 8; /* Expressed in number of dwords */
 367         aq->rq.first_skip = first_skip;
 368         aq->rq.later_skip = (sizeof(struct rte_mbuf) / 8);
 369         aq->rq.flow_tagw = 32; /* 32-bits */
 370         aq->rq.lpb_sizem1 = rte_pktmbuf_data_room_size(mp);
 371         aq->rq.lpb_sizem1 += rte_pktmbuf_priv_size(mp);
 372         aq->rq.lpb_sizem1 += sizeof(struct rte_mbuf);
 373         aq->rq.lpb_sizem1 /= 8;
 374         aq->rq.lpb_sizem1 -= 1; /* Expressed in size minus one */
 375         aq->rq.ena = 1;
 376         aq->rq.pb_caching = 0x2; /* First cache aligned block to LLC */
 377         aq->rq.xqe_imm_size = 0; /* No pkt data copy to CQE */
 378         aq->rq.rq_int_ena = 0;
 379         /* Many to one reduction */
 380         aq->rq.qint_idx = qid % dev->qints;
 381
 382         aq->rq.xqe_drop_ena = 1;
 383
 384         rc = otx2_mbox_process(mbox);
 385         if (rc) {
 386                 otx2_err("Failed to init rq context");
 387                 goto fail;
 388         }
 389
 390         return 0;
 391 fail:
 392         return rc;
 393 }
 394
 395 static int
 396 nix_rq_enb_dis(struct rte_eth_dev *eth_dev,
 397                struct otx2_eth_rxq *rxq, const bool enb)
 398 {
 399         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 400         struct otx2_mbox *mbox = dev->mbox;
 401         struct nix_aq_enq_req *aq;
 402
 403         /* Pkts will be dropped silently if RQ is disabled */
 404         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 405         aq->qidx = rxq->rq;
 406         aq->ctype = NIX_AQ_CTYPE_RQ;
 407         aq->op = NIX_AQ_INSTOP_WRITE;
 408
 409         aq->rq.ena = enb;
 410         aq->rq_mask.ena = ~(aq->rq_mask.ena);
 411
 412         return otx2_mbox_process(mbox);
 413 }
 414
 415 static int
 416 nix_cq_rq_uninit(struct rte_eth_dev *eth_dev, struct otx2_eth_rxq *rxq)
 417 {
 418         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 419         struct otx2_mbox *mbox = dev->mbox;
 420         struct nix_aq_enq_req *aq;
 421         int rc;
 422
 423         /* RQ is already disabled */
 424         /* Disable CQ */
 425         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 426         aq->qidx = rxq->rq;
 427         aq->ctype = NIX_AQ_CTYPE_CQ;
 428         aq->op = NIX_AQ_INSTOP_WRITE;
 429
 430         aq->cq.ena = 0;
 431         aq->cq_mask.ena = ~(aq->cq_mask.ena);
 432
 433         rc = otx2_mbox_process(mbox);
 434         if (rc < 0) {
 435                 otx2_err("Failed to disable cq context");
 436                 return rc;
 437         }
 438
 439         return 0;
 440 }
 441
 442 static inline int
 443 nix_get_data_off(struct otx2_eth_dev *dev)
 444 {
 445         return otx2_ethdev_is_ptp_en(dev) ? NIX_TIMESYNC_RX_OFFSET : 0;
 446 }
 447
 448 uint64_t
 449 otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id)
 450 {
 451         struct rte_mbuf mb_def;
 452         uint64_t *tmp;
 453
 454         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) % 8 != 0);
 455         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, refcnt) -
 456                                 offsetof(struct rte_mbuf, data_off) != 2);
 457         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, nb_segs) -
 458                                 offsetof(struct rte_mbuf, data_off) != 4);
 459         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, port) -
 460                                 offsetof(struct rte_mbuf, data_off) != 6);
 461         mb_def.nb_segs = 1;
 462         mb_def.data_off = RTE_PKTMBUF_HEADROOM + nix_get_data_off(dev);
 463         mb_def.port = port_id;
 464         rte_mbuf_refcnt_set(&mb_def, 1);
 465
 466         /* Prevent compiler reordering: rearm_data covers previous fields */
 467         rte_compiler_barrier();
 468         tmp = (uint64_t *)&mb_def.rearm_data;
 469
 470         return *tmp;
 471 }
 472
 473 static void
 474 otx2_nix_rx_queue_release(void *rx_queue)
 475 {
 476         struct otx2_eth_rxq *rxq = rx_queue;
 477
 478         if (!rxq)
 479                 return;
 480
 481         otx2_nix_dbg("Releasing rxq %u", rxq->rq);
 482         nix_cq_rq_uninit(rxq->eth_dev, rxq);
 483         rte_free(rx_queue);
 484 }
 485
 486 static int
 487 otx2_nix_rx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t rq,
 488                         uint16_t nb_desc, unsigned int socket,
 489                         const struct rte_eth_rxconf *rx_conf,
 490                         struct rte_mempool *mp)
 491 {
 492         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 493         struct rte_mempool_ops *ops;
 494         struct otx2_eth_rxq *rxq;
 495         const char *platform_ops;
 496         enum nix_q_size_e qsize;
 497         uint64_t offloads;
 498         int rc;
 499
 500         rc = -EINVAL;
 501
 502         /* Compile time check to make sure all fast path elements in a CL */
 503         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_rxq, slow_path_start) >= 128);
 504
 505         /* Sanity checks */
 506         if (rx_conf->rx_deferred_start == 1) {
 507                 otx2_err("Deferred Rx start is not supported");
 508                 goto fail;
 509         }
 510
 511         platform_ops = rte_mbuf_platform_mempool_ops();
 512         /* This driver needs octeontx2_npa mempool ops to work */
 513         ops = rte_mempool_get_ops(mp->ops_index);
 514         if (strncmp(ops->name, platform_ops, RTE_MEMPOOL_OPS_NAMESIZE)) {
 515                 otx2_err("mempool ops should be of octeontx2_npa type");
 516                 goto fail;
 517         }
 518
 519         if (mp->pool_id == 0) {
 520                 otx2_err("Invalid pool_id");
 521                 goto fail;
 522         }
 523
 524         /* Free memory prior to re-allocation if needed */
 525         if (eth_dev->data->rx_queues[rq] != NULL) {
 526                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", rq);
 527                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[rq]);
 528                 eth_dev->data->rx_queues[rq] = NULL;
 529         }
 530
 531         offloads = rx_conf->offloads | eth_dev->data->dev_conf.rxmode.offloads;
 532         dev->rx_offloads |= offloads;
 533
 534         /* Find the CQ queue size */
 535         qsize = nix_qsize_clampup_get(dev, nb_desc);
 536         /* Allocate rxq memory */
 537         rxq = rte_zmalloc_socket("otx2 rxq", sizeof(*rxq), OTX2_ALIGN, socket);
 538         if (rxq == NULL) {
 539                 otx2_err("Failed to allocate rq=%d", rq);
 540                 rc = -ENOMEM;
 541                 goto fail;
 542         }
 543
 544         rxq->eth_dev = eth_dev;
 545         rxq->rq = rq;
 546         rxq->cq_door = dev->base + NIX_LF_CQ_OP_DOOR;
 547         rxq->cq_status = (int64_t *)(dev->base + NIX_LF_CQ_OP_STATUS);
 548         rxq->wdata = (uint64_t)rq << 32;
 549         rxq->aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 550         rxq->mbuf_initializer = otx2_nix_rxq_mbuf_setup(dev,
 551                                                         eth_dev->data->port_id);
 552         rxq->offloads = offloads;
 553         rxq->pool = mp;
 554         rxq->qlen = nix_qsize_to_val(qsize);
 555         rxq->qsize = qsize;
 556         rxq->lookup_mem = otx2_nix_fastpath_lookup_mem_get();
 557         rxq->tstamp = &dev->tstamp;
 558
 559         /* Alloc completion queue */
 560         rc = nix_cq_rq_init(eth_dev, dev, rq, rxq, mp);
 561         if (rc) {
 562                 otx2_err("Failed to allocate rxq=%u", rq);
 563                 goto free_rxq;
 564         }
 565
 566         rxq->qconf.socket_id = socket;
 567         rxq->qconf.nb_desc = nb_desc;
 568         rxq->qconf.mempool = mp;
 569         memcpy(&rxq->qconf.conf.rx, rx_conf, sizeof(struct rte_eth_rxconf));
 570
 571         nix_rx_queue_reset(rxq);
 572         otx2_nix_dbg("rq=%d pool=%s qsize=%d nb_desc=%d->%d",
 573                      rq, mp->name, qsize, nb_desc, rxq->qlen);
 574
 575         eth_dev->data->rx_queues[rq] = rxq;
 576         eth_dev->data->rx_queue_state[rq] = RTE_ETH_QUEUE_STATE_STOPPED;
 577
 578         /* Calculating delta and freq mult between PTP HI clock and tsc.
 579          * These are needed in deriving raw clock value from tsc counter.
 580          * read_clock eth op returns raw clock value.
 581          */
 582         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
 583             otx2_ethdev_is_ptp_en(dev)) {
 584                 rc = otx2_nix_raw_clock_tsc_conv(dev);
 585                 if (rc) {
 586                         otx2_err("Failed to calculate delta and freq mult");
 587                         goto fail;
 588                 }
 589         }
 590
 591         return 0;
 592
 593 free_rxq:
 594         otx2_nix_rx_queue_release(rxq);
 595 fail:
 596         return rc;
 597 }
 598
 599 static inline uint8_t
 600 nix_sq_max_sqe_sz(struct otx2_eth_txq *txq)
 601 {
 602         /*
 603          * Maximum three segments can be supported with W8, Choose
 604          * NIX_MAXSQESZ_W16 for multi segment offload.
 605          */
 606         if (txq->offloads & DEV_TX_OFFLOAD_MULTI_SEGS)
 607                 return NIX_MAXSQESZ_W16;
 608         else
 609                 return NIX_MAXSQESZ_W8;
 610 }
 611
 612 static uint16_t
 613 nix_rx_offload_flags(struct rte_eth_dev *eth_dev)
 614 {
 615         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 616         struct rte_eth_dev_data *data = eth_dev->data;
 617         struct rte_eth_conf *conf = &data->dev_conf;
 618         struct rte_eth_rxmode *rxmode = &conf->rxmode;
 619         uint16_t flags = 0;
 620
 621         if (rxmode->mq_mode == ETH_MQ_RX_RSS &&
 622                         (dev->rx_offloads & DEV_RX_OFFLOAD_RSS_HASH))
 623                 flags |= NIX_RX_OFFLOAD_RSS_F;
 624
 625         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
 626                          DEV_RX_OFFLOAD_UDP_CKSUM))
 627                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 628
 629         if (dev->rx_offloads & (DEV_RX_OFFLOAD_IPV4_CKSUM |
 630                                 DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM))
 631                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 632
 633         if (dev->rx_offloads & DEV_RX_OFFLOAD_SCATTER)
 634                 flags |= NIX_RX_MULTI_SEG_F;
 635
 636         if (dev->rx_offloads & (DEV_RX_OFFLOAD_VLAN_STRIP |
 637                                 DEV_RX_OFFLOAD_QINQ_STRIP))
 638                 flags |= NIX_RX_OFFLOAD_VLAN_STRIP_F;
 639
 640         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 641                 flags |= NIX_RX_OFFLOAD_TSTAMP_F;
 642
 643         if (dev->rx_offloads & DEV_RX_OFFLOAD_SECURITY)
 644                 flags |= NIX_RX_OFFLOAD_SECURITY_F;
 645
 646         if (!dev->ptype_disable)
 647                 flags |= NIX_RX_OFFLOAD_PTYPE_F;
 648
 649         return flags;
 650 }
 651
 652 static uint16_t
 653 nix_tx_offload_flags(struct rte_eth_dev *eth_dev)
 654 {
 655         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 656         uint64_t conf = dev->tx_offloads;
 657         uint16_t flags = 0;
 658
 659         /* Fastpath is dependent on these enums */
 660         RTE_BUILD_BUG_ON(PKT_TX_TCP_CKSUM != (1ULL << 52));
 661         RTE_BUILD_BUG_ON(PKT_TX_SCTP_CKSUM != (2ULL << 52));
 662         RTE_BUILD_BUG_ON(PKT_TX_UDP_CKSUM != (3ULL << 52));
 663         RTE_BUILD_BUG_ON(PKT_TX_IP_CKSUM != (1ULL << 54));
 664         RTE_BUILD_BUG_ON(PKT_TX_IPV4 != (1ULL << 55));
 665         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IP_CKSUM != (1ULL << 58));
 666         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV4 != (1ULL << 59));
 667         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV6 != (1ULL << 60));
 668         RTE_BUILD_BUG_ON(PKT_TX_OUTER_UDP_CKSUM != (1ULL << 41));
 669         RTE_BUILD_BUG_ON(RTE_MBUF_L2_LEN_BITS != 7);
 670         RTE_BUILD_BUG_ON(RTE_MBUF_L3_LEN_BITS != 9);
 671         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL2_LEN_BITS != 7);
 672         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL3_LEN_BITS != 9);
 673         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) !=
 674                          offsetof(struct rte_mbuf, buf_iova) + 8);
 675         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
 676                          offsetof(struct rte_mbuf, buf_iova) + 16);
 677         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
 678                          offsetof(struct rte_mbuf, ol_flags) + 12);
 679         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, tx_offload) !=
 680                          offsetof(struct rte_mbuf, pool) + 2 * sizeof(void *));
 681
 682         if (conf & DEV_TX_OFFLOAD_VLAN_INSERT ||
 683             conf & DEV_TX_OFFLOAD_QINQ_INSERT)
 684                 flags |= NIX_TX_OFFLOAD_VLAN_QINQ_F;
 685
 686         if (conf & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM ||
 687             conf & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM)
 688                 flags |= NIX_TX_OFFLOAD_OL3_OL4_CSUM_F;
 689
 690         if (conf & DEV_TX_OFFLOAD_IPV4_CKSUM ||
 691             conf & DEV_TX_OFFLOAD_TCP_CKSUM ||
 692             conf & DEV_TX_OFFLOAD_UDP_CKSUM ||
 693             conf & DEV_TX_OFFLOAD_SCTP_CKSUM)
 694                 flags |= NIX_TX_OFFLOAD_L3_L4_CSUM_F;
 695
 696         if (!(conf & DEV_TX_OFFLOAD_MBUF_FAST_FREE))
 697                 flags |= NIX_TX_OFFLOAD_MBUF_NOFF_F;
 698
 699         if (conf & DEV_TX_OFFLOAD_MULTI_SEGS)
 700                 flags |= NIX_TX_MULTI_SEG_F;
 701
 702         /* Enable Inner checksum for TSO */
 703         if (conf & DEV_TX_OFFLOAD_TCP_TSO)
 704                 flags |= (NIX_TX_OFFLOAD_TSO_F |
 705                           NIX_TX_OFFLOAD_L3_L4_CSUM_F);
 706
 707         /* Enable Inner and Outer checksum for Tunnel TSO */
 708         if (conf & (DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
 709                     DEV_TX_OFFLOAD_GENEVE_TNL_TSO |
 710                     DEV_TX_OFFLOAD_GRE_TNL_TSO))
 711                 flags |= (NIX_TX_OFFLOAD_TSO_F |
 712                           NIX_TX_OFFLOAD_OL3_OL4_CSUM_F |
 713                           NIX_TX_OFFLOAD_L3_L4_CSUM_F);
 714
 715         if (conf & DEV_TX_OFFLOAD_SECURITY)
 716                 flags |= NIX_TX_OFFLOAD_SECURITY_F;
 717
 718         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 719                 flags |= NIX_TX_OFFLOAD_TSTAMP_F;
 720
 721         return flags;
 722 }
 723
 724 static int
 725 nix_sq_init(struct otx2_eth_txq *txq)
 726 {
 727         struct otx2_eth_dev *dev = txq->dev;
 728         struct otx2_mbox *mbox = dev->mbox;
 729         struct nix_aq_enq_req *sq;
 730         uint32_t rr_quantum;
 731         uint16_t smq;
 732         int rc;
 733
 734         if (txq->sqb_pool->pool_id == 0)
 735                 return -EINVAL;
 736
 737         rc = otx2_nix_tm_get_leaf_data(dev, txq->sq, &rr_quantum, &smq);
 738         if (rc) {
 739                 otx2_err("Failed to get sq->smq(leaf node), rc=%d", rc);
 740                 return rc;
 741         }
 742
 743         sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 744         sq->qidx = txq->sq;
 745         sq->ctype = NIX_AQ_CTYPE_SQ;
 746         sq->op = NIX_AQ_INSTOP_INIT;
 747         sq->sq.max_sqe_size = nix_sq_max_sqe_sz(txq);
 748
 749         sq->sq.smq = smq;
 750         sq->sq.smq_rr_quantum = rr_quantum;
 751         sq->sq.default_chan = dev->tx_chan_base;
 752         sq->sq.sqe_stype = NIX_STYPE_STF;
 753         sq->sq.ena = 1;
 754         if (sq->sq.max_sqe_size == NIX_MAXSQESZ_W8)
 755                 sq->sq.sqe_stype = NIX_STYPE_STP;
 756         sq->sq.sqb_aura =
 757                 npa_lf_aura_handle_to_aura(txq->sqb_pool->pool_id);
 758         sq->sq.sq_int_ena = BIT(NIX_SQINT_LMT_ERR);
 759         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SQB_ALLOC_FAIL);
 760         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SEND_ERR);
 761         sq->sq.sq_int_ena |= BIT(NIX_SQINT_MNQ_ERR);
 762
 763         /* Many to one reduction */
 764         sq->sq.qint_idx = txq->sq % dev->qints;
 765
 766         return otx2_mbox_process(mbox);
 767 }
 768
 769 static int
 770 nix_sq_uninit(struct otx2_eth_txq *txq)
 771 {
 772         struct otx2_eth_dev *dev = txq->dev;
 773         struct otx2_mbox *mbox = dev->mbox;
 774         struct ndc_sync_op *ndc_req;
 775         struct nix_aq_enq_rsp *rsp;
 776         struct nix_aq_enq_req *aq;
 777         uint16_t sqes_per_sqb;
 778         void *sqb_buf;
 779         int rc, count;
 780
 781         otx2_nix_dbg("Cleaning up sq %u", txq->sq);
 782
 783         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 784         aq->qidx = txq->sq;
 785         aq->ctype = NIX_AQ_CTYPE_SQ;
 786         aq->op = NIX_AQ_INSTOP_READ;
 787
 788         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 789         if (rc)
 790                 return rc;
 791
 792         /* Check if sq is already cleaned up */
 793         if (!rsp->sq.ena)
 794                 return 0;
 795
 796         /* Disable sq */
 797         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 798         aq->qidx = txq->sq;
 799         aq->ctype = NIX_AQ_CTYPE_SQ;
 800         aq->op = NIX_AQ_INSTOP_WRITE;
 801
 802         aq->sq_mask.ena = ~aq->sq_mask.ena;
 803         aq->sq.ena = 0;
 804
 805         rc = otx2_mbox_process(mbox);
 806         if (rc)
 807                 return rc;
 808
 809         /* Read SQ and free sqb's */
 810         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 811         aq->qidx = txq->sq;
 812         aq->ctype = NIX_AQ_CTYPE_SQ;
 813         aq->op = NIX_AQ_INSTOP_READ;
 814
 815         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 816         if (rc)
 817                 return rc;
 818
 819         if (aq->sq.smq_pend)
 820                 otx2_err("SQ has pending sqe's");
 821
 822         count = aq->sq.sqb_count;
 823         sqes_per_sqb = 1 << txq->sqes_per_sqb_log2;
 824         /* Free SQB's that are used */
 825         sqb_buf = (void *)rsp->sq.head_sqb;
 826         while (count) {
 827                 void *next_sqb;
 828
 829                 next_sqb = *(void **)((uintptr_t)sqb_buf + (uint32_t)
 830                                       ((sqes_per_sqb - 1) *
 831                                       nix_sq_max_sqe_sz(txq)));
 832                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 833                                     (uint64_t)sqb_buf);
 834                 sqb_buf = next_sqb;
 835                 count--;
 836         }
 837
 838         /* Free next to use sqb */
 839         if (rsp->sq.next_sqb)
 840                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 841                                     rsp->sq.next_sqb);
 842
 843         /* Sync NDC-NIX-TX for LF */
 844         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 845         ndc_req->nix_lf_tx_sync = 1;
 846         rc = otx2_mbox_process(mbox);
 847         if (rc)
 848                 otx2_err("Error on NDC-NIX-TX LF sync, rc %d", rc);
 849
 850         return rc;
 851 }
 852
 853 static int
 854 nix_sqb_aura_limit_cfg(struct rte_mempool *mp, uint16_t nb_sqb_bufs)
 855 {
 856         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 857         struct npa_aq_enq_req *aura_req;
 858
 859         aura_req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 860         aura_req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 861         aura_req->ctype = NPA_AQ_CTYPE_AURA;
 862         aura_req->op = NPA_AQ_INSTOP_WRITE;
 863
 864         aura_req->aura.limit = nb_sqb_bufs;
 865         aura_req->aura_mask.limit = ~(aura_req->aura_mask.limit);
 866
 867         return otx2_mbox_process(npa_lf->mbox);
 868 }
 869
 870 static int
 871 nix_alloc_sqb_pool(int port, struct otx2_eth_txq *txq, uint16_t nb_desc)
 872 {
 873         struct otx2_eth_dev *dev = txq->dev;
 874         uint16_t sqes_per_sqb, nb_sqb_bufs;
 875         char name[RTE_MEMPOOL_NAMESIZE];
 876         struct rte_mempool_objsz sz;
 877         struct npa_aura_s *aura;
 878         uint32_t tmp, blk_sz;
 879
 880         aura = (struct npa_aura_s *)((uintptr_t)txq->fc_mem + OTX2_ALIGN);
 881         snprintf(name, sizeof(name), "otx2_sqb_pool_%d_%d", port, txq->sq);
 882         blk_sz = dev->sqb_size;
 883
 884         if (nix_sq_max_sqe_sz(txq) == NIX_MAXSQESZ_W16)
 885                 sqes_per_sqb = (dev->sqb_size / 8) / 16;
 886         else
 887                 sqes_per_sqb = (dev->sqb_size / 8) / 8;
 888
 889         nb_sqb_bufs = nb_desc / sqes_per_sqb;
 890         /* Clamp up to devarg passed SQB count */
 891         nb_sqb_bufs =  RTE_MIN(dev->max_sqb_count, RTE_MAX(NIX_DEF_SQB,
 892                               nb_sqb_bufs + NIX_SQB_LIST_SPACE));
 893
 894         txq->sqb_pool = rte_mempool_create_empty(name, NIX_MAX_SQB, blk_sz,
 895                                                  0, 0, dev->node,
 896                                                  MEMPOOL_F_NO_SPREAD);
 897         txq->nb_sqb_bufs = nb_sqb_bufs;
 898         txq->sqes_per_sqb_log2 = (uint16_t)rte_log2_u32(sqes_per_sqb);
 899         txq->nb_sqb_bufs_adj = nb_sqb_bufs -
 900                 RTE_ALIGN_MUL_CEIL(nb_sqb_bufs, sqes_per_sqb) / sqes_per_sqb;
 901         txq->nb_sqb_bufs_adj =
 902                 (NIX_SQB_LOWER_THRESH * txq->nb_sqb_bufs_adj) / 100;
 903
 904         if (txq->sqb_pool == NULL) {
 905                 otx2_err("Failed to allocate sqe mempool");
 906                 goto fail;
 907         }
 908
 909         memset(aura, 0, sizeof(*aura));
 910         aura->fc_ena = 1;
 911         aura->fc_addr = txq->fc_iova;
 912         aura->fc_hyst_bits = 0; /* Store count on all updates */
 913         if (rte_mempool_set_ops_byname(txq->sqb_pool, "octeontx2_npa", aura)) {
 914                 otx2_err("Failed to set ops for sqe mempool");
 915                 goto fail;
 916         }
 917         if (rte_mempool_populate_default(txq->sqb_pool) < 0) {
 918                 otx2_err("Failed to populate sqe mempool");
 919                 goto fail;
 920         }
 921
 922         tmp = rte_mempool_calc_obj_size(blk_sz, MEMPOOL_F_NO_SPREAD, &sz);
 923         if (dev->sqb_size != sz.elt_size) {
 924                 otx2_err("sqe pool block size is not expected %d != %d",
 925                          dev->sqb_size, tmp);
 926                 goto fail;
 927         }
 928
 929         nix_sqb_aura_limit_cfg(txq->sqb_pool, txq->nb_sqb_bufs);
 930
 931         return 0;
 932 fail:
 933         return -ENOMEM;
 934 }
 935
 936 void
 937 otx2_nix_form_default_desc(struct otx2_eth_txq *txq)
 938 {
 939         struct nix_send_ext_s *send_hdr_ext;
 940         struct nix_send_hdr_s *send_hdr;
 941         struct nix_send_mem_s *send_mem;
 942         union nix_send_sg_s *sg;
 943
 944         /* Initialize the fields based on basic single segment packet */
 945         memset(&txq->cmd, 0, sizeof(txq->cmd));
 946
 947         if (txq->dev->tx_offload_flags & NIX_TX_NEED_EXT_HDR) {
 948                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 949                 /* 2(HDR) + 2(EXT_HDR) + 1(SG) + 1(IOVA) = 6/2 - 1 = 2 */
 950                 send_hdr->w0.sizem1 = 2;
 951
 952                 send_hdr_ext = (struct nix_send_ext_s *)&txq->cmd[2];
 953                 send_hdr_ext->w0.subdc = NIX_SUBDC_EXT;
 954                 if (txq->dev->tx_offload_flags & NIX_TX_OFFLOAD_TSTAMP_F) {
 955                         /* Default: one seg packet would have:
 956                          * 2(HDR) + 2(EXT) + 1(SG) + 1(IOVA) + 2(MEM)
 957                          * => 8/2 - 1 = 3
 958                          */
 959                         send_hdr->w0.sizem1 = 3;
 960                         send_hdr_ext->w0.tstmp = 1;
 961
 962                         /* To calculate the offset for send_mem,
 963                          * send_hdr->w0.sizem1 * 2
 964                          */
 965                         send_mem = (struct nix_send_mem_s *)(txq->cmd +
 966                                                 (send_hdr->w0.sizem1 << 1));
 967                         send_mem->subdc = NIX_SUBDC_MEM;
 968                         send_mem->alg = NIX_SENDMEMALG_SETTSTMP;
 969                         send_mem->addr = txq->dev->tstamp.tx_tstamp_iova;
 970                 }
 971                 sg = (union nix_send_sg_s *)&txq->cmd[4];
 972         } else {
 973                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 974                 /* 2(HDR) + 1(SG) + 1(IOVA) = 4/2 - 1 = 1 */
 975                 send_hdr->w0.sizem1 = 1;
 976                 sg = (union nix_send_sg_s *)&txq->cmd[2];
 977         }
 978
 979         send_hdr->w0.sq = txq->sq;
 980         sg->subdc = NIX_SUBDC_SG;
 981         sg->segs = 1;
 982         sg->ld_type = NIX_SENDLDTYPE_LDD;
 983
 984         rte_smp_wmb();
 985 }
 986
 987 static void
 988 otx2_nix_tx_queue_release(void *_txq)
 989 {
 990         struct otx2_eth_txq *txq = _txq;
 991         struct rte_eth_dev *eth_dev;
 992
 993         if (!txq)
 994                 return;
 995
 996         eth_dev = txq->dev->eth_dev;
 997
 998         otx2_nix_dbg("Releasing txq %u", txq->sq);
 999
1000         /* Flush and disable tm */
1001         otx2_nix_sq_flush_pre(txq, eth_dev->data->dev_started);
1002
1003         /* Free sqb's and disable sq */
1004         nix_sq_uninit(txq);
1005
1006         if (txq->sqb_pool) {
1007                 rte_mempool_free(txq->sqb_pool);
1008                 txq->sqb_pool = NULL;
1009         }
1010         otx2_nix_sq_flush_post(txq);
1011         rte_free(txq);
1012 }
1013
1014
1015 static int
1016 otx2_nix_tx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t sq,
1017                         uint16_t nb_desc, unsigned int socket_id,
1018                         const struct rte_eth_txconf *tx_conf)
1019 {
1020         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1021         const struct rte_memzone *fc;
1022         struct otx2_eth_txq *txq;
1023         uint64_t offloads;
1024         int rc;
1025
1026         rc = -EINVAL;
1027
1028         /* Compile time check to make sure all fast path elements in a CL */
1029         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_txq, slow_path_start) >= 128);
1030
1031         if (tx_conf->tx_deferred_start) {
1032                 otx2_err("Tx deferred start is not supported");
1033                 goto fail;
1034         }
1035
1036         /* Free memory prior to re-allocation if needed. */
1037         if (eth_dev->data->tx_queues[sq] != NULL) {
1038                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", sq);
1039                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[sq]);
1040                 eth_dev->data->tx_queues[sq] = NULL;
1041         }
1042
1043         /* Find the expected offloads for this queue */
1044         offloads = tx_conf->offloads | eth_dev->data->dev_conf.txmode.offloads;
1045
1046         /* Allocating tx queue data structure */
1047         txq = rte_zmalloc_socket("otx2_ethdev TX queue", sizeof(*txq),
1048                                  OTX2_ALIGN, socket_id);
1049         if (txq == NULL) {
1050                 otx2_err("Failed to alloc txq=%d", sq);
1051                 rc = -ENOMEM;
1052                 goto fail;
1053         }
1054         txq->sq = sq;
1055         txq->dev = dev;
1056         txq->sqb_pool = NULL;
1057         txq->offloads = offloads;
1058         dev->tx_offloads |= offloads;
1059
1060         /*
1061          * Allocate memory for flow control updates from HW.
1062          * Alloc one cache line, so that fits all FC_STYPE modes.
1063          */
1064         fc = rte_eth_dma_zone_reserve(eth_dev, "fcmem", sq,
1065                                       OTX2_ALIGN + sizeof(struct npa_aura_s),
1066                                       OTX2_ALIGN, dev->node);
1067         if (fc == NULL) {
1068                 otx2_err("Failed to allocate mem for fcmem");
1069                 rc = -ENOMEM;
1070                 goto free_txq;
1071         }
1072         txq->fc_iova = fc->iova;
1073         txq->fc_mem = fc->addr;
1074
1075         /* Initialize the aura sqb pool */
1076         rc = nix_alloc_sqb_pool(eth_dev->data->port_id, txq, nb_desc);
1077         if (rc) {
1078                 otx2_err("Failed to alloc sqe pool rc=%d", rc);
1079                 goto free_txq;
1080         }
1081
1082         /* Initialize the SQ */
1083         rc = nix_sq_init(txq);
1084         if (rc) {
1085                 otx2_err("Failed to init sq=%d context", sq);
1086                 goto free_txq;
1087         }
1088
1089         txq->fc_cache_pkts = 0;
1090         txq->io_addr = dev->base + NIX_LF_OP_SENDX(0);
1091         /* Evenly distribute LMT slot for each sq */
1092         txq->lmt_addr = (void *)(dev->lmt_addr + ((sq & LMT_SLOT_MASK) << 12));
1093
1094         txq->qconf.socket_id = socket_id;
1095         txq->qconf.nb_desc = nb_desc;
1096         memcpy(&txq->qconf.conf.tx, tx_conf, sizeof(struct rte_eth_txconf));
1097
1098         otx2_nix_form_default_desc(txq);
1099
1100         otx2_nix_dbg("sq=%d fc=%p offload=0x%" PRIx64 " sqb=0x%" PRIx64 ""
1101                      " lmt_addr=%p nb_sqb_bufs=%d sqes_per_sqb_log2=%d", sq,
1102                      fc->addr, offloads, txq->sqb_pool->pool_id, txq->lmt_addr,
1103                      txq->nb_sqb_bufs, txq->sqes_per_sqb_log2);
1104         eth_dev->data->tx_queues[sq] = txq;
1105         eth_dev->data->tx_queue_state[sq] = RTE_ETH_QUEUE_STATE_STOPPED;
1106         return 0;
1107
1108 free_txq:
1109         otx2_nix_tx_queue_release(txq);
1110 fail:
1111         return rc;
1112 }
1113
1114 static int
1115 nix_store_queue_cfg_and_then_release(struct rte_eth_dev *eth_dev)
1116 {
1117         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1118         struct otx2_eth_qconf *tx_qconf = NULL;
1119         struct otx2_eth_qconf *rx_qconf = NULL;
1120         struct otx2_eth_txq **txq;
1121         struct otx2_eth_rxq **rxq;
1122         int i, nb_rxq, nb_txq;
1123
1124         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1125         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1126
1127         tx_qconf = malloc(nb_txq * sizeof(*tx_qconf));
1128         if (tx_qconf == NULL) {
1129                 otx2_err("Failed to allocate memory for tx_qconf");
1130                 goto fail;
1131         }
1132
1133         rx_qconf = malloc(nb_rxq * sizeof(*rx_qconf));
1134         if (rx_qconf == NULL) {
1135                 otx2_err("Failed to allocate memory for rx_qconf");
1136                 goto fail;
1137         }
1138
1139         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1140         for (i = 0; i < nb_txq; i++) {
1141                 if (txq[i] == NULL) {
1142                         otx2_err("txq[%d] is already released", i);
1143                         goto fail;
1144                 }
1145                 memcpy(&tx_qconf[i], &txq[i]->qconf, sizeof(*tx_qconf));
1146                 otx2_nix_tx_queue_release(txq[i]);
1147                 eth_dev->data->tx_queues[i] = NULL;
1148         }
1149
1150         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1151         for (i = 0; i < nb_rxq; i++) {
1152                 if (rxq[i] == NULL) {
1153                         otx2_err("rxq[%d] is already released", i);
1154                         goto fail;
1155                 }
1156                 memcpy(&rx_qconf[i], &rxq[i]->qconf, sizeof(*rx_qconf));
1157                 otx2_nix_rx_queue_release(rxq[i]);
1158                 eth_dev->data->rx_queues[i] = NULL;
1159         }
1160
1161         dev->tx_qconf = tx_qconf;
1162         dev->rx_qconf = rx_qconf;
1163         return 0;
1164
1165 fail:
1166         if (tx_qconf)
1167                 free(tx_qconf);
1168         if (rx_qconf)
1169                 free(rx_qconf);
1170
1171         return -ENOMEM;
1172 }
1173
1174 static int
1175 nix_restore_queue_cfg(struct rte_eth_dev *eth_dev)
1176 {
1177         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1178         struct otx2_eth_qconf *tx_qconf = dev->tx_qconf;
1179         struct otx2_eth_qconf *rx_qconf = dev->rx_qconf;
1180         struct otx2_eth_txq **txq;
1181         struct otx2_eth_rxq **rxq;
1182         int rc, i, nb_rxq, nb_txq;
1183
1184         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1185         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1186
1187         rc = -ENOMEM;
1188         /* Setup tx & rx queues with previous configuration so
1189          * that the queues can be functional in cases like ports
1190          * are started without re configuring queues.
1191          *
1192          * Usual re config sequence is like below:
1193          * port_configure() {
1194          *      if(reconfigure) {
1195          *              queue_release()
1196          *              queue_setup()
1197          *      }
1198          *      queue_configure() {
1199          *              queue_release()
1200          *              queue_setup()
1201          *      }
1202          * }
1203          * port_start()
1204          *
1205          * In some application's control path, queue_configure() would
1206          * NOT be invoked for TXQs/RXQs in port_configure().
1207          * In such cases, queues can be functional after start as the
1208          * queues are already setup in port_configure().
1209          */
1210         for (i = 0; i < nb_txq; i++) {
1211                 rc = otx2_nix_tx_queue_setup(eth_dev, i, tx_qconf[i].nb_desc,
1212                                              tx_qconf[i].socket_id,
1213                                              &tx_qconf[i].conf.tx);
1214                 if (rc) {
1215                         otx2_err("Failed to setup tx queue rc=%d", rc);
1216                         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1217                         for (i -= 1; i >= 0; i--)
1218                                 otx2_nix_tx_queue_release(txq[i]);
1219                         goto fail;
1220                 }
1221         }
1222
1223         free(tx_qconf); tx_qconf = NULL;
1224
1225         for (i = 0; i < nb_rxq; i++) {
1226                 rc = otx2_nix_rx_queue_setup(eth_dev, i, rx_qconf[i].nb_desc,
1227                                              rx_qconf[i].socket_id,
1228                                              &rx_qconf[i].conf.rx,
1229                                              rx_qconf[i].mempool);
1230                 if (rc) {
1231                         otx2_err("Failed to setup rx queue rc=%d", rc);
1232                         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1233                         for (i -= 1; i >= 0; i--)
1234                                 otx2_nix_rx_queue_release(rxq[i]);
1235                         goto release_tx_queues;
1236                 }
1237         }
1238
1239         free(rx_qconf); rx_qconf = NULL;
1240
1241         return 0;
1242
1243 release_tx_queues:
1244         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1245         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1246                 otx2_nix_tx_queue_release(txq[i]);
1247 fail:
1248         if (tx_qconf)
1249                 free(tx_qconf);
1250         if (rx_qconf)
1251                 free(rx_qconf);
1252
1253         return rc;
1254 }
1255
1256 static uint16_t
1257 nix_eth_nop_burst(void *queue, struct rte_mbuf **mbufs, uint16_t pkts)
1258 {
1259         RTE_SET_USED(queue);
1260         RTE_SET_USED(mbufs);
1261         RTE_SET_USED(pkts);
1262
1263         return 0;
1264 }
1265
1266 static void
1267 nix_set_nop_rxtx_function(struct rte_eth_dev *eth_dev)
1268 {
1269         /* These dummy functions are required for supporting
1270          * some applications which reconfigure queues without
1271          * stopping tx burst and rx burst threads(eg kni app)
1272          * When the queues context is saved, txq/rxqs are released
1273          * which caused app crash since rx/tx burst is still
1274          * on different lcores
1275          */
1276         eth_dev->tx_pkt_burst = nix_eth_nop_burst;
1277         eth_dev->rx_pkt_burst = nix_eth_nop_burst;
1278         rte_mb();
1279 }
1280
1281 static void
1282 nix_lso_tcp(struct nix_lso_format_cfg *req, bool v4)
1283 {
1284         volatile struct nix_lso_format *field;
1285
1286         /* Format works only with TCP packet marked by OL3/OL4 */
1287         field = (volatile struct nix_lso_format *)&req->fields[0];
1288         req->field_mask = NIX_LSO_FIELD_MASK;
1289         /* Outer IPv4/IPv6 */
1290         field->layer = NIX_TXLAYER_OL3;
1291         field->offset = v4 ? 2 : 4;
1292         field->sizem1 = 1; /* 2B */
1293         field->alg = NIX_LSOALG_ADD_PAYLEN;
1294         field++;
1295         if (v4) {
1296                 /* IPID field */
1297                 field->layer = NIX_TXLAYER_OL3;
1298                 field->offset = 4;
1299                 field->sizem1 = 1;
1300                 /* Incremented linearly per segment */
1301                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1302                 field++;
1303         }
1304
1305         /* TCP sequence number update */
1306         field->layer = NIX_TXLAYER_OL4;
1307         field->offset = 4;
1308         field->sizem1 = 3; /* 4 bytes */
1309         field->alg = NIX_LSOALG_ADD_OFFSET;
1310         field++;
1311         /* TCP flags field */
1312         field->layer = NIX_TXLAYER_OL4;
1313         field->offset = 12;
1314         field->sizem1 = 1;
1315         field->alg = NIX_LSOALG_TCP_FLAGS;
1316         field++;
1317 }
1318
1319 static void
1320 nix_lso_udp_tun_tcp(struct nix_lso_format_cfg *req,
1321                     bool outer_v4, bool inner_v4)
1322 {
1323         volatile struct nix_lso_format *field;
1324
1325         field = (volatile struct nix_lso_format *)&req->fields[0];
1326         req->field_mask = NIX_LSO_FIELD_MASK;
1327         /* Outer IPv4/IPv6 len */
1328         field->layer = NIX_TXLAYER_OL3;
1329         field->offset = outer_v4 ? 2 : 4;
1330         field->sizem1 = 1; /* 2B */
1331         field->alg = NIX_LSOALG_ADD_PAYLEN;
1332         field++;
1333         if (outer_v4) {
1334                 /* IPID */
1335                 field->layer = NIX_TXLAYER_OL3;
1336                 field->offset = 4;
1337                 field->sizem1 = 1;
1338                 /* Incremented linearly per segment */
1339                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1340                 field++;
1341         }
1342
1343         /* Outer UDP length */
1344         field->layer = NIX_TXLAYER_OL4;
1345         field->offset = 4;
1346         field->sizem1 = 1;
1347         field->alg = NIX_LSOALG_ADD_PAYLEN;
1348         field++;
1349
1350         /* Inner IPv4/IPv6 */
1351         field->layer = NIX_TXLAYER_IL3;
1352         field->offset = inner_v4 ? 2 : 4;
1353         field->sizem1 = 1; /* 2B */
1354         field->alg = NIX_LSOALG_ADD_PAYLEN;
1355         field++;
1356         if (inner_v4) {
1357                 /* IPID field */
1358                 field->layer = NIX_TXLAYER_IL3;
1359                 field->offset = 4;
1360                 field->sizem1 = 1;
1361                 /* Incremented linearly per segment */
1362                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1363                 field++;
1364         }
1365
1366         /* TCP sequence number update */
1367         field->layer = NIX_TXLAYER_IL4;
1368         field->offset = 4;
1369         field->sizem1 = 3; /* 4 bytes */
1370         field->alg = NIX_LSOALG_ADD_OFFSET;
1371         field++;
1372
1373         /* TCP flags field */
1374         field->layer = NIX_TXLAYER_IL4;
1375         field->offset = 12;
1376         field->sizem1 = 1;
1377         field->alg = NIX_LSOALG_TCP_FLAGS;
1378         field++;
1379 }
1380
1381 static void
1382 nix_lso_tun_tcp(struct nix_lso_format_cfg *req,
1383                 bool outer_v4, bool inner_v4)
1384 {
1385         volatile struct nix_lso_format *field;
1386
1387         field = (volatile struct nix_lso_format *)&req->fields[0];
1388         req->field_mask = NIX_LSO_FIELD_MASK;
1389         /* Outer IPv4/IPv6 len */
1390         field->layer = NIX_TXLAYER_OL3;
1391         field->offset = outer_v4 ? 2 : 4;
1392         field->sizem1 = 1; /* 2B */
1393         field->alg = NIX_LSOALG_ADD_PAYLEN;
1394         field++;
1395         if (outer_v4) {
1396                 /* IPID */
1397                 field->layer = NIX_TXLAYER_OL3;
1398                 field->offset = 4;
1399                 field->sizem1 = 1;
1400                 /* Incremented linearly per segment */
1401                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1402                 field++;
1403         }
1404
1405         /* Inner IPv4/IPv6 */
1406         field->layer = NIX_TXLAYER_IL3;
1407         field->offset = inner_v4 ? 2 : 4;
1408         field->sizem1 = 1; /* 2B */
1409         field->alg = NIX_LSOALG_ADD_PAYLEN;
1410         field++;
1411         if (inner_v4) {
1412                 /* IPID field */
1413                 field->layer = NIX_TXLAYER_IL3;
1414                 field->offset = 4;
1415                 field->sizem1 = 1;
1416                 /* Incremented linearly per segment */
1417                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1418                 field++;
1419         }
1420
1421         /* TCP sequence number update */
1422         field->layer = NIX_TXLAYER_IL4;
1423         field->offset = 4;
1424         field->sizem1 = 3; /* 4 bytes */
1425         field->alg = NIX_LSOALG_ADD_OFFSET;
1426         field++;
1427
1428         /* TCP flags field */
1429         field->layer = NIX_TXLAYER_IL4;
1430         field->offset = 12;
1431         field->sizem1 = 1;
1432         field->alg = NIX_LSOALG_TCP_FLAGS;
1433         field++;
1434 }
1435
1436 static int
1437 nix_setup_lso_formats(struct otx2_eth_dev *dev)
1438 {
1439         struct otx2_mbox *mbox = dev->mbox;
1440         struct nix_lso_format_cfg_rsp *rsp;
1441         struct nix_lso_format_cfg *req;
1442         uint8_t base;
1443         int rc;
1444
1445         /* Skip if TSO was not requested */
1446         if (!(dev->tx_offload_flags & NIX_TX_OFFLOAD_TSO_F))
1447                 return 0;
1448         /*
1449          * IPv4/TCP LSO
1450          */
1451         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1452         nix_lso_tcp(req, true);
1453         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1454         if (rc)
1455                 return rc;
1456
1457         base = rsp->lso_format_idx;
1458         if (base != NIX_LSO_FORMAT_IDX_TSOV4)
1459                 return -EFAULT;
1460         dev->lso_base_idx = base;
1461         otx2_nix_dbg("tcpv4 lso fmt=%u", base);
1462
1463
1464         /*
1465          * IPv6/TCP LSO
1466          */
1467         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1468         nix_lso_tcp(req, false);
1469         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1470         if (rc)
1471                 return rc;
1472
1473         if (rsp->lso_format_idx != base + 1)
1474                 return -EFAULT;
1475         otx2_nix_dbg("tcpv6 lso fmt=%u\n", base + 1);
1476
1477         /*
1478          * IPv4/UDP/TUN HDR/IPv4/TCP LSO
1479          */
1480         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1481         nix_lso_udp_tun_tcp(req, true, true);
1482         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1483         if (rc)
1484                 return rc;
1485
1486         if (rsp->lso_format_idx != base + 2)
1487                 return -EFAULT;
1488         otx2_nix_dbg("udp tun v4v4 fmt=%u\n", base + 2);
1489
1490         /*
1491          * IPv4/UDP/TUN HDR/IPv6/TCP LSO
1492          */
1493         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1494         nix_lso_udp_tun_tcp(req, true, false);
1495         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1496         if (rc)
1497                 return rc;
1498
1499         if (rsp->lso_format_idx != base + 3)
1500                 return -EFAULT;
1501         otx2_nix_dbg("udp tun v4v6 fmt=%u\n", base + 3);
1502
1503         /*
1504          * IPv6/UDP/TUN HDR/IPv4/TCP LSO
1505          */
1506         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1507         nix_lso_udp_tun_tcp(req, false, true);
1508         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1509         if (rc)
1510                 return rc;
1511
1512         if (rsp->lso_format_idx != base + 4)
1513                 return -EFAULT;
1514         otx2_nix_dbg("udp tun v6v4 fmt=%u\n", base + 4);
1515
1516         /*
1517          * IPv6/UDP/TUN HDR/IPv6/TCP LSO
1518          */
1519         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1520         nix_lso_udp_tun_tcp(req, false, false);
1521         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1522         if (rc)
1523                 return rc;
1524         if (rsp->lso_format_idx != base + 5)
1525                 return -EFAULT;
1526         otx2_nix_dbg("udp tun v6v6 fmt=%u\n", base + 5);
1527
1528         /*
1529          * IPv4/TUN HDR/IPv4/TCP LSO
1530          */
1531         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1532         nix_lso_tun_tcp(req, true, true);
1533         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1534         if (rc)
1535                 return rc;
1536
1537         if (rsp->lso_format_idx != base + 6)
1538                 return -EFAULT;
1539         otx2_nix_dbg("tun v4v4 fmt=%u\n", base + 6);
1540
1541         /*
1542          * IPv4/TUN HDR/IPv6/TCP LSO
1543          */
1544         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1545         nix_lso_tun_tcp(req, true, false);
1546         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1547         if (rc)
1548                 return rc;
1549
1550         if (rsp->lso_format_idx != base + 7)
1551                 return -EFAULT;
1552         otx2_nix_dbg("tun v4v6 fmt=%u\n", base + 7);
1553
1554         /*
1555          * IPv6/TUN HDR/IPv4/TCP LSO
1556          */
1557         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1558         nix_lso_tun_tcp(req, false, true);
1559         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1560         if (rc)
1561                 return rc;
1562
1563         if (rsp->lso_format_idx != base + 8)
1564                 return -EFAULT;
1565         otx2_nix_dbg("tun v6v4 fmt=%u\n", base + 8);
1566
1567         /*
1568          * IPv6/TUN HDR/IPv6/TCP LSO
1569          */
1570         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1571         nix_lso_tun_tcp(req, false, false);
1572         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1573         if (rc)
1574                 return rc;
1575         if (rsp->lso_format_idx != base + 9)
1576                 return -EFAULT;
1577         otx2_nix_dbg("tun v6v6 fmt=%u\n", base + 9);
1578         return 0;
1579 }
1580
1581 static int
1582 otx2_nix_configure(struct rte_eth_dev *eth_dev)
1583 {
1584         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1585         struct rte_eth_dev_data *data = eth_dev->data;
1586         struct rte_eth_conf *conf = &data->dev_conf;
1587         struct rte_eth_rxmode *rxmode = &conf->rxmode;
1588         struct rte_eth_txmode *txmode = &conf->txmode;
1589         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
1590         struct rte_ether_addr *ea;
1591         uint8_t nb_rxq, nb_txq;
1592         int rc;
1593
1594         rc = -EINVAL;
1595
1596         /* Sanity checks */
1597         if (rte_eal_has_hugepages() == 0) {
1598                 otx2_err("Huge page is not configured");
1599                 goto fail_configure;
1600         }
1601
1602         if (conf->dcb_capability_en == 1) {
1603                 otx2_err("dcb enable is not supported");
1604                 goto fail_configure;
1605         }
1606
1607         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
1608                 otx2_err("Flow director is not supported");
1609                 goto fail_configure;
1610         }
1611
1612         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
1613             rxmode->mq_mode != ETH_MQ_RX_RSS) {
1614                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
1615                 goto fail_configure;
1616         }
1617
1618         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
1619                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
1620                 goto fail_configure;
1621         }
1622
1623         if (otx2_dev_is_Ax(dev) &&
1624             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
1625             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
1626             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
1627                 otx2_err("Outer IP and SCTP checksum unsupported");
1628                 goto fail_configure;
1629         }
1630
1631         /* Free the resources allocated from the previous configure */
1632         if (dev->configured == 1) {
1633                 otx2_eth_sec_fini(eth_dev);
1634                 otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1635                 otx2_nix_vlan_fini(eth_dev);
1636                 otx2_nix_mc_addr_list_uninstall(eth_dev);
1637                 otx2_flow_free_all_resources(dev);
1638                 oxt2_nix_unregister_queue_irqs(eth_dev);
1639                 if (eth_dev->data->dev_conf.intr_conf.rxq)
1640                         oxt2_nix_unregister_cq_irqs(eth_dev);
1641                 nix_set_nop_rxtx_function(eth_dev);
1642                 rc = nix_store_queue_cfg_and_then_release(eth_dev);
1643                 if (rc)
1644                         goto fail_configure;
1645                 otx2_nix_tm_fini(eth_dev);
1646                 nix_lf_free(dev);
1647         }
1648
1649         dev->rx_offloads = rxmode->offloads;
1650         dev->tx_offloads = txmode->offloads;
1651         dev->rx_offload_flags |= nix_rx_offload_flags(eth_dev);
1652         dev->tx_offload_flags |= nix_tx_offload_flags(eth_dev);
1653         dev->rss_info.rss_grps = NIX_RSS_GRPS;
1654
1655         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
1656         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
1657
1658         /* Alloc a nix lf */
1659         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
1660         if (rc) {
1661                 otx2_err("Failed to init nix_lf rc=%d", rc);
1662                 goto fail_offloads;
1663         }
1664
1665         otx2_nix_err_intr_enb_dis(eth_dev, true);
1666         otx2_nix_ras_intr_enb_dis(eth_dev, true);
1667
1668         if (dev->ptp_en &&
1669             dev->npc_flow.switch_header_type == OTX2_PRIV_FLAGS_HIGIG) {
1670                 otx2_err("Both PTP and switch header enabled");
1671                 goto free_nix_lf;
1672         }
1673
1674         rc = nix_lf_switch_header_type_enable(dev, true);
1675         if (rc) {
1676                 otx2_err("Failed to enable switch type nix_lf rc=%d", rc);
1677                 goto free_nix_lf;
1678         }
1679
1680         rc = nix_setup_lso_formats(dev);
1681         if (rc) {
1682                 otx2_err("failed to setup nix lso format fields, rc=%d", rc);
1683                 goto free_nix_lf;
1684         }
1685
1686         /* Configure RSS */
1687         rc = otx2_nix_rss_config(eth_dev);
1688         if (rc) {
1689                 otx2_err("Failed to configure rss rc=%d", rc);
1690                 goto free_nix_lf;
1691         }
1692
1693         /* Init the default TM scheduler hierarchy */
1694         rc = otx2_nix_tm_init_default(eth_dev);
1695         if (rc) {
1696                 otx2_err("Failed to init traffic manager rc=%d", rc);
1697                 goto free_nix_lf;
1698         }
1699
1700         rc = otx2_nix_vlan_offload_init(eth_dev);
1701         if (rc) {
1702                 otx2_err("Failed to init vlan offload rc=%d", rc);
1703                 goto tm_fini;
1704         }
1705
1706         /* Register queue IRQs */
1707         rc = oxt2_nix_register_queue_irqs(eth_dev);
1708         if (rc) {
1709                 otx2_err("Failed to register queue interrupts rc=%d", rc);
1710                 goto vlan_fini;
1711         }
1712
1713         /* Register cq IRQs */
1714         if (eth_dev->data->dev_conf.intr_conf.rxq) {
1715                 if (eth_dev->data->nb_rx_queues > dev->cints) {
1716                         otx2_err("Rx interrupt cannot be enabled, rxq > %d",
1717                                  dev->cints);
1718                         goto q_irq_fini;
1719                 }
1720                 /* Rx interrupt feature cannot work with vector mode because,
1721                  * vector mode doesn't process packets unless min 4 pkts are
1722                  * received, while cq interrupts are generated even for 1 pkt
1723                  * in the CQ.
1724                  */
1725                 dev->scalar_ena = true;
1726
1727                 rc = oxt2_nix_register_cq_irqs(eth_dev);
1728                 if (rc) {
1729                         otx2_err("Failed to register CQ interrupts rc=%d", rc);
1730                         goto q_irq_fini;
1731                 }
1732         }
1733
1734         /* Configure loop back mode */
1735         rc = cgx_intlbk_enable(dev, eth_dev->data->dev_conf.lpbk_mode);
1736         if (rc) {
1737                 otx2_err("Failed to configure cgx loop back mode rc=%d", rc);
1738                 goto cq_fini;
1739         }
1740
1741         rc = otx2_nix_rxchan_bpid_cfg(eth_dev, true);
1742         if (rc) {
1743                 otx2_err("Failed to configure nix rx chan bpid cfg rc=%d", rc);
1744                 goto cq_fini;
1745         }
1746
1747         /* Enable security */
1748         rc = otx2_eth_sec_init(eth_dev);
1749         if (rc)
1750                 goto cq_fini;
1751
1752         rc = otx2_nix_flow_ctrl_init(eth_dev);
1753         if (rc) {
1754                 otx2_err("Failed to init flow ctrl mode %d", rc);
1755                 goto cq_fini;
1756         }
1757
1758         rc = otx2_nix_mc_addr_list_install(eth_dev);
1759         if (rc < 0) {
1760                 otx2_err("Failed to install mc address list rc=%d", rc);
1761                 goto sec_fini;
1762         }
1763
1764         /*
1765          * Restore queue config when reconfigure followed by
1766          * reconfigure and no queue configure invoked from application case.
1767          */
1768         if (dev->configured == 1) {
1769                 rc = nix_restore_queue_cfg(eth_dev);
1770                 if (rc)
1771                         goto uninstall_mc_list;
1772         }
1773
1774         /* Update the mac address */
1775         ea = eth_dev->data->mac_addrs;
1776         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1777         if (rte_is_zero_ether_addr(ea))
1778                 rte_eth_random_addr((uint8_t *)ea);
1779
1780         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
1781
1782         /* Apply new link configurations if changed */
1783         rc = otx2_apply_link_speed(eth_dev);
1784         if (rc) {
1785                 otx2_err("Failed to set link configuration");
1786                 goto uninstall_mc_list;
1787         }
1788
1789         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
1790                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
1791                 " rx_flags=0x%x tx_flags=0x%x",
1792                 eth_dev->data->port_id, ea_fmt, nb_rxq,
1793                 nb_txq, dev->rx_offloads, dev->tx_offloads,
1794                 dev->rx_offload_flags, dev->tx_offload_flags);
1795
1796         /* All good */
1797         dev->configured = 1;
1798         dev->configured_nb_rx_qs = data->nb_rx_queues;
1799         dev->configured_nb_tx_qs = data->nb_tx_queues;
1800         return 0;
1801
1802 uninstall_mc_list:
1803         otx2_nix_mc_addr_list_uninstall(eth_dev);
1804 sec_fini:
1805         otx2_eth_sec_fini(eth_dev);
1806 cq_fini:
1807         oxt2_nix_unregister_cq_irqs(eth_dev);
1808 q_irq_fini:
1809         oxt2_nix_unregister_queue_irqs(eth_dev);
1810 vlan_fini:
1811         otx2_nix_vlan_fini(eth_dev);
1812 tm_fini:
1813         otx2_nix_tm_fini(eth_dev);
1814 free_nix_lf:
1815         nix_lf_free(dev);
1816 fail_offloads:
1817         dev->rx_offload_flags &= ~nix_rx_offload_flags(eth_dev);
1818         dev->tx_offload_flags &= ~nix_tx_offload_flags(eth_dev);
1819 fail_configure:
1820         dev->configured = 0;
1821         return rc;
1822 }
1823
1824 int
1825 otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1826 {
1827         struct rte_eth_dev_data *data = eth_dev->data;
1828         struct otx2_eth_txq *txq;
1829         int rc = -EINVAL;
1830
1831         txq = eth_dev->data->tx_queues[qidx];
1832
1833         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1834                 return 0;
1835
1836         rc = otx2_nix_sq_sqb_aura_fc(txq, true);
1837         if (rc) {
1838                 otx2_err("Failed to enable sqb aura fc, txq=%u, rc=%d",
1839                          qidx, rc);
1840                 goto done;
1841         }
1842
1843         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1844
1845 done:
1846         return rc;
1847 }
1848
1849 int
1850 otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1851 {
1852         struct rte_eth_dev_data *data = eth_dev->data;
1853         struct otx2_eth_txq *txq;
1854         int rc;
1855
1856         txq = eth_dev->data->tx_queues[qidx];
1857
1858         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1859                 return 0;
1860
1861         txq->fc_cache_pkts = 0;
1862
1863         rc = otx2_nix_sq_sqb_aura_fc(txq, false);
1864         if (rc) {
1865                 otx2_err("Failed to disable sqb aura fc, txq=%u, rc=%d",
1866                          qidx, rc);
1867                 goto done;
1868         }
1869
1870         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1871
1872 done:
1873         return rc;
1874 }
1875
1876 static int
1877 otx2_nix_rx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1878 {
1879         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1880         struct rte_eth_dev_data *data = eth_dev->data;
1881         int rc;
1882
1883         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1884                 return 0;
1885
1886         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, true);
1887         if (rc) {
1888                 otx2_err("Failed to enable rxq=%u, rc=%d", qidx, rc);
1889                 goto done;
1890         }
1891
1892         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1893
1894 done:
1895         return rc;
1896 }
1897
1898 static int
1899 otx2_nix_rx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1900 {
1901         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1902         struct rte_eth_dev_data *data = eth_dev->data;
1903         int rc;
1904
1905         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1906                 return 0;
1907
1908         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, false);
1909         if (rc) {
1910                 otx2_err("Failed to disable rxq=%u, rc=%d", qidx, rc);
1911                 goto done;
1912         }
1913
1914         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1915
1916 done:
1917         return rc;
1918 }
1919
1920 static void
1921 otx2_nix_dev_stop(struct rte_eth_dev *eth_dev)
1922 {
1923         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1924         struct rte_mbuf *rx_pkts[32];
1925         struct otx2_eth_rxq *rxq;
1926         int count, i, j, rc;
1927
1928         nix_lf_switch_header_type_enable(dev, false);
1929         nix_cgx_stop_link_event(dev);
1930         npc_rx_disable(dev);
1931
1932         /* Stop rx queues and free up pkts pending */
1933         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1934                 rc = otx2_nix_rx_queue_stop(eth_dev, i);
1935                 if (rc)
1936                         continue;
1937
1938                 rxq = eth_dev->data->rx_queues[i];
1939                 count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1940                 while (count) {
1941                         for (j = 0; j < count; j++)
1942                                 rte_pktmbuf_free(rx_pkts[j]);
1943                         count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1944                 }
1945         }
1946
1947         /* Stop tx queues  */
1948         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1949                 otx2_nix_tx_queue_stop(eth_dev, i);
1950 }
1951
1952 static int
1953 otx2_nix_dev_start(struct rte_eth_dev *eth_dev)
1954 {
1955         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1956         int rc, i;
1957
1958         /* MTU recalculate should be avoided here if PTP is enabled by PF, as
1959          * otx2_nix_recalc_mtu would be invoked during otx2_nix_ptp_enable_vf
1960          * call below.
1961          */
1962         if (eth_dev->data->nb_rx_queues != 0 && !otx2_ethdev_is_ptp_en(dev)) {
1963                 rc = otx2_nix_recalc_mtu(eth_dev);
1964                 if (rc)
1965                         return rc;
1966         }
1967
1968         /* Start rx queues */
1969         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1970                 rc = otx2_nix_rx_queue_start(eth_dev, i);
1971                 if (rc)
1972                         return rc;
1973         }
1974
1975         /* Start tx queues  */
1976         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1977                 rc = otx2_nix_tx_queue_start(eth_dev, i);
1978                 if (rc)
1979                         return rc;
1980         }
1981
1982         rc = otx2_nix_update_flow_ctrl_mode(eth_dev);
1983         if (rc) {
1984                 otx2_err("Failed to update flow ctrl mode %d", rc);
1985                 return rc;
1986         }
1987
1988         /* Enable PTP if it was requested by the app or if it is already
1989          * enabled in PF owning this VF
1990          */
1991         memset(&dev->tstamp, 0, sizeof(struct otx2_timesync_info));
1992         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
1993             otx2_ethdev_is_ptp_en(dev))
1994                 otx2_nix_timesync_enable(eth_dev);
1995         else
1996                 otx2_nix_timesync_disable(eth_dev);
1997
1998         /* Update VF about data off shifted by 8 bytes if PTP already
1999          * enabled in PF owning this VF
2000          */
2001         if (otx2_ethdev_is_ptp_en(dev) && otx2_dev_is_vf(dev))
2002                 otx2_nix_ptp_enable_vf(eth_dev);
2003
2004         rc = npc_rx_enable(dev);
2005         if (rc) {
2006                 otx2_err("Failed to enable NPC rx %d", rc);
2007                 return rc;
2008         }
2009
2010         otx2_nix_toggle_flag_link_cfg(dev, true);
2011
2012         rc = nix_cgx_start_link_event(dev);
2013         if (rc) {
2014                 otx2_err("Failed to start cgx link event %d", rc);
2015                 goto rx_disable;
2016         }
2017
2018         otx2_nix_toggle_flag_link_cfg(dev, false);
2019         otx2_eth_set_tx_function(eth_dev);
2020         otx2_eth_set_rx_function(eth_dev);
2021
2022         return 0;
2023
2024 rx_disable:
2025         npc_rx_disable(dev);
2026         otx2_nix_toggle_flag_link_cfg(dev, false);
2027         return rc;
2028 }
2029
2030 static int otx2_nix_dev_reset(struct rte_eth_dev *eth_dev);
2031 static void otx2_nix_dev_close(struct rte_eth_dev *eth_dev);
2032
2033 /* Initialize and register driver with DPDK Application */
2034 static const struct eth_dev_ops otx2_eth_dev_ops = {
2035         .dev_infos_get            = otx2_nix_info_get,
2036         .dev_configure            = otx2_nix_configure,
2037         .link_update              = otx2_nix_link_update,
2038         .tx_queue_setup           = otx2_nix_tx_queue_setup,
2039         .tx_queue_release         = otx2_nix_tx_queue_release,
2040         .rx_queue_setup           = otx2_nix_rx_queue_setup,
2041         .rx_queue_release         = otx2_nix_rx_queue_release,
2042         .dev_start                = otx2_nix_dev_start,
2043         .dev_stop                 = otx2_nix_dev_stop,
2044         .dev_close                = otx2_nix_dev_close,
2045         .tx_queue_start           = otx2_nix_tx_queue_start,
2046         .tx_queue_stop            = otx2_nix_tx_queue_stop,
2047         .rx_queue_start           = otx2_nix_rx_queue_start,
2048         .rx_queue_stop            = otx2_nix_rx_queue_stop,
2049         .dev_set_link_up          = otx2_nix_dev_set_link_up,
2050         .dev_set_link_down        = otx2_nix_dev_set_link_down,
2051         .dev_supported_ptypes_get = otx2_nix_supported_ptypes_get,
2052         .dev_ptypes_set           = otx2_nix_ptypes_set,
2053         .dev_reset                = otx2_nix_dev_reset,
2054         .stats_get                = otx2_nix_dev_stats_get,
2055         .stats_reset              = otx2_nix_dev_stats_reset,
2056         .get_reg                  = otx2_nix_dev_get_reg,
2057         .mtu_set                  = otx2_nix_mtu_set,
2058         .mac_addr_add             = otx2_nix_mac_addr_add,
2059         .mac_addr_remove          = otx2_nix_mac_addr_del,
2060         .mac_addr_set             = otx2_nix_mac_addr_set,
2061         .set_mc_addr_list         = otx2_nix_set_mc_addr_list,
2062         .promiscuous_enable       = otx2_nix_promisc_enable,
2063         .promiscuous_disable      = otx2_nix_promisc_disable,
2064         .allmulticast_enable      = otx2_nix_allmulticast_enable,
2065         .allmulticast_disable     = otx2_nix_allmulticast_disable,
2066         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
2067         .reta_update              = otx2_nix_dev_reta_update,
2068         .reta_query               = otx2_nix_dev_reta_query,
2069         .rss_hash_update          = otx2_nix_rss_hash_update,
2070         .rss_hash_conf_get        = otx2_nix_rss_hash_conf_get,
2071         .xstats_get               = otx2_nix_xstats_get,
2072         .xstats_get_names         = otx2_nix_xstats_get_names,
2073         .xstats_reset             = otx2_nix_xstats_reset,
2074         .xstats_get_by_id         = otx2_nix_xstats_get_by_id,
2075         .xstats_get_names_by_id   = otx2_nix_xstats_get_names_by_id,
2076         .rxq_info_get             = otx2_nix_rxq_info_get,
2077         .txq_info_get             = otx2_nix_txq_info_get,
2078         .rx_burst_mode_get        = otx2_rx_burst_mode_get,
2079         .tx_burst_mode_get        = otx2_tx_burst_mode_get,
2080         .rx_queue_count           = otx2_nix_rx_queue_count,
2081         .rx_descriptor_done       = otx2_nix_rx_descriptor_done,
2082         .rx_descriptor_status     = otx2_nix_rx_descriptor_status,
2083         .tx_descriptor_status     = otx2_nix_tx_descriptor_status,
2084         .tx_done_cleanup          = otx2_nix_tx_done_cleanup,
2085         .pool_ops_supported       = otx2_nix_pool_ops_supported,
2086         .filter_ctrl              = otx2_nix_dev_filter_ctrl,
2087         .get_module_info          = otx2_nix_get_module_info,
2088         .get_module_eeprom        = otx2_nix_get_module_eeprom,
2089         .fw_version_get           = otx2_nix_fw_version_get,
2090         .flow_ctrl_get            = otx2_nix_flow_ctrl_get,
2091         .flow_ctrl_set            = otx2_nix_flow_ctrl_set,
2092         .timesync_enable          = otx2_nix_timesync_enable,
2093         .timesync_disable         = otx2_nix_timesync_disable,
2094         .timesync_read_rx_timestamp = otx2_nix_timesync_read_rx_timestamp,
2095         .timesync_read_tx_timestamp = otx2_nix_timesync_read_tx_timestamp,
2096         .timesync_adjust_time     = otx2_nix_timesync_adjust_time,
2097         .timesync_read_time       = otx2_nix_timesync_read_time,
2098         .timesync_write_time      = otx2_nix_timesync_write_time,
2099         .vlan_offload_set         = otx2_nix_vlan_offload_set,
2100         .vlan_filter_set          = otx2_nix_vlan_filter_set,
2101         .vlan_strip_queue_set     = otx2_nix_vlan_strip_queue_set,
2102         .vlan_tpid_set            = otx2_nix_vlan_tpid_set,
2103         .vlan_pvid_set            = otx2_nix_vlan_pvid_set,
2104         .rx_queue_intr_enable     = otx2_nix_rx_queue_intr_enable,
2105         .rx_queue_intr_disable    = otx2_nix_rx_queue_intr_disable,
2106         .read_clock               = otx2_nix_read_clock,
2107 };
2108
2109 static inline int
2110 nix_lf_attach(struct otx2_eth_dev *dev)
2111 {
2112         struct otx2_mbox *mbox = dev->mbox;
2113         struct rsrc_attach_req *req;
2114
2115         /* Attach NIX(lf) */
2116         req = otx2_mbox_alloc_msg_attach_resources(mbox);
2117         req->modify = true;
2118         req->nixlf = true;
2119
2120         return otx2_mbox_process(mbox);
2121 }
2122
2123 static inline int
2124 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
2125 {
2126         struct otx2_mbox *mbox = dev->mbox;
2127         struct msix_offset_rsp *msix_rsp;
2128         int rc;
2129
2130         /* Get NPA and NIX MSIX vector offsets */
2131         otx2_mbox_alloc_msg_msix_offset(mbox);
2132
2133         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
2134
2135         dev->nix_msixoff = msix_rsp->nix_msixoff;
2136
2137         return rc;
2138 }
2139
2140 static inline int
2141 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
2142 {
2143         struct rsrc_detach_req *req;
2144
2145         req = otx2_mbox_alloc_msg_detach_resources(mbox);
2146
2147         /* Detach all except npa lf */
2148         req->partial = true;
2149         req->nixlf = true;
2150         req->sso = true;
2151         req->ssow = true;
2152         req->timlfs = true;
2153         req->cptlfs = true;
2154
2155         return otx2_mbox_process(mbox);
2156 }
2157
2158 static bool
2159 otx2_eth_dev_is_sdp(struct rte_pci_device *pci_dev)
2160 {
2161         if (pci_dev->id.device_id == PCI_DEVID_OCTEONTX2_RVU_SDP_PF ||
2162             pci_dev->id.device_id == PCI_DEVID_OCTEONTX2_RVU_SDP_VF)
2163                 return true;
2164         return false;
2165 }
2166
2167 static int
2168 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
2169 {
2170         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
2171         struct rte_pci_device *pci_dev;
2172         int rc, max_entries;
2173
2174         eth_dev->dev_ops = &otx2_eth_dev_ops;
2175
2176         /* For secondary processes, the primary has done all the work */
2177         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
2178                 /* Setup callbacks for secondary process */
2179                 otx2_eth_set_tx_function(eth_dev);
2180                 otx2_eth_set_rx_function(eth_dev);
2181                 return 0;
2182         }
2183
2184         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
2185
2186         rte_eth_copy_pci_info(eth_dev, pci_dev);
2187         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
2188
2189         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
2190         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
2191                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
2192
2193         /* Parse devargs string */
2194         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
2195         if (rc) {
2196                 otx2_err("Failed to parse devargs rc=%d", rc);
2197                 goto error;
2198         }
2199
2200         if (!dev->mbox_active) {
2201                 /* Initialize the base otx2_dev object
2202                  * only if already present
2203                  */
2204                 rc = otx2_dev_init(pci_dev, dev);
2205                 if (rc) {
2206                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
2207                         goto error;
2208                 }
2209         }
2210         if (otx2_eth_dev_is_sdp(pci_dev))
2211                 dev->sdp_link = true;
2212         else
2213                 dev->sdp_link = false;
2214         /* Device generic callbacks */
2215         dev->ops = &otx2_dev_ops;
2216         dev->eth_dev = eth_dev;
2217
2218         /* Grab the NPA LF if required */
2219         rc = otx2_npa_lf_init(pci_dev, dev);
2220         if (rc)
2221                 goto otx2_dev_uninit;
2222
2223         dev->configured = 0;
2224         dev->drv_inited = true;
2225         dev->ptype_disable = 0;
2226         dev->base = dev->bar2 + (RVU_BLOCK_ADDR_NIX0 << 20);
2227         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
2228
2229         /* Attach NIX LF */
2230         rc = nix_lf_attach(dev);
2231         if (rc)
2232                 goto otx2_npa_uninit;
2233
2234         /* Get NIX MSIX offset */
2235         rc = nix_lf_get_msix_offset(dev);
2236         if (rc)
2237                 goto otx2_npa_uninit;
2238
2239         /* Register LF irq handlers */
2240         rc = otx2_nix_register_irqs(eth_dev);
2241         if (rc)
2242                 goto mbox_detach;
2243
2244         /* Get maximum number of supported MAC entries */
2245         max_entries = otx2_cgx_mac_max_entries_get(dev);
2246         if (max_entries < 0) {
2247                 otx2_err("Failed to get max entries for mac addr");
2248                 rc = -ENOTSUP;
2249                 goto unregister_irq;
2250         }
2251
2252         /* For VFs, returned max_entries will be 0. But to keep default MAC
2253          * address, one entry must be allocated. So setting up to 1.
2254          */
2255         if (max_entries == 0)
2256                 max_entries = 1;
2257
2258         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
2259                                                RTE_ETHER_ADDR_LEN, 0);
2260         if (eth_dev->data->mac_addrs == NULL) {
2261                 otx2_err("Failed to allocate memory for mac addr");
2262                 rc = -ENOMEM;
2263                 goto unregister_irq;
2264         }
2265
2266         dev->max_mac_entries = max_entries;
2267
2268         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
2269         if (rc)
2270                 goto free_mac_addrs;
2271
2272         /* Update the mac address */
2273         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
2274
2275         /* Also sync same MAC address to CGX table */
2276         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
2277
2278         /* Initialize the tm data structures */
2279         otx2_nix_tm_conf_init(eth_dev);
2280
2281         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
2282         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
2283
2284         if (otx2_dev_is_96xx_A0(dev) ||
2285             otx2_dev_is_95xx_Ax(dev)) {
2286                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
2287                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
2288         }
2289
2290         /* Create security ctx */
2291         rc = otx2_eth_sec_ctx_create(eth_dev);
2292         if (rc)
2293                 goto free_mac_addrs;
2294         dev->tx_offload_capa |= DEV_TX_OFFLOAD_SECURITY;
2295         dev->rx_offload_capa |= DEV_RX_OFFLOAD_SECURITY;
2296
2297         /* Initialize rte-flow */
2298         rc = otx2_flow_init(dev);
2299         if (rc)
2300                 goto sec_ctx_destroy;
2301
2302         otx2_nix_mc_filter_init(dev);
2303
2304         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
2305                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
2306                      eth_dev->data->port_id, dev->pf, dev->vf,
2307                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
2308                      dev->rx_offload_capa, dev->tx_offload_capa);
2309         return 0;
2310
2311 sec_ctx_destroy:
2312         otx2_eth_sec_ctx_destroy(eth_dev);
2313 free_mac_addrs:
2314         rte_free(eth_dev->data->mac_addrs);
2315 unregister_irq:
2316         otx2_nix_unregister_irqs(eth_dev);
2317 mbox_detach:
2318         otx2_eth_dev_lf_detach(dev->mbox);
2319 otx2_npa_uninit:
2320         otx2_npa_lf_fini();
2321 otx2_dev_uninit:
2322         otx2_dev_fini(pci_dev, dev);
2323 error:
2324         otx2_err("Failed to init nix eth_dev rc=%d", rc);
2325         return rc;
2326 }
2327
2328 static int
2329 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
2330 {
2331         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
2332         struct rte_pci_device *pci_dev;
2333         int rc, i;
2334
2335         /* Nothing to be done for secondary processes */
2336         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2337                 return 0;
2338
2339         /* Clear the flag since we are closing down */
2340         dev->configured = 0;
2341
2342         /* Disable nix bpid config */
2343         otx2_nix_rxchan_bpid_cfg(eth_dev, false);
2344
2345         npc_rx_disable(dev);
2346
2347         /* Disable vlan offloads */
2348         otx2_nix_vlan_fini(eth_dev);
2349
2350         /* Disable other rte_flow entries */
2351         otx2_flow_fini(dev);
2352
2353         /* Free multicast filter list */
2354         otx2_nix_mc_filter_fini(dev);
2355
2356         /* Disable PTP if already enabled */
2357         if (otx2_ethdev_is_ptp_en(dev))
2358                 otx2_nix_timesync_disable(eth_dev);
2359
2360         nix_cgx_stop_link_event(dev);
2361
2362         /* Free up SQs */
2363         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
2364                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[i]);
2365                 eth_dev->data->tx_queues[i] = NULL;
2366         }
2367         eth_dev->data->nb_tx_queues = 0;
2368
2369         /* Free up RQ's and CQ's */
2370         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
2371                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[i]);
2372                 eth_dev->data->rx_queues[i] = NULL;
2373         }
2374         eth_dev->data->nb_rx_queues = 0;
2375
2376         /* Free tm resources */
2377         rc = otx2_nix_tm_fini(eth_dev);
2378         if (rc)
2379                 otx2_err("Failed to cleanup tm, rc=%d", rc);
2380
2381         /* Unregister queue irqs */
2382         oxt2_nix_unregister_queue_irqs(eth_dev);
2383
2384         /* Unregister cq irqs */
2385         if (eth_dev->data->dev_conf.intr_conf.rxq)
2386                 oxt2_nix_unregister_cq_irqs(eth_dev);
2387
2388         rc = nix_lf_free(dev);
2389         if (rc)
2390                 otx2_err("Failed to free nix lf, rc=%d", rc);
2391
2392         rc = otx2_npa_lf_fini();
2393         if (rc)
2394                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
2395
2396         /* Disable security */
2397         otx2_eth_sec_fini(eth_dev);
2398
2399         /* Destroy security ctx */
2400         otx2_eth_sec_ctx_destroy(eth_dev);
2401
2402         rte_free(eth_dev->data->mac_addrs);
2403         eth_dev->data->mac_addrs = NULL;
2404         dev->drv_inited = false;
2405
2406         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
2407         otx2_nix_unregister_irqs(eth_dev);
2408
2409         rc = otx2_eth_dev_lf_detach(dev->mbox);
2410         if (rc)
2411                 otx2_err("Failed to detach resources, rc=%d", rc);
2412
2413         /* Check if mbox close is needed */
2414         if (!mbox_close)
2415                 return 0;
2416
2417         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
2418                 /* Will be freed later by PMD */
2419                 eth_dev->data->dev_private = NULL;
2420                 return 0;
2421         }
2422
2423         otx2_dev_fini(pci_dev, dev);
2424         return 0;
2425 }
2426
2427 static void
2428 otx2_nix_dev_close(struct rte_eth_dev *eth_dev)
2429 {
2430         otx2_eth_dev_uninit(eth_dev, true);
2431 }
2432
2433 static int
2434 otx2_nix_dev_reset(struct rte_eth_dev *eth_dev)
2435 {
2436         int rc;
2437
2438         rc = otx2_eth_dev_uninit(eth_dev, false);
2439         if (rc)
2440                 return rc;
2441
2442         return otx2_eth_dev_init(eth_dev);
2443 }
2444
2445 static int
2446 nix_remove(struct rte_pci_device *pci_dev)
2447 {
2448         struct rte_eth_dev *eth_dev;
2449         struct otx2_idev_cfg *idev;
2450         struct otx2_dev *otx2_dev;
2451         int rc;
2452
2453         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
2454         if (eth_dev) {
2455                 /* Cleanup eth dev */
2456                 rc = otx2_eth_dev_uninit(eth_dev, true);
2457                 if (rc)
2458                         return rc;
2459
2460                 rte_eth_dev_pci_release(eth_dev);
2461         }
2462
2463         /* Nothing to be done for secondary processes */
2464         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2465                 return 0;
2466
2467         /* Check for common resources */
2468         idev = otx2_intra_dev_get_cfg();
2469         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
2470                 return 0;
2471
2472         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
2473
2474         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
2475                 goto exit;
2476
2477         /* Safe to cleanup mbox as no more users */
2478         otx2_dev_fini(pci_dev, otx2_dev);
2479         rte_free(otx2_dev);
2480         return 0;
2481
2482 exit:
2483         otx2_info("%s: common resource in use by other devices", pci_dev->name);
2484         return -EAGAIN;
2485 }
2486
2487 static int
2488 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
2489 {
2490         int rc;
2491
2492         RTE_SET_USED(pci_drv);
2493
2494         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
2495                                            otx2_eth_dev_init);
2496
2497         /* On error on secondary, recheck if port exists in primary or
2498          * in mid of detach state.
2499          */
2500         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
2501                 if (!rte_eth_dev_allocated(pci_dev->device.name))
2502                         return 0;
2503         return rc;
2504 }
2505
2506 static const struct rte_pci_id pci_nix_map[] = {
2507         {
2508                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
2509         },
2510         {
2511                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
2512         },
2513         {
2514                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2515                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
2516         },
2517         {
2518                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2519                                PCI_DEVID_OCTEONTX2_RVU_SDP_PF)
2520         },
2521         {
2522                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2523                                PCI_DEVID_OCTEONTX2_RVU_SDP_VF)
2524         },
2525         {
2526                 .vendor_id = 0,
2527         },
2528 };
2529
2530 static struct rte_pci_driver pci_nix = {
2531         .id_table = pci_nix_map,
2532         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_NEED_IOVA_AS_VA |
2533                         RTE_PCI_DRV_INTR_LSC,
2534         .probe = nix_probe,
2535         .remove = nix_remove,
2536 };
2537
2538 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
2539 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
2540 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");