drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <rte_ethdev_pci.h>
   6 #include <rte_io.h>
   7 #include <rte_malloc.h>
   8
   9 #include "otx2_ethdev.h"
  10
  11 static inline void
  12 otx2_eth_set_rx_function(struct rte_eth_dev *eth_dev)
  13 {
  14         RTE_SET_USED(eth_dev);
  15 }
  16
  17 static inline void
  18 otx2_eth_set_tx_function(struct rte_eth_dev *eth_dev)
  19 {
  20         RTE_SET_USED(eth_dev);
  21 }
  22
  23 static inline uint64_t
  24 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  25 {
  26         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  27
  28         if (otx2_dev_is_vf(dev))
  29                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  30
  31         return capa;
  32 }
  33
  34 static inline uint64_t
  35 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  36 {
  37         RTE_SET_USED(dev);
  38
  39         return NIX_TX_OFFLOAD_CAPA;
  40 }
  41
  42 static const struct otx2_dev_ops otx2_dev_ops = {
  43         .link_status_update = otx2_eth_dev_link_status_update,
  44 };
  45
  46 static int
  47 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  48 {
  49         struct otx2_mbox *mbox = dev->mbox;
  50         struct nix_lf_alloc_req *req;
  51         struct nix_lf_alloc_rsp *rsp;
  52         int rc;
  53
  54         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  55         req->rq_cnt = nb_rxq;
  56         req->sq_cnt = nb_txq;
  57         req->cq_cnt = nb_rxq;
  58         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  59         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  60         req->xqe_sz = NIX_XQESZ_W16;
  61         req->rss_sz = dev->rss_info.rss_size;
  62         req->rss_grps = NIX_RSS_GRPS;
  63         req->npa_func = otx2_npa_pf_func_get();
  64         req->sso_func = otx2_sso_pf_func_get();
  65         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  66         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  67                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  68                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  69                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  70         }
  71
  72         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  73         if (rc)
  74                 return rc;
  75
  76         dev->sqb_size = rsp->sqb_size;
  77         dev->tx_chan_base = rsp->tx_chan_base;
  78         dev->rx_chan_base = rsp->rx_chan_base;
  79         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  80         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  81         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  82         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  83         dev->lf_tx_stats = rsp->lf_tx_stats;
  84         dev->lf_rx_stats = rsp->lf_rx_stats;
  85         dev->cints = rsp->cints;
  86         dev->qints = rsp->qints;
  87         dev->npc_flow.channel = dev->rx_chan_base;
  88
  89         return 0;
  90 }
  91
  92 static int
  93 nix_lf_free(struct otx2_eth_dev *dev)
  94 {
  95         struct otx2_mbox *mbox = dev->mbox;
  96         struct nix_lf_free_req *req;
  97         struct ndc_sync_op *ndc_req;
  98         int rc;
  99
 100         /* Sync NDC-NIX for LF */
 101         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 102         ndc_req->nix_lf_tx_sync = 1;
 103         ndc_req->nix_lf_rx_sync = 1;
 104         rc = otx2_mbox_process(mbox);
 105         if (rc)
 106                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 107
 108         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 109         /* Let AF driver free all this nix lf's
 110          * NPC entries allocated using NPC MBOX.
 111          */
 112         req->flags = 0;
 113
 114         return otx2_mbox_process(mbox);
 115 }
 116
 117 static int
 118 otx2_nix_configure(struct rte_eth_dev *eth_dev)
 119 {
 120         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 121         struct rte_eth_dev_data *data = eth_dev->data;
 122         struct rte_eth_conf *conf = &data->dev_conf;
 123         struct rte_eth_rxmode *rxmode = &conf->rxmode;
 124         struct rte_eth_txmode *txmode = &conf->txmode;
 125         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
 126         struct rte_ether_addr *ea;
 127         uint8_t nb_rxq, nb_txq;
 128         int rc;
 129
 130         rc = -EINVAL;
 131
 132         /* Sanity checks */
 133         if (rte_eal_has_hugepages() == 0) {
 134                 otx2_err("Huge page is not configured");
 135                 goto fail;
 136         }
 137
 138         if (rte_eal_iova_mode() != RTE_IOVA_VA) {
 139                 otx2_err("iova mode should be va");
 140                 goto fail;
 141         }
 142
 143         if (conf->link_speeds & ETH_LINK_SPEED_FIXED) {
 144                 otx2_err("Setting link speed/duplex not supported");
 145                 goto fail;
 146         }
 147
 148         if (conf->dcb_capability_en == 1) {
 149                 otx2_err("dcb enable is not supported");
 150                 goto fail;
 151         }
 152
 153         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
 154                 otx2_err("Flow director is not supported");
 155                 goto fail;
 156         }
 157
 158         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
 159             rxmode->mq_mode != ETH_MQ_RX_RSS) {
 160                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
 161                 goto fail;
 162         }
 163
 164         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
 165                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
 166                 goto fail;
 167         }
 168
 169         /* Free the resources allocated from the previous configure */
 170         if (dev->configured == 1) {
 171                 oxt2_nix_unregister_queue_irqs(eth_dev);
 172                 nix_lf_free(dev);
 173         }
 174
 175         if (otx2_dev_is_A0(dev) &&
 176             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
 177             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
 178             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
 179                 otx2_err("Outer IP and SCTP checksum unsupported");
 180                 rc = -EINVAL;
 181                 goto fail;
 182         }
 183
 184         dev->rx_offloads = rxmode->offloads;
 185         dev->tx_offloads = txmode->offloads;
 186         dev->rss_info.rss_grps = NIX_RSS_GRPS;
 187
 188         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
 189         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
 190
 191         /* Alloc a nix lf */
 192         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
 193         if (rc) {
 194                 otx2_err("Failed to init nix_lf rc=%d", rc);
 195                 goto fail;
 196         }
 197
 198         /* Register queue IRQs */
 199         rc = oxt2_nix_register_queue_irqs(eth_dev);
 200         if (rc) {
 201                 otx2_err("Failed to register queue interrupts rc=%d", rc);
 202                 goto free_nix_lf;
 203         }
 204
 205         /* Update the mac address */
 206         ea = eth_dev->data->mac_addrs;
 207         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
 208         if (rte_is_zero_ether_addr(ea))
 209                 rte_eth_random_addr((uint8_t *)ea);
 210
 211         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
 212
 213         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
 214                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
 215                 " rx_flags=0x%x tx_flags=0x%x",
 216                 eth_dev->data->port_id, ea_fmt, nb_rxq,
 217                 nb_txq, dev->rx_offloads, dev->tx_offloads,
 218                 dev->rx_offload_flags, dev->tx_offload_flags);
 219
 220         /* All good */
 221         dev->configured = 1;
 222         dev->configured_nb_rx_qs = data->nb_rx_queues;
 223         dev->configured_nb_tx_qs = data->nb_tx_queues;
 224         return 0;
 225
 226 free_nix_lf:
 227         rc = nix_lf_free(dev);
 228 fail:
 229         return rc;
 230 }
 231
 232 /* Initialize and register driver with DPDK Application */
 233 static const struct eth_dev_ops otx2_eth_dev_ops = {
 234         .dev_infos_get            = otx2_nix_info_get,
 235         .dev_configure            = otx2_nix_configure,
 236         .link_update              = otx2_nix_link_update,
 237         .stats_get                = otx2_nix_dev_stats_get,
 238         .stats_reset              = otx2_nix_dev_stats_reset,
 239         .get_reg                  = otx2_nix_dev_get_reg,
 240         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
 241 };
 242
 243 static inline int
 244 nix_lf_attach(struct otx2_eth_dev *dev)
 245 {
 246         struct otx2_mbox *mbox = dev->mbox;
 247         struct rsrc_attach_req *req;
 248
 249         /* Attach NIX(lf) */
 250         req = otx2_mbox_alloc_msg_attach_resources(mbox);
 251         req->modify = true;
 252         req->nixlf = true;
 253
 254         return otx2_mbox_process(mbox);
 255 }
 256
 257 static inline int
 258 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
 259 {
 260         struct otx2_mbox *mbox = dev->mbox;
 261         struct msix_offset_rsp *msix_rsp;
 262         int rc;
 263
 264         /* Get NPA and NIX MSIX vector offsets */
 265         otx2_mbox_alloc_msg_msix_offset(mbox);
 266
 267         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
 268
 269         dev->nix_msixoff = msix_rsp->nix_msixoff;
 270
 271         return rc;
 272 }
 273
 274 static inline int
 275 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
 276 {
 277         struct rsrc_detach_req *req;
 278
 279         req = otx2_mbox_alloc_msg_detach_resources(mbox);
 280
 281         /* Detach all except npa lf */
 282         req->partial = true;
 283         req->nixlf = true;
 284         req->sso = true;
 285         req->ssow = true;
 286         req->timlfs = true;
 287         req->cptlfs = true;
 288
 289         return otx2_mbox_process(mbox);
 290 }
 291
 292 static int
 293 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
 294 {
 295         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 296         struct rte_pci_device *pci_dev;
 297         int rc, max_entries;
 298
 299         eth_dev->dev_ops = &otx2_eth_dev_ops;
 300
 301         /* For secondary processes, the primary has done all the work */
 302         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
 303                 /* Setup callbacks for secondary process */
 304                 otx2_eth_set_tx_function(eth_dev);
 305                 otx2_eth_set_rx_function(eth_dev);
 306                 return 0;
 307         }
 308
 309         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
 310
 311         rte_eth_copy_pci_info(eth_dev, pci_dev);
 312         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
 313
 314         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
 315         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
 316                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
 317
 318         /* Parse devargs string */
 319         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
 320         if (rc) {
 321                 otx2_err("Failed to parse devargs rc=%d", rc);
 322                 goto error;
 323         }
 324
 325         if (!dev->mbox_active) {
 326                 /* Initialize the base otx2_dev object
 327                  * only if already present
 328                  */
 329                 rc = otx2_dev_init(pci_dev, dev);
 330                 if (rc) {
 331                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
 332                         goto error;
 333                 }
 334         }
 335         /* Device generic callbacks */
 336         dev->ops = &otx2_dev_ops;
 337         dev->eth_dev = eth_dev;
 338
 339         /* Grab the NPA LF if required */
 340         rc = otx2_npa_lf_init(pci_dev, dev);
 341         if (rc)
 342                 goto otx2_dev_uninit;
 343
 344         dev->configured = 0;
 345         dev->drv_inited = true;
 346         dev->base = dev->bar2 + (RVU_BLOCK_ADDR_NIX0 << 20);
 347         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
 348
 349         /* Attach NIX LF */
 350         rc = nix_lf_attach(dev);
 351         if (rc)
 352                 goto otx2_npa_uninit;
 353
 354         /* Get NIX MSIX offset */
 355         rc = nix_lf_get_msix_offset(dev);
 356         if (rc)
 357                 goto otx2_npa_uninit;
 358
 359         /* Register LF irq handlers */
 360         rc = otx2_nix_register_irqs(eth_dev);
 361         if (rc)
 362                 goto mbox_detach;
 363
 364         /* Get maximum number of supported MAC entries */
 365         max_entries = otx2_cgx_mac_max_entries_get(dev);
 366         if (max_entries < 0) {
 367                 otx2_err("Failed to get max entries for mac addr");
 368                 rc = -ENOTSUP;
 369                 goto unregister_irq;
 370         }
 371
 372         /* For VFs, returned max_entries will be 0. But to keep default MAC
 373          * address, one entry must be allocated. So setting up to 1.
 374          */
 375         if (max_entries == 0)
 376                 max_entries = 1;
 377
 378         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
 379                                                RTE_ETHER_ADDR_LEN, 0);
 380         if (eth_dev->data->mac_addrs == NULL) {
 381                 otx2_err("Failed to allocate memory for mac addr");
 382                 rc = -ENOMEM;
 383                 goto unregister_irq;
 384         }
 385
 386         dev->max_mac_entries = max_entries;
 387
 388         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
 389         if (rc)
 390                 goto free_mac_addrs;
 391
 392         /* Update the mac address */
 393         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
 394
 395         /* Also sync same MAC address to CGX table */
 396         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
 397
 398         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
 399         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
 400
 401         if (otx2_dev_is_A0(dev)) {
 402                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
 403                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
 404         }
 405
 406         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
 407                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
 408                      eth_dev->data->port_id, dev->pf, dev->vf,
 409                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
 410                      dev->rx_offload_capa, dev->tx_offload_capa);
 411         return 0;
 412
 413 free_mac_addrs:
 414         rte_free(eth_dev->data->mac_addrs);
 415 unregister_irq:
 416         otx2_nix_unregister_irqs(eth_dev);
 417 mbox_detach:
 418         otx2_eth_dev_lf_detach(dev->mbox);
 419 otx2_npa_uninit:
 420         otx2_npa_lf_fini();
 421 otx2_dev_uninit:
 422         otx2_dev_fini(pci_dev, dev);
 423 error:
 424         otx2_err("Failed to init nix eth_dev rc=%d", rc);
 425         return rc;
 426 }
 427
 428 static int
 429 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
 430 {
 431         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 432         struct rte_pci_device *pci_dev;
 433         int rc;
 434
 435         /* Nothing to be done for secondary processes */
 436         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
 437                 return 0;
 438
 439         /* Unregister queue irqs */
 440         oxt2_nix_unregister_queue_irqs(eth_dev);
 441
 442         rc = nix_lf_free(dev);
 443         if (rc)
 444                 otx2_err("Failed to free nix lf, rc=%d", rc);
 445
 446         rc = otx2_npa_lf_fini();
 447         if (rc)
 448                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
 449
 450         rte_free(eth_dev->data->mac_addrs);
 451         eth_dev->data->mac_addrs = NULL;
 452         dev->drv_inited = false;
 453
 454         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
 455         otx2_nix_unregister_irqs(eth_dev);
 456
 457         rc = otx2_eth_dev_lf_detach(dev->mbox);
 458         if (rc)
 459                 otx2_err("Failed to detach resources, rc=%d", rc);
 460
 461         /* Check if mbox close is needed */
 462         if (!mbox_close)
 463                 return 0;
 464
 465         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
 466                 /* Will be freed later by PMD */
 467                 eth_dev->data->dev_private = NULL;
 468                 return 0;
 469         }
 470
 471         otx2_dev_fini(pci_dev, dev);
 472         return 0;
 473 }
 474
 475 static int
 476 nix_remove(struct rte_pci_device *pci_dev)
 477 {
 478         struct rte_eth_dev *eth_dev;
 479         struct otx2_idev_cfg *idev;
 480         struct otx2_dev *otx2_dev;
 481         int rc;
 482
 483         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
 484         if (eth_dev) {
 485                 /* Cleanup eth dev */
 486                 rc = otx2_eth_dev_uninit(eth_dev, true);
 487                 if (rc)
 488                         return rc;
 489
 490                 rte_eth_dev_pci_release(eth_dev);
 491         }
 492
 493         /* Nothing to be done for secondary processes */
 494         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
 495                 return 0;
 496
 497         /* Check for common resources */
 498         idev = otx2_intra_dev_get_cfg();
 499         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
 500                 return 0;
 501
 502         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
 503
 504         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
 505                 goto exit;
 506
 507         /* Safe to cleanup mbox as no more users */
 508         otx2_dev_fini(pci_dev, otx2_dev);
 509         rte_free(otx2_dev);
 510         return 0;
 511
 512 exit:
 513         otx2_info("%s: common resource in use by other devices", pci_dev->name);
 514         return -EAGAIN;
 515 }
 516
 517 static int
 518 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
 519 {
 520         int rc;
 521
 522         RTE_SET_USED(pci_drv);
 523
 524         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
 525                                            otx2_eth_dev_init);
 526
 527         /* On error on secondary, recheck if port exists in primary or
 528          * in mid of detach state.
 529          */
 530         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
 531                 if (!rte_eth_dev_allocated(pci_dev->device.name))
 532                         return 0;
 533         return rc;
 534 }
 535
 536 static const struct rte_pci_id pci_nix_map[] = {
 537         {
 538                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
 539         },
 540         {
 541                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
 542         },
 543         {
 544                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
 545                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
 546         },
 547         {
 548                 .vendor_id = 0,
 549         },
 550 };
 551
 552 static struct rte_pci_driver pci_nix = {
 553         .id_table = pci_nix_map,
 554         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_IOVA_AS_VA |
 555                         RTE_PCI_DRV_INTR_LSC,
 556         .probe = nix_probe,
 557         .remove = nix_remove,
 558 };
 559
 560 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
 561 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
 562 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");