drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <inttypes.h>
   6
   7 #include <rte_ethdev_pci.h>
   8 #include <rte_io.h>
   9 #include <rte_malloc.h>
  10 #include <rte_mbuf.h>
  11 #include <rte_mbuf_pool_ops.h>
  12 #include <rte_mempool.h>
  13
  14 #include "otx2_ethdev.h"
  15 #include "otx2_ethdev_sec.h"
  16
  17 static inline uint64_t
  18 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  19 {
  20         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  21
  22         if (otx2_dev_is_vf(dev) ||
  23             dev->npc_flow.switch_header_type == OTX2_PRIV_FLAGS_HIGIG)
  24                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  25
  26         return capa;
  27 }
  28
  29 static inline uint64_t
  30 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  31 {
  32         uint64_t capa = NIX_TX_OFFLOAD_CAPA;
  33
  34         /* TSO not supported for earlier chip revisions */
  35         if (otx2_dev_is_96xx_A0(dev) || otx2_dev_is_95xx_Ax(dev))
  36                 capa &= ~(DEV_TX_OFFLOAD_TCP_TSO |
  37                           DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
  38                           DEV_TX_OFFLOAD_GENEVE_TNL_TSO |
  39                           DEV_TX_OFFLOAD_GRE_TNL_TSO);
  40         return capa;
  41 }
  42
  43 static const struct otx2_dev_ops otx2_dev_ops = {
  44         .link_status_update = otx2_eth_dev_link_status_update,
  45         .ptp_info_update = otx2_eth_dev_ptp_info_update
  46 };
  47
  48 static int
  49 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  50 {
  51         struct otx2_mbox *mbox = dev->mbox;
  52         struct nix_lf_alloc_req *req;
  53         struct nix_lf_alloc_rsp *rsp;
  54         int rc;
  55
  56         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  57         req->rq_cnt = nb_rxq;
  58         req->sq_cnt = nb_txq;
  59         req->cq_cnt = nb_rxq;
  60         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  61         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  62         req->xqe_sz = NIX_XQESZ_W16;
  63         req->rss_sz = dev->rss_info.rss_size;
  64         req->rss_grps = NIX_RSS_GRPS;
  65         req->npa_func = otx2_npa_pf_func_get();
  66         req->sso_func = otx2_sso_pf_func_get();
  67         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  68         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  69                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  70                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  71                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  72         }
  73         req->rx_cfg |= BIT_ULL(32 /* DROP_RE */);
  74         if (dev->rss_tag_as_xor == 0)
  75                 req->flags = NIX_LF_RSS_TAG_LSB_AS_ADDER;
  76
  77         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  78         if (rc)
  79                 return rc;
  80
  81         dev->sqb_size = rsp->sqb_size;
  82         dev->tx_chan_base = rsp->tx_chan_base;
  83         dev->rx_chan_base = rsp->rx_chan_base;
  84         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  85         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  86         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  87         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  88         dev->lf_tx_stats = rsp->lf_tx_stats;
  89         dev->lf_rx_stats = rsp->lf_rx_stats;
  90         dev->cints = rsp->cints;
  91         dev->qints = rsp->qints;
  92         dev->npc_flow.channel = dev->rx_chan_base;
  93         dev->ptp_en = rsp->hw_rx_tstamp_en;
  94
  95         return 0;
  96 }
  97
  98 static int
  99 nix_lf_switch_header_type_enable(struct otx2_eth_dev *dev, bool enable)
 100 {
 101         struct otx2_mbox *mbox = dev->mbox;
 102         struct npc_set_pkind *req;
 103         struct msg_resp *rsp;
 104         int rc;
 105
 106         if (dev->npc_flow.switch_header_type == 0)
 107                 return 0;
 108
 109         /* Notify AF about higig2 config */
 110         req = otx2_mbox_alloc_msg_npc_set_pkind(mbox);
 111         req->mode = dev->npc_flow.switch_header_type;
 112         if (enable == 0)
 113                 req->mode = OTX2_PRIV_FLAGS_DEFAULT;
 114         req->dir = PKIND_RX;
 115         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 116         if (rc)
 117                 return rc;
 118         req = otx2_mbox_alloc_msg_npc_set_pkind(mbox);
 119         req->mode = dev->npc_flow.switch_header_type;
 120         if (enable == 0)
 121                 req->mode = OTX2_PRIV_FLAGS_DEFAULT;
 122         req->dir = PKIND_TX;
 123         return otx2_mbox_process_msg(mbox, (void *)&rsp);
 124 }
 125
 126 static int
 127 nix_lf_free(struct otx2_eth_dev *dev)
 128 {
 129         struct otx2_mbox *mbox = dev->mbox;
 130         struct nix_lf_free_req *req;
 131         struct ndc_sync_op *ndc_req;
 132         int rc;
 133
 134         /* Sync NDC-NIX for LF */
 135         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 136         ndc_req->nix_lf_tx_sync = 1;
 137         ndc_req->nix_lf_rx_sync = 1;
 138         rc = otx2_mbox_process(mbox);
 139         if (rc)
 140                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 141
 142         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 143         /* Let AF driver free all this nix lf's
 144          * NPC entries allocated using NPC MBOX.
 145          */
 146         req->flags = 0;
 147
 148         return otx2_mbox_process(mbox);
 149 }
 150
 151 int
 152 otx2_cgx_rxtx_start(struct otx2_eth_dev *dev)
 153 {
 154         struct otx2_mbox *mbox = dev->mbox;
 155
 156         if (otx2_dev_is_vf_or_sdp(dev))
 157                 return 0;
 158
 159         otx2_mbox_alloc_msg_cgx_start_rxtx(mbox);
 160
 161         return otx2_mbox_process(mbox);
 162 }
 163
 164 int
 165 otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev)
 166 {
 167         struct otx2_mbox *mbox = dev->mbox;
 168
 169         if (otx2_dev_is_vf_or_sdp(dev))
 170                 return 0;
 171
 172         otx2_mbox_alloc_msg_cgx_stop_rxtx(mbox);
 173
 174         return otx2_mbox_process(mbox);
 175 }
 176
 177 static int
 178 npc_rx_enable(struct otx2_eth_dev *dev)
 179 {
 180         struct otx2_mbox *mbox = dev->mbox;
 181
 182         otx2_mbox_alloc_msg_nix_lf_start_rx(mbox);
 183
 184         return otx2_mbox_process(mbox);
 185 }
 186
 187 static int
 188 npc_rx_disable(struct otx2_eth_dev *dev)
 189 {
 190         struct otx2_mbox *mbox = dev->mbox;
 191
 192         otx2_mbox_alloc_msg_nix_lf_stop_rx(mbox);
 193
 194         return otx2_mbox_process(mbox);
 195 }
 196
 197 static int
 198 nix_cgx_start_link_event(struct otx2_eth_dev *dev)
 199 {
 200         struct otx2_mbox *mbox = dev->mbox;
 201
 202         if (otx2_dev_is_vf_or_sdp(dev))
 203                 return 0;
 204
 205         otx2_mbox_alloc_msg_cgx_start_linkevents(mbox);
 206
 207         return otx2_mbox_process(mbox);
 208 }
 209
 210 static int
 211 cgx_intlbk_enable(struct otx2_eth_dev *dev, bool en)
 212 {
 213         struct otx2_mbox *mbox = dev->mbox;
 214
 215         if (en && otx2_dev_is_vf_or_sdp(dev))
 216                 return -ENOTSUP;
 217
 218         if (en)
 219                 otx2_mbox_alloc_msg_cgx_intlbk_enable(mbox);
 220         else
 221                 otx2_mbox_alloc_msg_cgx_intlbk_disable(mbox);
 222
 223         return otx2_mbox_process(mbox);
 224 }
 225
 226 static int
 227 nix_cgx_stop_link_event(struct otx2_eth_dev *dev)
 228 {
 229         struct otx2_mbox *mbox = dev->mbox;
 230
 231         if (otx2_dev_is_vf_or_sdp(dev))
 232                 return 0;
 233
 234         otx2_mbox_alloc_msg_cgx_stop_linkevents(mbox);
 235
 236         return otx2_mbox_process(mbox);
 237 }
 238
 239 static inline void
 240 nix_rx_queue_reset(struct otx2_eth_rxq *rxq)
 241 {
 242         rxq->head = 0;
 243         rxq->available = 0;
 244 }
 245
 246 static inline uint32_t
 247 nix_qsize_to_val(enum nix_q_size_e qsize)
 248 {
 249         return (16UL << (qsize * 2));
 250 }
 251
 252 static inline enum nix_q_size_e
 253 nix_qsize_clampup_get(struct otx2_eth_dev *dev, uint32_t val)
 254 {
 255         int i;
 256
 257         if (otx2_ethdev_fixup_is_min_4k_q(dev))
 258                 i = nix_q_size_4K;
 259         else
 260                 i = nix_q_size_16;
 261
 262         for (; i < nix_q_size_max; i++)
 263                 if (val <= nix_qsize_to_val(i))
 264                         break;
 265
 266         if (i >= nix_q_size_max)
 267                 i = nix_q_size_max - 1;
 268
 269         return i;
 270 }
 271
 272 static int
 273 nix_cq_rq_init(struct rte_eth_dev *eth_dev, struct otx2_eth_dev *dev,
 274                uint16_t qid, struct otx2_eth_rxq *rxq, struct rte_mempool *mp)
 275 {
 276         struct otx2_mbox *mbox = dev->mbox;
 277         const struct rte_memzone *rz;
 278         uint32_t ring_size, cq_size;
 279         struct nix_aq_enq_req *aq;
 280         uint16_t first_skip;
 281         int rc;
 282
 283         cq_size = rxq->qlen;
 284         ring_size = cq_size * NIX_CQ_ENTRY_SZ;
 285         rz = rte_eth_dma_zone_reserve(eth_dev, "cq", qid, ring_size,
 286                                       NIX_CQ_ALIGN, dev->node);
 287         if (rz == NULL) {
 288                 otx2_err("Failed to allocate mem for cq hw ring");
 289                 rc = -ENOMEM;
 290                 goto fail;
 291         }
 292         memset(rz->addr, 0, rz->len);
 293         rxq->desc = (uintptr_t)rz->addr;
 294         rxq->qmask = cq_size - 1;
 295
 296         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 297         aq->qidx = qid;
 298         aq->ctype = NIX_AQ_CTYPE_CQ;
 299         aq->op = NIX_AQ_INSTOP_INIT;
 300
 301         aq->cq.ena = 1;
 302         aq->cq.caching = 1;
 303         aq->cq.qsize = rxq->qsize;
 304         aq->cq.base = rz->iova;
 305         aq->cq.avg_level = 0xff;
 306         aq->cq.cq_err_int_ena = BIT(NIX_CQERRINT_CQE_FAULT);
 307         aq->cq.cq_err_int_ena |= BIT(NIX_CQERRINT_DOOR_ERR);
 308
 309         /* Many to one reduction */
 310         aq->cq.qint_idx = qid % dev->qints;
 311         /* Map CQ0 [RQ0] to CINT0 and so on till max 64 irqs */
 312         aq->cq.cint_idx = qid;
 313
 314         if (otx2_ethdev_fixup_is_limit_cq_full(dev)) {
 315                 const float rx_cq_skid = NIX_CQ_FULL_ERRATA_SKID;
 316                 uint16_t min_rx_drop;
 317
 318                 min_rx_drop = ceil(rx_cq_skid / (float)cq_size);
 319                 aq->cq.drop = min_rx_drop;
 320                 aq->cq.drop_ena = 1;
 321                 rxq->cq_drop = min_rx_drop;
 322         } else {
 323                 rxq->cq_drop = NIX_CQ_THRESH_LEVEL;
 324                 aq->cq.drop = rxq->cq_drop;
 325                 aq->cq.drop_ena = 1;
 326         }
 327
 328         /* TX pause frames enable flowctrl on RX side */
 329         if (dev->fc_info.tx_pause) {
 330                 /* Single bpid is allocated for all rx channels for now */
 331                 aq->cq.bpid = dev->fc_info.bpid[0];
 332                 aq->cq.bp = rxq->cq_drop;
 333                 aq->cq.bp_ena = 1;
 334         }
 335
 336         rc = otx2_mbox_process(mbox);
 337         if (rc) {
 338                 otx2_err("Failed to init cq context");
 339                 goto fail;
 340         }
 341
 342         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 343         aq->qidx = qid;
 344         aq->ctype = NIX_AQ_CTYPE_RQ;
 345         aq->op = NIX_AQ_INSTOP_INIT;
 346
 347         aq->rq.sso_ena = 0;
 348
 349         if (rxq->offloads & DEV_RX_OFFLOAD_SECURITY)
 350                 aq->rq.ipsech_ena = 1;
 351
 352         aq->rq.cq = qid; /* RQ to CQ 1:1 mapped */
 353         aq->rq.spb_ena = 0;
 354         aq->rq.lpb_aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 355         first_skip = (sizeof(struct rte_mbuf));
 356         first_skip += RTE_PKTMBUF_HEADROOM;
 357         first_skip += rte_pktmbuf_priv_size(mp);
 358         rxq->data_off = first_skip;
 359
 360         first_skip /= 8; /* Expressed in number of dwords */
 361         aq->rq.first_skip = first_skip;
 362         aq->rq.later_skip = (sizeof(struct rte_mbuf) / 8);
 363         aq->rq.flow_tagw = 32; /* 32-bits */
 364         aq->rq.lpb_sizem1 = rte_pktmbuf_data_room_size(mp);
 365         aq->rq.lpb_sizem1 += rte_pktmbuf_priv_size(mp);
 366         aq->rq.lpb_sizem1 += sizeof(struct rte_mbuf);
 367         aq->rq.lpb_sizem1 /= 8;
 368         aq->rq.lpb_sizem1 -= 1; /* Expressed in size minus one */
 369         aq->rq.ena = 1;
 370         aq->rq.pb_caching = 0x2; /* First cache aligned block to LLC */
 371         aq->rq.xqe_imm_size = 0; /* No pkt data copy to CQE */
 372         aq->rq.rq_int_ena = 0;
 373         /* Many to one reduction */
 374         aq->rq.qint_idx = qid % dev->qints;
 375
 376         aq->rq.xqe_drop_ena = 1;
 377
 378         rc = otx2_mbox_process(mbox);
 379         if (rc) {
 380                 otx2_err("Failed to init rq context");
 381                 goto fail;
 382         }
 383
 384         return 0;
 385 fail:
 386         return rc;
 387 }
 388
 389 static int
 390 nix_rq_enb_dis(struct rte_eth_dev *eth_dev,
 391                struct otx2_eth_rxq *rxq, const bool enb)
 392 {
 393         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 394         struct otx2_mbox *mbox = dev->mbox;
 395         struct nix_aq_enq_req *aq;
 396
 397         /* Pkts will be dropped silently if RQ is disabled */
 398         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 399         aq->qidx = rxq->rq;
 400         aq->ctype = NIX_AQ_CTYPE_RQ;
 401         aq->op = NIX_AQ_INSTOP_WRITE;
 402
 403         aq->rq.ena = enb;
 404         aq->rq_mask.ena = ~(aq->rq_mask.ena);
 405
 406         return otx2_mbox_process(mbox);
 407 }
 408
 409 static int
 410 nix_cq_rq_uninit(struct rte_eth_dev *eth_dev, struct otx2_eth_rxq *rxq)
 411 {
 412         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 413         struct otx2_mbox *mbox = dev->mbox;
 414         struct nix_aq_enq_req *aq;
 415         int rc;
 416
 417         /* RQ is already disabled */
 418         /* Disable CQ */
 419         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 420         aq->qidx = rxq->rq;
 421         aq->ctype = NIX_AQ_CTYPE_CQ;
 422         aq->op = NIX_AQ_INSTOP_WRITE;
 423
 424         aq->cq.ena = 0;
 425         aq->cq_mask.ena = ~(aq->cq_mask.ena);
 426
 427         rc = otx2_mbox_process(mbox);
 428         if (rc < 0) {
 429                 otx2_err("Failed to disable cq context");
 430                 return rc;
 431         }
 432
 433         return 0;
 434 }
 435
 436 static inline int
 437 nix_get_data_off(struct otx2_eth_dev *dev)
 438 {
 439         return otx2_ethdev_is_ptp_en(dev) ? NIX_TIMESYNC_RX_OFFSET : 0;
 440 }
 441
 442 uint64_t
 443 otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id)
 444 {
 445         struct rte_mbuf mb_def;
 446         uint64_t *tmp;
 447
 448         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) % 8 != 0);
 449         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, refcnt) -
 450                                 offsetof(struct rte_mbuf, data_off) != 2);
 451         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, nb_segs) -
 452                                 offsetof(struct rte_mbuf, data_off) != 4);
 453         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, port) -
 454                                 offsetof(struct rte_mbuf, data_off) != 6);
 455         mb_def.nb_segs = 1;
 456         mb_def.data_off = RTE_PKTMBUF_HEADROOM + nix_get_data_off(dev);
 457         mb_def.port = port_id;
 458         rte_mbuf_refcnt_set(&mb_def, 1);
 459
 460         /* Prevent compiler reordering: rearm_data covers previous fields */
 461         rte_compiler_barrier();
 462         tmp = (uint64_t *)&mb_def.rearm_data;
 463
 464         return *tmp;
 465 }
 466
 467 static void
 468 otx2_nix_rx_queue_release(void *rx_queue)
 469 {
 470         struct otx2_eth_rxq *rxq = rx_queue;
 471
 472         if (!rxq)
 473                 return;
 474
 475         otx2_nix_dbg("Releasing rxq %u", rxq->rq);
 476         nix_cq_rq_uninit(rxq->eth_dev, rxq);
 477         rte_free(rx_queue);
 478 }
 479
 480 static int
 481 otx2_nix_rx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t rq,
 482                         uint16_t nb_desc, unsigned int socket,
 483                         const struct rte_eth_rxconf *rx_conf,
 484                         struct rte_mempool *mp)
 485 {
 486         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 487         struct rte_mempool_ops *ops;
 488         struct otx2_eth_rxq *rxq;
 489         const char *platform_ops;
 490         enum nix_q_size_e qsize;
 491         uint64_t offloads;
 492         int rc;
 493
 494         rc = -EINVAL;
 495
 496         /* Compile time check to make sure all fast path elements in a CL */
 497         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_rxq, slow_path_start) >= 128);
 498
 499         /* Sanity checks */
 500         if (rx_conf->rx_deferred_start == 1) {
 501                 otx2_err("Deferred Rx start is not supported");
 502                 goto fail;
 503         }
 504
 505         platform_ops = rte_mbuf_platform_mempool_ops();
 506         /* This driver needs octeontx2_npa mempool ops to work */
 507         ops = rte_mempool_get_ops(mp->ops_index);
 508         if (strncmp(ops->name, platform_ops, RTE_MEMPOOL_OPS_NAMESIZE)) {
 509                 otx2_err("mempool ops should be of octeontx2_npa type");
 510                 goto fail;
 511         }
 512
 513         if (mp->pool_id == 0) {
 514                 otx2_err("Invalid pool_id");
 515                 goto fail;
 516         }
 517
 518         /* Free memory prior to re-allocation if needed */
 519         if (eth_dev->data->rx_queues[rq] != NULL) {
 520                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", rq);
 521                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[rq]);
 522                 eth_dev->data->rx_queues[rq] = NULL;
 523         }
 524
 525         offloads = rx_conf->offloads | eth_dev->data->dev_conf.rxmode.offloads;
 526         dev->rx_offloads |= offloads;
 527
 528         /* Find the CQ queue size */
 529         qsize = nix_qsize_clampup_get(dev, nb_desc);
 530         /* Allocate rxq memory */
 531         rxq = rte_zmalloc_socket("otx2 rxq", sizeof(*rxq), OTX2_ALIGN, socket);
 532         if (rxq == NULL) {
 533                 otx2_err("Failed to allocate rq=%d", rq);
 534                 rc = -ENOMEM;
 535                 goto fail;
 536         }
 537
 538         rxq->eth_dev = eth_dev;
 539         rxq->rq = rq;
 540         rxq->cq_door = dev->base + NIX_LF_CQ_OP_DOOR;
 541         rxq->cq_status = (int64_t *)(dev->base + NIX_LF_CQ_OP_STATUS);
 542         rxq->wdata = (uint64_t)rq << 32;
 543         rxq->aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 544         rxq->mbuf_initializer = otx2_nix_rxq_mbuf_setup(dev,
 545                                                         eth_dev->data->port_id);
 546         rxq->offloads = offloads;
 547         rxq->pool = mp;
 548         rxq->qlen = nix_qsize_to_val(qsize);
 549         rxq->qsize = qsize;
 550         rxq->lookup_mem = otx2_nix_fastpath_lookup_mem_get();
 551         rxq->tstamp = &dev->tstamp;
 552
 553         /* Alloc completion queue */
 554         rc = nix_cq_rq_init(eth_dev, dev, rq, rxq, mp);
 555         if (rc) {
 556                 otx2_err("Failed to allocate rxq=%u", rq);
 557                 goto free_rxq;
 558         }
 559
 560         rxq->qconf.socket_id = socket;
 561         rxq->qconf.nb_desc = nb_desc;
 562         rxq->qconf.mempool = mp;
 563         memcpy(&rxq->qconf.conf.rx, rx_conf, sizeof(struct rte_eth_rxconf));
 564
 565         nix_rx_queue_reset(rxq);
 566         otx2_nix_dbg("rq=%d pool=%s qsize=%d nb_desc=%d->%d",
 567                      rq, mp->name, qsize, nb_desc, rxq->qlen);
 568
 569         eth_dev->data->rx_queues[rq] = rxq;
 570         eth_dev->data->rx_queue_state[rq] = RTE_ETH_QUEUE_STATE_STOPPED;
 571
 572         /* Calculating delta and freq mult between PTP HI clock and tsc.
 573          * These are needed in deriving raw clock value from tsc counter.
 574          * read_clock eth op returns raw clock value.
 575          */
 576         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
 577             otx2_ethdev_is_ptp_en(dev)) {
 578                 rc = otx2_nix_raw_clock_tsc_conv(dev);
 579                 if (rc) {
 580                         otx2_err("Failed to calculate delta and freq mult");
 581                         goto fail;
 582                 }
 583         }
 584
 585         return 0;
 586
 587 free_rxq:
 588         otx2_nix_rx_queue_release(rxq);
 589 fail:
 590         return rc;
 591 }
 592
 593 static inline uint8_t
 594 nix_sq_max_sqe_sz(struct otx2_eth_txq *txq)
 595 {
 596         /*
 597          * Maximum three segments can be supported with W8, Choose
 598          * NIX_MAXSQESZ_W16 for multi segment offload.
 599          */
 600         if (txq->offloads & DEV_TX_OFFLOAD_MULTI_SEGS)
 601                 return NIX_MAXSQESZ_W16;
 602         else
 603                 return NIX_MAXSQESZ_W8;
 604 }
 605
 606 static uint16_t
 607 nix_rx_offload_flags(struct rte_eth_dev *eth_dev)
 608 {
 609         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 610         struct rte_eth_dev_data *data = eth_dev->data;
 611         struct rte_eth_conf *conf = &data->dev_conf;
 612         struct rte_eth_rxmode *rxmode = &conf->rxmode;
 613         uint16_t flags = 0;
 614
 615         if (rxmode->mq_mode == ETH_MQ_RX_RSS &&
 616                         (dev->rx_offloads & DEV_RX_OFFLOAD_RSS_HASH))
 617                 flags |= NIX_RX_OFFLOAD_RSS_F;
 618
 619         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
 620                          DEV_RX_OFFLOAD_UDP_CKSUM))
 621                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 622
 623         if (dev->rx_offloads & (DEV_RX_OFFLOAD_IPV4_CKSUM |
 624                                 DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM))
 625                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 626
 627         if (dev->rx_offloads & DEV_RX_OFFLOAD_SCATTER)
 628                 flags |= NIX_RX_MULTI_SEG_F;
 629
 630         if (dev->rx_offloads & (DEV_RX_OFFLOAD_VLAN_STRIP |
 631                                 DEV_RX_OFFLOAD_QINQ_STRIP))
 632                 flags |= NIX_RX_OFFLOAD_VLAN_STRIP_F;
 633
 634         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 635                 flags |= NIX_RX_OFFLOAD_TSTAMP_F;
 636
 637         if (dev->rx_offloads & DEV_RX_OFFLOAD_SECURITY)
 638                 flags |= NIX_RX_OFFLOAD_SECURITY_F;
 639
 640         if (!dev->ptype_disable)
 641                 flags |= NIX_RX_OFFLOAD_PTYPE_F;
 642
 643         return flags;
 644 }
 645
 646 static uint16_t
 647 nix_tx_offload_flags(struct rte_eth_dev *eth_dev)
 648 {
 649         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 650         uint64_t conf = dev->tx_offloads;
 651         uint16_t flags = 0;
 652
 653         /* Fastpath is dependent on these enums */
 654         RTE_BUILD_BUG_ON(PKT_TX_TCP_CKSUM != (1ULL << 52));
 655         RTE_BUILD_BUG_ON(PKT_TX_SCTP_CKSUM != (2ULL << 52));
 656         RTE_BUILD_BUG_ON(PKT_TX_UDP_CKSUM != (3ULL << 52));
 657         RTE_BUILD_BUG_ON(PKT_TX_IP_CKSUM != (1ULL << 54));
 658         RTE_BUILD_BUG_ON(PKT_TX_IPV4 != (1ULL << 55));
 659         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IP_CKSUM != (1ULL << 58));
 660         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV4 != (1ULL << 59));
 661         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV6 != (1ULL << 60));
 662         RTE_BUILD_BUG_ON(PKT_TX_OUTER_UDP_CKSUM != (1ULL << 41));
 663         RTE_BUILD_BUG_ON(RTE_MBUF_L2_LEN_BITS != 7);
 664         RTE_BUILD_BUG_ON(RTE_MBUF_L3_LEN_BITS != 9);
 665         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL2_LEN_BITS != 7);
 666         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL3_LEN_BITS != 9);
 667         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) !=
 668                          offsetof(struct rte_mbuf, buf_iova) + 8);
 669         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
 670                          offsetof(struct rte_mbuf, buf_iova) + 16);
 671         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
 672                          offsetof(struct rte_mbuf, ol_flags) + 12);
 673         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, tx_offload) !=
 674                          offsetof(struct rte_mbuf, pool) + 2 * sizeof(void *));
 675
 676         if (conf & DEV_TX_OFFLOAD_VLAN_INSERT ||
 677             conf & DEV_TX_OFFLOAD_QINQ_INSERT)
 678                 flags |= NIX_TX_OFFLOAD_VLAN_QINQ_F;
 679
 680         if (conf & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM ||
 681             conf & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM)
 682                 flags |= NIX_TX_OFFLOAD_OL3_OL4_CSUM_F;
 683
 684         if (conf & DEV_TX_OFFLOAD_IPV4_CKSUM ||
 685             conf & DEV_TX_OFFLOAD_TCP_CKSUM ||
 686             conf & DEV_TX_OFFLOAD_UDP_CKSUM ||
 687             conf & DEV_TX_OFFLOAD_SCTP_CKSUM)
 688                 flags |= NIX_TX_OFFLOAD_L3_L4_CSUM_F;
 689
 690         if (!(conf & DEV_TX_OFFLOAD_MBUF_FAST_FREE))
 691                 flags |= NIX_TX_OFFLOAD_MBUF_NOFF_F;
 692
 693         if (conf & DEV_TX_OFFLOAD_MULTI_SEGS)
 694                 flags |= NIX_TX_MULTI_SEG_F;
 695
 696         /* Enable Inner checksum for TSO */
 697         if (conf & DEV_TX_OFFLOAD_TCP_TSO)
 698                 flags |= (NIX_TX_OFFLOAD_TSO_F |
 699                           NIX_TX_OFFLOAD_L3_L4_CSUM_F);
 700
 701         /* Enable Inner and Outer checksum for Tunnel TSO */
 702         if (conf & (DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
 703                     DEV_TX_OFFLOAD_GENEVE_TNL_TSO |
 704                     DEV_TX_OFFLOAD_GRE_TNL_TSO))
 705                 flags |= (NIX_TX_OFFLOAD_TSO_F |
 706                           NIX_TX_OFFLOAD_OL3_OL4_CSUM_F |
 707                           NIX_TX_OFFLOAD_L3_L4_CSUM_F);
 708
 709         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 710                 flags |= NIX_TX_OFFLOAD_TSTAMP_F;
 711
 712         return flags;
 713 }
 714
 715 static int
 716 nix_sq_init(struct otx2_eth_txq *txq)
 717 {
 718         struct otx2_eth_dev *dev = txq->dev;
 719         struct otx2_mbox *mbox = dev->mbox;
 720         struct nix_aq_enq_req *sq;
 721         uint32_t rr_quantum;
 722         uint16_t smq;
 723         int rc;
 724
 725         if (txq->sqb_pool->pool_id == 0)
 726                 return -EINVAL;
 727
 728         rc = otx2_nix_tm_get_leaf_data(dev, txq->sq, &rr_quantum, &smq);
 729         if (rc) {
 730                 otx2_err("Failed to get sq->smq(leaf node), rc=%d", rc);
 731                 return rc;
 732         }
 733
 734         sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 735         sq->qidx = txq->sq;
 736         sq->ctype = NIX_AQ_CTYPE_SQ;
 737         sq->op = NIX_AQ_INSTOP_INIT;
 738         sq->sq.max_sqe_size = nix_sq_max_sqe_sz(txq);
 739
 740         sq->sq.smq = smq;
 741         sq->sq.smq_rr_quantum = rr_quantum;
 742         sq->sq.default_chan = dev->tx_chan_base;
 743         sq->sq.sqe_stype = NIX_STYPE_STF;
 744         sq->sq.ena = 1;
 745         if (sq->sq.max_sqe_size == NIX_MAXSQESZ_W8)
 746                 sq->sq.sqe_stype = NIX_STYPE_STP;
 747         sq->sq.sqb_aura =
 748                 npa_lf_aura_handle_to_aura(txq->sqb_pool->pool_id);
 749         sq->sq.sq_int_ena = BIT(NIX_SQINT_LMT_ERR);
 750         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SQB_ALLOC_FAIL);
 751         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SEND_ERR);
 752         sq->sq.sq_int_ena |= BIT(NIX_SQINT_MNQ_ERR);
 753
 754         /* Many to one reduction */
 755         sq->sq.qint_idx = txq->sq % dev->qints;
 756
 757         return otx2_mbox_process(mbox);
 758 }
 759
 760 static int
 761 nix_sq_uninit(struct otx2_eth_txq *txq)
 762 {
 763         struct otx2_eth_dev *dev = txq->dev;
 764         struct otx2_mbox *mbox = dev->mbox;
 765         struct ndc_sync_op *ndc_req;
 766         struct nix_aq_enq_rsp *rsp;
 767         struct nix_aq_enq_req *aq;
 768         uint16_t sqes_per_sqb;
 769         void *sqb_buf;
 770         int rc, count;
 771
 772         otx2_nix_dbg("Cleaning up sq %u", txq->sq);
 773
 774         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 775         aq->qidx = txq->sq;
 776         aq->ctype = NIX_AQ_CTYPE_SQ;
 777         aq->op = NIX_AQ_INSTOP_READ;
 778
 779         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 780         if (rc)
 781                 return rc;
 782
 783         /* Check if sq is already cleaned up */
 784         if (!rsp->sq.ena)
 785                 return 0;
 786
 787         /* Disable sq */
 788         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 789         aq->qidx = txq->sq;
 790         aq->ctype = NIX_AQ_CTYPE_SQ;
 791         aq->op = NIX_AQ_INSTOP_WRITE;
 792
 793         aq->sq_mask.ena = ~aq->sq_mask.ena;
 794         aq->sq.ena = 0;
 795
 796         rc = otx2_mbox_process(mbox);
 797         if (rc)
 798                 return rc;
 799
 800         /* Read SQ and free sqb's */
 801         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 802         aq->qidx = txq->sq;
 803         aq->ctype = NIX_AQ_CTYPE_SQ;
 804         aq->op = NIX_AQ_INSTOP_READ;
 805
 806         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 807         if (rc)
 808                 return rc;
 809
 810         if (aq->sq.smq_pend)
 811                 otx2_err("SQ has pending sqe's");
 812
 813         count = aq->sq.sqb_count;
 814         sqes_per_sqb = 1 << txq->sqes_per_sqb_log2;
 815         /* Free SQB's that are used */
 816         sqb_buf = (void *)rsp->sq.head_sqb;
 817         while (count) {
 818                 void *next_sqb;
 819
 820                 next_sqb = *(void **)((uintptr_t)sqb_buf + (uint32_t)
 821                                       ((sqes_per_sqb - 1) *
 822                                       nix_sq_max_sqe_sz(txq)));
 823                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 824                                     (uint64_t)sqb_buf);
 825                 sqb_buf = next_sqb;
 826                 count--;
 827         }
 828
 829         /* Free next to use sqb */
 830         if (rsp->sq.next_sqb)
 831                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 832                                     rsp->sq.next_sqb);
 833
 834         /* Sync NDC-NIX-TX for LF */
 835         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 836         ndc_req->nix_lf_tx_sync = 1;
 837         rc = otx2_mbox_process(mbox);
 838         if (rc)
 839                 otx2_err("Error on NDC-NIX-TX LF sync, rc %d", rc);
 840
 841         return rc;
 842 }
 843
 844 static int
 845 nix_sqb_aura_limit_cfg(struct rte_mempool *mp, uint16_t nb_sqb_bufs)
 846 {
 847         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 848         struct npa_aq_enq_req *aura_req;
 849
 850         aura_req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 851         aura_req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 852         aura_req->ctype = NPA_AQ_CTYPE_AURA;
 853         aura_req->op = NPA_AQ_INSTOP_WRITE;
 854
 855         aura_req->aura.limit = nb_sqb_bufs;
 856         aura_req->aura_mask.limit = ~(aura_req->aura_mask.limit);
 857
 858         return otx2_mbox_process(npa_lf->mbox);
 859 }
 860
 861 static int
 862 nix_alloc_sqb_pool(int port, struct otx2_eth_txq *txq, uint16_t nb_desc)
 863 {
 864         struct otx2_eth_dev *dev = txq->dev;
 865         uint16_t sqes_per_sqb, nb_sqb_bufs;
 866         char name[RTE_MEMPOOL_NAMESIZE];
 867         struct rte_mempool_objsz sz;
 868         struct npa_aura_s *aura;
 869         uint32_t tmp, blk_sz;
 870
 871         aura = (struct npa_aura_s *)((uintptr_t)txq->fc_mem + OTX2_ALIGN);
 872         snprintf(name, sizeof(name), "otx2_sqb_pool_%d_%d", port, txq->sq);
 873         blk_sz = dev->sqb_size;
 874
 875         if (nix_sq_max_sqe_sz(txq) == NIX_MAXSQESZ_W16)
 876                 sqes_per_sqb = (dev->sqb_size / 8) / 16;
 877         else
 878                 sqes_per_sqb = (dev->sqb_size / 8) / 8;
 879
 880         nb_sqb_bufs = nb_desc / sqes_per_sqb;
 881         /* Clamp up to devarg passed SQB count */
 882         nb_sqb_bufs =  RTE_MIN(dev->max_sqb_count, RTE_MAX(NIX_DEF_SQB,
 883                               nb_sqb_bufs + NIX_SQB_LIST_SPACE));
 884
 885         txq->sqb_pool = rte_mempool_create_empty(name, NIX_MAX_SQB, blk_sz,
 886                                                  0, 0, dev->node,
 887                                                  MEMPOOL_F_NO_SPREAD);
 888         txq->nb_sqb_bufs = nb_sqb_bufs;
 889         txq->sqes_per_sqb_log2 = (uint16_t)rte_log2_u32(sqes_per_sqb);
 890         txq->nb_sqb_bufs_adj = nb_sqb_bufs -
 891                 RTE_ALIGN_MUL_CEIL(nb_sqb_bufs, sqes_per_sqb) / sqes_per_sqb;
 892         txq->nb_sqb_bufs_adj =
 893                 (NIX_SQB_LOWER_THRESH * txq->nb_sqb_bufs_adj) / 100;
 894
 895         if (txq->sqb_pool == NULL) {
 896                 otx2_err("Failed to allocate sqe mempool");
 897                 goto fail;
 898         }
 899
 900         memset(aura, 0, sizeof(*aura));
 901         aura->fc_ena = 1;
 902         aura->fc_addr = txq->fc_iova;
 903         aura->fc_hyst_bits = 0; /* Store count on all updates */
 904         if (rte_mempool_set_ops_byname(txq->sqb_pool, "octeontx2_npa", aura)) {
 905                 otx2_err("Failed to set ops for sqe mempool");
 906                 goto fail;
 907         }
 908         if (rte_mempool_populate_default(txq->sqb_pool) < 0) {
 909                 otx2_err("Failed to populate sqe mempool");
 910                 goto fail;
 911         }
 912
 913         tmp = rte_mempool_calc_obj_size(blk_sz, MEMPOOL_F_NO_SPREAD, &sz);
 914         if (dev->sqb_size != sz.elt_size) {
 915                 otx2_err("sqe pool block size is not expected %d != %d",
 916                          dev->sqb_size, tmp);
 917                 goto fail;
 918         }
 919
 920         nix_sqb_aura_limit_cfg(txq->sqb_pool, txq->nb_sqb_bufs);
 921
 922         return 0;
 923 fail:
 924         return -ENOMEM;
 925 }
 926
 927 void
 928 otx2_nix_form_default_desc(struct otx2_eth_txq *txq)
 929 {
 930         struct nix_send_ext_s *send_hdr_ext;
 931         struct nix_send_hdr_s *send_hdr;
 932         struct nix_send_mem_s *send_mem;
 933         union nix_send_sg_s *sg;
 934
 935         /* Initialize the fields based on basic single segment packet */
 936         memset(&txq->cmd, 0, sizeof(txq->cmd));
 937
 938         if (txq->dev->tx_offload_flags & NIX_TX_NEED_EXT_HDR) {
 939                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 940                 /* 2(HDR) + 2(EXT_HDR) + 1(SG) + 1(IOVA) = 6/2 - 1 = 2 */
 941                 send_hdr->w0.sizem1 = 2;
 942
 943                 send_hdr_ext = (struct nix_send_ext_s *)&txq->cmd[2];
 944                 send_hdr_ext->w0.subdc = NIX_SUBDC_EXT;
 945                 if (txq->dev->tx_offload_flags & NIX_TX_OFFLOAD_TSTAMP_F) {
 946                         /* Default: one seg packet would have:
 947                          * 2(HDR) + 2(EXT) + 1(SG) + 1(IOVA) + 2(MEM)
 948                          * => 8/2 - 1 = 3
 949                          */
 950                         send_hdr->w0.sizem1 = 3;
 951                         send_hdr_ext->w0.tstmp = 1;
 952
 953                         /* To calculate the offset for send_mem,
 954                          * send_hdr->w0.sizem1 * 2
 955                          */
 956                         send_mem = (struct nix_send_mem_s *)(txq->cmd +
 957                                                 (send_hdr->w0.sizem1 << 1));
 958                         send_mem->subdc = NIX_SUBDC_MEM;
 959                         send_mem->alg = NIX_SENDMEMALG_SETTSTMP;
 960                         send_mem->addr = txq->dev->tstamp.tx_tstamp_iova;
 961                 }
 962                 sg = (union nix_send_sg_s *)&txq->cmd[4];
 963         } else {
 964                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 965                 /* 2(HDR) + 1(SG) + 1(IOVA) = 4/2 - 1 = 1 */
 966                 send_hdr->w0.sizem1 = 1;
 967                 sg = (union nix_send_sg_s *)&txq->cmd[2];
 968         }
 969
 970         send_hdr->w0.sq = txq->sq;
 971         sg->subdc = NIX_SUBDC_SG;
 972         sg->segs = 1;
 973         sg->ld_type = NIX_SENDLDTYPE_LDD;
 974
 975         rte_smp_wmb();
 976 }
 977
 978 static void
 979 otx2_nix_tx_queue_release(void *_txq)
 980 {
 981         struct otx2_eth_txq *txq = _txq;
 982         struct rte_eth_dev *eth_dev;
 983
 984         if (!txq)
 985                 return;
 986
 987         eth_dev = txq->dev->eth_dev;
 988
 989         otx2_nix_dbg("Releasing txq %u", txq->sq);
 990
 991         /* Flush and disable tm */
 992         otx2_nix_tm_sw_xoff(txq, eth_dev->data->dev_started);
 993
 994         /* Free sqb's and disable sq */
 995         nix_sq_uninit(txq);
 996
 997         if (txq->sqb_pool) {
 998                 rte_mempool_free(txq->sqb_pool);
 999                 txq->sqb_pool = NULL;
1000         }
1001         rte_free(txq);
1002 }
1003
1004
1005 static int
1006 otx2_nix_tx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t sq,
1007                         uint16_t nb_desc, unsigned int socket_id,
1008                         const struct rte_eth_txconf *tx_conf)
1009 {
1010         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1011         const struct rte_memzone *fc;
1012         struct otx2_eth_txq *txq;
1013         uint64_t offloads;
1014         int rc;
1015
1016         rc = -EINVAL;
1017
1018         /* Compile time check to make sure all fast path elements in a CL */
1019         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_txq, slow_path_start) >= 128);
1020
1021         if (tx_conf->tx_deferred_start) {
1022                 otx2_err("Tx deferred start is not supported");
1023                 goto fail;
1024         }
1025
1026         /* Free memory prior to re-allocation if needed. */
1027         if (eth_dev->data->tx_queues[sq] != NULL) {
1028                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", sq);
1029                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[sq]);
1030                 eth_dev->data->tx_queues[sq] = NULL;
1031         }
1032
1033         /* Find the expected offloads for this queue */
1034         offloads = tx_conf->offloads | eth_dev->data->dev_conf.txmode.offloads;
1035
1036         /* Allocating tx queue data structure */
1037         txq = rte_zmalloc_socket("otx2_ethdev TX queue", sizeof(*txq),
1038                                  OTX2_ALIGN, socket_id);
1039         if (txq == NULL) {
1040                 otx2_err("Failed to alloc txq=%d", sq);
1041                 rc = -ENOMEM;
1042                 goto fail;
1043         }
1044         txq->sq = sq;
1045         txq->dev = dev;
1046         txq->sqb_pool = NULL;
1047         txq->offloads = offloads;
1048         dev->tx_offloads |= offloads;
1049
1050         /*
1051          * Allocate memory for flow control updates from HW.
1052          * Alloc one cache line, so that fits all FC_STYPE modes.
1053          */
1054         fc = rte_eth_dma_zone_reserve(eth_dev, "fcmem", sq,
1055                                       OTX2_ALIGN + sizeof(struct npa_aura_s),
1056                                       OTX2_ALIGN, dev->node);
1057         if (fc == NULL) {
1058                 otx2_err("Failed to allocate mem for fcmem");
1059                 rc = -ENOMEM;
1060                 goto free_txq;
1061         }
1062         txq->fc_iova = fc->iova;
1063         txq->fc_mem = fc->addr;
1064
1065         /* Initialize the aura sqb pool */
1066         rc = nix_alloc_sqb_pool(eth_dev->data->port_id, txq, nb_desc);
1067         if (rc) {
1068                 otx2_err("Failed to alloc sqe pool rc=%d", rc);
1069                 goto free_txq;
1070         }
1071
1072         /* Initialize the SQ */
1073         rc = nix_sq_init(txq);
1074         if (rc) {
1075                 otx2_err("Failed to init sq=%d context", sq);
1076                 goto free_txq;
1077         }
1078
1079         txq->fc_cache_pkts = 0;
1080         txq->io_addr = dev->base + NIX_LF_OP_SENDX(0);
1081         /* Evenly distribute LMT slot for each sq */
1082         txq->lmt_addr = (void *)(dev->lmt_addr + ((sq & LMT_SLOT_MASK) << 12));
1083
1084         txq->qconf.socket_id = socket_id;
1085         txq->qconf.nb_desc = nb_desc;
1086         memcpy(&txq->qconf.conf.tx, tx_conf, sizeof(struct rte_eth_txconf));
1087
1088         otx2_nix_form_default_desc(txq);
1089
1090         otx2_nix_dbg("sq=%d fc=%p offload=0x%" PRIx64 " sqb=0x%" PRIx64 ""
1091                      " lmt_addr=%p nb_sqb_bufs=%d sqes_per_sqb_log2=%d", sq,
1092                      fc->addr, offloads, txq->sqb_pool->pool_id, txq->lmt_addr,
1093                      txq->nb_sqb_bufs, txq->sqes_per_sqb_log2);
1094         eth_dev->data->tx_queues[sq] = txq;
1095         eth_dev->data->tx_queue_state[sq] = RTE_ETH_QUEUE_STATE_STOPPED;
1096         return 0;
1097
1098 free_txq:
1099         otx2_nix_tx_queue_release(txq);
1100 fail:
1101         return rc;
1102 }
1103
1104 static int
1105 nix_store_queue_cfg_and_then_release(struct rte_eth_dev *eth_dev)
1106 {
1107         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1108         struct otx2_eth_qconf *tx_qconf = NULL;
1109         struct otx2_eth_qconf *rx_qconf = NULL;
1110         struct otx2_eth_txq **txq;
1111         struct otx2_eth_rxq **rxq;
1112         int i, nb_rxq, nb_txq;
1113
1114         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1115         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1116
1117         tx_qconf = malloc(nb_txq * sizeof(*tx_qconf));
1118         if (tx_qconf == NULL) {
1119                 otx2_err("Failed to allocate memory for tx_qconf");
1120                 goto fail;
1121         }
1122
1123         rx_qconf = malloc(nb_rxq * sizeof(*rx_qconf));
1124         if (rx_qconf == NULL) {
1125                 otx2_err("Failed to allocate memory for rx_qconf");
1126                 goto fail;
1127         }
1128
1129         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1130         for (i = 0; i < nb_txq; i++) {
1131                 if (txq[i] == NULL) {
1132                         otx2_err("txq[%d] is already released", i);
1133                         goto fail;
1134                 }
1135                 memcpy(&tx_qconf[i], &txq[i]->qconf, sizeof(*tx_qconf));
1136                 otx2_nix_tx_queue_release(txq[i]);
1137                 eth_dev->data->tx_queues[i] = NULL;
1138         }
1139
1140         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1141         for (i = 0; i < nb_rxq; i++) {
1142                 if (rxq[i] == NULL) {
1143                         otx2_err("rxq[%d] is already released", i);
1144                         goto fail;
1145                 }
1146                 memcpy(&rx_qconf[i], &rxq[i]->qconf, sizeof(*rx_qconf));
1147                 otx2_nix_rx_queue_release(rxq[i]);
1148                 eth_dev->data->rx_queues[i] = NULL;
1149         }
1150
1151         dev->tx_qconf = tx_qconf;
1152         dev->rx_qconf = rx_qconf;
1153         return 0;
1154
1155 fail:
1156         if (tx_qconf)
1157                 free(tx_qconf);
1158         if (rx_qconf)
1159                 free(rx_qconf);
1160
1161         return -ENOMEM;
1162 }
1163
1164 static int
1165 nix_restore_queue_cfg(struct rte_eth_dev *eth_dev)
1166 {
1167         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1168         struct otx2_eth_qconf *tx_qconf = dev->tx_qconf;
1169         struct otx2_eth_qconf *rx_qconf = dev->rx_qconf;
1170         struct otx2_eth_txq **txq;
1171         struct otx2_eth_rxq **rxq;
1172         int rc, i, nb_rxq, nb_txq;
1173
1174         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1175         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1176
1177         rc = -ENOMEM;
1178         /* Setup tx & rx queues with previous configuration so
1179          * that the queues can be functional in cases like ports
1180          * are started without re configuring queues.
1181          *
1182          * Usual re config sequence is like below:
1183          * port_configure() {
1184          *      if(reconfigure) {
1185          *              queue_release()
1186          *              queue_setup()
1187          *      }
1188          *      queue_configure() {
1189          *              queue_release()
1190          *              queue_setup()
1191          *      }
1192          * }
1193          * port_start()
1194          *
1195          * In some application's control path, queue_configure() would
1196          * NOT be invoked for TXQs/RXQs in port_configure().
1197          * In such cases, queues can be functional after start as the
1198          * queues are already setup in port_configure().
1199          */
1200         for (i = 0; i < nb_txq; i++) {
1201                 rc = otx2_nix_tx_queue_setup(eth_dev, i, tx_qconf[i].nb_desc,
1202                                              tx_qconf[i].socket_id,
1203                                              &tx_qconf[i].conf.tx);
1204                 if (rc) {
1205                         otx2_err("Failed to setup tx queue rc=%d", rc);
1206                         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1207                         for (i -= 1; i >= 0; i--)
1208                                 otx2_nix_tx_queue_release(txq[i]);
1209                         goto fail;
1210                 }
1211         }
1212
1213         free(tx_qconf); tx_qconf = NULL;
1214
1215         for (i = 0; i < nb_rxq; i++) {
1216                 rc = otx2_nix_rx_queue_setup(eth_dev, i, rx_qconf[i].nb_desc,
1217                                              rx_qconf[i].socket_id,
1218                                              &rx_qconf[i].conf.rx,
1219                                              rx_qconf[i].mempool);
1220                 if (rc) {
1221                         otx2_err("Failed to setup rx queue rc=%d", rc);
1222                         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1223                         for (i -= 1; i >= 0; i--)
1224                                 otx2_nix_rx_queue_release(rxq[i]);
1225                         goto release_tx_queues;
1226                 }
1227         }
1228
1229         free(rx_qconf); rx_qconf = NULL;
1230
1231         return 0;
1232
1233 release_tx_queues:
1234         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1235         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1236                 otx2_nix_tx_queue_release(txq[i]);
1237 fail:
1238         if (tx_qconf)
1239                 free(tx_qconf);
1240         if (rx_qconf)
1241                 free(rx_qconf);
1242
1243         return rc;
1244 }
1245
1246 static uint16_t
1247 nix_eth_nop_burst(void *queue, struct rte_mbuf **mbufs, uint16_t pkts)
1248 {
1249         RTE_SET_USED(queue);
1250         RTE_SET_USED(mbufs);
1251         RTE_SET_USED(pkts);
1252
1253         return 0;
1254 }
1255
1256 static void
1257 nix_set_nop_rxtx_function(struct rte_eth_dev *eth_dev)
1258 {
1259         /* These dummy functions are required for supporting
1260          * some applications which reconfigure queues without
1261          * stopping tx burst and rx burst threads(eg kni app)
1262          * When the queues context is saved, txq/rxqs are released
1263          * which caused app crash since rx/tx burst is still
1264          * on different lcores
1265          */
1266         eth_dev->tx_pkt_burst = nix_eth_nop_burst;
1267         eth_dev->rx_pkt_burst = nix_eth_nop_burst;
1268         rte_mb();
1269 }
1270
1271 static void
1272 nix_lso_tcp(struct nix_lso_format_cfg *req, bool v4)
1273 {
1274         volatile struct nix_lso_format *field;
1275
1276         /* Format works only with TCP packet marked by OL3/OL4 */
1277         field = (volatile struct nix_lso_format *)&req->fields[0];
1278         req->field_mask = NIX_LSO_FIELD_MASK;
1279         /* Outer IPv4/IPv6 */
1280         field->layer = NIX_TXLAYER_OL3;
1281         field->offset = v4 ? 2 : 4;
1282         field->sizem1 = 1; /* 2B */
1283         field->alg = NIX_LSOALG_ADD_PAYLEN;
1284         field++;
1285         if (v4) {
1286                 /* IPID field */
1287                 field->layer = NIX_TXLAYER_OL3;
1288                 field->offset = 4;
1289                 field->sizem1 = 1;
1290                 /* Incremented linearly per segment */
1291                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1292                 field++;
1293         }
1294
1295         /* TCP sequence number update */
1296         field->layer = NIX_TXLAYER_OL4;
1297         field->offset = 4;
1298         field->sizem1 = 3; /* 4 bytes */
1299         field->alg = NIX_LSOALG_ADD_OFFSET;
1300         field++;
1301         /* TCP flags field */
1302         field->layer = NIX_TXLAYER_OL4;
1303         field->offset = 12;
1304         field->sizem1 = 1;
1305         field->alg = NIX_LSOALG_TCP_FLAGS;
1306         field++;
1307 }
1308
1309 static void
1310 nix_lso_udp_tun_tcp(struct nix_lso_format_cfg *req,
1311                     bool outer_v4, bool inner_v4)
1312 {
1313         volatile struct nix_lso_format *field;
1314
1315         field = (volatile struct nix_lso_format *)&req->fields[0];
1316         req->field_mask = NIX_LSO_FIELD_MASK;
1317         /* Outer IPv4/IPv6 len */
1318         field->layer = NIX_TXLAYER_OL3;
1319         field->offset = outer_v4 ? 2 : 4;
1320         field->sizem1 = 1; /* 2B */
1321         field->alg = NIX_LSOALG_ADD_PAYLEN;
1322         field++;
1323         if (outer_v4) {
1324                 /* IPID */
1325                 field->layer = NIX_TXLAYER_OL3;
1326                 field->offset = 4;
1327                 field->sizem1 = 1;
1328                 /* Incremented linearly per segment */
1329                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1330                 field++;
1331         }
1332
1333         /* Outer UDP length */
1334         field->layer = NIX_TXLAYER_OL4;
1335         field->offset = 4;
1336         field->sizem1 = 1;
1337         field->alg = NIX_LSOALG_ADD_PAYLEN;
1338         field++;
1339
1340         /* Inner IPv4/IPv6 */
1341         field->layer = NIX_TXLAYER_IL3;
1342         field->offset = inner_v4 ? 2 : 4;
1343         field->sizem1 = 1; /* 2B */
1344         field->alg = NIX_LSOALG_ADD_PAYLEN;
1345         field++;
1346         if (inner_v4) {
1347                 /* IPID field */
1348                 field->layer = NIX_TXLAYER_IL3;
1349                 field->offset = 4;
1350                 field->sizem1 = 1;
1351                 /* Incremented linearly per segment */
1352                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1353                 field++;
1354         }
1355
1356         /* TCP sequence number update */
1357         field->layer = NIX_TXLAYER_IL4;
1358         field->offset = 4;
1359         field->sizem1 = 3; /* 4 bytes */
1360         field->alg = NIX_LSOALG_ADD_OFFSET;
1361         field++;
1362
1363         /* TCP flags field */
1364         field->layer = NIX_TXLAYER_IL4;
1365         field->offset = 12;
1366         field->sizem1 = 1;
1367         field->alg = NIX_LSOALG_TCP_FLAGS;
1368         field++;
1369 }
1370
1371 static void
1372 nix_lso_tun_tcp(struct nix_lso_format_cfg *req,
1373                 bool outer_v4, bool inner_v4)
1374 {
1375         volatile struct nix_lso_format *field;
1376
1377         field = (volatile struct nix_lso_format *)&req->fields[0];
1378         req->field_mask = NIX_LSO_FIELD_MASK;
1379         /* Outer IPv4/IPv6 len */
1380         field->layer = NIX_TXLAYER_OL3;
1381         field->offset = outer_v4 ? 2 : 4;
1382         field->sizem1 = 1; /* 2B */
1383         field->alg = NIX_LSOALG_ADD_PAYLEN;
1384         field++;
1385         if (outer_v4) {
1386                 /* IPID */
1387                 field->layer = NIX_TXLAYER_OL3;
1388                 field->offset = 4;
1389                 field->sizem1 = 1;
1390                 /* Incremented linearly per segment */
1391                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1392                 field++;
1393         }
1394
1395         /* Inner IPv4/IPv6 */
1396         field->layer = NIX_TXLAYER_IL3;
1397         field->offset = inner_v4 ? 2 : 4;
1398         field->sizem1 = 1; /* 2B */
1399         field->alg = NIX_LSOALG_ADD_PAYLEN;
1400         field++;
1401         if (inner_v4) {
1402                 /* IPID field */
1403                 field->layer = NIX_TXLAYER_IL3;
1404                 field->offset = 4;
1405                 field->sizem1 = 1;
1406                 /* Incremented linearly per segment */
1407                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1408                 field++;
1409         }
1410
1411         /* TCP sequence number update */
1412         field->layer = NIX_TXLAYER_IL4;
1413         field->offset = 4;
1414         field->sizem1 = 3; /* 4 bytes */
1415         field->alg = NIX_LSOALG_ADD_OFFSET;
1416         field++;
1417
1418         /* TCP flags field */
1419         field->layer = NIX_TXLAYER_IL4;
1420         field->offset = 12;
1421         field->sizem1 = 1;
1422         field->alg = NIX_LSOALG_TCP_FLAGS;
1423         field++;
1424 }
1425
1426 static int
1427 nix_setup_lso_formats(struct otx2_eth_dev *dev)
1428 {
1429         struct otx2_mbox *mbox = dev->mbox;
1430         struct nix_lso_format_cfg_rsp *rsp;
1431         struct nix_lso_format_cfg *req;
1432         uint8_t base;
1433         int rc;
1434
1435         /* Skip if TSO was not requested */
1436         if (!(dev->tx_offload_flags & NIX_TX_OFFLOAD_TSO_F))
1437                 return 0;
1438         /*
1439          * IPv4/TCP LSO
1440          */
1441         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1442         nix_lso_tcp(req, true);
1443         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1444         if (rc)
1445                 return rc;
1446
1447         base = rsp->lso_format_idx;
1448         if (base != NIX_LSO_FORMAT_IDX_TSOV4)
1449                 return -EFAULT;
1450         dev->lso_base_idx = base;
1451         otx2_nix_dbg("tcpv4 lso fmt=%u", base);
1452
1453
1454         /*
1455          * IPv6/TCP LSO
1456          */
1457         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1458         nix_lso_tcp(req, false);
1459         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1460         if (rc)
1461                 return rc;
1462
1463         if (rsp->lso_format_idx != base + 1)
1464                 return -EFAULT;
1465         otx2_nix_dbg("tcpv6 lso fmt=%u\n", base + 1);
1466
1467         /*
1468          * IPv4/UDP/TUN HDR/IPv4/TCP LSO
1469          */
1470         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1471         nix_lso_udp_tun_tcp(req, true, true);
1472         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1473         if (rc)
1474                 return rc;
1475
1476         if (rsp->lso_format_idx != base + 2)
1477                 return -EFAULT;
1478         otx2_nix_dbg("udp tun v4v4 fmt=%u\n", base + 2);
1479
1480         /*
1481          * IPv4/UDP/TUN HDR/IPv6/TCP LSO
1482          */
1483         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1484         nix_lso_udp_tun_tcp(req, true, false);
1485         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1486         if (rc)
1487                 return rc;
1488
1489         if (rsp->lso_format_idx != base + 3)
1490                 return -EFAULT;
1491         otx2_nix_dbg("udp tun v4v6 fmt=%u\n", base + 3);
1492
1493         /*
1494          * IPv6/UDP/TUN HDR/IPv4/TCP LSO
1495          */
1496         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1497         nix_lso_udp_tun_tcp(req, false, true);
1498         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1499         if (rc)
1500                 return rc;
1501
1502         if (rsp->lso_format_idx != base + 4)
1503                 return -EFAULT;
1504         otx2_nix_dbg("udp tun v6v4 fmt=%u\n", base + 4);
1505
1506         /*
1507          * IPv6/UDP/TUN HDR/IPv6/TCP LSO
1508          */
1509         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1510         nix_lso_udp_tun_tcp(req, false, false);
1511         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1512         if (rc)
1513                 return rc;
1514         if (rsp->lso_format_idx != base + 5)
1515                 return -EFAULT;
1516         otx2_nix_dbg("udp tun v6v6 fmt=%u\n", base + 5);
1517
1518         /*
1519          * IPv4/TUN HDR/IPv4/TCP LSO
1520          */
1521         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1522         nix_lso_tun_tcp(req, true, true);
1523         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1524         if (rc)
1525                 return rc;
1526
1527         if (rsp->lso_format_idx != base + 6)
1528                 return -EFAULT;
1529         otx2_nix_dbg("tun v4v4 fmt=%u\n", base + 6);
1530
1531         /*
1532          * IPv4/TUN HDR/IPv6/TCP LSO
1533          */
1534         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1535         nix_lso_tun_tcp(req, true, false);
1536         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1537         if (rc)
1538                 return rc;
1539
1540         if (rsp->lso_format_idx != base + 7)
1541                 return -EFAULT;
1542         otx2_nix_dbg("tun v4v6 fmt=%u\n", base + 7);
1543
1544         /*
1545          * IPv6/TUN HDR/IPv4/TCP LSO
1546          */
1547         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1548         nix_lso_tun_tcp(req, false, true);
1549         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1550         if (rc)
1551                 return rc;
1552
1553         if (rsp->lso_format_idx != base + 8)
1554                 return -EFAULT;
1555         otx2_nix_dbg("tun v6v4 fmt=%u\n", base + 8);
1556
1557         /*
1558          * IPv6/TUN HDR/IPv6/TCP LSO
1559          */
1560         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1561         nix_lso_tun_tcp(req, false, false);
1562         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1563         if (rc)
1564                 return rc;
1565         if (rsp->lso_format_idx != base + 9)
1566                 return -EFAULT;
1567         otx2_nix_dbg("tun v6v6 fmt=%u\n", base + 9);
1568         return 0;
1569 }
1570
1571 static int
1572 otx2_nix_configure(struct rte_eth_dev *eth_dev)
1573 {
1574         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1575         struct rte_eth_dev_data *data = eth_dev->data;
1576         struct rte_eth_conf *conf = &data->dev_conf;
1577         struct rte_eth_rxmode *rxmode = &conf->rxmode;
1578         struct rte_eth_txmode *txmode = &conf->txmode;
1579         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
1580         struct rte_ether_addr *ea;
1581         uint8_t nb_rxq, nb_txq;
1582         int rc;
1583
1584         rc = -EINVAL;
1585
1586         /* Sanity checks */
1587         if (rte_eal_has_hugepages() == 0) {
1588                 otx2_err("Huge page is not configured");
1589                 goto fail_configure;
1590         }
1591
1592         if (conf->link_speeds & ETH_LINK_SPEED_FIXED) {
1593                 otx2_err("Setting link speed/duplex not supported");
1594                 goto fail_configure;
1595         }
1596
1597         if (conf->dcb_capability_en == 1) {
1598                 otx2_err("dcb enable is not supported");
1599                 goto fail_configure;
1600         }
1601
1602         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
1603                 otx2_err("Flow director is not supported");
1604                 goto fail_configure;
1605         }
1606
1607         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
1608             rxmode->mq_mode != ETH_MQ_RX_RSS) {
1609                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
1610                 goto fail_configure;
1611         }
1612
1613         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
1614                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
1615                 goto fail_configure;
1616         }
1617
1618         if (otx2_dev_is_Ax(dev) &&
1619             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
1620             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
1621             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
1622                 otx2_err("Outer IP and SCTP checksum unsupported");
1623                 goto fail_configure;
1624         }
1625
1626         /* Free the resources allocated from the previous configure */
1627         if (dev->configured == 1) {
1628                 otx2_eth_sec_fini(eth_dev);
1629                 otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1630                 otx2_nix_vlan_fini(eth_dev);
1631                 otx2_nix_mc_addr_list_uninstall(eth_dev);
1632                 otx2_flow_free_all_resources(dev);
1633                 oxt2_nix_unregister_queue_irqs(eth_dev);
1634                 if (eth_dev->data->dev_conf.intr_conf.rxq)
1635                         oxt2_nix_unregister_cq_irqs(eth_dev);
1636                 nix_set_nop_rxtx_function(eth_dev);
1637                 rc = nix_store_queue_cfg_and_then_release(eth_dev);
1638                 if (rc)
1639                         goto fail_configure;
1640                 otx2_nix_tm_fini(eth_dev);
1641                 nix_lf_free(dev);
1642         }
1643
1644         dev->rx_offloads = rxmode->offloads;
1645         dev->tx_offloads = txmode->offloads;
1646         dev->rx_offload_flags |= nix_rx_offload_flags(eth_dev);
1647         dev->tx_offload_flags |= nix_tx_offload_flags(eth_dev);
1648         dev->rss_info.rss_grps = NIX_RSS_GRPS;
1649
1650         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
1651         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
1652
1653         /* Alloc a nix lf */
1654         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
1655         if (rc) {
1656                 otx2_err("Failed to init nix_lf rc=%d", rc);
1657                 goto fail_offloads;
1658         }
1659
1660         if (dev->ptp_en &&
1661             dev->npc_flow.switch_header_type == OTX2_PRIV_FLAGS_HIGIG) {
1662                 otx2_err("Both PTP and switch header enabled");
1663                 goto free_nix_lf;
1664         }
1665
1666         rc = nix_lf_switch_header_type_enable(dev, true);
1667         if (rc) {
1668                 otx2_err("Failed to enable switch type nix_lf rc=%d", rc);
1669                 goto free_nix_lf;
1670         }
1671
1672         rc = nix_setup_lso_formats(dev);
1673         if (rc) {
1674                 otx2_err("failed to setup nix lso format fields, rc=%d", rc);
1675                 goto free_nix_lf;
1676         }
1677
1678         /* Configure RSS */
1679         rc = otx2_nix_rss_config(eth_dev);
1680         if (rc) {
1681                 otx2_err("Failed to configure rss rc=%d", rc);
1682                 goto free_nix_lf;
1683         }
1684
1685         /* Init the default TM scheduler hierarchy */
1686         rc = otx2_nix_tm_init_default(eth_dev);
1687         if (rc) {
1688                 otx2_err("Failed to init traffic manager rc=%d", rc);
1689                 goto free_nix_lf;
1690         }
1691
1692         rc = otx2_nix_vlan_offload_init(eth_dev);
1693         if (rc) {
1694                 otx2_err("Failed to init vlan offload rc=%d", rc);
1695                 goto tm_fini;
1696         }
1697
1698         /* Register queue IRQs */
1699         rc = oxt2_nix_register_queue_irqs(eth_dev);
1700         if (rc) {
1701                 otx2_err("Failed to register queue interrupts rc=%d", rc);
1702                 goto vlan_fini;
1703         }
1704
1705         /* Register cq IRQs */
1706         if (eth_dev->data->dev_conf.intr_conf.rxq) {
1707                 if (eth_dev->data->nb_rx_queues > dev->cints) {
1708                         otx2_err("Rx interrupt cannot be enabled, rxq > %d",
1709                                  dev->cints);
1710                         goto q_irq_fini;
1711                 }
1712                 /* Rx interrupt feature cannot work with vector mode because,
1713                  * vector mode doesn't process packets unless min 4 pkts are
1714                  * received, while cq interrupts are generated even for 1 pkt
1715                  * in the CQ.
1716                  */
1717                 dev->scalar_ena = true;
1718
1719                 rc = oxt2_nix_register_cq_irqs(eth_dev);
1720                 if (rc) {
1721                         otx2_err("Failed to register CQ interrupts rc=%d", rc);
1722                         goto q_irq_fini;
1723                 }
1724         }
1725
1726         /* Configure loop back mode */
1727         rc = cgx_intlbk_enable(dev, eth_dev->data->dev_conf.lpbk_mode);
1728         if (rc) {
1729                 otx2_err("Failed to configure cgx loop back mode rc=%d", rc);
1730                 goto cq_fini;
1731         }
1732
1733         rc = otx2_nix_rxchan_bpid_cfg(eth_dev, true);
1734         if (rc) {
1735                 otx2_err("Failed to configure nix rx chan bpid cfg rc=%d", rc);
1736                 goto cq_fini;
1737         }
1738
1739         /* Enable security */
1740         rc = otx2_eth_sec_init(eth_dev);
1741         if (rc)
1742                 goto cq_fini;
1743
1744         rc = otx2_nix_mc_addr_list_install(eth_dev);
1745         if (rc < 0) {
1746                 otx2_err("Failed to install mc address list rc=%d", rc);
1747                 goto sec_fini;
1748         }
1749
1750         /*
1751          * Restore queue config when reconfigure followed by
1752          * reconfigure and no queue configure invoked from application case.
1753          */
1754         if (dev->configured == 1) {
1755                 rc = nix_restore_queue_cfg(eth_dev);
1756                 if (rc)
1757                         goto uninstall_mc_list;
1758         }
1759
1760         /* Update the mac address */
1761         ea = eth_dev->data->mac_addrs;
1762         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1763         if (rte_is_zero_ether_addr(ea))
1764                 rte_eth_random_addr((uint8_t *)ea);
1765
1766         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
1767
1768         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
1769                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
1770                 " rx_flags=0x%x tx_flags=0x%x",
1771                 eth_dev->data->port_id, ea_fmt, nb_rxq,
1772                 nb_txq, dev->rx_offloads, dev->tx_offloads,
1773                 dev->rx_offload_flags, dev->tx_offload_flags);
1774
1775         /* All good */
1776         dev->configured = 1;
1777         dev->configured_nb_rx_qs = data->nb_rx_queues;
1778         dev->configured_nb_tx_qs = data->nb_tx_queues;
1779         return 0;
1780
1781 uninstall_mc_list:
1782         otx2_nix_mc_addr_list_uninstall(eth_dev);
1783 sec_fini:
1784         otx2_eth_sec_fini(eth_dev);
1785 cq_fini:
1786         oxt2_nix_unregister_cq_irqs(eth_dev);
1787 q_irq_fini:
1788         oxt2_nix_unregister_queue_irqs(eth_dev);
1789 vlan_fini:
1790         otx2_nix_vlan_fini(eth_dev);
1791 tm_fini:
1792         otx2_nix_tm_fini(eth_dev);
1793 free_nix_lf:
1794         nix_lf_free(dev);
1795 fail_offloads:
1796         dev->rx_offload_flags &= ~nix_rx_offload_flags(eth_dev);
1797         dev->tx_offload_flags &= ~nix_tx_offload_flags(eth_dev);
1798 fail_configure:
1799         dev->configured = 0;
1800         return rc;
1801 }
1802
1803 int
1804 otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1805 {
1806         struct rte_eth_dev_data *data = eth_dev->data;
1807         struct otx2_eth_txq *txq;
1808         int rc = -EINVAL;
1809
1810         txq = eth_dev->data->tx_queues[qidx];
1811
1812         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1813                 return 0;
1814
1815         rc = otx2_nix_sq_sqb_aura_fc(txq, true);
1816         if (rc) {
1817                 otx2_err("Failed to enable sqb aura fc, txq=%u, rc=%d",
1818                          qidx, rc);
1819                 goto done;
1820         }
1821
1822         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1823
1824 done:
1825         return rc;
1826 }
1827
1828 int
1829 otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1830 {
1831         struct rte_eth_dev_data *data = eth_dev->data;
1832         struct otx2_eth_txq *txq;
1833         int rc;
1834
1835         txq = eth_dev->data->tx_queues[qidx];
1836
1837         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1838                 return 0;
1839
1840         txq->fc_cache_pkts = 0;
1841
1842         rc = otx2_nix_sq_sqb_aura_fc(txq, false);
1843         if (rc) {
1844                 otx2_err("Failed to disable sqb aura fc, txq=%u, rc=%d",
1845                          qidx, rc);
1846                 goto done;
1847         }
1848
1849         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1850
1851 done:
1852         return rc;
1853 }
1854
1855 static int
1856 otx2_nix_rx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1857 {
1858         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1859         struct rte_eth_dev_data *data = eth_dev->data;
1860         int rc;
1861
1862         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1863                 return 0;
1864
1865         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, true);
1866         if (rc) {
1867                 otx2_err("Failed to enable rxq=%u, rc=%d", qidx, rc);
1868                 goto done;
1869         }
1870
1871         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1872
1873 done:
1874         return rc;
1875 }
1876
1877 static int
1878 otx2_nix_rx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1879 {
1880         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1881         struct rte_eth_dev_data *data = eth_dev->data;
1882         int rc;
1883
1884         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1885                 return 0;
1886
1887         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, false);
1888         if (rc) {
1889                 otx2_err("Failed to disable rxq=%u, rc=%d", qidx, rc);
1890                 goto done;
1891         }
1892
1893         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1894
1895 done:
1896         return rc;
1897 }
1898
1899 static void
1900 otx2_nix_dev_stop(struct rte_eth_dev *eth_dev)
1901 {
1902         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1903         struct rte_mbuf *rx_pkts[32];
1904         struct otx2_eth_rxq *rxq;
1905         int count, i, j, rc;
1906
1907         nix_lf_switch_header_type_enable(dev, false);
1908         nix_cgx_stop_link_event(dev);
1909         npc_rx_disable(dev);
1910
1911         /* Stop rx queues and free up pkts pending */
1912         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1913                 rc = otx2_nix_rx_queue_stop(eth_dev, i);
1914                 if (rc)
1915                         continue;
1916
1917                 rxq = eth_dev->data->rx_queues[i];
1918                 count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1919                 while (count) {
1920                         for (j = 0; j < count; j++)
1921                                 rte_pktmbuf_free(rx_pkts[j]);
1922                         count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1923                 }
1924         }
1925
1926         /* Stop tx queues  */
1927         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1928                 otx2_nix_tx_queue_stop(eth_dev, i);
1929 }
1930
1931 static int
1932 otx2_nix_dev_start(struct rte_eth_dev *eth_dev)
1933 {
1934         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1935         int rc, i;
1936
1937         /* MTU recalculate should be avoided here if PTP is enabled by PF, as
1938          * otx2_nix_recalc_mtu would be invoked during otx2_nix_ptp_enable_vf
1939          * call below.
1940          */
1941         if (eth_dev->data->nb_rx_queues != 0 && !otx2_ethdev_is_ptp_en(dev)) {
1942                 rc = otx2_nix_recalc_mtu(eth_dev);
1943                 if (rc)
1944                         return rc;
1945         }
1946
1947         /* Start rx queues */
1948         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1949                 rc = otx2_nix_rx_queue_start(eth_dev, i);
1950                 if (rc)
1951                         return rc;
1952         }
1953
1954         /* Start tx queues  */
1955         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1956                 rc = otx2_nix_tx_queue_start(eth_dev, i);
1957                 if (rc)
1958                         return rc;
1959         }
1960
1961         rc = otx2_nix_update_flow_ctrl_mode(eth_dev);
1962         if (rc) {
1963                 otx2_err("Failed to update flow ctrl mode %d", rc);
1964                 return rc;
1965         }
1966
1967         /* Enable PTP if it was requested by the app or if it is already
1968          * enabled in PF owning this VF
1969          */
1970         memset(&dev->tstamp, 0, sizeof(struct otx2_timesync_info));
1971         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
1972             otx2_ethdev_is_ptp_en(dev))
1973                 otx2_nix_timesync_enable(eth_dev);
1974         else
1975                 otx2_nix_timesync_disable(eth_dev);
1976
1977         /* Update VF about data off shifted by 8 bytes if PTP already
1978          * enabled in PF owning this VF
1979          */
1980         if (otx2_ethdev_is_ptp_en(dev) && otx2_dev_is_vf(dev))
1981                 otx2_nix_ptp_enable_vf(eth_dev);
1982
1983         rc = npc_rx_enable(dev);
1984         if (rc) {
1985                 otx2_err("Failed to enable NPC rx %d", rc);
1986                 return rc;
1987         }
1988
1989         otx2_nix_toggle_flag_link_cfg(dev, true);
1990
1991         rc = nix_cgx_start_link_event(dev);
1992         if (rc) {
1993                 otx2_err("Failed to start cgx link event %d", rc);
1994                 goto rx_disable;
1995         }
1996
1997         otx2_nix_toggle_flag_link_cfg(dev, false);
1998         otx2_eth_set_tx_function(eth_dev);
1999         otx2_eth_set_rx_function(eth_dev);
2000
2001         return 0;
2002
2003 rx_disable:
2004         npc_rx_disable(dev);
2005         otx2_nix_toggle_flag_link_cfg(dev, false);
2006         return rc;
2007 }
2008
2009 static int otx2_nix_dev_reset(struct rte_eth_dev *eth_dev);
2010 static void otx2_nix_dev_close(struct rte_eth_dev *eth_dev);
2011
2012 /* Initialize and register driver with DPDK Application */
2013 static const struct eth_dev_ops otx2_eth_dev_ops = {
2014         .dev_infos_get            = otx2_nix_info_get,
2015         .dev_configure            = otx2_nix_configure,
2016         .link_update              = otx2_nix_link_update,
2017         .tx_queue_setup           = otx2_nix_tx_queue_setup,
2018         .tx_queue_release         = otx2_nix_tx_queue_release,
2019         .rx_queue_setup           = otx2_nix_rx_queue_setup,
2020         .rx_queue_release         = otx2_nix_rx_queue_release,
2021         .dev_start                = otx2_nix_dev_start,
2022         .dev_stop                 = otx2_nix_dev_stop,
2023         .dev_close                = otx2_nix_dev_close,
2024         .tx_queue_start           = otx2_nix_tx_queue_start,
2025         .tx_queue_stop            = otx2_nix_tx_queue_stop,
2026         .rx_queue_start           = otx2_nix_rx_queue_start,
2027         .rx_queue_stop            = otx2_nix_rx_queue_stop,
2028         .dev_set_link_up          = otx2_nix_dev_set_link_up,
2029         .dev_set_link_down        = otx2_nix_dev_set_link_down,
2030         .dev_supported_ptypes_get = otx2_nix_supported_ptypes_get,
2031         .dev_ptypes_set           = otx2_nix_ptypes_set,
2032         .dev_reset                = otx2_nix_dev_reset,
2033         .stats_get                = otx2_nix_dev_stats_get,
2034         .stats_reset              = otx2_nix_dev_stats_reset,
2035         .get_reg                  = otx2_nix_dev_get_reg,
2036         .mtu_set                  = otx2_nix_mtu_set,
2037         .mac_addr_add             = otx2_nix_mac_addr_add,
2038         .mac_addr_remove          = otx2_nix_mac_addr_del,
2039         .mac_addr_set             = otx2_nix_mac_addr_set,
2040         .set_mc_addr_list         = otx2_nix_set_mc_addr_list,
2041         .promiscuous_enable       = otx2_nix_promisc_enable,
2042         .promiscuous_disable      = otx2_nix_promisc_disable,
2043         .allmulticast_enable      = otx2_nix_allmulticast_enable,
2044         .allmulticast_disable     = otx2_nix_allmulticast_disable,
2045         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
2046         .reta_update              = otx2_nix_dev_reta_update,
2047         .reta_query               = otx2_nix_dev_reta_query,
2048         .rss_hash_update          = otx2_nix_rss_hash_update,
2049         .rss_hash_conf_get        = otx2_nix_rss_hash_conf_get,
2050         .xstats_get               = otx2_nix_xstats_get,
2051         .xstats_get_names         = otx2_nix_xstats_get_names,
2052         .xstats_reset             = otx2_nix_xstats_reset,
2053         .xstats_get_by_id         = otx2_nix_xstats_get_by_id,
2054         .xstats_get_names_by_id   = otx2_nix_xstats_get_names_by_id,
2055         .rxq_info_get             = otx2_nix_rxq_info_get,
2056         .txq_info_get             = otx2_nix_txq_info_get,
2057         .rx_burst_mode_get        = otx2_rx_burst_mode_get,
2058         .tx_burst_mode_get        = otx2_tx_burst_mode_get,
2059         .rx_queue_count           = otx2_nix_rx_queue_count,
2060         .rx_descriptor_done       = otx2_nix_rx_descriptor_done,
2061         .rx_descriptor_status     = otx2_nix_rx_descriptor_status,
2062         .tx_descriptor_status     = otx2_nix_tx_descriptor_status,
2063         .tx_done_cleanup          = otx2_nix_tx_done_cleanup,
2064         .pool_ops_supported       = otx2_nix_pool_ops_supported,
2065         .filter_ctrl              = otx2_nix_dev_filter_ctrl,
2066         .get_module_info          = otx2_nix_get_module_info,
2067         .get_module_eeprom        = otx2_nix_get_module_eeprom,
2068         .fw_version_get           = otx2_nix_fw_version_get,
2069         .flow_ctrl_get            = otx2_nix_flow_ctrl_get,
2070         .flow_ctrl_set            = otx2_nix_flow_ctrl_set,
2071         .timesync_enable          = otx2_nix_timesync_enable,
2072         .timesync_disable         = otx2_nix_timesync_disable,
2073         .timesync_read_rx_timestamp = otx2_nix_timesync_read_rx_timestamp,
2074         .timesync_read_tx_timestamp = otx2_nix_timesync_read_tx_timestamp,
2075         .timesync_adjust_time     = otx2_nix_timesync_adjust_time,
2076         .timesync_read_time       = otx2_nix_timesync_read_time,
2077         .timesync_write_time      = otx2_nix_timesync_write_time,
2078         .vlan_offload_set         = otx2_nix_vlan_offload_set,
2079         .vlan_filter_set          = otx2_nix_vlan_filter_set,
2080         .vlan_strip_queue_set     = otx2_nix_vlan_strip_queue_set,
2081         .vlan_tpid_set            = otx2_nix_vlan_tpid_set,
2082         .vlan_pvid_set            = otx2_nix_vlan_pvid_set,
2083         .rx_queue_intr_enable     = otx2_nix_rx_queue_intr_enable,
2084         .rx_queue_intr_disable    = otx2_nix_rx_queue_intr_disable,
2085         .read_clock               = otx2_nix_read_clock,
2086 };
2087
2088 static inline int
2089 nix_lf_attach(struct otx2_eth_dev *dev)
2090 {
2091         struct otx2_mbox *mbox = dev->mbox;
2092         struct rsrc_attach_req *req;
2093
2094         /* Attach NIX(lf) */
2095         req = otx2_mbox_alloc_msg_attach_resources(mbox);
2096         req->modify = true;
2097         req->nixlf = true;
2098
2099         return otx2_mbox_process(mbox);
2100 }
2101
2102 static inline int
2103 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
2104 {
2105         struct otx2_mbox *mbox = dev->mbox;
2106         struct msix_offset_rsp *msix_rsp;
2107         int rc;
2108
2109         /* Get NPA and NIX MSIX vector offsets */
2110         otx2_mbox_alloc_msg_msix_offset(mbox);
2111
2112         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
2113
2114         dev->nix_msixoff = msix_rsp->nix_msixoff;
2115
2116         return rc;
2117 }
2118
2119 static inline int
2120 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
2121 {
2122         struct rsrc_detach_req *req;
2123
2124         req = otx2_mbox_alloc_msg_detach_resources(mbox);
2125
2126         /* Detach all except npa lf */
2127         req->partial = true;
2128         req->nixlf = true;
2129         req->sso = true;
2130         req->ssow = true;
2131         req->timlfs = true;
2132         req->cptlfs = true;
2133
2134         return otx2_mbox_process(mbox);
2135 }
2136
2137 static bool
2138 otx2_eth_dev_is_sdp(struct rte_pci_device *pci_dev)
2139 {
2140         if (pci_dev->id.device_id == PCI_DEVID_OCTEONTX2_RVU_SDP_PF ||
2141             pci_dev->id.device_id == PCI_DEVID_OCTEONTX2_RVU_SDP_VF)
2142                 return true;
2143         return false;
2144 }
2145
2146 static int
2147 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
2148 {
2149         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
2150         struct rte_pci_device *pci_dev;
2151         int rc, max_entries;
2152
2153         eth_dev->dev_ops = &otx2_eth_dev_ops;
2154
2155         /* For secondary processes, the primary has done all the work */
2156         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
2157                 /* Setup callbacks for secondary process */
2158                 otx2_eth_set_tx_function(eth_dev);
2159                 otx2_eth_set_rx_function(eth_dev);
2160                 return 0;
2161         }
2162
2163         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
2164
2165         rte_eth_copy_pci_info(eth_dev, pci_dev);
2166         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
2167
2168         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
2169         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
2170                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
2171
2172         /* Parse devargs string */
2173         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
2174         if (rc) {
2175                 otx2_err("Failed to parse devargs rc=%d", rc);
2176                 goto error;
2177         }
2178
2179         if (!dev->mbox_active) {
2180                 /* Initialize the base otx2_dev object
2181                  * only if already present
2182                  */
2183                 rc = otx2_dev_init(pci_dev, dev);
2184                 if (rc) {
2185                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
2186                         goto error;
2187                 }
2188         }
2189         if (otx2_eth_dev_is_sdp(pci_dev))
2190                 dev->sdp_link = true;
2191         else
2192                 dev->sdp_link = false;
2193         /* Device generic callbacks */
2194         dev->ops = &otx2_dev_ops;
2195         dev->eth_dev = eth_dev;
2196
2197         /* Grab the NPA LF if required */
2198         rc = otx2_npa_lf_init(pci_dev, dev);
2199         if (rc)
2200                 goto otx2_dev_uninit;
2201
2202         dev->configured = 0;
2203         dev->drv_inited = true;
2204         dev->ptype_disable = 0;
2205         dev->base = dev->bar2 + (RVU_BLOCK_ADDR_NIX0 << 20);
2206         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
2207
2208         /* Attach NIX LF */
2209         rc = nix_lf_attach(dev);
2210         if (rc)
2211                 goto otx2_npa_uninit;
2212
2213         /* Get NIX MSIX offset */
2214         rc = nix_lf_get_msix_offset(dev);
2215         if (rc)
2216                 goto otx2_npa_uninit;
2217
2218         /* Register LF irq handlers */
2219         rc = otx2_nix_register_irqs(eth_dev);
2220         if (rc)
2221                 goto mbox_detach;
2222
2223         /* Get maximum number of supported MAC entries */
2224         max_entries = otx2_cgx_mac_max_entries_get(dev);
2225         if (max_entries < 0) {
2226                 otx2_err("Failed to get max entries for mac addr");
2227                 rc = -ENOTSUP;
2228                 goto unregister_irq;
2229         }
2230
2231         /* For VFs, returned max_entries will be 0. But to keep default MAC
2232          * address, one entry must be allocated. So setting up to 1.
2233          */
2234         if (max_entries == 0)
2235                 max_entries = 1;
2236
2237         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
2238                                                RTE_ETHER_ADDR_LEN, 0);
2239         if (eth_dev->data->mac_addrs == NULL) {
2240                 otx2_err("Failed to allocate memory for mac addr");
2241                 rc = -ENOMEM;
2242                 goto unregister_irq;
2243         }
2244
2245         dev->max_mac_entries = max_entries;
2246
2247         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
2248         if (rc)
2249                 goto free_mac_addrs;
2250
2251         /* Update the mac address */
2252         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
2253
2254         /* Also sync same MAC address to CGX table */
2255         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
2256
2257         /* Initialize the tm data structures */
2258         otx2_nix_tm_conf_init(eth_dev);
2259
2260         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
2261         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
2262
2263         if (otx2_dev_is_96xx_A0(dev) ||
2264             otx2_dev_is_95xx_Ax(dev)) {
2265                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
2266                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
2267         }
2268
2269         /* Create security ctx */
2270         rc = otx2_eth_sec_ctx_create(eth_dev);
2271         if (rc)
2272                 goto free_mac_addrs;
2273         dev->tx_offload_capa |= DEV_TX_OFFLOAD_SECURITY;
2274         dev->rx_offload_capa |= DEV_RX_OFFLOAD_SECURITY;
2275
2276         /* Initialize rte-flow */
2277         rc = otx2_flow_init(dev);
2278         if (rc)
2279                 goto sec_ctx_destroy;
2280
2281         otx2_nix_mc_filter_init(dev);
2282
2283         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
2284                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
2285                      eth_dev->data->port_id, dev->pf, dev->vf,
2286                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
2287                      dev->rx_offload_capa, dev->tx_offload_capa);
2288         return 0;
2289
2290 sec_ctx_destroy:
2291         otx2_eth_sec_ctx_destroy(eth_dev);
2292 free_mac_addrs:
2293         rte_free(eth_dev->data->mac_addrs);
2294 unregister_irq:
2295         otx2_nix_unregister_irqs(eth_dev);
2296 mbox_detach:
2297         otx2_eth_dev_lf_detach(dev->mbox);
2298 otx2_npa_uninit:
2299         otx2_npa_lf_fini();
2300 otx2_dev_uninit:
2301         otx2_dev_fini(pci_dev, dev);
2302 error:
2303         otx2_err("Failed to init nix eth_dev rc=%d", rc);
2304         return rc;
2305 }
2306
2307 static int
2308 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
2309 {
2310         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
2311         struct rte_pci_device *pci_dev;
2312         int rc, i;
2313
2314         /* Nothing to be done for secondary processes */
2315         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2316                 return 0;
2317
2318         /* Clear the flag since we are closing down */
2319         dev->configured = 0;
2320
2321         /* Disable nix bpid config */
2322         otx2_nix_rxchan_bpid_cfg(eth_dev, false);
2323
2324         npc_rx_disable(dev);
2325
2326         /* Disable vlan offloads */
2327         otx2_nix_vlan_fini(eth_dev);
2328
2329         /* Disable other rte_flow entries */
2330         otx2_flow_fini(dev);
2331
2332         /* Free multicast filter list */
2333         otx2_nix_mc_filter_fini(dev);
2334
2335         /* Disable PTP if already enabled */
2336         if (otx2_ethdev_is_ptp_en(dev))
2337                 otx2_nix_timesync_disable(eth_dev);
2338
2339         nix_cgx_stop_link_event(dev);
2340
2341         /* Free up SQs */
2342         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
2343                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[i]);
2344                 eth_dev->data->tx_queues[i] = NULL;
2345         }
2346         eth_dev->data->nb_tx_queues = 0;
2347
2348         /* Free up RQ's and CQ's */
2349         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
2350                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[i]);
2351                 eth_dev->data->rx_queues[i] = NULL;
2352         }
2353         eth_dev->data->nb_rx_queues = 0;
2354
2355         /* Free tm resources */
2356         rc = otx2_nix_tm_fini(eth_dev);
2357         if (rc)
2358                 otx2_err("Failed to cleanup tm, rc=%d", rc);
2359
2360         /* Unregister queue irqs */
2361         oxt2_nix_unregister_queue_irqs(eth_dev);
2362
2363         /* Unregister cq irqs */
2364         if (eth_dev->data->dev_conf.intr_conf.rxq)
2365                 oxt2_nix_unregister_cq_irqs(eth_dev);
2366
2367         rc = nix_lf_free(dev);
2368         if (rc)
2369                 otx2_err("Failed to free nix lf, rc=%d", rc);
2370
2371         rc = otx2_npa_lf_fini();
2372         if (rc)
2373                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
2374
2375         /* Disable security */
2376         otx2_eth_sec_fini(eth_dev);
2377
2378         /* Destroy security ctx */
2379         otx2_eth_sec_ctx_destroy(eth_dev);
2380
2381         rte_free(eth_dev->data->mac_addrs);
2382         eth_dev->data->mac_addrs = NULL;
2383         dev->drv_inited = false;
2384
2385         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
2386         otx2_nix_unregister_irqs(eth_dev);
2387
2388         rc = otx2_eth_dev_lf_detach(dev->mbox);
2389         if (rc)
2390                 otx2_err("Failed to detach resources, rc=%d", rc);
2391
2392         /* Check if mbox close is needed */
2393         if (!mbox_close)
2394                 return 0;
2395
2396         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
2397                 /* Will be freed later by PMD */
2398                 eth_dev->data->dev_private = NULL;
2399                 return 0;
2400         }
2401
2402         otx2_dev_fini(pci_dev, dev);
2403         return 0;
2404 }
2405
2406 static void
2407 otx2_nix_dev_close(struct rte_eth_dev *eth_dev)
2408 {
2409         otx2_eth_dev_uninit(eth_dev, true);
2410 }
2411
2412 static int
2413 otx2_nix_dev_reset(struct rte_eth_dev *eth_dev)
2414 {
2415         int rc;
2416
2417         rc = otx2_eth_dev_uninit(eth_dev, false);
2418         if (rc)
2419                 return rc;
2420
2421         return otx2_eth_dev_init(eth_dev);
2422 }
2423
2424 static int
2425 nix_remove(struct rte_pci_device *pci_dev)
2426 {
2427         struct rte_eth_dev *eth_dev;
2428         struct otx2_idev_cfg *idev;
2429         struct otx2_dev *otx2_dev;
2430         int rc;
2431
2432         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
2433         if (eth_dev) {
2434                 /* Cleanup eth dev */
2435                 rc = otx2_eth_dev_uninit(eth_dev, true);
2436                 if (rc)
2437                         return rc;
2438
2439                 rte_eth_dev_pci_release(eth_dev);
2440         }
2441
2442         /* Nothing to be done for secondary processes */
2443         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2444                 return 0;
2445
2446         /* Check for common resources */
2447         idev = otx2_intra_dev_get_cfg();
2448         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
2449                 return 0;
2450
2451         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
2452
2453         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
2454                 goto exit;
2455
2456         /* Safe to cleanup mbox as no more users */
2457         otx2_dev_fini(pci_dev, otx2_dev);
2458         rte_free(otx2_dev);
2459         return 0;
2460
2461 exit:
2462         otx2_info("%s: common resource in use by other devices", pci_dev->name);
2463         return -EAGAIN;
2464 }
2465
2466 static int
2467 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
2468 {
2469         int rc;
2470
2471         RTE_SET_USED(pci_drv);
2472
2473         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
2474                                            otx2_eth_dev_init);
2475
2476         /* On error on secondary, recheck if port exists in primary or
2477          * in mid of detach state.
2478          */
2479         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
2480                 if (!rte_eth_dev_allocated(pci_dev->device.name))
2481                         return 0;
2482         return rc;
2483 }
2484
2485 static const struct rte_pci_id pci_nix_map[] = {
2486         {
2487                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
2488         },
2489         {
2490                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
2491         },
2492         {
2493                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2494                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
2495         },
2496         {
2497                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2498                                PCI_DEVID_OCTEONTX2_RVU_SDP_PF)
2499         },
2500         {
2501                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2502                                PCI_DEVID_OCTEONTX2_RVU_SDP_VF)
2503         },
2504         {
2505                 .vendor_id = 0,
2506         },
2507 };
2508
2509 static struct rte_pci_driver pci_nix = {
2510         .id_table = pci_nix_map,
2511         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_NEED_IOVA_AS_VA |
2512                         RTE_PCI_DRV_INTR_LSC,
2513         .probe = nix_probe,
2514         .remove = nix_remove,
2515 };
2516
2517 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
2518 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
2519 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");