drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <inttypes.h>
   6 #include <math.h>
   7
   8 #include <rte_ethdev_pci.h>
   9 #include <rte_io.h>
  10 #include <rte_malloc.h>
  11 #include <rte_mbuf.h>
  12 #include <rte_mbuf_pool_ops.h>
  13 #include <rte_mempool.h>
  14
  15 #include "otx2_ethdev.h"
  16
  17 static inline void
  18 otx2_eth_set_rx_function(struct rte_eth_dev *eth_dev)
  19 {
  20         RTE_SET_USED(eth_dev);
  21 }
  22
  23 static inline void
  24 otx2_eth_set_tx_function(struct rte_eth_dev *eth_dev)
  25 {
  26         RTE_SET_USED(eth_dev);
  27 }
  28
  29 static inline uint64_t
  30 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  31 {
  32         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  33
  34         if (otx2_dev_is_vf(dev))
  35                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  36
  37         return capa;
  38 }
  39
  40 static inline uint64_t
  41 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  42 {
  43         RTE_SET_USED(dev);
  44
  45         return NIX_TX_OFFLOAD_CAPA;
  46 }
  47
  48 static const struct otx2_dev_ops otx2_dev_ops = {
  49         .link_status_update = otx2_eth_dev_link_status_update,
  50         .ptp_info_update = otx2_eth_dev_ptp_info_update
  51 };
  52
  53 static int
  54 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  55 {
  56         struct otx2_mbox *mbox = dev->mbox;
  57         struct nix_lf_alloc_req *req;
  58         struct nix_lf_alloc_rsp *rsp;
  59         int rc;
  60
  61         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  62         req->rq_cnt = nb_rxq;
  63         req->sq_cnt = nb_txq;
  64         req->cq_cnt = nb_rxq;
  65         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  66         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  67         req->xqe_sz = NIX_XQESZ_W16;
  68         req->rss_sz = dev->rss_info.rss_size;
  69         req->rss_grps = NIX_RSS_GRPS;
  70         req->npa_func = otx2_npa_pf_func_get();
  71         req->sso_func = otx2_sso_pf_func_get();
  72         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  73         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  74                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  75                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  76                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  77         }
  78
  79         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  80         if (rc)
  81                 return rc;
  82
  83         dev->sqb_size = rsp->sqb_size;
  84         dev->tx_chan_base = rsp->tx_chan_base;
  85         dev->rx_chan_base = rsp->rx_chan_base;
  86         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  87         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  88         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  89         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  90         dev->lf_tx_stats = rsp->lf_tx_stats;
  91         dev->lf_rx_stats = rsp->lf_rx_stats;
  92         dev->cints = rsp->cints;
  93         dev->qints = rsp->qints;
  94         dev->npc_flow.channel = dev->rx_chan_base;
  95
  96         return 0;
  97 }
  98
  99 static int
 100 nix_lf_free(struct otx2_eth_dev *dev)
 101 {
 102         struct otx2_mbox *mbox = dev->mbox;
 103         struct nix_lf_free_req *req;
 104         struct ndc_sync_op *ndc_req;
 105         int rc;
 106
 107         /* Sync NDC-NIX for LF */
 108         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 109         ndc_req->nix_lf_tx_sync = 1;
 110         ndc_req->nix_lf_rx_sync = 1;
 111         rc = otx2_mbox_process(mbox);
 112         if (rc)
 113                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 114
 115         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 116         /* Let AF driver free all this nix lf's
 117          * NPC entries allocated using NPC MBOX.
 118          */
 119         req->flags = 0;
 120
 121         return otx2_mbox_process(mbox);
 122 }
 123
 124 int
 125 otx2_cgx_rxtx_start(struct otx2_eth_dev *dev)
 126 {
 127         struct otx2_mbox *mbox = dev->mbox;
 128
 129         if (otx2_dev_is_vf(dev))
 130                 return 0;
 131
 132         otx2_mbox_alloc_msg_cgx_start_rxtx(mbox);
 133
 134         return otx2_mbox_process(mbox);
 135 }
 136
 137 int
 138 otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev)
 139 {
 140         struct otx2_mbox *mbox = dev->mbox;
 141
 142         if (otx2_dev_is_vf(dev))
 143                 return 0;
 144
 145         otx2_mbox_alloc_msg_cgx_stop_rxtx(mbox);
 146
 147         return otx2_mbox_process(mbox);
 148 }
 149
 150 static inline void
 151 nix_rx_queue_reset(struct otx2_eth_rxq *rxq)
 152 {
 153         rxq->head = 0;
 154         rxq->available = 0;
 155 }
 156
 157 static inline uint32_t
 158 nix_qsize_to_val(enum nix_q_size_e qsize)
 159 {
 160         return (16UL << (qsize * 2));
 161 }
 162
 163 static inline enum nix_q_size_e
 164 nix_qsize_clampup_get(struct otx2_eth_dev *dev, uint32_t val)
 165 {
 166         int i;
 167
 168         if (otx2_ethdev_fixup_is_min_4k_q(dev))
 169                 i = nix_q_size_4K;
 170         else
 171                 i = nix_q_size_16;
 172
 173         for (; i < nix_q_size_max; i++)
 174                 if (val <= nix_qsize_to_val(i))
 175                         break;
 176
 177         if (i >= nix_q_size_max)
 178                 i = nix_q_size_max - 1;
 179
 180         return i;
 181 }
 182
 183 static int
 184 nix_cq_rq_init(struct rte_eth_dev *eth_dev, struct otx2_eth_dev *dev,
 185                uint16_t qid, struct otx2_eth_rxq *rxq, struct rte_mempool *mp)
 186 {
 187         struct otx2_mbox *mbox = dev->mbox;
 188         const struct rte_memzone *rz;
 189         uint32_t ring_size, cq_size;
 190         struct nix_aq_enq_req *aq;
 191         uint16_t first_skip;
 192         int rc;
 193
 194         cq_size = rxq->qlen;
 195         ring_size = cq_size * NIX_CQ_ENTRY_SZ;
 196         rz = rte_eth_dma_zone_reserve(eth_dev, "cq", qid, ring_size,
 197                                       NIX_CQ_ALIGN, dev->node);
 198         if (rz == NULL) {
 199                 otx2_err("Failed to allocate mem for cq hw ring");
 200                 rc = -ENOMEM;
 201                 goto fail;
 202         }
 203         memset(rz->addr, 0, rz->len);
 204         rxq->desc = (uintptr_t)rz->addr;
 205         rxq->qmask = cq_size - 1;
 206
 207         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 208         aq->qidx = qid;
 209         aq->ctype = NIX_AQ_CTYPE_CQ;
 210         aq->op = NIX_AQ_INSTOP_INIT;
 211
 212         aq->cq.ena = 1;
 213         aq->cq.caching = 1;
 214         aq->cq.qsize = rxq->qsize;
 215         aq->cq.base = rz->iova;
 216         aq->cq.avg_level = 0xff;
 217         aq->cq.cq_err_int_ena = BIT(NIX_CQERRINT_CQE_FAULT);
 218         aq->cq.cq_err_int_ena |= BIT(NIX_CQERRINT_DOOR_ERR);
 219
 220         /* TX pause frames enable flowctrl on RX side */
 221         if (dev->fc_info.tx_pause) {
 222                 /* Single bpid is allocated for all rx channels for now */
 223                 aq->cq.bpid = dev->fc_info.bpid[0];
 224                 aq->cq.bp = NIX_CQ_BP_LEVEL;
 225                 aq->cq.bp_ena = 1;
 226         }
 227
 228         /* Many to one reduction */
 229         aq->cq.qint_idx = qid % dev->qints;
 230
 231         if (otx2_ethdev_fixup_is_limit_cq_full(dev)) {
 232                 uint16_t min_rx_drop;
 233                 const float rx_cq_skid = 1024 * 256;
 234
 235                 min_rx_drop = ceil(rx_cq_skid / (float)cq_size);
 236                 aq->cq.drop = min_rx_drop;
 237                 aq->cq.drop_ena = 1;
 238         }
 239
 240         rc = otx2_mbox_process(mbox);
 241         if (rc) {
 242                 otx2_err("Failed to init cq context");
 243                 goto fail;
 244         }
 245
 246         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 247         aq->qidx = qid;
 248         aq->ctype = NIX_AQ_CTYPE_RQ;
 249         aq->op = NIX_AQ_INSTOP_INIT;
 250
 251         aq->rq.sso_ena = 0;
 252         aq->rq.cq = qid; /* RQ to CQ 1:1 mapped */
 253         aq->rq.spb_ena = 0;
 254         aq->rq.lpb_aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 255         first_skip = (sizeof(struct rte_mbuf));
 256         first_skip += RTE_PKTMBUF_HEADROOM;
 257         first_skip += rte_pktmbuf_priv_size(mp);
 258         rxq->data_off = first_skip;
 259
 260         first_skip /= 8; /* Expressed in number of dwords */
 261         aq->rq.first_skip = first_skip;
 262         aq->rq.later_skip = (sizeof(struct rte_mbuf) / 8);
 263         aq->rq.flow_tagw = 32; /* 32-bits */
 264         aq->rq.lpb_sizem1 = rte_pktmbuf_data_room_size(mp);
 265         aq->rq.lpb_sizem1 += rte_pktmbuf_priv_size(mp);
 266         aq->rq.lpb_sizem1 += sizeof(struct rte_mbuf);
 267         aq->rq.lpb_sizem1 /= 8;
 268         aq->rq.lpb_sizem1 -= 1; /* Expressed in size minus one */
 269         aq->rq.ena = 1;
 270         aq->rq.pb_caching = 0x2; /* First cache aligned block to LLC */
 271         aq->rq.xqe_imm_size = 0; /* No pkt data copy to CQE */
 272         aq->rq.rq_int_ena = 0;
 273         /* Many to one reduction */
 274         aq->rq.qint_idx = qid % dev->qints;
 275
 276         if (otx2_ethdev_fixup_is_limit_cq_full(dev))
 277                 aq->rq.xqe_drop_ena = 1;
 278
 279         rc = otx2_mbox_process(mbox);
 280         if (rc) {
 281                 otx2_err("Failed to init rq context");
 282                 goto fail;
 283         }
 284
 285         return 0;
 286 fail:
 287         return rc;
 288 }
 289
 290 static int
 291 nix_rq_enb_dis(struct rte_eth_dev *eth_dev,
 292                struct otx2_eth_rxq *rxq, const bool enb)
 293 {
 294         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 295         struct otx2_mbox *mbox = dev->mbox;
 296         struct nix_aq_enq_req *aq;
 297
 298         /* Pkts will be dropped silently if RQ is disabled */
 299         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 300         aq->qidx = rxq->rq;
 301         aq->ctype = NIX_AQ_CTYPE_RQ;
 302         aq->op = NIX_AQ_INSTOP_WRITE;
 303
 304         aq->rq.ena = enb;
 305         aq->rq_mask.ena = ~(aq->rq_mask.ena);
 306
 307         return otx2_mbox_process(mbox);
 308 }
 309
 310 static int
 311 nix_cq_rq_uninit(struct rte_eth_dev *eth_dev, struct otx2_eth_rxq *rxq)
 312 {
 313         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 314         struct otx2_mbox *mbox = dev->mbox;
 315         struct nix_aq_enq_req *aq;
 316         int rc;
 317
 318         /* RQ is already disabled */
 319         /* Disable CQ */
 320         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 321         aq->qidx = rxq->rq;
 322         aq->ctype = NIX_AQ_CTYPE_CQ;
 323         aq->op = NIX_AQ_INSTOP_WRITE;
 324
 325         aq->cq.ena = 0;
 326         aq->cq_mask.ena = ~(aq->cq_mask.ena);
 327
 328         rc = otx2_mbox_process(mbox);
 329         if (rc < 0) {
 330                 otx2_err("Failed to disable cq context");
 331                 return rc;
 332         }
 333
 334         return 0;
 335 }
 336
 337 static inline int
 338 nix_get_data_off(struct otx2_eth_dev *dev)
 339 {
 340         return otx2_ethdev_is_ptp_en(dev) ? NIX_TIMESYNC_RX_OFFSET : 0;
 341 }
 342
 343 uint64_t
 344 otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id)
 345 {
 346         struct rte_mbuf mb_def;
 347         uint64_t *tmp;
 348
 349         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) % 8 != 0);
 350         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, refcnt) -
 351                                 offsetof(struct rte_mbuf, data_off) != 2);
 352         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, nb_segs) -
 353                                 offsetof(struct rte_mbuf, data_off) != 4);
 354         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, port) -
 355                                 offsetof(struct rte_mbuf, data_off) != 6);
 356         mb_def.nb_segs = 1;
 357         mb_def.data_off = RTE_PKTMBUF_HEADROOM + nix_get_data_off(dev);
 358         mb_def.port = port_id;
 359         rte_mbuf_refcnt_set(&mb_def, 1);
 360
 361         /* Prevent compiler reordering: rearm_data covers previous fields */
 362         rte_compiler_barrier();
 363         tmp = (uint64_t *)&mb_def.rearm_data;
 364
 365         return *tmp;
 366 }
 367
 368 static void
 369 otx2_nix_rx_queue_release(void *rx_queue)
 370 {
 371         struct otx2_eth_rxq *rxq = rx_queue;
 372
 373         if (!rxq)
 374                 return;
 375
 376         otx2_nix_dbg("Releasing rxq %u", rxq->rq);
 377         nix_cq_rq_uninit(rxq->eth_dev, rxq);
 378         rte_free(rx_queue);
 379 }
 380
 381 static int
 382 otx2_nix_rx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t rq,
 383                         uint16_t nb_desc, unsigned int socket,
 384                         const struct rte_eth_rxconf *rx_conf,
 385                         struct rte_mempool *mp)
 386 {
 387         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 388         struct rte_mempool_ops *ops;
 389         struct otx2_eth_rxq *rxq;
 390         const char *platform_ops;
 391         enum nix_q_size_e qsize;
 392         uint64_t offloads;
 393         int rc;
 394
 395         rc = -EINVAL;
 396
 397         /* Compile time check to make sure all fast path elements in a CL */
 398         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_rxq, slow_path_start) >= 128);
 399
 400         /* Sanity checks */
 401         if (rx_conf->rx_deferred_start == 1) {
 402                 otx2_err("Deferred Rx start is not supported");
 403                 goto fail;
 404         }
 405
 406         platform_ops = rte_mbuf_platform_mempool_ops();
 407         /* This driver needs octeontx2_npa mempool ops to work */
 408         ops = rte_mempool_get_ops(mp->ops_index);
 409         if (strncmp(ops->name, platform_ops, RTE_MEMPOOL_OPS_NAMESIZE)) {
 410                 otx2_err("mempool ops should be of octeontx2_npa type");
 411                 goto fail;
 412         }
 413
 414         if (mp->pool_id == 0) {
 415                 otx2_err("Invalid pool_id");
 416                 goto fail;
 417         }
 418
 419         /* Free memory prior to re-allocation if needed */
 420         if (eth_dev->data->rx_queues[rq] != NULL) {
 421                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", rq);
 422                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[rq]);
 423                 eth_dev->data->rx_queues[rq] = NULL;
 424         }
 425
 426         offloads = rx_conf->offloads | eth_dev->data->dev_conf.rxmode.offloads;
 427         dev->rx_offloads |= offloads;
 428
 429         /* Find the CQ queue size */
 430         qsize = nix_qsize_clampup_get(dev, nb_desc);
 431         /* Allocate rxq memory */
 432         rxq = rte_zmalloc_socket("otx2 rxq", sizeof(*rxq), OTX2_ALIGN, socket);
 433         if (rxq == NULL) {
 434                 otx2_err("Failed to allocate rq=%d", rq);
 435                 rc = -ENOMEM;
 436                 goto fail;
 437         }
 438
 439         rxq->eth_dev = eth_dev;
 440         rxq->rq = rq;
 441         rxq->cq_door = dev->base + NIX_LF_CQ_OP_DOOR;
 442         rxq->cq_status = (int64_t *)(dev->base + NIX_LF_CQ_OP_STATUS);
 443         rxq->wdata = (uint64_t)rq << 32;
 444         rxq->aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 445         rxq->mbuf_initializer = otx2_nix_rxq_mbuf_setup(dev,
 446                                                         eth_dev->data->port_id);
 447         rxq->offloads = offloads;
 448         rxq->pool = mp;
 449         rxq->qlen = nix_qsize_to_val(qsize);
 450         rxq->qsize = qsize;
 451         rxq->lookup_mem = otx2_nix_fastpath_lookup_mem_get();
 452         rxq->tstamp = &dev->tstamp;
 453
 454         /* Alloc completion queue */
 455         rc = nix_cq_rq_init(eth_dev, dev, rq, rxq, mp);
 456         if (rc) {
 457                 otx2_err("Failed to allocate rxq=%u", rq);
 458                 goto free_rxq;
 459         }
 460
 461         rxq->qconf.socket_id = socket;
 462         rxq->qconf.nb_desc = nb_desc;
 463         rxq->qconf.mempool = mp;
 464         memcpy(&rxq->qconf.conf.rx, rx_conf, sizeof(struct rte_eth_rxconf));
 465
 466         nix_rx_queue_reset(rxq);
 467         otx2_nix_dbg("rq=%d pool=%s qsize=%d nb_desc=%d->%d",
 468                      rq, mp->name, qsize, nb_desc, rxq->qlen);
 469
 470         eth_dev->data->rx_queues[rq] = rxq;
 471         eth_dev->data->rx_queue_state[rq] = RTE_ETH_QUEUE_STATE_STOPPED;
 472         return 0;
 473
 474 free_rxq:
 475         otx2_nix_rx_queue_release(rxq);
 476 fail:
 477         return rc;
 478 }
 479
 480 static inline uint8_t
 481 nix_sq_max_sqe_sz(struct otx2_eth_txq *txq)
 482 {
 483         /*
 484          * Maximum three segments can be supported with W8, Choose
 485          * NIX_MAXSQESZ_W16 for multi segment offload.
 486          */
 487         if (txq->offloads & DEV_TX_OFFLOAD_MULTI_SEGS)
 488                 return NIX_MAXSQESZ_W16;
 489         else
 490                 return NIX_MAXSQESZ_W8;
 491 }
 492
 493 static int
 494 nix_sq_init(struct otx2_eth_txq *txq)
 495 {
 496         struct otx2_eth_dev *dev = txq->dev;
 497         struct otx2_mbox *mbox = dev->mbox;
 498         struct nix_aq_enq_req *sq;
 499         uint32_t rr_quantum;
 500         uint16_t smq;
 501         int rc;
 502
 503         if (txq->sqb_pool->pool_id == 0)
 504                 return -EINVAL;
 505
 506         rc = otx2_nix_tm_get_leaf_data(dev, txq->sq, &rr_quantum, &smq);
 507         if (rc) {
 508                 otx2_err("Failed to get sq->smq(leaf node), rc=%d", rc);
 509                 return rc;
 510         }
 511
 512         sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 513         sq->qidx = txq->sq;
 514         sq->ctype = NIX_AQ_CTYPE_SQ;
 515         sq->op = NIX_AQ_INSTOP_INIT;
 516         sq->sq.max_sqe_size = nix_sq_max_sqe_sz(txq);
 517
 518         sq->sq.smq = smq;
 519         sq->sq.smq_rr_quantum = rr_quantum;
 520         sq->sq.default_chan = dev->tx_chan_base;
 521         sq->sq.sqe_stype = NIX_STYPE_STF;
 522         sq->sq.ena = 1;
 523         if (sq->sq.max_sqe_size == NIX_MAXSQESZ_W8)
 524                 sq->sq.sqe_stype = NIX_STYPE_STP;
 525         sq->sq.sqb_aura =
 526                 npa_lf_aura_handle_to_aura(txq->sqb_pool->pool_id);
 527         sq->sq.sq_int_ena = BIT(NIX_SQINT_LMT_ERR);
 528         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SQB_ALLOC_FAIL);
 529         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SEND_ERR);
 530         sq->sq.sq_int_ena |= BIT(NIX_SQINT_MNQ_ERR);
 531
 532         /* Many to one reduction */
 533         sq->sq.qint_idx = txq->sq % dev->qints;
 534
 535         return otx2_mbox_process(mbox);
 536 }
 537
 538 static int
 539 nix_sq_uninit(struct otx2_eth_txq *txq)
 540 {
 541         struct otx2_eth_dev *dev = txq->dev;
 542         struct otx2_mbox *mbox = dev->mbox;
 543         struct ndc_sync_op *ndc_req;
 544         struct nix_aq_enq_rsp *rsp;
 545         struct nix_aq_enq_req *aq;
 546         uint16_t sqes_per_sqb;
 547         void *sqb_buf;
 548         int rc, count;
 549
 550         otx2_nix_dbg("Cleaning up sq %u", txq->sq);
 551
 552         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 553         aq->qidx = txq->sq;
 554         aq->ctype = NIX_AQ_CTYPE_SQ;
 555         aq->op = NIX_AQ_INSTOP_READ;
 556
 557         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 558         if (rc)
 559                 return rc;
 560
 561         /* Check if sq is already cleaned up */
 562         if (!rsp->sq.ena)
 563                 return 0;
 564
 565         /* Disable sq */
 566         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 567         aq->qidx = txq->sq;
 568         aq->ctype = NIX_AQ_CTYPE_SQ;
 569         aq->op = NIX_AQ_INSTOP_WRITE;
 570
 571         aq->sq_mask.ena = ~aq->sq_mask.ena;
 572         aq->sq.ena = 0;
 573
 574         rc = otx2_mbox_process(mbox);
 575         if (rc)
 576                 return rc;
 577
 578         /* Read SQ and free sqb's */
 579         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 580         aq->qidx = txq->sq;
 581         aq->ctype = NIX_AQ_CTYPE_SQ;
 582         aq->op = NIX_AQ_INSTOP_READ;
 583
 584         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 585         if (rc)
 586                 return rc;
 587
 588         if (aq->sq.smq_pend)
 589                 otx2_err("SQ has pending sqe's");
 590
 591         count = aq->sq.sqb_count;
 592         sqes_per_sqb = 1 << txq->sqes_per_sqb_log2;
 593         /* Free SQB's that are used */
 594         sqb_buf = (void *)rsp->sq.head_sqb;
 595         while (count) {
 596                 void *next_sqb;
 597
 598                 next_sqb = *(void **)((uintptr_t)sqb_buf + ((sqes_per_sqb - 1) *
 599                                       nix_sq_max_sqe_sz(txq)));
 600                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 601                                     (uint64_t)sqb_buf);
 602                 sqb_buf = next_sqb;
 603                 count--;
 604         }
 605
 606         /* Free next to use sqb */
 607         if (rsp->sq.next_sqb)
 608                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 609                                     rsp->sq.next_sqb);
 610
 611         /* Sync NDC-NIX-TX for LF */
 612         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 613         ndc_req->nix_lf_tx_sync = 1;
 614         rc = otx2_mbox_process(mbox);
 615         if (rc)
 616                 otx2_err("Error on NDC-NIX-TX LF sync, rc %d", rc);
 617
 618         return rc;
 619 }
 620
 621 static int
 622 nix_sqb_aura_limit_cfg(struct rte_mempool *mp, uint16_t nb_sqb_bufs)
 623 {
 624         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 625         struct npa_aq_enq_req *aura_req;
 626
 627         aura_req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 628         aura_req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 629         aura_req->ctype = NPA_AQ_CTYPE_AURA;
 630         aura_req->op = NPA_AQ_INSTOP_WRITE;
 631
 632         aura_req->aura.limit = nb_sqb_bufs;
 633         aura_req->aura_mask.limit = ~(aura_req->aura_mask.limit);
 634
 635         return otx2_mbox_process(npa_lf->mbox);
 636 }
 637
 638 static int
 639 nix_alloc_sqb_pool(int port, struct otx2_eth_txq *txq, uint16_t nb_desc)
 640 {
 641         struct otx2_eth_dev *dev = txq->dev;
 642         uint16_t sqes_per_sqb, nb_sqb_bufs;
 643         char name[RTE_MEMPOOL_NAMESIZE];
 644         struct rte_mempool_objsz sz;
 645         struct npa_aura_s *aura;
 646         uint32_t tmp, blk_sz;
 647
 648         aura = (struct npa_aura_s *)((uintptr_t)txq->fc_mem + OTX2_ALIGN);
 649         snprintf(name, sizeof(name), "otx2_sqb_pool_%d_%d", port, txq->sq);
 650         blk_sz = dev->sqb_size;
 651
 652         if (nix_sq_max_sqe_sz(txq) == NIX_MAXSQESZ_W16)
 653                 sqes_per_sqb = (dev->sqb_size / 8) / 16;
 654         else
 655                 sqes_per_sqb = (dev->sqb_size / 8) / 8;
 656
 657         nb_sqb_bufs = nb_desc / sqes_per_sqb;
 658         /* Clamp up to devarg passed SQB count */
 659         nb_sqb_bufs =  RTE_MIN(dev->max_sqb_count, RTE_MAX(NIX_MIN_SQB,
 660                               nb_sqb_bufs + NIX_SQB_LIST_SPACE));
 661
 662         txq->sqb_pool = rte_mempool_create_empty(name, NIX_MAX_SQB, blk_sz,
 663                                                  0, 0, dev->node,
 664                                                  MEMPOOL_F_NO_SPREAD);
 665         txq->nb_sqb_bufs = nb_sqb_bufs;
 666         txq->sqes_per_sqb_log2 = (uint16_t)rte_log2_u32(sqes_per_sqb);
 667         txq->nb_sqb_bufs_adj = nb_sqb_bufs -
 668                 RTE_ALIGN_MUL_CEIL(nb_sqb_bufs, sqes_per_sqb) / sqes_per_sqb;
 669         txq->nb_sqb_bufs_adj =
 670                 (NIX_SQB_LOWER_THRESH * txq->nb_sqb_bufs_adj) / 100;
 671
 672         if (txq->sqb_pool == NULL) {
 673                 otx2_err("Failed to allocate sqe mempool");
 674                 goto fail;
 675         }
 676
 677         memset(aura, 0, sizeof(*aura));
 678         aura->fc_ena = 1;
 679         aura->fc_addr = txq->fc_iova;
 680         aura->fc_hyst_bits = 0; /* Store count on all updates */
 681         if (rte_mempool_set_ops_byname(txq->sqb_pool, "octeontx2_npa", aura)) {
 682                 otx2_err("Failed to set ops for sqe mempool");
 683                 goto fail;
 684         }
 685         if (rte_mempool_populate_default(txq->sqb_pool) < 0) {
 686                 otx2_err("Failed to populate sqe mempool");
 687                 goto fail;
 688         }
 689
 690         tmp = rte_mempool_calc_obj_size(blk_sz, MEMPOOL_F_NO_SPREAD, &sz);
 691         if (dev->sqb_size != sz.elt_size) {
 692                 otx2_err("sqe pool block size is not expected %d != %d",
 693                          dev->sqb_size, tmp);
 694                 goto fail;
 695         }
 696
 697         nix_sqb_aura_limit_cfg(txq->sqb_pool, txq->nb_sqb_bufs);
 698
 699         return 0;
 700 fail:
 701         return -ENOMEM;
 702 }
 703
 704 void
 705 otx2_nix_form_default_desc(struct otx2_eth_txq *txq)
 706 {
 707         struct nix_send_ext_s *send_hdr_ext;
 708         struct nix_send_hdr_s *send_hdr;
 709         struct nix_send_mem_s *send_mem;
 710         union nix_send_sg_s *sg;
 711
 712         /* Initialize the fields based on basic single segment packet */
 713         memset(&txq->cmd, 0, sizeof(txq->cmd));
 714
 715         if (txq->dev->tx_offload_flags & NIX_TX_NEED_EXT_HDR) {
 716                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 717                 /* 2(HDR) + 2(EXT_HDR) + 1(SG) + 1(IOVA) = 6/2 - 1 = 2 */
 718                 send_hdr->w0.sizem1 = 2;
 719
 720                 send_hdr_ext = (struct nix_send_ext_s *)&txq->cmd[2];
 721                 send_hdr_ext->w0.subdc = NIX_SUBDC_EXT;
 722                 if (txq->dev->tx_offload_flags & NIX_TX_OFFLOAD_TSTAMP_F) {
 723                         /* Default: one seg packet would have:
 724                          * 2(HDR) + 2(EXT) + 1(SG) + 1(IOVA) + 2(MEM)
 725                          * => 8/2 - 1 = 3
 726                          */
 727                         send_hdr->w0.sizem1 = 3;
 728                         send_hdr_ext->w0.tstmp = 1;
 729
 730                         /* To calculate the offset for send_mem,
 731                          * send_hdr->w0.sizem1 * 2
 732                          */
 733                         send_mem = (struct nix_send_mem_s *)(txq->cmd +
 734                                                 (send_hdr->w0.sizem1 << 1));
 735                         send_mem->subdc = NIX_SUBDC_MEM;
 736                         send_mem->dsz = 0x0;
 737                         send_mem->wmem = 0x1;
 738                         send_mem->alg = NIX_SENDMEMALG_SETTSTMP;
 739                         send_mem->addr = txq->dev->tstamp.tx_tstamp_iova;
 740                 }
 741                 sg = (union nix_send_sg_s *)&txq->cmd[4];
 742         } else {
 743                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 744                 /* 2(HDR) + 1(SG) + 1(IOVA) = 4/2 - 1 = 1 */
 745                 send_hdr->w0.sizem1 = 1;
 746                 sg = (union nix_send_sg_s *)&txq->cmd[2];
 747         }
 748
 749         send_hdr->w0.sq = txq->sq;
 750         sg->subdc = NIX_SUBDC_SG;
 751         sg->segs = 1;
 752         sg->ld_type = NIX_SENDLDTYPE_LDD;
 753
 754         rte_smp_wmb();
 755 }
 756
 757 static void
 758 otx2_nix_tx_queue_release(void *_txq)
 759 {
 760         struct otx2_eth_txq *txq = _txq;
 761         struct rte_eth_dev *eth_dev;
 762
 763         if (!txq)
 764                 return;
 765
 766         eth_dev = txq->dev->eth_dev;
 767
 768         otx2_nix_dbg("Releasing txq %u", txq->sq);
 769
 770         /* Flush and disable tm */
 771         otx2_nix_tm_sw_xoff(txq, eth_dev->data->dev_started);
 772
 773         /* Free sqb's and disable sq */
 774         nix_sq_uninit(txq);
 775
 776         if (txq->sqb_pool) {
 777                 rte_mempool_free(txq->sqb_pool);
 778                 txq->sqb_pool = NULL;
 779         }
 780         rte_free(txq);
 781 }
 782
 783
 784 static int
 785 otx2_nix_tx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t sq,
 786                         uint16_t nb_desc, unsigned int socket_id,
 787                         const struct rte_eth_txconf *tx_conf)
 788 {
 789         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 790         const struct rte_memzone *fc;
 791         struct otx2_eth_txq *txq;
 792         uint64_t offloads;
 793         int rc;
 794
 795         rc = -EINVAL;
 796
 797         /* Compile time check to make sure all fast path elements in a CL */
 798         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_txq, slow_path_start) >= 128);
 799
 800         if (tx_conf->tx_deferred_start) {
 801                 otx2_err("Tx deferred start is not supported");
 802                 goto fail;
 803         }
 804
 805         /* Free memory prior to re-allocation if needed. */
 806         if (eth_dev->data->tx_queues[sq] != NULL) {
 807                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", sq);
 808                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[sq]);
 809                 eth_dev->data->tx_queues[sq] = NULL;
 810         }
 811
 812         /* Find the expected offloads for this queue */
 813         offloads = tx_conf->offloads | eth_dev->data->dev_conf.txmode.offloads;
 814
 815         /* Allocating tx queue data structure */
 816         txq = rte_zmalloc_socket("otx2_ethdev TX queue", sizeof(*txq),
 817                                  OTX2_ALIGN, socket_id);
 818         if (txq == NULL) {
 819                 otx2_err("Failed to alloc txq=%d", sq);
 820                 rc = -ENOMEM;
 821                 goto fail;
 822         }
 823         txq->sq = sq;
 824         txq->dev = dev;
 825         txq->sqb_pool = NULL;
 826         txq->offloads = offloads;
 827         dev->tx_offloads |= offloads;
 828
 829         /*
 830          * Allocate memory for flow control updates from HW.
 831          * Alloc one cache line, so that fits all FC_STYPE modes.
 832          */
 833         fc = rte_eth_dma_zone_reserve(eth_dev, "fcmem", sq,
 834                                       OTX2_ALIGN + sizeof(struct npa_aura_s),
 835                                       OTX2_ALIGN, dev->node);
 836         if (fc == NULL) {
 837                 otx2_err("Failed to allocate mem for fcmem");
 838                 rc = -ENOMEM;
 839                 goto free_txq;
 840         }
 841         txq->fc_iova = fc->iova;
 842         txq->fc_mem = fc->addr;
 843
 844         /* Initialize the aura sqb pool */
 845         rc = nix_alloc_sqb_pool(eth_dev->data->port_id, txq, nb_desc);
 846         if (rc) {
 847                 otx2_err("Failed to alloc sqe pool rc=%d", rc);
 848                 goto free_txq;
 849         }
 850
 851         /* Initialize the SQ */
 852         rc = nix_sq_init(txq);
 853         if (rc) {
 854                 otx2_err("Failed to init sq=%d context", sq);
 855                 goto free_txq;
 856         }
 857
 858         txq->fc_cache_pkts = 0;
 859         txq->io_addr = dev->base + NIX_LF_OP_SENDX(0);
 860         /* Evenly distribute LMT slot for each sq */
 861         txq->lmt_addr = (void *)(dev->lmt_addr + ((sq & LMT_SLOT_MASK) << 12));
 862
 863         txq->qconf.socket_id = socket_id;
 864         txq->qconf.nb_desc = nb_desc;
 865         memcpy(&txq->qconf.conf.tx, tx_conf, sizeof(struct rte_eth_txconf));
 866
 867         otx2_nix_form_default_desc(txq);
 868
 869         otx2_nix_dbg("sq=%d fc=%p offload=0x%" PRIx64 " sqb=0x%" PRIx64 ""
 870                      " lmt_addr=%p nb_sqb_bufs=%d sqes_per_sqb_log2=%d", sq,
 871                      fc->addr, offloads, txq->sqb_pool->pool_id, txq->lmt_addr,
 872                      txq->nb_sqb_bufs, txq->sqes_per_sqb_log2);
 873         eth_dev->data->tx_queues[sq] = txq;
 874         eth_dev->data->tx_queue_state[sq] = RTE_ETH_QUEUE_STATE_STOPPED;
 875         return 0;
 876
 877 free_txq:
 878         otx2_nix_tx_queue_release(txq);
 879 fail:
 880         return rc;
 881 }
 882
 883 static int
 884 nix_store_queue_cfg_and_then_release(struct rte_eth_dev *eth_dev)
 885 {
 886         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 887         struct otx2_eth_qconf *tx_qconf = NULL;
 888         struct otx2_eth_qconf *rx_qconf = NULL;
 889         struct otx2_eth_txq **txq;
 890         struct otx2_eth_rxq **rxq;
 891         int i, nb_rxq, nb_txq;
 892
 893         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
 894         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
 895
 896         tx_qconf = malloc(nb_txq * sizeof(*tx_qconf));
 897         if (tx_qconf == NULL) {
 898                 otx2_err("Failed to allocate memory for tx_qconf");
 899                 goto fail;
 900         }
 901
 902         rx_qconf = malloc(nb_rxq * sizeof(*rx_qconf));
 903         if (rx_qconf == NULL) {
 904                 otx2_err("Failed to allocate memory for rx_qconf");
 905                 goto fail;
 906         }
 907
 908         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
 909         for (i = 0; i < nb_txq; i++) {
 910                 if (txq[i] == NULL) {
 911                         otx2_err("txq[%d] is already released", i);
 912                         goto fail;
 913                 }
 914                 memcpy(&tx_qconf[i], &txq[i]->qconf, sizeof(*tx_qconf));
 915                 otx2_nix_tx_queue_release(txq[i]);
 916                 eth_dev->data->tx_queues[i] = NULL;
 917         }
 918
 919         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
 920         for (i = 0; i < nb_rxq; i++) {
 921                 if (rxq[i] == NULL) {
 922                         otx2_err("rxq[%d] is already released", i);
 923                         goto fail;
 924                 }
 925                 memcpy(&rx_qconf[i], &rxq[i]->qconf, sizeof(*rx_qconf));
 926                 otx2_nix_rx_queue_release(rxq[i]);
 927                 eth_dev->data->rx_queues[i] = NULL;
 928         }
 929
 930         dev->tx_qconf = tx_qconf;
 931         dev->rx_qconf = rx_qconf;
 932         return 0;
 933
 934 fail:
 935         if (tx_qconf)
 936                 free(tx_qconf);
 937         if (rx_qconf)
 938                 free(rx_qconf);
 939
 940         return -ENOMEM;
 941 }
 942
 943 static int
 944 nix_restore_queue_cfg(struct rte_eth_dev *eth_dev)
 945 {
 946         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 947         struct otx2_eth_qconf *tx_qconf = dev->tx_qconf;
 948         struct otx2_eth_qconf *rx_qconf = dev->rx_qconf;
 949         struct otx2_eth_txq **txq;
 950         struct otx2_eth_rxq **rxq;
 951         int rc, i, nb_rxq, nb_txq;
 952
 953         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
 954         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
 955
 956         rc = -ENOMEM;
 957         /* Setup tx & rx queues with previous configuration so
 958          * that the queues can be functional in cases like ports
 959          * are started without re configuring queues.
 960          *
 961          * Usual re config sequence is like below:
 962          * port_configure() {
 963          *      if(reconfigure) {
 964          *              queue_release()
 965          *              queue_setup()
 966          *      }
 967          *      queue_configure() {
 968          *              queue_release()
 969          *              queue_setup()
 970          *      }
 971          * }
 972          * port_start()
 973          *
 974          * In some application's control path, queue_configure() would
 975          * NOT be invoked for TXQs/RXQs in port_configure().
 976          * In such cases, queues can be functional after start as the
 977          * queues are already setup in port_configure().
 978          */
 979         for (i = 0; i < nb_txq; i++) {
 980                 rc = otx2_nix_tx_queue_setup(eth_dev, i, tx_qconf[i].nb_desc,
 981                                              tx_qconf[i].socket_id,
 982                                              &tx_qconf[i].conf.tx);
 983                 if (rc) {
 984                         otx2_err("Failed to setup tx queue rc=%d", rc);
 985                         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
 986                         for (i -= 1; i >= 0; i--)
 987                                 otx2_nix_tx_queue_release(txq[i]);
 988                         goto fail;
 989                 }
 990         }
 991
 992         free(tx_qconf); tx_qconf = NULL;
 993
 994         for (i = 0; i < nb_rxq; i++) {
 995                 rc = otx2_nix_rx_queue_setup(eth_dev, i, rx_qconf[i].nb_desc,
 996                                              rx_qconf[i].socket_id,
 997                                              &rx_qconf[i].conf.rx,
 998                                              rx_qconf[i].mempool);
 999                 if (rc) {
1000                         otx2_err("Failed to setup rx queue rc=%d", rc);
1001                         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1002                         for (i -= 1; i >= 0; i--)
1003                                 otx2_nix_rx_queue_release(rxq[i]);
1004                         goto release_tx_queues;
1005                 }
1006         }
1007
1008         free(rx_qconf); rx_qconf = NULL;
1009
1010         return 0;
1011
1012 release_tx_queues:
1013         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1014         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1015                 otx2_nix_tx_queue_release(txq[i]);
1016 fail:
1017         if (tx_qconf)
1018                 free(tx_qconf);
1019         if (rx_qconf)
1020                 free(rx_qconf);
1021
1022         return rc;
1023 }
1024
1025 static uint16_t
1026 nix_eth_nop_burst(void *queue, struct rte_mbuf **mbufs, uint16_t pkts)
1027 {
1028         RTE_SET_USED(queue);
1029         RTE_SET_USED(mbufs);
1030         RTE_SET_USED(pkts);
1031
1032         return 0;
1033 }
1034
1035 static void
1036 nix_set_nop_rxtx_function(struct rte_eth_dev *eth_dev)
1037 {
1038         /* These dummy functions are required for supporting
1039          * some applications which reconfigure queues without
1040          * stopping tx burst and rx burst threads(eg kni app)
1041          * When the queues context is saved, txq/rxqs are released
1042          * which caused app crash since rx/tx burst is still
1043          * on different lcores
1044          */
1045         eth_dev->tx_pkt_burst = nix_eth_nop_burst;
1046         eth_dev->rx_pkt_burst = nix_eth_nop_burst;
1047         rte_mb();
1048 }
1049
1050 static int
1051 otx2_nix_configure(struct rte_eth_dev *eth_dev)
1052 {
1053         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1054         struct rte_eth_dev_data *data = eth_dev->data;
1055         struct rte_eth_conf *conf = &data->dev_conf;
1056         struct rte_eth_rxmode *rxmode = &conf->rxmode;
1057         struct rte_eth_txmode *txmode = &conf->txmode;
1058         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
1059         struct rte_ether_addr *ea;
1060         uint8_t nb_rxq, nb_txq;
1061         int rc;
1062
1063         rc = -EINVAL;
1064
1065         /* Sanity checks */
1066         if (rte_eal_has_hugepages() == 0) {
1067                 otx2_err("Huge page is not configured");
1068                 goto fail;
1069         }
1070
1071         if (rte_eal_iova_mode() != RTE_IOVA_VA) {
1072                 otx2_err("iova mode should be va");
1073                 goto fail;
1074         }
1075
1076         if (conf->link_speeds & ETH_LINK_SPEED_FIXED) {
1077                 otx2_err("Setting link speed/duplex not supported");
1078                 goto fail;
1079         }
1080
1081         if (conf->dcb_capability_en == 1) {
1082                 otx2_err("dcb enable is not supported");
1083                 goto fail;
1084         }
1085
1086         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
1087                 otx2_err("Flow director is not supported");
1088                 goto fail;
1089         }
1090
1091         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
1092             rxmode->mq_mode != ETH_MQ_RX_RSS) {
1093                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
1094                 goto fail;
1095         }
1096
1097         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
1098                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
1099                 goto fail;
1100         }
1101
1102         /* Free the resources allocated from the previous configure */
1103         if (dev->configured == 1) {
1104                 otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1105                 otx2_nix_vlan_fini(eth_dev);
1106                 oxt2_nix_unregister_queue_irqs(eth_dev);
1107                 nix_set_nop_rxtx_function(eth_dev);
1108                 rc = nix_store_queue_cfg_and_then_release(eth_dev);
1109                 if (rc)
1110                         goto fail;
1111                 otx2_nix_tm_fini(eth_dev);
1112                 nix_lf_free(dev);
1113         }
1114
1115         if (otx2_dev_is_A0(dev) &&
1116             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
1117             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
1118             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
1119                 otx2_err("Outer IP and SCTP checksum unsupported");
1120                 rc = -EINVAL;
1121                 goto fail;
1122         }
1123
1124         dev->rx_offloads = rxmode->offloads;
1125         dev->tx_offloads = txmode->offloads;
1126         dev->rss_info.rss_grps = NIX_RSS_GRPS;
1127
1128         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
1129         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
1130
1131         /* Alloc a nix lf */
1132         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
1133         if (rc) {
1134                 otx2_err("Failed to init nix_lf rc=%d", rc);
1135                 goto fail;
1136         }
1137
1138         /* Configure RSS */
1139         rc = otx2_nix_rss_config(eth_dev);
1140         if (rc) {
1141                 otx2_err("Failed to configure rss rc=%d", rc);
1142                 goto free_nix_lf;
1143         }
1144
1145         /* Init the default TM scheduler hierarchy */
1146         rc = otx2_nix_tm_init_default(eth_dev);
1147         if (rc) {
1148                 otx2_err("Failed to init traffic manager rc=%d", rc);
1149                 goto free_nix_lf;
1150         }
1151
1152         rc = otx2_nix_vlan_offload_init(eth_dev);
1153         if (rc) {
1154                 otx2_err("Failed to init vlan offload rc=%d", rc);
1155                 goto free_nix_lf;
1156         }
1157
1158         /* Register queue IRQs */
1159         rc = oxt2_nix_register_queue_irqs(eth_dev);
1160         if (rc) {
1161                 otx2_err("Failed to register queue interrupts rc=%d", rc);
1162                 goto free_nix_lf;
1163         }
1164
1165         rc = otx2_nix_rxchan_bpid_cfg(eth_dev, true);
1166         if (rc) {
1167                 otx2_err("Failed to configure nix rx chan bpid cfg rc=%d", rc);
1168                 goto free_nix_lf;
1169         }
1170
1171         /* Enable PTP if it was requested by the app or if it is already
1172          * enabled in PF owning this VF
1173          */
1174         memset(&dev->tstamp, 0, sizeof(struct otx2_timesync_info));
1175         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
1176             otx2_ethdev_is_ptp_en(dev))
1177                 otx2_nix_timesync_enable(eth_dev);
1178         else
1179                 otx2_nix_timesync_disable(eth_dev);
1180
1181         /*
1182          * Restore queue config when reconfigure followed by
1183          * reconfigure and no queue configure invoked from application case.
1184          */
1185         if (dev->configured == 1) {
1186                 rc = nix_restore_queue_cfg(eth_dev);
1187                 if (rc)
1188                         goto free_nix_lf;
1189         }
1190
1191         /* Update the mac address */
1192         ea = eth_dev->data->mac_addrs;
1193         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1194         if (rte_is_zero_ether_addr(ea))
1195                 rte_eth_random_addr((uint8_t *)ea);
1196
1197         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
1198
1199         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
1200                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
1201                 " rx_flags=0x%x tx_flags=0x%x",
1202                 eth_dev->data->port_id, ea_fmt, nb_rxq,
1203                 nb_txq, dev->rx_offloads, dev->tx_offloads,
1204                 dev->rx_offload_flags, dev->tx_offload_flags);
1205
1206         /* All good */
1207         dev->configured = 1;
1208         dev->configured_nb_rx_qs = data->nb_rx_queues;
1209         dev->configured_nb_tx_qs = data->nb_tx_queues;
1210         return 0;
1211
1212 free_nix_lf:
1213         rc = nix_lf_free(dev);
1214 fail:
1215         return rc;
1216 }
1217
1218 int
1219 otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1220 {
1221         struct rte_eth_dev_data *data = eth_dev->data;
1222         struct otx2_eth_txq *txq;
1223         int rc = -EINVAL;
1224
1225         txq = eth_dev->data->tx_queues[qidx];
1226
1227         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1228                 return 0;
1229
1230         rc = otx2_nix_sq_sqb_aura_fc(txq, true);
1231         if (rc) {
1232                 otx2_err("Failed to enable sqb aura fc, txq=%u, rc=%d",
1233                          qidx, rc);
1234                 goto done;
1235         }
1236
1237         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1238
1239 done:
1240         return rc;
1241 }
1242
1243 int
1244 otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1245 {
1246         struct rte_eth_dev_data *data = eth_dev->data;
1247         struct otx2_eth_txq *txq;
1248         int rc;
1249
1250         txq = eth_dev->data->tx_queues[qidx];
1251
1252         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1253                 return 0;
1254
1255         txq->fc_cache_pkts = 0;
1256
1257         rc = otx2_nix_sq_sqb_aura_fc(txq, false);
1258         if (rc) {
1259                 otx2_err("Failed to disable sqb aura fc, txq=%u, rc=%d",
1260                          qidx, rc);
1261                 goto done;
1262         }
1263
1264         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1265
1266 done:
1267         return rc;
1268 }
1269
1270 static int
1271 otx2_nix_rx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1272 {
1273         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1274         struct rte_eth_dev_data *data = eth_dev->data;
1275         int rc;
1276
1277         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1278                 return 0;
1279
1280         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, true);
1281         if (rc) {
1282                 otx2_err("Failed to enable rxq=%u, rc=%d", qidx, rc);
1283                 goto done;
1284         }
1285
1286         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1287
1288 done:
1289         return rc;
1290 }
1291
1292 static int
1293 otx2_nix_rx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1294 {
1295         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1296         struct rte_eth_dev_data *data = eth_dev->data;
1297         int rc;
1298
1299         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1300                 return 0;
1301
1302         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, false);
1303         if (rc) {
1304                 otx2_err("Failed to disable rxq=%u, rc=%d", qidx, rc);
1305                 goto done;
1306         }
1307
1308         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1309
1310 done:
1311         return rc;
1312 }
1313
1314 /* Initialize and register driver with DPDK Application */
1315 static const struct eth_dev_ops otx2_eth_dev_ops = {
1316         .dev_infos_get            = otx2_nix_info_get,
1317         .dev_configure            = otx2_nix_configure,
1318         .link_update              = otx2_nix_link_update,
1319         .tx_queue_setup           = otx2_nix_tx_queue_setup,
1320         .tx_queue_release         = otx2_nix_tx_queue_release,
1321         .rx_queue_setup           = otx2_nix_rx_queue_setup,
1322         .rx_queue_release         = otx2_nix_rx_queue_release,
1323         .tx_queue_start           = otx2_nix_tx_queue_start,
1324         .tx_queue_stop            = otx2_nix_tx_queue_stop,
1325         .rx_queue_start           = otx2_nix_rx_queue_start,
1326         .rx_queue_stop            = otx2_nix_rx_queue_stop,
1327         .dev_supported_ptypes_get = otx2_nix_supported_ptypes_get,
1328         .stats_get                = otx2_nix_dev_stats_get,
1329         .stats_reset              = otx2_nix_dev_stats_reset,
1330         .get_reg                  = otx2_nix_dev_get_reg,
1331         .mac_addr_add             = otx2_nix_mac_addr_add,
1332         .mac_addr_remove          = otx2_nix_mac_addr_del,
1333         .mac_addr_set             = otx2_nix_mac_addr_set,
1334         .promiscuous_enable       = otx2_nix_promisc_enable,
1335         .promiscuous_disable      = otx2_nix_promisc_disable,
1336         .allmulticast_enable      = otx2_nix_allmulticast_enable,
1337         .allmulticast_disable     = otx2_nix_allmulticast_disable,
1338         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
1339         .reta_update              = otx2_nix_dev_reta_update,
1340         .reta_query               = otx2_nix_dev_reta_query,
1341         .rss_hash_update          = otx2_nix_rss_hash_update,
1342         .rss_hash_conf_get        = otx2_nix_rss_hash_conf_get,
1343         .xstats_get               = otx2_nix_xstats_get,
1344         .xstats_get_names         = otx2_nix_xstats_get_names,
1345         .xstats_reset             = otx2_nix_xstats_reset,
1346         .xstats_get_by_id         = otx2_nix_xstats_get_by_id,
1347         .xstats_get_names_by_id   = otx2_nix_xstats_get_names_by_id,
1348         .rxq_info_get             = otx2_nix_rxq_info_get,
1349         .txq_info_get             = otx2_nix_txq_info_get,
1350         .rx_queue_count           = otx2_nix_rx_queue_count,
1351         .rx_descriptor_done       = otx2_nix_rx_descriptor_done,
1352         .rx_descriptor_status     = otx2_nix_rx_descriptor_status,
1353         .tx_done_cleanup          = otx2_nix_tx_done_cleanup,
1354         .pool_ops_supported       = otx2_nix_pool_ops_supported,
1355         .filter_ctrl              = otx2_nix_dev_filter_ctrl,
1356         .get_module_info          = otx2_nix_get_module_info,
1357         .get_module_eeprom        = otx2_nix_get_module_eeprom,
1358         .flow_ctrl_get            = otx2_nix_flow_ctrl_get,
1359         .flow_ctrl_set            = otx2_nix_flow_ctrl_set,
1360         .timesync_enable          = otx2_nix_timesync_enable,
1361         .timesync_disable         = otx2_nix_timesync_disable,
1362         .timesync_read_rx_timestamp = otx2_nix_timesync_read_rx_timestamp,
1363         .timesync_read_tx_timestamp = otx2_nix_timesync_read_tx_timestamp,
1364         .timesync_adjust_time     = otx2_nix_timesync_adjust_time,
1365         .timesync_read_time       = otx2_nix_timesync_read_time,
1366         .timesync_write_time      = otx2_nix_timesync_write_time,
1367         .vlan_offload_set         = otx2_nix_vlan_offload_set,
1368         .vlan_filter_set          = otx2_nix_vlan_filter_set,
1369         .vlan_strip_queue_set     = otx2_nix_vlan_strip_queue_set,
1370 };
1371
1372 static inline int
1373 nix_lf_attach(struct otx2_eth_dev *dev)
1374 {
1375         struct otx2_mbox *mbox = dev->mbox;
1376         struct rsrc_attach_req *req;
1377
1378         /* Attach NIX(lf) */
1379         req = otx2_mbox_alloc_msg_attach_resources(mbox);
1380         req->modify = true;
1381         req->nixlf = true;
1382
1383         return otx2_mbox_process(mbox);
1384 }
1385
1386 static inline int
1387 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
1388 {
1389         struct otx2_mbox *mbox = dev->mbox;
1390         struct msix_offset_rsp *msix_rsp;
1391         int rc;
1392
1393         /* Get NPA and NIX MSIX vector offsets */
1394         otx2_mbox_alloc_msg_msix_offset(mbox);
1395
1396         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
1397
1398         dev->nix_msixoff = msix_rsp->nix_msixoff;
1399
1400         return rc;
1401 }
1402
1403 static inline int
1404 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
1405 {
1406         struct rsrc_detach_req *req;
1407
1408         req = otx2_mbox_alloc_msg_detach_resources(mbox);
1409
1410         /* Detach all except npa lf */
1411         req->partial = true;
1412         req->nixlf = true;
1413         req->sso = true;
1414         req->ssow = true;
1415         req->timlfs = true;
1416         req->cptlfs = true;
1417
1418         return otx2_mbox_process(mbox);
1419 }
1420
1421 static int
1422 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
1423 {
1424         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1425         struct rte_pci_device *pci_dev;
1426         int rc, max_entries;
1427
1428         eth_dev->dev_ops = &otx2_eth_dev_ops;
1429
1430         /* For secondary processes, the primary has done all the work */
1431         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
1432                 /* Setup callbacks for secondary process */
1433                 otx2_eth_set_tx_function(eth_dev);
1434                 otx2_eth_set_rx_function(eth_dev);
1435                 return 0;
1436         }
1437
1438         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1439
1440         rte_eth_copy_pci_info(eth_dev, pci_dev);
1441         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
1442
1443         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
1444         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
1445                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
1446
1447         /* Parse devargs string */
1448         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
1449         if (rc) {
1450                 otx2_err("Failed to parse devargs rc=%d", rc);
1451                 goto error;
1452         }
1453
1454         if (!dev->mbox_active) {
1455                 /* Initialize the base otx2_dev object
1456                  * only if already present
1457                  */
1458                 rc = otx2_dev_init(pci_dev, dev);
1459                 if (rc) {
1460                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
1461                         goto error;
1462                 }
1463         }
1464         /* Device generic callbacks */
1465         dev->ops = &otx2_dev_ops;
1466         dev->eth_dev = eth_dev;
1467
1468         /* Grab the NPA LF if required */
1469         rc = otx2_npa_lf_init(pci_dev, dev);
1470         if (rc)
1471                 goto otx2_dev_uninit;
1472
1473         dev->configured = 0;
1474         dev->drv_inited = true;
1475         dev->base = dev->bar2 + (RVU_BLOCK_ADDR_NIX0 << 20);
1476         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
1477
1478         /* Attach NIX LF */
1479         rc = nix_lf_attach(dev);
1480         if (rc)
1481                 goto otx2_npa_uninit;
1482
1483         /* Get NIX MSIX offset */
1484         rc = nix_lf_get_msix_offset(dev);
1485         if (rc)
1486                 goto otx2_npa_uninit;
1487
1488         /* Register LF irq handlers */
1489         rc = otx2_nix_register_irqs(eth_dev);
1490         if (rc)
1491                 goto mbox_detach;
1492
1493         /* Get maximum number of supported MAC entries */
1494         max_entries = otx2_cgx_mac_max_entries_get(dev);
1495         if (max_entries < 0) {
1496                 otx2_err("Failed to get max entries for mac addr");
1497                 rc = -ENOTSUP;
1498                 goto unregister_irq;
1499         }
1500
1501         /* For VFs, returned max_entries will be 0. But to keep default MAC
1502          * address, one entry must be allocated. So setting up to 1.
1503          */
1504         if (max_entries == 0)
1505                 max_entries = 1;
1506
1507         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
1508                                                RTE_ETHER_ADDR_LEN, 0);
1509         if (eth_dev->data->mac_addrs == NULL) {
1510                 otx2_err("Failed to allocate memory for mac addr");
1511                 rc = -ENOMEM;
1512                 goto unregister_irq;
1513         }
1514
1515         dev->max_mac_entries = max_entries;
1516
1517         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
1518         if (rc)
1519                 goto free_mac_addrs;
1520
1521         /* Update the mac address */
1522         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1523
1524         /* Also sync same MAC address to CGX table */
1525         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
1526
1527         /* Initialize the tm data structures */
1528         otx2_nix_tm_conf_init(eth_dev);
1529
1530         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
1531         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
1532
1533         if (otx2_dev_is_A0(dev)) {
1534                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
1535                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
1536         }
1537
1538         /* Initialize rte-flow */
1539         rc = otx2_flow_init(dev);
1540         if (rc)
1541                 goto free_mac_addrs;
1542
1543         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
1544                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
1545                      eth_dev->data->port_id, dev->pf, dev->vf,
1546                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
1547                      dev->rx_offload_capa, dev->tx_offload_capa);
1548         return 0;
1549
1550 free_mac_addrs:
1551         rte_free(eth_dev->data->mac_addrs);
1552 unregister_irq:
1553         otx2_nix_unregister_irqs(eth_dev);
1554 mbox_detach:
1555         otx2_eth_dev_lf_detach(dev->mbox);
1556 otx2_npa_uninit:
1557         otx2_npa_lf_fini();
1558 otx2_dev_uninit:
1559         otx2_dev_fini(pci_dev, dev);
1560 error:
1561         otx2_err("Failed to init nix eth_dev rc=%d", rc);
1562         return rc;
1563 }
1564
1565 static int
1566 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
1567 {
1568         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1569         struct rte_pci_device *pci_dev;
1570         int rc, i;
1571
1572         /* Nothing to be done for secondary processes */
1573         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1574                 return 0;
1575
1576         /* Disable nix bpid config */
1577         otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1578
1579         /* Disable vlan offloads */
1580         otx2_nix_vlan_fini(eth_dev);
1581
1582         /* Disable other rte_flow entries */
1583         otx2_flow_fini(dev);
1584
1585         /* Disable PTP if already enabled */
1586         if (otx2_ethdev_is_ptp_en(dev))
1587                 otx2_nix_timesync_disable(eth_dev);
1588
1589         /* Free up SQs */
1590         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1591                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[i]);
1592                 eth_dev->data->tx_queues[i] = NULL;
1593         }
1594         eth_dev->data->nb_tx_queues = 0;
1595
1596         /* Free up RQ's and CQ's */
1597         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1598                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[i]);
1599                 eth_dev->data->rx_queues[i] = NULL;
1600         }
1601         eth_dev->data->nb_rx_queues = 0;
1602
1603         /* Free tm resources */
1604         rc = otx2_nix_tm_fini(eth_dev);
1605         if (rc)
1606                 otx2_err("Failed to cleanup tm, rc=%d", rc);
1607
1608         /* Unregister queue irqs */
1609         oxt2_nix_unregister_queue_irqs(eth_dev);
1610
1611         rc = nix_lf_free(dev);
1612         if (rc)
1613                 otx2_err("Failed to free nix lf, rc=%d", rc);
1614
1615         rc = otx2_npa_lf_fini();
1616         if (rc)
1617                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
1618
1619         rte_free(eth_dev->data->mac_addrs);
1620         eth_dev->data->mac_addrs = NULL;
1621         dev->drv_inited = false;
1622
1623         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1624         otx2_nix_unregister_irqs(eth_dev);
1625
1626         rc = otx2_eth_dev_lf_detach(dev->mbox);
1627         if (rc)
1628                 otx2_err("Failed to detach resources, rc=%d", rc);
1629
1630         /* Check if mbox close is needed */
1631         if (!mbox_close)
1632                 return 0;
1633
1634         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
1635                 /* Will be freed later by PMD */
1636                 eth_dev->data->dev_private = NULL;
1637                 return 0;
1638         }
1639
1640         otx2_dev_fini(pci_dev, dev);
1641         return 0;
1642 }
1643
1644 static int
1645 nix_remove(struct rte_pci_device *pci_dev)
1646 {
1647         struct rte_eth_dev *eth_dev;
1648         struct otx2_idev_cfg *idev;
1649         struct otx2_dev *otx2_dev;
1650         int rc;
1651
1652         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
1653         if (eth_dev) {
1654                 /* Cleanup eth dev */
1655                 rc = otx2_eth_dev_uninit(eth_dev, true);
1656                 if (rc)
1657                         return rc;
1658
1659                 rte_eth_dev_pci_release(eth_dev);
1660         }
1661
1662         /* Nothing to be done for secondary processes */
1663         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1664                 return 0;
1665
1666         /* Check for common resources */
1667         idev = otx2_intra_dev_get_cfg();
1668         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
1669                 return 0;
1670
1671         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
1672
1673         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
1674                 goto exit;
1675
1676         /* Safe to cleanup mbox as no more users */
1677         otx2_dev_fini(pci_dev, otx2_dev);
1678         rte_free(otx2_dev);
1679         return 0;
1680
1681 exit:
1682         otx2_info("%s: common resource in use by other devices", pci_dev->name);
1683         return -EAGAIN;
1684 }
1685
1686 static int
1687 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
1688 {
1689         int rc;
1690
1691         RTE_SET_USED(pci_drv);
1692
1693         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
1694                                            otx2_eth_dev_init);
1695
1696         /* On error on secondary, recheck if port exists in primary or
1697          * in mid of detach state.
1698          */
1699         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
1700                 if (!rte_eth_dev_allocated(pci_dev->device.name))
1701                         return 0;
1702         return rc;
1703 }
1704
1705 static const struct rte_pci_id pci_nix_map[] = {
1706         {
1707                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
1708         },
1709         {
1710                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
1711         },
1712         {
1713                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
1714                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
1715         },
1716         {
1717                 .vendor_id = 0,
1718         },
1719 };
1720
1721 static struct rte_pci_driver pci_nix = {
1722         .id_table = pci_nix_map,
1723         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_IOVA_AS_VA |
1724                         RTE_PCI_DRV_INTR_LSC,
1725         .probe = nix_probe,
1726         .remove = nix_remove,
1727 };
1728
1729 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
1730 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
1731 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");