drivers/net/octeontx2/otx2_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #ifndef __OTX2_ETHDEV_H__
   6 #define __OTX2_ETHDEV_H__
   7
   8 #include <stdint.h>
   9
  10 #include <rte_common.h>
  11 #include <rte_ethdev.h>
  12 #include <rte_kvargs.h>
  13 #include <rte_mbuf.h>
  14 #include <rte_mempool.h>
  15 #include <rte_string_fns.h>
  16
  17 #include "otx2_common.h"
  18 #include "otx2_dev.h"
  19 #include "otx2_irq.h"
  20 #include "otx2_mempool.h"
  21 #include "otx2_rx.h"
  22 #include "otx2_tm.h"
  23 #include "otx2_tx.h"
  24
  25 #define OTX2_ETH_DEV_PMD_VERSION        "1.0"
  26
  27 /* Ethdev HWCAP and Fixup flags. Use from MSB bits to avoid conflict with dev */
  28
  29 /* Minimum CQ size should be 4K */
  30 #define OTX2_FIXUP_F_MIN_4K_Q           BIT_ULL(63)
  31 #define otx2_ethdev_fixup_is_min_4k_q(dev)      \
  32                                 ((dev)->hwcap & OTX2_FIXUP_F_MIN_4K_Q)
  33 /* Limit CQ being full */
  34 #define OTX2_FIXUP_F_LIMIT_CQ_FULL      BIT_ULL(62)
  35 #define otx2_ethdev_fixup_is_limit_cq_full(dev) \
  36                                 ((dev)->hwcap & OTX2_FIXUP_F_LIMIT_CQ_FULL)
  37
  38 /* Used for struct otx2_eth_dev::flags */
  39 #define OTX2_LINK_CFG_IN_PROGRESS_F     BIT_ULL(0)
  40
  41 /* VLAN tag inserted by NIX_TX_VTAG_ACTION.
  42  * In Tx space is always reserved for this in FRS.
  43  */
  44 #define NIX_MAX_VTAG_INS                2
  45 #define NIX_MAX_VTAG_ACT_SIZE           (4 * NIX_MAX_VTAG_INS)
  46
  47 /* ETH_HLEN+ETH_FCS+2*VLAN_HLEN */
  48 #define NIX_L2_OVERHEAD \
  49         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + 8)
  50
  51 /* HW config of frame size doesn't include FCS */
  52 #define NIX_MAX_HW_FRS                  9212
  53 #define NIX_MIN_HW_FRS                  60
  54
  55 /* Since HW FRS includes NPC VTAG insertion space, user has reduced FRS */
  56 #define NIX_MAX_FRS     \
  57         (NIX_MAX_HW_FRS + RTE_ETHER_CRC_LEN - NIX_MAX_VTAG_ACT_SIZE)
  58
  59 #define NIX_MIN_FRS     \
  60         (NIX_MIN_HW_FRS + RTE_ETHER_CRC_LEN)
  61
  62 #define NIX_MAX_MTU     \
  63         (NIX_MAX_FRS - NIX_L2_OVERHEAD)
  64
  65 #define NIX_MAX_SQB                     512
  66 #define NIX_MIN_SQB                     32
  67 #define NIX_SQB_LIST_SPACE              2
  68 #define NIX_RSS_RETA_SIZE_MAX           256
  69 /* Group 0 will be used for RSS, 1 -7 will be used for rte_flow RSS action*/
  70 #define NIX_RSS_GRPS                    8
  71 #define NIX_HASH_KEY_SIZE               48 /* 352 Bits */
  72 #define NIX_RSS_RETA_SIZE               64
  73 #define NIX_RX_MIN_DESC                 16
  74 #define NIX_RX_MIN_DESC_ALIGN           16
  75 #define NIX_RX_NB_SEG_MAX               6
  76 #define NIX_CQ_ENTRY_SZ                 128
  77 #define NIX_CQ_ALIGN                    512
  78 #define NIX_SQB_LOWER_THRESH            90
  79 #define LMT_SLOT_MASK                   0x7f
  80
  81 /* If PTP is enabled additional SEND MEM DESC is required which
  82  * takes 2 words, hence max 7 iova address are possible
  83  */
  84 #if defined(RTE_LIBRTE_IEEE1588)
  85 #define NIX_TX_NB_SEG_MAX               7
  86 #else
  87 #define NIX_TX_NB_SEG_MAX               9
  88 #endif
  89
  90 #define CQ_OP_STAT_OP_ERR       63
  91 #define CQ_OP_STAT_CQ_ERR       46
  92
  93 #define OP_ERR                  BIT_ULL(CQ_OP_STAT_OP_ERR)
  94 #define CQ_ERR                  BIT_ULL(CQ_OP_STAT_CQ_ERR)
  95
  96 #define NIX_RSS_OFFLOAD         (ETH_RSS_PORT | ETH_RSS_IP | ETH_RSS_UDP |\
  97                                  ETH_RSS_TCP | ETH_RSS_SCTP | \
  98                                  ETH_RSS_TUNNEL | ETH_RSS_L2_PAYLOAD)
  99
 100 #define NIX_TX_OFFLOAD_CAPA ( \
 101         DEV_TX_OFFLOAD_MBUF_FAST_FREE   | \
 102         DEV_TX_OFFLOAD_MT_LOCKFREE      | \
 103         DEV_TX_OFFLOAD_VLAN_INSERT      | \
 104         DEV_TX_OFFLOAD_QINQ_INSERT      | \
 105         DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM | \
 106         DEV_TX_OFFLOAD_OUTER_UDP_CKSUM  | \
 107         DEV_TX_OFFLOAD_TCP_CKSUM        | \
 108         DEV_TX_OFFLOAD_UDP_CKSUM        | \
 109         DEV_TX_OFFLOAD_SCTP_CKSUM       | \
 110         DEV_TX_OFFLOAD_MULTI_SEGS       | \
 111         DEV_TX_OFFLOAD_IPV4_CKSUM)
 112
 113 #define NIX_RX_OFFLOAD_CAPA ( \
 114         DEV_RX_OFFLOAD_CHECKSUM         | \
 115         DEV_RX_OFFLOAD_SCTP_CKSUM       | \
 116         DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
 117         DEV_RX_OFFLOAD_SCATTER          | \
 118         DEV_RX_OFFLOAD_JUMBO_FRAME      | \
 119         DEV_RX_OFFLOAD_OUTER_UDP_CKSUM | \
 120         DEV_RX_OFFLOAD_VLAN_STRIP | \
 121         DEV_RX_OFFLOAD_VLAN_FILTER | \
 122         DEV_RX_OFFLOAD_QINQ_STRIP | \
 123         DEV_RX_OFFLOAD_TIMESTAMP)
 124
 125 #define NIX_DEFAULT_RSS_CTX_GROUP  0
 126 #define NIX_DEFAULT_RSS_MCAM_IDX  -1
 127
 128 enum nix_q_size_e {
 129         nix_q_size_16,  /* 16 entries */
 130         nix_q_size_64,  /* 64 entries */
 131         nix_q_size_256,
 132         nix_q_size_1K,
 133         nix_q_size_4K,
 134         nix_q_size_16K,
 135         nix_q_size_64K,
 136         nix_q_size_256K,
 137         nix_q_size_1M,  /* Million entries */
 138         nix_q_size_max
 139 };
 140
 141 struct otx2_qint {
 142         struct rte_eth_dev *eth_dev;
 143         uint8_t qintx;
 144 };
 145
 146 struct otx2_rss_info {
 147         uint64_t nix_rss;
 148         uint32_t flowkey_cfg;
 149         uint16_t rss_size;
 150         uint8_t rss_grps;
 151         uint8_t alg_idx; /* Selected algo index */
 152         uint16_t ind_tbl[NIX_RSS_RETA_SIZE_MAX];
 153         uint8_t key[NIX_HASH_KEY_SIZE];
 154 };
 155
 156 struct otx2_eth_qconf {
 157         union {
 158                 struct rte_eth_txconf tx;
 159                 struct rte_eth_rxconf rx;
 160         } conf;
 161         void *mempool;
 162         uint32_t socket_id;
 163         uint16_t nb_desc;
 164 };
 165
 166 struct otx2_npc_flow_info {
 167         uint16_t channel; /*rx channel */
 168         uint16_t flow_prealloc_size;
 169         uint16_t flow_max_priority;
 170 };
 171
 172 struct otx2_eth_dev {
 173         OTX2_DEV; /* Base class */
 174         MARKER otx2_eth_dev_data_start;
 175         uint16_t sqb_size;
 176         uint16_t rx_chan_base;
 177         uint16_t tx_chan_base;
 178         uint8_t rx_chan_cnt;
 179         uint8_t tx_chan_cnt;
 180         uint8_t lso_tsov4_idx;
 181         uint8_t lso_tsov6_idx;
 182         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 183         uint8_t max_mac_entries;
 184         uint8_t lf_tx_stats;
 185         uint8_t lf_rx_stats;
 186         uint16_t flags;
 187         uint16_t cints;
 188         uint16_t qints;
 189         uint8_t configured;
 190         uint8_t configured_qints;
 191         uint8_t configured_nb_rx_qs;
 192         uint8_t configured_nb_tx_qs;
 193         uint16_t nix_msixoff;
 194         uintptr_t base;
 195         uintptr_t lmt_addr;
 196         uint16_t scalar_ena;
 197         uint16_t max_sqb_count;
 198         uint16_t rx_offload_flags; /* Selected Rx offload flags(NIX_RX_*_F) */
 199         uint64_t rx_offloads;
 200         uint16_t tx_offload_flags; /* Selected Tx offload flags(NIX_TX_*_F) */
 201         uint64_t tx_offloads;
 202         uint64_t rx_offload_capa;
 203         uint64_t tx_offload_capa;
 204         struct otx2_qint qints_mem[RTE_MAX_QUEUES_PER_PORT];
 205         uint16_t txschq[NIX_TXSCH_LVL_CNT];
 206         uint16_t txschq_contig[NIX_TXSCH_LVL_CNT];
 207         uint16_t txschq_index[NIX_TXSCH_LVL_CNT];
 208         uint16_t txschq_contig_index[NIX_TXSCH_LVL_CNT];
 209         /* Dis-contiguous queues */
 210         uint16_t txschq_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 211         /* Contiguous queues */
 212         uint16_t txschq_contig_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 213         uint16_t otx2_tm_root_lvl;
 214         uint16_t tm_flags;
 215         uint16_t tm_leaf_cnt;
 216         struct otx2_nix_tm_node_list node_list;
 217         struct otx2_nix_tm_shaper_profile_list shaper_profile_list;
 218         struct otx2_rss_info rss_info;
 219         uint32_t txmap[RTE_ETHDEV_QUEUE_STAT_CNTRS];
 220         uint32_t rxmap[RTE_ETHDEV_QUEUE_STAT_CNTRS];
 221         struct otx2_npc_flow_info npc_flow;
 222         struct otx2_eth_qconf *tx_qconf;
 223         struct otx2_eth_qconf *rx_qconf;
 224         struct rte_eth_dev *eth_dev;
 225 } __rte_cache_aligned;
 226
 227 struct otx2_eth_txq {
 228         uint64_t cmd[8];
 229         int64_t fc_cache_pkts;
 230         uint64_t *fc_mem;
 231         void *lmt_addr;
 232         rte_iova_t io_addr;
 233         rte_iova_t fc_iova;
 234         uint16_t sqes_per_sqb_log2;
 235         int16_t nb_sqb_bufs_adj;
 236         MARKER slow_path_start;
 237         uint16_t nb_sqb_bufs;
 238         uint16_t sq;
 239         uint64_t offloads;
 240         struct otx2_eth_dev *dev;
 241         struct rte_mempool *sqb_pool;
 242         struct otx2_eth_qconf qconf;
 243 } __rte_cache_aligned;
 244
 245 struct otx2_eth_rxq {
 246         uint64_t mbuf_initializer;
 247         uint64_t data_off;
 248         uintptr_t desc;
 249         void *lookup_mem;
 250         uintptr_t cq_door;
 251         uint64_t wdata;
 252         int64_t *cq_status;
 253         uint32_t head;
 254         uint32_t qmask;
 255         uint32_t available;
 256         uint16_t rq;
 257         struct otx2_timesync_info *tstamp;
 258         MARKER slow_path_start;
 259         uint64_t aura;
 260         uint64_t offloads;
 261         uint32_t qlen;
 262         struct rte_mempool *pool;
 263         enum nix_q_size_e qsize;
 264         struct rte_eth_dev *eth_dev;
 265         struct otx2_eth_qconf qconf;
 266 } __rte_cache_aligned;
 267
 268 static inline struct otx2_eth_dev *
 269 otx2_eth_pmd_priv(struct rte_eth_dev *eth_dev)
 270 {
 271         return eth_dev->data->dev_private;
 272 }
 273
 274 /* Ops */
 275 void otx2_nix_info_get(struct rte_eth_dev *eth_dev,
 276                        struct rte_eth_dev_info *dev_info);
 277 int otx2_nix_pool_ops_supported(struct rte_eth_dev *eth_dev, const char *pool);
 278 void otx2_nix_rxq_info_get(struct rte_eth_dev *eth_dev, uint16_t queue_id,
 279                            struct rte_eth_rxq_info *qinfo);
 280 void otx2_nix_txq_info_get(struct rte_eth_dev *eth_dev, uint16_t queue_id,
 281                            struct rte_eth_txq_info *qinfo);
 282
 283 void otx2_nix_promisc_config(struct rte_eth_dev *eth_dev, int en);
 284 void otx2_nix_promisc_enable(struct rte_eth_dev *eth_dev);
 285 void otx2_nix_promisc_disable(struct rte_eth_dev *eth_dev);
 286 void otx2_nix_allmulticast_enable(struct rte_eth_dev *eth_dev);
 287 void otx2_nix_allmulticast_disable(struct rte_eth_dev *eth_dev);
 288 int otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx);
 289 int otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx);
 290 uint64_t otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id);
 291
 292 /* Link */
 293 void otx2_nix_toggle_flag_link_cfg(struct otx2_eth_dev *dev, bool set);
 294 int otx2_nix_link_update(struct rte_eth_dev *eth_dev, int wait_to_complete);
 295 void otx2_eth_dev_link_status_update(struct otx2_dev *dev,
 296                                      struct cgx_link_user_info *link);
 297
 298 /* IRQ */
 299 int otx2_nix_register_irqs(struct rte_eth_dev *eth_dev);
 300 int oxt2_nix_register_queue_irqs(struct rte_eth_dev *eth_dev);
 301 void otx2_nix_unregister_irqs(struct rte_eth_dev *eth_dev);
 302 void oxt2_nix_unregister_queue_irqs(struct rte_eth_dev *eth_dev);
 303
 304 /* Debug */
 305 int otx2_nix_reg_dump(struct otx2_eth_dev *dev, uint64_t *data);
 306 int otx2_nix_dev_get_reg(struct rte_eth_dev *eth_dev,
 307                          struct rte_dev_reg_info *regs);
 308 int otx2_nix_queues_ctx_dump(struct rte_eth_dev *eth_dev);
 309 void otx2_nix_cqe_dump(const struct nix_cqe_hdr_s *cq);
 310
 311 /* Stats */
 312 int otx2_nix_dev_stats_get(struct rte_eth_dev *eth_dev,
 313                            struct rte_eth_stats *stats);
 314 void otx2_nix_dev_stats_reset(struct rte_eth_dev *eth_dev);
 315
 316 int otx2_nix_queue_stats_mapping(struct rte_eth_dev *dev,
 317                                  uint16_t queue_id, uint8_t stat_idx,
 318                                  uint8_t is_rx);
 319 int otx2_nix_xstats_get(struct rte_eth_dev *eth_dev,
 320                         struct rte_eth_xstat *xstats, unsigned int n);
 321 int otx2_nix_xstats_get_names(struct rte_eth_dev *eth_dev,
 322                               struct rte_eth_xstat_name *xstats_names,
 323                               unsigned int limit);
 324 void otx2_nix_xstats_reset(struct rte_eth_dev *eth_dev);
 325
 326 int otx2_nix_xstats_get_by_id(struct rte_eth_dev *eth_dev,
 327                               const uint64_t *ids,
 328                               uint64_t *values, unsigned int n);
 329 int otx2_nix_xstats_get_names_by_id(struct rte_eth_dev *eth_dev,
 330                                     struct rte_eth_xstat_name *xstats_names,
 331                                     const uint64_t *ids, unsigned int limit);
 332
 333 /* RSS */
 334 void otx2_nix_rss_set_key(struct otx2_eth_dev *dev,
 335                           uint8_t *key, uint32_t key_len);
 336 uint32_t otx2_rss_ethdev_to_nix(struct otx2_eth_dev *dev,
 337                                 uint64_t ethdev_rss, uint8_t rss_level);
 338 int otx2_rss_set_hf(struct otx2_eth_dev *dev,
 339                     uint32_t flowkey_cfg, uint8_t *alg_idx,
 340                     uint8_t group, int mcam_index);
 341 int otx2_nix_rss_tbl_init(struct otx2_eth_dev *dev, uint8_t group,
 342                           uint16_t *ind_tbl);
 343 int otx2_nix_rss_config(struct rte_eth_dev *eth_dev);
 344
 345 int otx2_nix_dev_reta_update(struct rte_eth_dev *eth_dev,
 346                              struct rte_eth_rss_reta_entry64 *reta_conf,
 347                              uint16_t reta_size);
 348 int otx2_nix_dev_reta_query(struct rte_eth_dev *eth_dev,
 349                             struct rte_eth_rss_reta_entry64 *reta_conf,
 350                             uint16_t reta_size);
 351 int otx2_nix_rss_hash_update(struct rte_eth_dev *eth_dev,
 352                              struct rte_eth_rss_conf *rss_conf);
 353
 354 int otx2_nix_rss_hash_conf_get(struct rte_eth_dev *eth_dev,
 355                                struct rte_eth_rss_conf *rss_conf);
 356
 357 /* CGX */
 358 int otx2_cgx_rxtx_start(struct otx2_eth_dev *dev);
 359 int otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev);
 360 int otx2_cgx_mac_addr_set(struct rte_eth_dev *eth_dev,
 361                           struct rte_ether_addr *addr);
 362
 363 /* Lookup configuration */
 364 void *otx2_nix_fastpath_lookup_mem_get(void);
 365
 366 /* PTYPES */
 367 const uint32_t *otx2_nix_supported_ptypes_get(struct rte_eth_dev *dev);
 368
 369 /* Mac address handling */
 370 int otx2_nix_mac_addr_set(struct rte_eth_dev *eth_dev,
 371                           struct rte_ether_addr *addr);
 372 int otx2_nix_mac_addr_get(struct rte_eth_dev *eth_dev, uint8_t *addr);
 373 int otx2_nix_mac_addr_add(struct rte_eth_dev *eth_dev,
 374                           struct rte_ether_addr *addr,
 375                           uint32_t index, uint32_t pool);
 376 void otx2_nix_mac_addr_del(struct rte_eth_dev *eth_dev, uint32_t index);
 377 int otx2_cgx_mac_max_entries_get(struct otx2_eth_dev *dev);
 378
 379 /* Devargs */
 380 int otx2_ethdev_parse_devargs(struct rte_devargs *devargs,
 381                               struct otx2_eth_dev *dev);
 382
 383 /* Rx and Tx routines */
 384 void otx2_nix_form_default_desc(struct otx2_eth_txq *txq);
 385
 386 #endif /* __OTX2_ETHDEV_H__ */