drivers/net/octeontx2/otx2_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #ifndef __OTX2_ETHDEV_H__
   6 #define __OTX2_ETHDEV_H__
   7
   8 #include <stdint.h>
   9
  10 #include <rte_common.h>
  11 #include <rte_ethdev.h>
  12 #include <rte_kvargs.h>
  13
  14 #include "otx2_common.h"
  15 #include "otx2_dev.h"
  16 #include "otx2_irq.h"
  17 #include "otx2_mempool.h"
  18 #include "otx2_rx.h"
  19
  20 #define OTX2_ETH_DEV_PMD_VERSION        "1.0"
  21
  22 /* Ethdev HWCAP and Fixup flags. Use from MSB bits to avoid conflict with dev */
  23
  24 /* Minimum CQ size should be 4K */
  25 #define OTX2_FIXUP_F_MIN_4K_Q           BIT_ULL(63)
  26 #define otx2_ethdev_fixup_is_min_4k_q(dev)      \
  27                                 ((dev)->hwcap & OTX2_FIXUP_F_MIN_4K_Q)
  28 /* Limit CQ being full */
  29 #define OTX2_FIXUP_F_LIMIT_CQ_FULL      BIT_ULL(62)
  30 #define otx2_ethdev_fixup_is_limit_cq_full(dev) \
  31                                 ((dev)->hwcap & OTX2_FIXUP_F_LIMIT_CQ_FULL)
  32
  33 /* Used for struct otx2_eth_dev::flags */
  34 #define OTX2_LINK_CFG_IN_PROGRESS_F     BIT_ULL(0)
  35
  36 /* VLAN tag inserted by NIX_TX_VTAG_ACTION.
  37  * In Tx space is always reserved for this in FRS.
  38  */
  39 #define NIX_MAX_VTAG_INS                2
  40 #define NIX_MAX_VTAG_ACT_SIZE           (4 * NIX_MAX_VTAG_INS)
  41
  42 /* ETH_HLEN+ETH_FCS+2*VLAN_HLEN */
  43 #define NIX_L2_OVERHEAD \
  44         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + 8)
  45
  46 /* HW config of frame size doesn't include FCS */
  47 #define NIX_MAX_HW_FRS                  9212
  48 #define NIX_MIN_HW_FRS                  60
  49
  50 /* Since HW FRS includes NPC VTAG insertion space, user has reduced FRS */
  51 #define NIX_MAX_FRS     \
  52         (NIX_MAX_HW_FRS + RTE_ETHER_CRC_LEN - NIX_MAX_VTAG_ACT_SIZE)
  53
  54 #define NIX_MIN_FRS     \
  55         (NIX_MIN_HW_FRS + RTE_ETHER_CRC_LEN)
  56
  57 #define NIX_MAX_MTU     \
  58         (NIX_MAX_FRS - NIX_L2_OVERHEAD)
  59
  60 #define NIX_MAX_SQB                     512
  61 #define NIX_MIN_SQB                     32
  62 /* Group 0 will be used for RSS, 1 -7 will be used for rte_flow RSS action*/
  63 #define NIX_RSS_GRPS                    8
  64 #define NIX_HASH_KEY_SIZE               48 /* 352 Bits */
  65 #define NIX_RSS_RETA_SIZE               64
  66 #define NIX_RX_MIN_DESC                 16
  67 #define NIX_RX_MIN_DESC_ALIGN           16
  68 #define NIX_RX_NB_SEG_MAX               6
  69 #define NIX_CQ_ENTRY_SZ                 128
  70
  71 /* If PTP is enabled additional SEND MEM DESC is required which
  72  * takes 2 words, hence max 7 iova address are possible
  73  */
  74 #if defined(RTE_LIBRTE_IEEE1588)
  75 #define NIX_TX_NB_SEG_MAX               7
  76 #else
  77 #define NIX_TX_NB_SEG_MAX               9
  78 #endif
  79
  80 #define CQ_OP_STAT_OP_ERR       63
  81 #define CQ_OP_STAT_CQ_ERR       46
  82
  83 #define OP_ERR                  BIT_ULL(CQ_OP_STAT_OP_ERR)
  84 #define CQ_ERR                  BIT_ULL(CQ_OP_STAT_CQ_ERR)
  85
  86 #define NIX_RSS_OFFLOAD         (ETH_RSS_PORT | ETH_RSS_IP | ETH_RSS_UDP |\
  87                                  ETH_RSS_TCP | ETH_RSS_SCTP | \
  88                                  ETH_RSS_TUNNEL | ETH_RSS_L2_PAYLOAD)
  89
  90 #define NIX_TX_OFFLOAD_CAPA ( \
  91         DEV_TX_OFFLOAD_MBUF_FAST_FREE   | \
  92         DEV_TX_OFFLOAD_MT_LOCKFREE      | \
  93         DEV_TX_OFFLOAD_VLAN_INSERT      | \
  94         DEV_TX_OFFLOAD_QINQ_INSERT      | \
  95         DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM | \
  96         DEV_TX_OFFLOAD_OUTER_UDP_CKSUM  | \
  97         DEV_TX_OFFLOAD_TCP_CKSUM        | \
  98         DEV_TX_OFFLOAD_UDP_CKSUM        | \
  99         DEV_TX_OFFLOAD_SCTP_CKSUM       | \
 100         DEV_TX_OFFLOAD_MULTI_SEGS       | \
 101         DEV_TX_OFFLOAD_IPV4_CKSUM)
 102
 103 #define NIX_RX_OFFLOAD_CAPA ( \
 104         DEV_RX_OFFLOAD_CHECKSUM         | \
 105         DEV_RX_OFFLOAD_SCTP_CKSUM       | \
 106         DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
 107         DEV_RX_OFFLOAD_SCATTER          | \
 108         DEV_RX_OFFLOAD_JUMBO_FRAME      | \
 109         DEV_RX_OFFLOAD_OUTER_UDP_CKSUM | \
 110         DEV_RX_OFFLOAD_VLAN_STRIP | \
 111         DEV_RX_OFFLOAD_VLAN_FILTER | \
 112         DEV_RX_OFFLOAD_QINQ_STRIP | \
 113         DEV_RX_OFFLOAD_TIMESTAMP)
 114
 115 struct otx2_qint {
 116         struct rte_eth_dev *eth_dev;
 117         uint8_t qintx;
 118 };
 119
 120 struct otx2_rss_info {
 121         uint16_t rss_size;
 122         uint8_t rss_grps;
 123 };
 124
 125 struct otx2_npc_flow_info {
 126         uint16_t channel; /*rx channel */
 127         uint16_t flow_prealloc_size;
 128         uint16_t flow_max_priority;
 129 };
 130
 131 struct otx2_eth_dev {
 132         OTX2_DEV; /* Base class */
 133         MARKER otx2_eth_dev_data_start;
 134         uint16_t sqb_size;
 135         uint16_t rx_chan_base;
 136         uint16_t tx_chan_base;
 137         uint8_t rx_chan_cnt;
 138         uint8_t tx_chan_cnt;
 139         uint8_t lso_tsov4_idx;
 140         uint8_t lso_tsov6_idx;
 141         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 142         uint8_t max_mac_entries;
 143         uint8_t lf_tx_stats;
 144         uint8_t lf_rx_stats;
 145         uint16_t flags;
 146         uint16_t cints;
 147         uint16_t qints;
 148         uint8_t configured;
 149         uint8_t configured_qints;
 150         uint8_t configured_nb_rx_qs;
 151         uint8_t configured_nb_tx_qs;
 152         uint16_t nix_msixoff;
 153         uintptr_t base;
 154         uintptr_t lmt_addr;
 155         uint16_t scalar_ena;
 156         uint16_t max_sqb_count;
 157         uint16_t rx_offload_flags; /* Selected Rx offload flags(NIX_RX_*_F) */
 158         uint64_t rx_offloads;
 159         uint16_t tx_offload_flags; /* Selected Tx offload flags(NIX_TX_*_F) */
 160         uint64_t tx_offloads;
 161         uint64_t rx_offload_capa;
 162         uint64_t tx_offload_capa;
 163         struct otx2_qint qints_mem[RTE_MAX_QUEUES_PER_PORT];
 164         struct otx2_rss_info rss_info;
 165         uint32_t txmap[RTE_ETHDEV_QUEUE_STAT_CNTRS];
 166         uint32_t rxmap[RTE_ETHDEV_QUEUE_STAT_CNTRS];
 167         struct otx2_npc_flow_info npc_flow;
 168         struct rte_eth_dev *eth_dev;
 169 } __rte_cache_aligned;
 170
 171 static inline struct otx2_eth_dev *
 172 otx2_eth_pmd_priv(struct rte_eth_dev *eth_dev)
 173 {
 174         return eth_dev->data->dev_private;
 175 }
 176
 177 /* Ops */
 178 void otx2_nix_info_get(struct rte_eth_dev *eth_dev,
 179                        struct rte_eth_dev_info *dev_info);
 180
 181 void otx2_nix_promisc_config(struct rte_eth_dev *eth_dev, int en);
 182 void otx2_nix_promisc_enable(struct rte_eth_dev *eth_dev);
 183 void otx2_nix_promisc_disable(struct rte_eth_dev *eth_dev);
 184 void otx2_nix_allmulticast_enable(struct rte_eth_dev *eth_dev);
 185 void otx2_nix_allmulticast_disable(struct rte_eth_dev *eth_dev);
 186
 187 /* Link */
 188 void otx2_nix_toggle_flag_link_cfg(struct otx2_eth_dev *dev, bool set);
 189 int otx2_nix_link_update(struct rte_eth_dev *eth_dev, int wait_to_complete);
 190 void otx2_eth_dev_link_status_update(struct otx2_dev *dev,
 191                                      struct cgx_link_user_info *link);
 192
 193 /* IRQ */
 194 int otx2_nix_register_irqs(struct rte_eth_dev *eth_dev);
 195 int oxt2_nix_register_queue_irqs(struct rte_eth_dev *eth_dev);
 196 void otx2_nix_unregister_irqs(struct rte_eth_dev *eth_dev);
 197 void oxt2_nix_unregister_queue_irqs(struct rte_eth_dev *eth_dev);
 198
 199 /* Debug */
 200 int otx2_nix_reg_dump(struct otx2_eth_dev *dev, uint64_t *data);
 201 int otx2_nix_dev_get_reg(struct rte_eth_dev *eth_dev,
 202                          struct rte_dev_reg_info *regs);
 203 int otx2_nix_queues_ctx_dump(struct rte_eth_dev *eth_dev);
 204 void otx2_nix_cqe_dump(const struct nix_cqe_hdr_s *cq);
 205
 206 /* Stats */
 207 int otx2_nix_dev_stats_get(struct rte_eth_dev *eth_dev,
 208                            struct rte_eth_stats *stats);
 209 void otx2_nix_dev_stats_reset(struct rte_eth_dev *eth_dev);
 210
 211 int otx2_nix_queue_stats_mapping(struct rte_eth_dev *dev,
 212                                  uint16_t queue_id, uint8_t stat_idx,
 213                                  uint8_t is_rx);
 214 int otx2_nix_xstats_get(struct rte_eth_dev *eth_dev,
 215                         struct rte_eth_xstat *xstats, unsigned int n);
 216 int otx2_nix_xstats_get_names(struct rte_eth_dev *eth_dev,
 217                               struct rte_eth_xstat_name *xstats_names,
 218                               unsigned int limit);
 219 void otx2_nix_xstats_reset(struct rte_eth_dev *eth_dev);
 220
 221 int otx2_nix_xstats_get_by_id(struct rte_eth_dev *eth_dev,
 222                               const uint64_t *ids,
 223                               uint64_t *values, unsigned int n);
 224 int otx2_nix_xstats_get_names_by_id(struct rte_eth_dev *eth_dev,
 225                                     struct rte_eth_xstat_name *xstats_names,
 226                                     const uint64_t *ids, unsigned int limit);
 227
 228 /* CGX */
 229 int otx2_cgx_rxtx_start(struct otx2_eth_dev *dev);
 230 int otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev);
 231 int otx2_cgx_mac_addr_set(struct rte_eth_dev *eth_dev,
 232                           struct rte_ether_addr *addr);
 233
 234 /* Mac address handling */
 235 int otx2_nix_mac_addr_set(struct rte_eth_dev *eth_dev,
 236                           struct rte_ether_addr *addr);
 237 int otx2_nix_mac_addr_get(struct rte_eth_dev *eth_dev, uint8_t *addr);
 238 int otx2_nix_mac_addr_add(struct rte_eth_dev *eth_dev,
 239                           struct rte_ether_addr *addr,
 240                           uint32_t index, uint32_t pool);
 241 void otx2_nix_mac_addr_del(struct rte_eth_dev *eth_dev, uint32_t index);
 242 int otx2_cgx_mac_max_entries_get(struct otx2_eth_dev *dev);
 243
 244 /* Devargs */
 245 int otx2_ethdev_parse_devargs(struct rte_devargs *devargs,
 246                               struct otx2_eth_dev *dev);
 247
 248 #endif /* __OTX2_ETHDEV_H__ */