b20f399a15641c4abfec2325d29cc2dfd4511054
[dpdk.git] / drivers / net / octeontx2 / otx2_ethdev.h
1 /* SPDX-License-Identifier: BSD-3-Clause
2  * Copyright(C) 2019 Marvell International Ltd.
3  */
4
5 #ifndef __OTX2_ETHDEV_H__
6 #define __OTX2_ETHDEV_H__
7
8 #include <math.h>
9 #include <stdint.h>
10
11 #include <rte_common.h>
12 #include <rte_ethdev.h>
13 #include <rte_kvargs.h>
14 #include <rte_mbuf.h>
15 #include <rte_mempool.h>
16 #include <rte_string_fns.h>
17 #include <rte_time.h>
18
19 #include "otx2_common.h"
20 #include "otx2_dev.h"
21 #include "otx2_flow.h"
22 #include "otx2_irq.h"
23 #include "otx2_mempool.h"
24 #include "otx2_rx.h"
25 #include "otx2_tm.h"
26 #include "otx2_tx.h"
27
28 #define OTX2_ETH_DEV_PMD_VERSION        "1.0"
29
30 /* Ethdev HWCAP and Fixup flags. Use from MSB bits to avoid conflict with dev */
31
32 /* Minimum CQ size should be 4K */
33 #define OTX2_FIXUP_F_MIN_4K_Q           BIT_ULL(63)
34 #define otx2_ethdev_fixup_is_min_4k_q(dev)      \
35                                 ((dev)->hwcap & OTX2_FIXUP_F_MIN_4K_Q)
36 /* Limit CQ being full */
37 #define OTX2_FIXUP_F_LIMIT_CQ_FULL      BIT_ULL(62)
38 #define otx2_ethdev_fixup_is_limit_cq_full(dev) \
39                                 ((dev)->hwcap & OTX2_FIXUP_F_LIMIT_CQ_FULL)
40
41 /* Used for struct otx2_eth_dev::flags */
42 #define OTX2_LINK_CFG_IN_PROGRESS_F     BIT_ULL(0)
43
44 /* VLAN tag inserted by NIX_TX_VTAG_ACTION.
45  * In Tx space is always reserved for this in FRS.
46  */
47 #define NIX_MAX_VTAG_INS                2
48 #define NIX_MAX_VTAG_ACT_SIZE           (4 * NIX_MAX_VTAG_INS)
49
50 /* ETH_HLEN+ETH_FCS+2*VLAN_HLEN */
51 #define NIX_L2_OVERHEAD \
52         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + 8)
53
54 /* HW config of frame size doesn't include FCS */
55 #define NIX_MAX_HW_FRS                  9212
56 #define NIX_MIN_HW_FRS                  60
57
58 /* Since HW FRS includes NPC VTAG insertion space, user has reduced FRS */
59 #define NIX_MAX_FRS     \
60         (NIX_MAX_HW_FRS + RTE_ETHER_CRC_LEN - NIX_MAX_VTAG_ACT_SIZE)
61
62 #define NIX_MIN_FRS     \
63         (NIX_MIN_HW_FRS + RTE_ETHER_CRC_LEN)
64
65 #define NIX_MAX_MTU     \
66         (NIX_MAX_FRS - NIX_L2_OVERHEAD)
67
68 #define NIX_MAX_SQB                     512
69 #define NIX_DEF_SQB                     16
70 #define NIX_MIN_SQB                     8
71 #define NIX_SQB_LIST_SPACE              2
72 #define NIX_RSS_RETA_SIZE_MAX           256
73 /* Group 0 will be used for RSS, 1 -7 will be used for rte_flow RSS action*/
74 #define NIX_RSS_GRPS                    8
75 #define NIX_HASH_KEY_SIZE               48 /* 352 Bits */
76 #define NIX_RSS_RETA_SIZE               64
77 #define NIX_RX_MIN_DESC                 16
78 #define NIX_RX_MIN_DESC_ALIGN           16
79 #define NIX_RX_NB_SEG_MAX               6
80 #define NIX_CQ_ENTRY_SZ                 128
81 #define NIX_CQ_ALIGN                    512
82 #define NIX_SQB_LOWER_THRESH            70
83 #define LMT_SLOT_MASK                   0x7f
84 #define NIX_RX_DEFAULT_RING_SZ          4096
85
86 /* If PTP is enabled additional SEND MEM DESC is required which
87  * takes 2 words, hence max 7 iova address are possible
88  */
89 #if defined(RTE_LIBRTE_IEEE1588)
90 #define NIX_TX_NB_SEG_MAX               7
91 #else
92 #define NIX_TX_NB_SEG_MAX               9
93 #endif
94
95 #define NIX_TX_MSEG_SG_DWORDS                           \
96         ((RTE_ALIGN_MUL_CEIL(NIX_TX_NB_SEG_MAX, 3) / 3) \
97          + NIX_TX_NB_SEG_MAX)
98
99 /* Apply BP/DROP when CQ is 95% full */
100 #define NIX_CQ_THRESH_LEVEL     (5 * 256 / 100)
101 #define NIX_CQ_FULL_ERRATA_SKID (1024ull * 256)
102
103 #define CQ_OP_STAT_OP_ERR       63
104 #define CQ_OP_STAT_CQ_ERR       46
105
106 #define OP_ERR                  BIT_ULL(CQ_OP_STAT_OP_ERR)
107 #define CQ_ERR                  BIT_ULL(CQ_OP_STAT_CQ_ERR)
108
109 #define CQ_CQE_THRESH_DEFAULT   0x1ULL /* IRQ triggered when
110                                         * NIX_LF_CINTX_CNT[QCOUNT]
111                                         * crosses this value
112                                         */
113 #define CQ_TIMER_THRESH_DEFAULT 0xAULL /* ~1usec i.e (0xA * 100nsec) */
114 #define CQ_TIMER_THRESH_MAX     255
115
116 #define NIX_RSS_L3_L4_SRC_DST  (ETH_RSS_L3_SRC_ONLY | ETH_RSS_L3_DST_ONLY \
117                                 | ETH_RSS_L4_SRC_ONLY | ETH_RSS_L4_DST_ONLY)
118
119 #define NIX_RSS_OFFLOAD         (ETH_RSS_PORT | ETH_RSS_IP | ETH_RSS_UDP |\
120                                  ETH_RSS_TCP | ETH_RSS_SCTP | \
121                                  ETH_RSS_TUNNEL | ETH_RSS_L2_PAYLOAD | \
122                                  NIX_RSS_L3_L4_SRC_DST | ETH_RSS_LEVEL_MASK | \
123                                  ETH_RSS_C_VLAN)
124
125 #define NIX_TX_OFFLOAD_CAPA ( \
126         DEV_TX_OFFLOAD_MBUF_FAST_FREE   | \
127         DEV_TX_OFFLOAD_MT_LOCKFREE      | \
128         DEV_TX_OFFLOAD_VLAN_INSERT      | \
129         DEV_TX_OFFLOAD_QINQ_INSERT      | \
130         DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM | \
131         DEV_TX_OFFLOAD_OUTER_UDP_CKSUM  | \
132         DEV_TX_OFFLOAD_TCP_CKSUM        | \
133         DEV_TX_OFFLOAD_UDP_CKSUM        | \
134         DEV_TX_OFFLOAD_SCTP_CKSUM       | \
135         DEV_TX_OFFLOAD_TCP_TSO          | \
136         DEV_TX_OFFLOAD_VXLAN_TNL_TSO    | \
137         DEV_TX_OFFLOAD_GENEVE_TNL_TSO   | \
138         DEV_TX_OFFLOAD_GRE_TNL_TSO      | \
139         DEV_TX_OFFLOAD_MULTI_SEGS       | \
140         DEV_TX_OFFLOAD_IPV4_CKSUM)
141
142 #define NIX_RX_OFFLOAD_CAPA ( \
143         DEV_RX_OFFLOAD_CHECKSUM         | \
144         DEV_RX_OFFLOAD_SCTP_CKSUM       | \
145         DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
146         DEV_RX_OFFLOAD_SCATTER          | \
147         DEV_RX_OFFLOAD_JUMBO_FRAME      | \
148         DEV_RX_OFFLOAD_OUTER_UDP_CKSUM  | \
149         DEV_RX_OFFLOAD_VLAN_STRIP       | \
150         DEV_RX_OFFLOAD_VLAN_FILTER      | \
151         DEV_RX_OFFLOAD_QINQ_STRIP       | \
152         DEV_RX_OFFLOAD_TIMESTAMP        | \
153         DEV_RX_OFFLOAD_RSS_HASH)
154
155 #define NIX_DEFAULT_RSS_CTX_GROUP  0
156 #define NIX_DEFAULT_RSS_MCAM_IDX  -1
157
158 #define otx2_ethdev_is_ptp_en(dev)      ((dev)->ptp_en)
159
160 #define NIX_TIMESYNC_TX_CMD_LEN         8
161 /* Additional timesync values. */
162 #define OTX2_CYCLECOUNTER_MASK   0xffffffffffffffffULL
163
164 enum nix_q_size_e {
165         nix_q_size_16,  /* 16 entries */
166         nix_q_size_64,  /* 64 entries */
167         nix_q_size_256,
168         nix_q_size_1K,
169         nix_q_size_4K,
170         nix_q_size_16K,
171         nix_q_size_64K,
172         nix_q_size_256K,
173         nix_q_size_1M,  /* Million entries */
174         nix_q_size_max
175 };
176
177 struct otx2_qint {
178         struct rte_eth_dev *eth_dev;
179         uint8_t qintx;
180 };
181
182 struct otx2_rss_info {
183         uint64_t nix_rss;
184         uint32_t flowkey_cfg;
185         uint16_t rss_size;
186         uint8_t rss_grps;
187         uint8_t alg_idx; /* Selected algo index */
188         uint16_t ind_tbl[NIX_RSS_RETA_SIZE_MAX];
189         uint8_t key[NIX_HASH_KEY_SIZE];
190 };
191
192 struct otx2_eth_qconf {
193         union {
194                 struct rte_eth_txconf tx;
195                 struct rte_eth_rxconf rx;
196         } conf;
197         void *mempool;
198         uint32_t socket_id;
199         uint16_t nb_desc;
200         uint8_t valid;
201 };
202
203 struct otx2_fc_info {
204         enum rte_eth_fc_mode mode;  /**< Link flow control mode */
205         uint8_t rx_pause;
206         uint8_t tx_pause;
207         uint8_t chan_cnt;
208         uint16_t bpid[NIX_MAX_CHAN];
209 };
210
211 struct vlan_mkex_info {
212         struct npc_xtract_info la_xtract;
213         struct npc_xtract_info lb_xtract;
214         uint64_t lb_lt_offset;
215 };
216
217 struct mcast_entry {
218         struct rte_ether_addr mcast_mac;
219         uint16_t mcam_index;
220         TAILQ_ENTRY(mcast_entry) next;
221 };
222
223 TAILQ_HEAD(otx2_nix_mc_filter_tbl, mcast_entry);
224
225 struct vlan_entry {
226         uint32_t mcam_idx;
227         uint16_t vlan_id;
228         TAILQ_ENTRY(vlan_entry) next;
229 };
230
231 TAILQ_HEAD(otx2_vlan_filter_tbl, vlan_entry);
232
233 struct otx2_vlan_info {
234         struct otx2_vlan_filter_tbl fltr_tbl;
235         /* MKEX layer info */
236         struct mcam_entry def_tx_mcam_ent;
237         struct mcam_entry def_rx_mcam_ent;
238         struct vlan_mkex_info mkex;
239         /* Default mcam entry that matches vlan packets */
240         uint32_t def_rx_mcam_idx;
241         uint32_t def_tx_mcam_idx;
242         /* MCAM entry that matches double vlan packets */
243         uint32_t qinq_mcam_idx;
244         /* Indices of tx_vtag def registers */
245         uint32_t outer_vlan_idx;
246         uint32_t inner_vlan_idx;
247         uint16_t outer_vlan_tpid;
248         uint16_t inner_vlan_tpid;
249         uint16_t pvid;
250         /* QinQ entry allocated before default one */
251         uint8_t qinq_before_def;
252         uint8_t pvid_insert_on;
253         /* Rx vtag action type */
254         uint8_t vtag_type_idx;
255         uint8_t filter_on;
256         uint8_t strip_on;
257         uint8_t qinq_on;
258         uint8_t promisc_on;
259 };
260
261 struct otx2_eth_dev {
262         OTX2_DEV; /* Base class */
263         RTE_MARKER otx2_eth_dev_data_start;
264         uint16_t sqb_size;
265         uint16_t rx_chan_base;
266         uint16_t tx_chan_base;
267         uint8_t rx_chan_cnt;
268         uint8_t tx_chan_cnt;
269         uint8_t lso_tsov4_idx;
270         uint8_t lso_tsov6_idx;
271         uint8_t lso_base_idx;
272         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
273         uint8_t mkex_pfl_name[MKEX_NAME_LEN];
274         uint8_t max_mac_entries;
275         bool dmac_filter_enable;
276         uint8_t lf_tx_stats;
277         uint8_t lf_rx_stats;
278         uint8_t lock_rx_ctx;
279         uint8_t lock_tx_ctx;
280         uint16_t flags;
281         uint16_t cints;
282         uint16_t qints;
283         uint8_t configured;
284         uint8_t configured_qints;
285         uint8_t configured_cints;
286         uint8_t configured_nb_rx_qs;
287         uint8_t configured_nb_tx_qs;
288         uint8_t ptype_disable;
289         uint16_t nix_msixoff;
290         uintptr_t base;
291         uintptr_t lmt_addr;
292         uint16_t scalar_ena;
293         uint16_t rss_tag_as_xor;
294         uint16_t max_sqb_count;
295         uint16_t rx_offload_flags; /* Selected Rx offload flags(NIX_RX_*_F) */
296         uint64_t rx_offloads;
297         uint16_t tx_offload_flags; /* Selected Tx offload flags(NIX_TX_*_F) */
298         uint64_t tx_offloads;
299         uint64_t rx_offload_capa;
300         uint64_t tx_offload_capa;
301         struct otx2_qint qints_mem[RTE_MAX_QUEUES_PER_PORT];
302         struct otx2_qint cints_mem[RTE_MAX_QUEUES_PER_PORT];
303         uint16_t txschq[NIX_TXSCH_LVL_CNT];
304         uint16_t txschq_contig[NIX_TXSCH_LVL_CNT];
305         uint16_t txschq_index[NIX_TXSCH_LVL_CNT];
306         uint16_t txschq_contig_index[NIX_TXSCH_LVL_CNT];
307         /* Dis-contiguous queues */
308         uint16_t txschq_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
309         /* Contiguous queues */
310         uint16_t txschq_contig_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
311         uint16_t otx2_tm_root_lvl;
312         uint16_t link_cfg_lvl;
313         uint16_t tm_flags;
314         uint16_t tm_leaf_cnt;
315         uint64_t tm_rate_min;
316         struct otx2_nix_tm_node_list node_list;
317         struct otx2_nix_tm_shaper_profile_list shaper_profile_list;
318         struct otx2_rss_info rss_info;
319         struct otx2_fc_info fc_info;
320         uint32_t txmap[RTE_ETHDEV_QUEUE_STAT_CNTRS];
321         uint32_t rxmap[RTE_ETHDEV_QUEUE_STAT_CNTRS];
322         struct otx2_npc_flow_info npc_flow;
323         struct otx2_vlan_info vlan_info;
324         struct otx2_eth_qconf *tx_qconf;
325         struct otx2_eth_qconf *rx_qconf;
326         struct rte_eth_dev *eth_dev;
327         eth_rx_burst_t rx_pkt_burst_no_offload;
328         /* PTP counters */
329         bool ptp_en;
330         struct otx2_timesync_info tstamp;
331         struct rte_timecounter  systime_tc;
332         struct rte_timecounter  rx_tstamp_tc;
333         struct rte_timecounter  tx_tstamp_tc;
334         double clk_freq_mult;
335         uint64_t clk_delta;
336         bool mc_tbl_set;
337         struct otx2_nix_mc_filter_tbl mc_fltr_tbl;
338         bool sdp_link; /* SDP flag */
339         /* Inline IPsec params */
340         uint16_t ipsec_in_max_spi;
341         uint8_t duplex;
342         uint32_t speed;
343 } __rte_cache_aligned;
344
345 struct otx2_eth_txq {
346         uint64_t cmd[8];
347         int64_t fc_cache_pkts;
348         uint64_t *fc_mem;
349         void *lmt_addr;
350         rte_iova_t io_addr;
351         rte_iova_t fc_iova;
352         uint16_t sqes_per_sqb_log2;
353         int16_t nb_sqb_bufs_adj;
354         RTE_MARKER slow_path_start;
355         uint16_t nb_sqb_bufs;
356         uint16_t sq;
357         uint64_t offloads;
358         struct otx2_eth_dev *dev;
359         struct rte_mempool *sqb_pool;
360         struct otx2_eth_qconf qconf;
361 } __rte_cache_aligned;
362
363 struct otx2_eth_rxq {
364         uint64_t mbuf_initializer;
365         uint64_t data_off;
366         uintptr_t desc;
367         void *lookup_mem;
368         uintptr_t cq_door;
369         uint64_t wdata;
370         int64_t *cq_status;
371         uint32_t head;
372         uint32_t qmask;
373         uint32_t available;
374         uint16_t rq;
375         struct otx2_timesync_info *tstamp;
376         RTE_MARKER slow_path_start;
377         uint64_t aura;
378         uint64_t offloads;
379         uint32_t qlen;
380         struct rte_mempool *pool;
381         enum nix_q_size_e qsize;
382         struct rte_eth_dev *eth_dev;
383         struct otx2_eth_qconf qconf;
384         uint16_t cq_drop;
385 } __rte_cache_aligned;
386
387 static inline struct otx2_eth_dev *
388 otx2_eth_pmd_priv(struct rte_eth_dev *eth_dev)
389 {
390         return eth_dev->data->dev_private;
391 }
392
393 /* Ops */
394 int otx2_nix_info_get(struct rte_eth_dev *eth_dev,
395                       struct rte_eth_dev_info *dev_info);
396 int otx2_nix_dev_filter_ctrl(struct rte_eth_dev *eth_dev,
397                              enum rte_filter_type filter_type,
398                              enum rte_filter_op filter_op, void *arg);
399 int otx2_nix_fw_version_get(struct rte_eth_dev *eth_dev, char *fw_version,
400                             size_t fw_size);
401 int otx2_nix_get_module_info(struct rte_eth_dev *eth_dev,
402                              struct rte_eth_dev_module_info *modinfo);
403 int otx2_nix_get_module_eeprom(struct rte_eth_dev *eth_dev,
404                                struct rte_dev_eeprom_info *info);
405 int otx2_nix_pool_ops_supported(struct rte_eth_dev *eth_dev, const char *pool);
406 void otx2_nix_rxq_info_get(struct rte_eth_dev *eth_dev, uint16_t queue_id,
407                            struct rte_eth_rxq_info *qinfo);
408 void otx2_nix_txq_info_get(struct rte_eth_dev *eth_dev, uint16_t queue_id,
409                            struct rte_eth_txq_info *qinfo);
410 int otx2_rx_burst_mode_get(struct rte_eth_dev *dev, uint16_t queue_id,
411                            struct rte_eth_burst_mode *mode);
412 int otx2_tx_burst_mode_get(struct rte_eth_dev *dev, uint16_t queue_id,
413                            struct rte_eth_burst_mode *mode);
414 uint32_t otx2_nix_rx_queue_count(struct rte_eth_dev *eth_dev, uint16_t qidx);
415 int otx2_nix_tx_done_cleanup(void *txq, uint32_t free_cnt);
416 int otx2_nix_rx_descriptor_done(void *rxq, uint16_t offset);
417 int otx2_nix_rx_descriptor_status(void *rx_queue, uint16_t offset);
418 int otx2_nix_tx_descriptor_status(void *tx_queue, uint16_t offset);
419
420 void otx2_nix_promisc_config(struct rte_eth_dev *eth_dev, int en);
421 int otx2_nix_promisc_enable(struct rte_eth_dev *eth_dev);
422 int otx2_nix_promisc_disable(struct rte_eth_dev *eth_dev);
423 int otx2_nix_allmulticast_enable(struct rte_eth_dev *eth_dev);
424 int otx2_nix_allmulticast_disable(struct rte_eth_dev *eth_dev);
425 int otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx);
426 int otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx);
427 uint64_t otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id);
428
429 /* Multicast filter APIs */
430 void otx2_nix_mc_filter_init(struct otx2_eth_dev *dev);
431 void otx2_nix_mc_filter_fini(struct otx2_eth_dev *dev);
432 int otx2_nix_mc_addr_list_install(struct rte_eth_dev *eth_dev);
433 int otx2_nix_mc_addr_list_uninstall(struct rte_eth_dev *eth_dev);
434 int otx2_nix_set_mc_addr_list(struct rte_eth_dev *eth_dev,
435                               struct rte_ether_addr *mc_addr_set,
436                               uint32_t nb_mc_addr);
437
438 /* MTU */
439 int otx2_nix_mtu_set(struct rte_eth_dev *eth_dev, uint16_t mtu);
440 int otx2_nix_recalc_mtu(struct rte_eth_dev *eth_dev);
441 void otx2_nix_enable_mseg_on_jumbo(struct otx2_eth_rxq *rxq);
442
443
444 /* Link */
445 void otx2_nix_toggle_flag_link_cfg(struct otx2_eth_dev *dev, bool set);
446 int otx2_nix_link_update(struct rte_eth_dev *eth_dev, int wait_to_complete);
447 void otx2_eth_dev_link_status_update(struct otx2_dev *dev,
448                                      struct cgx_link_user_info *link);
449 int otx2_nix_dev_set_link_up(struct rte_eth_dev *eth_dev);
450 int otx2_nix_dev_set_link_down(struct rte_eth_dev *eth_dev);
451 int otx2_apply_link_speed(struct rte_eth_dev *eth_dev);
452
453 /* IRQ */
454 int otx2_nix_register_irqs(struct rte_eth_dev *eth_dev);
455 int oxt2_nix_register_queue_irqs(struct rte_eth_dev *eth_dev);
456 int oxt2_nix_register_cq_irqs(struct rte_eth_dev *eth_dev);
457 void otx2_nix_unregister_irqs(struct rte_eth_dev *eth_dev);
458 void oxt2_nix_unregister_queue_irqs(struct rte_eth_dev *eth_dev);
459 void oxt2_nix_unregister_cq_irqs(struct rte_eth_dev *eth_dev);
460 void otx2_nix_err_intr_enb_dis(struct rte_eth_dev *eth_dev, bool enb);
461 void otx2_nix_ras_intr_enb_dis(struct rte_eth_dev *eth_dev, bool enb);
462
463 int otx2_nix_rx_queue_intr_enable(struct rte_eth_dev *eth_dev,
464                                   uint16_t rx_queue_id);
465 int otx2_nix_rx_queue_intr_disable(struct rte_eth_dev *eth_dev,
466                                    uint16_t rx_queue_id);
467
468 /* Debug */
469 int otx2_nix_reg_dump(struct otx2_eth_dev *dev, uint64_t *data);
470 int otx2_nix_dev_get_reg(struct rte_eth_dev *eth_dev,
471                          struct rte_dev_reg_info *regs);
472 int otx2_nix_queues_ctx_dump(struct rte_eth_dev *eth_dev);
473 void otx2_nix_cqe_dump(const struct nix_cqe_hdr_s *cq);
474 void otx2_nix_tm_dump(struct otx2_eth_dev *dev);
475
476 /* Stats */
477 int otx2_nix_dev_stats_get(struct rte_eth_dev *eth_dev,
478                            struct rte_eth_stats *stats);
479 int otx2_nix_dev_stats_reset(struct rte_eth_dev *eth_dev);
480
481 int otx2_nix_queue_stats_mapping(struct rte_eth_dev *dev,
482                                  uint16_t queue_id, uint8_t stat_idx,
483                                  uint8_t is_rx);
484 int otx2_nix_xstats_get(struct rte_eth_dev *eth_dev,
485                         struct rte_eth_xstat *xstats, unsigned int n);
486 int otx2_nix_xstats_get_names(struct rte_eth_dev *eth_dev,
487                               struct rte_eth_xstat_name *xstats_names,
488                               unsigned int limit);
489 int otx2_nix_xstats_reset(struct rte_eth_dev *eth_dev);
490
491 int otx2_nix_xstats_get_by_id(struct rte_eth_dev *eth_dev,
492                               const uint64_t *ids,
493                               uint64_t *values, unsigned int n);
494 int otx2_nix_xstats_get_names_by_id(struct rte_eth_dev *eth_dev,
495                                     struct rte_eth_xstat_name *xstats_names,
496                                     const uint64_t *ids, unsigned int limit);
497
498 /* RSS */
499 void otx2_nix_rss_set_key(struct otx2_eth_dev *dev,
500                           uint8_t *key, uint32_t key_len);
501 uint32_t otx2_rss_ethdev_to_nix(struct otx2_eth_dev *dev,
502                                 uint64_t ethdev_rss, uint8_t rss_level);
503 int otx2_rss_set_hf(struct otx2_eth_dev *dev,
504                     uint32_t flowkey_cfg, uint8_t *alg_idx,
505                     uint8_t group, int mcam_index);
506 int otx2_nix_rss_tbl_init(struct otx2_eth_dev *dev, uint8_t group,
507                           uint16_t *ind_tbl);
508 int otx2_nix_rss_config(struct rte_eth_dev *eth_dev);
509
510 int otx2_nix_dev_reta_update(struct rte_eth_dev *eth_dev,
511                              struct rte_eth_rss_reta_entry64 *reta_conf,
512                              uint16_t reta_size);
513 int otx2_nix_dev_reta_query(struct rte_eth_dev *eth_dev,
514                             struct rte_eth_rss_reta_entry64 *reta_conf,
515                             uint16_t reta_size);
516 int otx2_nix_rss_hash_update(struct rte_eth_dev *eth_dev,
517                              struct rte_eth_rss_conf *rss_conf);
518
519 int otx2_nix_rss_hash_conf_get(struct rte_eth_dev *eth_dev,
520                                struct rte_eth_rss_conf *rss_conf);
521
522 /* CGX */
523 int otx2_cgx_rxtx_start(struct otx2_eth_dev *dev);
524 int otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev);
525 int otx2_cgx_mac_addr_set(struct rte_eth_dev *eth_dev,
526                           struct rte_ether_addr *addr);
527
528 /* Flow Control */
529 int otx2_nix_flow_ctrl_init(struct rte_eth_dev *eth_dev);
530
531 int otx2_nix_flow_ctrl_get(struct rte_eth_dev *eth_dev,
532                            struct rte_eth_fc_conf *fc_conf);
533
534 int otx2_nix_flow_ctrl_set(struct rte_eth_dev *eth_dev,
535                            struct rte_eth_fc_conf *fc_conf);
536
537 int otx2_nix_rxchan_bpid_cfg(struct rte_eth_dev *eth_dev, bool enb);
538
539 int otx2_nix_update_flow_ctrl_mode(struct rte_eth_dev *eth_dev);
540
541 /* VLAN */
542 int otx2_nix_vlan_offload_init(struct rte_eth_dev *eth_dev);
543 int otx2_nix_vlan_fini(struct rte_eth_dev *eth_dev);
544 int otx2_nix_vlan_offload_set(struct rte_eth_dev *eth_dev, int mask);
545 void otx2_nix_vlan_update_promisc(struct rte_eth_dev *eth_dev, int enable);
546 int otx2_nix_vlan_filter_set(struct rte_eth_dev *eth_dev, uint16_t vlan_id,
547                              int on);
548 void otx2_nix_vlan_strip_queue_set(struct rte_eth_dev *dev,
549                                    uint16_t queue, int on);
550 int otx2_nix_vlan_tpid_set(struct rte_eth_dev *eth_dev,
551                            enum rte_vlan_type type, uint16_t tpid);
552 int otx2_nix_vlan_pvid_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
553
554 /* Lookup configuration */
555 void *otx2_nix_fastpath_lookup_mem_get(void);
556
557 /* PTYPES */
558 const uint32_t *otx2_nix_supported_ptypes_get(struct rte_eth_dev *dev);
559 int otx2_nix_ptypes_set(struct rte_eth_dev *eth_dev, uint32_t ptype_mask);
560
561 /* Mac address handling */
562 int otx2_nix_mac_addr_set(struct rte_eth_dev *eth_dev,
563                           struct rte_ether_addr *addr);
564 int otx2_nix_mac_addr_get(struct rte_eth_dev *eth_dev, uint8_t *addr);
565 int otx2_nix_mac_addr_add(struct rte_eth_dev *eth_dev,
566                           struct rte_ether_addr *addr,
567                           uint32_t index, uint32_t pool);
568 void otx2_nix_mac_addr_del(struct rte_eth_dev *eth_dev, uint32_t index);
569 int otx2_cgx_mac_max_entries_get(struct otx2_eth_dev *dev);
570
571 /* Devargs */
572 int otx2_ethdev_parse_devargs(struct rte_devargs *devargs,
573                               struct otx2_eth_dev *dev);
574
575 /* Rx and Tx routines */
576 void otx2_eth_set_rx_function(struct rte_eth_dev *eth_dev);
577 void otx2_eth_set_tx_function(struct rte_eth_dev *eth_dev);
578 void otx2_nix_form_default_desc(struct otx2_eth_txq *txq);
579
580 /* Timesync - PTP routines */
581 int otx2_nix_timesync_enable(struct rte_eth_dev *eth_dev);
582 int otx2_nix_timesync_disable(struct rte_eth_dev *eth_dev);
583 int otx2_nix_timesync_read_rx_timestamp(struct rte_eth_dev *eth_dev,
584                                         struct timespec *timestamp,
585                                         uint32_t flags);
586 int otx2_nix_timesync_read_tx_timestamp(struct rte_eth_dev *eth_dev,
587                                         struct timespec *timestamp);
588 int otx2_nix_timesync_adjust_time(struct rte_eth_dev *eth_dev, int64_t delta);
589 int otx2_nix_timesync_write_time(struct rte_eth_dev *eth_dev,
590                                  const struct timespec *ts);
591 int otx2_nix_timesync_read_time(struct rte_eth_dev *eth_dev,
592                                 struct timespec *ts);
593 int otx2_eth_dev_ptp_info_update(struct otx2_dev *dev, bool ptp_en);
594 int otx2_nix_read_clock(struct rte_eth_dev *eth_dev, uint64_t *time);
595 int otx2_nix_raw_clock_tsc_conv(struct otx2_eth_dev *dev);
596 void otx2_nix_ptp_enable_vf(struct rte_eth_dev *eth_dev);
597
598 #endif /* __OTX2_ETHDEV_H__ */