drivers/net/octeontx2/otx2_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #ifndef __OTX2_ETHDEV_H__
   6 #define __OTX2_ETHDEV_H__
   7
   8 #include <math.h>
   9 #include <stdint.h>
  10
  11 #include <rte_common.h>
  12 #include <rte_ethdev.h>
  13 #include <rte_kvargs.h>
  14 #include <rte_mbuf.h>
  15 #include <rte_mempool.h>
  16 #include <rte_security_driver.h>
  17 #include <rte_string_fns.h>
  18 #include <rte_time.h>
  19
  20 #include "otx2_common.h"
  21 #include "otx2_dev.h"
  22 #include "otx2_flow.h"
  23 #include "otx2_irq.h"
  24 #include "otx2_mempool.h"
  25 #include "otx2_rx.h"
  26 #include "otx2_tm.h"
  27 #include "otx2_tx.h"
  28
  29 #define OTX2_ETH_DEV_PMD_VERSION        "1.0"
  30
  31 /* Ethdev HWCAP and Fixup flags. Use from MSB bits to avoid conflict with dev */
  32
  33 /* Minimum CQ size should be 4K */
  34 #define OTX2_FIXUP_F_MIN_4K_Q           BIT_ULL(63)
  35 #define otx2_ethdev_fixup_is_min_4k_q(dev)      \
  36                                 ((dev)->hwcap & OTX2_FIXUP_F_MIN_4K_Q)
  37 /* Limit CQ being full */
  38 #define OTX2_FIXUP_F_LIMIT_CQ_FULL      BIT_ULL(62)
  39 #define otx2_ethdev_fixup_is_limit_cq_full(dev) \
  40                                 ((dev)->hwcap & OTX2_FIXUP_F_LIMIT_CQ_FULL)
  41
  42 /* Used for struct otx2_eth_dev::flags */
  43 #define OTX2_LINK_CFG_IN_PROGRESS_F     BIT_ULL(0)
  44
  45 /* VLAN tag inserted by NIX_TX_VTAG_ACTION.
  46  * In Tx space is always reserved for this in FRS.
  47  */
  48 #define NIX_MAX_VTAG_INS                2
  49 #define NIX_MAX_VTAG_ACT_SIZE           (4 * NIX_MAX_VTAG_INS)
  50
  51 /* ETH_HLEN+ETH_FCS+2*VLAN_HLEN */
  52 #define NIX_L2_OVERHEAD \
  53         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + 8)
  54 #define NIX_L2_MAX_LEN \
  55         (RTE_ETHER_MTU + NIX_L2_OVERHEAD)
  56
  57 /* HW config of frame size doesn't include FCS */
  58 #define NIX_MAX_HW_FRS                  9212
  59 #define NIX_MIN_HW_FRS                  60
  60
  61 /* Since HW FRS includes NPC VTAG insertion space, user has reduced FRS */
  62 #define NIX_MAX_FRS     \
  63         (NIX_MAX_HW_FRS + RTE_ETHER_CRC_LEN - NIX_MAX_VTAG_ACT_SIZE)
  64
  65 #define NIX_MIN_FRS     \
  66         (NIX_MIN_HW_FRS + RTE_ETHER_CRC_LEN)
  67
  68 #define NIX_MAX_MTU     \
  69         (NIX_MAX_FRS - NIX_L2_OVERHEAD)
  70
  71 #define NIX_MAX_SQB                     512
  72 #define NIX_DEF_SQB                     16
  73 #define NIX_MIN_SQB                     8
  74 #define NIX_SQB_LIST_SPACE              2
  75 #define NIX_RSS_RETA_SIZE_MAX           256
  76 /* Group 0 will be used for RSS, 1 -7 will be used for rte_flow RSS action*/
  77 #define NIX_RSS_GRPS                    8
  78 #define NIX_HASH_KEY_SIZE               48 /* 352 Bits */
  79 #define NIX_RSS_RETA_SIZE               64
  80 #define NIX_RX_MIN_DESC                 16
  81 #define NIX_RX_MIN_DESC_ALIGN           16
  82 #define NIX_RX_NB_SEG_MAX               6
  83 #define NIX_CQ_ENTRY_SZ                 128
  84 #define NIX_CQ_ALIGN                    512
  85 #define NIX_SQB_LOWER_THRESH            70
  86 #define LMT_SLOT_MASK                   0x7f
  87 #define NIX_RX_DEFAULT_RING_SZ          4096
  88
  89 /* If PTP is enabled additional SEND MEM DESC is required which
  90  * takes 2 words, hence max 7 iova address are possible
  91  */
  92 #if defined(RTE_LIBRTE_IEEE1588)
  93 #define NIX_TX_NB_SEG_MAX               7
  94 #else
  95 #define NIX_TX_NB_SEG_MAX               9
  96 #endif
  97
  98 #define NIX_TX_MSEG_SG_DWORDS                           \
  99         ((RTE_ALIGN_MUL_CEIL(NIX_TX_NB_SEG_MAX, 3) / 3) \
 100          + NIX_TX_NB_SEG_MAX)
 101
 102 /* Apply BP/DROP when CQ is 95% full */
 103 #define NIX_CQ_THRESH_LEVEL     (5 * 256 / 100)
 104 #define NIX_CQ_FULL_ERRATA_SKID (1024ull * 256)
 105
 106 #define CQ_OP_STAT_OP_ERR       63
 107 #define CQ_OP_STAT_CQ_ERR       46
 108
 109 #define OP_ERR                  BIT_ULL(CQ_OP_STAT_OP_ERR)
 110 #define CQ_ERR                  BIT_ULL(CQ_OP_STAT_CQ_ERR)
 111
 112 #define CQ_CQE_THRESH_DEFAULT   0x1ULL /* IRQ triggered when
 113                                         * NIX_LF_CINTX_CNT[QCOUNT]
 114                                         * crosses this value
 115                                         */
 116 #define CQ_TIMER_THRESH_DEFAULT 0xAULL /* ~1usec i.e (0xA * 100nsec) */
 117 #define CQ_TIMER_THRESH_MAX     255
 118
 119 #define NIX_RSS_L3_L4_SRC_DST  (ETH_RSS_L3_SRC_ONLY | ETH_RSS_L3_DST_ONLY \
 120                                 | ETH_RSS_L4_SRC_ONLY | ETH_RSS_L4_DST_ONLY)
 121
 122 #define NIX_RSS_OFFLOAD         (ETH_RSS_PORT | ETH_RSS_IP | ETH_RSS_UDP |\
 123                                  ETH_RSS_TCP | ETH_RSS_SCTP | \
 124                                  ETH_RSS_TUNNEL | ETH_RSS_L2_PAYLOAD | \
 125                                  NIX_RSS_L3_L4_SRC_DST | ETH_RSS_LEVEL_MASK | \
 126                                  ETH_RSS_C_VLAN)
 127
 128 #define NIX_TX_OFFLOAD_CAPA ( \
 129         DEV_TX_OFFLOAD_MBUF_FAST_FREE   | \
 130         DEV_TX_OFFLOAD_MT_LOCKFREE      | \
 131         DEV_TX_OFFLOAD_VLAN_INSERT      | \
 132         DEV_TX_OFFLOAD_QINQ_INSERT      | \
 133         DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM | \
 134         DEV_TX_OFFLOAD_OUTER_UDP_CKSUM  | \
 135         DEV_TX_OFFLOAD_TCP_CKSUM        | \
 136         DEV_TX_OFFLOAD_UDP_CKSUM        | \
 137         DEV_TX_OFFLOAD_SCTP_CKSUM       | \
 138         DEV_TX_OFFLOAD_TCP_TSO          | \
 139         DEV_TX_OFFLOAD_VXLAN_TNL_TSO    | \
 140         DEV_TX_OFFLOAD_GENEVE_TNL_TSO   | \
 141         DEV_TX_OFFLOAD_GRE_TNL_TSO      | \
 142         DEV_TX_OFFLOAD_MULTI_SEGS       | \
 143         DEV_TX_OFFLOAD_IPV4_CKSUM)
 144
 145 #define NIX_RX_OFFLOAD_CAPA ( \
 146         DEV_RX_OFFLOAD_CHECKSUM         | \
 147         DEV_RX_OFFLOAD_SCTP_CKSUM       | \
 148         DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
 149         DEV_RX_OFFLOAD_SCATTER          | \
 150         DEV_RX_OFFLOAD_JUMBO_FRAME      | \
 151         DEV_RX_OFFLOAD_OUTER_UDP_CKSUM  | \
 152         DEV_RX_OFFLOAD_VLAN_STRIP       | \
 153         DEV_RX_OFFLOAD_VLAN_FILTER      | \
 154         DEV_RX_OFFLOAD_QINQ_STRIP       | \
 155         DEV_RX_OFFLOAD_TIMESTAMP        | \
 156         DEV_RX_OFFLOAD_RSS_HASH)
 157
 158 #define NIX_DEFAULT_RSS_CTX_GROUP  0
 159 #define NIX_DEFAULT_RSS_MCAM_IDX  -1
 160
 161 #define otx2_ethdev_is_ptp_en(dev)      ((dev)->ptp_en)
 162
 163 #define NIX_TIMESYNC_TX_CMD_LEN         8
 164 /* Additional timesync values. */
 165 #define OTX2_CYCLECOUNTER_MASK   0xffffffffffffffffULL
 166
 167 #define OCTEONTX2_PMD                   net_octeontx2
 168
 169 #define otx2_ethdev_is_same_driver(dev) \
 170         (strcmp((dev)->device->driver->name, RTE_STR(OCTEONTX2_PMD)) == 0)
 171
 172 enum nix_q_size_e {
 173         nix_q_size_16,  /* 16 entries */
 174         nix_q_size_64,  /* 64 entries */
 175         nix_q_size_256,
 176         nix_q_size_1K,
 177         nix_q_size_4K,
 178         nix_q_size_16K,
 179         nix_q_size_64K,
 180         nix_q_size_256K,
 181         nix_q_size_1M,  /* Million entries */
 182         nix_q_size_max
 183 };
 184
 185 enum nix_lso_tun_type {
 186         NIX_LSO_TUN_V4V4,
 187         NIX_LSO_TUN_V4V6,
 188         NIX_LSO_TUN_V6V4,
 189         NIX_LSO_TUN_V6V6,
 190         NIX_LSO_TUN_MAX,
 191 };
 192
 193 struct otx2_qint {
 194         struct rte_eth_dev *eth_dev;
 195         uint8_t qintx;
 196 };
 197
 198 struct otx2_rss_info {
 199         uint64_t nix_rss;
 200         uint32_t flowkey_cfg;
 201         uint16_t rss_size;
 202         uint8_t rss_grps;
 203         uint8_t alg_idx; /* Selected algo index */
 204         uint16_t ind_tbl[NIX_RSS_RETA_SIZE_MAX];
 205         uint8_t key[NIX_HASH_KEY_SIZE];
 206 };
 207
 208 struct otx2_eth_qconf {
 209         union {
 210                 struct rte_eth_txconf tx;
 211                 struct rte_eth_rxconf rx;
 212         } conf;
 213         void *mempool;
 214         uint32_t socket_id;
 215         uint16_t nb_desc;
 216         uint8_t valid;
 217 };
 218
 219 struct otx2_fc_info {
 220         enum rte_eth_fc_mode mode;  /**< Link flow control mode */
 221         uint8_t rx_pause;
 222         uint8_t tx_pause;
 223         uint8_t chan_cnt;
 224         uint16_t bpid[NIX_MAX_CHAN];
 225 };
 226
 227 struct vlan_mkex_info {
 228         struct npc_xtract_info la_xtract;
 229         struct npc_xtract_info lb_xtract;
 230         uint64_t lb_lt_offset;
 231 };
 232
 233 struct mcast_entry {
 234         struct rte_ether_addr mcast_mac;
 235         uint16_t mcam_index;
 236         TAILQ_ENTRY(mcast_entry) next;
 237 };
 238
 239 TAILQ_HEAD(otx2_nix_mc_filter_tbl, mcast_entry);
 240
 241 struct vlan_entry {
 242         uint32_t mcam_idx;
 243         uint16_t vlan_id;
 244         TAILQ_ENTRY(vlan_entry) next;
 245 };
 246
 247 TAILQ_HEAD(otx2_vlan_filter_tbl, vlan_entry);
 248
 249 struct otx2_vlan_info {
 250         struct otx2_vlan_filter_tbl fltr_tbl;
 251         /* MKEX layer info */
 252         struct mcam_entry def_tx_mcam_ent;
 253         struct mcam_entry def_rx_mcam_ent;
 254         struct vlan_mkex_info mkex;
 255         /* Default mcam entry that matches vlan packets */
 256         uint32_t def_rx_mcam_idx;
 257         uint32_t def_tx_mcam_idx;
 258         /* MCAM entry that matches double vlan packets */
 259         uint32_t qinq_mcam_idx;
 260         /* Indices of tx_vtag def registers */
 261         uint32_t outer_vlan_idx;
 262         uint32_t inner_vlan_idx;
 263         uint16_t outer_vlan_tpid;
 264         uint16_t inner_vlan_tpid;
 265         uint16_t pvid;
 266         /* QinQ entry allocated before default one */
 267         uint8_t qinq_before_def;
 268         uint8_t pvid_insert_on;
 269         /* Rx vtag action type */
 270         uint8_t vtag_type_idx;
 271         uint8_t filter_on;
 272         uint8_t strip_on;
 273         uint8_t qinq_on;
 274         uint8_t promisc_on;
 275 };
 276
 277 struct otx2_eth_dev {
 278         OTX2_DEV; /* Base class */
 279         RTE_MARKER otx2_eth_dev_data_start;
 280         uint16_t sqb_size;
 281         uint16_t rx_chan_base;
 282         uint16_t tx_chan_base;
 283         uint8_t rx_chan_cnt;
 284         uint8_t tx_chan_cnt;
 285         uint8_t lso_tsov4_idx;
 286         uint8_t lso_tsov6_idx;
 287         uint8_t lso_udp_tun_idx[NIX_LSO_TUN_MAX];
 288         uint8_t lso_tun_idx[NIX_LSO_TUN_MAX];
 289         uint64_t lso_tun_fmt;
 290         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 291         uint8_t mkex_pfl_name[MKEX_NAME_LEN];
 292         uint8_t max_mac_entries;
 293         bool dmac_filter_enable;
 294         uint8_t lf_tx_stats;
 295         uint8_t lf_rx_stats;
 296         uint8_t lock_rx_ctx;
 297         uint8_t lock_tx_ctx;
 298         uint16_t flags;
 299         uint16_t cints;
 300         uint16_t qints;
 301         uint8_t configured;
 302         uint8_t configured_qints;
 303         uint8_t configured_cints;
 304         uint8_t configured_nb_rx_qs;
 305         uint8_t configured_nb_tx_qs;
 306         uint8_t ptype_disable;
 307         uint16_t nix_msixoff;
 308         uintptr_t base;
 309         uintptr_t lmt_addr;
 310         uint16_t scalar_ena;
 311         uint16_t rss_tag_as_xor;
 312         uint16_t max_sqb_count;
 313         uint16_t rx_offload_flags; /* Selected Rx offload flags(NIX_RX_*_F) */
 314         uint64_t rx_offloads;
 315         uint16_t tx_offload_flags; /* Selected Tx offload flags(NIX_TX_*_F) */
 316         uint64_t tx_offloads;
 317         uint64_t rx_offload_capa;
 318         uint64_t tx_offload_capa;
 319         struct otx2_qint qints_mem[RTE_MAX_QUEUES_PER_PORT];
 320         struct otx2_qint cints_mem[RTE_MAX_QUEUES_PER_PORT];
 321         uint16_t txschq[NIX_TXSCH_LVL_CNT];
 322         uint16_t txschq_contig[NIX_TXSCH_LVL_CNT];
 323         uint16_t txschq_index[NIX_TXSCH_LVL_CNT];
 324         uint16_t txschq_contig_index[NIX_TXSCH_LVL_CNT];
 325         /* Dis-contiguous queues */
 326         uint16_t txschq_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 327         /* Contiguous queues */
 328         uint16_t txschq_contig_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 329         uint16_t otx2_tm_root_lvl;
 330         uint16_t link_cfg_lvl;
 331         uint16_t tm_flags;
 332         uint16_t tm_leaf_cnt;
 333         uint64_t tm_rate_min;
 334         struct otx2_nix_tm_node_list node_list;
 335         struct otx2_nix_tm_shaper_profile_list shaper_profile_list;
 336         struct otx2_rss_info rss_info;
 337         struct otx2_fc_info fc_info;
 338         uint32_t txmap[RTE_ETHDEV_QUEUE_STAT_CNTRS];
 339         uint32_t rxmap[RTE_ETHDEV_QUEUE_STAT_CNTRS];
 340         struct otx2_npc_flow_info npc_flow;
 341         struct otx2_vlan_info vlan_info;
 342         struct otx2_eth_qconf *tx_qconf;
 343         struct otx2_eth_qconf *rx_qconf;
 344         struct rte_eth_dev *eth_dev;
 345         eth_rx_burst_t rx_pkt_burst_no_offload;
 346         /* PTP counters */
 347         bool ptp_en;
 348         struct otx2_timesync_info tstamp;
 349         struct rte_timecounter  systime_tc;
 350         struct rte_timecounter  rx_tstamp_tc;
 351         struct rte_timecounter  tx_tstamp_tc;
 352         double clk_freq_mult;
 353         uint64_t clk_delta;
 354         bool mc_tbl_set;
 355         struct otx2_nix_mc_filter_tbl mc_fltr_tbl;
 356         bool sdp_link; /* SDP flag */
 357         /* Inline IPsec params */
 358         uint16_t ipsec_in_max_spi;
 359         uint8_t duplex;
 360         uint32_t speed;
 361 } __rte_cache_aligned;
 362
 363 struct otx2_eth_txq {
 364         uint64_t cmd[8];
 365         int64_t fc_cache_pkts;
 366         uint64_t *fc_mem;
 367         void *lmt_addr;
 368         rte_iova_t io_addr;
 369         rte_iova_t fc_iova;
 370         uint16_t sqes_per_sqb_log2;
 371         int16_t nb_sqb_bufs_adj;
 372         uint64_t lso_tun_fmt;
 373         RTE_MARKER slow_path_start;
 374         uint16_t nb_sqb_bufs;
 375         uint16_t sq;
 376         uint64_t offloads;
 377         struct otx2_eth_dev *dev;
 378         struct rte_mempool *sqb_pool;
 379         struct otx2_eth_qconf qconf;
 380 } __rte_cache_aligned;
 381
 382 struct otx2_eth_rxq {
 383         uint64_t mbuf_initializer;
 384         uint64_t data_off;
 385         uintptr_t desc;
 386         void *lookup_mem;
 387         uintptr_t cq_door;
 388         uint64_t wdata;
 389         int64_t *cq_status;
 390         uint32_t head;
 391         uint32_t qmask;
 392         uint32_t available;
 393         uint16_t rq;
 394         struct otx2_timesync_info *tstamp;
 395         RTE_MARKER slow_path_start;
 396         uint64_t aura;
 397         uint64_t offloads;
 398         uint32_t qlen;
 399         struct rte_mempool *pool;
 400         enum nix_q_size_e qsize;
 401         struct rte_eth_dev *eth_dev;
 402         struct otx2_eth_qconf qconf;
 403         uint16_t cq_drop;
 404 } __rte_cache_aligned;
 405
 406 static inline struct otx2_eth_dev *
 407 otx2_eth_pmd_priv(struct rte_eth_dev *eth_dev)
 408 {
 409         return eth_dev->data->dev_private;
 410 }
 411
 412 /* Ops */
 413 int otx2_nix_info_get(struct rte_eth_dev *eth_dev,
 414                       struct rte_eth_dev_info *dev_info);
 415 int otx2_nix_dev_flow_ops_get(struct rte_eth_dev *eth_dev,
 416                               const struct rte_flow_ops **ops);
 417 int otx2_nix_fw_version_get(struct rte_eth_dev *eth_dev, char *fw_version,
 418                             size_t fw_size);
 419 int otx2_nix_get_module_info(struct rte_eth_dev *eth_dev,
 420                              struct rte_eth_dev_module_info *modinfo);
 421 int otx2_nix_get_module_eeprom(struct rte_eth_dev *eth_dev,
 422                                struct rte_dev_eeprom_info *info);
 423 int otx2_nix_pool_ops_supported(struct rte_eth_dev *eth_dev, const char *pool);
 424 void otx2_nix_rxq_info_get(struct rte_eth_dev *eth_dev, uint16_t queue_id,
 425                            struct rte_eth_rxq_info *qinfo);
 426 void otx2_nix_txq_info_get(struct rte_eth_dev *eth_dev, uint16_t queue_id,
 427                            struct rte_eth_txq_info *qinfo);
 428 int otx2_rx_burst_mode_get(struct rte_eth_dev *dev, uint16_t queue_id,
 429                            struct rte_eth_burst_mode *mode);
 430 int otx2_tx_burst_mode_get(struct rte_eth_dev *dev, uint16_t queue_id,
 431                            struct rte_eth_burst_mode *mode);
 432 uint32_t otx2_nix_rx_queue_count(struct rte_eth_dev *eth_dev, uint16_t qidx);
 433 int otx2_nix_tx_done_cleanup(void *txq, uint32_t free_cnt);
 434 int otx2_nix_rx_descriptor_done(void *rxq, uint16_t offset);
 435 int otx2_nix_rx_descriptor_status(void *rx_queue, uint16_t offset);
 436 int otx2_nix_tx_descriptor_status(void *tx_queue, uint16_t offset);
 437
 438 void otx2_nix_promisc_config(struct rte_eth_dev *eth_dev, int en);
 439 int otx2_nix_promisc_enable(struct rte_eth_dev *eth_dev);
 440 int otx2_nix_promisc_disable(struct rte_eth_dev *eth_dev);
 441 int otx2_nix_allmulticast_enable(struct rte_eth_dev *eth_dev);
 442 int otx2_nix_allmulticast_disable(struct rte_eth_dev *eth_dev);
 443 int otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx);
 444 int otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx);
 445 uint64_t otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id);
 446
 447 /* Multicast filter APIs */
 448 void otx2_nix_mc_filter_init(struct otx2_eth_dev *dev);
 449 void otx2_nix_mc_filter_fini(struct otx2_eth_dev *dev);
 450 int otx2_nix_mc_addr_list_install(struct rte_eth_dev *eth_dev);
 451 int otx2_nix_mc_addr_list_uninstall(struct rte_eth_dev *eth_dev);
 452 int otx2_nix_set_mc_addr_list(struct rte_eth_dev *eth_dev,
 453                               struct rte_ether_addr *mc_addr_set,
 454                               uint32_t nb_mc_addr);
 455
 456 /* MTU */
 457 int otx2_nix_mtu_set(struct rte_eth_dev *eth_dev, uint16_t mtu);
 458 int otx2_nix_recalc_mtu(struct rte_eth_dev *eth_dev);
 459 void otx2_nix_enable_mseg_on_jumbo(struct otx2_eth_rxq *rxq);
 460
 461
 462 /* Link */
 463 void otx2_nix_toggle_flag_link_cfg(struct otx2_eth_dev *dev, bool set);
 464 int otx2_nix_link_update(struct rte_eth_dev *eth_dev, int wait_to_complete);
 465 void otx2_eth_dev_link_status_update(struct otx2_dev *dev,
 466                                      struct cgx_link_user_info *link);
 467 void otx2_eth_dev_link_status_get(struct otx2_dev *dev,
 468                                   struct cgx_link_user_info *link);
 469 int otx2_nix_dev_set_link_up(struct rte_eth_dev *eth_dev);
 470 int otx2_nix_dev_set_link_down(struct rte_eth_dev *eth_dev);
 471 int otx2_apply_link_speed(struct rte_eth_dev *eth_dev);
 472
 473 /* IRQ */
 474 int otx2_nix_register_irqs(struct rte_eth_dev *eth_dev);
 475 int oxt2_nix_register_queue_irqs(struct rte_eth_dev *eth_dev);
 476 int oxt2_nix_register_cq_irqs(struct rte_eth_dev *eth_dev);
 477 void otx2_nix_unregister_irqs(struct rte_eth_dev *eth_dev);
 478 void oxt2_nix_unregister_queue_irqs(struct rte_eth_dev *eth_dev);
 479 void oxt2_nix_unregister_cq_irqs(struct rte_eth_dev *eth_dev);
 480 void otx2_nix_err_intr_enb_dis(struct rte_eth_dev *eth_dev, bool enb);
 481 void otx2_nix_ras_intr_enb_dis(struct rte_eth_dev *eth_dev, bool enb);
 482
 483 int otx2_nix_rx_queue_intr_enable(struct rte_eth_dev *eth_dev,
 484                                   uint16_t rx_queue_id);
 485 int otx2_nix_rx_queue_intr_disable(struct rte_eth_dev *eth_dev,
 486                                    uint16_t rx_queue_id);
 487
 488 /* Debug */
 489 int otx2_nix_reg_dump(struct otx2_eth_dev *dev, uint64_t *data);
 490 int otx2_nix_dev_get_reg(struct rte_eth_dev *eth_dev,
 491                          struct rte_dev_reg_info *regs);
 492 int otx2_nix_queues_ctx_dump(struct rte_eth_dev *eth_dev);
 493 void otx2_nix_cqe_dump(const struct nix_cqe_hdr_s *cq);
 494 void otx2_nix_tm_dump(struct otx2_eth_dev *dev);
 495
 496 /* Stats */
 497 int otx2_nix_dev_stats_get(struct rte_eth_dev *eth_dev,
 498                            struct rte_eth_stats *stats);
 499 int otx2_nix_dev_stats_reset(struct rte_eth_dev *eth_dev);
 500
 501 int otx2_nix_queue_stats_mapping(struct rte_eth_dev *dev,
 502                                  uint16_t queue_id, uint8_t stat_idx,
 503                                  uint8_t is_rx);
 504 int otx2_nix_xstats_get(struct rte_eth_dev *eth_dev,
 505                         struct rte_eth_xstat *xstats, unsigned int n);
 506 int otx2_nix_xstats_get_names(struct rte_eth_dev *eth_dev,
 507                               struct rte_eth_xstat_name *xstats_names,
 508                               unsigned int limit);
 509 int otx2_nix_xstats_reset(struct rte_eth_dev *eth_dev);
 510
 511 int otx2_nix_xstats_get_by_id(struct rte_eth_dev *eth_dev,
 512                               const uint64_t *ids,
 513                               uint64_t *values, unsigned int n);
 514 int otx2_nix_xstats_get_names_by_id(struct rte_eth_dev *eth_dev,
 515                                     struct rte_eth_xstat_name *xstats_names,
 516                                     const uint64_t *ids, unsigned int limit);
 517
 518 /* RSS */
 519 void otx2_nix_rss_set_key(struct otx2_eth_dev *dev,
 520                           uint8_t *key, uint32_t key_len);
 521 uint32_t otx2_rss_ethdev_to_nix(struct otx2_eth_dev *dev,
 522                                 uint64_t ethdev_rss, uint8_t rss_level);
 523 int otx2_rss_set_hf(struct otx2_eth_dev *dev,
 524                     uint32_t flowkey_cfg, uint8_t *alg_idx,
 525                     uint8_t group, int mcam_index);
 526 int otx2_nix_rss_tbl_init(struct otx2_eth_dev *dev, uint8_t group,
 527                           uint16_t *ind_tbl);
 528 int otx2_nix_rss_config(struct rte_eth_dev *eth_dev);
 529
 530 int otx2_nix_dev_reta_update(struct rte_eth_dev *eth_dev,
 531                              struct rte_eth_rss_reta_entry64 *reta_conf,
 532                              uint16_t reta_size);
 533 int otx2_nix_dev_reta_query(struct rte_eth_dev *eth_dev,
 534                             struct rte_eth_rss_reta_entry64 *reta_conf,
 535                             uint16_t reta_size);
 536 int otx2_nix_rss_hash_update(struct rte_eth_dev *eth_dev,
 537                              struct rte_eth_rss_conf *rss_conf);
 538
 539 int otx2_nix_rss_hash_conf_get(struct rte_eth_dev *eth_dev,
 540                                struct rte_eth_rss_conf *rss_conf);
 541
 542 /* CGX */
 543 int otx2_cgx_rxtx_start(struct otx2_eth_dev *dev);
 544 int otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev);
 545 int otx2_cgx_mac_addr_set(struct rte_eth_dev *eth_dev,
 546                           struct rte_ether_addr *addr);
 547
 548 /* Flow Control */
 549 int otx2_nix_flow_ctrl_init(struct rte_eth_dev *eth_dev);
 550
 551 int otx2_nix_flow_ctrl_get(struct rte_eth_dev *eth_dev,
 552                            struct rte_eth_fc_conf *fc_conf);
 553
 554 int otx2_nix_flow_ctrl_set(struct rte_eth_dev *eth_dev,
 555                            struct rte_eth_fc_conf *fc_conf);
 556
 557 int otx2_nix_rxchan_bpid_cfg(struct rte_eth_dev *eth_dev, bool enb);
 558
 559 int otx2_nix_update_flow_ctrl_mode(struct rte_eth_dev *eth_dev);
 560
 561 /* VLAN */
 562 int otx2_nix_vlan_offload_init(struct rte_eth_dev *eth_dev);
 563 int otx2_nix_vlan_fini(struct rte_eth_dev *eth_dev);
 564 int otx2_nix_vlan_offload_set(struct rte_eth_dev *eth_dev, int mask);
 565 void otx2_nix_vlan_update_promisc(struct rte_eth_dev *eth_dev, int enable);
 566 int otx2_nix_vlan_filter_set(struct rte_eth_dev *eth_dev, uint16_t vlan_id,
 567                              int on);
 568 void otx2_nix_vlan_strip_queue_set(struct rte_eth_dev *dev,
 569                                    uint16_t queue, int on);
 570 int otx2_nix_vlan_tpid_set(struct rte_eth_dev *eth_dev,
 571                            enum rte_vlan_type type, uint16_t tpid);
 572 int otx2_nix_vlan_pvid_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
 573
 574 /* Lookup configuration */
 575 void *otx2_nix_fastpath_lookup_mem_get(void);
 576
 577 /* PTYPES */
 578 const uint32_t *otx2_nix_supported_ptypes_get(struct rte_eth_dev *dev);
 579 int otx2_nix_ptypes_set(struct rte_eth_dev *eth_dev, uint32_t ptype_mask);
 580
 581 /* Mac address handling */
 582 int otx2_nix_mac_addr_set(struct rte_eth_dev *eth_dev,
 583                           struct rte_ether_addr *addr);
 584 int otx2_nix_mac_addr_get(struct rte_eth_dev *eth_dev, uint8_t *addr);
 585 int otx2_nix_mac_addr_add(struct rte_eth_dev *eth_dev,
 586                           struct rte_ether_addr *addr,
 587                           uint32_t index, uint32_t pool);
 588 void otx2_nix_mac_addr_del(struct rte_eth_dev *eth_dev, uint32_t index);
 589 int otx2_cgx_mac_max_entries_get(struct otx2_eth_dev *dev);
 590
 591 /* Devargs */
 592 int otx2_ethdev_parse_devargs(struct rte_devargs *devargs,
 593                               struct otx2_eth_dev *dev);
 594
 595 /* Rx and Tx routines */
 596 void otx2_eth_set_rx_function(struct rte_eth_dev *eth_dev);
 597 void otx2_eth_set_tx_function(struct rte_eth_dev *eth_dev);
 598 void otx2_nix_form_default_desc(struct otx2_eth_txq *txq);
 599
 600 /* Timesync - PTP routines */
 601 int otx2_nix_timesync_enable(struct rte_eth_dev *eth_dev);
 602 int otx2_nix_timesync_disable(struct rte_eth_dev *eth_dev);
 603 int otx2_nix_timesync_read_rx_timestamp(struct rte_eth_dev *eth_dev,
 604                                         struct timespec *timestamp,
 605                                         uint32_t flags);
 606 int otx2_nix_timesync_read_tx_timestamp(struct rte_eth_dev *eth_dev,
 607                                         struct timespec *timestamp);
 608 int otx2_nix_timesync_adjust_time(struct rte_eth_dev *eth_dev, int64_t delta);
 609 int otx2_nix_timesync_write_time(struct rte_eth_dev *eth_dev,
 610                                  const struct timespec *ts);
 611 int otx2_nix_timesync_read_time(struct rte_eth_dev *eth_dev,
 612                                 struct timespec *ts);
 613 int otx2_eth_dev_ptp_info_update(struct otx2_dev *dev, bool ptp_en);
 614 int otx2_nix_read_clock(struct rte_eth_dev *eth_dev, uint64_t *time);
 615 int otx2_nix_raw_clock_tsc_conv(struct otx2_eth_dev *dev);
 616 void otx2_nix_ptp_enable_vf(struct rte_eth_dev *eth_dev);
 617
 618 #endif /* __OTX2_ETHDEV_H__ */