20100416
[aversive.git] / include / aversive / parts / ATmega32A.h
1 /*  
2  *  Copyright Droids Corporation, Microb Technology, Eirbot (2009)
3  * 
4  *  This program is free software; you can redistribute it and/or modify
5  *  it under the terms of the GNU General Public License as published by
6  *  the Free Software Foundation; either version 2 of the License, or
7  *  (at your option) any later version.
8  *
9  *  This program is distributed in the hope that it will be useful,
10  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
11  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
12  *  GNU General Public License for more details.
13  *
14  *  You should have received a copy of the GNU General Public License
15  *  along with this program; if not, write to the Free Software
16  *  Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
17  *
18  *  Revision : $Id $
19  *
20  */
21
22 /* WARNING : this file is automatically generated by scripts.
23  * You should not edit it. If you find something wrong in it,
24  * write to zer0@droids-corp.org */
25
26
27 /* prescalers timer 0 */
28 #define TIMER0_PRESCALER_DIV_0          0
29 #define TIMER0_PRESCALER_DIV_1          1
30 #define TIMER0_PRESCALER_DIV_8          2
31 #define TIMER0_PRESCALER_DIV_64         3
32 #define TIMER0_PRESCALER_DIV_256        4
33 #define TIMER0_PRESCALER_DIV_1024       5
34 #define TIMER0_PRESCALER_DIV_FALL       6
35 #define TIMER0_PRESCALER_DIV_RISE       7
36
37 #define TIMER0_PRESCALER_REG_0          0
38 #define TIMER0_PRESCALER_REG_1          1
39 #define TIMER0_PRESCALER_REG_2          8
40 #define TIMER0_PRESCALER_REG_3          64
41 #define TIMER0_PRESCALER_REG_4          256
42 #define TIMER0_PRESCALER_REG_5          1024
43 #define TIMER0_PRESCALER_REG_6          -1
44 #define TIMER0_PRESCALER_REG_7          -2
45
46 /* prescalers timer 1 */
47 #define TIMER1_PRESCALER_DIV_0          0
48 #define TIMER1_PRESCALER_DIV_1          1
49 #define TIMER1_PRESCALER_DIV_8          2
50 #define TIMER1_PRESCALER_DIV_64         3
51 #define TIMER1_PRESCALER_DIV_256        4
52 #define TIMER1_PRESCALER_DIV_1024       5
53 #define TIMER1_PRESCALER_DIV_FALL       6
54 #define TIMER1_PRESCALER_DIV_RISE       7
55
56 #define TIMER1_PRESCALER_REG_0          0
57 #define TIMER1_PRESCALER_REG_1          1
58 #define TIMER1_PRESCALER_REG_2          8
59 #define TIMER1_PRESCALER_REG_3          64
60 #define TIMER1_PRESCALER_REG_4          256
61 #define TIMER1_PRESCALER_REG_5          1024
62 #define TIMER1_PRESCALER_REG_6          -1
63 #define TIMER1_PRESCALER_REG_7          -2
64
65 /* prescalers timer 2 */
66 #define TIMER2_PRESCALER_DIV_0          0
67 #define TIMER2_PRESCALER_DIV_1          1
68 #define TIMER2_PRESCALER_DIV_8          2
69 #define TIMER2_PRESCALER_DIV_32         3
70 #define TIMER2_PRESCALER_DIV_64         4
71 #define TIMER2_PRESCALER_DIV_128        5
72 #define TIMER2_PRESCALER_DIV_256        6
73 #define TIMER2_PRESCALER_DIV_1024       7
74
75 #define TIMER2_PRESCALER_REG_0          0
76 #define TIMER2_PRESCALER_REG_1          1
77 #define TIMER2_PRESCALER_REG_2          8
78 #define TIMER2_PRESCALER_REG_3          32
79 #define TIMER2_PRESCALER_REG_4          64
80 #define TIMER2_PRESCALER_REG_5          128
81 #define TIMER2_PRESCALER_REG_6          256
82 #define TIMER2_PRESCALER_REG_7          1024
83
84
85 /* available timers */
86 #define TIMER0_AVAILABLE
87 #define TIMER1_AVAILABLE
88 #define TIMER1A_AVAILABLE
89 #define TIMER1B_AVAILABLE
90 #define TIMER2_AVAILABLE
91
92 /* overflow interrupt number */
93 #define SIG_OVERFLOW0_NUM 0
94 #define SIG_OVERFLOW1_NUM 1
95 #define SIG_OVERFLOW2_NUM 2
96 #define SIG_OVERFLOW_TOTAL_NUM 3
97
98 /* output compare interrupt number */
99 #define SIG_OUTPUT_COMPARE0_NUM 0
100 #define SIG_OUTPUT_COMPARE1A_NUM 1
101 #define SIG_OUTPUT_COMPARE1B_NUM 2
102 #define SIG_OUTPUT_COMPARE2_NUM 3
103 #define SIG_OUTPUT_COMPARE_TOTAL_NUM 4
104
105 /* Pwm nums */
106 #define PWM0_NUM 0
107 #define PWM1A_NUM 1
108 #define PWM1B_NUM 2
109 #define PWM2_NUM 3
110 #define PWM_TOTAL_NUM 4
111
112 /* input capture interrupt number */
113 #define SIG_INPUT_CAPTURE1_NUM 0
114 #define SIG_INPUT_CAPTURE_TOTAL_NUM 1
115
116
117 /* WDTCR */
118 #define WDP0_REG             WDTCR
119 #define WDP1_REG             WDTCR
120 #define WDP2_REG             WDTCR
121 #define WDE_REG              WDTCR
122 #define WDTOE_REG            WDTCR
123
124 /* ICR1H */
125 #define ICR1H0_REG           ICR1H
126 #define ICR1H1_REG           ICR1H
127 #define ICR1H2_REG           ICR1H
128 #define ICR1H3_REG           ICR1H
129 #define ICR1H4_REG           ICR1H
130 #define ICR1H5_REG           ICR1H
131 #define ICR1H6_REG           ICR1H
132 #define ICR1H7_REG           ICR1H
133
134 /* ADMUX */
135 #define MUX0_REG             ADMUX
136 #define MUX1_REG             ADMUX
137 #define MUX2_REG             ADMUX
138 #define MUX3_REG             ADMUX
139 #define MUX4_REG             ADMUX
140 #define ADLAR_REG            ADMUX
141 #define REFS0_REG            ADMUX
142 #define REFS1_REG            ADMUX
143
144 /* TCCR0 */
145 #define CS00_REG             TCCR0
146 #define CS01_REG             TCCR0
147 #define CS02_REG             TCCR0
148 #define WGM01_REG            TCCR0
149 #define COM00_REG            TCCR0
150 #define COM01_REG            TCCR0
151 #define WGM00_REG            TCCR0
152 #define FOC0_REG             TCCR0
153
154 /* SREG */
155 #define C_REG                SREG
156 #define Z_REG                SREG
157 #define N_REG                SREG
158 #define V_REG                SREG
159 #define S_REG                SREG
160 #define H_REG                SREG
161 #define T_REG                SREG
162 #define I_REG                SREG
163
164 /* DDRB */
165 #define DDB0_REG             DDRB
166 #define DDB1_REG             DDRB
167 #define DDB2_REG             DDRB
168 #define DDB3_REG             DDRB
169 #define DDB4_REG             DDRB
170 #define DDB5_REG             DDRB
171 #define DDB6_REG             DDRB
172 #define DDB7_REG             DDRB
173
174 /* GICR */
175 #define IVCE_REG             GICR
176 #define IVSEL_REG            GICR
177 #define INT2_REG             GICR
178 #define INT0_REG             GICR
179 #define INT1_REG             GICR
180
181 /* SPSR */
182 #define SPI2X_REG            SPSR
183 #define WCOL_REG             SPSR
184 #define SPIF_REG             SPSR
185
186 /* TWDR */
187 #define TWD0_REG             TWDR
188 #define TWD1_REG             TWDR
189 #define TWD2_REG             TWDR
190 #define TWD3_REG             TWDR
191 #define TWD4_REG             TWDR
192 #define TWD5_REG             TWDR
193 #define TWD6_REG             TWDR
194 #define TWD7_REG             TWDR
195
196 /* EEDR */
197 #define EEDR0_REG            EEDR
198 #define EEDR1_REG            EEDR
199 #define EEDR2_REG            EEDR
200 #define EEDR3_REG            EEDR
201 #define EEDR4_REG            EEDR
202 #define EEDR5_REG            EEDR
203 #define EEDR6_REG            EEDR
204 #define EEDR7_REG            EEDR
205
206 /* DDRC */
207 #define DDC0_REG             DDRC
208 #define DDC1_REG             DDRC
209 #define DDC2_REG             DDRC
210 #define DDC3_REG             DDRC
211 #define DDC4_REG             DDRC
212 #define DDC5_REG             DDRC
213 #define DDC6_REG             DDRC
214 #define DDC7_REG             DDRC
215
216 /* DDRA */
217 #define DDA0_REG             DDRA
218 #define DDA1_REG             DDRA
219 #define DDA2_REG             DDRA
220 #define DDA3_REG             DDRA
221 #define DDA4_REG             DDRA
222 #define DDA5_REG             DDRA
223 #define DDA6_REG             DDRA
224 #define DDA7_REG             DDRA
225
226 /* TCCR1A */
227 #define WGM10_REG            TCCR1A
228 #define WGM11_REG            TCCR1A
229 #define FOC1B_REG            TCCR1A
230 #define FOC1A_REG            TCCR1A
231 #define COM1B0_REG           TCCR1A
232 #define COM1B1_REG           TCCR1A
233 #define COM1A0_REG           TCCR1A
234 #define COM1A1_REG           TCCR1A
235
236 /* DDRD */
237 #define DDD0_REG             DDRD
238 #define DDD1_REG             DDRD
239 #define DDD2_REG             DDRD
240 #define DDD3_REG             DDRD
241 #define DDD4_REG             DDRD
242 #define DDD5_REG             DDRD
243 #define DDD6_REG             DDRD
244 #define DDD7_REG             DDRD
245
246 /* TCCR1B */
247 #define CS10_REG             TCCR1B
248 #define CS11_REG             TCCR1B
249 #define CS12_REG             TCCR1B
250 #define WGM12_REG            TCCR1B
251 #define WGM13_REG            TCCR1B
252 #define ICES1_REG            TCCR1B
253 #define ICNC1_REG            TCCR1B
254
255 /* GIFR */
256 #define INTF2_REG            GIFR
257 #define INTF0_REG            GIFR
258 #define INTF1_REG            GIFR
259
260 /* TIMSK */
261 #define TOIE0_REG            TIMSK
262 #define OCIE0_REG            TIMSK
263 #define TOIE2_REG            TIMSK
264 #define OCIE2_REG            TIMSK
265 #define TOIE1_REG            TIMSK
266 #define OCIE1B_REG           TIMSK
267 #define OCIE1A_REG           TIMSK
268 #define TICIE1_REG           TIMSK
269
270 /* ADCSRA */
271 #define ADPS0_REG            ADCSRA
272 #define ADPS1_REG            ADCSRA
273 #define ADPS2_REG            ADCSRA
274 #define ADIE_REG             ADCSRA
275 #define ADIF_REG             ADCSRA
276 #define ADATE_REG            ADCSRA
277 #define ADSC_REG             ADCSRA
278 #define ADEN_REG             ADCSRA
279
280 /* UCSRA */
281 #define MPCM_REG             UCSRA
282 #define U2X_REG              UCSRA
283 #define UPE_REG              UCSRA
284 #define DOR_REG              UCSRA
285 #define FE_REG               UCSRA
286 #define UDRE_REG             UCSRA
287 #define TXC_REG              UCSRA
288 #define RXC_REG              UCSRA
289
290 /* SPDR */
291 #define SPDR0_REG            SPDR
292 #define SPDR1_REG            SPDR
293 #define SPDR2_REG            SPDR
294 #define SPDR3_REG            SPDR
295 #define SPDR4_REG            SPDR
296 #define SPDR5_REG            SPDR
297 #define SPDR6_REG            SPDR
298 #define SPDR7_REG            SPDR
299
300 /* SFIOR */
301 #define ACME_REG             SFIOR
302 #define ADTS0_REG            SFIOR
303 #define ADTS1_REG            SFIOR
304 #define ADTS2_REG            SFIOR
305 #define PSR10_REG            SFIOR
306 #define PSR2_REG             SFIOR
307 #define PUD_REG              SFIOR
308
309 /* ACSR */
310 #define ACIS0_REG            ACSR
311 #define ACIS1_REG            ACSR
312 #define ACIC_REG             ACSR
313 #define ACIE_REG             ACSR
314 #define ACI_REG              ACSR
315 #define ACO_REG              ACSR
316 #define ACBG_REG             ACSR
317 #define ACD_REG              ACSR
318
319 /* SPH */
320 #define SP8_REG              SPH
321 #define SP9_REG              SPH
322 #define SP10_REG             SPH
323 #define SP11_REG             SPH
324
325 /* OCR1BL */
326 #define OCR1BL0_REG          OCR1BL
327 #define OCR1BL1_REG          OCR1BL
328 #define OCR1BL2_REG          OCR1BL
329 #define OCR1BL3_REG          OCR1BL
330 #define OCR1BL4_REG          OCR1BL
331 #define OCR1BL5_REG          OCR1BL
332 #define OCR1BL6_REG          OCR1BL
333 #define OCR1BL7_REG          OCR1BL
334
335 /* UCSRB */
336 #define TXB8_REG             UCSRB
337 #define RXB8_REG             UCSRB
338 #define UCSZ2_REG            UCSRB
339 #define TXEN_REG             UCSRB
340 #define RXEN_REG             UCSRB
341 #define UDRIE_REG            UCSRB
342 #define TXCIE_REG            UCSRB
343 #define RXCIE_REG            UCSRB
344
345 /* UCSRC */
346 #define UCPOL_REG            UCSRC
347 #define UCSZ0_REG            UCSRC
348 #define UCSZ1_REG            UCSRC
349 #define USBS_REG             UCSRC
350 #define UPM0_REG             UCSRC
351 #define UPM1_REG             UCSRC
352 #define UMSEL_REG            UCSRC
353 #define URSEL_REG            UCSRC
354
355 /* SPL */
356 #define SP0_REG              SPL
357 #define SP1_REG              SPL
358 #define SP2_REG              SPL
359 #define SP3_REG              SPL
360 #define SP4_REG              SPL
361 #define SP5_REG              SPL
362 #define SP6_REG              SPL
363 #define SP7_REG              SPL
364
365 /* OCR1BH */
366 #define OCR1BH0_REG          OCR1BH
367 #define OCR1BH1_REG          OCR1BH
368 #define OCR1BH2_REG          OCR1BH
369 #define OCR1BH3_REG          OCR1BH
370 #define OCR1BH4_REG          OCR1BH
371 #define OCR1BH5_REG          OCR1BH
372 #define OCR1BH6_REG          OCR1BH
373 #define OCR1BH7_REG          OCR1BH
374
375 /* UDR */
376 #define UDR0_REG             UDR
377 #define UDR1_REG             UDR
378 #define UDR2_REG             UDR
379 #define UDR3_REG             UDR
380 #define UDR4_REG             UDR
381 #define UDR5_REG             UDR
382 #define UDR6_REG             UDR
383 #define UDR7_REG             UDR
384
385 /* PIND */
386 #define PIND0_REG            PIND
387 #define PIND1_REG            PIND
388 #define PIND2_REG            PIND
389 #define PIND3_REG            PIND
390 #define PIND4_REG            PIND
391 #define PIND5_REG            PIND
392 #define PIND6_REG            PIND
393 #define PIND7_REG            PIND
394
395 /* SPMCR */
396 #define SPMEN_REG            SPMCR
397 #define PGERS_REG            SPMCR
398 #define PGWRT_REG            SPMCR
399 #define BLBSET_REG           SPMCR
400 #define RWWSRE_REG           SPMCR
401 #define RWWSB_REG            SPMCR
402 #define SPMIE_REG            SPMCR
403
404 /* UBRRH */
405 #define UBRR8_REG            UBRRH
406 #define UBRR9_REG            UBRRH
407 #define UBRR10_REG           UBRRH
408 #define UBRR11_REG           UBRRH
409
410 /* TWBR */
411 #define TWBR0_REG            TWBR
412 #define TWBR1_REG            TWBR
413 #define TWBR2_REG            TWBR
414 #define TWBR3_REG            TWBR
415 #define TWBR4_REG            TWBR
416 #define TWBR5_REG            TWBR
417 #define TWBR6_REG            TWBR
418 #define TWBR7_REG            TWBR
419
420 /* ADCL */
421 #define ADCL0_REG            ADCL
422 #define ADCL1_REG            ADCL
423 #define ADCL2_REG            ADCL
424 #define ADCL3_REG            ADCL
425 #define ADCL4_REG            ADCL
426 #define ADCL5_REG            ADCL
427 #define ADCL6_REG            ADCL
428 #define ADCL7_REG            ADCL
429
430 /* UBRRL */
431 #define UBRR0_REG            UBRRL
432 #define UBRR1_REG            UBRRL
433 #define UBRR2_REG            UBRRL
434 #define UBRR3_REG            UBRRL
435 #define UBRR4_REG            UBRRL
436 #define UBRR5_REG            UBRRL
437 #define UBRR6_REG            UBRRL
438 #define UBRR7_REG            UBRRL
439
440 /* EECR */
441 #define EERE_REG             EECR
442 #define EEWE_REG             EECR
443 #define EEMWE_REG            EECR
444 #define EERIE_REG            EECR
445
446 /* OSCCAL */
447 #define CAL0_REG             OSCCAL
448 #define CAL1_REG             OSCCAL
449 #define CAL2_REG             OSCCAL
450 #define CAL3_REG             OSCCAL
451 #define CAL4_REG             OSCCAL
452 #define CAL5_REG             OSCCAL
453 #define CAL6_REG             OSCCAL
454 #define CAL7_REG             OSCCAL
455
456 /* TCNT1L */
457 #define TCNT1L0_REG          TCNT1L
458 #define TCNT1L1_REG          TCNT1L
459 #define TCNT1L2_REG          TCNT1L
460 #define TCNT1L3_REG          TCNT1L
461 #define TCNT1L4_REG          TCNT1L
462 #define TCNT1L5_REG          TCNT1L
463 #define TCNT1L6_REG          TCNT1L
464 #define TCNT1L7_REG          TCNT1L
465
466 /* PORTB */
467 #define PORTB0_REG           PORTB
468 #define PORTB1_REG           PORTB
469 #define PORTB2_REG           PORTB
470 #define PORTB3_REG           PORTB
471 #define PORTB4_REG           PORTB
472 #define PORTB5_REG           PORTB
473 #define PORTB6_REG           PORTB
474 #define PORTB7_REG           PORTB
475
476 /* PORTD */
477 #define PORTD0_REG           PORTD
478 #define PORTD1_REG           PORTD
479 #define PORTD2_REG           PORTD
480 #define PORTD3_REG           PORTD
481 #define PORTD4_REG           PORTD
482 #define PORTD5_REG           PORTD
483 #define PORTD6_REG           PORTD
484 #define PORTD7_REG           PORTD
485
486 /* TCNT1H */
487 #define TCNT1H0_REG          TCNT1H
488 #define TCNT1H1_REG          TCNT1H
489 #define TCNT1H2_REG          TCNT1H
490 #define TCNT1H3_REG          TCNT1H
491 #define TCNT1H4_REG          TCNT1H
492 #define TCNT1H5_REG          TCNT1H
493 #define TCNT1H6_REG          TCNT1H
494 #define TCNT1H7_REG          TCNT1H
495
496 /* PORTC */
497 #define PORTC0_REG           PORTC
498 #define PORTC1_REG           PORTC
499 #define PORTC2_REG           PORTC
500 #define PORTC3_REG           PORTC
501 #define PORTC4_REG           PORTC
502 #define PORTC5_REG           PORTC
503 #define PORTC6_REG           PORTC
504 #define PORTC7_REG           PORTC
505
506 /* ADCH */
507 #define ADCH0_REG            ADCH
508 #define ADCH1_REG            ADCH
509 #define ADCH2_REG            ADCH
510 #define ADCH3_REG            ADCH
511 #define ADCH4_REG            ADCH
512 #define ADCH5_REG            ADCH
513 #define ADCH6_REG            ADCH
514 #define ADCH7_REG            ADCH
515
516 /* PORTA */
517 #define PORTA0_REG           PORTA
518 #define PORTA1_REG           PORTA
519 #define PORTA2_REG           PORTA
520 #define PORTA3_REG           PORTA
521 #define PORTA4_REG           PORTA
522 #define PORTA5_REG           PORTA
523 #define PORTA6_REG           PORTA
524 #define PORTA7_REG           PORTA
525
526 /* TWCR */
527 #define TWIE_REG             TWCR
528 #define TWEN_REG             TWCR
529 #define TWWC_REG             TWCR
530 #define TWSTO_REG            TWCR
531 #define TWSTA_REG            TWCR
532 #define TWEA_REG             TWCR
533 #define TWINT_REG            TWCR
534
535 /* TCNT0 */
536 #define TCNT0_0_REG          TCNT0
537 #define TCNT0_1_REG          TCNT0
538 #define TCNT0_2_REG          TCNT0
539 #define TCNT0_3_REG          TCNT0
540 #define TCNT0_4_REG          TCNT0
541 #define TCNT0_5_REG          TCNT0
542 #define TCNT0_6_REG          TCNT0
543 #define TCNT0_7_REG          TCNT0
544
545 /* MCUCSR */
546 #define ISC2_REG             MCUCSR
547 #define PORF_REG             MCUCSR
548 #define EXTRF_REG            MCUCSR
549 #define BORF_REG             MCUCSR
550 #define WDRF_REG             MCUCSR
551 #define JTRF_REG             MCUCSR
552 #define JTD_REG              MCUCSR
553
554 /* TWAR */
555 #define TWGCE_REG            TWAR
556 #define TWA0_REG             TWAR
557 #define TWA1_REG             TWAR
558 #define TWA2_REG             TWAR
559 #define TWA3_REG             TWAR
560 #define TWA4_REG             TWAR
561 #define TWA5_REG             TWAR
562 #define TWA6_REG             TWAR
563
564 /* TCCR2 */
565 #define CS20_REG             TCCR2
566 #define CS21_REG             TCCR2
567 #define CS22_REG             TCCR2
568 #define WGM21_REG            TCCR2
569 #define COM20_REG            TCCR2
570 #define COM21_REG            TCCR2
571 #define WGM20_REG            TCCR2
572 #define FOC2_REG             TCCR2
573
574 /* TIFR */
575 #define TOV0_REG             TIFR
576 #define OCF0_REG             TIFR
577 #define TOV2_REG             TIFR
578 #define OCF2_REG             TIFR
579 #define TOV1_REG             TIFR
580 #define OCF1B_REG            TIFR
581 #define OCF1A_REG            TIFR
582 #define ICF1_REG             TIFR
583
584 /* EEARH */
585 #define EEAR8_REG            EEARH
586 #define EEAR9_REG            EEARH
587
588 /* TCNT2 */
589 #define TCNT2_0_REG          TCNT2
590 #define TCNT2_1_REG          TCNT2
591 #define TCNT2_2_REG          TCNT2
592 #define TCNT2_3_REG          TCNT2
593 #define TCNT2_4_REG          TCNT2
594 #define TCNT2_5_REG          TCNT2
595 #define TCNT2_6_REG          TCNT2
596 #define TCNT2_7_REG          TCNT2
597
598 /* EEARL */
599 #define EEAR00_REG           EEARL
600 #define EEAR1_REG            EEARL
601 #define EEAR2_REG            EEARL
602 #define EEAR3_REG            EEARL
603 #define EEAR4_REG            EEARL
604 #define EEAR5_REG            EEARL
605 #define EEAR6_REG            EEARL
606 #define EEAR7_REG            EEARL
607
608 /* TWSR */
609 #define TWPS0_REG            TWSR
610 #define TWPS1_REG            TWSR
611 #define TWS3_REG             TWSR
612 #define TWS4_REG             TWSR
613 #define TWS5_REG             TWSR
614 #define TWS6_REG             TWSR
615 #define TWS7_REG             TWSR
616
617 /* PINC */
618 #define PINC0_REG            PINC
619 #define PINC1_REG            PINC
620 #define PINC2_REG            PINC
621 #define PINC3_REG            PINC
622 #define PINC4_REG            PINC
623 #define PINC5_REG            PINC
624 #define PINC6_REG            PINC
625 #define PINC7_REG            PINC
626
627 /* PINB */
628 #define PINB0_REG            PINB
629 #define PINB1_REG            PINB
630 #define PINB2_REG            PINB
631 #define PINB3_REG            PINB
632 #define PINB4_REG            PINB
633 #define PINB5_REG            PINB
634 #define PINB6_REG            PINB
635 #define PINB7_REG            PINB
636
637 /* PINA */
638 #define PINA0_REG            PINA
639 #define PINA1_REG            PINA
640 #define PINA2_REG            PINA
641 #define PINA3_REG            PINA
642 #define PINA4_REG            PINA
643 #define PINA5_REG            PINA
644 #define PINA6_REG            PINA
645 #define PINA7_REG            PINA
646
647 /* MCUCR */
648 #define ISC00_REG            MCUCR
649 #define ISC01_REG            MCUCR
650 #define ISC10_REG            MCUCR
651 #define ISC11_REG            MCUCR
652 #define SM0_REG              MCUCR
653 #define SM1_REG              MCUCR
654 #define SM2_REG              MCUCR
655 #define SE_REG               MCUCR
656
657 /* OCR1AH */
658 #define OCR1AH0_REG          OCR1AH
659 #define OCR1AH1_REG          OCR1AH
660 #define OCR1AH2_REG          OCR1AH
661 #define OCR1AH3_REG          OCR1AH
662 #define OCR1AH4_REG          OCR1AH
663 #define OCR1AH5_REG          OCR1AH
664 #define OCR1AH6_REG          OCR1AH
665 #define OCR1AH7_REG          OCR1AH
666
667 /* OCR1AL */
668 #define OCR1AL0_REG          OCR1AL
669 #define OCR1AL1_REG          OCR1AL
670 #define OCR1AL2_REG          OCR1AL
671 #define OCR1AL3_REG          OCR1AL
672 #define OCR1AL4_REG          OCR1AL
673 #define OCR1AL5_REG          OCR1AL
674 #define OCR1AL6_REG          OCR1AL
675 #define OCR1AL7_REG          OCR1AL
676
677 /* SPCR */
678 #define SPR0_REG             SPCR
679 #define SPR1_REG             SPCR
680 #define CPHA_REG             SPCR
681 #define CPOL_REG             SPCR
682 #define MSTR_REG             SPCR
683 #define DORD_REG             SPCR
684 #define SPE_REG              SPCR
685 #define SPIE_REG             SPCR
686
687 /* ASSR */
688 #define TCR2UB_REG           ASSR
689 #define OCR2UB_REG           ASSR
690 #define TCN2UB_REG           ASSR
691 #define AS2_REG              ASSR
692
693 /* OCR0 */
694 #define OCR0_0_REG           OCR0
695 #define OCR0_1_REG           OCR0
696 #define OCR0_2_REG           OCR0
697 #define OCR0_3_REG           OCR0
698 #define OCR0_4_REG           OCR0
699 #define OCR0_5_REG           OCR0
700 #define OCR0_6_REG           OCR0
701 #define OCR0_7_REG           OCR0
702
703 /* OCR2 */
704 #define OCR2_0_REG           OCR2
705 #define OCR2_1_REG           OCR2
706 #define OCR2_2_REG           OCR2
707 #define OCR2_3_REG           OCR2
708 #define OCR2_4_REG           OCR2
709 #define OCR2_5_REG           OCR2
710 #define OCR2_6_REG           OCR2
711 #define OCR2_7_REG           OCR2
712
713 /* ICR1L */
714 #define ICR1L0_REG           ICR1L
715 #define ICR1L1_REG           ICR1L
716 #define ICR1L2_REG           ICR1L
717 #define ICR1L3_REG           ICR1L
718 #define ICR1L4_REG           ICR1L
719 #define ICR1L5_REG           ICR1L
720 #define ICR1L6_REG           ICR1L
721 #define ICR1L7_REG           ICR1L
722
723 /* pins mapping */
724 #define ADC0_PORT PORTA
725 #define ADC0_BIT 0
726
727 #define ADC1_PORT PORTA
728 #define ADC1_BIT 1
729
730 #define ADC2_PORT PORTA
731 #define ADC2_BIT 2
732
733 #define ADC3_PORT PORTA
734 #define ADC3_BIT 3
735
736 #define ADC4_PORT PORTA
737 #define ADC4_BIT 4
738
739 #define ADc5_PORT PORTA
740 #define ADc5_BIT 5
741
742 #define ADC6_PORT PORTA
743 #define ADC6_BIT 6
744
745 #define ADC7_PORT PORTA
746 #define ADC7_BIT 7
747
748 #define XCK_PORT PORTB
749 #define XCK_BIT 0
750 #define T0_PORT PORTB
751 #define T0_BIT 0
752
753 #define T1_PORT PORTB
754 #define T1_BIT 1
755
756 #define AIN0_PORT PORTB
757 #define AIN0_BIT 2
758 #define INT2_PORT PORTB
759 #define INT2_BIT 2
760
761 #define AIN1_PORT PORTB
762 #define AIN1_BIT 3
763 #define OC0_PORT PORTB
764 #define OC0_BIT 3
765
766 #define SS_PORT PORTB
767 #define SS_BIT 4
768
769 #define MOSI_PORT PORTB
770 #define MOSI_BIT 5
771
772 #define MISO_PORT PORTB
773 #define MISO_BIT 6
774
775
776 #define SCL_PORT PORTC
777 #define SCL_BIT 0
778
779 #define SDA_PORT PORTC
780 #define SDA_BIT 1
781
782 #define TMS_PORT PORTC
783 #define TMS_BIT 2
784
785 #define TCK_PORT PORTC
786 #define TCK_BIT 3
787
788 #define TDO_PORT PORTC
789 #define TDO_BIT 4
790
791 #define TDI_PORT PORTC
792 #define TDI_BIT 5
793
794 #define TOSC1_PORT PORTC
795 #define TOSC1_BIT 6
796
797 #define TOSC2_PORT PORTC
798 #define TOSC2_BIT 7
799
800 #define RXD_PORT PORTD
801 #define RXD_BIT 0
802
803 #define TXD_PORT PORTD
804 #define TXD_BIT 1
805
806 #define INT0_PORT PORTD
807 #define INT0_BIT 2
808
809 #define INT1_PORT PORTD
810 #define INT1_BIT 3
811
812 #define OC1B_PORT PORTD
813 #define OC1B_BIT 4
814
815 #define OC1A_PORT PORTD
816 #define OC1A_BIT 5
817
818 #define ICP_PORT PORTD
819 #define ICP_BIT 6
820
821 #define OC2_PORT PORTD
822 #define OC2_BIT 7
823
824