include/aversive/parts/ATtiny22.h

   1 /*
   2  *  Copyright Droids Corporation, Microb Technology, Eirbot (2009)
   3  *
   4  *  This program is free software; you can redistribute it and/or modify
   5  *  it under the terms of the GNU General Public License as published by
   6  *  the Free Software Foundation; either version 2 of the License, or
   7  *  (at your option) any later version.
   8  *
   9  *  This program is distributed in the hope that it will be useful,
  10  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  *  GNU General Public License for more details.
  13  *
  14  *  You should have received a copy of the GNU General Public License
  15  *  along with this program; if not, write to the Free Software
  16  *  Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  17  *
  18  *  Revision : $Id $
  19  *
  20  */
  21
  22 /* WARNING : this file is automatically generated by scripts.
  23  * You should not edit it. If you find something wrong in it,
  24  * write to zer0@droids-corp.org */
  25
  26
  27 /* prescalers timer 0 */
  28 #define TIMER0_PRESCALER_DIV_0          0
  29 #define TIMER0_PRESCALER_DIV_1          1
  30 #define TIMER0_PRESCALER_DIV_8          2
  31 #define TIMER0_PRESCALER_DIV_64         3
  32 #define TIMER0_PRESCALER_DIV_256        4
  33 #define TIMER0_PRESCALER_DIV_1024       5
  34 #define TIMER0_PRESCALER_DIV_FALL       6
  35 #define TIMER0_PRESCALER_DIV_RISE       7
  36
  37 #define TIMER0_PRESCALER_REG_0          0
  38 #define TIMER0_PRESCALER_REG_1          1
  39 #define TIMER0_PRESCALER_REG_2          8
  40 #define TIMER0_PRESCALER_REG_3          64
  41 #define TIMER0_PRESCALER_REG_4          256
  42 #define TIMER0_PRESCALER_REG_5          1024
  43 #define TIMER0_PRESCALER_REG_6          -1
  44 #define TIMER0_PRESCALER_REG_7          -2
  45
  46
  47 /* available timers */
  48 #define TIMER0_AVAILABLE
  49
  50 /* overflow interrupt number */
  51 #define SIG_OVERFLOW0_NUM 0
  52 #define SIG_OVERFLOW_TOTAL_NUM 1
  53
  54 /* output compare interrupt number */
  55 #define SIG_OUTPUT_COMPARE_TOTAL_NUM 0
  56
  57 /* Pwm nums */
  58 #define PWM_TOTAL_NUM 0
  59
  60 /* input capture interrupt number */
  61 #define SIG_INPUT_CAPTURE_TOTAL_NUM 0
  62
  63
  64 /* TIMSK */
  65 #define TOIE0_REG            TIMSK
  66
  67 /* WDTCR */
  68 #define WDP0_REG             WDTCR
  69 #define WDP1_REG             WDTCR
  70 #define WDP2_REG             WDTCR
  71 #define WDE_REG              WDTCR
  72 #define WDTOE_REG            WDTCR
  73
  74 /* EECR */
  75 #define EERE_REG             EECR
  76 #define EEWE_REG             EECR
  77 #define EEMWE_REG            EECR
  78
  79 /* PINB */
  80 #define PINB0_REG            PINB
  81 #define PINB1_REG            PINB
  82 #define PINB2_REG            PINB
  83 #define PINB3_REG            PINB
  84 #define PINB4_REG            PINB
  85
  86 /* EEAR */
  87 #define EEAR0_REG            EEAR
  88 #define EEAR1_REG            EEAR
  89 #define EEAR2_REG            EEAR
  90 #define EEAR3_REG            EEAR
  91 #define EEAR4_REG            EEAR
  92 #define EEAR5_REG            EEAR
  93 #define EEAR6_REG            EEAR
  94 #define EEAR7_REG            EEAR
  95
  96 /* PORTB */
  97 #define PORTB0_REG           PORTB
  98 #define PORTB1_REG           PORTB
  99 #define PORTB2_REG           PORTB
 100 #define PORTB3_REG           PORTB
 101 #define PORTB4_REG           PORTB
 102
 103 /* TCCR0 */
 104 #define CS00_REG             TCCR0
 105 #define CS01_REG             TCCR0
 106 #define CS02_REG             TCCR0
 107
 108 /* MCUCR */
 109 #define ISC00_REG            MCUCR
 110 #define ISC01_REG            MCUCR
 111 #define SM_REG               MCUCR
 112 #define SE_REG               MCUCR
 113
 114 /* DDRB */
 115 #define DDB0_REG             DDRB
 116 #define DDB1_REG             DDRB
 117 #define DDB2_REG             DDRB
 118 #define DDB3_REG             DDRB
 119 #define DDB4_REG             DDRB
 120
 121 /* TCNT0 */
 122 #define TCNT00_REG           TCNT0
 123 #define TCNT01_REG           TCNT0
 124 #define TCNT02_REG           TCNT0
 125 #define TCNT03_REG           TCNT0
 126 #define TCNT04_REG           TCNT0
 127 #define TCNT05_REG           TCNT0
 128 #define TCNT06_REG           TCNT0
 129 #define TCNT07_REG           TCNT0
 130
 131 /* SPL */
 132 #define SP0_REG              SPL
 133 #define SP1_REG              SPL
 134 #define SP2_REG              SPL
 135 #define SP3_REG              SPL
 136 #define SP4_REG              SPL
 137 #define SP5_REG              SPL
 138 #define SP6_REG              SPL
 139 #define SP7_REG              SPL
 140
 141 /* EEDR */
 142 #define EEDR0_REG            EEDR
 143 #define EEDR1_REG            EEDR
 144 #define EEDR2_REG            EEDR
 145 #define EEDR3_REG            EEDR
 146 #define EEDR4_REG            EEDR
 147 #define EEDR5_REG            EEDR
 148 #define EEDR6_REG            EEDR
 149 #define EEDR7_REG            EEDR
 150
 151 /* SREG */
 152 #define C_REG                SREG
 153 #define Z_REG                SREG
 154 #define N_REG                SREG
 155 #define V_REG                SREG
 156 #define S_REG                SREG
 157 #define H_REG                SREG
 158 #define T_REG                SREG
 159 #define I_REG                SREG
 160
 161 /* TIFR */
 162 #define TOV0_REG             TIFR
 163
 164 /* MCUSR */
 165 #define PORF_REG             MCUSR
 166 #define EXTRF_REG            MCUSR
 167
 168 /* pins mapping */
 169 #define MOSI_PORT PORTB
 170 #define MOSI_BIT 0
 171
 172 #define MISO_PORT PORTB
 173 #define MISO_BIT 1
 174 #define INT0_PORT PORTB
 175 #define INT0_BIT 1
 176
 177 #define SCK_PORT PORTB
 178 #define SCK_BIT 2
 179 #define T0_PORT PORTB
 180 #define T0_BIT 2
 181
 182 #define CLOCK_PORT PORTB
 183 #define CLOCK_BIT 3
 184
 185
 186