lib/librte_pmd_ixgbe/ixgbe/ixgbe_type.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2001-2012, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _IXGBE_TYPE_H_
  35 #define _IXGBE_TYPE_H_
  36
  37 #include "ixgbe_osdep.h"
  38
  39
  40 /* Vendor ID */
  41 #define IXGBE_INTEL_VENDOR_ID   0x8086
  42
  43 /* Device IDs */
  44 #define IXGBE_DEV_ID_82598               0x10B6
  45 #define IXGBE_DEV_ID_82598_BX            0x1508
  46 #define IXGBE_DEV_ID_82598AF_DUAL_PORT   0x10C6
  47 #define IXGBE_DEV_ID_82598AF_SINGLE_PORT 0x10C7
  48 #define IXGBE_DEV_ID_82598AT             0x10C8
  49 #define IXGBE_DEV_ID_82598AT2            0x150B
  50 #define IXGBE_DEV_ID_82598EB_SFP_LOM     0x10DB
  51 #define IXGBE_DEV_ID_82598EB_CX4         0x10DD
  52 #define IXGBE_DEV_ID_82598_CX4_DUAL_PORT 0x10EC
  53 #define IXGBE_DEV_ID_82598_DA_DUAL_PORT  0x10F1
  54 #define IXGBE_DEV_ID_82598_SR_DUAL_PORT_EM      0x10E1
  55 #define IXGBE_DEV_ID_82598EB_XF_LR       0x10F4
  56 #define IXGBE_DEV_ID_82599_KX4  0x10F7
  57 #define IXGBE_DEV_ID_82599_KX4_MEZZ      0x1514
  58 #define IXGBE_DEV_ID_82599_KR   0x1517
  59 #define IXGBE_DEV_ID_82599_COMBO_BACKPLANE      0x10F8
  60 #define IXGBE_SUBDEV_ID_82599_KX4_KR_MEZZ       0x000C
  61 #define IXGBE_DEV_ID_82599_CX4  0x10F9
  62 #define IXGBE_DEV_ID_82599_SFP  0x10FB
  63 #define IXGBE_SUBDEV_ID_82599_SFP        0x11A9
  64 #define IXGBE_DEV_ID_82599_BACKPLANE_FCOE       0x152A
  65 #define IXGBE_DEV_ID_82599_SFP_FCOE      0x1529
  66 #define IXGBE_DEV_ID_82599_SFP_EM        0x1507
  67 #define IXGBE_DEV_ID_82599EN_SFP         0x1557
  68 #define IXGBE_DEV_ID_82599_XAUI_LOM      0x10FC
  69 #define IXGBE_DEV_ID_82599_T3_LOM        0x151C
  70 #define IXGBE_DEV_ID_82599_VF   0x10ED
  71 #define IXGBE_DEV_ID_X540_VF    0x1515
  72 #define IXGBE_DEV_ID_X540T      0x1528
  73
  74 /* General Registers */
  75 #define IXGBE_CTRL      0x00000
  76 #define IXGBE_STATUS    0x00008
  77 #define IXGBE_CTRL_EXT  0x00018
  78 #define IXGBE_ESDP      0x00020
  79 #define IXGBE_EODSDP    0x00028
  80 #define IXGBE_I2CCTL    0x00028
  81 #define IXGBE_PHY_GPIO          0x00028
  82 #define IXGBE_MAC_GPIO          0x00030
  83 #define IXGBE_PHYINT_STATUS0    0x00100
  84 #define IXGBE_PHYINT_STATUS1    0x00104
  85 #define IXGBE_PHYINT_STATUS2    0x00108
  86 #define IXGBE_LEDCTL    0x00200
  87 #define IXGBE_FRTIMER   0x00048
  88 #define IXGBE_TCPTIMER  0x0004C
  89 #define IXGBE_CORESPARE 0x00600
  90 #define IXGBE_EXVET     0x05078
  91
  92 /* NVM Registers */
  93 #define IXGBE_EEC       0x10010
  94 #define IXGBE_EERD      0x10014
  95 #define IXGBE_EEWR      0x10018
  96 #define IXGBE_FLA       0x1001C
  97 #define IXGBE_EEMNGCTL  0x10110
  98 #define IXGBE_EEMNGDATA 0x10114
  99 #define IXGBE_FLMNGCTL  0x10118
 100 #define IXGBE_FLMNGDATA 0x1011C
 101 #define IXGBE_FLMNGCNT  0x10120
 102 #define IXGBE_FLOP      0x1013C
 103 #define IXGBE_GRC       0x10200
 104 #define IXGBE_SRAMREL   0x10210
 105 #define IXGBE_PHYDBG    0x10218
 106
 107 /* General Receive Control */
 108 #define IXGBE_GRC_MNG   0x00000001 /* Manageability Enable */
 109 #define IXGBE_GRC_APME  0x00000002 /* APM enabled in EEPROM */
 110
 111 #define IXGBE_VPDDIAG0  0x10204
 112 #define IXGBE_VPDDIAG1  0x10208
 113
 114 /* I2CCTL Bit Masks */
 115 #define IXGBE_I2C_CLK_IN        0x00000001
 116 #define IXGBE_I2C_CLK_OUT       0x00000002
 117 #define IXGBE_I2C_DATA_IN       0x00000004
 118 #define IXGBE_I2C_DATA_OUT      0x00000008
 119 #define IXGBE_I2C_THERMAL_SENSOR_ADDR 0xF8
 120
 121 /* Interrupt Registers */
 122 #define IXGBE_EICR      0x00800
 123 #define IXGBE_EICS      0x00808
 124 #define IXGBE_EIMS      0x00880
 125 #define IXGBE_EIMC      0x00888
 126 #define IXGBE_EIAC      0x00810
 127 #define IXGBE_EIAM      0x00890
 128 #define IXGBE_EICS_EX(_i)       (0x00A90 + (_i) * 4)
 129 #define IXGBE_EIMS_EX(_i)       (0x00AA0 + (_i) * 4)
 130 #define IXGBE_EIMC_EX(_i)       (0x00AB0 + (_i) * 4)
 131 #define IXGBE_EIAM_EX(_i)       (0x00AD0 + (_i) * 4)
 132 /* 82599 EITR is only 12 bits, with the lower 3 always zero */
 133 /*
 134  * 82598 EITR is 16 bits but set the limits based on the max
 135  * supported by all ixgbe hardware
 136  */
 137 #define IXGBE_MAX_INT_RATE      488281
 138 #define IXGBE_MIN_INT_RATE      956
 139 #define IXGBE_MAX_EITR          0x00000FF8
 140 #define IXGBE_MIN_EITR          8
 141 #define IXGBE_EITR(_i)  (((_i) <= 23) ? (0x00820 + ((_i) * 4)) : \
 142                          (0x012300 + (((_i) - 24) * 4)))
 143 #define IXGBE_EITR_ITR_INT_MASK 0x00000FF8
 144 #define IXGBE_EITR_LLI_MOD      0x00008000
 145 #define IXGBE_EITR_CNT_WDIS     0x80000000
 146 #define IXGBE_IVAR(_i)  (0x00900 + ((_i) * 4)) /* 24 at 0x900-0x960 */
 147 #define IXGBE_IVAR_MISC 0x00A00 /* misc MSI-X interrupt causes */
 148 #define IXGBE_EITRSEL   0x00894
 149 #define IXGBE_MSIXT     0x00000 /* MSI-X Table. 0x0000 - 0x01C */
 150 #define IXGBE_MSIXPBA   0x02000 /* MSI-X Pending bit array */
 151 #define IXGBE_PBACL(_i) (((_i) == 0) ? (0x11068) : (0x110C0 + ((_i) * 4)))
 152 #define IXGBE_GPIE      0x00898
 153
 154 /* Flow Control Registers */
 155 #define IXGBE_FCADBUL   0x03210
 156 #define IXGBE_FCADBUH   0x03214
 157 #define IXGBE_FCAMACL   0x04328
 158 #define IXGBE_FCAMACH   0x0432C
 159 #define IXGBE_FCRTH_82599(_i) (0x03260 + ((_i) * 4)) /* 8 of these (0-7) */
 160 #define IXGBE_FCRTL_82599(_i) (0x03220 + ((_i) * 4)) /* 8 of these (0-7) */
 161 #define IXGBE_PFCTOP    0x03008
 162 #define IXGBE_FCTTV(_i) (0x03200 + ((_i) * 4)) /* 4 of these (0-3) */
 163 #define IXGBE_FCRTL(_i) (0x03220 + ((_i) * 8)) /* 8 of these (0-7) */
 164 #define IXGBE_FCRTH(_i) (0x03260 + ((_i) * 8)) /* 8 of these (0-7) */
 165 #define IXGBE_FCRTV     0x032A0
 166 #define IXGBE_FCCFG     0x03D00
 167 #define IXGBE_TFCS      0x0CE00
 168
 169 /* Receive DMA Registers */
 170 #define IXGBE_RDBAL(_i) (((_i) < 64) ? (0x01000 + ((_i) * 0x40)) : \
 171                          (0x0D000 + ((_i - 64) * 0x40)))
 172 #define IXGBE_RDBAH(_i) (((_i) < 64) ? (0x01004 + ((_i) * 0x40)) : \
 173                          (0x0D004 + ((_i - 64) * 0x40)))
 174 #define IXGBE_RDLEN(_i) (((_i) < 64) ? (0x01008 + ((_i) * 0x40)) : \
 175                          (0x0D008 + ((_i - 64) * 0x40)))
 176 #define IXGBE_RDH(_i)   (((_i) < 64) ? (0x01010 + ((_i) * 0x40)) : \
 177                          (0x0D010 + ((_i - 64) * 0x40)))
 178 #define IXGBE_RDT(_i)   (((_i) < 64) ? (0x01018 + ((_i) * 0x40)) : \
 179                          (0x0D018 + ((_i - 64) * 0x40)))
 180 #define IXGBE_RXDCTL(_i) (((_i) < 64) ? (0x01028 + ((_i) * 0x40)) : \
 181                           (0x0D028 + ((_i - 64) * 0x40)))
 182 #define IXGBE_RSCCTL(_i) (((_i) < 64) ? (0x0102C + ((_i) * 0x40)) : \
 183                           (0x0D02C + ((_i - 64) * 0x40)))
 184 #define IXGBE_RSCDBU     0x03028
 185 #define IXGBE_RDDCC      0x02F20
 186 #define IXGBE_RXMEMWRAP  0x03190
 187 #define IXGBE_STARCTRL   0x03024
 188 /*
 189  * Split and Replication Receive Control Registers
 190  * 00-15 : 0x02100 + n*4
 191  * 16-64 : 0x01014 + n*0x40
 192  * 64-127: 0x0D014 + (n-64)*0x40
 193  */
 194 #define IXGBE_SRRCTL(_i) (((_i) <= 15) ? (0x02100 + ((_i) * 4)) : \
 195                           (((_i) < 64) ? (0x01014 + ((_i) * 0x40)) : \
 196                           (0x0D014 + ((_i - 64) * 0x40))))
 197 /*
 198  * Rx DCA Control Register:
 199  * 00-15 : 0x02200 + n*4
 200  * 16-64 : 0x0100C + n*0x40
 201  * 64-127: 0x0D00C + (n-64)*0x40
 202  */
 203 #define IXGBE_DCA_RXCTRL(_i)    (((_i) <= 15) ? (0x02200 + ((_i) * 4)) : \
 204                                  (((_i) < 64) ? (0x0100C + ((_i) * 0x40)) : \
 205                                  (0x0D00C + ((_i - 64) * 0x40))))
 206 #define IXGBE_RDRXCTL           0x02F00
 207 #define IXGBE_RDRXCTL_RSC_PUSH  0x80
 208 /* 8 of these 0x03C00 - 0x03C1C */
 209 #define IXGBE_RXPBSIZE(_i)      (0x03C00 + ((_i) * 4))
 210 #define IXGBE_RXCTRL    0x03000
 211 #define IXGBE_DROPEN    0x03D04
 212 #define IXGBE_RXPBSIZE_SHIFT 10
 213
 214 /* Receive Registers */
 215 #define IXGBE_RXCSUM    0x05000
 216 #define IXGBE_RFCTL     0x05008
 217 #define IXGBE_DRECCCTL  0x02F08
 218 #define IXGBE_DRECCCTL_DISABLE 0
 219 #define IXGBE_DRECCCTL2 0x02F8C
 220
 221 /* Multicast Table Array - 128 entries */
 222 #define IXGBE_MTA(_i)   (0x05200 + ((_i) * 4))
 223 #define IXGBE_RAL(_i)   (((_i) <= 15) ? (0x05400 + ((_i) * 8)) : \
 224                          (0x0A200 + ((_i) * 8)))
 225 #define IXGBE_RAH(_i)   (((_i) <= 15) ? (0x05404 + ((_i) * 8)) : \
 226                          (0x0A204 + ((_i) * 8)))
 227 #define IXGBE_MPSAR_LO(_i) (0x0A600 + ((_i) * 8))
 228 #define IXGBE_MPSAR_HI(_i) (0x0A604 + ((_i) * 8))
 229 /* Packet split receive type */
 230 #define IXGBE_PSRTYPE(_i)    (((_i) <= 15) ? (0x05480 + ((_i) * 4)) : \
 231                               (0x0EA00 + ((_i) * 4)))
 232 /* array of 4096 1-bit vlan filters */
 233 #define IXGBE_VFTA(_i)  (0x0A000 + ((_i) * 4))
 234 /*array of 4096 4-bit vlan vmdq indices */
 235 #define IXGBE_VFTAVIND(_j, _i)  (0x0A200 + ((_j) * 0x200) + ((_i) * 4))
 236 #define IXGBE_FCTRL     0x05080
 237 #define IXGBE_VLNCTRL   0x05088
 238 #define IXGBE_MCSTCTRL  0x05090
 239 #define IXGBE_MRQC      0x05818
 240 #define IXGBE_SAQF(_i)  (0x0E000 + ((_i) * 4)) /* Source Address Queue Filter */
 241 #define IXGBE_DAQF(_i)  (0x0E200 + ((_i) * 4)) /* Dest. Address Queue Filter */
 242 #define IXGBE_SDPQF(_i) (0x0E400 + ((_i) * 4)) /* Src Dest. Addr Queue Filter */
 243 #define IXGBE_FTQF(_i)  (0x0E600 + ((_i) * 4)) /* Five Tuple Queue Filter */
 244 #define IXGBE_ETQF(_i)  (0x05128 + ((_i) * 4)) /* EType Queue Filter */
 245 #define IXGBE_ETQS(_i)  (0x0EC00 + ((_i) * 4)) /* EType Queue Select */
 246 #define IXGBE_SYNQF     0x0EC30 /* SYN Packet Queue Filter */
 247 #define IXGBE_RQTC      0x0EC70
 248 #define IXGBE_MTQC      0x08120
 249 #define IXGBE_VLVF(_i)  (0x0F100 + ((_i) * 4))  /* 64 of these (0-63) */
 250 #define IXGBE_VLVFB(_i) (0x0F200 + ((_i) * 4))  /* 128 of these (0-127) */
 251 #define IXGBE_VMVIR(_i) (0x08000 + ((_i) * 4))  /* 64 of these (0-63) */
 252 #define IXGBE_VT_CTL         0x051B0
 253 #define IXGBE_PFMAILBOX(_i)  (0x04B00 + (4 * (_i))) /* 64 total */
 254 /* 64 Mailboxes, 16 DW each */
 255 #define IXGBE_PFMBMEM(_i)       (0x13000 + (64 * (_i)))
 256 #define IXGBE_PFMBICR(_i)    (0x00710 + (4 * (_i))) /* 4 total */
 257 #define IXGBE_PFMBIMR(_i)    (0x00720 + (4 * (_i))) /* 4 total */
 258 #define IXGBE_VFRE(_i)       (0x051E0 + ((_i) * 4))
 259 #define IXGBE_VFTE(_i)       (0x08110 + ((_i) * 4))
 260 #define IXGBE_VMECM(_i)      (0x08790 + ((_i) * 4))
 261 #define IXGBE_QDE            0x2F04
 262 #define IXGBE_VMTXSW(_i)     (0x05180 + ((_i) * 4)) /* 2 total */
 263 #define IXGBE_VMOLR(_i)      (0x0F000 + ((_i) * 4)) /* 64 total */
 264 #define IXGBE_UTA(_i)        (0x0F400 + ((_i) * 4))
 265 #define IXGBE_MRCTL(_i)      (0x0F600 + ((_i) * 4))
 266 #define IXGBE_VMRVLAN(_i)    (0x0F610 + ((_i) * 4))
 267 #define IXGBE_VMRVM(_i)      (0x0F630 + ((_i) * 4))
 268 #define IXGBE_L34T_IMIR(_i)  (0x0E800 + ((_i) * 4)) /*128 of these (0-127)*/
 269 #define IXGBE_RXFECCERR0         0x051B8
 270 #define IXGBE_LLITHRESH 0x0EC90
 271 #define IXGBE_IMIR(_i)  (0x05A80 + ((_i) * 4))  /* 8 of these (0-7) */
 272 #define IXGBE_IMIREXT(_i)       (0x05AA0 + ((_i) * 4))  /* 8 of these (0-7) */
 273 #define IXGBE_IMIRVP    0x05AC0
 274 #define IXGBE_VMD_CTL   0x0581C
 275 #define IXGBE_RETA(_i)  (0x05C00 + ((_i) * 4))  /* 32 of these (0-31) */
 276 #define IXGBE_RSSRK(_i) (0x05C80 + ((_i) * 4))  /* 10 of these (0-9) */
 277
 278 /* Flow Director registers */
 279 #define IXGBE_FDIRCTRL  0x0EE00
 280 #define IXGBE_FDIRHKEY  0x0EE68
 281 #define IXGBE_FDIRSKEY  0x0EE6C
 282 #define IXGBE_FDIRDIP4M 0x0EE3C
 283 #define IXGBE_FDIRSIP4M 0x0EE40
 284 #define IXGBE_FDIRTCPM  0x0EE44
 285 #define IXGBE_FDIRUDPM  0x0EE48
 286 #define IXGBE_FDIRIP6M  0x0EE74
 287 #define IXGBE_FDIRM     0x0EE70
 288
 289 /* Flow Director Stats registers */
 290 #define IXGBE_FDIRFREE  0x0EE38
 291 #define IXGBE_FDIRLEN   0x0EE4C
 292 #define IXGBE_FDIRUSTAT 0x0EE50
 293 #define IXGBE_FDIRFSTAT 0x0EE54
 294 #define IXGBE_FDIRMATCH 0x0EE58
 295 #define IXGBE_FDIRMISS  0x0EE5C
 296
 297 /* Flow Director Programming registers */
 298 #define IXGBE_FDIRSIPv6(_i) (0x0EE0C + ((_i) * 4)) /* 3 of these (0-2) */
 299 #define IXGBE_FDIRIPSA      0x0EE18
 300 #define IXGBE_FDIRIPDA      0x0EE1C
 301 #define IXGBE_FDIRPORT      0x0EE20
 302 #define IXGBE_FDIRVLAN      0x0EE24
 303 #define IXGBE_FDIRHASH      0x0EE28
 304 #define IXGBE_FDIRCMD       0x0EE2C
 305
 306 /* Transmit DMA registers */
 307 #define IXGBE_TDBAL(_i)         (0x06000 + ((_i) * 0x40)) /* 32 of them (0-31)*/
 308 #define IXGBE_TDBAH(_i) (0x06004 + ((_i) * 0x40))
 309 #define IXGBE_TDLEN(_i) (0x06008 + ((_i) * 0x40))
 310 #define IXGBE_TDH(_i)   (0x06010 + ((_i) * 0x40))
 311 #define IXGBE_TDT(_i)   (0x06018 + ((_i) * 0x40))
 312 #define IXGBE_TXDCTL(_i) (0x06028 + ((_i) * 0x40))
 313 #define IXGBE_TDWBAL(_i) (0x06038 + ((_i) * 0x40))
 314 #define IXGBE_TDWBAH(_i) (0x0603C + ((_i) * 0x40))
 315 #define IXGBE_DTXCTL    0x07E00
 316
 317 #define IXGBE_DMATXCTL          0x04A80
 318 #define IXGBE_PFVFSPOOF(_i)     (0x08200 + ((_i) * 4)) /* 8 of these 0 - 7 */
 319 #define IXGBE_PFDTXGSWC         0x08220
 320 #define IXGBE_DTXMXSZRQ         0x08100
 321 #define IXGBE_DTXTCPFLGL        0x04A88
 322 #define IXGBE_DTXTCPFLGH        0x04A8C
 323 #define IXGBE_LBDRPEN           0x0CA00
 324 #define IXGBE_TXPBTHRESH(_i)    (0x04950 + ((_i) * 4)) /* 8 of these 0 - 7 */
 325
 326 #define IXGBE_DMATXCTL_TE       0x1 /* Transmit Enable */
 327 #define IXGBE_DMATXCTL_NS       0x2 /* No Snoop LSO hdr buffer */
 328 #define IXGBE_DMATXCTL_GDV      0x8 /* Global Double VLAN */
 329 #define IXGBE_DMATXCTL_VT_SHIFT 16  /* VLAN EtherType */
 330
 331 #define IXGBE_PFDTXGSWC_VT_LBEN 0x1 /* Local L2 VT switch enable */
 332
 333 /* Anti-spoofing defines */
 334 #define IXGBE_SPOOF_MACAS_MASK          0xFF
 335 #define IXGBE_SPOOF_VLANAS_MASK         0xFF00
 336 #define IXGBE_SPOOF_VLANAS_SHIFT        8
 337 #define IXGBE_PFVFSPOOF_REG_COUNT       8
 338 /* 16 of these (0-15) */
 339 #define IXGBE_DCA_TXCTRL(_i)            (0x07200 + ((_i) * 4))
 340 /* Tx DCA Control register : 128 of these (0-127) */
 341 #define IXGBE_DCA_TXCTRL_82599(_i)  (0x0600C + ((_i) * 0x40))
 342 #define IXGBE_TIPG      0x0CB00
 343 #define IXGBE_TXPBSIZE(_i)      (0x0CC00 + ((_i) * 4)) /* 8 of these */
 344 #define IXGBE_MNGTXMAP  0x0CD10
 345 #define IXGBE_TIPG_FIBER_DEFAULT 3
 346 #define IXGBE_TXPBSIZE_SHIFT    10
 347
 348 /* Wake up registers */
 349 #define IXGBE_WUC       0x05800
 350 #define IXGBE_WUFC      0x05808
 351 #define IXGBE_WUS       0x05810
 352 #define IXGBE_IPAV      0x05838
 353 #define IXGBE_IP4AT     0x05840 /* IPv4 table 0x5840-0x5858 */
 354 #define IXGBE_IP6AT     0x05880 /* IPv6 table 0x5880-0x588F */
 355
 356 #define IXGBE_WUPL      0x05900
 357 #define IXGBE_WUPM      0x05A00 /* wake up pkt memory 0x5A00-0x5A7C */
 358 #define IXGBE_FHFT(_n)     (0x09000 + (_n * 0x100)) /* Flex host filter table */
 359 /* Ext Flexible Host Filter Table */
 360 #define IXGBE_FHFT_EXT(_n)      (0x09800 + (_n * 0x100))
 361
 362 #define IXGBE_FLEXIBLE_FILTER_COUNT_MAX         4
 363 #define IXGBE_EXT_FLEXIBLE_FILTER_COUNT_MAX     2
 364
 365 /* Each Flexible Filter is at most 128 (0x80) bytes in length */
 366 #define IXGBE_FLEXIBLE_FILTER_SIZE_MAX  128
 367 #define IXGBE_FHFT_LENGTH_OFFSET        0xFC  /* Length byte in FHFT */
 368 #define IXGBE_FHFT_LENGTH_MASK          0x0FF /* Length in lower byte */
 369
 370 /* Definitions for power management and wakeup registers */
 371 /* Wake Up Control */
 372 #define IXGBE_WUC_PME_EN     0x00000002 /* PME Enable */
 373 #define IXGBE_WUC_PME_STATUS 0x00000004 /* PME Status */
 374 #define IXGBE_WUC_WKEN       0x00000010 /* Enable PE_WAKE_N pin assertion  */
 375
 376 /* Wake Up Filter Control */
 377 #define IXGBE_WUFC_LNKC 0x00000001 /* Link Status Change Wakeup Enable */
 378 #define IXGBE_WUFC_MAG  0x00000002 /* Magic Packet Wakeup Enable */
 379 #define IXGBE_WUFC_EX   0x00000004 /* Directed Exact Wakeup Enable */
 380 #define IXGBE_WUFC_MC   0x00000008 /* Directed Multicast Wakeup Enable */
 381 #define IXGBE_WUFC_BC   0x00000010 /* Broadcast Wakeup Enable */
 382 #define IXGBE_WUFC_ARP  0x00000020 /* ARP Request Packet Wakeup Enable */
 383 #define IXGBE_WUFC_IPV4 0x00000040 /* Directed IPv4 Packet Wakeup Enable */
 384 #define IXGBE_WUFC_IPV6 0x00000080 /* Directed IPv6 Packet Wakeup Enable */
 385 #define IXGBE_WUFC_MNG  0x00000100 /* Directed Mgmt Packet Wakeup Enable */
 386
 387 #define IXGBE_WUFC_IGNORE_TCO   0x00008000 /* Ignore WakeOn TCO packets */
 388 #define IXGBE_WUFC_FLX0 0x00010000 /* Flexible Filter 0 Enable */
 389 #define IXGBE_WUFC_FLX1 0x00020000 /* Flexible Filter 1 Enable */
 390 #define IXGBE_WUFC_FLX2 0x00040000 /* Flexible Filter 2 Enable */
 391 #define IXGBE_WUFC_FLX3 0x00080000 /* Flexible Filter 3 Enable */
 392 #define IXGBE_WUFC_FLX4 0x00100000 /* Flexible Filter 4 Enable */
 393 #define IXGBE_WUFC_FLX5 0x00200000 /* Flexible Filter 5 Enable */
 394 #define IXGBE_WUFC_FLX_FILTERS     0x000F0000 /* Mask for 4 flex filters */
 395 /* Mask for Ext. flex filters */
 396 #define IXGBE_WUFC_EXT_FLX_FILTERS      0x00300000
 397 #define IXGBE_WUFC_ALL_FILTERS     0x003F00FF /* Mask for all wakeup filters */
 398 #define IXGBE_WUFC_FLX_OFFSET      16 /* Offset to the Flexible Filters bits */
 399
 400 /* Wake Up Status */
 401 #define IXGBE_WUS_LNKC  IXGBE_WUFC_LNKC
 402 #define IXGBE_WUS_MAG   IXGBE_WUFC_MAG
 403 #define IXGBE_WUS_EX    IXGBE_WUFC_EX
 404 #define IXGBE_WUS_MC    IXGBE_WUFC_MC
 405 #define IXGBE_WUS_BC    IXGBE_WUFC_BC
 406 #define IXGBE_WUS_ARP   IXGBE_WUFC_ARP
 407 #define IXGBE_WUS_IPV4  IXGBE_WUFC_IPV4
 408 #define IXGBE_WUS_IPV6  IXGBE_WUFC_IPV6
 409 #define IXGBE_WUS_MNG   IXGBE_WUFC_MNG
 410 #define IXGBE_WUS_FLX0  IXGBE_WUFC_FLX0
 411 #define IXGBE_WUS_FLX1  IXGBE_WUFC_FLX1
 412 #define IXGBE_WUS_FLX2  IXGBE_WUFC_FLX2
 413 #define IXGBE_WUS_FLX3  IXGBE_WUFC_FLX3
 414 #define IXGBE_WUS_FLX4  IXGBE_WUFC_FLX4
 415 #define IXGBE_WUS_FLX5  IXGBE_WUFC_FLX5
 416 #define IXGBE_WUS_FLX_FILTERS  IXGBE_WUFC_FLX_FILTERS
 417
 418 /* Wake Up Packet Length */
 419 #define IXGBE_WUPL_LENGTH_MASK 0xFFFF
 420
 421 /* DCB registers */
 422 #define MAX_TRAFFIC_CLASS 8
 423 #define IXGBE_RMCS      0x03D00
 424 #define IXGBE_DPMCS     0x07F40
 425 #define IXGBE_PDPMCS    0x0CD00
 426 #define IXGBE_RUPPBMR   0x050A0
 427 #define IXGBE_RT2CR(_i) (0x03C20 + ((_i) * 4)) /* 8 of these (0-7) */
 428 #define IXGBE_RT2SR(_i) (0x03C40 + ((_i) * 4)) /* 8 of these (0-7) */
 429 #define IXGBE_TDTQ2TCCR(_i)     (0x0602C + ((_i) * 0x40)) /* 8 of these (0-7) */
 430 #define IXGBE_TDTQ2TCSR(_i)     (0x0622C + ((_i) * 0x40)) /* 8 of these (0-7) */
 431 #define IXGBE_TDPT2TCCR(_i)     (0x0CD20 + ((_i) * 4)) /* 8 of these (0-7) */
 432 #define IXGBE_TDPT2TCSR(_i)     (0x0CD40 + ((_i) * 4)) /* 8 of these (0-7) */
 433
 434
 435 /* Security Control Registers */
 436 #define IXGBE_SECTXCTRL         0x08800
 437 #define IXGBE_SECTXSTAT         0x08804
 438 #define IXGBE_SECTXBUFFAF       0x08808
 439 #define IXGBE_SECTXMINIFG       0x08810
 440 #define IXGBE_SECRXCTRL         0x08D00
 441 #define IXGBE_SECRXSTAT         0x08D04
 442
 443 /* Security Bit Fields and Masks */
 444 #define IXGBE_SECTXCTRL_SECTX_DIS       0x00000001
 445 #define IXGBE_SECTXCTRL_TX_DIS          0x00000002
 446 #define IXGBE_SECTXCTRL_STORE_FORWARD   0x00000004
 447
 448 #define IXGBE_SECTXSTAT_SECTX_RDY       0x00000001
 449 #define IXGBE_SECTXSTAT_ECC_TXERR       0x00000002
 450
 451 #define IXGBE_SECRXCTRL_SECRX_DIS       0x00000001
 452 #define IXGBE_SECRXCTRL_RX_DIS          0x00000002
 453
 454 #define IXGBE_SECRXSTAT_SECRX_RDY       0x00000001
 455 #define IXGBE_SECRXSTAT_ECC_RXERR       0x00000002
 456
 457 /* LinkSec (MacSec) Registers */
 458 #define IXGBE_LSECTXCAP         0x08A00
 459 #define IXGBE_LSECRXCAP         0x08F00
 460 #define IXGBE_LSECTXCTRL        0x08A04
 461 #define IXGBE_LSECTXSCL         0x08A08 /* SCI Low */
 462 #define IXGBE_LSECTXSCH         0x08A0C /* SCI High */
 463 #define IXGBE_LSECTXSA          0x08A10
 464 #define IXGBE_LSECTXPN0         0x08A14
 465 #define IXGBE_LSECTXPN1         0x08A18
 466 #define IXGBE_LSECTXKEY0(_n)    (0x08A1C + (4 * (_n))) /* 4 of these (0-3) */
 467 #define IXGBE_LSECTXKEY1(_n)    (0x08A2C + (4 * (_n))) /* 4 of these (0-3) */
 468 #define IXGBE_LSECRXCTRL        0x08F04
 469 #define IXGBE_LSECRXSCL         0x08F08
 470 #define IXGBE_LSECRXSCH         0x08F0C
 471 #define IXGBE_LSECRXSA(_i)      (0x08F10 + (4 * (_i))) /* 2 of these (0-1) */
 472 #define IXGBE_LSECRXPN(_i)      (0x08F18 + (4 * (_i))) /* 2 of these (0-1) */
 473 #define IXGBE_LSECRXKEY(_n, _m) (0x08F20 + ((0x10 * (_n)) + (4 * (_m))))
 474 #define IXGBE_LSECTXUT          0x08A3C /* OutPktsUntagged */
 475 #define IXGBE_LSECTXPKTE        0x08A40 /* OutPktsEncrypted */
 476 #define IXGBE_LSECTXPKTP        0x08A44 /* OutPktsProtected */
 477 #define IXGBE_LSECTXOCTE        0x08A48 /* OutOctetsEncrypted */
 478 #define IXGBE_LSECTXOCTP        0x08A4C /* OutOctetsProtected */
 479 #define IXGBE_LSECRXUT          0x08F40 /* InPktsUntagged/InPktsNoTag */
 480 #define IXGBE_LSECRXOCTD        0x08F44 /* InOctetsDecrypted */
 481 #define IXGBE_LSECRXOCTV        0x08F48 /* InOctetsValidated */
 482 #define IXGBE_LSECRXBAD         0x08F4C /* InPktsBadTag */
 483 #define IXGBE_LSECRXNOSCI       0x08F50 /* InPktsNoSci */
 484 #define IXGBE_LSECRXUNSCI       0x08F54 /* InPktsUnknownSci */
 485 #define IXGBE_LSECRXUNCH        0x08F58 /* InPktsUnchecked */
 486 #define IXGBE_LSECRXDELAY       0x08F5C /* InPktsDelayed */
 487 #define IXGBE_LSECRXLATE        0x08F60 /* InPktsLate */
 488 #define IXGBE_LSECRXOK(_n)      (0x08F64 + (0x04 * (_n))) /* InPktsOk */
 489 #define IXGBE_LSECRXINV(_n)     (0x08F6C + (0x04 * (_n))) /* InPktsInvalid */
 490 #define IXGBE_LSECRXNV(_n)      (0x08F74 + (0x04 * (_n))) /* InPktsNotValid */
 491 #define IXGBE_LSECRXUNSA        0x08F7C /* InPktsUnusedSa */
 492 #define IXGBE_LSECRXNUSA        0x08F80 /* InPktsNotUsingSa */
 493
 494 /* LinkSec (MacSec) Bit Fields and Masks */
 495 #define IXGBE_LSECTXCAP_SUM_MASK        0x00FF0000
 496 #define IXGBE_LSECTXCAP_SUM_SHIFT       16
 497 #define IXGBE_LSECRXCAP_SUM_MASK        0x00FF0000
 498 #define IXGBE_LSECRXCAP_SUM_SHIFT       16
 499
 500 #define IXGBE_LSECTXCTRL_EN_MASK        0x00000003
 501 #define IXGBE_LSECTXCTRL_DISABLE        0x0
 502 #define IXGBE_LSECTXCTRL_AUTH           0x1
 503 #define IXGBE_LSECTXCTRL_AUTH_ENCRYPT   0x2
 504 #define IXGBE_LSECTXCTRL_AISCI          0x00000020
 505 #define IXGBE_LSECTXCTRL_PNTHRSH_MASK   0xFFFFFF00
 506 #define IXGBE_LSECTXCTRL_RSV_MASK       0x000000D8
 507
 508 #define IXGBE_LSECRXCTRL_EN_MASK        0x0000000C
 509 #define IXGBE_LSECRXCTRL_EN_SHIFT       2
 510 #define IXGBE_LSECRXCTRL_DISABLE        0x0
 511 #define IXGBE_LSECRXCTRL_CHECK          0x1
 512 #define IXGBE_LSECRXCTRL_STRICT         0x2
 513 #define IXGBE_LSECRXCTRL_DROP           0x3
 514 #define IXGBE_LSECRXCTRL_PLSH           0x00000040
 515 #define IXGBE_LSECRXCTRL_RP             0x00000080
 516 #define IXGBE_LSECRXCTRL_RSV_MASK       0xFFFFFF33
 517
 518 /* IpSec Registers */
 519 #define IXGBE_IPSTXIDX          0x08900
 520 #define IXGBE_IPSTXSALT         0x08904
 521 #define IXGBE_IPSTXKEY(_i)      (0x08908 + (4 * (_i))) /* 4 of these (0-3) */
 522 #define IXGBE_IPSRXIDX          0x08E00
 523 #define IXGBE_IPSRXIPADDR(_i)   (0x08E04 + (4 * (_i))) /* 4 of these (0-3) */
 524 #define IXGBE_IPSRXSPI          0x08E14
 525 #define IXGBE_IPSRXIPIDX        0x08E18
 526 #define IXGBE_IPSRXKEY(_i)      (0x08E1C + (4 * (_i))) /* 4 of these (0-3) */
 527 #define IXGBE_IPSRXSALT         0x08E2C
 528 #define IXGBE_IPSRXMOD          0x08E30
 529
 530 #define IXGBE_SECTXCTRL_STORE_FORWARD_ENABLE    0x4
 531
 532 /* DCB registers */
 533 #define IXGBE_RTRPCS      0x02430
 534 #define IXGBE_RTTDCS      0x04900
 535 #define IXGBE_RTTDCS_ARBDIS     0x00000040 /* DCB arbiter disable */
 536 #define IXGBE_RTTPCS      0x0CD00
 537 #define IXGBE_RTRUP2TC    0x03020
 538 #define IXGBE_RTTUP2TC    0x0C800
 539 #define IXGBE_RTRPT4C(_i) (0x02140 + ((_i) * 4)) /* 8 of these (0-7) */
 540 #define IXGBE_TXLLQ(_i)   (0x082E0 + ((_i) * 4)) /* 4 of these (0-3) */
 541 #define IXGBE_RTRPT4S(_i) (0x02160 + ((_i) * 4)) /* 8 of these (0-7) */
 542 #define IXGBE_RTTDT2C(_i) (0x04910 + ((_i) * 4)) /* 8 of these (0-7) */
 543 #define IXGBE_RTTDT2S(_i) (0x04930 + ((_i) * 4)) /* 8 of these (0-7) */
 544 #define IXGBE_RTTPT2C(_i) (0x0CD20 + ((_i) * 4)) /* 8 of these (0-7) */
 545 #define IXGBE_RTTPT2S(_i) (0x0CD40 + ((_i) * 4)) /* 8 of these (0-7) */
 546 #define IXGBE_RTTDQSEL    0x04904
 547 #define IXGBE_RTTDT1C     0x04908
 548 #define IXGBE_RTTDT1S     0x0490C
 549 #define IXGBE_RTTDTECC    0x04990
 550 #define IXGBE_RTTDTECC_NO_BCN   0x00000100
 551
 552 #define IXGBE_RTTBCNRC    0x04984
 553 #define IXGBE_RTTBCNRC_RS_ENA           0x80000000
 554 #define IXGBE_RTTBCNRC_RF_DEC_MASK      0x00003FFF
 555 #define IXGBE_RTTBCNRC_RF_INT_SHIFT     14
 556 #define IXGBE_RTTBCNRC_RF_INT_MASK \
 557         (IXGBE_RTTBCNRC_RF_DEC_MASK << IXGBE_RTTBCNRC_RF_INT_SHIFT)
 558 #define IXGBE_RTTBCNRM    0x04980
 559
 560 /* BCN (for DCB) Registers */
 561 #define IXGBE_RTTBCNRS    0x04988
 562 #define IXGBE_RTTBCNCR    0x08B00
 563 #define IXGBE_RTTBCNACH   0x08B04
 564 #define IXGBE_RTTBCNACL   0x08B08
 565 #define IXGBE_RTTBCNTG    0x04A90
 566 #define IXGBE_RTTBCNIDX   0x08B0C
 567 #define IXGBE_RTTBCNCP    0x08B10
 568 #define IXGBE_RTFRTIMER   0x08B14
 569 #define IXGBE_RTTBCNRTT   0x05150
 570 #define IXGBE_RTTBCNRD    0x0498C
 571
 572
 573 /* FCoE DMA Context Registers */
 574 #define IXGBE_FCPTRL    0x02410 /* FC User Desc. PTR Low */
 575 #define IXGBE_FCPTRH    0x02414 /* FC USer Desc. PTR High */
 576 #define IXGBE_FCBUFF    0x02418 /* FC Buffer Control */
 577 #define IXGBE_FCDMARW   0x02420 /* FC Receive DMA RW */
 578 #define IXGBE_FCINVST0          0x03FC0 /* FC Invalid DMA Context Status Reg 0*/
 579 #define IXGBE_FCINVST(_i)       (IXGBE_FCINVST0 + ((_i) * 4))
 580 #define IXGBE_FCBUFF_VALID      (1 << 0)   /* DMA Context Valid */
 581 #define IXGBE_FCBUFF_BUFFSIZE   (3 << 3)   /* User Buffer Size */
 582 #define IXGBE_FCBUFF_WRCONTX    (1 << 7)   /* 0: Initiator, 1: Target */
 583 #define IXGBE_FCBUFF_BUFFCNT    0x0000ff00 /* Number of User Buffers */
 584 #define IXGBE_FCBUFF_OFFSET     0xffff0000 /* User Buffer Offset */
 585 #define IXGBE_FCBUFF_BUFFSIZE_SHIFT  3
 586 #define IXGBE_FCBUFF_BUFFCNT_SHIFT   8
 587 #define IXGBE_FCBUFF_OFFSET_SHIFT    16
 588 #define IXGBE_FCDMARW_WE        (1 << 14)   /* Write enable */
 589 #define IXGBE_FCDMARW_RE        (1 << 15)   /* Read enable */
 590 #define IXGBE_FCDMARW_FCOESEL   0x000001ff  /* FC X_ID: 11 bits */
 591 #define IXGBE_FCDMARW_LASTSIZE  0xffff0000  /* Last User Buffer Size */
 592 #define IXGBE_FCDMARW_LASTSIZE_SHIFT 16
 593 /* FCoE SOF/EOF */
 594 #define IXGBE_TEOFF     0x04A94 /* Tx FC EOF */
 595 #define IXGBE_TSOFF     0x04A98 /* Tx FC SOF */
 596 #define IXGBE_REOFF     0x05158 /* Rx FC EOF */
 597 #define IXGBE_RSOFF     0x051F8 /* Rx FC SOF */
 598 /* FCoE Filter Context Registers */
 599 #define IXGBE_FCFLT     0x05108 /* FC FLT Context */
 600 #define IXGBE_FCFLTRW   0x05110 /* FC Filter RW Control */
 601 #define IXGBE_FCPARAM   0x051d8 /* FC Offset Parameter */
 602 #define IXGBE_FCFLT_VALID       (1 << 0)   /* Filter Context Valid */
 603 #define IXGBE_FCFLT_FIRST       (1 << 1)   /* Filter First */
 604 #define IXGBE_FCFLT_SEQID       0x00ff0000 /* Sequence ID */
 605 #define IXGBE_FCFLT_SEQCNT      0xff000000 /* Sequence Count */
 606 #define IXGBE_FCFLTRW_RVALDT    (1 << 13)  /* Fast Re-Validation */
 607 #define IXGBE_FCFLTRW_WE        (1 << 14)  /* Write Enable */
 608 #define IXGBE_FCFLTRW_RE        (1 << 15)  /* Read Enable */
 609 /* FCoE Receive Control */
 610 #define IXGBE_FCRXCTRL  0x05100 /* FC Receive Control */
 611 #define IXGBE_FCRXCTRL_FCOELLI  (1 << 0)   /* Low latency interrupt */
 612 #define IXGBE_FCRXCTRL_SAVBAD   (1 << 1)   /* Save Bad Frames */
 613 #define IXGBE_FCRXCTRL_FRSTRDH  (1 << 2)   /* EN 1st Read Header */
 614 #define IXGBE_FCRXCTRL_LASTSEQH (1 << 3)   /* EN Last Header in Seq */
 615 #define IXGBE_FCRXCTRL_ALLH     (1 << 4)   /* EN All Headers */
 616 #define IXGBE_FCRXCTRL_FRSTSEQH (1 << 5)   /* EN 1st Seq. Header */
 617 #define IXGBE_FCRXCTRL_ICRC     (1 << 6)   /* Ignore Bad FC CRC */
 618 #define IXGBE_FCRXCTRL_FCCRCBO  (1 << 7)   /* FC CRC Byte Ordering */
 619 #define IXGBE_FCRXCTRL_FCOEVER  0x00000f00 /* FCoE Version: 4 bits */
 620 #define IXGBE_FCRXCTRL_FCOEVER_SHIFT 8
 621 /* FCoE Redirection */
 622 #define IXGBE_FCRECTL   0x0ED00 /* FC Redirection Control */
 623 #define IXGBE_FCRETA0   0x0ED10 /* FC Redirection Table 0 */
 624 #define IXGBE_FCRETA(_i)        (IXGBE_FCRETA0 + ((_i) * 4)) /* FCoE Redir */
 625 #define IXGBE_FCRECTL_ENA       0x1        /* FCoE Redir Table Enable */
 626 #define IXGBE_FCRETASEL_ENA     0x2        /* FCoE FCRETASEL bit */
 627 #define IXGBE_FCRETA_SIZE       8          /* Max entries in FCRETA */
 628 #define IXGBE_FCRETA_ENTRY_MASK 0x0000007f /* 7 bits for the queue index */
 629
 630 /* Stats registers */
 631 #define IXGBE_CRCERRS   0x04000
 632 #define IXGBE_ILLERRC   0x04004
 633 #define IXGBE_ERRBC     0x04008
 634 #define IXGBE_MSPDC     0x04010
 635 #define IXGBE_MPC(_i)   (0x03FA0 + ((_i) * 4)) /* 8 of these 3FA0-3FBC*/
 636 #define IXGBE_MLFC      0x04034
 637 #define IXGBE_MRFC      0x04038
 638 #define IXGBE_RLEC      0x04040
 639 #define IXGBE_LXONTXC   0x03F60
 640 #define IXGBE_LXONRXC   0x0CF60
 641 #define IXGBE_LXOFFTXC  0x03F68
 642 #define IXGBE_LXOFFRXC  0x0CF68
 643 #define IXGBE_LXONRXCNT 0x041A4
 644 #define IXGBE_LXOFFRXCNT 0x041A8
 645 #define IXGBE_PXONRXCNT(_i)     (0x04140 + ((_i) * 4)) /* 8 of these */
 646 #define IXGBE_PXOFFRXCNT(_i)    (0x04160 + ((_i) * 4)) /* 8 of these */
 647 #define IXGBE_PXON2OFFCNT(_i)   (0x03240 + ((_i) * 4)) /* 8 of these */
 648 #define IXGBE_PXONTXC(_i)       (0x03F00 + ((_i) * 4)) /* 8 of these 3F00-3F1C*/
 649 #define IXGBE_PXONRXC(_i)       (0x0CF00 + ((_i) * 4)) /* 8 of these CF00-CF1C*/
 650 #define IXGBE_PXOFFTXC(_i)      (0x03F20 + ((_i) * 4)) /* 8 of these 3F20-3F3C*/
 651 #define IXGBE_PXOFFRXC(_i)      (0x0CF20 + ((_i) * 4)) /* 8 of these CF20-CF3C*/
 652 #define IXGBE_PRC64     0x0405C
 653 #define IXGBE_PRC127    0x04060
 654 #define IXGBE_PRC255    0x04064
 655 #define IXGBE_PRC511    0x04068
 656 #define IXGBE_PRC1023   0x0406C
 657 #define IXGBE_PRC1522   0x04070
 658 #define IXGBE_GPRC      0x04074
 659 #define IXGBE_BPRC      0x04078
 660 #define IXGBE_MPRC      0x0407C
 661 #define IXGBE_GPTC      0x04080
 662 #define IXGBE_GORCL     0x04088
 663 #define IXGBE_GORCH     0x0408C
 664 #define IXGBE_GOTCL     0x04090
 665 #define IXGBE_GOTCH     0x04094
 666 #define IXGBE_RNBC(_i)  (0x03FC0 + ((_i) * 4)) /* 8 of these 3FC0-3FDC*/
 667 #define IXGBE_RUC       0x040A4
 668 #define IXGBE_RFC       0x040A8
 669 #define IXGBE_ROC       0x040AC
 670 #define IXGBE_RJC       0x040B0
 671 #define IXGBE_MNGPRC    0x040B4
 672 #define IXGBE_MNGPDC    0x040B8
 673 #define IXGBE_MNGPTC    0x0CF90
 674 #define IXGBE_TORL      0x040C0
 675 #define IXGBE_TORH      0x040C4
 676 #define IXGBE_TPR       0x040D0
 677 #define IXGBE_TPT       0x040D4
 678 #define IXGBE_PTC64     0x040D8
 679 #define IXGBE_PTC127    0x040DC
 680 #define IXGBE_PTC255    0x040E0
 681 #define IXGBE_PTC511    0x040E4
 682 #define IXGBE_PTC1023   0x040E8
 683 #define IXGBE_PTC1522   0x040EC
 684 #define IXGBE_MPTC      0x040F0
 685 #define IXGBE_BPTC      0x040F4
 686 #define IXGBE_XEC       0x04120
 687 #define IXGBE_SSVPC     0x08780
 688
 689 #define IXGBE_RQSMR(_i) (0x02300 + ((_i) * 4))
 690 #define IXGBE_TQSMR(_i) (((_i) <= 7) ? (0x07300 + ((_i) * 4)) : \
 691                          (0x08600 + ((_i) * 4)))
 692 #define IXGBE_TQSM(_i)  (0x08600 + ((_i) * 4))
 693
 694 #define IXGBE_QPRC(_i) (0x01030 + ((_i) * 0x40)) /* 16 of these */
 695 #define IXGBE_QPTC(_i) (0x06030 + ((_i) * 0x40)) /* 16 of these */
 696 #define IXGBE_QBRC(_i) (0x01034 + ((_i) * 0x40)) /* 16 of these */
 697 #define IXGBE_QBTC(_i) (0x06034 + ((_i) * 0x40)) /* 16 of these */
 698 #define IXGBE_QBRC_L(_i) (0x01034 + ((_i) * 0x40)) /* 16 of these */
 699 #define IXGBE_QBRC_H(_i) (0x01038 + ((_i) * 0x40)) /* 16 of these */
 700 #define IXGBE_QPRDC(_i) (0x01430 + ((_i) * 0x40)) /* 16 of these */
 701 #define IXGBE_QBTC_L(_i) (0x08700 + ((_i) * 0x8)) /* 16 of these */
 702 #define IXGBE_QBTC_H(_i) (0x08704 + ((_i) * 0x8)) /* 16 of these */
 703 #define IXGBE_FCCRC             0x05118 /* Num of Good Eth CRC w/ Bad FC CRC */
 704 #define IXGBE_FCOERPDC  0x0241C /* FCoE Rx Packets Dropped Count */
 705 #define IXGBE_FCLAST    0x02424 /* FCoE Last Error Count */
 706 #define IXGBE_FCOEPRC   0x02428 /* Number of FCoE Packets Received */
 707 #define IXGBE_FCOEDWRC  0x0242C /* Number of FCoE DWords Received */
 708 #define IXGBE_FCOEPTC   0x08784 /* Number of FCoE Packets Transmitted */
 709 #define IXGBE_FCOEDWTC  0x08788 /* Number of FCoE DWords Transmitted */
 710 #define IXGBE_FCCRC_CNT_MASK    0x0000FFFF /* CRC_CNT: bit 0 - 15 */
 711 #define IXGBE_FCLAST_CNT_MASK   0x0000FFFF /* Last_CNT: bit 0 - 15 */
 712 #define IXGBE_O2BGPTC   0x041C4
 713 #define IXGBE_O2BSPC    0x087B0
 714 #define IXGBE_B2OSPC    0x041C0
 715 #define IXGBE_B2OGPRC   0x02F90
 716 #define IXGBE_BUPRC     0x04180
 717 #define IXGBE_BMPRC     0x04184
 718 #define IXGBE_BBPRC     0x04188
 719 #define IXGBE_BUPTC     0x0418C
 720 #define IXGBE_BMPTC     0x04190
 721 #define IXGBE_BBPTC     0x04194
 722 #define IXGBE_BCRCERRS  0x04198
 723 #define IXGBE_BXONRXC   0x0419C
 724 #define IXGBE_BXOFFRXC  0x041E0
 725 #define IXGBE_BXONTXC   0x041E4
 726 #define IXGBE_BXOFFTXC  0x041E8
 727 #define IXGBE_PCRC8ECL  0x0E810
 728 #define IXGBE_PCRC8ECH  0x0E811
 729 #define IXGBE_PCRC8ECH_MASK     0x1F
 730 #define IXGBE_LDPCECL   0x0E820
 731 #define IXGBE_LDPCECH   0x0E821
 732
 733 /* Management */
 734 #define IXGBE_MAVTV(_i) (0x05010 + ((_i) * 4)) /* 8 of these (0-7) */
 735 #define IXGBE_MFUTP(_i) (0x05030 + ((_i) * 4)) /* 8 of these (0-7) */
 736 #define IXGBE_MANC      0x05820
 737 #define IXGBE_MFVAL     0x05824
 738 #define IXGBE_MANC2H    0x05860
 739 #define IXGBE_MDEF(_i)  (0x05890 + ((_i) * 4)) /* 8 of these (0-7) */
 740 #define IXGBE_MIPAF     0x058B0
 741 #define IXGBE_MMAL(_i)  (0x05910 + ((_i) * 8)) /* 4 of these (0-3) */
 742 #define IXGBE_MMAH(_i)  (0x05914 + ((_i) * 8)) /* 4 of these (0-3) */
 743 #define IXGBE_FTFT      0x09400 /* 0x9400-0x97FC */
 744 #define IXGBE_METF(_i)  (0x05190 + ((_i) * 4)) /* 4 of these (0-3) */
 745 #define IXGBE_MDEF_EXT(_i) (0x05160 + ((_i) * 4)) /* 8 of these (0-7) */
 746 #define IXGBE_LSWFW     0x15014
 747 #define IXGBE_BMCIP(_i) (0x05050 + ((_i) * 4)) /* 0x5050-0x505C */
 748 #define IXGBE_BMCIPVAL  0x05060
 749 #define IXGBE_BMCIP_IPADDR_TYPE         0x00000001
 750 #define IXGBE_BMCIP_IPADDR_VALID        0x00000002
 751
 752 /* Management Bit Fields and Masks */
 753 #define IXGBE_MANC_EN_BMC2OS    0x10000000 /* Ena BMC2OS and OS2BMC traffic */
 754 #define IXGBE_MANC_EN_BMC2OS_SHIFT      28
 755
 756 /* Firmware Semaphore Register */
 757 #define IXGBE_FWSM_MODE_MASK  0xE
 758
 759 /* ARC Subsystem registers */
 760 #define IXGBE_HICR      0x15F00
 761 #define IXGBE_FWSTS     0x15F0C
 762 #define IXGBE_HSMC0R    0x15F04
 763 #define IXGBE_HSMC1R    0x15F08
 764 #define IXGBE_SWSR      0x15F10
 765 #define IXGBE_HFDR      0x15FE8
 766 #define IXGBE_FLEX_MNG  0x15800 /* 0x15800 - 0x15EFC */
 767
 768 #define IXGBE_HICR_EN              0x01  /* Enable bit - RO */
 769 /* Driver sets this bit when done to put command in RAM */
 770 #define IXGBE_HICR_C               0x02
 771 #define IXGBE_HICR_SV              0x04  /* Status Validity */
 772 #define IXGBE_HICR_FW_RESET_ENABLE 0x40
 773 #define IXGBE_HICR_FW_RESET        0x80
 774
 775 /* PCI-E registers */
 776 #define IXGBE_GCR       0x11000
 777 #define IXGBE_GTV       0x11004
 778 #define IXGBE_FUNCTAG   0x11008
 779 #define IXGBE_GLT       0x1100C
 780 #define IXGBE_PCIEPIPEADR 0x11004
 781 #define IXGBE_PCIEPIPEDAT 0x11008
 782 #define IXGBE_GSCL_1    0x11010
 783 #define IXGBE_GSCL_2    0x11014
 784 #define IXGBE_GSCL_3    0x11018
 785 #define IXGBE_GSCL_4    0x1101C
 786 #define IXGBE_GSCN_0    0x11020
 787 #define IXGBE_GSCN_1    0x11024
 788 #define IXGBE_GSCN_2    0x11028
 789 #define IXGBE_GSCN_3    0x1102C
 790 #define IXGBE_FACTPS    0x10150
 791 #define IXGBE_PCIEANACTL  0x11040
 792 #define IXGBE_SWSM      0x10140
 793 #define IXGBE_FWSM      0x10148
 794 #define IXGBE_GSSR      0x10160
 795 #define IXGBE_MREVID    0x11064
 796 #define IXGBE_DCA_ID    0x11070
 797 #define IXGBE_DCA_CTRL  0x11074
 798 #define IXGBE_SWFW_SYNC IXGBE_GSSR
 799
 800 /* PCI-E registers 82599-Specific */
 801 #define IXGBE_GCR_EXT           0x11050
 802 #define IXGBE_GSCL_5_82599      0x11030
 803 #define IXGBE_GSCL_6_82599      0x11034
 804 #define IXGBE_GSCL_7_82599      0x11038
 805 #define IXGBE_GSCL_8_82599      0x1103C
 806 #define IXGBE_PHYADR_82599      0x11040
 807 #define IXGBE_PHYDAT_82599      0x11044
 808 #define IXGBE_PHYCTL_82599      0x11048
 809 #define IXGBE_PBACLR_82599      0x11068
 810 #define IXGBE_CIAA_82599        0x11088
 811 #define IXGBE_CIAD_82599        0x1108C
 812 #define IXGBE_PICAUSE           0x110B0
 813 #define IXGBE_PIENA             0x110B8
 814 #define IXGBE_CDQ_MBR_82599     0x110B4
 815 #define IXGBE_PCIESPARE         0x110BC
 816 #define IXGBE_MISC_REG_82599    0x110F0
 817 #define IXGBE_ECC_CTRL_0_82599  0x11100
 818 #define IXGBE_ECC_CTRL_1_82599  0x11104
 819 #define IXGBE_ECC_STATUS_82599  0x110E0
 820 #define IXGBE_BAR_CTRL_82599    0x110F4
 821
 822 /* PCI Express Control */
 823 #define IXGBE_GCR_CMPL_TMOUT_MASK       0x0000F000
 824 #define IXGBE_GCR_CMPL_TMOUT_10ms       0x00001000
 825 #define IXGBE_GCR_CMPL_TMOUT_RESEND     0x00010000
 826 #define IXGBE_GCR_CAP_VER2              0x00040000
 827
 828 #define IXGBE_GCR_EXT_MSIX_EN           0x80000000
 829 #define IXGBE_GCR_EXT_BUFFERS_CLEAR     0x40000000
 830 #define IXGBE_GCR_EXT_VT_MODE_16        0x00000001
 831 #define IXGBE_GCR_EXT_VT_MODE_32        0x00000002
 832 #define IXGBE_GCR_EXT_VT_MODE_64        0x00000003
 833 #define IXGBE_GCR_EXT_SRIOV             (IXGBE_GCR_EXT_MSIX_EN | \
 834                                          IXGBE_GCR_EXT_VT_MODE_64)
 835 /* Time Sync Registers */
 836 #define IXGBE_TSYNCRXCTL 0x05188 /* Rx Time Sync Control register - RW */
 837 #define IXGBE_TSYNCTXCTL 0x08C00 /* Tx Time Sync Control register - RW */
 838 #define IXGBE_RXSTMPL    0x051E8 /* Rx timestamp Low - RO */
 839 #define IXGBE_RXSTMPH    0x051A4 /* Rx timestamp High - RO */
 840 #define IXGBE_RXSATRL    0x051A0 /* Rx timestamp attribute low - RO */
 841 #define IXGBE_RXSATRH    0x051A8 /* Rx timestamp attribute high - RO */
 842 #define IXGBE_RXMTRL     0x05120 /* RX message type register low - RW */
 843 #define IXGBE_TXSTMPL    0x08C04 /* Tx timestamp value Low - RO */
 844 #define IXGBE_TXSTMPH    0x08C08 /* Tx timestamp value High - RO */
 845 #define IXGBE_SYSTIML    0x08C0C /* System time register Low - RO */
 846 #define IXGBE_SYSTIMH    0x08C10 /* System time register High - RO */
 847 #define IXGBE_TIMINCA    0x08C14 /* Increment attributes register - RW */
 848 #define IXGBE_TIMADJL    0x08C18 /* Time Adjustment Offset register Low - RW */
 849 #define IXGBE_TIMADJH    0x08C1C /* Time Adjustment Offset register High - RW */
 850 #define IXGBE_TSAUXC     0x08C20 /* TimeSync Auxiliary Control register - RW */
 851 #define IXGBE_TRGTTIML0  0x08C24 /* Target Time Register 0 Low - RW */
 852 #define IXGBE_TRGTTIMH0  0x08C28 /* Target Time Register 0 High - RW */
 853 #define IXGBE_TRGTTIML1  0x08C2C /* Target Time Register 1 Low - RW */
 854 #define IXGBE_TRGTTIMH1  0x08C30 /* Target Time Register 1 High - RW */
 855 #define IXGBE_FREQOUT0   0x08C34 /* Frequency Out 0 Control register - RW */
 856 #define IXGBE_FREQOUT1   0x08C38 /* Frequency Out 1 Control register - RW */
 857 #define IXGBE_AUXSTMPL0  0x08C3C /* Auxiliary Time Stamp 0 register Low - RO */
 858 #define IXGBE_AUXSTMPH0  0x08C40 /* Auxiliary Time Stamp 0 register High - RO */
 859 #define IXGBE_AUXSTMPL1  0x08C44 /* Auxiliary Time Stamp 1 register Low - RO */
 860 #define IXGBE_AUXSTMPH1  0x08C48 /* Auxiliary Time Stamp 1 register High - RO */
 861
 862 /* Diagnostic Registers */
 863 #define IXGBE_RDSTATCTL   0x02C20
 864 #define IXGBE_RDSTAT(_i)  (0x02C00 + ((_i) * 4)) /* 0x02C00-0x02C1C */
 865 #define IXGBE_RDHMPN      0x02F08
 866 #define IXGBE_RIC_DW(_i)  (0x02F10 + ((_i) * 4))
 867 #define IXGBE_RDPROBE     0x02F20
 868 #define IXGBE_RDMAM       0x02F30
 869 #define IXGBE_RDMAD       0x02F34
 870 #define IXGBE_TDSTATCTL   0x07C20
 871 #define IXGBE_TDSTAT(_i)  (0x07C00 + ((_i) * 4)) /* 0x07C00 - 0x07C1C */
 872 #define IXGBE_TDHMPN      0x07F08
 873 #define IXGBE_TDHMPN2     0x082FC
 874 #define IXGBE_TXDESCIC    0x082CC
 875 #define IXGBE_TIC_DW(_i)  (0x07F10 + ((_i) * 4))
 876 #define IXGBE_TIC_DW2(_i) (0x082B0 + ((_i) * 4))
 877 #define IXGBE_TDPROBE     0x07F20
 878 #define IXGBE_TXBUFCTRL   0x0C600
 879 #define IXGBE_TXBUFDATA0  0x0C610
 880 #define IXGBE_TXBUFDATA1  0x0C614
 881 #define IXGBE_TXBUFDATA2  0x0C618
 882 #define IXGBE_TXBUFDATA3  0x0C61C
 883 #define IXGBE_RXBUFCTRL   0x03600
 884 #define IXGBE_RXBUFDATA0  0x03610
 885 #define IXGBE_RXBUFDATA1  0x03614
 886 #define IXGBE_RXBUFDATA2  0x03618
 887 #define IXGBE_RXBUFDATA3  0x0361C
 888 #define IXGBE_PCIE_DIAG(_i)     (0x11090 + ((_i) * 4)) /* 8 of these */
 889 #define IXGBE_RFVAL     0x050A4
 890 #define IXGBE_MDFTC1    0x042B8
 891 #define IXGBE_MDFTC2    0x042C0
 892 #define IXGBE_MDFTFIFO1 0x042C4
 893 #define IXGBE_MDFTFIFO2 0x042C8
 894 #define IXGBE_MDFTS     0x042CC
 895 #define IXGBE_RXDATAWRPTR(_i)   (0x03700 + ((_i) * 4)) /* 8 of these 3700-370C*/
 896 #define IXGBE_RXDESCWRPTR(_i)   (0x03710 + ((_i) * 4)) /* 8 of these 3710-371C*/
 897 #define IXGBE_RXDATARDPTR(_i)   (0x03720 + ((_i) * 4)) /* 8 of these 3720-372C*/
 898 #define IXGBE_RXDESCRDPTR(_i)   (0x03730 + ((_i) * 4)) /* 8 of these 3730-373C*/
 899 #define IXGBE_TXDATAWRPTR(_i)   (0x0C700 + ((_i) * 4)) /* 8 of these C700-C70C*/
 900 #define IXGBE_TXDESCWRPTR(_i)   (0x0C710 + ((_i) * 4)) /* 8 of these C710-C71C*/
 901 #define IXGBE_TXDATARDPTR(_i)   (0x0C720 + ((_i) * 4)) /* 8 of these C720-C72C*/
 902 #define IXGBE_TXDESCRDPTR(_i)   (0x0C730 + ((_i) * 4)) /* 8 of these C730-C73C*/
 903 #define IXGBE_PCIEECCCTL 0x1106C
 904 #define IXGBE_RXWRPTR(_i)       (0x03100 + ((_i) * 4)) /* 8 of these 3100-310C*/
 905 #define IXGBE_RXUSED(_i)        (0x03120 + ((_i) * 4)) /* 8 of these 3120-312C*/
 906 #define IXGBE_RXRDPTR(_i)       (0x03140 + ((_i) * 4)) /* 8 of these 3140-314C*/
 907 #define IXGBE_RXRDWRPTR(_i)     (0x03160 + ((_i) * 4)) /* 8 of these 3160-310C*/
 908 #define IXGBE_TXWRPTR(_i)       (0x0C100 + ((_i) * 4)) /* 8 of these C100-C10C*/
 909 #define IXGBE_TXUSED(_i)        (0x0C120 + ((_i) * 4)) /* 8 of these C120-C12C*/
 910 #define IXGBE_TXRDPTR(_i)       (0x0C140 + ((_i) * 4)) /* 8 of these C140-C14C*/
 911 #define IXGBE_TXRDWRPTR(_i)     (0x0C160 + ((_i) * 4)) /* 8 of these C160-C10C*/
 912 #define IXGBE_PCIEECCCTL0 0x11100
 913 #define IXGBE_PCIEECCCTL1 0x11104
 914 #define IXGBE_RXDBUECC  0x03F70
 915 #define IXGBE_TXDBUECC  0x0CF70
 916 #define IXGBE_RXDBUEST 0x03F74
 917 #define IXGBE_TXDBUEST 0x0CF74
 918 #define IXGBE_PBTXECC   0x0C300
 919 #define IXGBE_PBRXECC   0x03300
 920 #define IXGBE_GHECCR    0x110B0
 921
 922 /* MAC Registers */
 923 #define IXGBE_PCS1GCFIG 0x04200
 924 #define IXGBE_PCS1GLCTL 0x04208
 925 #define IXGBE_PCS1GLSTA 0x0420C
 926 #define IXGBE_PCS1GDBG0 0x04210
 927 #define IXGBE_PCS1GDBG1 0x04214
 928 #define IXGBE_PCS1GANA  0x04218
 929 #define IXGBE_PCS1GANLP 0x0421C
 930 #define IXGBE_PCS1GANNP 0x04220
 931 #define IXGBE_PCS1GANLPNP 0x04224
 932 #define IXGBE_HLREG0    0x04240
 933 #define IXGBE_HLREG1    0x04244
 934 #define IXGBE_PAP       0x04248
 935 #define IXGBE_MACA      0x0424C
 936 #define IXGBE_APAE      0x04250
 937 #define IXGBE_ARD       0x04254
 938 #define IXGBE_AIS       0x04258
 939 #define IXGBE_MSCA      0x0425C
 940 #define IXGBE_MSRWD     0x04260
 941 #define IXGBE_MLADD     0x04264
 942 #define IXGBE_MHADD     0x04268
 943 #define IXGBE_MAXFRS    0x04268
 944 #define IXGBE_TREG      0x0426C
 945 #define IXGBE_PCSS1     0x04288
 946 #define IXGBE_PCSS2     0x0428C
 947 #define IXGBE_XPCSS     0x04290
 948 #define IXGBE_MFLCN     0x04294
 949 #define IXGBE_SERDESC   0x04298
 950 #define IXGBE_MACS      0x0429C
 951 #define IXGBE_AUTOC     0x042A0
 952 #define IXGBE_LINKS     0x042A4
 953 #define IXGBE_LINKS2    0x04324
 954 #define IXGBE_AUTOC2    0x042A8
 955 #define IXGBE_AUTOC3    0x042AC
 956 #define IXGBE_ANLP1     0x042B0
 957 #define IXGBE_ANLP2     0x042B4
 958 #define IXGBE_MACC      0x04330
 959 #define IXGBE_ATLASCTL  0x04800
 960 #define IXGBE_MMNGC     0x042D0
 961 #define IXGBE_ANLPNP1   0x042D4
 962 #define IXGBE_ANLPNP2   0x042D8
 963 #define IXGBE_KRPCSFC   0x042E0
 964 #define IXGBE_KRPCSS    0x042E4
 965 #define IXGBE_FECS1     0x042E8
 966 #define IXGBE_FECS2     0x042EC
 967 #define IXGBE_SMADARCTL 0x14F10
 968 #define IXGBE_MPVC      0x04318
 969 #define IXGBE_SGMIIC    0x04314
 970
 971 /* Statistics Registers */
 972 #define IXGBE_RXNFGPC      0x041B0
 973 #define IXGBE_RXNFGBCL     0x041B4
 974 #define IXGBE_RXNFGBCH     0x041B8
 975 #define IXGBE_RXDGPC       0x02F50
 976 #define IXGBE_RXDGBCL      0x02F54
 977 #define IXGBE_RXDGBCH      0x02F58
 978 #define IXGBE_RXDDGPC      0x02F5C
 979 #define IXGBE_RXDDGBCL     0x02F60
 980 #define IXGBE_RXDDGBCH     0x02F64
 981 #define IXGBE_RXLPBKGPC    0x02F68
 982 #define IXGBE_RXLPBKGBCL   0x02F6C
 983 #define IXGBE_RXLPBKGBCH   0x02F70
 984 #define IXGBE_RXDLPBKGPC   0x02F74
 985 #define IXGBE_RXDLPBKGBCL  0x02F78
 986 #define IXGBE_RXDLPBKGBCH  0x02F7C
 987 #define IXGBE_TXDGPC       0x087A0
 988 #define IXGBE_TXDGBCL      0x087A4
 989 #define IXGBE_TXDGBCH      0x087A8
 990
 991 #define IXGBE_RXDSTATCTRL 0x02F40
 992
 993 /* Copper Pond 2 link timeout */
 994 #define IXGBE_VALIDATE_LINK_READY_TIMEOUT 50
 995
 996 /* Omer CORECTL */
 997 #define IXGBE_CORECTL           0x014F00
 998 /* BARCTRL */
 999 #define IXGBE_BARCTRL               0x110F4
1000 #define IXGBE_BARCTRL_FLSIZE        0x0700
1001 #define IXGBE_BARCTRL_FLSIZE_SHIFT  8
1002 #define IXGBE_BARCTRL_CSRSIZE       0x2000
1003
1004 /* RSCCTL Bit Masks */
1005 #define IXGBE_RSCCTL_RSCEN          0x01
1006 #define IXGBE_RSCCTL_MAXDESC_1      0x00
1007 #define IXGBE_RSCCTL_MAXDESC_4      0x04
1008 #define IXGBE_RSCCTL_MAXDESC_8      0x08
1009 #define IXGBE_RSCCTL_MAXDESC_16     0x0C
1010 #define IXGBE_RSCCTL_TS_DIS     0x02
1011
1012 /* RSCDBU Bit Masks */
1013 #define IXGBE_RSCDBU_RSCSMALDIS_MASK    0x0000007F
1014 #define IXGBE_RSCDBU_RSCACKDIS          0x00000080
1015
1016 /* RDRXCTL Bit Masks */
1017 #define IXGBE_RDRXCTL_RDMTS_1_2         0x00000000 /* Rx Desc Min THLD Size */
1018 #define IXGBE_RDRXCTL_CRCSTRIP      0x00000002 /* CRC Strip */
1019 #define IXGBE_RDRXCTL_MVMEN         0x00000020
1020 #define IXGBE_RDRXCTL_DMAIDONE      0x00000008 /* DMA init cycle done */
1021 #define IXGBE_RDRXCTL_AGGDIS        0x00010000 /* Aggregation disable */
1022 #define IXGBE_RDRXCTL_RSCFRSTSIZE   0x003E0000 /* RSC First packet size */
1023 #define IXGBE_RDRXCTL_RSCLLIDIS         0x00800000 /* Disable RSC compl on LLI*/
1024 #define IXGBE_RDRXCTL_RSCACKC           0x02000000 /* must set 1 when RSC ena */
1025 #define IXGBE_RDRXCTL_FCOE_WRFIX        0x04000000 /* must set 1 when RSC ena */
1026
1027 /* RQTC Bit Masks and Shifts */
1028 #define IXGBE_RQTC_SHIFT_TC(_i)     ((_i) * 4)
1029 #define IXGBE_RQTC_TC0_MASK         (0x7 << 0)
1030 #define IXGBE_RQTC_TC1_MASK         (0x7 << 4)
1031 #define IXGBE_RQTC_TC2_MASK         (0x7 << 8)
1032 #define IXGBE_RQTC_TC3_MASK         (0x7 << 12)
1033 #define IXGBE_RQTC_TC4_MASK         (0x7 << 16)
1034 #define IXGBE_RQTC_TC5_MASK         (0x7 << 20)
1035 #define IXGBE_RQTC_TC6_MASK         (0x7 << 24)
1036 #define IXGBE_RQTC_TC7_MASK         (0x7 << 28)
1037
1038 /* PSRTYPE.RQPL Bit masks and shift */
1039 #define IXGBE_PSRTYPE_RQPL_MASK     0x7
1040 #define IXGBE_PSRTYPE_RQPL_SHIFT    29
1041
1042 /* CTRL Bit Masks */
1043 #define IXGBE_CTRL_GIO_DIS      0x00000004 /* Global IO Master Disable bit */
1044 #define IXGBE_CTRL_LNK_RST      0x00000008 /* Link Reset. Resets everything. */
1045 #define IXGBE_CTRL_RST          0x04000000 /* Reset (SW) */
1046 #define IXGBE_CTRL_RST_MASK     (IXGBE_CTRL_LNK_RST | IXGBE_CTRL_RST)
1047
1048 /* FACTPS */
1049 #define IXGBE_FACTPS_LFS        0x40000000 /* LAN Function Select */
1050
1051 /* MHADD Bit Masks */
1052 #define IXGBE_MHADD_MFS_MASK    0xFFFF0000
1053 #define IXGBE_MHADD_MFS_SHIFT   16
1054
1055 /* Extended Device Control */
1056 #define IXGBE_CTRL_EXT_PFRSTD   0x00004000 /* Physical Function Reset Done */
1057 #define IXGBE_CTRL_EXT_NS_DIS   0x00010000 /* No Snoop disable */
1058 #define IXGBE_CTRL_EXT_RO_DIS   0x00020000 /* Relaxed Ordering disable */
1059 #define IXGBE_CTRL_EXT_DRV_LOAD 0x10000000 /* Driver loaded bit for FW */
1060
1061 /* Direct Cache Access (DCA) definitions */
1062 #define IXGBE_DCA_CTRL_DCA_ENABLE  0x00000000 /* DCA Enable */
1063 #define IXGBE_DCA_CTRL_DCA_DISABLE 0x00000001 /* DCA Disable */
1064
1065 #define IXGBE_DCA_CTRL_DCA_MODE_CB1 0x00 /* DCA Mode CB1 */
1066 #define IXGBE_DCA_CTRL_DCA_MODE_CB2 0x02 /* DCA Mode CB2 */
1067
1068 #define IXGBE_DCA_RXCTRL_CPUID_MASK 0x0000001F /* Rx CPUID Mask */
1069 #define IXGBE_DCA_RXCTRL_CPUID_MASK_82599  0xFF000000 /* Rx CPUID Mask */
1070 #define IXGBE_DCA_RXCTRL_CPUID_SHIFT_82599 24 /* Rx CPUID Shift */
1071 #define IXGBE_DCA_RXCTRL_DESC_DCA_EN    (1 << 5) /* Rx Desc enable */
1072 #define IXGBE_DCA_RXCTRL_HEAD_DCA_EN    (1 << 6) /* Rx Desc header ena */
1073 #define IXGBE_DCA_RXCTRL_DATA_DCA_EN    (1 << 7) /* Rx Desc payload ena */
1074 #define IXGBE_DCA_RXCTRL_DESC_RRO_EN    (1 << 9) /* Rx rd Desc Relax Order */
1075 #define IXGBE_DCA_RXCTRL_DATA_WRO_EN    (1 << 13) /* Rx wr data Relax Order */
1076 #define IXGBE_DCA_RXCTRL_HEAD_WRO_EN    (1 << 15) /* Rx wr header RO */
1077
1078 #define IXGBE_DCA_TXCTRL_CPUID_MASK 0x0000001F /* Tx CPUID Mask */
1079 #define IXGBE_DCA_TXCTRL_CPUID_MASK_82599  0xFF000000 /* Tx CPUID Mask */
1080 #define IXGBE_DCA_TXCTRL_CPUID_SHIFT_82599 24 /* Tx CPUID Shift */
1081 #define IXGBE_DCA_TXCTRL_DESC_DCA_EN (1 << 5) /* DCA Tx Desc enable */
1082 #define IXGBE_DCA_TXCTRL_TX_WB_RO_EN (1 << 11) /* Tx Desc writeback RO bit */
1083 #define IXGBE_DCA_MAX_QUEUES_82598   16 /* DCA regs only on 16 queues */
1084
1085 /* MSCA Bit Masks */
1086 #define IXGBE_MSCA_NP_ADDR_MASK         0x0000FFFF /* MDI Addr (new prot) */
1087 #define IXGBE_MSCA_NP_ADDR_SHIFT     0
1088 #define IXGBE_MSCA_DEV_TYPE_MASK        0x001F0000 /* Dev Type (new prot) */
1089 #define IXGBE_MSCA_DEV_TYPE_SHIFT       16 /* Register Address (old prot */
1090 #define IXGBE_MSCA_PHY_ADDR_MASK     0x03E00000 /* PHY Address mask */
1091 #define IXGBE_MSCA_PHY_ADDR_SHIFT    21 /* PHY Address shift*/
1092 #define IXGBE_MSCA_OP_CODE_MASK      0x0C000000 /* OP CODE mask */
1093 #define IXGBE_MSCA_OP_CODE_SHIFT     26 /* OP CODE shift */
1094 #define IXGBE_MSCA_ADDR_CYCLE        0x00000000 /* OP CODE 00 (addr cycle) */
1095 #define IXGBE_MSCA_WRITE                0x04000000 /* OP CODE 01 (wr) */
1096 #define IXGBE_MSCA_READ                 0x0C000000 /* OP CODE 11 (rd) */
1097 #define IXGBE_MSCA_READ_AUTOINC         0x08000000 /* OP CODE 10 (rd auto inc)*/
1098 #define IXGBE_MSCA_ST_CODE_MASK      0x30000000 /* ST Code mask */
1099 #define IXGBE_MSCA_ST_CODE_SHIFT     28 /* ST Code shift */
1100 #define IXGBE_MSCA_NEW_PROTOCOL         0x00000000 /* ST CODE 00 (new prot) */
1101 #define IXGBE_MSCA_OLD_PROTOCOL         0x10000000 /* ST CODE 01 (old prot) */
1102 #define IXGBE_MSCA_MDI_COMMAND       0x40000000 /* Initiate MDI command */
1103 #define IXGBE_MSCA_MDI_IN_PROG_EN       0x80000000 /* MDI in progress ena */
1104
1105 /* MSRWD bit masks */
1106 #define IXGBE_MSRWD_WRITE_DATA_MASK     0x0000FFFF
1107 #define IXGBE_MSRWD_WRITE_DATA_SHIFT    0
1108 #define IXGBE_MSRWD_READ_DATA_MASK      0xFFFF0000
1109 #define IXGBE_MSRWD_READ_DATA_SHIFT     16
1110
1111 /* Atlas registers */
1112 #define IXGBE_ATLAS_PDN_LPBK    0x24
1113 #define IXGBE_ATLAS_PDN_10G     0xB
1114 #define IXGBE_ATLAS_PDN_1G      0xC
1115 #define IXGBE_ATLAS_PDN_AN      0xD
1116
1117 /* Atlas bit masks */
1118 #define IXGBE_ATLASCTL_WRITE_CMD        0x00010000
1119 #define IXGBE_ATLAS_PDN_TX_REG_EN       0x10
1120 #define IXGBE_ATLAS_PDN_TX_10G_QL_ALL   0xF0
1121 #define IXGBE_ATLAS_PDN_TX_1G_QL_ALL    0xF0
1122 #define IXGBE_ATLAS_PDN_TX_AN_QL_ALL    0xF0
1123
1124 /* Omer bit masks */
1125 #define IXGBE_CORECTL_WRITE_CMD         0x00010000
1126
1127 /* Device Type definitions for new protocol MDIO commands */
1128 #define IXGBE_MDIO_PMA_PMD_DEV_TYPE               0x1
1129 #define IXGBE_MDIO_PCS_DEV_TYPE                   0x3
1130 #define IXGBE_MDIO_PHY_XS_DEV_TYPE                0x4
1131 #define IXGBE_MDIO_AUTO_NEG_DEV_TYPE              0x7
1132 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_DEV_TYPE     0x1E   /* Device 30 */
1133 #define IXGBE_TWINAX_DEV                          1
1134
1135 #define IXGBE_MDIO_COMMAND_TIMEOUT     100 /* PHY Timeout for 1 GB mode */
1136
1137 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_CONTROL            0x0 /* VS1 Ctrl Reg */
1138 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_STATUS       0x1    /* VS1 Status Reg */
1139 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_LINK_STATUS  0x0008 /* 1 = Link Up */
1140 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_SPEED_STATUS       0x0010 /* 0-10G, 1-1G */
1141 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_10G_SPEED    0x0018
1142 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_1G_SPEED     0x0010
1143
1144 #define IXGBE_MDIO_AUTO_NEG_CONTROL    0x0 /* AUTO_NEG Control Reg */
1145 #define IXGBE_MDIO_AUTO_NEG_STATUS     0x1 /* AUTO_NEG Status Reg */
1146 #define IXGBE_MDIO_AUTO_NEG_ADVT       0x10 /* AUTO_NEG Advt Reg */
1147 #define IXGBE_MDIO_AUTO_NEG_LP         0x13 /* AUTO_NEG LP Status Reg */
1148 #define IXGBE_MDIO_PHY_XS_CONTROL      0x0 /* PHY_XS Control Reg */
1149 #define IXGBE_MDIO_PHY_XS_RESET        0x8000 /* PHY_XS Reset */
1150 #define IXGBE_MDIO_PHY_ID_HIGH         0x2 /* PHY ID High Reg*/
1151 #define IXGBE_MDIO_PHY_ID_LOW          0x3 /* PHY ID Low Reg*/
1152 #define IXGBE_MDIO_PHY_SPEED_ABILITY   0x4 /* Speed Ability Reg */
1153 #define IXGBE_MDIO_PHY_SPEED_10G       0x0001 /* 10G capable */
1154 #define IXGBE_MDIO_PHY_SPEED_1G        0x0010 /* 1G capable */
1155 #define IXGBE_MDIO_PHY_SPEED_100M      0x0020 /* 100M capable */
1156 #define IXGBE_MDIO_PHY_EXT_ABILITY        0xB /* Ext Ability Reg */
1157 #define IXGBE_MDIO_PHY_10GBASET_ABILITY   0x0004 /* 10GBaseT capable */
1158 #define IXGBE_MDIO_PHY_1000BASET_ABILITY  0x0020 /* 1000BaseT capable */
1159 #define IXGBE_MDIO_PHY_100BASETX_ABILITY  0x0080 /* 100BaseTX capable */
1160 #define IXGBE_MDIO_PHY_SET_LOW_POWER_MODE 0x0800 /* Set low power mode */
1161
1162 #define IXGBE_MDIO_PMA_PMD_CONTROL_ADDR     0x0000 /* PMA/PMD Control Reg */
1163 #define IXGBE_MDIO_PMA_PMD_SDA_SCL_ADDR     0xC30A /* PHY_XS SDA/SCL Addr Reg */
1164 #define IXGBE_MDIO_PMA_PMD_SDA_SCL_DATA     0xC30B /* PHY_XS SDA/SCL Data Reg */
1165 #define IXGBE_MDIO_PMA_PMD_SDA_SCL_STAT     0xC30C /* PHY_XS SDA/SCL Status Reg */
1166
1167 /* MII clause 22/28 definitions */
1168 #define IXGBE_MDIO_PHY_LOW_POWER_MODE  0x0800
1169
1170 #define IXGBE_MII_10GBASE_T_AUTONEG_CTRL_REG     0x20   /* 10G Control Reg */
1171 #define IXGBE_MII_AUTONEG_VENDOR_PROVISION_1_REG 0xC400 /* 1G Provisioning 1 */
1172 #define IXGBE_MII_AUTONEG_XNP_TX_REG             0x17   /* 1G XNP Transmit */
1173 #define IXGBE_MII_AUTONEG_ADVERTISE_REG          0x10   /* 100M Advertisement */
1174 #define IXGBE_MII_10GBASE_T_ADVERTISE            0x1000 /* full duplex, bit:12*/
1175 #define IXGBE_MII_1GBASE_T_ADVERTISE_XNP_TX      0x4000 /* full duplex, bit:14*/
1176 #define IXGBE_MII_1GBASE_T_ADVERTISE             0x8000 /* full duplex, bit:15*/
1177 #define IXGBE_MII_100BASE_T_ADVERTISE            0x0100 /* full duplex, bit:8 */
1178 #define IXGBE_MII_100BASE_T_ADVERTISE_HALF       0x0080 /* half duplex, bit:7 */
1179 #define IXGBE_MII_RESTART                        0x200
1180 #define IXGBE_MII_AUTONEG_COMPLETE               0x20
1181 #define IXGBE_MII_AUTONEG_LINK_UP                0x04
1182 #define IXGBE_MII_AUTONEG_REG                    0x0
1183
1184 #define IXGBE_PHY_REVISION_MASK        0xFFFFFFF0
1185 #define IXGBE_MAX_PHY_ADDR             32
1186
1187 /* PHY IDs*/
1188 #define TN1010_PHY_ID    0x00A19410
1189 #define TNX_FW_REV       0xB
1190 #define X540_PHY_ID      0x01540200
1191 #define AQ_FW_REV        0x20
1192 #define QT2022_PHY_ID    0x0043A400
1193 #define ATH_PHY_ID       0x03429050
1194
1195 /* PHY Types */
1196 #define IXGBE_M88E1145_E_PHY_ID  0x01410CD0
1197
1198 /* Special PHY Init Routine */
1199 #define IXGBE_PHY_INIT_OFFSET_NL 0x002B
1200 #define IXGBE_PHY_INIT_END_NL    0xFFFF
1201 #define IXGBE_CONTROL_MASK_NL    0xF000
1202 #define IXGBE_DATA_MASK_NL       0x0FFF
1203 #define IXGBE_CONTROL_SHIFT_NL   12
1204 #define IXGBE_DELAY_NL           0
1205 #define IXGBE_DATA_NL            1
1206 #define IXGBE_CONTROL_NL         0x000F
1207 #define IXGBE_CONTROL_EOL_NL     0x0FFF
1208 #define IXGBE_CONTROL_SOL_NL     0x0000
1209
1210 /* General purpose Interrupt Enable */
1211 #define IXGBE_SDP0_GPIEN         0x00000001 /* SDP0 */
1212 #define IXGBE_SDP1_GPIEN         0x00000002 /* SDP1 */
1213 #define IXGBE_SDP2_GPIEN         0x00000004 /* SDP2 */
1214 #define IXGBE_GPIE_MSIX_MODE     0x00000010 /* MSI-X mode */
1215 #define IXGBE_GPIE_OCD           0x00000020 /* Other Clear Disable */
1216 #define IXGBE_GPIE_EIMEN         0x00000040 /* Immediate Interrupt Enable */
1217 #define IXGBE_GPIE_EIAME         0x40000000
1218 #define IXGBE_GPIE_PBA_SUPPORT   0x80000000
1219 #define IXGBE_GPIE_RSC_DELAY_SHIFT 11
1220 #define IXGBE_GPIE_VTMODE_MASK   0x0000C000 /* VT Mode Mask */
1221 #define IXGBE_GPIE_VTMODE_16     0x00004000 /* 16 VFs 8 queues per VF */
1222 #define IXGBE_GPIE_VTMODE_32     0x00008000 /* 32 VFs 4 queues per VF */
1223 #define IXGBE_GPIE_VTMODE_64     0x0000C000 /* 64 VFs 2 queues per VF */
1224
1225 /* Packet Buffer Initialization */
1226 #define IXGBE_MAX_PACKET_BUFFERS 8
1227
1228 #define IXGBE_TXPBSIZE_20KB     0x00005000 /* 20KB Packet Buffer */
1229 #define IXGBE_TXPBSIZE_40KB     0x0000A000 /* 40KB Packet Buffer */
1230 #define IXGBE_RXPBSIZE_48KB     0x0000C000 /* 48KB Packet Buffer */
1231 #define IXGBE_RXPBSIZE_64KB     0x00010000 /* 64KB Packet Buffer */
1232 #define IXGBE_RXPBSIZE_80KB     0x00014000 /* 80KB Packet Buffer */
1233 #define IXGBE_RXPBSIZE_128KB    0x00020000 /* 128KB Packet Buffer */
1234 #define IXGBE_RXPBSIZE_MAX      0x00080000 /* 512KB Packet Buffer */
1235 #define IXGBE_TXPBSIZE_MAX      0x00028000 /* 160KB Packet Buffer */
1236
1237 #define IXGBE_TXPKT_SIZE_MAX    0xA        /* Max Tx Packet size */
1238 #define IXGBE_MAX_PB            8
1239
1240 /* Packet buffer allocation strategies */
1241 enum {
1242         PBA_STRATEGY_EQUAL      = 0, /* Distribute PB space equally */
1243 #define PBA_STRATEGY_EQUAL      PBA_STRATEGY_EQUAL
1244         PBA_STRATEGY_WEIGHTED   = 1, /* Weight front half of TCs */
1245 #define PBA_STRATEGY_WEIGHTED   PBA_STRATEGY_WEIGHTED
1246 };
1247
1248 /* Transmit Flow Control status */
1249 #define IXGBE_TFCS_TXOFF         0x00000001
1250 #define IXGBE_TFCS_TXOFF0        0x00000100
1251 #define IXGBE_TFCS_TXOFF1        0x00000200
1252 #define IXGBE_TFCS_TXOFF2        0x00000400
1253 #define IXGBE_TFCS_TXOFF3        0x00000800
1254 #define IXGBE_TFCS_TXOFF4        0x00001000
1255 #define IXGBE_TFCS_TXOFF5        0x00002000
1256 #define IXGBE_TFCS_TXOFF6        0x00004000
1257 #define IXGBE_TFCS_TXOFF7        0x00008000
1258
1259 /* TCP Timer */
1260 #define IXGBE_TCPTIMER_KS            0x00000100
1261 #define IXGBE_TCPTIMER_COUNT_ENABLE  0x00000200
1262 #define IXGBE_TCPTIMER_COUNT_FINISH  0x00000400
1263 #define IXGBE_TCPTIMER_LOOP          0x00000800
1264 #define IXGBE_TCPTIMER_DURATION_MASK 0x000000FF
1265
1266 /* HLREG0 Bit Masks */
1267 #define IXGBE_HLREG0_TXCRCEN      0x00000001   /* bit  0 */
1268 #define IXGBE_HLREG0_RXCRCSTRP    0x00000002   /* bit  1 */
1269 #define IXGBE_HLREG0_JUMBOEN      0x00000004   /* bit  2 */
1270 #define IXGBE_HLREG0_TXPADEN      0x00000400   /* bit 10 */
1271 #define IXGBE_HLREG0_TXPAUSEEN    0x00001000   /* bit 12 */
1272 #define IXGBE_HLREG0_RXPAUSEEN    0x00004000   /* bit 14 */
1273 #define IXGBE_HLREG0_LPBK         0x00008000   /* bit 15 */
1274 #define IXGBE_HLREG0_MDCSPD       0x00010000   /* bit 16 */
1275 #define IXGBE_HLREG0_CONTMDC      0x00020000   /* bit 17 */
1276 #define IXGBE_HLREG0_CTRLFLTR     0x00040000   /* bit 18 */
1277 #define IXGBE_HLREG0_PREPEND      0x00F00000   /* bits 20-23 */
1278 #define IXGBE_HLREG0_PRIPAUSEEN   0x01000000   /* bit 24 */
1279 #define IXGBE_HLREG0_RXPAUSERECDA 0x06000000   /* bits 25-26 */
1280 #define IXGBE_HLREG0_RXLNGTHERREN 0x08000000   /* bit 27 */
1281 #define IXGBE_HLREG0_RXPADSTRIPEN 0x10000000   /* bit 28 */
1282
1283 /* VMD_CTL bitmasks */
1284 #define IXGBE_VMD_CTL_VMDQ_EN     0x00000001
1285 #define IXGBE_VMD_CTL_VMDQ_FILTER 0x00000002
1286
1287 /* VT_CTL bitmasks */
1288 #define IXGBE_VT_CTL_DIS_DEFPL  0x20000000 /* disable default pool */
1289 #define IXGBE_VT_CTL_REPLEN     0x40000000 /* replication enabled */
1290 #define IXGBE_VT_CTL_VT_ENABLE  0x00000001  /* Enable VT Mode */
1291 #define IXGBE_VT_CTL_POOL_SHIFT 7
1292 #define IXGBE_VT_CTL_POOL_MASK  (0x3F << IXGBE_VT_CTL_POOL_SHIFT)
1293
1294 /* VMOLR bitmasks */
1295 #define IXGBE_VMOLR_AUPE        0x01000000 /* accept untagged packets */
1296 #define IXGBE_VMOLR_ROMPE       0x02000000 /* accept packets in MTA tbl */
1297 #define IXGBE_VMOLR_ROPE        0x04000000 /* accept packets in UC tbl */
1298 #define IXGBE_VMOLR_BAM         0x08000000 /* accept broadcast packets */
1299 #define IXGBE_VMOLR_MPE         0x10000000 /* multicast promiscuous */
1300
1301 /* VFRE bitmask */
1302 #define IXGBE_VFRE_ENABLE_ALL   0xFFFFFFFF
1303
1304 #define IXGBE_VF_INIT_TIMEOUT   200 /* Number of retries to clear RSTI */
1305
1306 /* RDHMPN and TDHMPN bitmasks */
1307 #define IXGBE_RDHMPN_RDICADDR       0x007FF800
1308 #define IXGBE_RDHMPN_RDICRDREQ      0x00800000
1309 #define IXGBE_RDHMPN_RDICADDR_SHIFT 11
1310 #define IXGBE_TDHMPN_TDICADDR       0x003FF800
1311 #define IXGBE_TDHMPN_TDICRDREQ      0x00800000
1312 #define IXGBE_TDHMPN_TDICADDR_SHIFT 11
1313
1314 #define IXGBE_RDMAM_MEM_SEL_SHIFT   13
1315 #define IXGBE_RDMAM_DWORD_SHIFT     9
1316 #define IXGBE_RDMAM_DESC_COMP_FIFO  1
1317 #define IXGBE_RDMAM_DFC_CMD_FIFO    2
1318 #define IXGBE_RDMAM_RSC_HEADER_ADDR 3
1319 #define IXGBE_RDMAM_TCN_STATUS_RAM  4
1320 #define IXGBE_RDMAM_WB_COLL_FIFO    5
1321 #define IXGBE_RDMAM_QSC_CNT_RAM     6
1322 #define IXGBE_RDMAM_QSC_FCOE_RAM    7
1323 #define IXGBE_RDMAM_QSC_QUEUE_CNT   8
1324 #define IXGBE_RDMAM_QSC_QUEUE_RAM   0xA
1325 #define IXGBE_RDMAM_QSC_RSC_RAM     0xB
1326 #define IXGBE_RDMAM_DESC_COM_FIFO_RANGE     135
1327 #define IXGBE_RDMAM_DESC_COM_FIFO_COUNT     4
1328 #define IXGBE_RDMAM_DFC_CMD_FIFO_RANGE      48
1329 #define IXGBE_RDMAM_DFC_CMD_FIFO_COUNT      7
1330 #define IXGBE_RDMAM_RSC_HEADER_ADDR_RANGE   32
1331 #define IXGBE_RDMAM_RSC_HEADER_ADDR_COUNT   4
1332 #define IXGBE_RDMAM_TCN_STATUS_RAM_RANGE    256
1333 #define IXGBE_RDMAM_TCN_STATUS_RAM_COUNT    9
1334 #define IXGBE_RDMAM_WB_COLL_FIFO_RANGE      8
1335 #define IXGBE_RDMAM_WB_COLL_FIFO_COUNT      4
1336 #define IXGBE_RDMAM_QSC_CNT_RAM_RANGE       64
1337 #define IXGBE_RDMAM_QSC_CNT_RAM_COUNT       4
1338 #define IXGBE_RDMAM_QSC_FCOE_RAM_RANGE      512
1339 #define IXGBE_RDMAM_QSC_FCOE_RAM_COUNT      5
1340 #define IXGBE_RDMAM_QSC_QUEUE_CNT_RANGE     32
1341 #define IXGBE_RDMAM_QSC_QUEUE_CNT_COUNT     4
1342 #define IXGBE_RDMAM_QSC_QUEUE_RAM_RANGE     128
1343 #define IXGBE_RDMAM_QSC_QUEUE_RAM_COUNT     8
1344 #define IXGBE_RDMAM_QSC_RSC_RAM_RANGE       32
1345 #define IXGBE_RDMAM_QSC_RSC_RAM_COUNT       8
1346
1347 #define IXGBE_TXDESCIC_READY        0x80000000
1348
1349 /* Receive Checksum Control */
1350 #define IXGBE_RXCSUM_IPPCSE     0x00001000   /* IP payload checksum enable */
1351 #define IXGBE_RXCSUM_PCSD       0x00002000   /* packet checksum disabled */
1352
1353 /* FCRTL Bit Masks */
1354 #define IXGBE_FCRTL_XONE        0x80000000  /* XON enable */
1355 #define IXGBE_FCRTH_FCEN        0x80000000  /* Packet buffer fc enable */
1356
1357 /* PAP bit masks*/
1358 #define IXGBE_PAP_TXPAUSECNT_MASK   0x0000FFFF /* Pause counter mask */
1359
1360 /* RMCS Bit Masks */
1361 #define IXGBE_RMCS_RRM                  0x00000002 /* Rx Recycle Mode enable */
1362 /* Receive Arbitration Control: 0 Round Robin, 1 DFP */
1363 #define IXGBE_RMCS_RAC          0x00000004
1364 /* Deficit Fixed Prio ena */
1365 #define IXGBE_RMCS_DFP                  IXGBE_RMCS_RAC
1366 #define IXGBE_RMCS_TFCE_802_3X         0x00000008 /* Tx Priority FC ena */
1367 #define IXGBE_RMCS_TFCE_PRIORITY       0x00000010 /* Tx Priority FC ena */
1368 #define IXGBE_RMCS_ARBDIS       0x00000040 /* Arbitration disable bit */
1369
1370 /* FCCFG Bit Masks */
1371 #define IXGBE_FCCFG_TFCE_802_3X         0x00000008 /* Tx link FC enable */
1372 #define IXGBE_FCCFG_TFCE_PRIORITY       0x00000010 /* Tx priority FC enable */
1373
1374 /* Interrupt register bitmasks */
1375
1376 /* Extended Interrupt Cause Read */
1377 #define IXGBE_EICR_RTX_QUEUE    0x0000FFFF /* RTx Queue Interrupt */
1378 #define IXGBE_EICR_FLOW_DIR     0x00010000 /* FDir Exception */
1379 #define IXGBE_EICR_RX_MISS      0x00020000 /* Packet Buffer Overrun */
1380 #define IXGBE_EICR_PCI          0x00040000 /* PCI Exception */
1381 #define IXGBE_EICR_MAILBOX      0x00080000 /* VF to PF Mailbox Interrupt */
1382 #define IXGBE_EICR_LSC          0x00100000 /* Link Status Change */
1383 #define IXGBE_EICR_LINKSEC      0x00200000 /* PN Threshold */
1384 #define IXGBE_EICR_MNG          0x00400000 /* Manageability Event Interrupt */
1385 #define IXGBE_EICR_TS           0x00800000 /* Thermal Sensor Event */
1386 #define IXGBE_EICR_GPI_SDP0     0x01000000 /* Gen Purpose Interrupt on SDP0 */
1387 #define IXGBE_EICR_GPI_SDP1     0x02000000 /* Gen Purpose Interrupt on SDP1 */
1388 #define IXGBE_EICR_GPI_SDP2     0x04000000 /* Gen Purpose Interrupt on SDP2 */
1389 #define IXGBE_EICR_ECC          0x10000000 /* ECC Error */
1390 #define IXGBE_EICR_PBUR         0x10000000 /* Packet Buffer Handler Error */
1391 #define IXGBE_EICR_DHER         0x20000000 /* Descriptor Handler Error */
1392 #define IXGBE_EICR_TCP_TIMER    0x40000000 /* TCP Timer */
1393 #define IXGBE_EICR_OTHER        0x80000000 /* Interrupt Cause Active */
1394
1395 /* Extended Interrupt Cause Set */
1396 #define IXGBE_EICS_RTX_QUEUE    IXGBE_EICR_RTX_QUEUE /* RTx Queue Interrupt */
1397 #define IXGBE_EICS_FLOW_DIR     IXGBE_EICR_FLOW_DIR  /* FDir Exception */
1398 #define IXGBE_EICS_RX_MISS      IXGBE_EICR_RX_MISS   /* Pkt Buffer Overrun */
1399 #define IXGBE_EICS_PCI          IXGBE_EICR_PCI       /* PCI Exception */
1400 #define IXGBE_EICS_MAILBOX      IXGBE_EICR_MAILBOX   /* VF to PF Mailbox Int */
1401 #define IXGBE_EICS_LSC          IXGBE_EICR_LSC       /* Link Status Change */
1402 #define IXGBE_EICS_MNG          IXGBE_EICR_MNG       /* MNG Event Interrupt */
1403 #define IXGBE_EICS_GPI_SDP0     IXGBE_EICR_GPI_SDP0  /* SDP0 Gen Purpose Int */
1404 #define IXGBE_EICS_GPI_SDP1     IXGBE_EICR_GPI_SDP1  /* SDP1 Gen Purpose Int */
1405 #define IXGBE_EICS_GPI_SDP2     IXGBE_EICR_GPI_SDP2  /* SDP2 Gen Purpose Int */
1406 #define IXGBE_EICS_ECC          IXGBE_EICR_ECC       /* ECC Error */
1407 #define IXGBE_EICS_PBUR         IXGBE_EICR_PBUR      /* Pkt Buf Handler Err */
1408 #define IXGBE_EICS_DHER         IXGBE_EICR_DHER      /* Desc Handler Error */
1409 #define IXGBE_EICS_TCP_TIMER    IXGBE_EICR_TCP_TIMER /* TCP Timer */
1410 #define IXGBE_EICS_OTHER        IXGBE_EICR_OTHER     /* INT Cause Active */
1411
1412 /* Extended Interrupt Mask Set */
1413 #define IXGBE_EIMS_RTX_QUEUE    IXGBE_EICR_RTX_QUEUE /* RTx Queue Interrupt */
1414 #define IXGBE_EIMS_FLOW_DIR     IXGBE_EICR_FLOW_DIR  /* FDir Exception */
1415 #define IXGBE_EIMS_RX_MISS      IXGBE_EICR_RX_MISS   /* Packet Buffer Overrun */
1416 #define IXGBE_EIMS_PCI          IXGBE_EICR_PCI       /* PCI Exception */
1417 #define IXGBE_EIMS_MAILBOX      IXGBE_EICR_MAILBOX   /* VF to PF Mailbox Int */
1418 #define IXGBE_EIMS_LSC          IXGBE_EICR_LSC       /* Link Status Change */
1419 #define IXGBE_EIMS_MNG          IXGBE_EICR_MNG       /* MNG Event Interrupt */
1420 #define IXGBE_EIMS_TS           IXGBE_EICR_TS        /* Thermal Sensor Event */
1421 #define IXGBE_EIMS_GPI_SDP0     IXGBE_EICR_GPI_SDP0  /* SDP0 Gen Purpose Int */
1422 #define IXGBE_EIMS_GPI_SDP1     IXGBE_EICR_GPI_SDP1  /* SDP1 Gen Purpose Int */
1423 #define IXGBE_EIMS_GPI_SDP2     IXGBE_EICR_GPI_SDP2  /* SDP2 Gen Purpose Int */
1424 #define IXGBE_EIMS_ECC          IXGBE_EICR_ECC       /* ECC Error */
1425 #define IXGBE_EIMS_PBUR         IXGBE_EICR_PBUR      /* Pkt Buf Handler Err */
1426 #define IXGBE_EIMS_DHER         IXGBE_EICR_DHER      /* Descr Handler Error */
1427 #define IXGBE_EIMS_TCP_TIMER    IXGBE_EICR_TCP_TIMER /* TCP Timer */
1428 #define IXGBE_EIMS_OTHER        IXGBE_EICR_OTHER     /* INT Cause Active */
1429
1430 /* Extended Interrupt Mask Clear */
1431 #define IXGBE_EIMC_RTX_QUEUE    IXGBE_EICR_RTX_QUEUE /* RTx Queue Interrupt */
1432 #define IXGBE_EIMC_FLOW_DIR     IXGBE_EICR_FLOW_DIR  /* FDir Exception */
1433 #define IXGBE_EIMC_RX_MISS      IXGBE_EICR_RX_MISS   /* Packet Buffer Overrun */
1434 #define IXGBE_EIMC_PCI          IXGBE_EICR_PCI       /* PCI Exception */
1435 #define IXGBE_EIMC_MAILBOX      IXGBE_EICR_MAILBOX   /* VF to PF Mailbox Int */
1436 #define IXGBE_EIMC_LSC          IXGBE_EICR_LSC       /* Link Status Change */
1437 #define IXGBE_EIMC_MNG          IXGBE_EICR_MNG       /* MNG Event Interrupt */
1438 #define IXGBE_EIMC_GPI_SDP0     IXGBE_EICR_GPI_SDP0  /* SDP0 Gen Purpose Int */
1439 #define IXGBE_EIMC_GPI_SDP1     IXGBE_EICR_GPI_SDP1  /* SDP1 Gen Purpose Int */
1440 #define IXGBE_EIMC_GPI_SDP2     IXGBE_EICR_GPI_SDP2  /* SDP2 Gen Purpose Int */
1441 #define IXGBE_EIMC_ECC          IXGBE_EICR_ECC       /* ECC Error */
1442 #define IXGBE_EIMC_PBUR         IXGBE_EICR_PBUR      /* Pkt Buf Handler Err */
1443 #define IXGBE_EIMC_DHER         IXGBE_EICR_DHER      /* Desc Handler Err */
1444 #define IXGBE_EIMC_TCP_TIMER    IXGBE_EICR_TCP_TIMER /* TCP Timer */
1445 #define IXGBE_EIMC_OTHER        IXGBE_EICR_OTHER     /* INT Cause Active */
1446
1447 #define IXGBE_EIMS_ENABLE_MASK ( \
1448                                 IXGBE_EIMS_RTX_QUEUE       | \
1449                                 IXGBE_EIMS_LSC             | \
1450                                 IXGBE_EIMS_TCP_TIMER       | \
1451                                 IXGBE_EIMS_OTHER)
1452
1453 /* Immediate Interrupt Rx (A.K.A. Low Latency Interrupt) */
1454 #define IXGBE_IMIR_PORT_IM_EN     0x00010000  /* TCP port enable */
1455 #define IXGBE_IMIR_PORT_BP        0x00020000  /* TCP port check bypass */
1456 #define IXGBE_IMIREXT_SIZE_BP     0x00001000  /* Packet size bypass */
1457 #define IXGBE_IMIREXT_CTRL_URG    0x00002000  /* Check URG bit in header */
1458 #define IXGBE_IMIREXT_CTRL_ACK    0x00004000  /* Check ACK bit in header */
1459 #define IXGBE_IMIREXT_CTRL_PSH    0x00008000  /* Check PSH bit in header */
1460 #define IXGBE_IMIREXT_CTRL_RST    0x00010000  /* Check RST bit in header */
1461 #define IXGBE_IMIREXT_CTRL_SYN    0x00020000  /* Check SYN bit in header */
1462 #define IXGBE_IMIREXT_CTRL_FIN    0x00040000  /* Check FIN bit in header */
1463 #define IXGBE_IMIREXT_CTRL_BP     0x00080000  /* Bypass check of control bits */
1464 #define IXGBE_IMIR_SIZE_BP_82599  0x00001000 /* Packet size bypass */
1465 #define IXGBE_IMIR_CTRL_URG_82599 0x00002000 /* Check URG bit in header */
1466 #define IXGBE_IMIR_CTRL_ACK_82599 0x00004000 /* Check ACK bit in header */
1467 #define IXGBE_IMIR_CTRL_PSH_82599 0x00008000 /* Check PSH bit in header */
1468 #define IXGBE_IMIR_CTRL_RST_82599 0x00010000 /* Check RST bit in header */
1469 #define IXGBE_IMIR_CTRL_SYN_82599 0x00020000 /* Check SYN bit in header */
1470 #define IXGBE_IMIR_CTRL_FIN_82599 0x00040000 /* Check FIN bit in header */
1471 #define IXGBE_IMIR_CTRL_BP_82599        0x00080000 /* Bypass chk of ctrl bits */
1472 #define IXGBE_IMIR_LLI_EN_82599   0x00100000 /* Enables low latency Int */
1473 #define IXGBE_IMIR_RX_QUEUE_MASK_82599  0x0000007F /* Rx Queue Mask */
1474 #define IXGBE_IMIR_RX_QUEUE_SHIFT_82599 21 /* Rx Queue Shift */
1475 #define IXGBE_IMIRVP_PRIORITY_MASK      0x00000007 /* VLAN priority mask */
1476 #define IXGBE_IMIRVP_PRIORITY_EN        0x00000008 /* VLAN priority enable */
1477
1478 #define IXGBE_MAX_FTQF_FILTERS          128
1479 #define IXGBE_FTQF_PROTOCOL_MASK        0x00000003
1480 #define IXGBE_FTQF_PROTOCOL_TCP         0x00000000
1481 #define IXGBE_FTQF_PROTOCOL_UDP         0x00000001
1482 #define IXGBE_FTQF_PROTOCOL_SCTP        2
1483 #define IXGBE_FTQF_PRIORITY_MASK        0x00000007
1484 #define IXGBE_FTQF_PRIORITY_SHIFT       2
1485 #define IXGBE_FTQF_POOL_MASK            0x0000003F
1486 #define IXGBE_FTQF_POOL_SHIFT           8
1487 #define IXGBE_FTQF_5TUPLE_MASK_MASK     0x0000001F
1488 #define IXGBE_FTQF_5TUPLE_MASK_SHIFT    25
1489 #define IXGBE_FTQF_SOURCE_ADDR_MASK     0x1E
1490 #define IXGBE_FTQF_DEST_ADDR_MASK       0x1D
1491 #define IXGBE_FTQF_SOURCE_PORT_MASK     0x1B
1492 #define IXGBE_FTQF_DEST_PORT_MASK       0x17
1493 #define IXGBE_FTQF_PROTOCOL_COMP_MASK   0x0F
1494 #define IXGBE_FTQF_POOL_MASK_EN         0x40000000
1495 #define IXGBE_FTQF_QUEUE_ENABLE         0x80000000
1496
1497 /* Interrupt clear mask */
1498 #define IXGBE_IRQ_CLEAR_MASK    0xFFFFFFFF
1499
1500 /* Interrupt Vector Allocation Registers */
1501 #define IXGBE_IVAR_REG_NUM      25
1502 #define IXGBE_IVAR_REG_NUM_82599           64
1503 #define IXGBE_IVAR_TXRX_ENTRY   96
1504 #define IXGBE_IVAR_RX_ENTRY     64
1505 #define IXGBE_IVAR_RX_QUEUE(_i)    (0 + (_i))
1506 #define IXGBE_IVAR_TX_QUEUE(_i)    (64 + (_i))
1507 #define IXGBE_IVAR_TX_ENTRY     32
1508
1509 #define IXGBE_IVAR_TCP_TIMER_INDEX       96 /* 0 based index */
1510 #define IXGBE_IVAR_OTHER_CAUSES_INDEX    97 /* 0 based index */
1511
1512 #define IXGBE_MSIX_VECTOR(_i)   (0 + (_i))
1513
1514 #define IXGBE_IVAR_ALLOC_VAL    0x80 /* Interrupt Allocation valid */
1515
1516 /* ETYPE Queue Filter/Select Bit Masks */
1517 #define IXGBE_MAX_ETQF_FILTERS  8
1518 #define IXGBE_ETQF_FCOE         0x08000000 /* bit 27 */
1519 #define IXGBE_ETQF_BCN          0x10000000 /* bit 28 */
1520 #define IXGBE_ETQF_1588         0x40000000 /* bit 30 */
1521 #define IXGBE_ETQF_FILTER_EN    0x80000000 /* bit 31 */
1522 #define IXGBE_ETQF_POOL_ENABLE   (1 << 26) /* bit 26 */
1523
1524 #define IXGBE_ETQS_RX_QUEUE     0x007F0000 /* bits 22:16 */
1525 #define IXGBE_ETQS_RX_QUEUE_SHIFT       16
1526 #define IXGBE_ETQS_LLI          0x20000000 /* bit 29 */
1527 #define IXGBE_ETQS_QUEUE_EN     0x80000000 /* bit 31 */
1528
1529 /*
1530  * ETQF filter list: one static filter per filter consumer. This is
1531  *                   to avoid filter collisions later. Add new filters
1532  *                   here!!
1533  *
1534  * Current filters:
1535  *    EAPOL 802.1x (0x888e): Filter 0
1536  *    FCoE (0x8906):         Filter 2
1537  *    1588 (0x88f7):         Filter 3
1538  *    FIP  (0x8914):         Filter 4
1539  */
1540 #define IXGBE_ETQF_FILTER_EAPOL          0
1541 #define IXGBE_ETQF_FILTER_FCOE           2
1542 #define IXGBE_ETQF_FILTER_1588           3
1543 #define IXGBE_ETQF_FILTER_FIP            4
1544 /* VLAN Control Bit Masks */
1545 #define IXGBE_VLNCTRL_VET       0x0000FFFF  /* bits 0-15 */
1546 #define IXGBE_VLNCTRL_CFI       0x10000000  /* bit 28 */
1547 #define IXGBE_VLNCTRL_CFIEN     0x20000000  /* bit 29 */
1548 #define IXGBE_VLNCTRL_VFE       0x40000000  /* bit 30 */
1549 #define IXGBE_VLNCTRL_VME       0x80000000  /* bit 31 */
1550
1551 /* VLAN pool filtering masks */
1552 #define IXGBE_VLVF_VIEN         0x80000000  /* filter is valid */
1553 #define IXGBE_VLVF_ENTRIES      64
1554 #define IXGBE_VLVF_VLANID_MASK  0x00000FFF
1555 /* Per VF Port VLAN insertion rules */
1556 #define IXGBE_VMVIR_VLANA_DEFAULT 0x40000000 /* Always use default VLAN */
1557 #define IXGBE_VMVIR_VLANA_NEVER   0x80000000 /* Never insert VLAN tag */
1558
1559 #define IXGBE_ETHERNET_IEEE_VLAN_TYPE 0x8100  /* 802.1q protocol */
1560
1561 /* STATUS Bit Masks */
1562 #define IXGBE_STATUS_LAN_ID         0x0000000C /* LAN ID */
1563 #define IXGBE_STATUS_LAN_ID_SHIFT   2          /* LAN ID Shift*/
1564 #define IXGBE_STATUS_GIO                0x00080000 /* GIO Master Ena Status */
1565
1566 #define IXGBE_STATUS_LAN_ID_0   0x00000000 /* LAN ID 0 */
1567 #define IXGBE_STATUS_LAN_ID_1   0x00000004 /* LAN ID 1 */
1568
1569 /* ESDP Bit Masks */
1570 #define IXGBE_ESDP_SDP0 0x00000001 /* SDP0 Data Value */
1571 #define IXGBE_ESDP_SDP1 0x00000002 /* SDP1 Data Value */
1572 #define IXGBE_ESDP_SDP2 0x00000004 /* SDP2 Data Value */
1573 #define IXGBE_ESDP_SDP3 0x00000008 /* SDP3 Data Value */
1574 #define IXGBE_ESDP_SDP4 0x00000010 /* SDP4 Data Value */
1575 #define IXGBE_ESDP_SDP5 0x00000020 /* SDP5 Data Value */
1576 #define IXGBE_ESDP_SDP6 0x00000040 /* SDP6 Data Value */
1577 #define IXGBE_ESDP_SDP4_DIR     0x00000004 /* SDP4 IO direction */
1578 #define IXGBE_ESDP_SDP5_DIR     0x00002000 /* SDP5 IO direction */
1579
1580 /* LEDCTL Bit Masks */
1581 #define IXGBE_LED_IVRT_BASE      0x00000040
1582 #define IXGBE_LED_BLINK_BASE     0x00000080
1583 #define IXGBE_LED_MODE_MASK_BASE 0x0000000F
1584 #define IXGBE_LED_OFFSET(_base, _i) (_base << (8 * (_i)))
1585 #define IXGBE_LED_MODE_SHIFT(_i) (8*(_i))
1586 #define IXGBE_LED_IVRT(_i)       IXGBE_LED_OFFSET(IXGBE_LED_IVRT_BASE, _i)
1587 #define IXGBE_LED_BLINK(_i)      IXGBE_LED_OFFSET(IXGBE_LED_BLINK_BASE, _i)
1588 #define IXGBE_LED_MODE_MASK(_i)  IXGBE_LED_OFFSET(IXGBE_LED_MODE_MASK_BASE, _i)
1589
1590 /* LED modes */
1591 #define IXGBE_LED_LINK_UP       0x0
1592 #define IXGBE_LED_LINK_10G      0x1
1593 #define IXGBE_LED_MAC           0x2
1594 #define IXGBE_LED_FILTER        0x3
1595 #define IXGBE_LED_LINK_ACTIVE   0x4
1596 #define IXGBE_LED_LINK_1G       0x5
1597 #define IXGBE_LED_ON            0xE
1598 #define IXGBE_LED_OFF           0xF
1599
1600 /* AUTOC Bit Masks */
1601 #define IXGBE_AUTOC_KX4_KX_SUPP_MASK 0xC0000000
1602 #define IXGBE_AUTOC_KX4_SUPP    0x80000000
1603 #define IXGBE_AUTOC_KX_SUPP     0x40000000
1604 #define IXGBE_AUTOC_PAUSE       0x30000000
1605 #define IXGBE_AUTOC_ASM_PAUSE   0x20000000
1606 #define IXGBE_AUTOC_SYM_PAUSE   0x10000000
1607 #define IXGBE_AUTOC_RF          0x08000000
1608 #define IXGBE_AUTOC_PD_TMR      0x06000000
1609 #define IXGBE_AUTOC_AN_RX_LOOSE 0x01000000
1610 #define IXGBE_AUTOC_AN_RX_DRIFT 0x00800000
1611 #define IXGBE_AUTOC_AN_RX_ALIGN 0x007C0000
1612 #define IXGBE_AUTOC_FECA        0x00040000
1613 #define IXGBE_AUTOC_FECR        0x00020000
1614 #define IXGBE_AUTOC_KR_SUPP     0x00010000
1615 #define IXGBE_AUTOC_AN_RESTART  0x00001000
1616 #define IXGBE_AUTOC_FLU         0x00000001
1617 #define IXGBE_AUTOC_LMS_SHIFT   13
1618 #define IXGBE_AUTOC_LMS_10G_SERIAL      (0x3 << IXGBE_AUTOC_LMS_SHIFT)
1619 #define IXGBE_AUTOC_LMS_KX4_KX_KR       (0x4 << IXGBE_AUTOC_LMS_SHIFT)
1620 #define IXGBE_AUTOC_LMS_SGMII_1G_100M   (0x5 << IXGBE_AUTOC_LMS_SHIFT)
1621 #define IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN (0x6 << IXGBE_AUTOC_LMS_SHIFT)
1622 #define IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII (0x7 << IXGBE_AUTOC_LMS_SHIFT)
1623 #define IXGBE_AUTOC_LMS_MASK            (0x7 << IXGBE_AUTOC_LMS_SHIFT)
1624 #define IXGBE_AUTOC_LMS_1G_LINK_NO_AN   (0x0 << IXGBE_AUTOC_LMS_SHIFT)
1625 #define IXGBE_AUTOC_LMS_10G_LINK_NO_AN  (0x1 << IXGBE_AUTOC_LMS_SHIFT)
1626 #define IXGBE_AUTOC_LMS_1G_AN           (0x2 << IXGBE_AUTOC_LMS_SHIFT)
1627 #define IXGBE_AUTOC_LMS_KX4_AN          (0x4 << IXGBE_AUTOC_LMS_SHIFT)
1628 #define IXGBE_AUTOC_LMS_KX4_AN_1G_AN    (0x6 << IXGBE_AUTOC_LMS_SHIFT)
1629 #define IXGBE_AUTOC_LMS_ATTACH_TYPE     (0x7 << IXGBE_AUTOC_10G_PMA_PMD_SHIFT)
1630
1631 #define IXGBE_AUTOC_1G_PMA_PMD_MASK    0x00000200
1632 #define IXGBE_AUTOC_1G_PMA_PMD_SHIFT   9
1633 #define IXGBE_AUTOC_10G_PMA_PMD_MASK   0x00000180
1634 #define IXGBE_AUTOC_10G_PMA_PMD_SHIFT  7
1635 #define IXGBE_AUTOC_10G_XAUI   (0x0 << IXGBE_AUTOC_10G_PMA_PMD_SHIFT)
1636 #define IXGBE_AUTOC_10G_KX4    (0x1 << IXGBE_AUTOC_10G_PMA_PMD_SHIFT)
1637 #define IXGBE_AUTOC_10G_CX4    (0x2 << IXGBE_AUTOC_10G_PMA_PMD_SHIFT)
1638 #define IXGBE_AUTOC_1G_BX      (0x0 << IXGBE_AUTOC_1G_PMA_PMD_SHIFT)
1639 #define IXGBE_AUTOC_1G_KX      (0x1 << IXGBE_AUTOC_1G_PMA_PMD_SHIFT)
1640 #define IXGBE_AUTOC_1G_SFI     (0x0 << IXGBE_AUTOC_1G_PMA_PMD_SHIFT)
1641 #define IXGBE_AUTOC_1G_KX_BX   (0x1 << IXGBE_AUTOC_1G_PMA_PMD_SHIFT)
1642
1643 #define IXGBE_AUTOC2_UPPER_MASK  0xFFFF0000
1644 #define IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_MASK  0x00030000
1645 #define IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT 16
1646 #define IXGBE_AUTOC2_10G_KR  (0x0 << IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT)
1647 #define IXGBE_AUTOC2_10G_XFI (0x1 << IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT)
1648 #define IXGBE_AUTOC2_10G_SFI (0x2 << IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT)
1649
1650 #define IXGBE_MACC_FLU       0x00000001
1651 #define IXGBE_MACC_FSV_10G   0x00030000
1652 #define IXGBE_MACC_FS        0x00040000
1653 #define IXGBE_MAC_RX2TX_LPBK 0x00000002
1654
1655 /* LINKS Bit Masks */
1656 #define IXGBE_LINKS_KX_AN_COMP  0x80000000
1657 #define IXGBE_LINKS_UP          0x40000000
1658 #define IXGBE_LINKS_SPEED       0x20000000
1659 #define IXGBE_LINKS_MODE        0x18000000
1660 #define IXGBE_LINKS_RX_MODE     0x06000000
1661 #define IXGBE_LINKS_TX_MODE     0x01800000
1662 #define IXGBE_LINKS_XGXS_EN     0x00400000
1663 #define IXGBE_LINKS_SGMII_EN    0x02000000
1664 #define IXGBE_LINKS_PCS_1G_EN   0x00200000
1665 #define IXGBE_LINKS_1G_AN_EN    0x00100000
1666 #define IXGBE_LINKS_KX_AN_IDLE  0x00080000
1667 #define IXGBE_LINKS_1G_SYNC     0x00040000
1668 #define IXGBE_LINKS_10G_ALIGN   0x00020000
1669 #define IXGBE_LINKS_10G_LANE_SYNC 0x00017000
1670 #define IXGBE_LINKS_TL_FAULT    0x00001000
1671 #define IXGBE_LINKS_SIGNAL      0x00000F00
1672
1673 #define IXGBE_LINKS_SPEED_82599     0x30000000
1674 #define IXGBE_LINKS_SPEED_10G_82599 0x30000000
1675 #define IXGBE_LINKS_SPEED_1G_82599  0x20000000
1676 #define IXGBE_LINKS_SPEED_100_82599 0x10000000
1677 #define IXGBE_LINK_UP_TIME      90 /* 9.0 Seconds */
1678 #define IXGBE_AUTO_NEG_TIME     45 /* 4.5 Seconds */
1679
1680 #define IXGBE_LINKS2_AN_SUPPORTED   0x00000040
1681
1682 /* PCS1GLSTA Bit Masks */
1683 #define IXGBE_PCS1GLSTA_LINK_OK         1
1684 #define IXGBE_PCS1GLSTA_SYNK_OK         0x10
1685 #define IXGBE_PCS1GLSTA_AN_COMPLETE     0x10000
1686 #define IXGBE_PCS1GLSTA_AN_PAGE_RX      0x20000
1687 #define IXGBE_PCS1GLSTA_AN_TIMED_OUT    0x40000
1688 #define IXGBE_PCS1GLSTA_AN_REMOTE_FAULT 0x80000
1689 #define IXGBE_PCS1GLSTA_AN_ERROR_RWS    0x100000
1690
1691 #define IXGBE_PCS1GANA_SYM_PAUSE        0x80
1692 #define IXGBE_PCS1GANA_ASM_PAUSE        0x100
1693
1694 /* PCS1GLCTL Bit Masks */
1695 #define IXGBE_PCS1GLCTL_AN_1G_TIMEOUT_EN  0x00040000 /* PCS 1G autoneg to en */
1696 #define IXGBE_PCS1GLCTL_FLV_LINK_UP     1
1697 #define IXGBE_PCS1GLCTL_FORCE_LINK      0x20
1698 #define IXGBE_PCS1GLCTL_LOW_LINK_LATCH  0x40
1699 #define IXGBE_PCS1GLCTL_AN_ENABLE       0x10000
1700 #define IXGBE_PCS1GLCTL_AN_RESTART      0x20000
1701
1702 /* ANLP1 Bit Masks */
1703 #define IXGBE_ANLP1_PAUSE               0x0C00
1704 #define IXGBE_ANLP1_SYM_PAUSE           0x0400
1705 #define IXGBE_ANLP1_ASM_PAUSE           0x0800
1706 #define IXGBE_ANLP1_AN_STATE_MASK       0x000f0000
1707
1708 /* SW Semaphore Register bitmasks */
1709 #define IXGBE_SWSM_SMBI 0x00000001 /* Driver Semaphore bit */
1710 #define IXGBE_SWSM_SWESMBI 0x00000002 /* FW Semaphore bit */
1711 #define IXGBE_SWSM_WMNG 0x00000004 /* Wake MNG Clock */
1712 #define IXGBE_SWFW_REGSMP 0x80000000 /* Register Semaphore bit 31 */
1713
1714 /* SW_FW_SYNC/GSSR definitions */
1715 #define IXGBE_GSSR_EEP_SM     0x0001
1716 #define IXGBE_GSSR_PHY0_SM    0x0002
1717 #define IXGBE_GSSR_PHY1_SM    0x0004
1718 #define IXGBE_GSSR_MAC_CSR_SM 0x0008
1719 #define IXGBE_GSSR_FLASH_SM   0x0010
1720 #define IXGBE_GSSR_SW_MNG_SM  0x0400
1721
1722 /* FW Status register bitmask */
1723 #define IXGBE_FWSTS_FWRI    0x00000200 /* Firmware Reset Indication */
1724
1725 /* EEC Register */
1726 #define IXGBE_EEC_SK        0x00000001 /* EEPROM Clock */
1727 #define IXGBE_EEC_CS        0x00000002 /* EEPROM Chip Select */
1728 #define IXGBE_EEC_DI        0x00000004 /* EEPROM Data In */
1729 #define IXGBE_EEC_DO        0x00000008 /* EEPROM Data Out */
1730 #define IXGBE_EEC_FWE_MASK  0x00000030 /* FLASH Write Enable */
1731 #define IXGBE_EEC_FWE_DIS   0x00000010 /* Disable FLASH writes */
1732 #define IXGBE_EEC_FWE_EN    0x00000020 /* Enable FLASH writes */
1733 #define IXGBE_EEC_FWE_SHIFT 4
1734 #define IXGBE_EEC_REQ       0x00000040 /* EEPROM Access Request */
1735 #define IXGBE_EEC_GNT       0x00000080 /* EEPROM Access Grant */
1736 #define IXGBE_EEC_PRES      0x00000100 /* EEPROM Present */
1737 #define IXGBE_EEC_ARD       0x00000200 /* EEPROM Auto Read Done */
1738 #define IXGBE_EEC_FLUP      0x00800000 /* Flash update command */
1739 #define IXGBE_EEC_SEC1VAL   0x02000000 /* Sector 1 Valid */
1740 #define IXGBE_EEC_FLUDONE   0x04000000 /* Flash update done */
1741 /* EEPROM Addressing bits based on type (0-small, 1-large) */
1742 #define IXGBE_EEC_ADDR_SIZE 0x00000400
1743 #define IXGBE_EEC_SIZE      0x00007800 /* EEPROM Size */
1744 #define IXGBE_EERD_MAX_ADDR 0x00003FFF /* EERD alows 14 bits for addr. */
1745
1746 #define IXGBE_EEC_SIZE_SHIFT            11
1747 #define IXGBE_EEPROM_WORD_SIZE_SHIFT    6
1748 #define IXGBE_EEPROM_OPCODE_BITS        8
1749
1750 /* Part Number String Length */
1751 #define IXGBE_PBANUM_LENGTH 11
1752
1753 /* Checksum and EEPROM pointers */
1754 #define IXGBE_PBANUM_PTR_GUARD  0xFAFA
1755 #define IXGBE_EEPROM_CHECKSUM   0x3F
1756 #define IXGBE_EEPROM_SUM        0xBABA
1757 #define IXGBE_PCIE_ANALOG_PTR   0x03
1758 #define IXGBE_ATLAS0_CONFIG_PTR 0x04
1759 #define IXGBE_PHY_PTR           0x04
1760 #define IXGBE_ATLAS1_CONFIG_PTR 0x05
1761 #define IXGBE_OPTION_ROM_PTR    0x05
1762 #define IXGBE_PCIE_GENERAL_PTR  0x06
1763 #define IXGBE_PCIE_CONFIG0_PTR  0x07
1764 #define IXGBE_PCIE_CONFIG1_PTR  0x08
1765 #define IXGBE_CORE0_PTR         0x09
1766 #define IXGBE_CORE1_PTR         0x0A
1767 #define IXGBE_MAC0_PTR          0x0B
1768 #define IXGBE_MAC1_PTR          0x0C
1769 #define IXGBE_CSR0_CONFIG_PTR   0x0D
1770 #define IXGBE_CSR1_CONFIG_PTR   0x0E
1771 #define IXGBE_FW_PTR            0x0F
1772 #define IXGBE_PBANUM0_PTR       0x15
1773 #define IXGBE_PBANUM1_PTR       0x16
1774 #define IXGBE_FREE_SPACE_PTR    0X3E
1775 #define IXGBE_SAN_MAC_ADDR_PTR  0x28
1776 #define IXGBE_DEVICE_CAPS       0x2C
1777 #define IXGBE_DEVICE_CAPS_EXT_THERMAL_SENSOR 0x10
1778 #define IXGBE_SERIAL_NUMBER_MAC_ADDR 0x11
1779 #define IXGBE_PCIE_MSIX_82599_CAPS  0x72
1780 #define IXGBE_PCIE_MSIX_82598_CAPS  0x62
1781
1782 /* MSI-X capability fields masks */
1783 #define IXGBE_PCIE_MSIX_TBL_SZ_MASK     0x7FF
1784
1785 /* Legacy EEPROM word offsets */
1786 #define IXGBE_ISCSI_BOOT_CAPS           0x0033
1787 #define IXGBE_ISCSI_SETUP_PORT_0        0x0030
1788 #define IXGBE_ISCSI_SETUP_PORT_1        0x0034
1789
1790 /* EEPROM Commands - SPI */
1791 #define IXGBE_EEPROM_MAX_RETRY_SPI      5000 /* Max wait 5ms for RDY signal */
1792 #define IXGBE_EEPROM_STATUS_RDY_SPI     0x01
1793 #define IXGBE_EEPROM_READ_OPCODE_SPI    0x03  /* EEPROM read opcode */
1794 #define IXGBE_EEPROM_WRITE_OPCODE_SPI   0x02  /* EEPROM write opcode */
1795 #define IXGBE_EEPROM_A8_OPCODE_SPI      0x08  /* opcode bit-3 = addr bit-8 */
1796 #define IXGBE_EEPROM_WREN_OPCODE_SPI    0x06  /* EEPROM set Write Ena latch */
1797 /* EEPROM reset Write Enable latch */
1798 #define IXGBE_EEPROM_WRDI_OPCODE_SPI    0x04
1799 #define IXGBE_EEPROM_RDSR_OPCODE_SPI    0x05  /* EEPROM read Status reg */
1800 #define IXGBE_EEPROM_WRSR_OPCODE_SPI    0x01  /* EEPROM write Status reg */
1801 #define IXGBE_EEPROM_ERASE4K_OPCODE_SPI 0x20  /* EEPROM ERASE 4KB */
1802 #define IXGBE_EEPROM_ERASE64K_OPCODE_SPI  0xD8  /* EEPROM ERASE 64KB */
1803 #define IXGBE_EEPROM_ERASE256_OPCODE_SPI  0xDB  /* EEPROM ERASE 256B */
1804
1805 /* EEPROM Read Register */
1806 #define IXGBE_EEPROM_RW_REG_DATA   16 /* data offset in EEPROM read reg */
1807 #define IXGBE_EEPROM_RW_REG_DONE   2  /* Offset to READ done bit */
1808 #define IXGBE_EEPROM_RW_REG_START  1  /* First bit to start operation */
1809 #define IXGBE_EEPROM_RW_ADDR_SHIFT 2  /* Shift to the address bits */
1810 #define IXGBE_NVM_POLL_WRITE            1 /* Flag for polling for wr complete */
1811 #define IXGBE_NVM_POLL_READ             0 /* Flag for polling for rd complete */
1812
1813 #define IXGBE_ETH_LENGTH_OF_ADDRESS   6
1814
1815 #define IXGBE_EEPROM_PAGE_SIZE_MAX       128
1816 #define IXGBE_EEPROM_RD_BUFFER_MAX_COUNT        512 /* words rd in burst */
1817 #define IXGBE_EEPROM_WR_BUFFER_MAX_COUNT        256 /* words wr in burst */
1818
1819 #ifndef IXGBE_EEPROM_GRANT_ATTEMPTS
1820 #define IXGBE_EEPROM_GRANT_ATTEMPTS     1000 /* EEPROM attempts to gain grant */
1821 #endif
1822
1823 /* Number of 5 microseconds we wait for EERD read and
1824  * EERW write to complete */
1825 #define IXGBE_EERD_EEWR_ATTEMPTS 100000
1826
1827 /* # attempts we wait for flush update to complete */
1828 #define IXGBE_FLUDONE_ATTEMPTS 20000
1829
1830 #define IXGBE_PCIE_CTRL2                 0x5   /* PCIe Control 2 Offset */
1831 #define IXGBE_PCIE_CTRL2_DUMMY_ENABLE    0x8   /* Dummy Function Enable */
1832 #define IXGBE_PCIE_CTRL2_LAN_DISABLE     0x2   /* LAN PCI Disable */
1833 #define IXGBE_PCIE_CTRL2_DISABLE_SELECT  0x1   /* LAN Disable Select */
1834
1835 #define IXGBE_SAN_MAC_ADDR_PORT0_OFFSET  0x0
1836 #define IXGBE_SAN_MAC_ADDR_PORT1_OFFSET  0x3
1837 #define IXGBE_DEVICE_CAPS_ALLOW_ANY_SFP  0x1
1838 #define IXGBE_DEVICE_CAPS_FCOE_OFFLOADS  0x2
1839 #define IXGBE_FW_LESM_PARAMETERS_PTR     0x2
1840 #define IXGBE_FW_LESM_STATE_1            0x1
1841 #define IXGBE_FW_LESM_STATE_ENABLED      0x8000 /* LESM Enable bit */
1842 #define IXGBE_FW_PASSTHROUGH_PATCH_CONFIG_PTR   0x4
1843 #define IXGBE_FW_PATCH_VERSION_4         0x7
1844 #define IXGBE_FCOE_IBA_CAPS_BLK_PTR         0x33 /* iSCSI/FCOE block */
1845 #define IXGBE_FCOE_IBA_CAPS_FCOE            0x20 /* FCOE flags */
1846 #define IXGBE_ISCSI_FCOE_BLK_PTR            0x17 /* iSCSI/FCOE block */
1847 #define IXGBE_ISCSI_FCOE_FLAGS_OFFSET       0x0  /* FCOE flags */
1848 #define IXGBE_ISCSI_FCOE_FLAGS_ENABLE       0x1  /* FCOE flags enable bit */
1849 #define IXGBE_ALT_SAN_MAC_ADDR_BLK_PTR      0x27 /* Alt. SAN MAC block */
1850 #define IXGBE_ALT_SAN_MAC_ADDR_CAPS_OFFSET      0x0 /* Alt SAN MAC capability */
1851 #define IXGBE_ALT_SAN_MAC_ADDR_PORT0_OFFSET     0x1 /* Alt SAN MAC 0 offset */
1852 #define IXGBE_ALT_SAN_MAC_ADDR_PORT1_OFFSET     0x4 /* Alt SAN MAC 1 offset */
1853 #define IXGBE_ALT_SAN_MAC_ADDR_WWNN_OFFSET      0x7 /* Alt WWNN prefix offset */
1854 #define IXGBE_ALT_SAN_MAC_ADDR_WWPN_OFFSET      0x8 /* Alt WWPN prefix offset */
1855 #define IXGBE_ALT_SAN_MAC_ADDR_CAPS_SANMAC      0x0 /* Alt SAN MAC exists */
1856 #define IXGBE_ALT_SAN_MAC_ADDR_CAPS_ALTWWN      0x1 /* Alt WWN base exists */
1857
1858 #define IXGBE_DEVICE_CAPS_WOL_PORT0_1  0x4 /* WoL supported on ports 0 & 1 */
1859 #define IXGBE_DEVICE_CAPS_WOL_PORT0    0x8 /* WoL supported on port 0 */
1860 #define IXGBE_DEVICE_CAPS_WOL_MASK     0xC /* Mask for WoL capabilities */
1861
1862 /* PCI Bus Info */
1863 #define IXGBE_PCI_DEVICE_STATUS   0xAA
1864 #define IXGBE_PCI_DEVICE_STATUS_TRANSACTION_PENDING   0x0020
1865 #define IXGBE_PCI_LINK_STATUS     0xB2
1866 #define IXGBE_PCI_DEVICE_CONTROL2 0xC8
1867 #define IXGBE_PCI_LINK_WIDTH      0x3F0
1868 #define IXGBE_PCI_LINK_WIDTH_1    0x10
1869 #define IXGBE_PCI_LINK_WIDTH_2    0x20
1870 #define IXGBE_PCI_LINK_WIDTH_4    0x40
1871 #define IXGBE_PCI_LINK_WIDTH_8    0x80
1872 #define IXGBE_PCI_LINK_SPEED      0xF
1873 #define IXGBE_PCI_LINK_SPEED_2500 0x1
1874 #define IXGBE_PCI_LINK_SPEED_5000 0x2
1875 #define IXGBE_PCI_HEADER_TYPE_REGISTER  0x0E
1876 #define IXGBE_PCI_HEADER_TYPE_MULTIFUNC 0x80
1877 #define IXGBE_PCI_DEVICE_CONTROL2_16ms  0x0005
1878
1879 /* Number of 100 microseconds we wait for PCI Express master disable */
1880 #define IXGBE_PCI_MASTER_DISABLE_TIMEOUT 800
1881
1882 /* Check whether address is multicast.  This is little-endian specific check.*/
1883 #define IXGBE_IS_MULTICAST(Address) \
1884                 (bool)(((u8 *)(Address))[0] & ((u8)0x01))
1885
1886 /* Check whether an address is broadcast. */
1887 #define IXGBE_IS_BROADCAST(Address)                      \
1888                 ((((u8 *)(Address))[0] == ((u8)0xff)) && \
1889                 (((u8 *)(Address))[1] == ((u8)0xff)))
1890
1891 /* RAH */
1892 #define IXGBE_RAH_VIND_MASK     0x003C0000
1893 #define IXGBE_RAH_VIND_SHIFT    18
1894 #define IXGBE_RAH_AV            0x80000000
1895 #define IXGBE_CLEAR_VMDQ_ALL    0xFFFFFFFF
1896
1897 /* Header split receive */
1898 #define IXGBE_RFCTL_ISCSI_DIS       0x00000001
1899 #define IXGBE_RFCTL_ISCSI_DWC_MASK  0x0000003E
1900 #define IXGBE_RFCTL_ISCSI_DWC_SHIFT 1
1901 #define IXGBE_RFCTL_RSC_DIS         0x00000010
1902 #define IXGBE_RFCTL_NFSW_DIS        0x00000040
1903 #define IXGBE_RFCTL_NFSR_DIS        0x00000080
1904 #define IXGBE_RFCTL_NFS_VER_MASK    0x00000300
1905 #define IXGBE_RFCTL_NFS_VER_SHIFT   8
1906 #define IXGBE_RFCTL_NFS_VER_2       0
1907 #define IXGBE_RFCTL_NFS_VER_3       1
1908 #define IXGBE_RFCTL_NFS_VER_4       2
1909 #define IXGBE_RFCTL_IPV6_DIS        0x00000400
1910 #define IXGBE_RFCTL_IPV6_XSUM_DIS   0x00000800
1911 #define IXGBE_RFCTL_IPFRSP_DIS      0x00004000
1912 #define IXGBE_RFCTL_IPV6_EX_DIS     0x00010000
1913 #define IXGBE_RFCTL_NEW_IPV6_EXT_DIS 0x00020000
1914
1915 /* Transmit Config masks */
1916 #define IXGBE_TXDCTL_ENABLE             0x02000000 /* Ena specific Tx Queue */
1917 #define IXGBE_TXDCTL_SWFLSH             0x04000000 /* Tx Desc. wr-bk flushing */
1918 #define IXGBE_TXDCTL_WTHRESH_SHIFT      16 /* shift to WTHRESH bits */
1919 /* Enable short packet padding to 64 bytes */
1920 #define IXGBE_TX_PAD_ENABLE     0x00000400
1921 #define IXGBE_JUMBO_FRAME_ENABLE 0x00000004  /* Allow jumbo frames */
1922 /* This allows for 16K packets + 4k for vlan */
1923 #define IXGBE_MAX_FRAME_SZ      0x40040000
1924
1925 #define IXGBE_TDWBAL_HEAD_WB_ENABLE   0x1      /* Tx head write-back enable */
1926 #define IXGBE_TDWBAL_SEQNUM_WB_ENABLE 0x2      /* Tx seq# write-back enable */
1927
1928 /* Receive Config masks */
1929 #define IXGBE_RXCTRL_RXEN       0x00000001  /* Enable Receiver */
1930 #define IXGBE_RXCTRL_DMBYPS             0x00000002 /* Desc Monitor Bypass */
1931 #define IXGBE_RXDCTL_ENABLE             0x02000000 /* Ena specific Rx Queue */
1932 #define IXGBE_RXDCTL_SWFLSH             0x04000000 /* Rx Desc wr-bk flushing */
1933 #define IXGBE_RXDCTL_RLPMLMASK          0x00003FFF /* X540 supported only */
1934 #define IXGBE_RXDCTL_RLPML_EN   0x00008000
1935 #define IXGBE_RXDCTL_VME        0x40000000  /* VLAN mode enable */
1936
1937 #define IXGBE_TSYNCTXCTL_VALID     0x00000001 /* Tx timestamp valid */
1938 #define IXGBE_TSYNCTXCTL_ENABLED   0x00000010 /* Tx timestamping enabled */
1939
1940 #define IXGBE_TSYNCRXCTL_VALID     0x00000001 /* Rx timestamp valid */
1941 #define IXGBE_TSYNCRXCTL_TYPE_MASK 0x0000000E /* Rx type mask */
1942 #define IXGBE_TSYNCRXCTL_TYPE_L2_V2      0x00
1943 #define IXGBE_TSYNCRXCTL_TYPE_L4_V1      0x02
1944 #define IXGBE_TSYNCRXCTL_TYPE_L2_L4_V2   0x04
1945 #define IXGBE_TSYNCRXCTL_TYPE_EVENT_V2   0x0A
1946 #define IXGBE_TSYNCRXCTL_ENABLED   0x00000010 /* Rx Timestamping enabled */
1947
1948 #define IXGBE_RXMTRL_V1_CTRLT_MASK 0x000000FF
1949 #define IXGBE_RXMTRL_V1_SYNC_MSG         0x00
1950 #define IXGBE_RXMTRL_V1_DELAY_REQ_MSG    0x01
1951 #define IXGBE_RXMTRL_V1_FOLLOWUP_MSG     0x02
1952 #define IXGBE_RXMTRL_V1_DELAY_RESP_MSG   0x03
1953 #define IXGBE_RXMTRL_V1_MGMT_MSG         0x04
1954
1955 #define IXGBE_RXMTRL_V2_MSGID_MASK      0x0000FF00
1956 #define IXGBE_RXMTRL_V2_SYNC_MSG            0x0000
1957 #define IXGBE_RXMTRL_V2_DELAY_REQ_MSG       0x0100
1958 #define IXGBE_RXMTRL_V2_PDELAY_REQ_MSG      0x0200
1959 #define IXGBE_RXMTRL_V2_PDELAY_RESP_MSG     0x0300
1960 #define IXGBE_RXMTRL_V2_FOLLOWUP_MSG        0x0800
1961 #define IXGBE_RXMTRL_V2_DELAY_RESP_MSG      0x0900
1962 #define IXGBE_RXMTRL_V2_PDELAY_FOLLOWUP_MSG 0x0A00
1963 #define IXGBE_RXMTRL_V2_ANNOUNCE_MSG        0x0B00
1964 #define IXGBE_RXMTRL_V2_SIGNALLING_MSG      0x0C00
1965 #define IXGBE_RXMTRL_V2_MGMT_MSG            0x0D00
1966
1967 #define IXGBE_FCTRL_SBP 0x00000002 /* Store Bad Packet */
1968 #define IXGBE_FCTRL_MPE 0x00000100 /* Multicast Promiscuous Ena*/
1969 #define IXGBE_FCTRL_UPE 0x00000200 /* Unicast Promiscuous Ena */
1970 #define IXGBE_FCTRL_BAM 0x00000400 /* Broadcast Accept Mode */
1971 #define IXGBE_FCTRL_PMCF 0x00001000 /* Pass MAC Control Frames */
1972 #define IXGBE_FCTRL_DPF 0x00002000 /* Discard Pause Frame */
1973 /* Receive Priority Flow Control Enable */
1974 #define IXGBE_FCTRL_RPFCE 0x00004000
1975 #define IXGBE_FCTRL_RFCE 0x00008000 /* Receive Flow Control Ena */
1976 #define IXGBE_MFLCN_PMCF        0x00000001 /* Pass MAC Control Frames */
1977 #define IXGBE_MFLCN_DPF         0x00000002 /* Discard Pause Frame */
1978 #define IXGBE_MFLCN_RPFCE       0x00000004 /* Receive Priority FC Enable */
1979 #define IXGBE_MFLCN_RFCE        0x00000008 /* Receive FC Enable */
1980 #define IXGBE_MFLCN_RPFCE_SHIFT 4          /* Rx Priority FC bitmap shift */
1981
1982 /* Multiple Receive Queue Control */
1983 #define IXGBE_MRQC_RSSEN                 0x00000001  /* RSS Enable */
1984 #define IXGBE_MRQC_MRQE_MASK                    0xF /* Bits 3:0 */
1985 #define IXGBE_MRQC_RT8TCEN               0x00000002 /* 8 TC no RSS */
1986 #define IXGBE_MRQC_RT4TCEN               0x00000003 /* 4 TC no RSS */
1987 #define IXGBE_MRQC_RTRSS8TCEN            0x00000004 /* 8 TC w/ RSS */
1988 #define IXGBE_MRQC_RTRSS4TCEN            0x00000005 /* 4 TC w/ RSS */
1989 #define IXGBE_MRQC_VMDQEN                0x00000008 /* VMDq2 64 pools no RSS */
1990 #define IXGBE_MRQC_VMDQRSS32EN           0x0000000A /* VMDq2 32 pools w/ RSS */
1991 #define IXGBE_MRQC_VMDQRSS64EN           0x0000000B /* VMDq2 64 pools w/ RSS */
1992 #define IXGBE_MRQC_VMDQRT8TCEN           0x0000000C /* VMDq2/RT 16 pool 8 TC */
1993 #define IXGBE_MRQC_VMDQRT4TCEN           0x0000000D /* VMDq2/RT 32 pool 4 TC */
1994 #define IXGBE_MRQC_RSS_FIELD_MASK        0xFFFF0000
1995 #define IXGBE_MRQC_RSS_FIELD_IPV4_TCP    0x00010000
1996 #define IXGBE_MRQC_RSS_FIELD_IPV4        0x00020000
1997 #define IXGBE_MRQC_RSS_FIELD_IPV6_EX_TCP 0x00040000
1998 #define IXGBE_MRQC_RSS_FIELD_IPV6_EX     0x00080000
1999 #define IXGBE_MRQC_RSS_FIELD_IPV6        0x00100000
2000 #define IXGBE_MRQC_RSS_FIELD_IPV6_TCP    0x00200000
2001 #define IXGBE_MRQC_RSS_FIELD_IPV4_UDP    0x00400000
2002 #define IXGBE_MRQC_RSS_FIELD_IPV6_UDP    0x00800000
2003 #define IXGBE_MRQC_RSS_FIELD_IPV6_EX_UDP 0x01000000
2004 #define IXGBE_MRQC_L3L4TXSWEN            0x00008000
2005
2006 /* Queue Drop Enable */
2007 #define IXGBE_QDE_ENABLE     0x00000001
2008 #define IXGBE_QDE_IDX_MASK   0x00007F00
2009 #define IXGBE_QDE_IDX_SHIFT           8
2010
2011 #define IXGBE_TXD_POPTS_IXSM 0x01       /* Insert IP checksum */
2012 #define IXGBE_TXD_POPTS_TXSM 0x02       /* Insert TCP/UDP checksum */
2013 #define IXGBE_TXD_CMD_EOP    0x01000000 /* End of Packet */
2014 #define IXGBE_TXD_CMD_IFCS   0x02000000 /* Insert FCS (Ethernet CRC) */
2015 #define IXGBE_TXD_CMD_IC     0x04000000 /* Insert Checksum */
2016 #define IXGBE_TXD_CMD_RS     0x08000000 /* Report Status */
2017 #define IXGBE_TXD_CMD_DEXT      0x20000000 /* Desc extension (0 = legacy) */
2018 #define IXGBE_TXD_CMD_VLE    0x40000000 /* Add VLAN tag */
2019 #define IXGBE_TXD_STAT_DD    0x00000001 /* Descriptor Done */
2020
2021 #define IXGBE_RXDADV_IPSEC_STATUS_SECP                  0x00020000
2022 #define IXGBE_RXDADV_IPSEC_ERROR_INVALID_PROTOCOL       0x08000000
2023 #define IXGBE_RXDADV_IPSEC_ERROR_INVALID_LENGTH         0x10000000
2024 #define IXGBE_RXDADV_IPSEC_ERROR_AUTH_FAILED            0x18000000
2025 #define IXGBE_RXDADV_IPSEC_ERROR_BIT_MASK               0x18000000
2026 /* Multiple Transmit Queue Command Register */
2027 #define IXGBE_MTQC_RT_ENA       0x1 /* DCB Enable */
2028 #define IXGBE_MTQC_VT_ENA       0x2 /* VMDQ2 Enable */
2029 #define IXGBE_MTQC_64Q_1PB      0x0 /* 64 queues 1 pack buffer */
2030 #define IXGBE_MTQC_32VF         0x8 /* 4 TX Queues per pool w/32VF's */
2031 #define IXGBE_MTQC_64VF         0x4 /* 2 TX Queues per pool w/64VF's */
2032 #define IXGBE_MTQC_4TC_4TQ      0x8 /* 4 TC if RT_ENA and VT_ENA */
2033 #define IXGBE_MTQC_8TC_8TQ      0xC /* 8 TC if RT_ENA or 8 TQ if VT_ENA */
2034
2035 /* Receive Descriptor bit definitions */
2036 #define IXGBE_RXD_STAT_DD       0x01    /* Descriptor Done */
2037 #define IXGBE_RXD_STAT_EOP      0x02    /* End of Packet */
2038 #define IXGBE_RXD_STAT_FLM      0x04    /* FDir Match */
2039 #define IXGBE_RXD_STAT_VP       0x08    /* IEEE VLAN Packet */
2040 #define IXGBE_RXDADV_NEXTP_MASK   0x000FFFF0 /* Next Descriptor Index */
2041 #define IXGBE_RXDADV_NEXTP_SHIFT  0x00000004
2042 #define IXGBE_RXD_STAT_UDPCS    0x10    /* UDP xsum calculated */
2043 #define IXGBE_RXD_STAT_L4CS     0x20    /* L4 xsum calculated */
2044 #define IXGBE_RXD_STAT_IPCS     0x40    /* IP xsum calculated */
2045 #define IXGBE_RXD_STAT_PIF      0x80    /* passed in-exact filter */
2046 #define IXGBE_RXD_STAT_CRCV     0x100   /* Speculative CRC Valid */
2047 #define IXGBE_RXD_STAT_VEXT     0x200   /* 1st VLAN found */
2048 #define IXGBE_RXD_STAT_UDPV     0x400   /* Valid UDP checksum */
2049 #define IXGBE_RXD_STAT_DYNINT   0x800   /* Pkt caused INT via DYNINT */
2050 #define IXGBE_RXD_STAT_LLINT    0x800   /* Pkt caused Low Latency Interrupt */
2051 #define IXGBE_RXD_STAT_TS       0x10000 /* Time Stamp */
2052 #define IXGBE_RXD_STAT_SECP     0x20000 /* Security Processing */
2053 #define IXGBE_RXD_STAT_LB       0x40000 /* Loopback Status */
2054 #define IXGBE_RXD_STAT_ACK      0x8000  /* ACK Packet indication */
2055 #define IXGBE_RXD_ERR_CE        0x01    /* CRC Error */
2056 #define IXGBE_RXD_ERR_LE        0x02    /* Length Error */
2057 #define IXGBE_RXD_ERR_PE        0x08    /* Packet Error */
2058 #define IXGBE_RXD_ERR_OSE       0x10    /* Oversize Error */
2059 #define IXGBE_RXD_ERR_USE       0x20    /* Undersize Error */
2060 #define IXGBE_RXD_ERR_TCPE      0x40    /* TCP/UDP Checksum Error */
2061 #define IXGBE_RXD_ERR_IPE       0x80    /* IP Checksum Error */
2062 #define IXGBE_RXDADV_ERR_MASK           0xfff00000 /* RDESC.ERRORS mask */
2063 #define IXGBE_RXDADV_ERR_SHIFT          20         /* RDESC.ERRORS shift */
2064 #define IXGBE_RXDADV_ERR_RXE            0x20000000 /* Any MAC Error */
2065 #define IXGBE_RXDADV_ERR_FCEOFE         0x80000000 /* FCoEFe/IPE */
2066 #define IXGBE_RXDADV_ERR_FCERR          0x00700000 /* FCERR/FDIRERR */
2067 #define IXGBE_RXDADV_ERR_FDIR_LEN       0x00100000 /* FDIR Length error */
2068 #define IXGBE_RXDADV_ERR_FDIR_DROP      0x00200000 /* FDIR Drop error */
2069 #define IXGBE_RXDADV_ERR_FDIR_COLL      0x00400000 /* FDIR Collision error */
2070 #define IXGBE_RXDADV_ERR_HBO    0x00800000 /*Header Buffer Overflow */
2071 #define IXGBE_RXDADV_ERR_CE     0x01000000 /* CRC Error */
2072 #define IXGBE_RXDADV_ERR_LE     0x02000000 /* Length Error */
2073 #define IXGBE_RXDADV_ERR_PE     0x08000000 /* Packet Error */
2074 #define IXGBE_RXDADV_ERR_OSE    0x10000000 /* Oversize Error */
2075 #define IXGBE_RXDADV_ERR_USE    0x20000000 /* Undersize Error */
2076 #define IXGBE_RXDADV_ERR_TCPE   0x40000000 /* TCP/UDP Checksum Error */
2077 #define IXGBE_RXDADV_ERR_IPE    0x80000000 /* IP Checksum Error */
2078 #define IXGBE_RXD_VLAN_ID_MASK  0x0FFF  /* VLAN ID is in lower 12 bits */
2079 #define IXGBE_RXD_PRI_MASK      0xE000  /* Priority is in upper 3 bits */
2080 #define IXGBE_RXD_PRI_SHIFT     13
2081 #define IXGBE_RXD_CFI_MASK      0x1000  /* CFI is bit 12 */
2082 #define IXGBE_RXD_CFI_SHIFT     12
2083
2084 #define IXGBE_RXDADV_STAT_DD            IXGBE_RXD_STAT_DD  /* Done */
2085 #define IXGBE_RXDADV_STAT_EOP           IXGBE_RXD_STAT_EOP /* End of Packet */
2086 #define IXGBE_RXDADV_STAT_FLM           IXGBE_RXD_STAT_FLM /* FDir Match */
2087 #define IXGBE_RXDADV_STAT_VP            IXGBE_RXD_STAT_VP  /* IEEE VLAN Pkt */
2088 #define IXGBE_RXDADV_STAT_MASK          0x000fffff /* Stat/NEXTP: bit 0-19 */
2089 #define IXGBE_RXDADV_STAT_FCEOFS        0x00000040 /* FCoE EOF/SOF Stat */
2090 #define IXGBE_RXDADV_STAT_FCSTAT        0x00000030 /* FCoE Pkt Stat */
2091 #define IXGBE_RXDADV_STAT_FCSTAT_NOMTCH 0x00000000 /* 00: No Ctxt Match */
2092 #define IXGBE_RXDADV_STAT_FCSTAT_NODDP  0x00000010 /* 01: Ctxt w/o DDP */
2093 #define IXGBE_RXDADV_STAT_FCSTAT_FCPRSP 0x00000020 /* 10: Recv. FCP_RSP */
2094 #define IXGBE_RXDADV_STAT_FCSTAT_DDP    0x00000030 /* 11: Ctxt w/ DDP */
2095 #define IXGBE_RXDADV_STAT_TS            0x00010000 /* IEEE1588 Time Stamp */
2096
2097 /* PSRTYPE bit definitions */
2098 #define IXGBE_PSRTYPE_TCPHDR    0x00000010
2099 #define IXGBE_PSRTYPE_UDPHDR    0x00000020
2100 #define IXGBE_PSRTYPE_IPV4HDR   0x00000100
2101 #define IXGBE_PSRTYPE_IPV6HDR   0x00000200
2102 #define IXGBE_PSRTYPE_L2HDR     0x00001000
2103
2104 /* SRRCTL bit definitions */
2105 #define IXGBE_SRRCTL_BSIZEPKT_SHIFT     10     /* so many KBs */
2106 #define IXGBE_SRRCTL_RDMTS_SHIFT        22
2107 #define IXGBE_SRRCTL_RDMTS_MASK         0x01C00000
2108 #define IXGBE_SRRCTL_DROP_EN            0x10000000
2109 #define IXGBE_SRRCTL_BSIZEPKT_MASK      0x0000007F
2110 #define IXGBE_SRRCTL_BSIZEHDR_MASK      0x00003F00
2111 #define IXGBE_SRRCTL_DESCTYPE_LEGACY    0x00000000
2112 #define IXGBE_SRRCTL_DESCTYPE_ADV_ONEBUF 0x02000000
2113 #define IXGBE_SRRCTL_DESCTYPE_HDR_SPLIT  0x04000000
2114 #define IXGBE_SRRCTL_DESCTYPE_HDR_REPLICATION_LARGE_PKT 0x08000000
2115 #define IXGBE_SRRCTL_DESCTYPE_HDR_SPLIT_ALWAYS 0x0A000000
2116 #define IXGBE_SRRCTL_DESCTYPE_MASK      0x0E000000
2117
2118 #define IXGBE_RXDPS_HDRSTAT_HDRSP       0x00008000
2119 #define IXGBE_RXDPS_HDRSTAT_HDRLEN_MASK 0x000003FF
2120
2121 #define IXGBE_RXDADV_RSSTYPE_MASK       0x0000000F
2122 #define IXGBE_RXDADV_PKTTYPE_MASK       0x0000FFF0
2123 #define IXGBE_RXDADV_PKTTYPE_MASK_EX    0x0001FFF0
2124 #define IXGBE_RXDADV_HDRBUFLEN_MASK     0x00007FE0
2125 #define IXGBE_RXDADV_RSCCNT_MASK        0x001E0000
2126 #define IXGBE_RXDADV_RSCCNT_SHIFT       17
2127 #define IXGBE_RXDADV_HDRBUFLEN_SHIFT    5
2128 #define IXGBE_RXDADV_SPLITHEADER_EN     0x00001000
2129 #define IXGBE_RXDADV_SPH                0x8000
2130
2131 /* RSS Hash results */
2132 #define IXGBE_RXDADV_RSSTYPE_NONE       0x00000000
2133 #define IXGBE_RXDADV_RSSTYPE_IPV4_TCP   0x00000001
2134 #define IXGBE_RXDADV_RSSTYPE_IPV4       0x00000002
2135 #define IXGBE_RXDADV_RSSTYPE_IPV6_TCP   0x00000003
2136 #define IXGBE_RXDADV_RSSTYPE_IPV6_EX    0x00000004
2137 #define IXGBE_RXDADV_RSSTYPE_IPV6       0x00000005
2138 #define IXGBE_RXDADV_RSSTYPE_IPV6_TCP_EX 0x00000006
2139 #define IXGBE_RXDADV_RSSTYPE_IPV4_UDP   0x00000007
2140 #define IXGBE_RXDADV_RSSTYPE_IPV6_UDP   0x00000008
2141 #define IXGBE_RXDADV_RSSTYPE_IPV6_UDP_EX 0x00000009
2142
2143 /* RSS Packet Types as indicated in the receive descriptor. */
2144 #define IXGBE_RXDADV_PKTTYPE_NONE       0x00000000
2145 #define IXGBE_RXDADV_PKTTYPE_IPV4       0x00000010 /* IPv4 hdr present */
2146 #define IXGBE_RXDADV_PKTTYPE_IPV4_EX    0x00000020 /* IPv4 hdr + extensions */
2147 #define IXGBE_RXDADV_PKTTYPE_IPV6       0x00000040 /* IPv6 hdr present */
2148 #define IXGBE_RXDADV_PKTTYPE_IPV6_EX    0x00000080 /* IPv6 hdr + extensions */
2149 #define IXGBE_RXDADV_PKTTYPE_TCP        0x00000100 /* TCP hdr present */
2150 #define IXGBE_RXDADV_PKTTYPE_UDP        0x00000200 /* UDP hdr present */
2151 #define IXGBE_RXDADV_PKTTYPE_SCTP       0x00000400 /* SCTP hdr present */
2152 #define IXGBE_RXDADV_PKTTYPE_NFS        0x00000800 /* NFS hdr present */
2153 #define IXGBE_RXDADV_PKTTYPE_IPSEC_ESP  0x00001000 /* IPSec ESP */
2154 #define IXGBE_RXDADV_PKTTYPE_IPSEC_AH   0x00002000 /* IPSec AH */
2155 #define IXGBE_RXDADV_PKTTYPE_LINKSEC    0x00004000 /* LinkSec Encap */
2156 #define IXGBE_RXDADV_PKTTYPE_ETQF       0x00008000 /* PKTTYPE is ETQF index */
2157 #define IXGBE_RXDADV_PKTTYPE_ETQF_MASK  0x00000070 /* ETQF has 8 indices */
2158 #define IXGBE_RXDADV_PKTTYPE_ETQF_SHIFT 4          /* Right-shift 4 bits */
2159
2160 /* Security Processing bit Indication */
2161 #define IXGBE_RXDADV_LNKSEC_STATUS_SECP         0x00020000
2162 #define IXGBE_RXDADV_LNKSEC_ERROR_NO_SA_MATCH   0x08000000
2163 #define IXGBE_RXDADV_LNKSEC_ERROR_REPLAY_ERROR  0x10000000
2164 #define IXGBE_RXDADV_LNKSEC_ERROR_BIT_MASK      0x18000000
2165 #define IXGBE_RXDADV_LNKSEC_ERROR_BAD_SIG       0x18000000
2166
2167 /* Masks to determine if packets should be dropped due to frame errors */
2168 #define IXGBE_RXD_ERR_FRAME_ERR_MASK ( \
2169                                       IXGBE_RXD_ERR_CE | \
2170                                       IXGBE_RXD_ERR_LE | \
2171                                       IXGBE_RXD_ERR_PE | \
2172                                       IXGBE_RXD_ERR_OSE | \
2173                                       IXGBE_RXD_ERR_USE)
2174
2175 #define IXGBE_RXDADV_ERR_FRAME_ERR_MASK ( \
2176                                       IXGBE_RXDADV_ERR_CE | \
2177                                       IXGBE_RXDADV_ERR_LE | \
2178                                       IXGBE_RXDADV_ERR_PE | \
2179                                       IXGBE_RXDADV_ERR_OSE | \
2180                                       IXGBE_RXDADV_ERR_USE)
2181
2182 #define IXGBE_RXDADV_ERR_FRAME_ERR_MASK_82599   IXGBE_RXDADV_ERR_RXE
2183
2184 /* Multicast bit mask */
2185 #define IXGBE_MCSTCTRL_MFE      0x4
2186
2187 /* Number of Transmit and Receive Descriptors must be a multiple of 8 */
2188 #define IXGBE_REQ_TX_DESCRIPTOR_MULTIPLE  8
2189 #define IXGBE_REQ_RX_DESCRIPTOR_MULTIPLE  8
2190 #define IXGBE_REQ_TX_BUFFER_GRANULARITY   1024
2191
2192 /* Vlan-specific macros */
2193 #define IXGBE_RX_DESC_SPECIAL_VLAN_MASK  0x0FFF /* VLAN ID in lower 12 bits */
2194 #define IXGBE_RX_DESC_SPECIAL_PRI_MASK   0xE000 /* Priority in upper 3 bits */
2195 #define IXGBE_RX_DESC_SPECIAL_PRI_SHIFT  0x000D /* Priority in upper 3 of 16 */
2196 #define IXGBE_TX_DESC_SPECIAL_PRI_SHIFT  IXGBE_RX_DESC_SPECIAL_PRI_SHIFT
2197
2198 /* SR-IOV specific macros */
2199 #define IXGBE_MBVFICR_INDEX(vf_number)   (vf_number >> 4)
2200 #define IXGBE_MBVFICR(_i)                (0x00710 + (_i * 4))
2201 #define IXGBE_VFLRE(_i)                  (((_i & 1) ? 0x001C0 : 0x00600))
2202 #define IXGBE_VFLREC(_i)                 (0x00700 + (_i * 4))
2203
2204 /* Little Endian defines */
2205 #ifndef __le16
2206 #define __le16  u16
2207 #endif
2208 #ifndef __le32
2209 #define __le32  u32
2210 #endif
2211 #ifndef __le64
2212 #define __le64  u64
2213
2214 #endif
2215 #ifndef __be16
2216 /* Big Endian defines */
2217 #define __be16  u16
2218 #define __be32  u32
2219 #define __be64  u64
2220
2221 #endif
2222 enum ixgbe_fdir_pballoc_type {
2223         IXGBE_FDIR_PBALLOC_NONE = 0,
2224         IXGBE_FDIR_PBALLOC_64K  = 1,
2225         IXGBE_FDIR_PBALLOC_128K = 2,
2226         IXGBE_FDIR_PBALLOC_256K = 3,
2227 };
2228
2229 /* Flow Director register values */
2230 #define IXGBE_FDIRCTRL_PBALLOC_64K              0x00000001
2231 #define IXGBE_FDIRCTRL_PBALLOC_128K             0x00000002
2232 #define IXGBE_FDIRCTRL_PBALLOC_256K             0x00000003
2233 #define IXGBE_FDIRCTRL_INIT_DONE                0x00000008
2234 #define IXGBE_FDIRCTRL_PERFECT_MATCH            0x00000010
2235 #define IXGBE_FDIRCTRL_REPORT_STATUS            0x00000020
2236 #define IXGBE_FDIRCTRL_REPORT_STATUS_ALWAYS     0x00000080
2237 #define IXGBE_FDIRCTRL_DROP_Q_SHIFT             8
2238 #define IXGBE_FDIRCTRL_FLEX_SHIFT               16
2239 #define IXGBE_FDIRCTRL_SEARCHLIM                0x00800000
2240 #define IXGBE_FDIRCTRL_MAX_LENGTH_SHIFT         24
2241 #define IXGBE_FDIRCTRL_FULL_THRESH_MASK         0xF0000000
2242 #define IXGBE_FDIRCTRL_FULL_THRESH_SHIFT        28
2243
2244 #define IXGBE_FDIRTCPM_DPORTM_SHIFT             16
2245 #define IXGBE_FDIRUDPM_DPORTM_SHIFT             16
2246 #define IXGBE_FDIRIP6M_DIPM_SHIFT               16
2247 #define IXGBE_FDIRM_VLANID                      0x00000001
2248 #define IXGBE_FDIRM_VLANP                       0x00000002
2249 #define IXGBE_FDIRM_POOL                        0x00000004
2250 #define IXGBE_FDIRM_L4P                         0x00000008
2251 #define IXGBE_FDIRM_FLEX                        0x00000010
2252 #define IXGBE_FDIRM_DIPv6                       0x00000020
2253
2254 #define IXGBE_FDIRFREE_FREE_MASK                0xFFFF
2255 #define IXGBE_FDIRFREE_FREE_SHIFT               0
2256 #define IXGBE_FDIRFREE_COLL_MASK                0x7FFF0000
2257 #define IXGBE_FDIRFREE_COLL_SHIFT               16
2258 #define IXGBE_FDIRLEN_MAXLEN_MASK               0x3F
2259 #define IXGBE_FDIRLEN_MAXLEN_SHIFT              0
2260 #define IXGBE_FDIRLEN_MAXHASH_MASK              0x7FFF0000
2261 #define IXGBE_FDIRLEN_MAXHASH_SHIFT             16
2262 #define IXGBE_FDIRUSTAT_ADD_MASK                0xFFFF
2263 #define IXGBE_FDIRUSTAT_ADD_SHIFT               0
2264 #define IXGBE_FDIRUSTAT_REMOVE_MASK             0xFFFF0000
2265 #define IXGBE_FDIRUSTAT_REMOVE_SHIFT            16
2266 #define IXGBE_FDIRFSTAT_FADD_MASK               0x00FF
2267 #define IXGBE_FDIRFSTAT_FADD_SHIFT              0
2268 #define IXGBE_FDIRFSTAT_FREMOVE_MASK            0xFF00
2269 #define IXGBE_FDIRFSTAT_FREMOVE_SHIFT           8
2270 #define IXGBE_FDIRPORT_DESTINATION_SHIFT        16
2271 #define IXGBE_FDIRVLAN_FLEX_SHIFT               16
2272 #define IXGBE_FDIRHASH_BUCKET_VALID_SHIFT       15
2273 #define IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT       16
2274
2275 #define IXGBE_FDIRCMD_CMD_MASK                  0x00000003
2276 #define IXGBE_FDIRCMD_CMD_ADD_FLOW              0x00000001
2277 #define IXGBE_FDIRCMD_CMD_REMOVE_FLOW           0x00000002
2278 #define IXGBE_FDIRCMD_CMD_QUERY_REM_FILT        0x00000003
2279 #define IXGBE_FDIRCMD_FILTER_VALID              0x00000004
2280 #define IXGBE_FDIRCMD_FILTER_UPDATE             0x00000008
2281 #define IXGBE_FDIRCMD_IPv6DMATCH                0x00000010
2282 #define IXGBE_FDIRCMD_L4TYPE_UDP                0x00000020
2283 #define IXGBE_FDIRCMD_L4TYPE_TCP                0x00000040
2284 #define IXGBE_FDIRCMD_L4TYPE_SCTP               0x00000060
2285 #define IXGBE_FDIRCMD_IPV6                      0x00000080
2286 #define IXGBE_FDIRCMD_CLEARHT                   0x00000100
2287 #define IXGBE_FDIRCMD_DROP                      0x00000200
2288 #define IXGBE_FDIRCMD_INT                       0x00000400
2289 #define IXGBE_FDIRCMD_LAST                      0x00000800
2290 #define IXGBE_FDIRCMD_COLLISION                 0x00001000
2291 #define IXGBE_FDIRCMD_QUEUE_EN                  0x00008000
2292 #define IXGBE_FDIRCMD_FLOW_TYPE_SHIFT           5
2293 #define IXGBE_FDIRCMD_RX_QUEUE_SHIFT            16
2294 #define IXGBE_FDIRCMD_VT_POOL_SHIFT             24
2295 #define IXGBE_FDIR_INIT_DONE_POLL               10
2296 #define IXGBE_FDIRCMD_CMD_POLL                  10
2297
2298 #define IXGBE_FDIR_DROP_QUEUE                   127
2299
2300
2301 /* Manageablility Host Interface defines */
2302 #define IXGBE_HI_MAX_BLOCK_BYTE_LENGTH       1792 /* Num of bytes in range */
2303 #define IXGBE_HI_MAX_BLOCK_DWORD_LENGTH      448 /* Num of dwords in range */
2304 #define IXGBE_HI_COMMAND_TIMEOUT             500 /* Process HI command limit */
2305
2306 /* CEM Support */
2307 #define FW_CEM_HDR_LEN                0x4
2308 #define FW_CEM_CMD_DRIVER_INFO        0xDD
2309 #define FW_CEM_CMD_DRIVER_INFO_LEN    0x5
2310 #define FW_CEM_CMD_RESERVED           0X0
2311 #define FW_CEM_UNUSED_VER             0x0
2312 #define FW_CEM_MAX_RETRIES            3
2313 #define FW_CEM_RESP_STATUS_SUCCESS    0x1
2314
2315 /* Host Interface Command Structures */
2316
2317 struct ixgbe_hic_hdr {
2318         u8 cmd;
2319         u8 buf_len;
2320         union {
2321                 u8 cmd_resv;
2322                 u8 ret_status;
2323         } cmd_or_resp;
2324         u8 checksum;
2325 };
2326
2327 struct ixgbe_hic_drv_info {
2328         struct ixgbe_hic_hdr hdr;
2329         u8 port_num;
2330         u8 ver_sub;
2331         u8 ver_build;
2332         u8 ver_min;
2333         u8 ver_maj;
2334         u8 pad; /* end spacing to ensure length is mult. of dword */
2335         u16 pad2; /* end spacing to ensure length is mult. of dword2 */
2336 };
2337
2338 /* Transmit Descriptor - Legacy */
2339 struct ixgbe_legacy_tx_desc {
2340         u64 buffer_addr;       /* Address of the descriptor's data buffer */
2341         union {
2342                 __le32 data;
2343                 struct {
2344                         __le16 length;    /* Data buffer length */
2345                         u8 cso;           /* Checksum offset */
2346                         u8 cmd;           /* Descriptor control */
2347                 } flags;
2348         } lower;
2349         union {
2350                 __le32 data;
2351                 struct {
2352                         u8 status;        /* Descriptor status */
2353                         u8 css;           /* Checksum start */
2354                         __le16 vlan;
2355                 } fields;
2356         } upper;
2357 };
2358
2359 /* Transmit Descriptor - Advanced */
2360 union ixgbe_adv_tx_desc {
2361         struct {
2362                 __le64 buffer_addr;      /* Address of descriptor's data buf */
2363                 __le32 cmd_type_len;
2364                 __le32 olinfo_status;
2365         } read;
2366         struct {
2367                 __le64 rsvd;       /* Reserved */
2368                 __le32 nxtseq_seed;
2369                 __le32 status;
2370         } wb;
2371 };
2372
2373 /* Receive Descriptor - Legacy */
2374 struct ixgbe_legacy_rx_desc {
2375         __le64 buffer_addr; /* Address of the descriptor's data buffer */
2376         __le16 length;      /* Length of data DMAed into data buffer */
2377         __le16 csum;        /* Packet checksum */
2378         u8 status;          /* Descriptor status */
2379         u8 errors;          /* Descriptor Errors */
2380         __le16 vlan;
2381 };
2382
2383 /* Receive Descriptor - Advanced */
2384 union ixgbe_adv_rx_desc {
2385         struct {
2386                 __le64 pkt_addr; /* Packet buffer address */
2387                 __le64 hdr_addr; /* Header buffer address */
2388         } read;
2389         struct {
2390                 struct {
2391                         union {
2392                                 __le32 data;
2393                                 struct {
2394                                         __le16 pkt_info; /* RSS, Pkt type */
2395                                         __le16 hdr_info; /* Splithdr, hdrlen */
2396                                 } hs_rss;
2397                         } lo_dword;
2398                         union {
2399                                 __le32 rss; /* RSS Hash */
2400                                 struct {
2401                                         __le16 ip_id; /* IP id */
2402                                         __le16 csum; /* Packet Checksum */
2403                                 } csum_ip;
2404                         } hi_dword;
2405                 } lower;
2406                 struct {
2407                         __le32 status_error; /* ext status/error */
2408                         __le16 length; /* Packet length */
2409                         __le16 vlan; /* VLAN tag */
2410                 } upper;
2411         } wb;  /* writeback */
2412 };
2413
2414 /* Context descriptors */
2415 struct ixgbe_adv_tx_context_desc {
2416         __le32 vlan_macip_lens;
2417         __le32 seqnum_seed;
2418         __le32 type_tucmd_mlhl;
2419         __le32 mss_l4len_idx;
2420 };
2421
2422 /* Adv Transmit Descriptor Config Masks */
2423 #define IXGBE_ADVTXD_DTALEN_MASK      0x0000FFFF /* Data buf length(bytes) */
2424 #define IXGBE_ADVTXD_MAC_LINKSEC      0x00040000 /* Insert LinkSec */
2425 #define IXGBE_ADVTXD_MAC_TSTAMP       0x00080000 /* IEEE1588 time stamp */
2426 #define IXGBE_ADVTXD_IPSEC_SA_INDEX_MASK   0x000003FF /* IPSec SA index */
2427 #define IXGBE_ADVTXD_IPSEC_ESP_LEN_MASK    0x000001FF /* IPSec ESP length */
2428 #define IXGBE_ADVTXD_DTYP_MASK  0x00F00000 /* DTYP mask */
2429 #define IXGBE_ADVTXD_DTYP_CTXT          0x00200000 /* Adv Context Desc */
2430 #define IXGBE_ADVTXD_DTYP_DATA          0x00300000 /* Adv Data Descriptor */
2431 #define IXGBE_ADVTXD_DCMD_EOP   IXGBE_TXD_CMD_EOP  /* End of Packet */
2432 #define IXGBE_ADVTXD_DCMD_IFCS  IXGBE_TXD_CMD_IFCS /* Insert FCS */
2433 #define IXGBE_ADVTXD_DCMD_RS    IXGBE_TXD_CMD_RS   /* Report Status */
2434 #define IXGBE_ADVTXD_DCMD_DDTYP_ISCSI 0x10000000    /* DDP hdr type or iSCSI */
2435 #define IXGBE_ADVTXD_DCMD_DEXT          IXGBE_TXD_CMD_DEXT /* Desc ext 1=Adv */
2436 #define IXGBE_ADVTXD_DCMD_VLE   IXGBE_TXD_CMD_VLE  /* VLAN pkt enable */
2437 #define IXGBE_ADVTXD_DCMD_TSE   0x80000000 /* TCP Seg enable */
2438 #define IXGBE_ADVTXD_STAT_DD    IXGBE_TXD_STAT_DD  /* Descriptor Done */
2439 #define IXGBE_ADVTXD_STAT_SN_CRC      0x00000002 /* NXTSEQ/SEED pres in WB */
2440 #define IXGBE_ADVTXD_STAT_RSV   0x0000000C /* STA Reserved */
2441 #define IXGBE_ADVTXD_IDX_SHIFT  4 /* Adv desc Index shift */
2442 #define IXGBE_ADVTXD_CC         0x00000080 /* Check Context */
2443 #define IXGBE_ADVTXD_POPTS_SHIFT      8  /* Adv desc POPTS shift */
2444 #define IXGBE_ADVTXD_POPTS_IXSM (IXGBE_TXD_POPTS_IXSM << \
2445                                  IXGBE_ADVTXD_POPTS_SHIFT)
2446 #define IXGBE_ADVTXD_POPTS_TXSM (IXGBE_TXD_POPTS_TXSM << \
2447                                  IXGBE_ADVTXD_POPTS_SHIFT)
2448 #define IXGBE_ADVTXD_POPTS_ISCO_1ST  0x00000000 /* 1st TSO of iSCSI PDU */
2449 #define IXGBE_ADVTXD_POPTS_ISCO_MDL  0x00000800 /* Middle TSO of iSCSI PDU */
2450 #define IXGBE_ADVTXD_POPTS_ISCO_LAST 0x00001000 /* Last TSO of iSCSI PDU */
2451 /* 1st&Last TSO-full iSCSI PDU */
2452 #define IXGBE_ADVTXD_POPTS_ISCO_FULL    0x00001800
2453 #define IXGBE_ADVTXD_POPTS_RSV       0x00002000 /* POPTS Reserved */
2454 #define IXGBE_ADVTXD_PAYLEN_SHIFT    14 /* Adv desc PAYLEN shift */
2455 #define IXGBE_ADVTXD_MACLEN_SHIFT    9  /* Adv ctxt desc mac len shift */
2456 #define IXGBE_ADVTXD_VLAN_SHIFT      16  /* Adv ctxt vlan tag shift */
2457 #define IXGBE_ADVTXD_TUCMD_IPV4      0x00000400  /* IP Packet Type: 1=IPv4 */
2458 #define IXGBE_ADVTXD_TUCMD_IPV6      0x00000000  /* IP Packet Type: 0=IPv6 */
2459 #define IXGBE_ADVTXD_TUCMD_L4T_UDP   0x00000000  /* L4 Packet TYPE of UDP */
2460 #define IXGBE_ADVTXD_TUCMD_L4T_TCP   0x00000800  /* L4 Packet TYPE of TCP */
2461 #define IXGBE_ADVTXD_TUCMD_L4T_SCTP  0x00001000  /* L4 Packet TYPE of SCTP */
2462 #define IXGBE_ADVTXD_TUCMD_MKRREQ       0x00002000 /* req Markers and CRC */
2463 #define IXGBE_ADVTXD_POPTS_IPSEC      0x00000400 /* IPSec offload request */
2464 #define IXGBE_ADVTXD_TUCMD_IPSEC_TYPE_ESP 0x00002000 /* IPSec Type ESP */
2465 #define IXGBE_ADVTXD_TUCMD_IPSEC_ENCRYPT_EN 0x00004000/* ESP Encrypt Enable */
2466 #define IXGBE_ADVTXT_TUCMD_FCOE      0x00008000       /* FCoE Frame Type */
2467 #define IXGBE_ADVTXD_FCOEF_EOF_MASK  (0x3 << 10)      /* FC EOF index */
2468 #define IXGBE_ADVTXD_FCOEF_SOF       ((1 << 2) << 10) /* FC SOF index */
2469 #define IXGBE_ADVTXD_FCOEF_PARINC    ((1 << 3) << 10) /* Rel_Off in F_CTL */
2470 #define IXGBE_ADVTXD_FCOEF_ORIE         ((1 << 4) << 10) /* Orientation End */
2471 #define IXGBE_ADVTXD_FCOEF_ORIS         ((1 << 5) << 10) /* Orientation Start */
2472 #define IXGBE_ADVTXD_FCOEF_EOF_N     (0x0 << 10)      /* 00: EOFn */
2473 #define IXGBE_ADVTXD_FCOEF_EOF_T     (0x1 << 10)      /* 01: EOFt */
2474 #define IXGBE_ADVTXD_FCOEF_EOF_NI    (0x2 << 10)      /* 10: EOFni */
2475 #define IXGBE_ADVTXD_FCOEF_EOF_A     (0x3 << 10)      /* 11: EOFa */
2476 #define IXGBE_ADVTXD_L4LEN_SHIFT     8  /* Adv ctxt L4LEN shift */
2477 #define IXGBE_ADVTXD_MSS_SHIFT       16  /* Adv ctxt MSS shift */
2478
2479 /* Autonegotiation advertised speeds */
2480 typedef u32 ixgbe_autoneg_advertised;
2481 /* Link speed */
2482 typedef u32 ixgbe_link_speed;
2483 #define IXGBE_LINK_SPEED_UNKNOWN   0
2484 #define IXGBE_LINK_SPEED_100_FULL  0x0008
2485 #define IXGBE_LINK_SPEED_1GB_FULL  0x0020
2486 #define IXGBE_LINK_SPEED_10GB_FULL 0x0080
2487 #define IXGBE_LINK_SPEED_82598_AUTONEG (IXGBE_LINK_SPEED_1GB_FULL | \
2488                                         IXGBE_LINK_SPEED_10GB_FULL)
2489 #define IXGBE_LINK_SPEED_82599_AUTONEG (IXGBE_LINK_SPEED_100_FULL | \
2490                                         IXGBE_LINK_SPEED_1GB_FULL | \
2491                                         IXGBE_LINK_SPEED_10GB_FULL)
2492
2493 /* Physical layer type */
2494 typedef u32 ixgbe_physical_layer;
2495 #define IXGBE_PHYSICAL_LAYER_UNKNOWN      0
2496 #define IXGBE_PHYSICAL_LAYER_10GBASE_T    0x0001
2497 #define IXGBE_PHYSICAL_LAYER_1000BASE_T   0x0002
2498 #define IXGBE_PHYSICAL_LAYER_100BASE_TX   0x0004
2499 #define IXGBE_PHYSICAL_LAYER_SFP_PLUS_CU  0x0008
2500 #define IXGBE_PHYSICAL_LAYER_10GBASE_LR   0x0010
2501 #define IXGBE_PHYSICAL_LAYER_10GBASE_LRM  0x0020
2502 #define IXGBE_PHYSICAL_LAYER_10GBASE_SR   0x0040
2503 #define IXGBE_PHYSICAL_LAYER_10GBASE_KX4  0x0080
2504 #define IXGBE_PHYSICAL_LAYER_10GBASE_CX4  0x0100
2505 #define IXGBE_PHYSICAL_LAYER_1000BASE_KX  0x0200
2506 #define IXGBE_PHYSICAL_LAYER_1000BASE_BX  0x0400
2507 #define IXGBE_PHYSICAL_LAYER_10GBASE_KR   0x0800
2508 #define IXGBE_PHYSICAL_LAYER_10GBASE_XAUI 0x1000
2509 #define IXGBE_PHYSICAL_LAYER_SFP_ACTIVE_DA 0x2000
2510
2511 /* Flow Control Data Sheet defined values
2512  * Calculation and defines taken from 802.1bb Annex O
2513  */
2514
2515 /* BitTimes (BT) conversion */
2516 #define IXGBE_BT2KB(BT) ((BT + 1023) / (8 * 1024))
2517 #define IXGBE_B2BT(BT) (BT * 8)
2518
2519 /* Calculate Delay to respond to PFC */
2520 #define IXGBE_PFC_D     672
2521
2522 /* Calculate Cable Delay */
2523 #define IXGBE_CABLE_DC  5556 /* Delay Copper */
2524 #define IXGBE_CABLE_DO  5000 /* Delay Optical */
2525
2526 /* Calculate Interface Delay X540 */
2527 #define IXGBE_PHY_DC    25600       /* Delay 10G BASET */
2528 #define IXGBE_MAC_DC    8192        /* Delay Copper XAUI interface */
2529 #define IXGBE_XAUI_DC   (2 * 2048) /* Delay Copper Phy */
2530
2531 #define IXGBE_ID_X540   (IXGBE_MAC_DC + IXGBE_XAUI_DC + IXGBE_PHY_DC)
2532
2533 /* Calculate Interface Delay 82598, 82599 */
2534 #define IXGBE_PHY_D     12800
2535 #define IXGBE_MAC_D     4096
2536 #define IXGBE_XAUI_D    (2 * 1024)
2537
2538 #define IXGBE_ID        (IXGBE_MAC_D + IXGBE_XAUI_D + IXGBE_PHY_D)
2539
2540 /* Calculate Delay incurred from higher layer */
2541 #define IXGBE_HD        6144
2542
2543 /* Calculate PCI Bus delay for low thresholds */
2544 #define IXGBE_PCI_DELAY 10000
2545
2546 /* Calculate X540 delay value in bit times */
2547 #define IXGBE_FILL_RATE (36 / 25)
2548
2549 #define IXGBE_DV_X540(LINK, TC) (IXGBE_FILL_RATE * \
2550                                  (IXGBE_B2BT(LINK) + IXGBE_PFC_D + \
2551                                  (2 * IXGBE_CABLE_DC) + \
2552                                  (2 * IXGBE_ID_X540) + \
2553                                  IXGBE_HD + IXGBE_B2BT(TC)))
2554
2555 /* Calculate 82599, 82598 delay value in bit times */
2556 #define IXGBE_DV(LINK, TC) (IXGBE_FILL_RATE * \
2557                             (IXGBE_B2BT(LINK) + IXGBE_PFC_D + \
2558                             (2 * IXGBE_CABLE_DC) + (2 * IXGBE_ID) + \
2559                             IXGBE_HD + IXGBE_B2BT(TC)))
2560
2561 /* Calculate low threshold delay values */
2562 #define IXGBE_LOW_DV_X540(TC) (2 * IXGBE_B2BT(TC) + \
2563                                (IXGBE_FILL_RATE * IXGBE_PCI_DELAY))
2564 #define IXGBE_LOW_DV(TC)      (2 * IXGBE_LOW_DV_X540(TC))
2565
2566 /* Software ATR hash keys */
2567 #define IXGBE_ATR_BUCKET_HASH_KEY    0x3DAD14E2
2568 #define IXGBE_ATR_SIGNATURE_HASH_KEY 0x174D3614
2569
2570 /* Software ATR input stream values and masks */
2571 #define IXGBE_ATR_HASH_MASK     0x7fff
2572 #define IXGBE_ATR_L4TYPE_MASK      0x3
2573 #define IXGBE_ATR_L4TYPE_UDP       0x1
2574 #define IXGBE_ATR_L4TYPE_TCP       0x2
2575 #define IXGBE_ATR_L4TYPE_SCTP      0x3
2576 #define IXGBE_ATR_L4TYPE_IPV6_MASK 0x4
2577 enum ixgbe_atr_flow_type {
2578         IXGBE_ATR_FLOW_TYPE_IPV4   = 0x0,
2579         IXGBE_ATR_FLOW_TYPE_UDPV4  = 0x1,
2580         IXGBE_ATR_FLOW_TYPE_TCPV4  = 0x2,
2581         IXGBE_ATR_FLOW_TYPE_SCTPV4 = 0x3,
2582         IXGBE_ATR_FLOW_TYPE_IPV6   = 0x4,
2583         IXGBE_ATR_FLOW_TYPE_UDPV6  = 0x5,
2584         IXGBE_ATR_FLOW_TYPE_TCPV6  = 0x6,
2585         IXGBE_ATR_FLOW_TYPE_SCTPV6 = 0x7,
2586 };
2587
2588 /* Flow Director ATR input struct. */
2589 union ixgbe_atr_input {
2590         /*
2591          * Byte layout in order, all values with MSB first:
2592          *
2593          * vm_pool    - 1 byte
2594          * flow_type  - 1 byte
2595          * vlan_id    - 2 bytes
2596          * src_ip     - 16 bytes
2597          * dst_ip     - 16 bytes
2598          * src_port   - 2 bytes
2599          * dst_port   - 2 bytes
2600          * flex_bytes - 2 bytes
2601          * bkt_hash   - 2 bytes
2602          */
2603         struct {
2604                 u8     vm_pool;
2605                 u8     flow_type;
2606                 __be16 vlan_id;
2607                 __be32 dst_ip[4];
2608                 __be32 src_ip[4];
2609                 __be16 src_port;
2610                 __be16 dst_port;
2611                 __be16 flex_bytes;
2612                 __be16 bkt_hash;
2613         } formatted;
2614         __be32 dword_stream[11];
2615 };
2616
2617 /* Flow Director compressed ATR hash input struct */
2618 union ixgbe_atr_hash_dword {
2619         struct {
2620                 u8 vm_pool;
2621                 u8 flow_type;
2622                 __be16 vlan_id;
2623         } formatted;
2624         __be32 ip;
2625         struct {
2626                 __be16 src;
2627                 __be16 dst;
2628         } port;
2629         __be16 flex_bytes;
2630         __be32 dword;
2631 };
2632
2633
2634 /*
2635  * Unavailable: The FCoE Boot Option ROM is not present in the flash.
2636  * Disabled: Present; boot order is not set for any targets on the port.
2637  * Enabled: Present; boot order is set for at least one target on the port.
2638  */
2639 enum ixgbe_fcoe_boot_status {
2640     ixgbe_fcoe_bootstatus_disabled        = 0,
2641     ixgbe_fcoe_bootstatus_enabled         = 1,
2642     ixgbe_fcoe_bootstatus_unavailable     = 0xFFFF
2643 };
2644
2645 enum ixgbe_eeprom_type {
2646         ixgbe_eeprom_uninitialized = 0,
2647         ixgbe_eeprom_spi,
2648         ixgbe_flash,
2649         ixgbe_eeprom_none /* No NVM support */
2650 };
2651
2652 enum ixgbe_mac_type {
2653         ixgbe_mac_unknown = 0,
2654         ixgbe_mac_82598EB,
2655         ixgbe_mac_82599EB,
2656         ixgbe_mac_82599_vf,
2657     ixgbe_mac_X540,
2658         ixgbe_mac_X540_vf,
2659         ixgbe_num_macs
2660 };
2661
2662 enum ixgbe_phy_type {
2663         ixgbe_phy_unknown = 0,
2664         ixgbe_phy_none,
2665         ixgbe_phy_tn,
2666         ixgbe_phy_aq,
2667         ixgbe_phy_cu_unknown,
2668         ixgbe_phy_qt,
2669         ixgbe_phy_xaui,
2670         ixgbe_phy_nl,
2671         ixgbe_phy_sfp_passive_tyco,
2672         ixgbe_phy_sfp_passive_unknown,
2673         ixgbe_phy_sfp_active_unknown,
2674         ixgbe_phy_sfp_avago,
2675         ixgbe_phy_sfp_ftl,
2676         ixgbe_phy_sfp_ftl_active,
2677         ixgbe_phy_sfp_unknown,
2678         ixgbe_phy_sfp_intel,
2679         ixgbe_phy_sfp_unsupported, /*Enforce bit set with unsupported module*/
2680         ixgbe_phy_generic
2681 };
2682
2683 /*
2684  * SFP+ module type IDs:
2685  *
2686  * ID   Module Type
2687  * =============
2688  * 0    SFP_DA_CU
2689  * 1    SFP_SR
2690  * 2    SFP_LR
2691  * 3    SFP_DA_CU_CORE0 - 82599-specific
2692  * 4    SFP_DA_CU_CORE1 - 82599-specific
2693  * 5    SFP_SR/LR_CORE0 - 82599-specific
2694  * 6    SFP_SR/LR_CORE1 - 82599-specific
2695  */
2696 enum ixgbe_sfp_type {
2697         ixgbe_sfp_type_da_cu = 0,
2698         ixgbe_sfp_type_sr = 1,
2699         ixgbe_sfp_type_lr = 2,
2700         ixgbe_sfp_type_da_cu_core0 = 3,
2701         ixgbe_sfp_type_da_cu_core1 = 4,
2702         ixgbe_sfp_type_srlr_core0 = 5,
2703         ixgbe_sfp_type_srlr_core1 = 6,
2704         ixgbe_sfp_type_da_act_lmt_core0 = 7,
2705         ixgbe_sfp_type_da_act_lmt_core1 = 8,
2706         ixgbe_sfp_type_1g_cu_core0 = 9,
2707         ixgbe_sfp_type_1g_cu_core1 = 10,
2708         ixgbe_sfp_type_not_present = 0xFFFE,
2709         ixgbe_sfp_type_unknown = 0xFFFF
2710 };
2711
2712 enum ixgbe_media_type {
2713         ixgbe_media_type_unknown = 0,
2714         ixgbe_media_type_fiber,
2715         ixgbe_media_type_copper,
2716         ixgbe_media_type_backplane,
2717         ixgbe_media_type_cx4,
2718         ixgbe_media_type_virtual
2719 };
2720
2721 /* Flow Control Settings */
2722 enum ixgbe_fc_mode {
2723         ixgbe_fc_none = 0,
2724         ixgbe_fc_rx_pause,
2725         ixgbe_fc_tx_pause,
2726         ixgbe_fc_full,
2727         ixgbe_fc_default
2728 };
2729
2730 /* Smart Speed Settings */
2731 #define IXGBE_SMARTSPEED_MAX_RETRIES    3
2732 enum ixgbe_smart_speed {
2733         ixgbe_smart_speed_auto = 0,
2734         ixgbe_smart_speed_on,
2735         ixgbe_smart_speed_off
2736 };
2737
2738 /* PCI bus types */
2739 enum ixgbe_bus_type {
2740         ixgbe_bus_type_unknown = 0,
2741         ixgbe_bus_type_pci,
2742         ixgbe_bus_type_pcix,
2743         ixgbe_bus_type_pci_express,
2744         ixgbe_bus_type_reserved
2745 };
2746
2747 /* PCI bus speeds */
2748 enum ixgbe_bus_speed {
2749         ixgbe_bus_speed_unknown = 0,
2750         ixgbe_bus_speed_33      = 33,
2751         ixgbe_bus_speed_66      = 66,
2752         ixgbe_bus_speed_100     = 100,
2753         ixgbe_bus_speed_120     = 120,
2754         ixgbe_bus_speed_133     = 133,
2755         ixgbe_bus_speed_2500    = 2500,
2756         ixgbe_bus_speed_5000    = 5000,
2757         ixgbe_bus_speed_reserved
2758 };
2759
2760 /* PCI bus widths */
2761 enum ixgbe_bus_width {
2762         ixgbe_bus_width_unknown = 0,
2763         ixgbe_bus_width_pcie_x1 = 1,
2764         ixgbe_bus_width_pcie_x2 = 2,
2765         ixgbe_bus_width_pcie_x4 = 4,
2766         ixgbe_bus_width_pcie_x8 = 8,
2767         ixgbe_bus_width_32      = 32,
2768         ixgbe_bus_width_64      = 64,
2769         ixgbe_bus_width_reserved
2770 };
2771
2772 struct ixgbe_addr_filter_info {
2773         u32 num_mc_addrs;
2774         u32 rar_used_count;
2775         u32 mta_in_use;
2776         u32 overflow_promisc;
2777         bool user_set_promisc;
2778 };
2779
2780 /* Bus parameters */
2781 struct ixgbe_bus_info {
2782         enum ixgbe_bus_speed speed;
2783         enum ixgbe_bus_width width;
2784         enum ixgbe_bus_type type;
2785
2786         u16 func;
2787         u16 lan_id;
2788 };
2789
2790 /* Flow control parameters */
2791 struct ixgbe_fc_info {
2792         u32 high_water[MAX_TRAFFIC_CLASS]; /* Flow Control High-water */
2793         u32 low_water; /* Flow Control Low-water */
2794         u16 pause_time; /* Flow Control Pause timer */
2795         bool send_xon; /* Flow control send XON */
2796         bool strict_ieee; /* Strict IEEE mode */
2797         bool disable_fc_autoneg; /* Do not autonegotiate FC */
2798         bool fc_was_autonegged; /* Is current_mode the result of autonegging? */
2799         enum ixgbe_fc_mode current_mode; /* FC mode in effect */
2800         enum ixgbe_fc_mode requested_mode; /* FC mode requested by caller */
2801 };
2802
2803 /* Statistics counters collected by the MAC */
2804 struct ixgbe_hw_stats {
2805         u64 crcerrs;
2806         u64 illerrc;
2807         u64 errbc;
2808         u64 mspdc;
2809         u64 mpctotal;
2810         u64 mpc[8];
2811         u64 mlfc;
2812         u64 mrfc;
2813         u64 rlec;
2814         u64 lxontxc;
2815         u64 lxonrxc;
2816         u64 lxofftxc;
2817         u64 lxoffrxc;
2818         u64 pxontxc[8];
2819         u64 pxonrxc[8];
2820         u64 pxofftxc[8];
2821         u64 pxoffrxc[8];
2822         u64 prc64;
2823         u64 prc127;
2824         u64 prc255;
2825         u64 prc511;
2826         u64 prc1023;
2827         u64 prc1522;
2828         u64 gprc;
2829         u64 bprc;
2830         u64 mprc;
2831         u64 gptc;
2832         u64 gorc;
2833         u64 gotc;
2834         u64 rnbc[8];
2835         u64 ruc;
2836         u64 rfc;
2837         u64 roc;
2838         u64 rjc;
2839         u64 mngprc;
2840         u64 mngpdc;
2841         u64 mngptc;
2842         u64 tor;
2843         u64 tpr;
2844         u64 tpt;
2845         u64 ptc64;
2846         u64 ptc127;
2847         u64 ptc255;
2848         u64 ptc511;
2849         u64 ptc1023;
2850         u64 ptc1522;
2851         u64 mptc;
2852         u64 bptc;
2853         u64 xec;
2854         u64 qprc[16];
2855         u64 qptc[16];
2856         u64 qbrc[16];
2857         u64 qbtc[16];
2858         u64 qprdc[16];
2859         u64 pxon2offc[8];
2860         u64 fdirustat_add;
2861         u64 fdirustat_remove;
2862         u64 fdirfstat_fadd;
2863         u64 fdirfstat_fremove;
2864         u64 fdirmatch;
2865         u64 fdirmiss;
2866         u64 fccrc;
2867         u64 fclast;
2868         u64 fcoerpdc;
2869         u64 fcoeprc;
2870         u64 fcoeptc;
2871         u64 fcoedwrc;
2872         u64 fcoedwtc;
2873         u64 fcoe_noddp;
2874         u64 fcoe_noddp_ext_buff;
2875         u64 ldpcec;
2876         u64 pcrc8ec;
2877         u64 b2ospc;
2878         u64 b2ogprc;
2879         u64 o2bgptc;
2880         u64 o2bspc;
2881 };
2882
2883 /* forward declaration */
2884 struct ixgbe_hw;
2885
2886 /* iterator type for walking multicast address lists */
2887 typedef u8* (*ixgbe_mc_addr_itr) (struct ixgbe_hw *hw, u8 **mc_addr_ptr,
2888                                   u32 *vmdq);
2889
2890 /* Function pointer table */
2891 struct ixgbe_eeprom_operations {
2892         s32 (*init_params)(struct ixgbe_hw *);
2893         s32 (*read)(struct ixgbe_hw *, u16, u16 *);
2894         s32 (*read_buffer)(struct ixgbe_hw *, u16, u16, u16 *);
2895         s32 (*write)(struct ixgbe_hw *, u16, u16);
2896         s32 (*write_buffer)(struct ixgbe_hw *, u16, u16, u16 *);
2897         s32 (*validate_checksum)(struct ixgbe_hw *, u16 *);
2898         s32 (*update_checksum)(struct ixgbe_hw *);
2899         u16 (*calc_checksum)(struct ixgbe_hw *);
2900 };
2901
2902 struct ixgbe_mac_operations {
2903         s32 (*init_hw)(struct ixgbe_hw *);
2904         s32 (*reset_hw)(struct ixgbe_hw *);
2905         s32 (*start_hw)(struct ixgbe_hw *);
2906         s32 (*clear_hw_cntrs)(struct ixgbe_hw *);
2907         void (*enable_relaxed_ordering)(struct ixgbe_hw *);
2908         enum ixgbe_media_type (*get_media_type)(struct ixgbe_hw *);
2909         u32 (*get_supported_physical_layer)(struct ixgbe_hw *);
2910         s32 (*get_mac_addr)(struct ixgbe_hw *, u8 *);
2911         s32 (*get_san_mac_addr)(struct ixgbe_hw *, u8 *);
2912         s32 (*set_san_mac_addr)(struct ixgbe_hw *, u8 *);
2913         s32 (*get_device_caps)(struct ixgbe_hw *, u16 *);
2914         s32 (*get_wwn_prefix)(struct ixgbe_hw *, u16 *, u16 *);
2915         s32 (*get_fcoe_boot_status)(struct ixgbe_hw *, u16 *);
2916         s32 (*stop_adapter)(struct ixgbe_hw *);
2917         s32 (*get_bus_info)(struct ixgbe_hw *);
2918         void (*set_lan_id)(struct ixgbe_hw *);
2919         s32 (*read_analog_reg8)(struct ixgbe_hw*, u32, u8*);
2920         s32 (*write_analog_reg8)(struct ixgbe_hw*, u32, u8);
2921         s32 (*setup_sfp)(struct ixgbe_hw *);
2922         s32 (*enable_rx_dma)(struct ixgbe_hw *, u32);
2923         s32 (*acquire_swfw_sync)(struct ixgbe_hw *, u16);
2924         void (*release_swfw_sync)(struct ixgbe_hw *, u16);
2925
2926         /* Link */
2927         void (*disable_tx_laser)(struct ixgbe_hw *);
2928         void (*enable_tx_laser)(struct ixgbe_hw *);
2929         void (*flap_tx_laser)(struct ixgbe_hw *);
2930         s32 (*setup_link)(struct ixgbe_hw *, ixgbe_link_speed, bool, bool);
2931         s32 (*check_link)(struct ixgbe_hw *, ixgbe_link_speed *, bool *, bool);
2932         s32 (*get_link_capabilities)(struct ixgbe_hw *, ixgbe_link_speed *,
2933                                      bool *);
2934
2935         /* Packet Buffer manipulation */
2936         void (*setup_rxpba)(struct ixgbe_hw *, int, u32, int);
2937
2938         /* LED */
2939         s32 (*led_on)(struct ixgbe_hw *, u32);
2940         s32 (*led_off)(struct ixgbe_hw *, u32);
2941         s32 (*blink_led_start)(struct ixgbe_hw *, u32);
2942         s32 (*blink_led_stop)(struct ixgbe_hw *, u32);
2943
2944         /* RAR, Multicast, VLAN */
2945         s32 (*set_rar)(struct ixgbe_hw *, u32, u8 *, u32, u32);
2946         s32 (*set_uc_addr)(struct ixgbe_hw *, u32, u8 *);
2947         s32 (*clear_rar)(struct ixgbe_hw *, u32);
2948         s32 (*insert_mac_addr)(struct ixgbe_hw *, u8 *, u32);
2949         s32 (*set_vmdq)(struct ixgbe_hw *, u32, u32);
2950         s32 (*clear_vmdq)(struct ixgbe_hw *, u32, u32);
2951         s32 (*init_rx_addrs)(struct ixgbe_hw *);
2952         s32 (*update_uc_addr_list)(struct ixgbe_hw *, u8 *, u32,
2953                                    ixgbe_mc_addr_itr);
2954         s32 (*update_mc_addr_list)(struct ixgbe_hw *, u8 *, u32,
2955                                    ixgbe_mc_addr_itr, bool clear);
2956         s32 (*enable_mc)(struct ixgbe_hw *);
2957         s32 (*disable_mc)(struct ixgbe_hw *);
2958         s32 (*clear_vfta)(struct ixgbe_hw *);
2959         s32 (*set_vfta)(struct ixgbe_hw *, u32, u32, bool);
2960         s32 (*init_uta_tables)(struct ixgbe_hw *);
2961         void (*set_mac_anti_spoofing)(struct ixgbe_hw *, bool, int);
2962         void (*set_vlan_anti_spoofing)(struct ixgbe_hw *, bool, int);
2963
2964         /* Flow Control */
2965         s32 (*fc_enable)(struct ixgbe_hw *, s32);
2966
2967         /* Manageability interface */
2968         s32 (*set_fw_drv_ver)(struct ixgbe_hw *, u8, u8, u8, u8);
2969 };
2970
2971 struct ixgbe_phy_operations {
2972         s32 (*identify)(struct ixgbe_hw *);
2973         s32 (*identify_sfp)(struct ixgbe_hw *);
2974         s32 (*init)(struct ixgbe_hw *);
2975         s32 (*reset)(struct ixgbe_hw *);
2976         s32 (*read_reg)(struct ixgbe_hw *, u32, u32, u16 *);
2977         s32 (*write_reg)(struct ixgbe_hw *, u32, u32, u16);
2978         s32 (*setup_link)(struct ixgbe_hw *);
2979         s32 (*setup_link_speed)(struct ixgbe_hw *, ixgbe_link_speed, bool,
2980                                 bool);
2981         s32 (*check_link)(struct ixgbe_hw *, ixgbe_link_speed *, bool *);
2982         s32 (*get_firmware_version)(struct ixgbe_hw *, u16 *);
2983         s32 (*read_i2c_byte)(struct ixgbe_hw *, u8, u8, u8 *);
2984         s32 (*write_i2c_byte)(struct ixgbe_hw *, u8, u8, u8);
2985         s32 (*read_i2c_eeprom)(struct ixgbe_hw *, u8 , u8 *);
2986         s32 (*write_i2c_eeprom)(struct ixgbe_hw *, u8, u8);
2987         void (*i2c_bus_clear)(struct ixgbe_hw *);
2988         s32 (*check_overtemp)(struct ixgbe_hw *);
2989 };
2990
2991 struct ixgbe_eeprom_info {
2992         struct ixgbe_eeprom_operations  ops;
2993         enum ixgbe_eeprom_type          type;
2994         u32                             semaphore_delay;
2995         u16                             word_size;
2996         u16                             address_bits;
2997         u16                             word_page_size;
2998 };
2999
3000 #define IXGBE_FLAGS_DOUBLE_RESET_REQUIRED       0x01
3001 struct ixgbe_mac_info {
3002         struct ixgbe_mac_operations     ops;
3003         enum ixgbe_mac_type             type;
3004         u8                              addr[IXGBE_ETH_LENGTH_OF_ADDRESS];
3005         u8                              perm_addr[IXGBE_ETH_LENGTH_OF_ADDRESS];
3006         u8                              san_addr[IXGBE_ETH_LENGTH_OF_ADDRESS];
3007         /* prefix for World Wide Node Name (WWNN) */
3008         u16                             wwnn_prefix;
3009         /* prefix for World Wide Port Name (WWPN) */
3010         u16                             wwpn_prefix;
3011 #define IXGBE_MAX_MTA                   128
3012         u32                             mta_shadow[IXGBE_MAX_MTA];
3013         s32                             mc_filter_type;
3014         u32                             mcft_size;
3015         u32                             vft_size;
3016         u32                             num_rar_entries;
3017         u32                             rar_highwater;
3018         u32                             rx_pb_size;
3019         u32                             max_tx_queues;
3020         u32                             max_rx_queues;
3021         u32                             max_msix_vectors;
3022         bool                            msix_vectors_from_pcie;
3023         u32                             orig_autoc;
3024         bool                            arc_subsystem_valid;
3025         u32                             orig_autoc2;
3026         bool                            orig_link_settings_stored;
3027         bool                            autotry_restart;
3028         u8                              flags;
3029 };
3030
3031 struct ixgbe_phy_info {
3032         struct ixgbe_phy_operations     ops;
3033         enum ixgbe_phy_type             type;
3034         u32                             addr;
3035         u32                             id;
3036         enum ixgbe_sfp_type             sfp_type;
3037         bool                            sfp_setup_needed;
3038         u32                             revision;
3039         enum ixgbe_media_type           media_type;
3040         bool                            reset_disable;
3041         ixgbe_autoneg_advertised        autoneg_advertised;
3042         enum ixgbe_smart_speed          smart_speed;
3043         bool                            smart_speed_active;
3044         bool                            multispeed_fiber;
3045         bool                            reset_if_overtemp;
3046 };
3047
3048 #include "ixgbe_mbx.h"
3049
3050 struct ixgbe_mbx_operations {
3051         void (*init_params)(struct ixgbe_hw *hw);
3052         s32  (*read)(struct ixgbe_hw *, u32 *, u16,  u16);
3053         s32  (*write)(struct ixgbe_hw *, u32 *, u16, u16);
3054         s32  (*read_posted)(struct ixgbe_hw *, u32 *, u16,  u16);
3055         s32  (*write_posted)(struct ixgbe_hw *, u32 *, u16, u16);
3056         s32  (*check_for_msg)(struct ixgbe_hw *, u16);
3057         s32  (*check_for_ack)(struct ixgbe_hw *, u16);
3058         s32  (*check_for_rst)(struct ixgbe_hw *, u16);
3059 };
3060
3061 struct ixgbe_mbx_stats {
3062         u32 msgs_tx;
3063         u32 msgs_rx;
3064
3065         u32 acks;
3066         u32 reqs;
3067         u32 rsts;
3068 };
3069
3070 struct ixgbe_mbx_info {
3071         struct ixgbe_mbx_operations ops;
3072         struct ixgbe_mbx_stats stats;
3073         u32 timeout;
3074         u32 usec_delay;
3075         u32 v2p_mailbox;
3076         u16 size;
3077 };
3078
3079 struct ixgbe_hw {
3080         u8                              *hw_addr;
3081         void                            *back;
3082         struct ixgbe_mac_info           mac;
3083         struct ixgbe_addr_filter_info   addr_ctrl;
3084         struct ixgbe_fc_info            fc;
3085         struct ixgbe_phy_info           phy;
3086         struct ixgbe_eeprom_info        eeprom;
3087         struct ixgbe_bus_info           bus;
3088         struct ixgbe_mbx_info           mbx;
3089         u16                             device_id;
3090         u16                             vendor_id;
3091         u16                             subsystem_device_id;
3092         u16                             subsystem_vendor_id;
3093         u8                              revision_id;
3094         bool                            adapter_stopped;
3095         bool                            force_full_reset;
3096 };
3097
3098 #define ixgbe_call_func(hw, func, params, error) \
3099                 (func != NULL) ? func params : error
3100
3101
3102 /* Error Codes */
3103 #define IXGBE_SUCCESS                           0
3104 #define IXGBE_ERR_EEPROM                        -1
3105 #define IXGBE_ERR_EEPROM_CHECKSUM               -2
3106 #define IXGBE_ERR_PHY                           -3
3107 #define IXGBE_ERR_CONFIG                        -4
3108 #define IXGBE_ERR_PARAM                         -5
3109 #define IXGBE_ERR_MAC_TYPE                      -6
3110 #define IXGBE_ERR_UNKNOWN_PHY                   -7
3111 #define IXGBE_ERR_LINK_SETUP                    -8
3112 #define IXGBE_ERR_ADAPTER_STOPPED               -9
3113 #define IXGBE_ERR_INVALID_MAC_ADDR              -10
3114 #define IXGBE_ERR_DEVICE_NOT_SUPPORTED          -11
3115 #define IXGBE_ERR_MASTER_REQUESTS_PENDING       -12
3116 #define IXGBE_ERR_INVALID_LINK_SETTINGS         -13
3117 #define IXGBE_ERR_AUTONEG_NOT_COMPLETE          -14
3118 #define IXGBE_ERR_RESET_FAILED                  -15
3119 #define IXGBE_ERR_SWFW_SYNC                     -16
3120 #define IXGBE_ERR_PHY_ADDR_INVALID              -17
3121 #define IXGBE_ERR_I2C                           -18
3122 #define IXGBE_ERR_SFP_NOT_SUPPORTED             -19
3123 #define IXGBE_ERR_SFP_NOT_PRESENT               -20
3124 #define IXGBE_ERR_SFP_NO_INIT_SEQ_PRESENT       -21
3125 #define IXGBE_ERR_NO_SAN_ADDR_PTR               -22
3126 #define IXGBE_ERR_FDIR_REINIT_FAILED            -23
3127 #define IXGBE_ERR_EEPROM_VERSION                -24
3128 #define IXGBE_ERR_NO_SPACE                      -25
3129 #define IXGBE_ERR_OVERTEMP                      -26
3130 #define IXGBE_ERR_FC_NOT_NEGOTIATED             -27
3131 #define IXGBE_ERR_FC_NOT_SUPPORTED              -28
3132 #define IXGBE_ERR_FLOW_CONTROL                  -29
3133 #define IXGBE_ERR_SFP_SETUP_NOT_COMPLETE        -30
3134 #define IXGBE_ERR_PBA_SECTION                   -31
3135 #define IXGBE_ERR_INVALID_ARGUMENT              -32
3136 #define IXGBE_ERR_HOST_INTERFACE_COMMAND        -33
3137 #define IXGBE_ERR_OUT_OF_MEM                    -34
3138
3139 #define IXGBE_NOT_IMPLEMENTED                   0x7FFFFFFF
3140
3141
3142 #endif /* _IXGBE_TYPE_H_ */