5c36bff285ba3a9c80bf2ec012671c767ac3c3bf
[dpdk.git] / lib / librte_pmd_ixgbe / ixgbe_rxtx.c
1 /*-
2  *   BSD LICENSE
3  *
4  *   Copyright(c) 2010-2014 Intel Corporation. All rights reserved.
5  *   Copyright 2014 6WIND S.A.
6  *   All rights reserved.
7  *
8  *   Redistribution and use in source and binary forms, with or without
9  *   modification, are permitted provided that the following conditions
10  *   are met:
11  *
12  *     * Redistributions of source code must retain the above copyright
13  *       notice, this list of conditions and the following disclaimer.
14  *     * Redistributions in binary form must reproduce the above copyright
15  *       notice, this list of conditions and the following disclaimer in
16  *       the documentation and/or other materials provided with the
17  *       distribution.
18  *     * Neither the name of Intel Corporation nor the names of its
19  *       contributors may be used to endorse or promote products derived
20  *       from this software without specific prior written permission.
21  *
22  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
23  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
24  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
25  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
26  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
27  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
28  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
29  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
30  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
31  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
32  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
33  */
34
35 #include <sys/queue.h>
36
37 #include <stdio.h>
38 #include <stdlib.h>
39 #include <string.h>
40 #include <errno.h>
41 #include <stdint.h>
42 #include <stdarg.h>
43 #include <unistd.h>
44 #include <inttypes.h>
45
46 #include <rte_byteorder.h>
47 #include <rte_common.h>
48 #include <rte_cycles.h>
49 #include <rte_log.h>
50 #include <rte_debug.h>
51 #include <rte_interrupts.h>
52 #include <rte_pci.h>
53 #include <rte_memory.h>
54 #include <rte_memzone.h>
55 #include <rte_launch.h>
56 #include <rte_tailq.h>
57 #include <rte_eal.h>
58 #include <rte_per_lcore.h>
59 #include <rte_lcore.h>
60 #include <rte_atomic.h>
61 #include <rte_branch_prediction.h>
62 #include <rte_ring.h>
63 #include <rte_mempool.h>
64 #include <rte_malloc.h>
65 #include <rte_mbuf.h>
66 #include <rte_ether.h>
67 #include <rte_ethdev.h>
68 #include <rte_prefetch.h>
69 #include <rte_udp.h>
70 #include <rte_tcp.h>
71 #include <rte_sctp.h>
72 #include <rte_string_fns.h>
73 #include <rte_errno.h>
74
75 #include "ixgbe_logs.h"
76 #include "ixgbe/ixgbe_api.h"
77 #include "ixgbe/ixgbe_vf.h"
78 #include "ixgbe_ethdev.h"
79 #include "ixgbe/ixgbe_dcb.h"
80 #include "ixgbe/ixgbe_common.h"
81 #include "ixgbe_rxtx.h"
82
83 #define IXGBE_RSS_OFFLOAD_ALL ( \
84                 ETH_RSS_IPV4 | \
85                 ETH_RSS_IPV4_TCP | \
86                 ETH_RSS_IPV6 | \
87                 ETH_RSS_IPV6_EX | \
88                 ETH_RSS_IPV6_TCP | \
89                 ETH_RSS_IPV6_TCP_EX | \
90                 ETH_RSS_IPV4_UDP | \
91                 ETH_RSS_IPV6_UDP | \
92                 ETH_RSS_IPV6_UDP_EX)
93
94 /* Bit Mask to indicate what bits required for building TX context */
95 #define IXGBE_TX_OFFLOAD_MASK (                  \
96                 PKT_TX_VLAN_PKT |                \
97                 PKT_TX_IP_CKSUM |                \
98                 PKT_TX_L4_MASK |                 \
99                 PKT_TX_TCP_SEG)
100
101 static inline struct rte_mbuf *
102 rte_rxmbuf_alloc(struct rte_mempool *mp)
103 {
104         struct rte_mbuf *m;
105
106         m = __rte_mbuf_raw_alloc(mp);
107         __rte_mbuf_sanity_check_raw(m, 0);
108         return (m);
109 }
110
111
112 #if 1
113 #define RTE_PMD_USE_PREFETCH
114 #endif
115
116 #ifdef RTE_PMD_USE_PREFETCH
117 /*
118  * Prefetch a cache line into all cache levels.
119  */
120 #define rte_ixgbe_prefetch(p)   rte_prefetch0(p)
121 #else
122 #define rte_ixgbe_prefetch(p)   do {} while(0)
123 #endif
124
125 /*********************************************************************
126  *
127  *  TX functions
128  *
129  **********************************************************************/
130
131 /*
132  * Check for descriptors with their DD bit set and free mbufs.
133  * Return the total number of buffers freed.
134  */
135 static inline int __attribute__((always_inline))
136 ixgbe_tx_free_bufs(struct igb_tx_queue *txq)
137 {
138         struct igb_tx_entry *txep;
139         uint32_t status;
140         int i;
141
142         /* check DD bit on threshold descriptor */
143         status = txq->tx_ring[txq->tx_next_dd].wb.status;
144         if (! (status & IXGBE_ADVTXD_STAT_DD))
145                 return 0;
146
147         /*
148          * first buffer to free from S/W ring is at index
149          * tx_next_dd - (tx_rs_thresh-1)
150          */
151         txep = &(txq->sw_ring[txq->tx_next_dd - (txq->tx_rs_thresh - 1)]);
152
153         /* free buffers one at a time */
154         if ((txq->txq_flags & (uint32_t)ETH_TXQ_FLAGS_NOREFCOUNT) != 0) {
155                 for (i = 0; i < txq->tx_rs_thresh; ++i, ++txep) {
156                         txep->mbuf->next = NULL;
157                         rte_mempool_put(txep->mbuf->pool, txep->mbuf);
158                         txep->mbuf = NULL;
159                 }
160         } else {
161                 for (i = 0; i < txq->tx_rs_thresh; ++i, ++txep) {
162                         rte_pktmbuf_free_seg(txep->mbuf);
163                         txep->mbuf = NULL;
164                 }
165         }
166
167         /* buffers were freed, update counters */
168         txq->nb_tx_free = (uint16_t)(txq->nb_tx_free + txq->tx_rs_thresh);
169         txq->tx_next_dd = (uint16_t)(txq->tx_next_dd + txq->tx_rs_thresh);
170         if (txq->tx_next_dd >= txq->nb_tx_desc)
171                 txq->tx_next_dd = (uint16_t)(txq->tx_rs_thresh - 1);
172
173         return txq->tx_rs_thresh;
174 }
175
176 /* Populate 4 descriptors with data from 4 mbufs */
177 static inline void
178 tx4(volatile union ixgbe_adv_tx_desc *txdp, struct rte_mbuf **pkts)
179 {
180         uint64_t buf_dma_addr;
181         uint32_t pkt_len;
182         int i;
183
184         for (i = 0; i < 4; ++i, ++txdp, ++pkts) {
185                 buf_dma_addr = RTE_MBUF_DATA_DMA_ADDR(*pkts);
186                 pkt_len = (*pkts)->data_len;
187
188                 /* write data to descriptor */
189                 txdp->read.buffer_addr = buf_dma_addr;
190                 txdp->read.cmd_type_len =
191                                 ((uint32_t)DCMD_DTYP_FLAGS | pkt_len);
192                 txdp->read.olinfo_status =
193                                 (pkt_len << IXGBE_ADVTXD_PAYLEN_SHIFT);
194                 rte_prefetch0(&(*pkts)->pool);
195         }
196 }
197
198 /* Populate 1 descriptor with data from 1 mbuf */
199 static inline void
200 tx1(volatile union ixgbe_adv_tx_desc *txdp, struct rte_mbuf **pkts)
201 {
202         uint64_t buf_dma_addr;
203         uint32_t pkt_len;
204
205         buf_dma_addr = RTE_MBUF_DATA_DMA_ADDR(*pkts);
206         pkt_len = (*pkts)->data_len;
207
208         /* write data to descriptor */
209         txdp->read.buffer_addr = buf_dma_addr;
210         txdp->read.cmd_type_len =
211                         ((uint32_t)DCMD_DTYP_FLAGS | pkt_len);
212         txdp->read.olinfo_status =
213                         (pkt_len << IXGBE_ADVTXD_PAYLEN_SHIFT);
214         rte_prefetch0(&(*pkts)->pool);
215 }
216
217 /*
218  * Fill H/W descriptor ring with mbuf data.
219  * Copy mbuf pointers to the S/W ring.
220  */
221 static inline void
222 ixgbe_tx_fill_hw_ring(struct igb_tx_queue *txq, struct rte_mbuf **pkts,
223                       uint16_t nb_pkts)
224 {
225         volatile union ixgbe_adv_tx_desc *txdp = &(txq->tx_ring[txq->tx_tail]);
226         struct igb_tx_entry *txep = &(txq->sw_ring[txq->tx_tail]);
227         const int N_PER_LOOP = 4;
228         const int N_PER_LOOP_MASK = N_PER_LOOP-1;
229         int mainpart, leftover;
230         int i, j;
231
232         /*
233          * Process most of the packets in chunks of N pkts.  Any
234          * leftover packets will get processed one at a time.
235          */
236         mainpart = (nb_pkts & ((uint32_t) ~N_PER_LOOP_MASK));
237         leftover = (nb_pkts & ((uint32_t)  N_PER_LOOP_MASK));
238         for (i = 0; i < mainpart; i += N_PER_LOOP) {
239                 /* Copy N mbuf pointers to the S/W ring */
240                 for (j = 0; j < N_PER_LOOP; ++j) {
241                         (txep + i + j)->mbuf = *(pkts + i + j);
242                 }
243                 tx4(txdp + i, pkts + i);
244         }
245
246         if (unlikely(leftover > 0)) {
247                 for (i = 0; i < leftover; ++i) {
248                         (txep + mainpart + i)->mbuf = *(pkts + mainpart + i);
249                         tx1(txdp + mainpart + i, pkts + mainpart + i);
250                 }
251         }
252 }
253
254 static inline uint16_t
255 tx_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
256              uint16_t nb_pkts)
257 {
258         struct igb_tx_queue *txq = (struct igb_tx_queue *)tx_queue;
259         volatile union ixgbe_adv_tx_desc *tx_r = txq->tx_ring;
260         uint16_t n = 0;
261
262         /*
263          * Begin scanning the H/W ring for done descriptors when the
264          * number of available descriptors drops below tx_free_thresh.  For
265          * each done descriptor, free the associated buffer.
266          */
267         if (txq->nb_tx_free < txq->tx_free_thresh)
268                 ixgbe_tx_free_bufs(txq);
269
270         /* Only use descriptors that are available */
271         nb_pkts = (uint16_t)RTE_MIN(txq->nb_tx_free, nb_pkts);
272         if (unlikely(nb_pkts == 0))
273                 return 0;
274
275         /* Use exactly nb_pkts descriptors */
276         txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_pkts);
277
278         /*
279          * At this point, we know there are enough descriptors in the
280          * ring to transmit all the packets.  This assumes that each
281          * mbuf contains a single segment, and that no new offloads
282          * are expected, which would require a new context descriptor.
283          */
284
285         /*
286          * See if we're going to wrap-around. If so, handle the top
287          * of the descriptor ring first, then do the bottom.  If not,
288          * the processing looks just like the "bottom" part anyway...
289          */
290         if ((txq->tx_tail + nb_pkts) > txq->nb_tx_desc) {
291                 n = (uint16_t)(txq->nb_tx_desc - txq->tx_tail);
292                 ixgbe_tx_fill_hw_ring(txq, tx_pkts, n);
293
294                 /*
295                  * We know that the last descriptor in the ring will need to
296                  * have its RS bit set because tx_rs_thresh has to be
297                  * a divisor of the ring size
298                  */
299                 tx_r[txq->tx_next_rs].read.cmd_type_len |=
300                         rte_cpu_to_le_32(IXGBE_ADVTXD_DCMD_RS);
301                 txq->tx_next_rs = (uint16_t)(txq->tx_rs_thresh - 1);
302
303                 txq->tx_tail = 0;
304         }
305
306         /* Fill H/W descriptor ring with mbuf data */
307         ixgbe_tx_fill_hw_ring(txq, tx_pkts + n, (uint16_t)(nb_pkts - n));
308         txq->tx_tail = (uint16_t)(txq->tx_tail + (nb_pkts - n));
309
310         /*
311          * Determine if RS bit should be set
312          * This is what we actually want:
313          *   if ((txq->tx_tail - 1) >= txq->tx_next_rs)
314          * but instead of subtracting 1 and doing >=, we can just do
315          * greater than without subtracting.
316          */
317         if (txq->tx_tail > txq->tx_next_rs) {
318                 tx_r[txq->tx_next_rs].read.cmd_type_len |=
319                         rte_cpu_to_le_32(IXGBE_ADVTXD_DCMD_RS);
320                 txq->tx_next_rs = (uint16_t)(txq->tx_next_rs +
321                                                 txq->tx_rs_thresh);
322                 if (txq->tx_next_rs >= txq->nb_tx_desc)
323                         txq->tx_next_rs = (uint16_t)(txq->tx_rs_thresh - 1);
324         }
325
326         /*
327          * Check for wrap-around. This would only happen if we used
328          * up to the last descriptor in the ring, no more, no less.
329          */
330         if (txq->tx_tail >= txq->nb_tx_desc)
331                 txq->tx_tail = 0;
332
333         /* update tail pointer */
334         rte_wmb();
335         IXGBE_PCI_REG_WRITE(txq->tdt_reg_addr, txq->tx_tail);
336
337         return nb_pkts;
338 }
339
340 uint16_t
341 ixgbe_xmit_pkts_simple(void *tx_queue, struct rte_mbuf **tx_pkts,
342                        uint16_t nb_pkts)
343 {
344         uint16_t nb_tx;
345
346         /* Try to transmit at least chunks of TX_MAX_BURST pkts */
347         if (likely(nb_pkts <= RTE_PMD_IXGBE_TX_MAX_BURST))
348                 return tx_xmit_pkts(tx_queue, tx_pkts, nb_pkts);
349
350         /* transmit more than the max burst, in chunks of TX_MAX_BURST */
351         nb_tx = 0;
352         while (nb_pkts) {
353                 uint16_t ret, n;
354                 n = (uint16_t)RTE_MIN(nb_pkts, RTE_PMD_IXGBE_TX_MAX_BURST);
355                 ret = tx_xmit_pkts(tx_queue, &(tx_pkts[nb_tx]), n);
356                 nb_tx = (uint16_t)(nb_tx + ret);
357                 nb_pkts = (uint16_t)(nb_pkts - ret);
358                 if (ret < n)
359                         break;
360         }
361
362         return nb_tx;
363 }
364
365 static inline void
366 ixgbe_set_xmit_ctx(struct igb_tx_queue* txq,
367                 volatile struct ixgbe_adv_tx_context_desc *ctx_txd,
368                 uint64_t ol_flags, union ixgbe_tx_offload tx_offload)
369 {
370         uint32_t type_tucmd_mlhl;
371         uint32_t mss_l4len_idx = 0;
372         uint32_t ctx_idx;
373         uint32_t vlan_macip_lens;
374         union ixgbe_tx_offload tx_offload_mask;
375
376         ctx_idx = txq->ctx_curr;
377         tx_offload_mask.data = 0;
378         type_tucmd_mlhl = 0;
379
380         /* Specify which HW CTX to upload. */
381         mss_l4len_idx |= (ctx_idx << IXGBE_ADVTXD_IDX_SHIFT);
382
383         if (ol_flags & PKT_TX_VLAN_PKT) {
384                 tx_offload_mask.vlan_tci |= ~0;
385         }
386
387         /* check if TCP segmentation required for this packet */
388         if (ol_flags & PKT_TX_TCP_SEG) {
389                 /* implies IP cksum and TCP cksum */
390                 type_tucmd_mlhl = IXGBE_ADVTXD_TUCMD_IPV4 |
391                         IXGBE_ADVTXD_TUCMD_L4T_TCP |
392                         IXGBE_ADVTXD_DTYP_CTXT | IXGBE_ADVTXD_DCMD_DEXT;
393
394                 tx_offload_mask.l2_len |= ~0;
395                 tx_offload_mask.l3_len |= ~0;
396                 tx_offload_mask.l4_len |= ~0;
397                 tx_offload_mask.tso_segsz |= ~0;
398                 mss_l4len_idx |= tx_offload.tso_segsz << IXGBE_ADVTXD_MSS_SHIFT;
399                 mss_l4len_idx |= tx_offload.l4_len << IXGBE_ADVTXD_L4LEN_SHIFT;
400         } else { /* no TSO, check if hardware checksum is needed */
401                 if (ol_flags & PKT_TX_IP_CKSUM) {
402                         type_tucmd_mlhl = IXGBE_ADVTXD_TUCMD_IPV4;
403                         tx_offload_mask.l2_len |= ~0;
404                         tx_offload_mask.l3_len |= ~0;
405                 }
406
407                 switch (ol_flags & PKT_TX_L4_MASK) {
408                 case PKT_TX_UDP_CKSUM:
409                         type_tucmd_mlhl |= IXGBE_ADVTXD_TUCMD_L4T_UDP |
410                                 IXGBE_ADVTXD_DTYP_CTXT | IXGBE_ADVTXD_DCMD_DEXT;
411                         mss_l4len_idx |= sizeof(struct udp_hdr) << IXGBE_ADVTXD_L4LEN_SHIFT;
412                         tx_offload_mask.l2_len |= ~0;
413                         tx_offload_mask.l3_len |= ~0;
414                         break;
415                 case PKT_TX_TCP_CKSUM:
416                         type_tucmd_mlhl |= IXGBE_ADVTXD_TUCMD_L4T_TCP |
417                                 IXGBE_ADVTXD_DTYP_CTXT | IXGBE_ADVTXD_DCMD_DEXT;
418                         mss_l4len_idx |= sizeof(struct tcp_hdr) << IXGBE_ADVTXD_L4LEN_SHIFT;
419                         tx_offload_mask.l2_len |= ~0;
420                         tx_offload_mask.l3_len |= ~0;
421                         tx_offload_mask.l4_len |= ~0;
422                         break;
423                 case PKT_TX_SCTP_CKSUM:
424                         type_tucmd_mlhl |= IXGBE_ADVTXD_TUCMD_L4T_SCTP |
425                                 IXGBE_ADVTXD_DTYP_CTXT | IXGBE_ADVTXD_DCMD_DEXT;
426                         mss_l4len_idx |= sizeof(struct sctp_hdr) << IXGBE_ADVTXD_L4LEN_SHIFT;
427                         tx_offload_mask.l2_len |= ~0;
428                         tx_offload_mask.l3_len |= ~0;
429                         break;
430                 default:
431                         type_tucmd_mlhl |= IXGBE_ADVTXD_TUCMD_L4T_RSV |
432                                 IXGBE_ADVTXD_DTYP_CTXT | IXGBE_ADVTXD_DCMD_DEXT;
433                         break;
434                 }
435         }
436
437         txq->ctx_cache[ctx_idx].flags = ol_flags;
438         txq->ctx_cache[ctx_idx].tx_offload.data  =
439                 tx_offload_mask.data & tx_offload.data;
440         txq->ctx_cache[ctx_idx].tx_offload_mask    = tx_offload_mask;
441
442         ctx_txd->type_tucmd_mlhl = rte_cpu_to_le_32(type_tucmd_mlhl);
443         vlan_macip_lens = tx_offload.l3_len;
444         vlan_macip_lens |= (tx_offload.l2_len << IXGBE_ADVTXD_MACLEN_SHIFT);
445         vlan_macip_lens |= ((uint32_t)tx_offload.vlan_tci << IXGBE_ADVTXD_VLAN_SHIFT);
446         ctx_txd->vlan_macip_lens = rte_cpu_to_le_32(vlan_macip_lens);
447         ctx_txd->mss_l4len_idx   = rte_cpu_to_le_32(mss_l4len_idx);
448         ctx_txd->seqnum_seed     = 0;
449 }
450
451 /*
452  * Check which hardware context can be used. Use the existing match
453  * or create a new context descriptor.
454  */
455 static inline uint32_t
456 what_advctx_update(struct igb_tx_queue *txq, uint64_t flags,
457                 union ixgbe_tx_offload tx_offload)
458 {
459         /* If match with the current used context */
460         if (likely((txq->ctx_cache[txq->ctx_curr].flags == flags) &&
461                 (txq->ctx_cache[txq->ctx_curr].tx_offload.data ==
462                 (txq->ctx_cache[txq->ctx_curr].tx_offload_mask.data & tx_offload.data)))) {
463                         return txq->ctx_curr;
464         }
465
466         /* What if match with the next context  */
467         txq->ctx_curr ^= 1;
468         if (likely((txq->ctx_cache[txq->ctx_curr].flags == flags) &&
469                 (txq->ctx_cache[txq->ctx_curr].tx_offload.data ==
470                 (txq->ctx_cache[txq->ctx_curr].tx_offload_mask.data & tx_offload.data)))) {
471                         return txq->ctx_curr;
472         }
473
474         /* Mismatch, use the previous context */
475         return (IXGBE_CTX_NUM);
476 }
477
478 static inline uint32_t
479 tx_desc_cksum_flags_to_olinfo(uint64_t ol_flags)
480 {
481         uint32_t tmp = 0;
482         if ((ol_flags & PKT_TX_L4_MASK) != PKT_TX_L4_NO_CKSUM)
483                 tmp |= IXGBE_ADVTXD_POPTS_TXSM;
484         if (ol_flags & PKT_TX_IP_CKSUM)
485                 tmp |= IXGBE_ADVTXD_POPTS_IXSM;
486         if (ol_flags & PKT_TX_TCP_SEG)
487                 tmp |= IXGBE_ADVTXD_POPTS_TXSM;
488         return tmp;
489 }
490
491 static inline uint32_t
492 tx_desc_ol_flags_to_cmdtype(uint64_t ol_flags)
493 {
494         uint32_t cmdtype = 0;
495         if (ol_flags & PKT_TX_VLAN_PKT)
496                 cmdtype |= IXGBE_ADVTXD_DCMD_VLE;
497         if (ol_flags & PKT_TX_TCP_SEG)
498                 cmdtype |= IXGBE_ADVTXD_DCMD_TSE;
499         return cmdtype;
500 }
501
502 /* Default RS bit threshold values */
503 #ifndef DEFAULT_TX_RS_THRESH
504 #define DEFAULT_TX_RS_THRESH   32
505 #endif
506 #ifndef DEFAULT_TX_FREE_THRESH
507 #define DEFAULT_TX_FREE_THRESH 32
508 #endif
509
510 /* Reset transmit descriptors after they have been used */
511 static inline int
512 ixgbe_xmit_cleanup(struct igb_tx_queue *txq)
513 {
514         struct igb_tx_entry *sw_ring = txq->sw_ring;
515         volatile union ixgbe_adv_tx_desc *txr = txq->tx_ring;
516         uint16_t last_desc_cleaned = txq->last_desc_cleaned;
517         uint16_t nb_tx_desc = txq->nb_tx_desc;
518         uint16_t desc_to_clean_to;
519         uint16_t nb_tx_to_clean;
520
521         /* Determine the last descriptor needing to be cleaned */
522         desc_to_clean_to = (uint16_t)(last_desc_cleaned + txq->tx_rs_thresh);
523         if (desc_to_clean_to >= nb_tx_desc)
524                 desc_to_clean_to = (uint16_t)(desc_to_clean_to - nb_tx_desc);
525
526         /* Check to make sure the last descriptor to clean is done */
527         desc_to_clean_to = sw_ring[desc_to_clean_to].last_id;
528         if (! (txr[desc_to_clean_to].wb.status & IXGBE_TXD_STAT_DD))
529         {
530                 PMD_TX_FREE_LOG(DEBUG,
531                                 "TX descriptor %4u is not done"
532                                 "(port=%d queue=%d)",
533                                 desc_to_clean_to,
534                                 txq->port_id, txq->queue_id);
535                 /* Failed to clean any descriptors, better luck next time */
536                 return -(1);
537         }
538
539         /* Figure out how many descriptors will be cleaned */
540         if (last_desc_cleaned > desc_to_clean_to)
541                 nb_tx_to_clean = (uint16_t)((nb_tx_desc - last_desc_cleaned) +
542                                                         desc_to_clean_to);
543         else
544                 nb_tx_to_clean = (uint16_t)(desc_to_clean_to -
545                                                 last_desc_cleaned);
546
547         PMD_TX_FREE_LOG(DEBUG,
548                         "Cleaning %4u TX descriptors: %4u to %4u "
549                         "(port=%d queue=%d)",
550                         nb_tx_to_clean, last_desc_cleaned, desc_to_clean_to,
551                         txq->port_id, txq->queue_id);
552
553         /*
554          * The last descriptor to clean is done, so that means all the
555          * descriptors from the last descriptor that was cleaned
556          * up to the last descriptor with the RS bit set
557          * are done. Only reset the threshold descriptor.
558          */
559         txr[desc_to_clean_to].wb.status = 0;
560
561         /* Update the txq to reflect the last descriptor that was cleaned */
562         txq->last_desc_cleaned = desc_to_clean_to;
563         txq->nb_tx_free = (uint16_t)(txq->nb_tx_free + nb_tx_to_clean);
564
565         /* No Error */
566         return (0);
567 }
568
569 uint16_t
570 ixgbe_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
571                 uint16_t nb_pkts)
572 {
573         struct igb_tx_queue *txq;
574         struct igb_tx_entry *sw_ring;
575         struct igb_tx_entry *txe, *txn;
576         volatile union ixgbe_adv_tx_desc *txr;
577         volatile union ixgbe_adv_tx_desc *txd;
578         struct rte_mbuf     *tx_pkt;
579         struct rte_mbuf     *m_seg;
580         uint64_t buf_dma_addr;
581         uint32_t olinfo_status;
582         uint32_t cmd_type_len;
583         uint32_t pkt_len;
584         uint16_t slen;
585         uint64_t ol_flags;
586         uint16_t tx_id;
587         uint16_t tx_last;
588         uint16_t nb_tx;
589         uint16_t nb_used;
590         uint64_t tx_ol_req;
591         uint32_t ctx = 0;
592         uint32_t new_ctx;
593         union ixgbe_tx_offload tx_offload = { .data = 0 };
594
595         txq = tx_queue;
596         sw_ring = txq->sw_ring;
597         txr     = txq->tx_ring;
598         tx_id   = txq->tx_tail;
599         txe = &sw_ring[tx_id];
600
601         /* Determine if the descriptor ring needs to be cleaned. */
602         if ((txq->nb_tx_desc - txq->nb_tx_free) > txq->tx_free_thresh) {
603                 ixgbe_xmit_cleanup(txq);
604         }
605
606         rte_prefetch0(&txe->mbuf->pool);
607
608         /* TX loop */
609         for (nb_tx = 0; nb_tx < nb_pkts; nb_tx++) {
610                 new_ctx = 0;
611                 tx_pkt = *tx_pkts++;
612                 pkt_len = tx_pkt->pkt_len;
613
614                 /*
615                  * Determine how many (if any) context descriptors
616                  * are needed for offload functionality.
617                  */
618                 ol_flags = tx_pkt->ol_flags;
619
620                 /* If hardware offload required */
621                 tx_ol_req = ol_flags & IXGBE_TX_OFFLOAD_MASK;
622                 if (tx_ol_req) {
623                         tx_offload.l2_len = tx_pkt->l2_len;
624                         tx_offload.l3_len = tx_pkt->l3_len;
625                         tx_offload.l4_len = tx_pkt->l4_len;
626                         tx_offload.vlan_tci = tx_pkt->vlan_tci;
627                         tx_offload.tso_segsz = tx_pkt->tso_segsz;
628
629                         /* If new context need be built or reuse the exist ctx. */
630                         ctx = what_advctx_update(txq, tx_ol_req,
631                                 tx_offload);
632                         /* Only allocate context descriptor if required*/
633                         new_ctx = (ctx == IXGBE_CTX_NUM);
634                         ctx = txq->ctx_curr;
635                 }
636
637                 /*
638                  * Keep track of how many descriptors are used this loop
639                  * This will always be the number of segments + the number of
640                  * Context descriptors required to transmit the packet
641                  */
642                 nb_used = (uint16_t)(tx_pkt->nb_segs + new_ctx);
643
644                 /*
645                  * The number of descriptors that must be allocated for a
646                  * packet is the number of segments of that packet, plus 1
647                  * Context Descriptor for the hardware offload, if any.
648                  * Determine the last TX descriptor to allocate in the TX ring
649                  * for the packet, starting from the current position (tx_id)
650                  * in the ring.
651                  */
652                 tx_last = (uint16_t) (tx_id + nb_used - 1);
653
654                 /* Circular ring */
655                 if (tx_last >= txq->nb_tx_desc)
656                         tx_last = (uint16_t) (tx_last - txq->nb_tx_desc);
657
658                 PMD_TX_LOG(DEBUG, "port_id=%u queue_id=%u pktlen=%u"
659                            " tx_first=%u tx_last=%u",
660                            (unsigned) txq->port_id,
661                            (unsigned) txq->queue_id,
662                            (unsigned) pkt_len,
663                            (unsigned) tx_id,
664                            (unsigned) tx_last);
665
666                 /*
667                  * Make sure there are enough TX descriptors available to
668                  * transmit the entire packet.
669                  * nb_used better be less than or equal to txq->tx_rs_thresh
670                  */
671                 if (nb_used > txq->nb_tx_free) {
672                         PMD_TX_FREE_LOG(DEBUG,
673                                         "Not enough free TX descriptors "
674                                         "nb_used=%4u nb_free=%4u "
675                                         "(port=%d queue=%d)",
676                                         nb_used, txq->nb_tx_free,
677                                         txq->port_id, txq->queue_id);
678
679                         if (ixgbe_xmit_cleanup(txq) != 0) {
680                                 /* Could not clean any descriptors */
681                                 if (nb_tx == 0)
682                                         return (0);
683                                 goto end_of_tx;
684                         }
685
686                         /* nb_used better be <= txq->tx_rs_thresh */
687                         if (unlikely(nb_used > txq->tx_rs_thresh)) {
688                                 PMD_TX_FREE_LOG(DEBUG,
689                                         "The number of descriptors needed to "
690                                         "transmit the packet exceeds the "
691                                         "RS bit threshold. This will impact "
692                                         "performance."
693                                         "nb_used=%4u nb_free=%4u "
694                                         "tx_rs_thresh=%4u. "
695                                         "(port=%d queue=%d)",
696                                         nb_used, txq->nb_tx_free,
697                                         txq->tx_rs_thresh,
698                                         txq->port_id, txq->queue_id);
699                                 /*
700                                  * Loop here until there are enough TX
701                                  * descriptors or until the ring cannot be
702                                  * cleaned.
703                                  */
704                                 while (nb_used > txq->nb_tx_free) {
705                                         if (ixgbe_xmit_cleanup(txq) != 0) {
706                                                 /*
707                                                  * Could not clean any
708                                                  * descriptors
709                                                  */
710                                                 if (nb_tx == 0)
711                                                         return (0);
712                                                 goto end_of_tx;
713                                         }
714                                 }
715                         }
716                 }
717
718                 /*
719                  * By now there are enough free TX descriptors to transmit
720                  * the packet.
721                  */
722
723                 /*
724                  * Set common flags of all TX Data Descriptors.
725                  *
726                  * The following bits must be set in all Data Descriptors:
727                  *   - IXGBE_ADVTXD_DTYP_DATA
728                  *   - IXGBE_ADVTXD_DCMD_DEXT
729                  *
730                  * The following bits must be set in the first Data Descriptor
731                  * and are ignored in the other ones:
732                  *   - IXGBE_ADVTXD_DCMD_IFCS
733                  *   - IXGBE_ADVTXD_MAC_1588
734                  *   - IXGBE_ADVTXD_DCMD_VLE
735                  *
736                  * The following bits must only be set in the last Data
737                  * Descriptor:
738                  *   - IXGBE_TXD_CMD_EOP
739                  *
740                  * The following bits can be set in any Data Descriptor, but
741                  * are only set in the last Data Descriptor:
742                  *   - IXGBE_TXD_CMD_RS
743                  */
744                 cmd_type_len = IXGBE_ADVTXD_DTYP_DATA |
745                         IXGBE_ADVTXD_DCMD_IFCS | IXGBE_ADVTXD_DCMD_DEXT;
746
747 #ifdef RTE_LIBRTE_IEEE1588
748                 if (ol_flags & PKT_TX_IEEE1588_TMST)
749                         cmd_type_len |= IXGBE_ADVTXD_MAC_1588;
750 #endif
751
752                 olinfo_status = 0;
753                 if (tx_ol_req) {
754
755                         if (ol_flags & PKT_TX_TCP_SEG) {
756                                 /* when TSO is on, paylen in descriptor is the
757                                  * not the packet len but the tcp payload len */
758                                 pkt_len -= (tx_offload.l2_len +
759                                         tx_offload.l3_len + tx_offload.l4_len);
760                         }
761
762                         /*
763                          * Setup the TX Advanced Context Descriptor if required
764                          */
765                         if (new_ctx) {
766                                 volatile struct ixgbe_adv_tx_context_desc *
767                                     ctx_txd;
768
769                                 ctx_txd = (volatile struct
770                                     ixgbe_adv_tx_context_desc *)
771                                     &txr[tx_id];
772
773                                 txn = &sw_ring[txe->next_id];
774                                 rte_prefetch0(&txn->mbuf->pool);
775
776                                 if (txe->mbuf != NULL) {
777                                         rte_pktmbuf_free_seg(txe->mbuf);
778                                         txe->mbuf = NULL;
779                                 }
780
781                                 ixgbe_set_xmit_ctx(txq, ctx_txd, tx_ol_req,
782                                         tx_offload);
783
784                                 txe->last_id = tx_last;
785                                 tx_id = txe->next_id;
786                                 txe = txn;
787                         }
788
789                         /*
790                          * Setup the TX Advanced Data Descriptor,
791                          * This path will go through
792                          * whatever new/reuse the context descriptor
793                          */
794                         cmd_type_len  |= tx_desc_ol_flags_to_cmdtype(ol_flags);
795                         olinfo_status |= tx_desc_cksum_flags_to_olinfo(ol_flags);
796                         olinfo_status |= ctx << IXGBE_ADVTXD_IDX_SHIFT;
797                 }
798
799                 olinfo_status |= (pkt_len << IXGBE_ADVTXD_PAYLEN_SHIFT);
800
801                 m_seg = tx_pkt;
802                 do {
803                         txd = &txr[tx_id];
804                         txn = &sw_ring[txe->next_id];
805                         rte_prefetch0(&txn->mbuf->pool);
806
807                         if (txe->mbuf != NULL)
808                                 rte_pktmbuf_free_seg(txe->mbuf);
809                         txe->mbuf = m_seg;
810
811                         /*
812                          * Set up Transmit Data Descriptor.
813                          */
814                         slen = m_seg->data_len;
815                         buf_dma_addr = RTE_MBUF_DATA_DMA_ADDR(m_seg);
816                         txd->read.buffer_addr =
817                                 rte_cpu_to_le_64(buf_dma_addr);
818                         txd->read.cmd_type_len =
819                                 rte_cpu_to_le_32(cmd_type_len | slen);
820                         txd->read.olinfo_status =
821                                 rte_cpu_to_le_32(olinfo_status);
822                         txe->last_id = tx_last;
823                         tx_id = txe->next_id;
824                         txe = txn;
825                         m_seg = m_seg->next;
826                 } while (m_seg != NULL);
827
828                 /*
829                  * The last packet data descriptor needs End Of Packet (EOP)
830                  */
831                 cmd_type_len |= IXGBE_TXD_CMD_EOP;
832                 txq->nb_tx_used = (uint16_t)(txq->nb_tx_used + nb_used);
833                 txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_used);
834
835                 /* Set RS bit only on threshold packets' last descriptor */
836                 if (txq->nb_tx_used >= txq->tx_rs_thresh) {
837                         PMD_TX_FREE_LOG(DEBUG,
838                                         "Setting RS bit on TXD id="
839                                         "%4u (port=%d queue=%d)",
840                                         tx_last, txq->port_id, txq->queue_id);
841
842                         cmd_type_len |= IXGBE_TXD_CMD_RS;
843
844                         /* Update txq RS bit counters */
845                         txq->nb_tx_used = 0;
846                 }
847                 txd->read.cmd_type_len |= rte_cpu_to_le_32(cmd_type_len);
848         }
849 end_of_tx:
850         rte_wmb();
851
852         /*
853          * Set the Transmit Descriptor Tail (TDT)
854          */
855         PMD_TX_LOG(DEBUG, "port_id=%u queue_id=%u tx_tail=%u nb_tx=%u",
856                    (unsigned) txq->port_id, (unsigned) txq->queue_id,
857                    (unsigned) tx_id, (unsigned) nb_tx);
858         IXGBE_PCI_REG_WRITE(txq->tdt_reg_addr, tx_id);
859         txq->tx_tail = tx_id;
860
861         return (nb_tx);
862 }
863
864 /*********************************************************************
865  *
866  *  RX functions
867  *
868  **********************************************************************/
869 static inline uint64_t
870 rx_desc_hlen_type_rss_to_pkt_flags(uint32_t hl_tp_rs)
871 {
872         uint64_t pkt_flags;
873
874         static uint64_t ip_pkt_types_map[16] = {
875                 0, PKT_RX_IPV4_HDR, PKT_RX_IPV4_HDR_EXT, PKT_RX_IPV4_HDR_EXT,
876                 PKT_RX_IPV6_HDR, 0, 0, 0,
877                 PKT_RX_IPV6_HDR_EXT, 0, 0, 0,
878                 PKT_RX_IPV6_HDR_EXT, 0, 0, 0,
879         };
880
881         static uint64_t ip_rss_types_map[16] = {
882                 0, PKT_RX_RSS_HASH, PKT_RX_RSS_HASH, PKT_RX_RSS_HASH,
883                 0, PKT_RX_RSS_HASH, 0, PKT_RX_RSS_HASH,
884                 PKT_RX_RSS_HASH, 0, 0, 0,
885                 0, 0, 0,  PKT_RX_FDIR,
886         };
887
888 #ifdef RTE_LIBRTE_IEEE1588
889         static uint64_t ip_pkt_etqf_map[8] = {
890                 0, 0, 0, PKT_RX_IEEE1588_PTP,
891                 0, 0, 0, 0,
892         };
893
894         pkt_flags = (hl_tp_rs & IXGBE_RXDADV_PKTTYPE_ETQF) ?
895                         ip_pkt_etqf_map[(hl_tp_rs >> 4) & 0x07] :
896                         ip_pkt_types_map[(hl_tp_rs >> 4) & 0x0F];
897 #else
898         pkt_flags = (hl_tp_rs & IXGBE_RXDADV_PKTTYPE_ETQF) ? 0 :
899                         ip_pkt_types_map[(hl_tp_rs >> 4) & 0x0F];
900
901 #endif
902         return pkt_flags | ip_rss_types_map[hl_tp_rs & 0xF];
903 }
904
905 static inline uint64_t
906 rx_desc_status_to_pkt_flags(uint32_t rx_status)
907 {
908         uint64_t pkt_flags;
909
910         /*
911          * Check if VLAN present only.
912          * Do not check whether L3/L4 rx checksum done by NIC or not,
913          * That can be found from rte_eth_rxmode.hw_ip_checksum flag
914          */
915         pkt_flags = (rx_status & IXGBE_RXD_STAT_VP) ?  PKT_RX_VLAN_PKT : 0;
916
917 #ifdef RTE_LIBRTE_IEEE1588
918         if (rx_status & IXGBE_RXD_STAT_TMST)
919                 pkt_flags = pkt_flags | PKT_RX_IEEE1588_TMST;
920 #endif
921         return pkt_flags;
922 }
923
924 static inline uint64_t
925 rx_desc_error_to_pkt_flags(uint32_t rx_status)
926 {
927         /*
928          * Bit 31: IPE, IPv4 checksum error
929          * Bit 30: L4I, L4I integrity error
930          */
931         static uint64_t error_to_pkt_flags_map[4] = {
932                 0,  PKT_RX_L4_CKSUM_BAD, PKT_RX_IP_CKSUM_BAD,
933                 PKT_RX_IP_CKSUM_BAD | PKT_RX_L4_CKSUM_BAD
934         };
935         return error_to_pkt_flags_map[(rx_status >>
936                 IXGBE_RXDADV_ERR_CKSUM_BIT) & IXGBE_RXDADV_ERR_CKSUM_MSK];
937 }
938
939 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
940 /*
941  * LOOK_AHEAD defines how many desc statuses to check beyond the
942  * current descriptor.
943  * It must be a pound define for optimal performance.
944  * Do not change the value of LOOK_AHEAD, as the ixgbe_rx_scan_hw_ring
945  * function only works with LOOK_AHEAD=8.
946  */
947 #define LOOK_AHEAD 8
948 #if (LOOK_AHEAD != 8)
949 #error "PMD IXGBE: LOOK_AHEAD must be 8\n"
950 #endif
951 static inline int
952 ixgbe_rx_scan_hw_ring(struct igb_rx_queue *rxq)
953 {
954         volatile union ixgbe_adv_rx_desc *rxdp;
955         struct igb_rx_entry *rxep;
956         struct rte_mbuf *mb;
957         uint16_t pkt_len;
958         uint64_t pkt_flags;
959         int s[LOOK_AHEAD], nb_dd;
960         int i, j, nb_rx = 0;
961
962
963         /* get references to current descriptor and S/W ring entry */
964         rxdp = &rxq->rx_ring[rxq->rx_tail];
965         rxep = &rxq->sw_ring[rxq->rx_tail];
966
967         /* check to make sure there is at least 1 packet to receive */
968         if (! (rxdp->wb.upper.status_error & IXGBE_RXDADV_STAT_DD))
969                 return 0;
970
971         /*
972          * Scan LOOK_AHEAD descriptors at a time to determine which descriptors
973          * reference packets that are ready to be received.
974          */
975         for (i = 0; i < RTE_PMD_IXGBE_RX_MAX_BURST;
976              i += LOOK_AHEAD, rxdp += LOOK_AHEAD, rxep += LOOK_AHEAD)
977         {
978                 /* Read desc statuses backwards to avoid race condition */
979                 for (j = LOOK_AHEAD-1; j >= 0; --j)
980                         s[j] = rxdp[j].wb.upper.status_error;
981
982                 /* Compute how many status bits were set */
983                 nb_dd = 0;
984                 for (j = 0; j < LOOK_AHEAD; ++j)
985                         nb_dd += s[j] & IXGBE_RXDADV_STAT_DD;
986
987                 nb_rx += nb_dd;
988
989                 /* Translate descriptor info to mbuf format */
990                 for (j = 0; j < nb_dd; ++j) {
991                         mb = rxep[j].mbuf;
992                         pkt_len = (uint16_t)(rxdp[j].wb.upper.length - rxq->crc_len);
993                         mb->data_len = pkt_len;
994                         mb->pkt_len = pkt_len;
995                         mb->vlan_tci = rxdp[j].wb.upper.vlan;
996                         mb->vlan_tci = rte_le_to_cpu_16(rxdp[j].wb.upper.vlan);
997
998                         /* convert descriptor fields to rte mbuf flags */
999                         pkt_flags  = rx_desc_hlen_type_rss_to_pkt_flags(
1000                                         rxdp[j].wb.lower.lo_dword.data);
1001                         /* reuse status field from scan list */
1002                         pkt_flags |= rx_desc_status_to_pkt_flags(s[j]);
1003                         pkt_flags |= rx_desc_error_to_pkt_flags(s[j]);
1004                         mb->ol_flags = pkt_flags;
1005
1006                         if (likely(pkt_flags & PKT_RX_RSS_HASH))
1007                                 mb->hash.rss = rxdp[j].wb.lower.hi_dword.rss;
1008                         else if (pkt_flags & PKT_RX_FDIR) {
1009                                 mb->hash.fdir.hash =
1010                                         (uint16_t)((rxdp[j].wb.lower.hi_dword.csum_ip.csum)
1011                                                 & IXGBE_ATR_HASH_MASK);
1012                                 mb->hash.fdir.id = rxdp[j].wb.lower.hi_dword.csum_ip.ip_id;
1013                         }
1014                 }
1015
1016                 /* Move mbuf pointers from the S/W ring to the stage */
1017                 for (j = 0; j < LOOK_AHEAD; ++j) {
1018                         rxq->rx_stage[i + j] = rxep[j].mbuf;
1019                 }
1020
1021                 /* stop if all requested packets could not be received */
1022                 if (nb_dd != LOOK_AHEAD)
1023                         break;
1024         }
1025
1026         /* clear software ring entries so we can cleanup correctly */
1027         for (i = 0; i < nb_rx; ++i) {
1028                 rxq->sw_ring[rxq->rx_tail + i].mbuf = NULL;
1029         }
1030
1031
1032         return nb_rx;
1033 }
1034
1035 static inline int
1036 ixgbe_rx_alloc_bufs(struct igb_rx_queue *rxq)
1037 {
1038         volatile union ixgbe_adv_rx_desc *rxdp;
1039         struct igb_rx_entry *rxep;
1040         struct rte_mbuf *mb;
1041         uint16_t alloc_idx;
1042         uint64_t dma_addr;
1043         int diag, i;
1044
1045         /* allocate buffers in bulk directly into the S/W ring */
1046         alloc_idx = (uint16_t)(rxq->rx_free_trigger -
1047                                 (rxq->rx_free_thresh - 1));
1048         rxep = &rxq->sw_ring[alloc_idx];
1049         diag = rte_mempool_get_bulk(rxq->mb_pool, (void *)rxep,
1050                                     rxq->rx_free_thresh);
1051         if (unlikely(diag != 0))
1052                 return (-ENOMEM);
1053
1054         rxdp = &rxq->rx_ring[alloc_idx];
1055         for (i = 0; i < rxq->rx_free_thresh; ++i) {
1056                 /* populate the static rte mbuf fields */
1057                 mb = rxep[i].mbuf;
1058                 rte_mbuf_refcnt_set(mb, 1);
1059                 mb->next = NULL;
1060                 mb->data_off = RTE_PKTMBUF_HEADROOM;
1061                 mb->nb_segs = 1;
1062                 mb->port = rxq->port_id;
1063
1064                 /* populate the descriptors */
1065                 dma_addr = (uint64_t)mb->buf_physaddr + RTE_PKTMBUF_HEADROOM;
1066                 rxdp[i].read.hdr_addr = dma_addr;
1067                 rxdp[i].read.pkt_addr = dma_addr;
1068         }
1069
1070         /* update tail pointer */
1071         rte_wmb();
1072         IXGBE_PCI_REG_WRITE(rxq->rdt_reg_addr, rxq->rx_free_trigger);
1073
1074         /* update state of internal queue structure */
1075         rxq->rx_free_trigger = (uint16_t)(rxq->rx_free_trigger +
1076                                                 rxq->rx_free_thresh);
1077         if (rxq->rx_free_trigger >= rxq->nb_rx_desc)
1078                 rxq->rx_free_trigger = (uint16_t)(rxq->rx_free_thresh - 1);
1079
1080         /* no errors */
1081         return 0;
1082 }
1083
1084 static inline uint16_t
1085 ixgbe_rx_fill_from_stage(struct igb_rx_queue *rxq, struct rte_mbuf **rx_pkts,
1086                          uint16_t nb_pkts)
1087 {
1088         struct rte_mbuf **stage = &rxq->rx_stage[rxq->rx_next_avail];
1089         int i;
1090
1091         /* how many packets are ready to return? */
1092         nb_pkts = (uint16_t)RTE_MIN(nb_pkts, rxq->rx_nb_avail);
1093
1094         /* copy mbuf pointers to the application's packet list */
1095         for (i = 0; i < nb_pkts; ++i)
1096                 rx_pkts[i] = stage[i];
1097
1098         /* update internal queue state */
1099         rxq->rx_nb_avail = (uint16_t)(rxq->rx_nb_avail - nb_pkts);
1100         rxq->rx_next_avail = (uint16_t)(rxq->rx_next_avail + nb_pkts);
1101
1102         return nb_pkts;
1103 }
1104
1105 static inline uint16_t
1106 rx_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
1107              uint16_t nb_pkts)
1108 {
1109         struct igb_rx_queue *rxq = (struct igb_rx_queue *)rx_queue;
1110         uint16_t nb_rx = 0;
1111
1112         /* Any previously recv'd pkts will be returned from the Rx stage */
1113         if (rxq->rx_nb_avail)
1114                 return ixgbe_rx_fill_from_stage(rxq, rx_pkts, nb_pkts);
1115
1116         /* Scan the H/W ring for packets to receive */
1117         nb_rx = (uint16_t)ixgbe_rx_scan_hw_ring(rxq);
1118
1119         /* update internal queue state */
1120         rxq->rx_next_avail = 0;
1121         rxq->rx_nb_avail = nb_rx;
1122         rxq->rx_tail = (uint16_t)(rxq->rx_tail + nb_rx);
1123
1124         /* if required, allocate new buffers to replenish descriptors */
1125         if (rxq->rx_tail > rxq->rx_free_trigger) {
1126                 if (ixgbe_rx_alloc_bufs(rxq) != 0) {
1127                         int i, j;
1128                         PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1129                                    "queue_id=%u", (unsigned) rxq->port_id,
1130                                    (unsigned) rxq->queue_id);
1131
1132                         rte_eth_devices[rxq->port_id].data->rx_mbuf_alloc_failed +=
1133                                 rxq->rx_free_thresh;
1134
1135                         /*
1136                          * Need to rewind any previous receives if we cannot
1137                          * allocate new buffers to replenish the old ones.
1138                          */
1139                         rxq->rx_nb_avail = 0;
1140                         rxq->rx_tail = (uint16_t)(rxq->rx_tail - nb_rx);
1141                         for (i = 0, j = rxq->rx_tail; i < nb_rx; ++i, ++j)
1142                                 rxq->sw_ring[j].mbuf = rxq->rx_stage[i];
1143
1144                         return 0;
1145                 }
1146         }
1147
1148         if (rxq->rx_tail >= rxq->nb_rx_desc)
1149                 rxq->rx_tail = 0;
1150
1151         /* received any packets this loop? */
1152         if (rxq->rx_nb_avail)
1153                 return ixgbe_rx_fill_from_stage(rxq, rx_pkts, nb_pkts);
1154
1155         return 0;
1156 }
1157
1158 /* split requests into chunks of size RTE_PMD_IXGBE_RX_MAX_BURST */
1159 uint16_t
1160 ixgbe_recv_pkts_bulk_alloc(void *rx_queue, struct rte_mbuf **rx_pkts,
1161                            uint16_t nb_pkts)
1162 {
1163         uint16_t nb_rx;
1164
1165         if (unlikely(nb_pkts == 0))
1166                 return 0;
1167
1168         if (likely(nb_pkts <= RTE_PMD_IXGBE_RX_MAX_BURST))
1169                 return rx_recv_pkts(rx_queue, rx_pkts, nb_pkts);
1170
1171         /* request is relatively large, chunk it up */
1172         nb_rx = 0;
1173         while (nb_pkts) {
1174                 uint16_t ret, n;
1175                 n = (uint16_t)RTE_MIN(nb_pkts, RTE_PMD_IXGBE_RX_MAX_BURST);
1176                 ret = rx_recv_pkts(rx_queue, &rx_pkts[nb_rx], n);
1177                 nb_rx = (uint16_t)(nb_rx + ret);
1178                 nb_pkts = (uint16_t)(nb_pkts - ret);
1179                 if (ret < n)
1180                         break;
1181         }
1182
1183         return nb_rx;
1184 }
1185 #endif /* RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC */
1186
1187 uint16_t
1188 ixgbe_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
1189                 uint16_t nb_pkts)
1190 {
1191         struct igb_rx_queue *rxq;
1192         volatile union ixgbe_adv_rx_desc *rx_ring;
1193         volatile union ixgbe_adv_rx_desc *rxdp;
1194         struct igb_rx_entry *sw_ring;
1195         struct igb_rx_entry *rxe;
1196         struct rte_mbuf *rxm;
1197         struct rte_mbuf *nmb;
1198         union ixgbe_adv_rx_desc rxd;
1199         uint64_t dma_addr;
1200         uint32_t staterr;
1201         uint32_t hlen_type_rss;
1202         uint16_t pkt_len;
1203         uint16_t rx_id;
1204         uint16_t nb_rx;
1205         uint16_t nb_hold;
1206         uint64_t pkt_flags;
1207
1208         nb_rx = 0;
1209         nb_hold = 0;
1210         rxq = rx_queue;
1211         rx_id = rxq->rx_tail;
1212         rx_ring = rxq->rx_ring;
1213         sw_ring = rxq->sw_ring;
1214         while (nb_rx < nb_pkts) {
1215                 /*
1216                  * The order of operations here is important as the DD status
1217                  * bit must not be read after any other descriptor fields.
1218                  * rx_ring and rxdp are pointing to volatile data so the order
1219                  * of accesses cannot be reordered by the compiler. If they were
1220                  * not volatile, they could be reordered which could lead to
1221                  * using invalid descriptor fields when read from rxd.
1222                  */
1223                 rxdp = &rx_ring[rx_id];
1224                 staterr = rxdp->wb.upper.status_error;
1225                 if (! (staterr & rte_cpu_to_le_32(IXGBE_RXDADV_STAT_DD)))
1226                         break;
1227                 rxd = *rxdp;
1228
1229                 /*
1230                  * End of packet.
1231                  *
1232                  * If the IXGBE_RXDADV_STAT_EOP flag is not set, the RX packet
1233                  * is likely to be invalid and to be dropped by the various
1234                  * validation checks performed by the network stack.
1235                  *
1236                  * Allocate a new mbuf to replenish the RX ring descriptor.
1237                  * If the allocation fails:
1238                  *    - arrange for that RX descriptor to be the first one
1239                  *      being parsed the next time the receive function is
1240                  *      invoked [on the same queue].
1241                  *
1242                  *    - Stop parsing the RX ring and return immediately.
1243                  *
1244                  * This policy do not drop the packet received in the RX
1245                  * descriptor for which the allocation of a new mbuf failed.
1246                  * Thus, it allows that packet to be later retrieved if
1247                  * mbuf have been freed in the mean time.
1248                  * As a side effect, holding RX descriptors instead of
1249                  * systematically giving them back to the NIC may lead to
1250                  * RX ring exhaustion situations.
1251                  * However, the NIC can gracefully prevent such situations
1252                  * to happen by sending specific "back-pressure" flow control
1253                  * frames to its peer(s).
1254                  */
1255                 PMD_RX_LOG(DEBUG, "port_id=%u queue_id=%u rx_id=%u "
1256                            "ext_err_stat=0x%08x pkt_len=%u",
1257                            (unsigned) rxq->port_id, (unsigned) rxq->queue_id,
1258                            (unsigned) rx_id, (unsigned) staterr,
1259                            (unsigned) rte_le_to_cpu_16(rxd.wb.upper.length));
1260
1261                 nmb = rte_rxmbuf_alloc(rxq->mb_pool);
1262                 if (nmb == NULL) {
1263                         PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1264                                    "queue_id=%u", (unsigned) rxq->port_id,
1265                                    (unsigned) rxq->queue_id);
1266                         rte_eth_devices[rxq->port_id].data->rx_mbuf_alloc_failed++;
1267                         break;
1268                 }
1269
1270                 nb_hold++;
1271                 rxe = &sw_ring[rx_id];
1272                 rx_id++;
1273                 if (rx_id == rxq->nb_rx_desc)
1274                         rx_id = 0;
1275
1276                 /* Prefetch next mbuf while processing current one. */
1277                 rte_ixgbe_prefetch(sw_ring[rx_id].mbuf);
1278
1279                 /*
1280                  * When next RX descriptor is on a cache-line boundary,
1281                  * prefetch the next 4 RX descriptors and the next 8 pointers
1282                  * to mbufs.
1283                  */
1284                 if ((rx_id & 0x3) == 0) {
1285                         rte_ixgbe_prefetch(&rx_ring[rx_id]);
1286                         rte_ixgbe_prefetch(&sw_ring[rx_id]);
1287                 }
1288
1289                 rxm = rxe->mbuf;
1290                 rxe->mbuf = nmb;
1291                 dma_addr =
1292                         rte_cpu_to_le_64(RTE_MBUF_DATA_DMA_ADDR_DEFAULT(nmb));
1293                 rxdp->read.hdr_addr = dma_addr;
1294                 rxdp->read.pkt_addr = dma_addr;
1295
1296                 /*
1297                  * Initialize the returned mbuf.
1298                  * 1) setup generic mbuf fields:
1299                  *    - number of segments,
1300                  *    - next segment,
1301                  *    - packet length,
1302                  *    - RX port identifier.
1303                  * 2) integrate hardware offload data, if any:
1304                  *    - RSS flag & hash,
1305                  *    - IP checksum flag,
1306                  *    - VLAN TCI, if any,
1307                  *    - error flags.
1308                  */
1309                 pkt_len = (uint16_t) (rte_le_to_cpu_16(rxd.wb.upper.length) -
1310                                       rxq->crc_len);
1311                 rxm->data_off = RTE_PKTMBUF_HEADROOM;
1312                 rte_packet_prefetch((char *)rxm->buf_addr + rxm->data_off);
1313                 rxm->nb_segs = 1;
1314                 rxm->next = NULL;
1315                 rxm->pkt_len = pkt_len;
1316                 rxm->data_len = pkt_len;
1317                 rxm->port = rxq->port_id;
1318
1319                 hlen_type_rss = rte_le_to_cpu_32(rxd.wb.lower.lo_dword.data);
1320                 /* Only valid if PKT_RX_VLAN_PKT set in pkt_flags */
1321                 rxm->vlan_tci = rte_le_to_cpu_16(rxd.wb.upper.vlan);
1322
1323                 pkt_flags = rx_desc_hlen_type_rss_to_pkt_flags(hlen_type_rss);
1324                 pkt_flags = pkt_flags | rx_desc_status_to_pkt_flags(staterr);
1325                 pkt_flags = pkt_flags | rx_desc_error_to_pkt_flags(staterr);
1326                 rxm->ol_flags = pkt_flags;
1327
1328                 if (likely(pkt_flags & PKT_RX_RSS_HASH))
1329                         rxm->hash.rss = rxd.wb.lower.hi_dword.rss;
1330                 else if (pkt_flags & PKT_RX_FDIR) {
1331                         rxm->hash.fdir.hash =
1332                                 (uint16_t)((rxd.wb.lower.hi_dword.csum_ip.csum)
1333                                            & IXGBE_ATR_HASH_MASK);
1334                         rxm->hash.fdir.id = rxd.wb.lower.hi_dword.csum_ip.ip_id;
1335                 }
1336                 /*
1337                  * Store the mbuf address into the next entry of the array
1338                  * of returned packets.
1339                  */
1340                 rx_pkts[nb_rx++] = rxm;
1341         }
1342         rxq->rx_tail = rx_id;
1343
1344         /*
1345          * If the number of free RX descriptors is greater than the RX free
1346          * threshold of the queue, advance the Receive Descriptor Tail (RDT)
1347          * register.
1348          * Update the RDT with the value of the last processed RX descriptor
1349          * minus 1, to guarantee that the RDT register is never equal to the
1350          * RDH register, which creates a "full" ring situtation from the
1351          * hardware point of view...
1352          */
1353         nb_hold = (uint16_t) (nb_hold + rxq->nb_rx_hold);
1354         if (nb_hold > rxq->rx_free_thresh) {
1355                 PMD_RX_LOG(DEBUG, "port_id=%u queue_id=%u rx_tail=%u "
1356                            "nb_hold=%u nb_rx=%u",
1357                            (unsigned) rxq->port_id, (unsigned) rxq->queue_id,
1358                            (unsigned) rx_id, (unsigned) nb_hold,
1359                            (unsigned) nb_rx);
1360                 rx_id = (uint16_t) ((rx_id == 0) ?
1361                                      (rxq->nb_rx_desc - 1) : (rx_id - 1));
1362                 IXGBE_PCI_REG_WRITE(rxq->rdt_reg_addr, rx_id);
1363                 nb_hold = 0;
1364         }
1365         rxq->nb_rx_hold = nb_hold;
1366         return (nb_rx);
1367 }
1368
1369 uint16_t
1370 ixgbe_recv_scattered_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
1371                           uint16_t nb_pkts)
1372 {
1373         struct igb_rx_queue *rxq;
1374         volatile union ixgbe_adv_rx_desc *rx_ring;
1375         volatile union ixgbe_adv_rx_desc *rxdp;
1376         struct igb_rx_entry *sw_ring;
1377         struct igb_rx_entry *rxe;
1378         struct rte_mbuf *first_seg;
1379         struct rte_mbuf *last_seg;
1380         struct rte_mbuf *rxm;
1381         struct rte_mbuf *nmb;
1382         union ixgbe_adv_rx_desc rxd;
1383         uint64_t dma; /* Physical address of mbuf data buffer */
1384         uint32_t staterr;
1385         uint32_t hlen_type_rss;
1386         uint16_t rx_id;
1387         uint16_t nb_rx;
1388         uint16_t nb_hold;
1389         uint16_t data_len;
1390         uint64_t pkt_flags;
1391
1392         nb_rx = 0;
1393         nb_hold = 0;
1394         rxq = rx_queue;
1395         rx_id = rxq->rx_tail;
1396         rx_ring = rxq->rx_ring;
1397         sw_ring = rxq->sw_ring;
1398
1399         /*
1400          * Retrieve RX context of current packet, if any.
1401          */
1402         first_seg = rxq->pkt_first_seg;
1403         last_seg = rxq->pkt_last_seg;
1404
1405         while (nb_rx < nb_pkts) {
1406         next_desc:
1407                 /*
1408                  * The order of operations here is important as the DD status
1409                  * bit must not be read after any other descriptor fields.
1410                  * rx_ring and rxdp are pointing to volatile data so the order
1411                  * of accesses cannot be reordered by the compiler. If they were
1412                  * not volatile, they could be reordered which could lead to
1413                  * using invalid descriptor fields when read from rxd.
1414                  */
1415                 rxdp = &rx_ring[rx_id];
1416                 staterr = rxdp->wb.upper.status_error;
1417                 if (! (staterr & rte_cpu_to_le_32(IXGBE_RXDADV_STAT_DD)))
1418                         break;
1419                 rxd = *rxdp;
1420
1421                 /*
1422                  * Descriptor done.
1423                  *
1424                  * Allocate a new mbuf to replenish the RX ring descriptor.
1425                  * If the allocation fails:
1426                  *    - arrange for that RX descriptor to be the first one
1427                  *      being parsed the next time the receive function is
1428                  *      invoked [on the same queue].
1429                  *
1430                  *    - Stop parsing the RX ring and return immediately.
1431                  *
1432                  * This policy does not drop the packet received in the RX
1433                  * descriptor for which the allocation of a new mbuf failed.
1434                  * Thus, it allows that packet to be later retrieved if
1435                  * mbuf have been freed in the mean time.
1436                  * As a side effect, holding RX descriptors instead of
1437                  * systematically giving them back to the NIC may lead to
1438                  * RX ring exhaustion situations.
1439                  * However, the NIC can gracefully prevent such situations
1440                  * to happen by sending specific "back-pressure" flow control
1441                  * frames to its peer(s).
1442                  */
1443                 PMD_RX_LOG(DEBUG, "port_id=%u queue_id=%u rx_id=%u "
1444                            "staterr=0x%x data_len=%u",
1445                            (unsigned) rxq->port_id, (unsigned) rxq->queue_id,
1446                            (unsigned) rx_id, (unsigned) staterr,
1447                            (unsigned) rte_le_to_cpu_16(rxd.wb.upper.length));
1448
1449                 nmb = rte_rxmbuf_alloc(rxq->mb_pool);
1450                 if (nmb == NULL) {
1451                         PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1452                                    "queue_id=%u", (unsigned) rxq->port_id,
1453                                    (unsigned) rxq->queue_id);
1454                         rte_eth_devices[rxq->port_id].data->rx_mbuf_alloc_failed++;
1455                         break;
1456                 }
1457
1458                 nb_hold++;
1459                 rxe = &sw_ring[rx_id];
1460                 rx_id++;
1461                 if (rx_id == rxq->nb_rx_desc)
1462                         rx_id = 0;
1463
1464                 /* Prefetch next mbuf while processing current one. */
1465                 rte_ixgbe_prefetch(sw_ring[rx_id].mbuf);
1466
1467                 /*
1468                  * When next RX descriptor is on a cache-line boundary,
1469                  * prefetch the next 4 RX descriptors and the next 8 pointers
1470                  * to mbufs.
1471                  */
1472                 if ((rx_id & 0x3) == 0) {
1473                         rte_ixgbe_prefetch(&rx_ring[rx_id]);
1474                         rte_ixgbe_prefetch(&sw_ring[rx_id]);
1475                 }
1476
1477                 /*
1478                  * Update RX descriptor with the physical address of the new
1479                  * data buffer of the new allocated mbuf.
1480                  */
1481                 rxm = rxe->mbuf;
1482                 rxe->mbuf = nmb;
1483                 dma = rte_cpu_to_le_64(RTE_MBUF_DATA_DMA_ADDR_DEFAULT(nmb));
1484                 rxdp->read.hdr_addr = dma;
1485                 rxdp->read.pkt_addr = dma;
1486
1487                 /*
1488                  * Set data length & data buffer address of mbuf.
1489                  */
1490                 data_len = rte_le_to_cpu_16(rxd.wb.upper.length);
1491                 rxm->data_len = data_len;
1492                 rxm->data_off = RTE_PKTMBUF_HEADROOM;
1493
1494                 /*
1495                  * If this is the first buffer of the received packet,
1496                  * set the pointer to the first mbuf of the packet and
1497                  * initialize its context.
1498                  * Otherwise, update the total length and the number of segments
1499                  * of the current scattered packet, and update the pointer to
1500                  * the last mbuf of the current packet.
1501                  */
1502                 if (first_seg == NULL) {
1503                         first_seg = rxm;
1504                         first_seg->pkt_len = data_len;
1505                         first_seg->nb_segs = 1;
1506                 } else {
1507                         first_seg->pkt_len = (uint16_t)(first_seg->pkt_len
1508                                         + data_len);
1509                         first_seg->nb_segs++;
1510                         last_seg->next = rxm;
1511                 }
1512
1513                 /*
1514                  * If this is not the last buffer of the received packet,
1515                  * update the pointer to the last mbuf of the current scattered
1516                  * packet and continue to parse the RX ring.
1517                  */
1518                 if (! (staterr & IXGBE_RXDADV_STAT_EOP)) {
1519                         last_seg = rxm;
1520                         goto next_desc;
1521                 }
1522
1523                 /*
1524                  * This is the last buffer of the received packet.
1525                  * If the CRC is not stripped by the hardware:
1526                  *   - Subtract the CRC length from the total packet length.
1527                  *   - If the last buffer only contains the whole CRC or a part
1528                  *     of it, free the mbuf associated to the last buffer.
1529                  *     If part of the CRC is also contained in the previous
1530                  *     mbuf, subtract the length of that CRC part from the
1531                  *     data length of the previous mbuf.
1532                  */
1533                 rxm->next = NULL;
1534                 if (unlikely(rxq->crc_len > 0)) {
1535                         first_seg->pkt_len -= ETHER_CRC_LEN;
1536                         if (data_len <= ETHER_CRC_LEN) {
1537                                 rte_pktmbuf_free_seg(rxm);
1538                                 first_seg->nb_segs--;
1539                                 last_seg->data_len = (uint16_t)
1540                                         (last_seg->data_len -
1541                                          (ETHER_CRC_LEN - data_len));
1542                                 last_seg->next = NULL;
1543                         } else
1544                                 rxm->data_len =
1545                                         (uint16_t) (data_len - ETHER_CRC_LEN);
1546                 }
1547
1548                 /*
1549                  * Initialize the first mbuf of the returned packet:
1550                  *    - RX port identifier,
1551                  *    - hardware offload data, if any:
1552                  *      - RSS flag & hash,
1553                  *      - IP checksum flag,
1554                  *      - VLAN TCI, if any,
1555                  *      - error flags.
1556                  */
1557                 first_seg->port = rxq->port_id;
1558
1559                 /*
1560                  * The vlan_tci field is only valid when PKT_RX_VLAN_PKT is
1561                  * set in the pkt_flags field.
1562                  */
1563                 first_seg->vlan_tci = rte_le_to_cpu_16(rxd.wb.upper.vlan);
1564                 hlen_type_rss = rte_le_to_cpu_32(rxd.wb.lower.lo_dword.data);
1565                 pkt_flags = rx_desc_hlen_type_rss_to_pkt_flags(hlen_type_rss);
1566                 pkt_flags = (pkt_flags |
1567                                 rx_desc_status_to_pkt_flags(staterr));
1568                 pkt_flags = (pkt_flags |
1569                                 rx_desc_error_to_pkt_flags(staterr));
1570                 first_seg->ol_flags = pkt_flags;
1571
1572                 if (likely(pkt_flags & PKT_RX_RSS_HASH))
1573                         first_seg->hash.rss = rxd.wb.lower.hi_dword.rss;
1574                 else if (pkt_flags & PKT_RX_FDIR) {
1575                         first_seg->hash.fdir.hash =
1576                                 (uint16_t)((rxd.wb.lower.hi_dword.csum_ip.csum)
1577                                            & IXGBE_ATR_HASH_MASK);
1578                         first_seg->hash.fdir.id =
1579                                 rxd.wb.lower.hi_dword.csum_ip.ip_id;
1580                 }
1581
1582                 /* Prefetch data of first segment, if configured to do so. */
1583                 rte_packet_prefetch((char *)first_seg->buf_addr +
1584                         first_seg->data_off);
1585
1586                 /*
1587                  * Store the mbuf address into the next entry of the array
1588                  * of returned packets.
1589                  */
1590                 rx_pkts[nb_rx++] = first_seg;
1591
1592                 /*
1593                  * Setup receipt context for a new packet.
1594                  */
1595                 first_seg = NULL;
1596         }
1597
1598         /*
1599          * Record index of the next RX descriptor to probe.
1600          */
1601         rxq->rx_tail = rx_id;
1602
1603         /*
1604          * Save receive context.
1605          */
1606         rxq->pkt_first_seg = first_seg;
1607         rxq->pkt_last_seg = last_seg;
1608
1609         /*
1610          * If the number of free RX descriptors is greater than the RX free
1611          * threshold of the queue, advance the Receive Descriptor Tail (RDT)
1612          * register.
1613          * Update the RDT with the value of the last processed RX descriptor
1614          * minus 1, to guarantee that the RDT register is never equal to the
1615          * RDH register, which creates a "full" ring situtation from the
1616          * hardware point of view...
1617          */
1618         nb_hold = (uint16_t) (nb_hold + rxq->nb_rx_hold);
1619         if (nb_hold > rxq->rx_free_thresh) {
1620                 PMD_RX_LOG(DEBUG, "port_id=%u queue_id=%u rx_tail=%u "
1621                            "nb_hold=%u nb_rx=%u",
1622                            (unsigned) rxq->port_id, (unsigned) rxq->queue_id,
1623                            (unsigned) rx_id, (unsigned) nb_hold,
1624                            (unsigned) nb_rx);
1625                 rx_id = (uint16_t) ((rx_id == 0) ?
1626                                      (rxq->nb_rx_desc - 1) : (rx_id - 1));
1627                 IXGBE_PCI_REG_WRITE(rxq->rdt_reg_addr, rx_id);
1628                 nb_hold = 0;
1629         }
1630         rxq->nb_rx_hold = nb_hold;
1631         return (nb_rx);
1632 }
1633
1634 /*********************************************************************
1635  *
1636  *  Queue management functions
1637  *
1638  **********************************************************************/
1639
1640 /*
1641  * Rings setup and release.
1642  *
1643  * TDBA/RDBA should be aligned on 16 byte boundary. But TDLEN/RDLEN should be
1644  * multiple of 128 bytes. So we align TDBA/RDBA on 128 byte boundary. This will
1645  * also optimize cache line size effect. H/W supports up to cache line size 128.
1646  */
1647 #define IXGBE_ALIGN 128
1648
1649 /*
1650  * Maximum number of Ring Descriptors.
1651  *
1652  * Since RDLEN/TDLEN should be multiple of 128 bytes, the number of ring
1653  * descriptors should meet the following condition:
1654  *      (num_ring_desc * sizeof(rx/tx descriptor)) % 128 == 0
1655  */
1656 #define IXGBE_MIN_RING_DESC 32
1657 #define IXGBE_MAX_RING_DESC 4096
1658
1659 /*
1660  * Create memzone for HW rings. malloc can't be used as the physical address is
1661  * needed. If the memzone is already created, then this function returns a ptr
1662  * to the old one.
1663  */
1664 static const struct rte_memzone *
1665 ring_dma_zone_reserve(struct rte_eth_dev *dev, const char *ring_name,
1666                       uint16_t queue_id, uint32_t ring_size, int socket_id)
1667 {
1668         char z_name[RTE_MEMZONE_NAMESIZE];
1669         const struct rte_memzone *mz;
1670
1671         snprintf(z_name, sizeof(z_name), "%s_%s_%d_%d",
1672                         dev->driver->pci_drv.name, ring_name,
1673                         dev->data->port_id, queue_id);
1674
1675         mz = rte_memzone_lookup(z_name);
1676         if (mz)
1677                 return mz;
1678
1679 #ifdef RTE_LIBRTE_XEN_DOM0
1680         return rte_memzone_reserve_bounded(z_name, ring_size,
1681                 socket_id, 0, IXGBE_ALIGN, RTE_PGSIZE_2M);
1682 #else
1683         return rte_memzone_reserve_aligned(z_name, ring_size,
1684                 socket_id, 0, IXGBE_ALIGN);
1685 #endif
1686 }
1687
1688 static void
1689 ixgbe_tx_queue_release_mbufs(struct igb_tx_queue *txq)
1690 {
1691         unsigned i;
1692
1693         if (txq->sw_ring != NULL) {
1694                 for (i = 0; i < txq->nb_tx_desc; i++) {
1695                         if (txq->sw_ring[i].mbuf != NULL) {
1696                                 rte_pktmbuf_free_seg(txq->sw_ring[i].mbuf);
1697                                 txq->sw_ring[i].mbuf = NULL;
1698                         }
1699                 }
1700         }
1701 }
1702
1703 static void
1704 ixgbe_tx_free_swring(struct igb_tx_queue *txq)
1705 {
1706         if (txq != NULL &&
1707             txq->sw_ring != NULL)
1708                 rte_free(txq->sw_ring);
1709 }
1710
1711 static void
1712 ixgbe_tx_queue_release(struct igb_tx_queue *txq)
1713 {
1714         if (txq != NULL && txq->ops != NULL) {
1715                 txq->ops->release_mbufs(txq);
1716                 txq->ops->free_swring(txq);
1717                 rte_free(txq);
1718         }
1719 }
1720
1721 void
1722 ixgbe_dev_tx_queue_release(void *txq)
1723 {
1724         ixgbe_tx_queue_release(txq);
1725 }
1726
1727 /* (Re)set dynamic igb_tx_queue fields to defaults */
1728 static void
1729 ixgbe_reset_tx_queue(struct igb_tx_queue *txq)
1730 {
1731         static const union ixgbe_adv_tx_desc zeroed_desc = { .read = {
1732                         .buffer_addr = 0}};
1733         struct igb_tx_entry *txe = txq->sw_ring;
1734         uint16_t prev, i;
1735
1736         /* Zero out HW ring memory */
1737         for (i = 0; i < txq->nb_tx_desc; i++) {
1738                 txq->tx_ring[i] = zeroed_desc;
1739         }
1740
1741         /* Initialize SW ring entries */
1742         prev = (uint16_t) (txq->nb_tx_desc - 1);
1743         for (i = 0; i < txq->nb_tx_desc; i++) {
1744                 volatile union ixgbe_adv_tx_desc *txd = &txq->tx_ring[i];
1745                 txd->wb.status = IXGBE_TXD_STAT_DD;
1746                 txe[i].mbuf = NULL;
1747                 txe[i].last_id = i;
1748                 txe[prev].next_id = i;
1749                 prev = i;
1750         }
1751
1752         txq->tx_next_dd = (uint16_t)(txq->tx_rs_thresh - 1);
1753         txq->tx_next_rs = (uint16_t)(txq->tx_rs_thresh - 1);
1754
1755         txq->tx_tail = 0;
1756         txq->nb_tx_used = 0;
1757         /*
1758          * Always allow 1 descriptor to be un-allocated to avoid
1759          * a H/W race condition
1760          */
1761         txq->last_desc_cleaned = (uint16_t)(txq->nb_tx_desc - 1);
1762         txq->nb_tx_free = (uint16_t)(txq->nb_tx_desc - 1);
1763         txq->ctx_curr = 0;
1764         memset((void*)&txq->ctx_cache, 0,
1765                 IXGBE_CTX_NUM * sizeof(struct ixgbe_advctx_info));
1766 }
1767
1768 static struct ixgbe_txq_ops def_txq_ops = {
1769         .release_mbufs = ixgbe_tx_queue_release_mbufs,
1770         .free_swring = ixgbe_tx_free_swring,
1771         .reset = ixgbe_reset_tx_queue,
1772 };
1773
1774 int
1775 ixgbe_dev_tx_queue_setup(struct rte_eth_dev *dev,
1776                          uint16_t queue_idx,
1777                          uint16_t nb_desc,
1778                          unsigned int socket_id,
1779                          const struct rte_eth_txconf *tx_conf)
1780 {
1781         const struct rte_memzone *tz;
1782         struct igb_tx_queue *txq;
1783         struct ixgbe_hw     *hw;
1784         uint16_t tx_rs_thresh, tx_free_thresh;
1785
1786         PMD_INIT_FUNC_TRACE();
1787         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1788
1789         /*
1790          * Validate number of transmit descriptors.
1791          * It must not exceed hardware maximum, and must be multiple
1792          * of IXGBE_ALIGN.
1793          */
1794         if (((nb_desc * sizeof(union ixgbe_adv_tx_desc)) % IXGBE_ALIGN) != 0 ||
1795             (nb_desc > IXGBE_MAX_RING_DESC) ||
1796             (nb_desc < IXGBE_MIN_RING_DESC)) {
1797                 return -EINVAL;
1798         }
1799
1800         /*
1801          * The following two parameters control the setting of the RS bit on
1802          * transmit descriptors.
1803          * TX descriptors will have their RS bit set after txq->tx_rs_thresh
1804          * descriptors have been used.
1805          * The TX descriptor ring will be cleaned after txq->tx_free_thresh
1806          * descriptors are used or if the number of descriptors required
1807          * to transmit a packet is greater than the number of free TX
1808          * descriptors.
1809          * The following constraints must be satisfied:
1810          *  tx_rs_thresh must be greater than 0.
1811          *  tx_rs_thresh must be less than the size of the ring minus 2.
1812          *  tx_rs_thresh must be less than or equal to tx_free_thresh.
1813          *  tx_rs_thresh must be a divisor of the ring size.
1814          *  tx_free_thresh must be greater than 0.
1815          *  tx_free_thresh must be less than the size of the ring minus 3.
1816          * One descriptor in the TX ring is used as a sentinel to avoid a
1817          * H/W race condition, hence the maximum threshold constraints.
1818          * When set to zero use default values.
1819          */
1820         tx_rs_thresh = (uint16_t)((tx_conf->tx_rs_thresh) ?
1821                         tx_conf->tx_rs_thresh : DEFAULT_TX_RS_THRESH);
1822         tx_free_thresh = (uint16_t)((tx_conf->tx_free_thresh) ?
1823                         tx_conf->tx_free_thresh : DEFAULT_TX_FREE_THRESH);
1824         if (tx_rs_thresh >= (nb_desc - 2)) {
1825                 PMD_INIT_LOG(ERR, "tx_rs_thresh must be less than the number "
1826                              "of TX descriptors minus 2. (tx_rs_thresh=%u "
1827                              "port=%d queue=%d)", (unsigned int)tx_rs_thresh,
1828                              (int)dev->data->port_id, (int)queue_idx);
1829                 return -(EINVAL);
1830         }
1831         if (tx_free_thresh >= (nb_desc - 3)) {
1832                 PMD_INIT_LOG(ERR, "tx_rs_thresh must be less than the "
1833                              "tx_free_thresh must be less than the number of "
1834                              "TX descriptors minus 3. (tx_free_thresh=%u "
1835                              "port=%d queue=%d)",
1836                              (unsigned int)tx_free_thresh,
1837                              (int)dev->data->port_id, (int)queue_idx);
1838                 return -(EINVAL);
1839         }
1840         if (tx_rs_thresh > tx_free_thresh) {
1841                 PMD_INIT_LOG(ERR, "tx_rs_thresh must be less than or equal to "
1842                              "tx_free_thresh. (tx_free_thresh=%u "
1843                              "tx_rs_thresh=%u port=%d queue=%d)",
1844                              (unsigned int)tx_free_thresh,
1845                              (unsigned int)tx_rs_thresh,
1846                              (int)dev->data->port_id,
1847                              (int)queue_idx);
1848                 return -(EINVAL);
1849         }
1850         if ((nb_desc % tx_rs_thresh) != 0) {
1851                 PMD_INIT_LOG(ERR, "tx_rs_thresh must be a divisor of the "
1852                              "number of TX descriptors. (tx_rs_thresh=%u "
1853                              "port=%d queue=%d)", (unsigned int)tx_rs_thresh,
1854                              (int)dev->data->port_id, (int)queue_idx);
1855                 return -(EINVAL);
1856         }
1857
1858         /*
1859          * If rs_bit_thresh is greater than 1, then TX WTHRESH should be
1860          * set to 0. If WTHRESH is greater than zero, the RS bit is ignored
1861          * by the NIC and all descriptors are written back after the NIC
1862          * accumulates WTHRESH descriptors.
1863          */
1864         if ((tx_rs_thresh > 1) && (tx_conf->tx_thresh.wthresh != 0)) {
1865                 PMD_INIT_LOG(ERR, "TX WTHRESH must be set to 0 if "
1866                              "tx_rs_thresh is greater than 1. (tx_rs_thresh=%u "
1867                              "port=%d queue=%d)", (unsigned int)tx_rs_thresh,
1868                              (int)dev->data->port_id, (int)queue_idx);
1869                 return -(EINVAL);
1870         }
1871
1872         /* Free memory prior to re-allocation if needed... */
1873         if (dev->data->tx_queues[queue_idx] != NULL) {
1874                 ixgbe_tx_queue_release(dev->data->tx_queues[queue_idx]);
1875                 dev->data->tx_queues[queue_idx] = NULL;
1876         }
1877
1878         /* First allocate the tx queue data structure */
1879         txq = rte_zmalloc_socket("ethdev TX queue", sizeof(struct igb_tx_queue),
1880                                  RTE_CACHE_LINE_SIZE, socket_id);
1881         if (txq == NULL)
1882                 return (-ENOMEM);
1883
1884         /*
1885          * Allocate TX ring hardware descriptors. A memzone large enough to
1886          * handle the maximum ring size is allocated in order to allow for
1887          * resizing in later calls to the queue setup function.
1888          */
1889         tz = ring_dma_zone_reserve(dev, "tx_ring", queue_idx,
1890                         sizeof(union ixgbe_adv_tx_desc) * IXGBE_MAX_RING_DESC,
1891                         socket_id);
1892         if (tz == NULL) {
1893                 ixgbe_tx_queue_release(txq);
1894                 return (-ENOMEM);
1895         }
1896
1897         txq->nb_tx_desc = nb_desc;
1898         txq->tx_rs_thresh = tx_rs_thresh;
1899         txq->tx_free_thresh = tx_free_thresh;
1900         txq->pthresh = tx_conf->tx_thresh.pthresh;
1901         txq->hthresh = tx_conf->tx_thresh.hthresh;
1902         txq->wthresh = tx_conf->tx_thresh.wthresh;
1903         txq->queue_id = queue_idx;
1904         txq->reg_idx = (uint16_t)((RTE_ETH_DEV_SRIOV(dev).active == 0) ?
1905                 queue_idx : RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + queue_idx);
1906         txq->port_id = dev->data->port_id;
1907         txq->txq_flags = tx_conf->txq_flags;
1908         txq->ops = &def_txq_ops;
1909         txq->tx_deferred_start = tx_conf->tx_deferred_start;
1910
1911         /*
1912          * Modification to set VFTDT for virtual function if vf is detected
1913          */
1914         if (hw->mac.type == ixgbe_mac_82599_vf)
1915                 txq->tdt_reg_addr = IXGBE_PCI_REG_ADDR(hw, IXGBE_VFTDT(queue_idx));
1916         else
1917                 txq->tdt_reg_addr = IXGBE_PCI_REG_ADDR(hw, IXGBE_TDT(txq->reg_idx));
1918 #ifndef RTE_LIBRTE_XEN_DOM0
1919         txq->tx_ring_phys_addr = (uint64_t) tz->phys_addr;
1920 #else
1921         txq->tx_ring_phys_addr = rte_mem_phy2mch(tz->memseg_id, tz->phys_addr);
1922 #endif
1923         txq->tx_ring = (union ixgbe_adv_tx_desc *) tz->addr;
1924
1925         /* Allocate software ring */
1926         txq->sw_ring = rte_zmalloc_socket("txq->sw_ring",
1927                                 sizeof(struct igb_tx_entry) * nb_desc,
1928                                 RTE_CACHE_LINE_SIZE, socket_id);
1929         if (txq->sw_ring == NULL) {
1930                 ixgbe_tx_queue_release(txq);
1931                 return (-ENOMEM);
1932         }
1933         PMD_INIT_LOG(DEBUG, "sw_ring=%p hw_ring=%p dma_addr=0x%"PRIx64,
1934                      txq->sw_ring, txq->tx_ring, txq->tx_ring_phys_addr);
1935
1936         /* Use a simple Tx queue (no offloads, no multi segs) if possible */
1937         if (((txq->txq_flags & IXGBE_SIMPLE_FLAGS) == IXGBE_SIMPLE_FLAGS) &&
1938             (txq->tx_rs_thresh >= RTE_PMD_IXGBE_TX_MAX_BURST)) {
1939                 PMD_INIT_LOG(INFO, "Using simple tx code path");
1940 #ifdef RTE_IXGBE_INC_VECTOR
1941                 if (txq->tx_rs_thresh <= RTE_IXGBE_TX_MAX_FREE_BUF_SZ &&
1942                     ixgbe_txq_vec_setup(txq) == 0) {
1943                         PMD_INIT_LOG(INFO, "Vector tx enabled.");
1944                         dev->tx_pkt_burst = ixgbe_xmit_pkts_vec;
1945                 }
1946                 else
1947 #endif
1948                         dev->tx_pkt_burst = ixgbe_xmit_pkts_simple;
1949         } else {
1950                 PMD_INIT_LOG(INFO, "Using full-featured tx code path");
1951                 PMD_INIT_LOG(INFO, " - txq_flags = %lx "
1952                              "[IXGBE_SIMPLE_FLAGS=%lx]",
1953                              (long unsigned)txq->txq_flags,
1954                              (long unsigned)IXGBE_SIMPLE_FLAGS);
1955                 PMD_INIT_LOG(INFO, " - tx_rs_thresh = %lu "
1956                              "[RTE_PMD_IXGBE_TX_MAX_BURST=%lu]",
1957                              (long unsigned)txq->tx_rs_thresh,
1958                              (long unsigned)RTE_PMD_IXGBE_TX_MAX_BURST);
1959                 dev->tx_pkt_burst = ixgbe_xmit_pkts;
1960         }
1961
1962         txq->ops->reset(txq);
1963
1964         dev->data->tx_queues[queue_idx] = txq;
1965
1966
1967         return (0);
1968 }
1969
1970 static void
1971 ixgbe_rx_queue_release_mbufs(struct igb_rx_queue *rxq)
1972 {
1973         unsigned i;
1974
1975         if (rxq->sw_ring != NULL) {
1976                 for (i = 0; i < rxq->nb_rx_desc; i++) {
1977                         if (rxq->sw_ring[i].mbuf != NULL) {
1978                                 rte_pktmbuf_free_seg(rxq->sw_ring[i].mbuf);
1979                                 rxq->sw_ring[i].mbuf = NULL;
1980                         }
1981                 }
1982 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
1983                 if (rxq->rx_nb_avail) {
1984                         for (i = 0; i < rxq->rx_nb_avail; ++i) {
1985                                 struct rte_mbuf *mb;
1986                                 mb = rxq->rx_stage[rxq->rx_next_avail + i];
1987                                 rte_pktmbuf_free_seg(mb);
1988                         }
1989                         rxq->rx_nb_avail = 0;
1990                 }
1991 #endif
1992         }
1993 }
1994
1995 static void
1996 ixgbe_rx_queue_release(struct igb_rx_queue *rxq)
1997 {
1998         if (rxq != NULL) {
1999                 ixgbe_rx_queue_release_mbufs(rxq);
2000                 rte_free(rxq->sw_ring);
2001                 rte_free(rxq);
2002         }
2003 }
2004
2005 void
2006 ixgbe_dev_rx_queue_release(void *rxq)
2007 {
2008         ixgbe_rx_queue_release(rxq);
2009 }
2010
2011 /*
2012  * Check if Rx Burst Bulk Alloc function can be used.
2013  * Return
2014  *        0: the preconditions are satisfied and the bulk allocation function
2015  *           can be used.
2016  *  -EINVAL: the preconditions are NOT satisfied and the default Rx burst
2017  *           function must be used.
2018  */
2019 static inline int
2020 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
2021 check_rx_burst_bulk_alloc_preconditions(struct igb_rx_queue *rxq)
2022 #else
2023 check_rx_burst_bulk_alloc_preconditions(__rte_unused struct igb_rx_queue *rxq)
2024 #endif
2025 {
2026         int ret = 0;
2027
2028         /*
2029          * Make sure the following pre-conditions are satisfied:
2030          *   rxq->rx_free_thresh >= RTE_PMD_IXGBE_RX_MAX_BURST
2031          *   rxq->rx_free_thresh < rxq->nb_rx_desc
2032          *   (rxq->nb_rx_desc % rxq->rx_free_thresh) == 0
2033          *   rxq->nb_rx_desc<(IXGBE_MAX_RING_DESC-RTE_PMD_IXGBE_RX_MAX_BURST)
2034          * Scattered packets are not supported.  This should be checked
2035          * outside of this function.
2036          */
2037 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
2038         if (!(rxq->rx_free_thresh >= RTE_PMD_IXGBE_RX_MAX_BURST)) {
2039                 PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
2040                              "rxq->rx_free_thresh=%d, "
2041                              "RTE_PMD_IXGBE_RX_MAX_BURST=%d",
2042                              rxq->rx_free_thresh, RTE_PMD_IXGBE_RX_MAX_BURST);
2043                 ret = -EINVAL;
2044         } else if (!(rxq->rx_free_thresh < rxq->nb_rx_desc)) {
2045                 PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
2046                              "rxq->rx_free_thresh=%d, "
2047                              "rxq->nb_rx_desc=%d",
2048                              rxq->rx_free_thresh, rxq->nb_rx_desc);
2049                 ret = -EINVAL;
2050         } else if (!((rxq->nb_rx_desc % rxq->rx_free_thresh) == 0)) {
2051                 PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
2052                              "rxq->nb_rx_desc=%d, "
2053                              "rxq->rx_free_thresh=%d",
2054                              rxq->nb_rx_desc, rxq->rx_free_thresh);
2055                 ret = -EINVAL;
2056         } else if (!(rxq->nb_rx_desc <
2057                (IXGBE_MAX_RING_DESC - RTE_PMD_IXGBE_RX_MAX_BURST))) {
2058                 PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
2059                              "rxq->nb_rx_desc=%d, "
2060                              "IXGBE_MAX_RING_DESC=%d, "
2061                              "RTE_PMD_IXGBE_RX_MAX_BURST=%d",
2062                              rxq->nb_rx_desc, IXGBE_MAX_RING_DESC,
2063                              RTE_PMD_IXGBE_RX_MAX_BURST);
2064                 ret = -EINVAL;
2065         }
2066 #else
2067         ret = -EINVAL;
2068 #endif
2069
2070         return ret;
2071 }
2072
2073 /* Reset dynamic igb_rx_queue fields back to defaults */
2074 static void
2075 ixgbe_reset_rx_queue(struct igb_rx_queue *rxq)
2076 {
2077         static const union ixgbe_adv_rx_desc zeroed_desc = { .read = {
2078                         .pkt_addr = 0}};
2079         unsigned i;
2080         uint16_t len;
2081
2082         /*
2083          * By default, the Rx queue setup function allocates enough memory for
2084          * IXGBE_MAX_RING_DESC.  The Rx Burst bulk allocation function requires
2085          * extra memory at the end of the descriptor ring to be zero'd out. A
2086          * pre-condition for using the Rx burst bulk alloc function is that the
2087          * number of descriptors is less than or equal to
2088          * (IXGBE_MAX_RING_DESC - RTE_PMD_IXGBE_RX_MAX_BURST). Check all the
2089          * constraints here to see if we need to zero out memory after the end
2090          * of the H/W descriptor ring.
2091          */
2092 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
2093         if (check_rx_burst_bulk_alloc_preconditions(rxq) == 0)
2094                 /* zero out extra memory */
2095                 len = (uint16_t)(rxq->nb_rx_desc + RTE_PMD_IXGBE_RX_MAX_BURST);
2096         else
2097 #endif
2098                 /* do not zero out extra memory */
2099                 len = rxq->nb_rx_desc;
2100
2101         /*
2102          * Zero out HW ring memory. Zero out extra memory at the end of
2103          * the H/W ring so look-ahead logic in Rx Burst bulk alloc function
2104          * reads extra memory as zeros.
2105          */
2106         for (i = 0; i < len; i++) {
2107                 rxq->rx_ring[i] = zeroed_desc;
2108         }
2109
2110 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
2111         /*
2112          * initialize extra software ring entries. Space for these extra
2113          * entries is always allocated
2114          */
2115         memset(&rxq->fake_mbuf, 0x0, sizeof(rxq->fake_mbuf));
2116         for (i = 0; i < RTE_PMD_IXGBE_RX_MAX_BURST; ++i) {
2117                 rxq->sw_ring[rxq->nb_rx_desc + i].mbuf = &rxq->fake_mbuf;
2118         }
2119
2120         rxq->rx_nb_avail = 0;
2121         rxq->rx_next_avail = 0;
2122         rxq->rx_free_trigger = (uint16_t)(rxq->rx_free_thresh - 1);
2123 #endif /* RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC */
2124         rxq->rx_tail = 0;
2125         rxq->nb_rx_hold = 0;
2126         rxq->pkt_first_seg = NULL;
2127         rxq->pkt_last_seg = NULL;
2128 }
2129
2130 int
2131 ixgbe_dev_rx_queue_setup(struct rte_eth_dev *dev,
2132                          uint16_t queue_idx,
2133                          uint16_t nb_desc,
2134                          unsigned int socket_id,
2135                          const struct rte_eth_rxconf *rx_conf,
2136                          struct rte_mempool *mp)
2137 {
2138         const struct rte_memzone *rz;
2139         struct igb_rx_queue *rxq;
2140         struct ixgbe_hw     *hw;
2141         int use_def_burst_func = 1;
2142         uint16_t len;
2143
2144         PMD_INIT_FUNC_TRACE();
2145         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2146
2147         /*
2148          * Validate number of receive descriptors.
2149          * It must not exceed hardware maximum, and must be multiple
2150          * of IXGBE_ALIGN.
2151          */
2152         if (((nb_desc * sizeof(union ixgbe_adv_rx_desc)) % IXGBE_ALIGN) != 0 ||
2153             (nb_desc > IXGBE_MAX_RING_DESC) ||
2154             (nb_desc < IXGBE_MIN_RING_DESC)) {
2155                 return (-EINVAL);
2156         }
2157
2158         /* Free memory prior to re-allocation if needed... */
2159         if (dev->data->rx_queues[queue_idx] != NULL) {
2160                 ixgbe_rx_queue_release(dev->data->rx_queues[queue_idx]);
2161                 dev->data->rx_queues[queue_idx] = NULL;
2162         }
2163
2164         /* First allocate the rx queue data structure */
2165         rxq = rte_zmalloc_socket("ethdev RX queue", sizeof(struct igb_rx_queue),
2166                                  RTE_CACHE_LINE_SIZE, socket_id);
2167         if (rxq == NULL)
2168                 return (-ENOMEM);
2169         rxq->mb_pool = mp;
2170         rxq->nb_rx_desc = nb_desc;
2171         rxq->rx_free_thresh = rx_conf->rx_free_thresh;
2172         rxq->queue_id = queue_idx;
2173         rxq->reg_idx = (uint16_t)((RTE_ETH_DEV_SRIOV(dev).active == 0) ?
2174                 queue_idx : RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + queue_idx);
2175         rxq->port_id = dev->data->port_id;
2176         rxq->crc_len = (uint8_t) ((dev->data->dev_conf.rxmode.hw_strip_crc) ?
2177                                                         0 : ETHER_CRC_LEN);
2178         rxq->drop_en = rx_conf->rx_drop_en;
2179         rxq->rx_deferred_start = rx_conf->rx_deferred_start;
2180
2181         /*
2182          * Allocate RX ring hardware descriptors. A memzone large enough to
2183          * handle the maximum ring size is allocated in order to allow for
2184          * resizing in later calls to the queue setup function.
2185          */
2186         rz = ring_dma_zone_reserve(dev, "rx_ring", queue_idx,
2187                                    RX_RING_SZ, socket_id);
2188         if (rz == NULL) {
2189                 ixgbe_rx_queue_release(rxq);
2190                 return (-ENOMEM);
2191         }
2192
2193         /*
2194          * Zero init all the descriptors in the ring.
2195          */
2196         memset (rz->addr, 0, RX_RING_SZ);
2197
2198         /*
2199          * Modified to setup VFRDT for Virtual Function
2200          */
2201         if (hw->mac.type == ixgbe_mac_82599_vf) {
2202                 rxq->rdt_reg_addr =
2203                         IXGBE_PCI_REG_ADDR(hw, IXGBE_VFRDT(queue_idx));
2204                 rxq->rdh_reg_addr =
2205                         IXGBE_PCI_REG_ADDR(hw, IXGBE_VFRDH(queue_idx));
2206         }
2207         else {
2208                 rxq->rdt_reg_addr =
2209                         IXGBE_PCI_REG_ADDR(hw, IXGBE_RDT(rxq->reg_idx));
2210                 rxq->rdh_reg_addr =
2211                         IXGBE_PCI_REG_ADDR(hw, IXGBE_RDH(rxq->reg_idx));
2212         }
2213 #ifndef RTE_LIBRTE_XEN_DOM0
2214         rxq->rx_ring_phys_addr = (uint64_t) rz->phys_addr;
2215 #else
2216         rxq->rx_ring_phys_addr = rte_mem_phy2mch(rz->memseg_id, rz->phys_addr);
2217 #endif
2218         rxq->rx_ring = (union ixgbe_adv_rx_desc *) rz->addr;
2219
2220         /*
2221          * Allocate software ring. Allow for space at the end of the
2222          * S/W ring to make sure look-ahead logic in bulk alloc Rx burst
2223          * function does not access an invalid memory region.
2224          */
2225 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
2226         len = (uint16_t)(nb_desc + RTE_PMD_IXGBE_RX_MAX_BURST);
2227 #else
2228         len = nb_desc;
2229 #endif
2230         rxq->sw_ring = rte_zmalloc_socket("rxq->sw_ring",
2231                                           sizeof(struct igb_rx_entry) * len,
2232                                           RTE_CACHE_LINE_SIZE, socket_id);
2233         if (rxq->sw_ring == NULL) {
2234                 ixgbe_rx_queue_release(rxq);
2235                 return (-ENOMEM);
2236         }
2237         PMD_INIT_LOG(DEBUG, "sw_ring=%p hw_ring=%p dma_addr=0x%"PRIx64,
2238                      rxq->sw_ring, rxq->rx_ring, rxq->rx_ring_phys_addr);
2239
2240         /*
2241          * Certain constraints must be met in order to use the bulk buffer
2242          * allocation Rx burst function.
2243          */
2244         use_def_burst_func = check_rx_burst_bulk_alloc_preconditions(rxq);
2245
2246 #ifdef RTE_IXGBE_INC_VECTOR
2247         ixgbe_rxq_vec_setup(rxq);
2248 #endif
2249         /* Check if pre-conditions are satisfied, and no Scattered Rx */
2250         if (!use_def_burst_func && !dev->data->scattered_rx) {
2251 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
2252                 PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions are "
2253                              "satisfied. Rx Burst Bulk Alloc function will be "
2254                              "used on port=%d, queue=%d.",
2255                              rxq->port_id, rxq->queue_id);
2256                 dev->rx_pkt_burst = ixgbe_recv_pkts_bulk_alloc;
2257 #ifdef RTE_IXGBE_INC_VECTOR
2258                 if (!ixgbe_rx_vec_condition_check(dev)) {
2259                         PMD_INIT_LOG(INFO, "Vector rx enabled, please make "
2260                                      "sure RX burst size no less than 32.");
2261                         dev->rx_pkt_burst = ixgbe_recv_pkts_vec;
2262                 }
2263 #endif
2264 #endif
2265         } else {
2266                 PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions "
2267                              "are not satisfied, Scattered Rx is requested, "
2268                              "or RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC is not "
2269                              "enabled (port=%d, queue=%d).",
2270                              rxq->port_id, rxq->queue_id);
2271         }
2272         dev->data->rx_queues[queue_idx] = rxq;
2273
2274         ixgbe_reset_rx_queue(rxq);
2275
2276         return 0;
2277 }
2278
2279 uint32_t
2280 ixgbe_dev_rx_queue_count(struct rte_eth_dev *dev, uint16_t rx_queue_id)
2281 {
2282 #define IXGBE_RXQ_SCAN_INTERVAL 4
2283         volatile union ixgbe_adv_rx_desc *rxdp;
2284         struct igb_rx_queue *rxq;
2285         uint32_t desc = 0;
2286
2287         if (rx_queue_id >= dev->data->nb_rx_queues) {
2288                 PMD_RX_LOG(ERR, "Invalid RX queue id=%d", rx_queue_id);
2289                 return 0;
2290         }
2291
2292         rxq = dev->data->rx_queues[rx_queue_id];
2293         rxdp = &(rxq->rx_ring[rxq->rx_tail]);
2294
2295         while ((desc < rxq->nb_rx_desc) &&
2296                 (rxdp->wb.upper.status_error & IXGBE_RXDADV_STAT_DD)) {
2297                 desc += IXGBE_RXQ_SCAN_INTERVAL;
2298                 rxdp += IXGBE_RXQ_SCAN_INTERVAL;
2299                 if (rxq->rx_tail + desc >= rxq->nb_rx_desc)
2300                         rxdp = &(rxq->rx_ring[rxq->rx_tail +
2301                                 desc - rxq->nb_rx_desc]);
2302         }
2303
2304         return desc;
2305 }
2306
2307 int
2308 ixgbe_dev_rx_descriptor_done(void *rx_queue, uint16_t offset)
2309 {
2310         volatile union ixgbe_adv_rx_desc *rxdp;
2311         struct igb_rx_queue *rxq = rx_queue;
2312         uint32_t desc;
2313
2314         if (unlikely(offset >= rxq->nb_rx_desc))
2315                 return 0;
2316         desc = rxq->rx_tail + offset;
2317         if (desc >= rxq->nb_rx_desc)
2318                 desc -= rxq->nb_rx_desc;
2319
2320         rxdp = &rxq->rx_ring[desc];
2321         return !!(rxdp->wb.upper.status_error & IXGBE_RXDADV_STAT_DD);
2322 }
2323
2324 void
2325 ixgbe_dev_clear_queues(struct rte_eth_dev *dev)
2326 {
2327         unsigned i;
2328
2329         PMD_INIT_FUNC_TRACE();
2330
2331         for (i = 0; i < dev->data->nb_tx_queues; i++) {
2332                 struct igb_tx_queue *txq = dev->data->tx_queues[i];
2333                 if (txq != NULL) {
2334                         txq->ops->release_mbufs(txq);
2335                         txq->ops->reset(txq);
2336                 }
2337         }
2338
2339         for (i = 0; i < dev->data->nb_rx_queues; i++) {
2340                 struct igb_rx_queue *rxq = dev->data->rx_queues[i];
2341                 if (rxq != NULL) {
2342                         ixgbe_rx_queue_release_mbufs(rxq);
2343                         ixgbe_reset_rx_queue(rxq);
2344                 }
2345         }
2346 }
2347
2348 /*********************************************************************
2349  *
2350  *  Device RX/TX init functions
2351  *
2352  **********************************************************************/
2353
2354 /**
2355  * Receive Side Scaling (RSS)
2356  * See section 7.1.2.8 in the following document:
2357  *     "Intel 82599 10 GbE Controller Datasheet" - Revision 2.1 October 2009
2358  *
2359  * Principles:
2360  * The source and destination IP addresses of the IP header and the source
2361  * and destination ports of TCP/UDP headers, if any, of received packets are
2362  * hashed against a configurable random key to compute a 32-bit RSS hash result.
2363  * The seven (7) LSBs of the 32-bit hash result are used as an index into a
2364  * 128-entry redirection table (RETA).  Each entry of the RETA provides a 3-bit
2365  * RSS output index which is used as the RX queue index where to store the
2366  * received packets.
2367  * The following output is supplied in the RX write-back descriptor:
2368  *     - 32-bit result of the Microsoft RSS hash function,
2369  *     - 4-bit RSS type field.
2370  */
2371
2372 /*
2373  * RSS random key supplied in section 7.1.2.8.3 of the Intel 82599 datasheet.
2374  * Used as the default key.
2375  */
2376 static uint8_t rss_intel_key[40] = {
2377         0x6D, 0x5A, 0x56, 0xDA, 0x25, 0x5B, 0x0E, 0xC2,
2378         0x41, 0x67, 0x25, 0x3D, 0x43, 0xA3, 0x8F, 0xB0,
2379         0xD0, 0xCA, 0x2B, 0xCB, 0xAE, 0x7B, 0x30, 0xB4,
2380         0x77, 0xCB, 0x2D, 0xA3, 0x80, 0x30, 0xF2, 0x0C,
2381         0x6A, 0x42, 0xB7, 0x3B, 0xBE, 0xAC, 0x01, 0xFA,
2382 };
2383
2384 static void
2385 ixgbe_rss_disable(struct rte_eth_dev *dev)
2386 {
2387         struct ixgbe_hw *hw;
2388         uint32_t mrqc;
2389
2390         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2391         mrqc = IXGBE_READ_REG(hw, IXGBE_MRQC);
2392         mrqc &= ~IXGBE_MRQC_RSSEN;
2393         IXGBE_WRITE_REG(hw, IXGBE_MRQC, mrqc);
2394 }
2395
2396 static void
2397 ixgbe_hw_rss_hash_set(struct ixgbe_hw *hw, struct rte_eth_rss_conf *rss_conf)
2398 {
2399         uint8_t  *hash_key;
2400         uint32_t mrqc;
2401         uint32_t rss_key;
2402         uint64_t rss_hf;
2403         uint16_t i;
2404
2405         hash_key = rss_conf->rss_key;
2406         if (hash_key != NULL) {
2407                 /* Fill in RSS hash key */
2408                 for (i = 0; i < 10; i++) {
2409                         rss_key  = hash_key[(i * 4)];
2410                         rss_key |= hash_key[(i * 4) + 1] << 8;
2411                         rss_key |= hash_key[(i * 4) + 2] << 16;
2412                         rss_key |= hash_key[(i * 4) + 3] << 24;
2413                         IXGBE_WRITE_REG_ARRAY(hw, IXGBE_RSSRK(0), i, rss_key);
2414                 }
2415         }
2416
2417         /* Set configured hashing protocols in MRQC register */
2418         rss_hf = rss_conf->rss_hf;
2419         mrqc = IXGBE_MRQC_RSSEN; /* Enable RSS */
2420         if (rss_hf & ETH_RSS_IPV4)
2421                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV4;
2422         if (rss_hf & ETH_RSS_IPV4_TCP)
2423                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV4_TCP;
2424         if (rss_hf & ETH_RSS_IPV6)
2425                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV6;
2426         if (rss_hf & ETH_RSS_IPV6_EX)
2427                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV6_EX;
2428         if (rss_hf & ETH_RSS_IPV6_TCP)
2429                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV6_TCP;
2430         if (rss_hf & ETH_RSS_IPV6_TCP_EX)
2431                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV6_EX_TCP;
2432         if (rss_hf & ETH_RSS_IPV4_UDP)
2433                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV4_UDP;
2434         if (rss_hf & ETH_RSS_IPV6_UDP)
2435                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV6_UDP;
2436         if (rss_hf & ETH_RSS_IPV6_UDP_EX)
2437                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV6_EX_UDP;
2438         IXGBE_WRITE_REG(hw, IXGBE_MRQC, mrqc);
2439 }
2440
2441 int
2442 ixgbe_dev_rss_hash_update(struct rte_eth_dev *dev,
2443                           struct rte_eth_rss_conf *rss_conf)
2444 {
2445         struct ixgbe_hw *hw;
2446         uint32_t mrqc;
2447         uint64_t rss_hf;
2448
2449         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2450
2451         /*
2452          * Excerpt from section 7.1.2.8 Receive-Side Scaling (RSS):
2453          *     "RSS enabling cannot be done dynamically while it must be
2454          *      preceded by a software reset"
2455          * Before changing anything, first check that the update RSS operation
2456          * does not attempt to disable RSS, if RSS was enabled at
2457          * initialization time, or does not attempt to enable RSS, if RSS was
2458          * disabled at initialization time.
2459          */
2460         rss_hf = rss_conf->rss_hf & IXGBE_RSS_OFFLOAD_ALL;
2461         mrqc = IXGBE_READ_REG(hw, IXGBE_MRQC);
2462         if (!(mrqc & IXGBE_MRQC_RSSEN)) { /* RSS disabled */
2463                 if (rss_hf != 0) /* Enable RSS */
2464                         return -(EINVAL);
2465                 return 0; /* Nothing to do */
2466         }
2467         /* RSS enabled */
2468         if (rss_hf == 0) /* Disable RSS */
2469                 return -(EINVAL);
2470         ixgbe_hw_rss_hash_set(hw, rss_conf);
2471         return 0;
2472 }
2473
2474 int
2475 ixgbe_dev_rss_hash_conf_get(struct rte_eth_dev *dev,
2476                             struct rte_eth_rss_conf *rss_conf)
2477 {
2478         struct ixgbe_hw *hw;
2479         uint8_t *hash_key;
2480         uint32_t mrqc;
2481         uint32_t rss_key;
2482         uint64_t rss_hf;
2483         uint16_t i;
2484
2485         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2486         hash_key = rss_conf->rss_key;
2487         if (hash_key != NULL) {
2488                 /* Return RSS hash key */
2489                 for (i = 0; i < 10; i++) {
2490                         rss_key = IXGBE_READ_REG_ARRAY(hw, IXGBE_RSSRK(0), i);
2491                         hash_key[(i * 4)] = rss_key & 0x000000FF;
2492                         hash_key[(i * 4) + 1] = (rss_key >> 8) & 0x000000FF;
2493                         hash_key[(i * 4) + 2] = (rss_key >> 16) & 0x000000FF;
2494                         hash_key[(i * 4) + 3] = (rss_key >> 24) & 0x000000FF;
2495                 }
2496         }
2497
2498         /* Get RSS functions configured in MRQC register */
2499         mrqc = IXGBE_READ_REG(hw, IXGBE_MRQC);
2500         if ((mrqc & IXGBE_MRQC_RSSEN) == 0) { /* RSS is disabled */
2501                 rss_conf->rss_hf = 0;
2502                 return 0;
2503         }
2504         rss_hf = 0;
2505         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV4)
2506                 rss_hf |= ETH_RSS_IPV4;
2507         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV4_TCP)
2508                 rss_hf |= ETH_RSS_IPV4_TCP;
2509         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV6)
2510                 rss_hf |= ETH_RSS_IPV6;
2511         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV6_EX)
2512                 rss_hf |= ETH_RSS_IPV6_EX;
2513         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV6_TCP)
2514                 rss_hf |= ETH_RSS_IPV6_TCP;
2515         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV6_EX_TCP)
2516                 rss_hf |= ETH_RSS_IPV6_TCP_EX;
2517         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV4_UDP)
2518                 rss_hf |= ETH_RSS_IPV4_UDP;
2519         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV6_UDP)
2520                 rss_hf |= ETH_RSS_IPV6_UDP;
2521         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV6_EX_UDP)
2522                 rss_hf |= ETH_RSS_IPV6_UDP_EX;
2523         rss_conf->rss_hf = rss_hf;
2524         return 0;
2525 }
2526
2527 static void
2528 ixgbe_rss_configure(struct rte_eth_dev *dev)
2529 {
2530         struct rte_eth_rss_conf rss_conf;
2531         struct ixgbe_hw *hw;
2532         uint32_t reta;
2533         uint16_t i;
2534         uint16_t j;
2535
2536         PMD_INIT_FUNC_TRACE();
2537         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2538
2539         /*
2540          * Fill in redirection table
2541          * The byte-swap is needed because NIC registers are in
2542          * little-endian order.
2543          */
2544         reta = 0;
2545         for (i = 0, j = 0; i < 128; i++, j++) {
2546                 if (j == dev->data->nb_rx_queues)
2547                         j = 0;
2548                 reta = (reta << 8) | j;
2549                 if ((i & 3) == 3)
2550                         IXGBE_WRITE_REG(hw, IXGBE_RETA(i >> 2),
2551                                         rte_bswap32(reta));
2552         }
2553
2554         /*
2555          * Configure the RSS key and the RSS protocols used to compute
2556          * the RSS hash of input packets.
2557          */
2558         rss_conf = dev->data->dev_conf.rx_adv_conf.rss_conf;
2559         if ((rss_conf.rss_hf & IXGBE_RSS_OFFLOAD_ALL) == 0) {
2560                 ixgbe_rss_disable(dev);
2561                 return;
2562         }
2563         if (rss_conf.rss_key == NULL)
2564                 rss_conf.rss_key = rss_intel_key; /* Default hash key */
2565         ixgbe_hw_rss_hash_set(hw, &rss_conf);
2566 }
2567
2568 #define NUM_VFTA_REGISTERS 128
2569 #define NIC_RX_BUFFER_SIZE 0x200
2570
2571 static void
2572 ixgbe_vmdq_dcb_configure(struct rte_eth_dev *dev)
2573 {
2574         struct rte_eth_vmdq_dcb_conf *cfg;
2575         struct ixgbe_hw *hw;
2576         enum rte_eth_nb_pools num_pools;
2577         uint32_t mrqc, vt_ctl, queue_mapping, vlanctrl;
2578         uint16_t pbsize;
2579         uint8_t nb_tcs; /* number of traffic classes */
2580         int i;
2581
2582         PMD_INIT_FUNC_TRACE();
2583         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2584         cfg = &dev->data->dev_conf.rx_adv_conf.vmdq_dcb_conf;
2585         num_pools = cfg->nb_queue_pools;
2586         /* Check we have a valid number of pools */
2587         if (num_pools != ETH_16_POOLS && num_pools != ETH_32_POOLS) {
2588                 ixgbe_rss_disable(dev);
2589                 return;
2590         }
2591         /* 16 pools -> 8 traffic classes, 32 pools -> 4 traffic classes */
2592         nb_tcs = (uint8_t)(ETH_VMDQ_DCB_NUM_QUEUES / (int)num_pools);
2593
2594         /*
2595          * RXPBSIZE
2596          * split rx buffer up into sections, each for 1 traffic class
2597          */
2598         pbsize = (uint16_t)(NIC_RX_BUFFER_SIZE / nb_tcs);
2599         for (i = 0 ; i < nb_tcs; i++) {
2600                 uint32_t rxpbsize = IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(i));
2601                 rxpbsize &= (~(0x3FF << IXGBE_RXPBSIZE_SHIFT));
2602                 /* clear 10 bits. */
2603                 rxpbsize |= (pbsize << IXGBE_RXPBSIZE_SHIFT); /* set value */
2604                 IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpbsize);
2605         }
2606         /* zero alloc all unused TCs */
2607         for (i = nb_tcs; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
2608                 uint32_t rxpbsize = IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(i));
2609                 rxpbsize &= (~( 0x3FF << IXGBE_RXPBSIZE_SHIFT ));
2610                 /* clear 10 bits. */
2611                 IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpbsize);
2612         }
2613
2614         /* MRQC: enable vmdq and dcb */
2615         mrqc = ((num_pools == ETH_16_POOLS) ? \
2616                 IXGBE_MRQC_VMDQRT8TCEN : IXGBE_MRQC_VMDQRT4TCEN );
2617         IXGBE_WRITE_REG(hw, IXGBE_MRQC, mrqc);
2618
2619         /* PFVTCTL: turn on virtualisation and set the default pool */
2620         vt_ctl = IXGBE_VT_CTL_VT_ENABLE | IXGBE_VT_CTL_REPLEN;
2621         if (cfg->enable_default_pool) {
2622                 vt_ctl |= (cfg->default_pool << IXGBE_VT_CTL_POOL_SHIFT);
2623         } else {
2624                 vt_ctl |= IXGBE_VT_CTL_DIS_DEFPL;
2625         }
2626
2627         IXGBE_WRITE_REG(hw, IXGBE_VT_CTL, vt_ctl);
2628
2629         /* RTRUP2TC: mapping user priorities to traffic classes (TCs) */
2630         queue_mapping = 0;
2631         for (i = 0; i < ETH_DCB_NUM_USER_PRIORITIES; i++)
2632                 /*
2633                  * mapping is done with 3 bits per priority,
2634                  * so shift by i*3 each time
2635                  */
2636                 queue_mapping |= ((cfg->dcb_queue[i] & 0x07) << (i * 3));
2637
2638         IXGBE_WRITE_REG(hw, IXGBE_RTRUP2TC, queue_mapping);
2639
2640         /* RTRPCS: DCB related */
2641         IXGBE_WRITE_REG(hw, IXGBE_RTRPCS, IXGBE_RMCS_RRM);
2642
2643         /* VLNCTRL: enable vlan filtering and allow all vlan tags through */
2644         vlanctrl = IXGBE_READ_REG(hw, IXGBE_VLNCTRL);
2645         vlanctrl |= IXGBE_VLNCTRL_VFE ; /* enable vlan filters */
2646         IXGBE_WRITE_REG(hw, IXGBE_VLNCTRL, vlanctrl);
2647
2648         /* VFTA - enable all vlan filters */
2649         for (i = 0; i < NUM_VFTA_REGISTERS; i++) {
2650                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(i), 0xFFFFFFFF);
2651         }
2652
2653         /* VFRE: pool enabling for receive - 16 or 32 */
2654         IXGBE_WRITE_REG(hw, IXGBE_VFRE(0), \
2655                         num_pools == ETH_16_POOLS ? 0xFFFF : 0xFFFFFFFF);
2656
2657         /*
2658          * MPSAR - allow pools to read specific mac addresses
2659          * In this case, all pools should be able to read from mac addr 0
2660          */
2661         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(0), 0xFFFFFFFF);
2662         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(0), 0xFFFFFFFF);
2663
2664         /* PFVLVF, PFVLVFB: set up filters for vlan tags as configured */
2665         for (i = 0; i < cfg->nb_pool_maps; i++) {
2666                 /* set vlan id in VF register and set the valid bit */
2667                 IXGBE_WRITE_REG(hw, IXGBE_VLVF(i), (IXGBE_VLVF_VIEN | \
2668                                 (cfg->pool_map[i].vlan_id & 0xFFF)));
2669                 /*
2670                  * Put the allowed pools in VFB reg. As we only have 16 or 32
2671                  * pools, we only need to use the first half of the register
2672                  * i.e. bits 0-31
2673                  */
2674                 IXGBE_WRITE_REG(hw, IXGBE_VLVFB(i*2), cfg->pool_map[i].pools);
2675         }
2676 }
2677
2678 /**
2679  * ixgbe_dcb_config_tx_hw_config - Configure general DCB TX parameters
2680  * @hw: pointer to hardware structure
2681  * @dcb_config: pointer to ixgbe_dcb_config structure
2682  */
2683 static void
2684 ixgbe_dcb_tx_hw_config(struct ixgbe_hw *hw,
2685                struct ixgbe_dcb_config *dcb_config)
2686 {
2687         uint32_t reg;
2688         uint32_t q;
2689
2690         PMD_INIT_FUNC_TRACE();
2691         if (hw->mac.type != ixgbe_mac_82598EB) {
2692                 /* Disable the Tx desc arbiter so that MTQC can be changed */
2693                 reg = IXGBE_READ_REG(hw, IXGBE_RTTDCS);
2694                 reg |= IXGBE_RTTDCS_ARBDIS;
2695                 IXGBE_WRITE_REG(hw, IXGBE_RTTDCS, reg);
2696
2697                 /* Enable DCB for Tx with 8 TCs */
2698                 if (dcb_config->num_tcs.pg_tcs == 8) {
2699                         reg = IXGBE_MTQC_RT_ENA | IXGBE_MTQC_8TC_8TQ;
2700                 }
2701                 else {
2702                         reg = IXGBE_MTQC_RT_ENA | IXGBE_MTQC_4TC_4TQ;
2703                 }
2704                 if (dcb_config->vt_mode)
2705                     reg |= IXGBE_MTQC_VT_ENA;
2706                 IXGBE_WRITE_REG(hw, IXGBE_MTQC, reg);
2707
2708                 /* Disable drop for all queues */
2709                 for (q = 0; q < 128; q++)
2710                         IXGBE_WRITE_REG(hw, IXGBE_QDE,
2711                      (IXGBE_QDE_WRITE | (q << IXGBE_QDE_IDX_SHIFT)));
2712
2713                 /* Enable the Tx desc arbiter */
2714                 reg = IXGBE_READ_REG(hw, IXGBE_RTTDCS);
2715                 reg &= ~IXGBE_RTTDCS_ARBDIS;
2716                 IXGBE_WRITE_REG(hw, IXGBE_RTTDCS, reg);
2717
2718                 /* Enable Security TX Buffer IFG for DCB */
2719                 reg = IXGBE_READ_REG(hw, IXGBE_SECTXMINIFG);
2720                 reg |= IXGBE_SECTX_DCB;
2721                 IXGBE_WRITE_REG(hw, IXGBE_SECTXMINIFG, reg);
2722         }
2723         return;
2724 }
2725
2726 /**
2727  * ixgbe_vmdq_dcb_hw_tx_config - Configure general VMDQ+DCB TX parameters
2728  * @dev: pointer to rte_eth_dev structure
2729  * @dcb_config: pointer to ixgbe_dcb_config structure
2730  */
2731 static void
2732 ixgbe_vmdq_dcb_hw_tx_config(struct rte_eth_dev *dev,
2733                         struct ixgbe_dcb_config *dcb_config)
2734 {
2735         struct rte_eth_vmdq_dcb_tx_conf *vmdq_tx_conf =
2736                         &dev->data->dev_conf.tx_adv_conf.vmdq_dcb_tx_conf;
2737         struct ixgbe_hw *hw =
2738                         IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2739
2740         PMD_INIT_FUNC_TRACE();
2741         if (hw->mac.type != ixgbe_mac_82598EB)
2742                 /*PF VF Transmit Enable*/
2743                 IXGBE_WRITE_REG(hw, IXGBE_VFTE(0),
2744                         vmdq_tx_conf->nb_queue_pools == ETH_16_POOLS ? 0xFFFF : 0xFFFFFFFF);
2745
2746         /*Configure general DCB TX parameters*/
2747         ixgbe_dcb_tx_hw_config(hw,dcb_config);
2748         return;
2749 }
2750
2751 static void
2752 ixgbe_vmdq_dcb_rx_config(struct rte_eth_dev *dev,
2753                         struct ixgbe_dcb_config *dcb_config)
2754 {
2755         struct rte_eth_vmdq_dcb_conf *vmdq_rx_conf =
2756                         &dev->data->dev_conf.rx_adv_conf.vmdq_dcb_conf;
2757         struct ixgbe_dcb_tc_config *tc;
2758         uint8_t i,j;
2759
2760         /* convert rte_eth_conf.rx_adv_conf to struct ixgbe_dcb_config */
2761         if (vmdq_rx_conf->nb_queue_pools == ETH_16_POOLS ) {
2762                 dcb_config->num_tcs.pg_tcs = ETH_8_TCS;
2763                 dcb_config->num_tcs.pfc_tcs = ETH_8_TCS;
2764         }
2765         else {
2766                 dcb_config->num_tcs.pg_tcs = ETH_4_TCS;
2767                 dcb_config->num_tcs.pfc_tcs = ETH_4_TCS;
2768         }
2769         /* User Priority to Traffic Class mapping */
2770         for (i = 0; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
2771                 j = vmdq_rx_conf->dcb_queue[i];
2772                 tc = &dcb_config->tc_config[j];
2773                 tc->path[IXGBE_DCB_RX_CONFIG].up_to_tc_bitmap =
2774                                                 (uint8_t)(1 << j);
2775         }
2776 }
2777
2778 static void
2779 ixgbe_dcb_vt_tx_config(struct rte_eth_dev *dev,
2780                         struct ixgbe_dcb_config *dcb_config)
2781 {
2782         struct rte_eth_vmdq_dcb_tx_conf *vmdq_tx_conf =
2783                         &dev->data->dev_conf.tx_adv_conf.vmdq_dcb_tx_conf;
2784         struct ixgbe_dcb_tc_config *tc;
2785         uint8_t i,j;
2786
2787         /* convert rte_eth_conf.rx_adv_conf to struct ixgbe_dcb_config */
2788         if (vmdq_tx_conf->nb_queue_pools == ETH_16_POOLS ) {
2789                 dcb_config->num_tcs.pg_tcs = ETH_8_TCS;
2790                 dcb_config->num_tcs.pfc_tcs = ETH_8_TCS;
2791         }
2792         else {
2793                 dcb_config->num_tcs.pg_tcs = ETH_4_TCS;
2794                 dcb_config->num_tcs.pfc_tcs = ETH_4_TCS;
2795         }
2796
2797         /* User Priority to Traffic Class mapping */
2798         for (i = 0; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
2799                 j = vmdq_tx_conf->dcb_queue[i];
2800                 tc = &dcb_config->tc_config[j];
2801                 tc->path[IXGBE_DCB_TX_CONFIG].up_to_tc_bitmap =
2802                                                 (uint8_t)(1 << j);
2803         }
2804         return;
2805 }
2806
2807 static void
2808 ixgbe_dcb_rx_config(struct rte_eth_dev *dev,
2809                 struct ixgbe_dcb_config *dcb_config)
2810 {
2811         struct rte_eth_dcb_rx_conf *rx_conf =
2812                         &dev->data->dev_conf.rx_adv_conf.dcb_rx_conf;
2813         struct ixgbe_dcb_tc_config *tc;
2814         uint8_t i,j;
2815
2816         dcb_config->num_tcs.pg_tcs = (uint8_t)rx_conf->nb_tcs;
2817         dcb_config->num_tcs.pfc_tcs = (uint8_t)rx_conf->nb_tcs;
2818
2819         /* User Priority to Traffic Class mapping */
2820         for (i = 0; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
2821                 j = rx_conf->dcb_queue[i];
2822                 tc = &dcb_config->tc_config[j];
2823                 tc->path[IXGBE_DCB_RX_CONFIG].up_to_tc_bitmap =
2824                                                 (uint8_t)(1 << j);
2825         }
2826 }
2827
2828 static void
2829 ixgbe_dcb_tx_config(struct rte_eth_dev *dev,
2830                 struct ixgbe_dcb_config *dcb_config)
2831 {
2832         struct rte_eth_dcb_tx_conf *tx_conf =
2833                         &dev->data->dev_conf.tx_adv_conf.dcb_tx_conf;
2834         struct ixgbe_dcb_tc_config *tc;
2835         uint8_t i,j;
2836
2837         dcb_config->num_tcs.pg_tcs = (uint8_t)tx_conf->nb_tcs;
2838         dcb_config->num_tcs.pfc_tcs = (uint8_t)tx_conf->nb_tcs;
2839
2840         /* User Priority to Traffic Class mapping */
2841         for (i = 0; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
2842                 j = tx_conf->dcb_queue[i];
2843                 tc = &dcb_config->tc_config[j];
2844                 tc->path[IXGBE_DCB_TX_CONFIG].up_to_tc_bitmap =
2845                                                 (uint8_t)(1 << j);
2846         }
2847 }
2848
2849 /**
2850  * ixgbe_dcb_rx_hw_config - Configure general DCB RX HW parameters
2851  * @hw: pointer to hardware structure
2852  * @dcb_config: pointer to ixgbe_dcb_config structure
2853  */
2854 static void
2855 ixgbe_dcb_rx_hw_config(struct ixgbe_hw *hw,
2856                struct ixgbe_dcb_config *dcb_config)
2857 {
2858         uint32_t reg;
2859         uint32_t vlanctrl;
2860         uint8_t i;
2861
2862         PMD_INIT_FUNC_TRACE();
2863         /*
2864          * Disable the arbiter before changing parameters
2865          * (always enable recycle mode; WSP)
2866          */
2867         reg = IXGBE_RTRPCS_RRM | IXGBE_RTRPCS_RAC | IXGBE_RTRPCS_ARBDIS;
2868         IXGBE_WRITE_REG(hw, IXGBE_RTRPCS, reg);
2869
2870         if (hw->mac.type != ixgbe_mac_82598EB) {
2871                 reg = IXGBE_READ_REG(hw, IXGBE_MRQC);
2872                 if (dcb_config->num_tcs.pg_tcs == 4) {
2873                         if (dcb_config->vt_mode)
2874                                 reg = (reg & ~IXGBE_MRQC_MRQE_MASK) |
2875                                         IXGBE_MRQC_VMDQRT4TCEN;
2876                         else {
2877                                 IXGBE_WRITE_REG(hw, IXGBE_VT_CTL, 0);
2878                                 reg = (reg & ~IXGBE_MRQC_MRQE_MASK) |
2879                                         IXGBE_MRQC_RT4TCEN;
2880                         }
2881                 }
2882                 if (dcb_config->num_tcs.pg_tcs == 8) {
2883                         if (dcb_config->vt_mode)
2884                                 reg = (reg & ~IXGBE_MRQC_MRQE_MASK) |
2885                                         IXGBE_MRQC_VMDQRT8TCEN;
2886                         else {
2887                                 IXGBE_WRITE_REG(hw, IXGBE_VT_CTL, 0);
2888                                 reg = (reg & ~IXGBE_MRQC_MRQE_MASK) |
2889                                         IXGBE_MRQC_RT8TCEN;
2890                         }
2891                 }
2892
2893                 IXGBE_WRITE_REG(hw, IXGBE_MRQC, reg);
2894         }
2895
2896         /* VLNCTRL: enable vlan filtering and allow all vlan tags through */
2897         vlanctrl = IXGBE_READ_REG(hw, IXGBE_VLNCTRL);
2898         vlanctrl |= IXGBE_VLNCTRL_VFE ; /* enable vlan filters */
2899         IXGBE_WRITE_REG(hw, IXGBE_VLNCTRL, vlanctrl);
2900
2901         /* VFTA - enable all vlan filters */
2902         for (i = 0; i < NUM_VFTA_REGISTERS; i++) {
2903                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(i), 0xFFFFFFFF);
2904         }
2905
2906         /*
2907          * Configure Rx packet plane (recycle mode; WSP) and
2908          * enable arbiter
2909          */
2910         reg = IXGBE_RTRPCS_RRM | IXGBE_RTRPCS_RAC;
2911         IXGBE_WRITE_REG(hw, IXGBE_RTRPCS, reg);
2912
2913         return;
2914 }
2915
2916 static void
2917 ixgbe_dcb_hw_arbite_rx_config(struct ixgbe_hw *hw, uint16_t *refill,
2918                         uint16_t *max,uint8_t *bwg_id, uint8_t *tsa, uint8_t *map)
2919 {
2920         switch (hw->mac.type) {
2921         case ixgbe_mac_82598EB:
2922                 ixgbe_dcb_config_rx_arbiter_82598(hw, refill, max, tsa);
2923                 break;
2924         case ixgbe_mac_82599EB:
2925         case ixgbe_mac_X540:
2926         case ixgbe_mac_X550:
2927         case ixgbe_mac_X550EM_x:
2928                 ixgbe_dcb_config_rx_arbiter_82599(hw, refill, max, bwg_id,
2929                                                   tsa, map);
2930                 break;
2931         default:
2932                 break;
2933         }
2934 }
2935
2936 static void
2937 ixgbe_dcb_hw_arbite_tx_config(struct ixgbe_hw *hw, uint16_t *refill, uint16_t *max,
2938                             uint8_t *bwg_id, uint8_t *tsa, uint8_t *map)
2939 {
2940         switch (hw->mac.type) {
2941         case ixgbe_mac_82598EB:
2942                 ixgbe_dcb_config_tx_desc_arbiter_82598(hw, refill, max, bwg_id,tsa);
2943                 ixgbe_dcb_config_tx_data_arbiter_82598(hw, refill, max, bwg_id,tsa);
2944                 break;
2945         case ixgbe_mac_82599EB:
2946         case ixgbe_mac_X540:
2947         case ixgbe_mac_X550:
2948         case ixgbe_mac_X550EM_x:
2949                 ixgbe_dcb_config_tx_desc_arbiter_82599(hw, refill, max, bwg_id,tsa);
2950                 ixgbe_dcb_config_tx_data_arbiter_82599(hw, refill, max, bwg_id,tsa, map);
2951                 break;
2952         default:
2953                 break;
2954         }
2955 }
2956
2957 #define DCB_RX_CONFIG  1
2958 #define DCB_TX_CONFIG  1
2959 #define DCB_TX_PB      1024
2960 /**
2961  * ixgbe_dcb_hw_configure - Enable DCB and configure
2962  * general DCB in VT mode and non-VT mode parameters
2963  * @dev: pointer to rte_eth_dev structure
2964  * @dcb_config: pointer to ixgbe_dcb_config structure
2965  */
2966 static int
2967 ixgbe_dcb_hw_configure(struct rte_eth_dev *dev,
2968                         struct ixgbe_dcb_config *dcb_config)
2969 {
2970         int     ret = 0;
2971         uint8_t i,pfc_en,nb_tcs;
2972         uint16_t pbsize;
2973         uint8_t config_dcb_rx = 0;
2974         uint8_t config_dcb_tx = 0;
2975         uint8_t tsa[IXGBE_DCB_MAX_TRAFFIC_CLASS] = {0};
2976         uint8_t bwgid[IXGBE_DCB_MAX_TRAFFIC_CLASS] = {0};
2977         uint16_t refill[IXGBE_DCB_MAX_TRAFFIC_CLASS] = {0};
2978         uint16_t max[IXGBE_DCB_MAX_TRAFFIC_CLASS] = {0};
2979         uint8_t map[IXGBE_DCB_MAX_TRAFFIC_CLASS] = {0};
2980         struct ixgbe_dcb_tc_config *tc;
2981         uint32_t max_frame = dev->data->mtu + ETHER_HDR_LEN + ETHER_CRC_LEN;
2982         struct ixgbe_hw *hw =
2983                         IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2984
2985         switch(dev->data->dev_conf.rxmode.mq_mode){
2986         case ETH_MQ_RX_VMDQ_DCB:
2987                 dcb_config->vt_mode = true;
2988                 if (hw->mac.type != ixgbe_mac_82598EB) {
2989                         config_dcb_rx = DCB_RX_CONFIG;
2990                         /*
2991                          *get dcb and VT rx configuration parameters
2992                          *from rte_eth_conf
2993                          */
2994                         ixgbe_vmdq_dcb_rx_config(dev,dcb_config);
2995                         /*Configure general VMDQ and DCB RX parameters*/
2996                         ixgbe_vmdq_dcb_configure(dev);
2997                 }
2998                 break;
2999         case ETH_MQ_RX_DCB:
3000                 dcb_config->vt_mode = false;
3001                 config_dcb_rx = DCB_RX_CONFIG;
3002                 /* Get dcb TX configuration parameters from rte_eth_conf */
3003                 ixgbe_dcb_rx_config(dev,dcb_config);
3004                 /*Configure general DCB RX parameters*/
3005                 ixgbe_dcb_rx_hw_config(hw, dcb_config);
3006                 break;
3007         default:
3008                 PMD_INIT_LOG(ERR, "Incorrect DCB RX mode configuration");
3009                 break;
3010         }
3011         switch (dev->data->dev_conf.txmode.mq_mode) {
3012         case ETH_MQ_TX_VMDQ_DCB:
3013                 dcb_config->vt_mode = true;
3014                 config_dcb_tx = DCB_TX_CONFIG;
3015                 /* get DCB and VT TX configuration parameters from rte_eth_conf */
3016                 ixgbe_dcb_vt_tx_config(dev,dcb_config);
3017                 /*Configure general VMDQ and DCB TX parameters*/
3018                 ixgbe_vmdq_dcb_hw_tx_config(dev,dcb_config);
3019                 break;
3020
3021         case ETH_MQ_TX_DCB:
3022                 dcb_config->vt_mode = false;
3023                 config_dcb_tx = DCB_TX_CONFIG;
3024                 /*get DCB TX configuration parameters from rte_eth_conf*/
3025                 ixgbe_dcb_tx_config(dev,dcb_config);
3026                 /*Configure general DCB TX parameters*/
3027                 ixgbe_dcb_tx_hw_config(hw, dcb_config);
3028                 break;
3029         default:
3030                 PMD_INIT_LOG(ERR, "Incorrect DCB TX mode configuration");
3031                 break;
3032         }
3033
3034         nb_tcs = dcb_config->num_tcs.pfc_tcs;
3035         /* Unpack map */
3036         ixgbe_dcb_unpack_map_cee(dcb_config, IXGBE_DCB_RX_CONFIG, map);
3037         if(nb_tcs == ETH_4_TCS) {
3038                 /* Avoid un-configured priority mapping to TC0 */
3039                 uint8_t j = 4;
3040                 uint8_t mask = 0xFF;
3041                 for (i = 0; i < ETH_DCB_NUM_USER_PRIORITIES - 4; i++)
3042                         mask = (uint8_t)(mask & (~ (1 << map[i])));
3043                 for (i = 0; mask && (i < IXGBE_DCB_MAX_TRAFFIC_CLASS); i++) {
3044                         if ((mask & 0x1) && (j < ETH_DCB_NUM_USER_PRIORITIES))
3045                                 map[j++] = i;
3046                         mask >>= 1;
3047                 }
3048                 /* Re-configure 4 TCs BW */
3049                 for (i = 0; i < nb_tcs; i++) {
3050                         tc = &dcb_config->tc_config[i];
3051                         tc->path[IXGBE_DCB_TX_CONFIG].bwg_percent =
3052                                                 (uint8_t)(100 / nb_tcs);
3053                         tc->path[IXGBE_DCB_RX_CONFIG].bwg_percent =
3054                                                 (uint8_t)(100 / nb_tcs);
3055                 }
3056                 for (; i < IXGBE_DCB_MAX_TRAFFIC_CLASS; i++) {
3057                         tc = &dcb_config->tc_config[i];
3058                         tc->path[IXGBE_DCB_TX_CONFIG].bwg_percent = 0;
3059                         tc->path[IXGBE_DCB_RX_CONFIG].bwg_percent = 0;
3060                 }
3061         }
3062
3063         if(config_dcb_rx) {
3064                 /* Set RX buffer size */
3065                 pbsize = (uint16_t)(NIC_RX_BUFFER_SIZE / nb_tcs);
3066                 uint32_t rxpbsize = pbsize << IXGBE_RXPBSIZE_SHIFT;
3067                 for (i = 0 ; i < nb_tcs; i++) {
3068                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpbsize);
3069                 }
3070                 /* zero alloc all unused TCs */
3071                 for (; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
3072                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), 0);
3073                 }
3074         }
3075         if(config_dcb_tx) {
3076                 /* Only support an equally distributed Tx packet buffer strategy. */
3077                 uint32_t txpktsize = IXGBE_TXPBSIZE_MAX / nb_tcs;
3078                 uint32_t txpbthresh = (txpktsize / DCB_TX_PB) - IXGBE_TXPKT_SIZE_MAX;
3079                 for (i = 0; i < nb_tcs; i++) {
3080                         IXGBE_WRITE_REG(hw, IXGBE_TXPBSIZE(i), txpktsize);
3081                         IXGBE_WRITE_REG(hw, IXGBE_TXPBTHRESH(i), txpbthresh);
3082                 }
3083                 /* Clear unused TCs, if any, to zero buffer size*/
3084                 for (; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
3085                         IXGBE_WRITE_REG(hw, IXGBE_TXPBSIZE(i), 0);
3086                         IXGBE_WRITE_REG(hw, IXGBE_TXPBTHRESH(i), 0);
3087                 }
3088         }
3089
3090         /*Calculates traffic class credits*/
3091         ixgbe_dcb_calculate_tc_credits_cee(hw, dcb_config,max_frame,
3092                                 IXGBE_DCB_TX_CONFIG);
3093         ixgbe_dcb_calculate_tc_credits_cee(hw, dcb_config,max_frame,
3094                                 IXGBE_DCB_RX_CONFIG);
3095
3096         if(config_dcb_rx) {
3097                 /* Unpack CEE standard containers */
3098                 ixgbe_dcb_unpack_refill_cee(dcb_config, IXGBE_DCB_RX_CONFIG, refill);
3099                 ixgbe_dcb_unpack_max_cee(dcb_config, max);
3100                 ixgbe_dcb_unpack_bwgid_cee(dcb_config, IXGBE_DCB_RX_CONFIG, bwgid);
3101                 ixgbe_dcb_unpack_tsa_cee(dcb_config, IXGBE_DCB_RX_CONFIG, tsa);
3102                 /* Configure PG(ETS) RX */
3103                 ixgbe_dcb_hw_arbite_rx_config(hw,refill,max,bwgid,tsa,map);
3104         }
3105
3106         if(config_dcb_tx) {
3107                 /* Unpack CEE standard containers */
3108                 ixgbe_dcb_unpack_refill_cee(dcb_config, IXGBE_DCB_TX_CONFIG, refill);
3109                 ixgbe_dcb_unpack_max_cee(dcb_config, max);
3110                 ixgbe_dcb_unpack_bwgid_cee(dcb_config, IXGBE_DCB_TX_CONFIG, bwgid);
3111                 ixgbe_dcb_unpack_tsa_cee(dcb_config, IXGBE_DCB_TX_CONFIG, tsa);
3112                 /* Configure PG(ETS) TX */
3113                 ixgbe_dcb_hw_arbite_tx_config(hw,refill,max,bwgid,tsa,map);
3114         }
3115
3116         /*Configure queue statistics registers*/
3117         ixgbe_dcb_config_tc_stats_82599(hw, dcb_config);
3118
3119         /* Check if the PFC is supported */
3120         if(dev->data->dev_conf.dcb_capability_en & ETH_DCB_PFC_SUPPORT) {
3121                 pbsize = (uint16_t) (NIC_RX_BUFFER_SIZE / nb_tcs);
3122                 for (i = 0; i < nb_tcs; i++) {
3123                         /*
3124                         * If the TC count is 8,and the default high_water is 48,
3125                         * the low_water is 16 as default.
3126                         */
3127                         hw->fc.high_water[i] = (pbsize * 3 ) / 4;
3128                         hw->fc.low_water[i] = pbsize / 4;
3129                         /* Enable pfc for this TC */
3130                         tc = &dcb_config->tc_config[i];
3131                         tc->pfc = ixgbe_dcb_pfc_enabled;
3132                 }
3133                 ixgbe_dcb_unpack_pfc_cee(dcb_config, map, &pfc_en);
3134                 if(dcb_config->num_tcs.pfc_tcs == ETH_4_TCS)
3135                         pfc_en &= 0x0F;
3136                 ret = ixgbe_dcb_config_pfc(hw, pfc_en, map);
3137         }
3138
3139         return ret;
3140 }
3141
3142 /**
3143  * ixgbe_configure_dcb - Configure DCB  Hardware
3144  * @dev: pointer to rte_eth_dev
3145  */
3146 void ixgbe_configure_dcb(struct rte_eth_dev *dev)
3147 {
3148         struct ixgbe_dcb_config *dcb_cfg =
3149                         IXGBE_DEV_PRIVATE_TO_DCB_CFG(dev->data->dev_private);
3150         struct rte_eth_conf *dev_conf = &(dev->data->dev_conf);
3151
3152         PMD_INIT_FUNC_TRACE();
3153
3154         /* check support mq_mode for DCB */
3155         if ((dev_conf->rxmode.mq_mode != ETH_MQ_RX_VMDQ_DCB) &&
3156             (dev_conf->rxmode.mq_mode != ETH_MQ_RX_DCB))
3157                 return;
3158
3159         if (dev->data->nb_rx_queues != ETH_DCB_NUM_QUEUES)
3160                 return;
3161
3162         /** Configure DCB hardware **/
3163         ixgbe_dcb_hw_configure(dev,dcb_cfg);
3164
3165         return;
3166 }
3167
3168 /*
3169  * VMDq only support for 10 GbE NIC.
3170  */
3171 static void
3172 ixgbe_vmdq_rx_hw_configure(struct rte_eth_dev *dev)
3173 {
3174         struct rte_eth_vmdq_rx_conf *cfg;
3175         struct ixgbe_hw *hw;
3176         enum rte_eth_nb_pools num_pools;
3177         uint32_t mrqc, vt_ctl, vlanctrl;
3178         uint32_t vmolr = 0;
3179         int i;
3180
3181         PMD_INIT_FUNC_TRACE();
3182         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3183         cfg = &dev->data->dev_conf.rx_adv_conf.vmdq_rx_conf;
3184         num_pools = cfg->nb_queue_pools;
3185
3186         ixgbe_rss_disable(dev);
3187
3188         /* MRQC: enable vmdq */
3189         mrqc = IXGBE_MRQC_VMDQEN;
3190         IXGBE_WRITE_REG(hw, IXGBE_MRQC, mrqc);
3191
3192         /* PFVTCTL: turn on virtualisation and set the default pool */
3193         vt_ctl = IXGBE_VT_CTL_VT_ENABLE | IXGBE_VT_CTL_REPLEN;
3194         if (cfg->enable_default_pool)
3195                 vt_ctl |= (cfg->default_pool << IXGBE_VT_CTL_POOL_SHIFT);
3196         else
3197                 vt_ctl |= IXGBE_VT_CTL_DIS_DEFPL;
3198
3199         IXGBE_WRITE_REG(hw, IXGBE_VT_CTL, vt_ctl);
3200
3201         for (i = 0; i < (int)num_pools; i++) {
3202                 vmolr = ixgbe_convert_vm_rx_mask_to_val(cfg->rx_mode, vmolr);
3203                 IXGBE_WRITE_REG(hw, IXGBE_VMOLR(i), vmolr);
3204         }
3205
3206         /* VLNCTRL: enable vlan filtering and allow all vlan tags through */
3207         vlanctrl = IXGBE_READ_REG(hw, IXGBE_VLNCTRL);
3208         vlanctrl |= IXGBE_VLNCTRL_VFE ; /* enable vlan filters */
3209         IXGBE_WRITE_REG(hw, IXGBE_VLNCTRL, vlanctrl);
3210
3211         /* VFTA - enable all vlan filters */
3212         for (i = 0; i < NUM_VFTA_REGISTERS; i++)
3213                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(i), UINT32_MAX);
3214
3215         /* VFRE: pool enabling for receive - 64 */
3216         IXGBE_WRITE_REG(hw, IXGBE_VFRE(0), UINT32_MAX);
3217         if (num_pools == ETH_64_POOLS)
3218                 IXGBE_WRITE_REG(hw, IXGBE_VFRE(1), UINT32_MAX);
3219
3220         /*
3221          * MPSAR - allow pools to read specific mac addresses
3222          * In this case, all pools should be able to read from mac addr 0
3223          */
3224         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(0), UINT32_MAX);
3225         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(0), UINT32_MAX);
3226
3227         /* PFVLVF, PFVLVFB: set up filters for vlan tags as configured */
3228         for (i = 0; i < cfg->nb_pool_maps; i++) {
3229                 /* set vlan id in VF register and set the valid bit */
3230                 IXGBE_WRITE_REG(hw, IXGBE_VLVF(i), (IXGBE_VLVF_VIEN | \
3231                                 (cfg->pool_map[i].vlan_id & IXGBE_RXD_VLAN_ID_MASK)));
3232                 /*
3233                  * Put the allowed pools in VFB reg. As we only have 16 or 64
3234                  * pools, we only need to use the first half of the register
3235                  * i.e. bits 0-31
3236                  */
3237                 if (((cfg->pool_map[i].pools >> 32) & UINT32_MAX) == 0)
3238                         IXGBE_WRITE_REG(hw, IXGBE_VLVFB(i*2), \
3239                                         (cfg->pool_map[i].pools & UINT32_MAX));
3240                 else
3241                         IXGBE_WRITE_REG(hw, IXGBE_VLVFB((i*2+1)), \
3242                                         ((cfg->pool_map[i].pools >> 32) \
3243                                         & UINT32_MAX));
3244
3245         }
3246
3247         /* PFDMA Tx General Switch Control Enables VMDQ loopback */
3248         if (cfg->enable_loop_back) {
3249                 IXGBE_WRITE_REG(hw, IXGBE_PFDTXGSWC, IXGBE_PFDTXGSWC_VT_LBEN);
3250                 for (i = 0; i < RTE_IXGBE_VMTXSW_REGISTER_COUNT; i++)
3251                         IXGBE_WRITE_REG(hw, IXGBE_VMTXSW(i), UINT32_MAX);
3252         }
3253
3254         IXGBE_WRITE_FLUSH(hw);
3255 }
3256
3257 /*
3258  * ixgbe_dcb_config_tx_hw_config - Configure general VMDq TX parameters
3259  * @hw: pointer to hardware structure
3260  */
3261 static void
3262 ixgbe_vmdq_tx_hw_configure(struct ixgbe_hw *hw)
3263 {
3264         uint32_t reg;
3265         uint32_t q;
3266
3267         PMD_INIT_FUNC_TRACE();
3268         /*PF VF Transmit Enable*/
3269         IXGBE_WRITE_REG(hw, IXGBE_VFTE(0), UINT32_MAX);
3270         IXGBE_WRITE_REG(hw, IXGBE_VFTE(1), UINT32_MAX);
3271
3272         /* Disable the Tx desc arbiter so that MTQC can be changed */
3273         reg = IXGBE_READ_REG(hw, IXGBE_RTTDCS);
3274         reg |= IXGBE_RTTDCS_ARBDIS;
3275         IXGBE_WRITE_REG(hw, IXGBE_RTTDCS, reg);
3276
3277         reg = IXGBE_MTQC_VT_ENA | IXGBE_MTQC_64VF;
3278         IXGBE_WRITE_REG(hw, IXGBE_MTQC, reg);
3279
3280         /* Disable drop for all queues */
3281         for (q = 0; q < IXGBE_MAX_RX_QUEUE_NUM; q++)
3282                 IXGBE_WRITE_REG(hw, IXGBE_QDE,
3283                   (IXGBE_QDE_WRITE | (q << IXGBE_QDE_IDX_SHIFT)));
3284
3285         /* Enable the Tx desc arbiter */
3286         reg = IXGBE_READ_REG(hw, IXGBE_RTTDCS);
3287         reg &= ~IXGBE_RTTDCS_ARBDIS;
3288         IXGBE_WRITE_REG(hw, IXGBE_RTTDCS, reg);
3289
3290         IXGBE_WRITE_FLUSH(hw);
3291
3292         return;
3293 }
3294
3295 static int
3296 ixgbe_alloc_rx_queue_mbufs(struct igb_rx_queue *rxq)
3297 {
3298         struct igb_rx_entry *rxe = rxq->sw_ring;
3299         uint64_t dma_addr;
3300         unsigned i;
3301
3302         /* Initialize software ring entries */
3303         for (i = 0; i < rxq->nb_rx_desc; i++) {
3304                 volatile union ixgbe_adv_rx_desc *rxd;
3305                 struct rte_mbuf *mbuf = rte_rxmbuf_alloc(rxq->mb_pool);
3306                 if (mbuf == NULL) {
3307                         PMD_INIT_LOG(ERR, "RX mbuf alloc failed queue_id=%u",
3308                                      (unsigned) rxq->queue_id);
3309                         return (-ENOMEM);
3310                 }
3311
3312                 rte_mbuf_refcnt_set(mbuf, 1);
3313                 mbuf->next = NULL;
3314                 mbuf->data_off = RTE_PKTMBUF_HEADROOM;
3315                 mbuf->nb_segs = 1;
3316                 mbuf->port = rxq->port_id;
3317
3318                 dma_addr =
3319                         rte_cpu_to_le_64(RTE_MBUF_DATA_DMA_ADDR_DEFAULT(mbuf));
3320                 rxd = &rxq->rx_ring[i];
3321                 rxd->read.hdr_addr = dma_addr;
3322                 rxd->read.pkt_addr = dma_addr;
3323                 rxe[i].mbuf = mbuf;
3324         }
3325
3326         return 0;
3327 }
3328
3329 static int
3330 ixgbe_dev_mq_rx_configure(struct rte_eth_dev *dev)
3331 {
3332         struct ixgbe_hw *hw =
3333                 IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3334
3335         if (hw->mac.type == ixgbe_mac_82598EB)
3336                 return 0;
3337
3338         if (RTE_ETH_DEV_SRIOV(dev).active == 0) {
3339                 /*
3340                  * SRIOV inactive scheme
3341                  * any DCB/RSS w/o VMDq multi-queue setting
3342                  */
3343                 switch (dev->data->dev_conf.rxmode.mq_mode) {
3344                         case ETH_MQ_RX_RSS:
3345                                 ixgbe_rss_configure(dev);
3346                                 break;
3347
3348                         case ETH_MQ_RX_VMDQ_DCB:
3349                                 ixgbe_vmdq_dcb_configure(dev);
3350                                 break;
3351
3352                         case ETH_MQ_RX_VMDQ_ONLY:
3353                                 ixgbe_vmdq_rx_hw_configure(dev);
3354                                 break;
3355
3356                         case ETH_MQ_RX_NONE:
3357                                 /* if mq_mode is none, disable rss mode.*/
3358                         default: ixgbe_rss_disable(dev);
3359                 }
3360         } else {
3361                 switch (RTE_ETH_DEV_SRIOV(dev).active) {
3362                 /*
3363                  * SRIOV active scheme
3364                  * FIXME if support DCB/RSS together with VMDq & SRIOV
3365                  */
3366                 case ETH_64_POOLS:
3367                         IXGBE_WRITE_REG(hw, IXGBE_MRQC, IXGBE_MRQC_VMDQEN);
3368                         break;
3369
3370                 case ETH_32_POOLS:
3371                         IXGBE_WRITE_REG(hw, IXGBE_MRQC, IXGBE_MRQC_VMDQRT4TCEN);
3372                         break;
3373
3374                 case ETH_16_POOLS:
3375                         IXGBE_WRITE_REG(hw, IXGBE_MRQC, IXGBE_MRQC_VMDQRT8TCEN);
3376                         break;
3377                 default:
3378                         PMD_INIT_LOG(ERR, "invalid pool number in IOV mode");
3379                 }
3380         }
3381
3382         return 0;
3383 }
3384
3385 static int
3386 ixgbe_dev_mq_tx_configure(struct rte_eth_dev *dev)
3387 {
3388         struct ixgbe_hw *hw =
3389                 IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3390         uint32_t mtqc;
3391         uint32_t rttdcs;
3392
3393         if (hw->mac.type == ixgbe_mac_82598EB)
3394                 return 0;
3395
3396         /* disable arbiter before setting MTQC */
3397         rttdcs = IXGBE_READ_REG(hw, IXGBE_RTTDCS);
3398         rttdcs |= IXGBE_RTTDCS_ARBDIS;
3399         IXGBE_WRITE_REG(hw, IXGBE_RTTDCS, rttdcs);
3400
3401         if (RTE_ETH_DEV_SRIOV(dev).active == 0) {
3402                 /*
3403                  * SRIOV inactive scheme
3404                  * any DCB w/o VMDq multi-queue setting
3405                  */
3406                 if (dev->data->dev_conf.txmode.mq_mode == ETH_MQ_TX_VMDQ_ONLY)
3407                         ixgbe_vmdq_tx_hw_configure(hw);
3408                 else {
3409                         mtqc = IXGBE_MTQC_64Q_1PB;
3410                         IXGBE_WRITE_REG(hw, IXGBE_MTQC, mtqc);
3411                 }
3412         } else {
3413                 switch (RTE_ETH_DEV_SRIOV(dev).active) {
3414
3415                 /*
3416                  * SRIOV active scheme
3417                  * FIXME if support DCB together with VMDq & SRIOV
3418                  */
3419                 case ETH_64_POOLS:
3420                         mtqc = IXGBE_MTQC_VT_ENA | IXGBE_MTQC_64VF;
3421                         break;
3422                 case ETH_32_POOLS:
3423                         mtqc = IXGBE_MTQC_VT_ENA | IXGBE_MTQC_32VF;
3424                         break;
3425                 case ETH_16_POOLS:
3426                         mtqc = IXGBE_MTQC_VT_ENA | IXGBE_MTQC_RT_ENA |
3427                                 IXGBE_MTQC_8TC_8TQ;
3428                         break;
3429                 default:
3430                         mtqc = IXGBE_MTQC_64Q_1PB;
3431                         PMD_INIT_LOG(ERR, "invalid pool number in IOV mode");
3432                 }
3433                 IXGBE_WRITE_REG(hw, IXGBE_MTQC, mtqc);
3434         }
3435
3436         /* re-enable arbiter */
3437         rttdcs &= ~IXGBE_RTTDCS_ARBDIS;
3438         IXGBE_WRITE_REG(hw, IXGBE_RTTDCS, rttdcs);
3439
3440         return 0;
3441 }
3442
3443 /*
3444  * Initializes Receive Unit.
3445  */
3446 int
3447 ixgbe_dev_rx_init(struct rte_eth_dev *dev)
3448 {
3449         struct ixgbe_hw     *hw;
3450         struct igb_rx_queue *rxq;
3451         struct rte_pktmbuf_pool_private *mbp_priv;
3452         uint64_t bus_addr;
3453         uint32_t rxctrl;
3454         uint32_t fctrl;
3455         uint32_t hlreg0;
3456         uint32_t maxfrs;
3457         uint32_t srrctl;
3458         uint32_t rdrxctl;
3459         uint32_t rxcsum;
3460         uint16_t buf_size;
3461         uint16_t i;
3462
3463         PMD_INIT_FUNC_TRACE();
3464         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3465
3466         /*
3467          * Make sure receives are disabled while setting
3468          * up the RX context (registers, descriptor rings, etc.).
3469          */
3470         rxctrl = IXGBE_READ_REG(hw, IXGBE_RXCTRL);
3471         IXGBE_WRITE_REG(hw, IXGBE_RXCTRL, rxctrl & ~IXGBE_RXCTRL_RXEN);
3472
3473         /* Enable receipt of broadcasted frames */
3474         fctrl = IXGBE_READ_REG(hw, IXGBE_FCTRL);
3475         fctrl |= IXGBE_FCTRL_BAM;
3476         fctrl |= IXGBE_FCTRL_DPF;
3477         fctrl |= IXGBE_FCTRL_PMCF;
3478         IXGBE_WRITE_REG(hw, IXGBE_FCTRL, fctrl);
3479
3480         /*
3481          * Configure CRC stripping, if any.
3482          */
3483         hlreg0 = IXGBE_READ_REG(hw, IXGBE_HLREG0);
3484         if (dev->data->dev_conf.rxmode.hw_strip_crc)
3485                 hlreg0 |= IXGBE_HLREG0_RXCRCSTRP;
3486         else
3487                 hlreg0 &= ~IXGBE_HLREG0_RXCRCSTRP;
3488
3489         /*
3490          * Configure jumbo frame support, if any.
3491          */
3492         if (dev->data->dev_conf.rxmode.jumbo_frame == 1) {
3493                 hlreg0 |= IXGBE_HLREG0_JUMBOEN;
3494                 maxfrs = IXGBE_READ_REG(hw, IXGBE_MAXFRS);
3495                 maxfrs &= 0x0000FFFF;
3496                 maxfrs |= (dev->data->dev_conf.rxmode.max_rx_pkt_len << 16);
3497                 IXGBE_WRITE_REG(hw, IXGBE_MAXFRS, maxfrs);
3498         } else
3499                 hlreg0 &= ~IXGBE_HLREG0_JUMBOEN;
3500
3501         /*
3502          * If loopback mode is configured for 82599, set LPBK bit.
3503          */
3504         if (hw->mac.type == ixgbe_mac_82599EB &&
3505                         dev->data->dev_conf.lpbk_mode == IXGBE_LPBK_82599_TX_RX)
3506                 hlreg0 |= IXGBE_HLREG0_LPBK;
3507         else
3508                 hlreg0 &= ~IXGBE_HLREG0_LPBK;
3509
3510         IXGBE_WRITE_REG(hw, IXGBE_HLREG0, hlreg0);
3511
3512         /* Setup RX queues */
3513         for (i = 0; i < dev->data->nb_rx_queues; i++) {
3514                 rxq = dev->data->rx_queues[i];
3515
3516                 /*
3517                  * Reset crc_len in case it was changed after queue setup by a
3518                  * call to configure.
3519                  */
3520                 rxq->crc_len = (uint8_t)
3521                                 ((dev->data->dev_conf.rxmode.hw_strip_crc) ? 0 :
3522                                 ETHER_CRC_LEN);
3523
3524                 /* Setup the Base and Length of the Rx Descriptor Rings */
3525                 bus_addr = rxq->rx_ring_phys_addr;
3526                 IXGBE_WRITE_REG(hw, IXGBE_RDBAL(rxq->reg_idx),
3527                                 (uint32_t)(bus_addr & 0x00000000ffffffffULL));
3528                 IXGBE_WRITE_REG(hw, IXGBE_RDBAH(rxq->reg_idx),
3529                                 (uint32_t)(bus_addr >> 32));
3530                 IXGBE_WRITE_REG(hw, IXGBE_RDLEN(rxq->reg_idx),
3531                                 rxq->nb_rx_desc * sizeof(union ixgbe_adv_rx_desc));
3532                 IXGBE_WRITE_REG(hw, IXGBE_RDH(rxq->reg_idx), 0);
3533                 IXGBE_WRITE_REG(hw, IXGBE_RDT(rxq->reg_idx), 0);
3534
3535                 /* Configure the SRRCTL register */
3536 #ifdef RTE_HEADER_SPLIT_ENABLE
3537                 /*
3538                  * Configure Header Split
3539                  */
3540                 if (dev->data->dev_conf.rxmode.header_split) {
3541                         if (hw->mac.type == ixgbe_mac_82599EB) {
3542                                 /* Must setup the PSRTYPE register */
3543                                 uint32_t psrtype;
3544                                 psrtype = IXGBE_PSRTYPE_TCPHDR |
3545                                         IXGBE_PSRTYPE_UDPHDR   |
3546                                         IXGBE_PSRTYPE_IPV4HDR  |
3547                                         IXGBE_PSRTYPE_IPV6HDR;
3548                                 IXGBE_WRITE_REG(hw, IXGBE_PSRTYPE(rxq->reg_idx), psrtype);
3549                         }
3550                         srrctl = ((dev->data->dev_conf.rxmode.split_hdr_size <<
3551                                    IXGBE_SRRCTL_BSIZEHDRSIZE_SHIFT) &
3552                                   IXGBE_SRRCTL_BSIZEHDR_MASK);
3553                         srrctl |= E1000_SRRCTL_DESCTYPE_HDR_SPLIT_ALWAYS;
3554                 } else
3555 #endif
3556                         srrctl = IXGBE_SRRCTL_DESCTYPE_ADV_ONEBUF;
3557
3558                 /* Set if packets are dropped when no descriptors available */
3559                 if (rxq->drop_en)
3560                         srrctl |= IXGBE_SRRCTL_DROP_EN;
3561
3562                 /*
3563                  * Configure the RX buffer size in the BSIZEPACKET field of
3564                  * the SRRCTL register of the queue.
3565                  * The value is in 1 KB resolution. Valid values can be from
3566                  * 1 KB to 16 KB.
3567                  */
3568                 mbp_priv = rte_mempool_get_priv(rxq->mb_pool);
3569                 buf_size = (uint16_t) (mbp_priv->mbuf_data_room_size -
3570                                        RTE_PKTMBUF_HEADROOM);
3571                 srrctl |= ((buf_size >> IXGBE_SRRCTL_BSIZEPKT_SHIFT) &
3572                            IXGBE_SRRCTL_BSIZEPKT_MASK);
3573                 IXGBE_WRITE_REG(hw, IXGBE_SRRCTL(rxq->reg_idx), srrctl);
3574
3575                 buf_size = (uint16_t) ((srrctl & IXGBE_SRRCTL_BSIZEPKT_MASK) <<
3576                                        IXGBE_SRRCTL_BSIZEPKT_SHIFT);
3577
3578                 /* It adds dual VLAN length for supporting dual VLAN */
3579                 if ((dev->data->dev_conf.rxmode.max_rx_pkt_len +
3580                                 2 * IXGBE_VLAN_TAG_SIZE) > buf_size){
3581                         if (!dev->data->scattered_rx)
3582                                 PMD_INIT_LOG(DEBUG, "forcing scatter mode");
3583                         dev->data->scattered_rx = 1;
3584 #ifdef RTE_IXGBE_INC_VECTOR
3585                         dev->rx_pkt_burst = ixgbe_recv_scattered_pkts_vec;
3586 #else
3587                         dev->rx_pkt_burst = ixgbe_recv_scattered_pkts;
3588 #endif
3589                 }
3590         }
3591
3592         if (dev->data->dev_conf.rxmode.enable_scatter) {
3593                 if (!dev->data->scattered_rx)
3594                         PMD_INIT_LOG(DEBUG, "forcing scatter mode");
3595 #ifdef RTE_IXGBE_INC_VECTOR
3596                 dev->rx_pkt_burst = ixgbe_recv_scattered_pkts_vec;
3597 #else
3598                 dev->rx_pkt_burst = ixgbe_recv_scattered_pkts;
3599 #endif
3600                 dev->data->scattered_rx = 1;
3601         }
3602
3603         /*
3604          * Device configured with multiple RX queues.
3605          */
3606         ixgbe_dev_mq_rx_configure(dev);
3607
3608         /*
3609          * Setup the Checksum Register.
3610          * Disable Full-Packet Checksum which is mutually exclusive with RSS.
3611          * Enable IP/L4 checkum computation by hardware if requested to do so.
3612          */
3613         rxcsum = IXGBE_READ_REG(hw, IXGBE_RXCSUM);
3614         rxcsum |= IXGBE_RXCSUM_PCSD;
3615         if (dev->data->dev_conf.rxmode.hw_ip_checksum)
3616                 rxcsum |= IXGBE_RXCSUM_IPPCSE;
3617         else
3618                 rxcsum &= ~IXGBE_RXCSUM_IPPCSE;
3619
3620         IXGBE_WRITE_REG(hw, IXGBE_RXCSUM, rxcsum);
3621
3622         if (hw->mac.type == ixgbe_mac_82599EB) {
3623                 rdrxctl = IXGBE_READ_REG(hw, IXGBE_RDRXCTL);
3624                 if (dev->data->dev_conf.rxmode.hw_strip_crc)
3625                         rdrxctl |= IXGBE_RDRXCTL_CRCSTRIP;
3626                 else
3627                         rdrxctl &= ~IXGBE_RDRXCTL_CRCSTRIP;
3628                 rdrxctl &= ~IXGBE_RDRXCTL_RSCFRSTSIZE;
3629                 IXGBE_WRITE_REG(hw, IXGBE_RDRXCTL, rdrxctl);
3630         }
3631
3632         return 0;
3633 }
3634
3635 /*
3636  * Initializes Transmit Unit.
3637  */
3638 void
3639 ixgbe_dev_tx_init(struct rte_eth_dev *dev)
3640 {
3641         struct ixgbe_hw     *hw;
3642         struct igb_tx_queue *txq;
3643         uint64_t bus_addr;
3644         uint32_t hlreg0;
3645         uint32_t txctrl;
3646         uint16_t i;
3647
3648         PMD_INIT_FUNC_TRACE();
3649         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3650
3651         /* Enable TX CRC (checksum offload requirement) and hw padding
3652          * (TSO requirement) */
3653         hlreg0 = IXGBE_READ_REG(hw, IXGBE_HLREG0);
3654         hlreg0 |= (IXGBE_HLREG0_TXCRCEN | IXGBE_HLREG0_TXPADEN);
3655         IXGBE_WRITE_REG(hw, IXGBE_HLREG0, hlreg0);
3656
3657         /* Setup the Base and Length of the Tx Descriptor Rings */
3658         for (i = 0; i < dev->data->nb_tx_queues; i++) {
3659                 txq = dev->data->tx_queues[i];
3660
3661                 bus_addr = txq->tx_ring_phys_addr;
3662                 IXGBE_WRITE_REG(hw, IXGBE_TDBAL(txq->reg_idx),
3663                                 (uint32_t)(bus_addr & 0x00000000ffffffffULL));
3664                 IXGBE_WRITE_REG(hw, IXGBE_TDBAH(txq->reg_idx),
3665                                 (uint32_t)(bus_addr >> 32));
3666                 IXGBE_WRITE_REG(hw, IXGBE_TDLEN(txq->reg_idx),
3667                                 txq->nb_tx_desc * sizeof(union ixgbe_adv_tx_desc));
3668                 /* Setup the HW Tx Head and TX Tail descriptor pointers */
3669                 IXGBE_WRITE_REG(hw, IXGBE_TDH(txq->reg_idx), 0);
3670                 IXGBE_WRITE_REG(hw, IXGBE_TDT(txq->reg_idx), 0);
3671
3672                 /*
3673                  * Disable Tx Head Writeback RO bit, since this hoses
3674                  * bookkeeping if things aren't delivered in order.
3675                  */
3676                 switch (hw->mac.type) {
3677                         case ixgbe_mac_82598EB:
3678                                 txctrl = IXGBE_READ_REG(hw,
3679                                                         IXGBE_DCA_TXCTRL(txq->reg_idx));
3680                                 txctrl &= ~IXGBE_DCA_TXCTRL_DESC_WRO_EN;
3681                                 IXGBE_WRITE_REG(hw, IXGBE_DCA_TXCTRL(txq->reg_idx),
3682                                                 txctrl);
3683                                 break;
3684
3685                         case ixgbe_mac_82599EB:
3686                         case ixgbe_mac_X540:
3687                         case ixgbe_mac_X550:
3688                         case ixgbe_mac_X550EM_x:
3689                         default:
3690                                 txctrl = IXGBE_READ_REG(hw,
3691                                                 IXGBE_DCA_TXCTRL_82599(txq->reg_idx));
3692                                 txctrl &= ~IXGBE_DCA_TXCTRL_DESC_WRO_EN;
3693                                 IXGBE_WRITE_REG(hw, IXGBE_DCA_TXCTRL_82599(txq->reg_idx),
3694                                                 txctrl);
3695                                 break;
3696                 }
3697         }
3698
3699         /* Device configured with multiple TX queues. */
3700         ixgbe_dev_mq_tx_configure(dev);
3701 }
3702
3703 /*
3704  * Set up link for 82599 loopback mode Tx->Rx.
3705  */
3706 static inline void
3707 ixgbe_setup_loopback_link_82599(struct ixgbe_hw *hw)
3708 {
3709         PMD_INIT_FUNC_TRACE();
3710
3711         if (ixgbe_verify_lesm_fw_enabled_82599(hw)) {
3712                 if (hw->mac.ops.acquire_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM) !=
3713                                 IXGBE_SUCCESS) {
3714                         PMD_INIT_LOG(ERR, "Could not enable loopback mode");
3715                         /* ignore error */
3716                         return;
3717                 }
3718         }
3719
3720         /* Restart link */
3721         IXGBE_WRITE_REG(hw,
3722                         IXGBE_AUTOC,
3723                         IXGBE_AUTOC_LMS_10G_LINK_NO_AN | IXGBE_AUTOC_FLU);
3724         ixgbe_reset_pipeline_82599(hw);
3725
3726         hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM);
3727         msec_delay(50);
3728 }
3729
3730
3731 /*
3732  * Start Transmit and Receive Units.
3733  */
3734 void
3735 ixgbe_dev_rxtx_start(struct rte_eth_dev *dev)
3736 {
3737         struct ixgbe_hw     *hw;
3738         struct igb_tx_queue *txq;
3739         struct igb_rx_queue *rxq;
3740         uint32_t txdctl;
3741         uint32_t dmatxctl;
3742         uint32_t rxctrl;
3743         uint16_t i;
3744
3745         PMD_INIT_FUNC_TRACE();
3746         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3747
3748         for (i = 0; i < dev->data->nb_tx_queues; i++) {
3749                 txq = dev->data->tx_queues[i];
3750                 /* Setup Transmit Threshold Registers */
3751                 txdctl = IXGBE_READ_REG(hw, IXGBE_TXDCTL(txq->reg_idx));
3752                 txdctl |= txq->pthresh & 0x7F;
3753                 txdctl |= ((txq->hthresh & 0x7F) << 8);
3754                 txdctl |= ((txq->wthresh & 0x7F) << 16);
3755                 IXGBE_WRITE_REG(hw, IXGBE_TXDCTL(txq->reg_idx), txdctl);
3756         }
3757
3758         if (hw->mac.type != ixgbe_mac_82598EB) {
3759                 dmatxctl = IXGBE_READ_REG(hw, IXGBE_DMATXCTL);
3760                 dmatxctl |= IXGBE_DMATXCTL_TE;
3761                 IXGBE_WRITE_REG(hw, IXGBE_DMATXCTL, dmatxctl);
3762         }
3763
3764         for (i = 0; i < dev->data->nb_tx_queues; i++) {
3765                 txq = dev->data->tx_queues[i];
3766                 if (!txq->tx_deferred_start)
3767                         ixgbe_dev_tx_queue_start(dev, i);
3768         }
3769
3770         for (i = 0; i < dev->data->nb_rx_queues; i++) {
3771                 rxq = dev->data->rx_queues[i];
3772                 if (!rxq->rx_deferred_start)
3773                         ixgbe_dev_rx_queue_start(dev, i);
3774         }
3775
3776         /* Enable Receive engine */
3777         rxctrl = IXGBE_READ_REG(hw, IXGBE_RXCTRL);
3778         if (hw->mac.type == ixgbe_mac_82598EB)
3779                 rxctrl |= IXGBE_RXCTRL_DMBYPS;
3780         rxctrl |= IXGBE_RXCTRL_RXEN;
3781         hw->mac.ops.enable_rx_dma(hw, rxctrl);
3782
3783         /* If loopback mode is enabled for 82599, set up the link accordingly */
3784         if (hw->mac.type == ixgbe_mac_82599EB &&
3785                         dev->data->dev_conf.lpbk_mode == IXGBE_LPBK_82599_TX_RX)
3786                 ixgbe_setup_loopback_link_82599(hw);
3787
3788 }
3789
3790 /*
3791  * Start Receive Units for specified queue.
3792  */
3793 int
3794 ixgbe_dev_rx_queue_start(struct rte_eth_dev *dev, uint16_t rx_queue_id)
3795 {
3796         struct ixgbe_hw     *hw;
3797         struct igb_rx_queue *rxq;
3798         uint32_t rxdctl;
3799         int poll_ms;
3800
3801         PMD_INIT_FUNC_TRACE();
3802         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3803
3804         if (rx_queue_id < dev->data->nb_rx_queues) {
3805                 rxq = dev->data->rx_queues[rx_queue_id];
3806
3807                 /* Allocate buffers for descriptor rings */
3808                 if (ixgbe_alloc_rx_queue_mbufs(rxq) != 0) {
3809                         PMD_INIT_LOG(ERR, "Could not alloc mbuf for queue:%d",
3810                                      rx_queue_id);
3811                         return -1;
3812                 }
3813                 rxdctl = IXGBE_READ_REG(hw, IXGBE_RXDCTL(rxq->reg_idx));
3814                 rxdctl |= IXGBE_RXDCTL_ENABLE;
3815                 IXGBE_WRITE_REG(hw, IXGBE_RXDCTL(rxq->reg_idx), rxdctl);
3816
3817                 /* Wait until RX Enable ready */
3818                 poll_ms = RTE_IXGBE_REGISTER_POLL_WAIT_10_MS;
3819                 do {
3820                         rte_delay_ms(1);
3821                         rxdctl = IXGBE_READ_REG(hw, IXGBE_RXDCTL(rxq->reg_idx));
3822                 } while (--poll_ms && !(rxdctl & IXGBE_RXDCTL_ENABLE));
3823                 if (!poll_ms)
3824                         PMD_INIT_LOG(ERR, "Could not enable Rx Queue %d",
3825                                      rx_queue_id);
3826                 rte_wmb();
3827                 IXGBE_WRITE_REG(hw, IXGBE_RDH(rxq->reg_idx), 0);
3828                 IXGBE_WRITE_REG(hw, IXGBE_RDT(rxq->reg_idx), rxq->nb_rx_desc - 1);
3829         } else
3830                 return -1;
3831
3832         return 0;
3833 }
3834
3835 /*
3836  * Stop Receive Units for specified queue.
3837  */
3838 int
3839 ixgbe_dev_rx_queue_stop(struct rte_eth_dev *dev, uint16_t rx_queue_id)
3840 {
3841         struct ixgbe_hw     *hw;
3842         struct igb_rx_queue *rxq;
3843         uint32_t rxdctl;
3844         int poll_ms;
3845
3846         PMD_INIT_FUNC_TRACE();
3847         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3848
3849         if (rx_queue_id < dev->data->nb_rx_queues) {
3850                 rxq = dev->data->rx_queues[rx_queue_id];
3851
3852                 rxdctl = IXGBE_READ_REG(hw, IXGBE_RXDCTL(rxq->reg_idx));
3853                 rxdctl &= ~IXGBE_RXDCTL_ENABLE;
3854                 IXGBE_WRITE_REG(hw, IXGBE_RXDCTL(rxq->reg_idx), rxdctl);
3855
3856                 /* Wait until RX Enable ready */
3857                 poll_ms = RTE_IXGBE_REGISTER_POLL_WAIT_10_MS;
3858                 do {
3859                         rte_delay_ms(1);
3860                         rxdctl = IXGBE_READ_REG(hw, IXGBE_RXDCTL(rxq->reg_idx));
3861                 } while (--poll_ms && (rxdctl | IXGBE_RXDCTL_ENABLE));
3862                 if (!poll_ms)
3863                         PMD_INIT_LOG(ERR, "Could not disable Rx Queue %d",
3864                                      rx_queue_id);
3865
3866                 rte_delay_us(RTE_IXGBE_WAIT_100_US);
3867
3868                 ixgbe_rx_queue_release_mbufs(rxq);
3869                 ixgbe_reset_rx_queue(rxq);
3870         } else
3871                 return -1;
3872
3873         return 0;
3874 }
3875
3876
3877 /*
3878  * Start Transmit Units for specified queue.
3879  */
3880 int
3881 ixgbe_dev_tx_queue_start(struct rte_eth_dev *dev, uint16_t tx_queue_id)
3882 {
3883         struct ixgbe_hw     *hw;
3884         struct igb_tx_queue *txq;
3885         uint32_t txdctl;
3886         int poll_ms;
3887
3888         PMD_INIT_FUNC_TRACE();
3889         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3890
3891         if (tx_queue_id < dev->data->nb_tx_queues) {
3892                 txq = dev->data->tx_queues[tx_queue_id];
3893                 txdctl = IXGBE_READ_REG(hw, IXGBE_TXDCTL(txq->reg_idx));
3894                 txdctl |= IXGBE_TXDCTL_ENABLE;
3895                 IXGBE_WRITE_REG(hw, IXGBE_TXDCTL(txq->reg_idx), txdctl);
3896
3897                 /* Wait until TX Enable ready */
3898                 if (hw->mac.type == ixgbe_mac_82599EB) {
3899                         poll_ms = RTE_IXGBE_REGISTER_POLL_WAIT_10_MS;
3900                         do {
3901                                 rte_delay_ms(1);
3902                                 txdctl = IXGBE_READ_REG(hw,
3903                                         IXGBE_TXDCTL(txq->reg_idx));
3904                         } while (--poll_ms && !(txdctl & IXGBE_TXDCTL_ENABLE));
3905                         if (!poll_ms)
3906                                 PMD_INIT_LOG(ERR, "Could not enable "
3907                                              "Tx Queue %d", tx_queue_id);
3908                 }
3909                 rte_wmb();
3910                 IXGBE_WRITE_REG(hw, IXGBE_TDH(txq->reg_idx), 0);
3911                 IXGBE_WRITE_REG(hw, IXGBE_TDT(txq->reg_idx), 0);
3912         } else
3913                 return -1;
3914
3915         return 0;
3916 }
3917
3918 /*
3919  * Stop Transmit Units for specified queue.
3920  */
3921 int
3922 ixgbe_dev_tx_queue_stop(struct rte_eth_dev *dev, uint16_t tx_queue_id)
3923 {
3924         struct ixgbe_hw     *hw;
3925         struct igb_tx_queue *txq;
3926         uint32_t txdctl;
3927         uint32_t txtdh, txtdt;
3928         int poll_ms;
3929
3930         PMD_INIT_FUNC_TRACE();
3931         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3932
3933         if (tx_queue_id < dev->data->nb_tx_queues) {
3934                 txq = dev->data->tx_queues[tx_queue_id];
3935
3936                 /* Wait until TX queue is empty */
3937                 if (hw->mac.type == ixgbe_mac_82599EB) {
3938                         poll_ms = RTE_IXGBE_REGISTER_POLL_WAIT_10_MS;
3939                         do {
3940                                 rte_delay_us(RTE_IXGBE_WAIT_100_US);
3941                                 txtdh = IXGBE_READ_REG(hw,
3942                                                 IXGBE_TDH(txq->reg_idx));
3943                                 txtdt = IXGBE_READ_REG(hw,
3944                                                 IXGBE_TDT(txq->reg_idx));
3945                         } while (--poll_ms && (txtdh != txtdt));
3946                         if (!poll_ms)
3947                                 PMD_INIT_LOG(ERR, "Tx Queue %d is not empty "
3948                                              "when stopping.", tx_queue_id);
3949                 }
3950
3951                 txdctl = IXGBE_READ_REG(hw, IXGBE_TXDCTL(txq->reg_idx));
3952                 txdctl &= ~IXGBE_TXDCTL_ENABLE;
3953                 IXGBE_WRITE_REG(hw, IXGBE_TXDCTL(txq->reg_idx), txdctl);
3954
3955                 /* Wait until TX Enable ready */
3956                 if (hw->mac.type == ixgbe_mac_82599EB) {
3957                         poll_ms = RTE_IXGBE_REGISTER_POLL_WAIT_10_MS;
3958                         do {
3959                                 rte_delay_ms(1);
3960                                 txdctl = IXGBE_READ_REG(hw,
3961                                                 IXGBE_TXDCTL(txq->reg_idx));
3962                         } while (--poll_ms && (txdctl | IXGBE_TXDCTL_ENABLE));
3963                         if (!poll_ms)
3964                                 PMD_INIT_LOG(ERR, "Could not disable "
3965                                              "Tx Queue %d", tx_queue_id);
3966                 }
3967
3968                 if (txq->ops != NULL) {
3969                         txq->ops->release_mbufs(txq);
3970                         txq->ops->reset(txq);
3971                 }
3972         } else
3973                 return -1;
3974
3975         return 0;
3976 }
3977
3978 /*
3979  * [VF] Initializes Receive Unit.
3980  */
3981 int
3982 ixgbevf_dev_rx_init(struct rte_eth_dev *dev)
3983 {
3984         struct ixgbe_hw     *hw;
3985         struct igb_rx_queue *rxq;
3986         struct rte_pktmbuf_pool_private *mbp_priv;
3987         uint64_t bus_addr;
3988         uint32_t srrctl;
3989         uint16_t buf_size;
3990         uint16_t i;
3991         int ret;
3992
3993         PMD_INIT_FUNC_TRACE();
3994         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3995
3996         /*
3997          * When the VF driver issues a IXGBE_VF_RESET request, the PF driver
3998          * disables the VF receipt of packets if the PF MTU is > 1500.
3999          * This is done to deal with 82599 limitations that imposes
4000          * the PF and all VFs to share the same MTU.
4001          * Then, the PF driver enables again the VF receipt of packet when
4002          * the VF driver issues a IXGBE_VF_SET_LPE request.
4003          * In the meantime, the VF device cannot be used, even if the VF driver
4004          * and the Guest VM network stack are ready to accept packets with a
4005          * size up to the PF MTU.
4006          * As a work-around to this PF behaviour, force the call to
4007          * ixgbevf_rlpml_set_vf even if jumbo frames are not used. This way,
4008          * VF packets received can work in all cases.
4009          */
4010         ixgbevf_rlpml_set_vf(hw,
4011                 (uint16_t)dev->data->dev_conf.rxmode.max_rx_pkt_len);
4012
4013         /* Setup RX queues */
4014         dev->rx_pkt_burst = ixgbe_recv_pkts;
4015         for (i = 0; i < dev->data->nb_rx_queues; i++) {
4016                 rxq = dev->data->rx_queues[i];
4017
4018                 /* Allocate buffers for descriptor rings */
4019                 ret = ixgbe_alloc_rx_queue_mbufs(rxq);
4020                 if (ret)
4021                         return ret;
4022
4023                 /* Setup the Base and Length of the Rx Descriptor Rings */
4024                 bus_addr = rxq->rx_ring_phys_addr;
4025
4026                 IXGBE_WRITE_REG(hw, IXGBE_VFRDBAL(i),
4027                                 (uint32_t)(bus_addr & 0x00000000ffffffffULL));
4028                 IXGBE_WRITE_REG(hw, IXGBE_VFRDBAH(i),
4029                                 (uint32_t)(bus_addr >> 32));
4030                 IXGBE_WRITE_REG(hw, IXGBE_VFRDLEN(i),
4031                                 rxq->nb_rx_desc * sizeof(union ixgbe_adv_rx_desc));
4032                 IXGBE_WRITE_REG(hw, IXGBE_VFRDH(i), 0);
4033                 IXGBE_WRITE_REG(hw, IXGBE_VFRDT(i), 0);
4034
4035
4036                 /* Configure the SRRCTL register */
4037 #ifdef RTE_HEADER_SPLIT_ENABLE
4038                 /*
4039                  * Configure Header Split
4040                  */
4041                 if (dev->data->dev_conf.rxmode.header_split) {
4042
4043                         /* Must setup the PSRTYPE register */
4044                         uint32_t psrtype;
4045                         psrtype = IXGBE_PSRTYPE_TCPHDR |
4046                                 IXGBE_PSRTYPE_UDPHDR   |
4047                                 IXGBE_PSRTYPE_IPV4HDR  |
4048                                 IXGBE_PSRTYPE_IPV6HDR;
4049
4050                         IXGBE_WRITE_REG(hw, IXGBE_VFPSRTYPE(i), psrtype);
4051
4052                         srrctl = ((dev->data->dev_conf.rxmode.split_hdr_size <<
4053                                    IXGBE_SRRCTL_BSIZEHDRSIZE_SHIFT) &
4054                                   IXGBE_SRRCTL_BSIZEHDR_MASK);
4055                         srrctl |= E1000_SRRCTL_DESCTYPE_HDR_SPLIT_ALWAYS;
4056                 } else
4057 #endif
4058                         srrctl = IXGBE_SRRCTL_DESCTYPE_ADV_ONEBUF;
4059
4060                 /* Set if packets are dropped when no descriptors available */
4061                 if (rxq->drop_en)
4062                         srrctl |= IXGBE_SRRCTL_DROP_EN;
4063
4064                 /*
4065                  * Configure the RX buffer size in the BSIZEPACKET field of
4066                  * the SRRCTL register of the queue.
4067                  * The value is in 1 KB resolution. Valid values can be from
4068                  * 1 KB to 16 KB.
4069                  */
4070                 mbp_priv = rte_mempool_get_priv(rxq->mb_pool);
4071                 buf_size = (uint16_t) (mbp_priv->mbuf_data_room_size -
4072                                        RTE_PKTMBUF_HEADROOM);
4073                 srrctl |= ((buf_size >> IXGBE_SRRCTL_BSIZEPKT_SHIFT) &
4074                            IXGBE_SRRCTL_BSIZEPKT_MASK);
4075
4076                 /*
4077                  * VF modification to write virtual function SRRCTL register
4078                  */
4079                 IXGBE_WRITE_REG(hw, IXGBE_VFSRRCTL(i), srrctl);
4080
4081                 buf_size = (uint16_t) ((srrctl & IXGBE_SRRCTL_BSIZEPKT_MASK) <<
4082                                        IXGBE_SRRCTL_BSIZEPKT_SHIFT);
4083
4084                 /* It adds dual VLAN length for supporting dual VLAN */
4085                 if ((dev->data->dev_conf.rxmode.max_rx_pkt_len +
4086                                 2 * IXGBE_VLAN_TAG_SIZE) > buf_size) {
4087                         if (!dev->data->scattered_rx)
4088                                 PMD_INIT_LOG(DEBUG, "forcing scatter mode");
4089                         dev->data->scattered_rx = 1;
4090 #ifdef RTE_IXGBE_INC_VECTOR
4091                         dev->rx_pkt_burst = ixgbe_recv_scattered_pkts_vec;
4092 #else
4093                         dev->rx_pkt_burst = ixgbe_recv_scattered_pkts;
4094 #endif
4095                 }
4096         }
4097
4098         if (dev->data->dev_conf.rxmode.enable_scatter) {
4099                 if (!dev->data->scattered_rx)
4100                         PMD_INIT_LOG(DEBUG, "forcing scatter mode");
4101 #ifdef RTE_IXGBE_INC_VECTOR
4102                 dev->rx_pkt_burst = ixgbe_recv_scattered_pkts_vec;
4103 #else
4104                 dev->rx_pkt_burst = ixgbe_recv_scattered_pkts;
4105 #endif
4106                 dev->data->scattered_rx = 1;
4107         }
4108
4109         return 0;
4110 }
4111
4112 /*
4113  * [VF] Initializes Transmit Unit.
4114  */
4115 void
4116 ixgbevf_dev_tx_init(struct rte_eth_dev *dev)
4117 {
4118         struct ixgbe_hw     *hw;
4119         struct igb_tx_queue *txq;
4120         uint64_t bus_addr;
4121         uint32_t txctrl;
4122         uint16_t i;
4123
4124         PMD_INIT_FUNC_TRACE();
4125         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4126
4127         /* Setup the Base and Length of the Tx Descriptor Rings */
4128         for (i = 0; i < dev->data->nb_tx_queues; i++) {
4129                 txq = dev->data->tx_queues[i];
4130                 bus_addr = txq->tx_ring_phys_addr;
4131                 IXGBE_WRITE_REG(hw, IXGBE_VFTDBAL(i),
4132                                 (uint32_t)(bus_addr & 0x00000000ffffffffULL));
4133                 IXGBE_WRITE_REG(hw, IXGBE_VFTDBAH(i),
4134                                 (uint32_t)(bus_addr >> 32));
4135                 IXGBE_WRITE_REG(hw, IXGBE_VFTDLEN(i),
4136                                 txq->nb_tx_desc * sizeof(union ixgbe_adv_tx_desc));
4137                 /* Setup the HW Tx Head and TX Tail descriptor pointers */
4138                 IXGBE_WRITE_REG(hw, IXGBE_VFTDH(i), 0);
4139                 IXGBE_WRITE_REG(hw, IXGBE_VFTDT(i), 0);
4140
4141                 /*
4142                  * Disable Tx Head Writeback RO bit, since this hoses
4143                  * bookkeeping if things aren't delivered in order.
4144                  */
4145                 txctrl = IXGBE_READ_REG(hw,
4146                                 IXGBE_VFDCA_TXCTRL(i));
4147                 txctrl &= ~IXGBE_DCA_TXCTRL_DESC_WRO_EN;
4148                 IXGBE_WRITE_REG(hw, IXGBE_VFDCA_TXCTRL(i),
4149                                 txctrl);
4150         }
4151 }
4152
4153 /*
4154  * [VF] Start Transmit and Receive Units.
4155  */
4156 void
4157 ixgbevf_dev_rxtx_start(struct rte_eth_dev *dev)
4158 {
4159         struct ixgbe_hw     *hw;
4160         struct igb_tx_queue *txq;
4161         struct igb_rx_queue *rxq;
4162         uint32_t txdctl;
4163         uint32_t rxdctl;
4164         uint16_t i;
4165         int poll_ms;
4166
4167         PMD_INIT_FUNC_TRACE();
4168         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4169
4170         for (i = 0; i < dev->data->nb_tx_queues; i++) {
4171                 txq = dev->data->tx_queues[i];
4172                 /* Setup Transmit Threshold Registers */
4173                 txdctl = IXGBE_READ_REG(hw, IXGBE_VFTXDCTL(i));
4174                 txdctl |= txq->pthresh & 0x7F;
4175                 txdctl |= ((txq->hthresh & 0x7F) << 8);
4176                 txdctl |= ((txq->wthresh & 0x7F) << 16);
4177                 IXGBE_WRITE_REG(hw, IXGBE_VFTXDCTL(i), txdctl);
4178         }
4179
4180         for (i = 0; i < dev->data->nb_tx_queues; i++) {
4181
4182                 txdctl = IXGBE_READ_REG(hw, IXGBE_VFTXDCTL(i));
4183                 txdctl |= IXGBE_TXDCTL_ENABLE;
4184                 IXGBE_WRITE_REG(hw, IXGBE_VFTXDCTL(i), txdctl);
4185
4186                 poll_ms = 10;
4187                 /* Wait until TX Enable ready */
4188                 do {
4189                         rte_delay_ms(1);
4190                         txdctl = IXGBE_READ_REG(hw, IXGBE_VFTXDCTL(i));
4191                 } while (--poll_ms && !(txdctl & IXGBE_TXDCTL_ENABLE));
4192                 if (!poll_ms)
4193                         PMD_INIT_LOG(ERR, "Could not enable Tx Queue %d", i);
4194         }
4195         for (i = 0; i < dev->data->nb_rx_queues; i++) {
4196
4197                 rxq = dev->data->rx_queues[i];
4198
4199                 rxdctl = IXGBE_READ_REG(hw, IXGBE_VFRXDCTL(i));
4200                 rxdctl |= IXGBE_RXDCTL_ENABLE;
4201                 IXGBE_WRITE_REG(hw, IXGBE_VFRXDCTL(i), rxdctl);
4202
4203                 /* Wait until RX Enable ready */
4204                 poll_ms = 10;
4205                 do {
4206                         rte_delay_ms(1);
4207                         rxdctl = IXGBE_READ_REG(hw, IXGBE_VFRXDCTL(i));
4208                 } while (--poll_ms && !(rxdctl & IXGBE_RXDCTL_ENABLE));
4209                 if (!poll_ms)
4210                         PMD_INIT_LOG(ERR, "Could not enable Rx Queue %d", i);
4211                 rte_wmb();
4212                 IXGBE_WRITE_REG(hw, IXGBE_VFRDT(i), rxq->nb_rx_desc - 1);
4213
4214         }
4215 }