drivers/baseband/acc100/rte_acc100_pmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2020 Intel Corporation
   3  */
   4
   5 #ifndef _RTE_ACC100_PMD_H_
   6 #define _RTE_ACC100_PMD_H_
   7
   8 #include "acc100_pf_enum.h"
   9 #include "acc100_vf_enum.h"
  10 #include "rte_acc100_cfg.h"
  11
  12 /* Helper macro for logging */
  13 #define rte_bbdev_log(level, fmt, ...) \
  14         rte_log(RTE_LOG_ ## level, acc100_logtype, fmt "\n", \
  15                 ##__VA_ARGS__)
  16
  17 #ifdef RTE_LIBRTE_BBDEV_DEBUG
  18 #define rte_bbdev_log_debug(fmt, ...) \
  19                 rte_bbdev_log(DEBUG, "acc100_pmd: " fmt, \
  20                 ##__VA_ARGS__)
  21 #else
  22 #define rte_bbdev_log_debug(fmt, ...)
  23 #endif
  24
  25 /* ACC100 PF and VF driver names */
  26 #define ACC100PF_DRIVER_NAME           intel_acc100_pf
  27 #define ACC100VF_DRIVER_NAME           intel_acc100_vf
  28
  29 /* ACC100 PCI vendor & device IDs */
  30 #define RTE_ACC100_VENDOR_ID           (0x8086)
  31 #define RTE_ACC100_PF_DEVICE_ID        (0x0d5c)
  32 #define RTE_ACC100_VF_DEVICE_ID        (0x0d5d)
  33
  34 /* Define as 1 to use only a single FEC engine */
  35 #ifndef RTE_ACC100_SINGLE_FEC
  36 #define RTE_ACC100_SINGLE_FEC 0
  37 #endif
  38
  39 /* Values used in filling in descriptors */
  40 #define ACC100_DMA_DESC_TYPE           2
  41 #define ACC100_DMA_CODE_BLK_MODE       0
  42 #define ACC100_DMA_BLKID_FCW           1
  43 #define ACC100_DMA_BLKID_IN            2
  44 #define ACC100_DMA_BLKID_OUT_ENC       1
  45 #define ACC100_DMA_BLKID_OUT_HARD      1
  46 #define ACC100_DMA_BLKID_OUT_SOFT      2
  47 #define ACC100_DMA_BLKID_OUT_HARQ      3
  48 #define ACC100_DMA_BLKID_IN_HARQ       3
  49
  50 /* Values used in filling in decode FCWs */
  51 #define ACC100_FCW_TD_VER              1
  52 #define ACC100_FCW_TD_EXT_COLD_REG_EN  1
  53 #define ACC100_FCW_TD_AUTOMAP          0x0f
  54 #define ACC100_FCW_TD_RVIDX_0          2
  55 #define ACC100_FCW_TD_RVIDX_1          26
  56 #define ACC100_FCW_TD_RVIDX_2          50
  57 #define ACC100_FCW_TD_RVIDX_3          74
  58
  59 /* Values used in writing to the registers */
  60 #define ACC100_REG_IRQ_EN_ALL          0x1FF83FF  /* Enable all interrupts */
  61
  62 /* ACC100 Specific Dimensioning */
  63 #define ACC100_SIZE_64MBYTE            (64*1024*1024)
  64 /* Number of elements in an Info Ring */
  65 #define ACC100_INFO_RING_NUM_ENTRIES   1024
  66 /* Number of elements in HARQ layout memory */
  67 #define ACC100_HARQ_LAYOUT             (64*1024*1024)
  68 /* Assume offset for HARQ in memory */
  69 #define ACC100_HARQ_OFFSET             (32*1024)
  70 /* Mask used to calculate an index in an Info Ring array (not a byte offset) */
  71 #define ACC100_INFO_RING_MASK          (ACC100_INFO_RING_NUM_ENTRIES-1)
  72 /* Number of Virtual Functions ACC100 supports */
  73 #define ACC100_NUM_VFS                  16
  74 #define ACC100_NUM_QGRPS                8
  75 #define ACC100_NUM_QGRPS_PER_WORD       8
  76 #define ACC100_NUM_AQS                  16
  77 #define MAX_ENQ_BATCH_SIZE              255
  78 /* All ACC100 Registers alignment are 32bits = 4B */
  79 #define ACC100_BYTES_IN_WORD                 4
  80 #define ACC100_MAX_E_MBUF                64000
  81
  82 #define ACC100_GRP_ID_SHIFT    10 /* Queue Index Hierarchy */
  83 #define ACC100_VF_ID_SHIFT     4  /* Queue Index Hierarchy */
  84 #define ACC100_VF_OFFSET_QOS   16 /* offset in Memory specific to QoS Mon */
  85 #define ACC100_TMPL_PRI_0      0x03020100
  86 #define ACC100_TMPL_PRI_1      0x07060504
  87 #define ACC100_TMPL_PRI_2      0x0b0a0908
  88 #define ACC100_TMPL_PRI_3      0x0f0e0d0c
  89 #define ACC100_QUEUE_ENABLE    0x80000000  /* Bit to mark Queue as Enabled */
  90 #define ACC100_WORDS_IN_ARAM_SIZE (128 * 1024 / 4)
  91 #define ACC100_FDONE    0x80000000
  92 #define ACC100_SDONE    0x40000000
  93
  94 #define ACC100_NUM_TMPL       32
  95 /* Mapping of signals for the available engines */
  96 #define ACC100_SIG_UL_5G      0
  97 #define ACC100_SIG_UL_5G_LAST 7
  98 #define ACC100_SIG_DL_5G      13
  99 #define ACC100_SIG_DL_5G_LAST 15
 100 #define ACC100_SIG_UL_4G      16
 101 #define ACC100_SIG_UL_4G_LAST 21
 102 #define ACC100_SIG_DL_4G      27
 103 #define ACC100_SIG_DL_4G_LAST 31
 104 #define ACC100_NUM_ACCS       5
 105 #define ACC100_ACCMAP_0       0
 106 #define ACC100_ACCMAP_1       2
 107 #define ACC100_ACCMAP_2       1
 108 #define ACC100_ACCMAP_3       3
 109 #define ACC100_ACCMAP_4       4
 110 #define ACC100_PF_VAL         2
 111
 112 /* max number of iterations to allocate memory block for all rings */
 113 #define ACC100_SW_RING_MEM_ALLOC_ATTEMPTS 5
 114 #define ACC100_MAX_QUEUE_DEPTH            1024
 115 #define ACC100_DMA_MAX_NUM_POINTERS       14
 116 #define ACC100_DMA_DESC_PADDING           8
 117 #define ACC100_FCW_PADDING                12
 118 #define ACC100_DESC_FCW_OFFSET            192
 119 #define ACC100_DESC_SIZE                  256
 120 #define ACC100_DESC_OFFSET                (ACC100_DESC_SIZE / 64)
 121 #define ACC100_FCW_TE_BLEN                32
 122 #define ACC100_FCW_TD_BLEN                24
 123 #define ACC100_FCW_LE_BLEN                32
 124 #define ACC100_FCW_LD_BLEN                36
 125 #define ACC100_5GUL_SIZE_0                16
 126 #define ACC100_5GUL_SIZE_1                40
 127 #define ACC100_5GUL_OFFSET_0              36
 128
 129 #define ACC100_FCW_VER         2
 130 #define ACC100_MUX_5GDL_DESC   6
 131 #define ACC100_CMP_ENC_SIZE    20
 132 #define ACC100_CMP_DEC_SIZE    24
 133 #define ACC100_ENC_OFFSET     (32)
 134 #define ACC100_DEC_OFFSET     (80)
 135 #define ACC100_EXT_MEM /* Default option with memory external to CPU */
 136 #define ACC100_HARQ_OFFSET_THRESHOLD 1024
 137
 138 /* Constants from K0 computation from 3GPP 38.212 Table 5.4.2.1-2 */
 139 #define ACC100_N_ZC_1 66 /* N = 66 Zc for BG 1 */
 140 #define ACC100_N_ZC_2 50 /* N = 50 Zc for BG 2 */
 141 #define ACC100_K0_1_1 17 /* K0 fraction numerator for rv 1 and BG 1 */
 142 #define ACC100_K0_1_2 13 /* K0 fraction numerator for rv 1 and BG 2 */
 143 #define ACC100_K0_2_1 33 /* K0 fraction numerator for rv 2 and BG 1 */
 144 #define ACC100_K0_2_2 25 /* K0 fraction numerator for rv 2 and BG 2 */
 145 #define ACC100_K0_3_1 56 /* K0 fraction numerator for rv 3 and BG 1 */
 146 #define ACC100_K0_3_2 43 /* K0 fraction numerator for rv 3 and BG 2 */
 147
 148 /* ACC100 Configuration */
 149 #define ACC100_DDR_ECC_ENABLE
 150 #define ACC100_CFG_DMA_ERROR    0x3D7
 151 #define ACC100_CFG_AXI_CACHE    0x11
 152 #define ACC100_CFG_QMGR_HI_P    0x0F0F
 153 #define ACC100_CFG_PCI_AXI      0xC003
 154 #define ACC100_CFG_PCI_BRIDGE   0x40006033
 155 #define ACC100_ENGINE_OFFSET    0x1000
 156 #define ACC100_RESET_HI         0x20100
 157 #define ACC100_RESET_LO         0x20000
 158 #define ACC100_RESET_HARD       0x1FF
 159 #define ACC100_ENGINES_MAX      9
 160 #define ACC100_LONG_WAIT        1000
 161
 162 /* ACC100 DMA Descriptor triplet */
 163 struct acc100_dma_triplet {
 164         uint64_t address;
 165         uint32_t blen:20,
 166                 res0:4,
 167                 last:1,
 168                 dma_ext:1,
 169                 res1:2,
 170                 blkid:4;
 171 } __rte_packed;
 172
 173 /* ACC100 DMA Response Descriptor */
 174 union acc100_dma_rsp_desc {
 175         uint32_t val;
 176         struct {
 177                 uint32_t crc_status:1,
 178                         synd_ok:1,
 179                         dma_err:1,
 180                         neg_stop:1,
 181                         fcw_err:1,
 182                         output_err:1,
 183                         input_err:1,
 184                         timestampEn:1,
 185                         iterCountFrac:8,
 186                         iter_cnt:8,
 187                         rsrvd3:6,
 188                         sdone:1,
 189                         fdone:1;
 190                 uint32_t add_info_0;
 191                 uint32_t add_info_1;
 192         };
 193 };
 194
 195
 196 /* ACC100 Queue Manager Enqueue PCI Register */
 197 union acc100_enqueue_reg_fmt {
 198         uint32_t val;
 199         struct {
 200                 uint32_t num_elem:8,
 201                         addr_offset:3,
 202                         rsrvd:1,
 203                         req_elem_addr:20;
 204         };
 205 };
 206
 207 /* FEC 4G Uplink Frame Control Word */
 208 struct __rte_packed acc100_fcw_td {
 209         uint8_t fcw_ver:4,
 210                 num_maps:4; /* Unused */
 211         uint8_t filler:6, /* Unused */
 212                 rsrvd0:1,
 213                 bypass_sb_deint:1;
 214         uint16_t k_pos;
 215         uint16_t k_neg; /* Unused */
 216         uint8_t c_neg; /* Unused */
 217         uint8_t c; /* Unused */
 218         uint32_t ea; /* Unused */
 219         uint32_t eb; /* Unused */
 220         uint8_t cab; /* Unused */
 221         uint8_t k0_start_col; /* Unused */
 222         uint8_t rsrvd1;
 223         uint8_t code_block_mode:1, /* Unused */
 224                 turbo_crc_type:1,
 225                 rsrvd2:3,
 226                 bypass_teq:1, /* Unused */
 227                 soft_output_en:1, /* Unused */
 228                 ext_td_cold_reg_en:1;
 229         union { /* External Cold register */
 230                 uint32_t ext_td_cold_reg;
 231                 struct {
 232                         uint32_t min_iter:4, /* Unused */
 233                                 max_iter:4,
 234                                 ext_scale:5, /* Unused */
 235                                 rsrvd3:3,
 236                                 early_stop_en:1, /* Unused */
 237                                 sw_soft_out_dis:1, /* Unused */
 238                                 sw_et_cont:1, /* Unused */
 239                                 sw_soft_out_saturation:1, /* Unused */
 240                                 half_iter_on:1, /* Unused */
 241                                 raw_decoder_input_on:1, /* Unused */
 242                                 rsrvd4:10;
 243                 };
 244         };
 245 };
 246
 247 /* FEC 5GNR Uplink Frame Control Word */
 248 struct __rte_packed acc100_fcw_ld {
 249         uint32_t FCWversion:4,
 250                 qm:4,
 251                 nfiller:11,
 252                 BG:1,
 253                 Zc:9,
 254                 res0:1,
 255                 synd_precoder:1,
 256                 synd_post:1;
 257         uint32_t ncb:16,
 258                 k0:16;
 259         uint32_t rm_e:24,
 260                 hcin_en:1,
 261                 hcout_en:1,
 262                 crc_select:1,
 263                 bypass_dec:1,
 264                 bypass_intlv:1,
 265                 so_en:1,
 266                 so_bypass_rm:1,
 267                 so_bypass_intlv:1;
 268         uint32_t hcin_offset:16,
 269                 hcin_size0:16;
 270         uint32_t hcin_size1:16,
 271                 hcin_decomp_mode:3,
 272                 llr_pack_mode:1,
 273                 hcout_comp_mode:3,
 274                 res2:1,
 275                 dec_convllr:4,
 276                 hcout_convllr:4;
 277         uint32_t itmax:7,
 278                 itstop:1,
 279                 so_it:7,
 280                 res3:1,
 281                 hcout_offset:16;
 282         uint32_t hcout_size0:16,
 283                 hcout_size1:16;
 284         uint32_t gain_i:8,
 285                 gain_h:8,
 286                 negstop_th:16;
 287         uint32_t negstop_it:7,
 288                 negstop_en:1,
 289                 res4:24;
 290 };
 291
 292 /* FEC 4G Downlink Frame Control Word */
 293 struct __rte_packed acc100_fcw_te {
 294         uint16_t k_neg;
 295         uint16_t k_pos;
 296         uint8_t c_neg;
 297         uint8_t c;
 298         uint8_t filler;
 299         uint8_t cab;
 300         uint32_t ea:17,
 301                 rsrvd0:15;
 302         uint32_t eb:17,
 303                 rsrvd1:15;
 304         uint16_t ncb_neg;
 305         uint16_t ncb_pos;
 306         uint8_t rv_idx0:2,
 307                 rsrvd2:2,
 308                 rv_idx1:2,
 309                 rsrvd3:2;
 310         uint8_t bypass_rv_idx0:1,
 311                 bypass_rv_idx1:1,
 312                 bypass_rm:1,
 313                 rsrvd4:5;
 314         uint8_t rsrvd5:1,
 315                 rsrvd6:3,
 316                 code_block_crc:1,
 317                 rsrvd7:3;
 318         uint8_t code_block_mode:1,
 319                 rsrvd8:7;
 320         uint64_t rsrvd9;
 321 };
 322
 323 /* FEC 5GNR Downlink Frame Control Word */
 324 struct __rte_packed acc100_fcw_le {
 325         uint32_t FCWversion:4,
 326                 qm:4,
 327                 nfiller:11,
 328                 BG:1,
 329                 Zc:9,
 330                 res0:3;
 331         uint32_t ncb:16,
 332                 k0:16;
 333         uint32_t rm_e:24,
 334                 res1:2,
 335                 crc_select:1,
 336                 res2:1,
 337                 bypass_intlv:1,
 338                 res3:3;
 339         uint32_t res4_a:12,
 340                 mcb_count:3,
 341                 res4_b:17;
 342         uint32_t res5;
 343         uint32_t res6;
 344         uint32_t res7;
 345         uint32_t res8;
 346 };
 347
 348 /* ACC100 DMA Request Descriptor */
 349 struct __rte_packed acc100_dma_req_desc {
 350         union {
 351                 struct{
 352                         uint32_t type:4,
 353                                 rsrvd0:26,
 354                                 sdone:1,
 355                                 fdone:1;
 356                         uint32_t rsrvd1;
 357                         uint32_t rsrvd2;
 358                         uint32_t pass_param:8,
 359                                 sdone_enable:1,
 360                                 irq_enable:1,
 361                                 timeStampEn:1,
 362                                 res0:5,
 363                                 numCBs:4,
 364                                 res1:4,
 365                                 m2dlen:4,
 366                                 d2mlen:4;
 367                 };
 368                 struct{
 369                         uint32_t word0;
 370                         uint32_t word1;
 371                         uint32_t word2;
 372                         uint32_t word3;
 373                 };
 374         };
 375         struct acc100_dma_triplet data_ptrs[ACC100_DMA_MAX_NUM_POINTERS];
 376
 377         /* Virtual addresses used to retrieve SW context info */
 378         union {
 379                 void *op_addr;
 380                 uint64_t pad1;  /* pad to 64 bits */
 381         };
 382         /*
 383          * Stores additional information needed for driver processing:
 384          * - last_desc_in_batch - flag used to mark last descriptor (CB)
 385          *                        in batch
 386          * - cbs_in_tb - stores information about total number of Code Blocks
 387          *               in currently processed Transport Block
 388          */
 389         union {
 390                 struct {
 391                         union {
 392                                 struct acc100_fcw_ld fcw_ld;
 393                                 struct acc100_fcw_td fcw_td;
 394                                 struct acc100_fcw_le fcw_le;
 395                                 struct acc100_fcw_te fcw_te;
 396                                 uint32_t pad2[ACC100_FCW_PADDING];
 397                         };
 398                         uint32_t last_desc_in_batch :8,
 399                                 cbs_in_tb:8,
 400                                 pad4 : 16;
 401                 };
 402                 uint64_t pad3[ACC100_DMA_DESC_PADDING]; /* pad to 64 bits */
 403         };
 404 };
 405
 406 /* ACC100 DMA Descriptor */
 407 union acc100_dma_desc {
 408         struct acc100_dma_req_desc req;
 409         union acc100_dma_rsp_desc rsp;
 410         uint64_t atom_hdr;
 411 };
 412
 413
 414 /* Union describing Info Ring entry */
 415 union acc100_harq_layout_data {
 416         uint32_t val;
 417         struct {
 418                 uint16_t offset;
 419                 uint16_t size0;
 420         };
 421 } __rte_packed;
 422
 423
 424 /* Union describing Info Ring entry */
 425 union acc100_info_ring_data {
 426         uint32_t val;
 427         struct {
 428                 union {
 429                         uint16_t detailed_info;
 430                         struct {
 431                                 uint16_t aq_id: 4;
 432                                 uint16_t qg_id: 4;
 433                                 uint16_t vf_id: 6;
 434                                 uint16_t reserved: 2;
 435                         };
 436                 };
 437                 uint16_t int_nb: 7;
 438                 uint16_t msi_0: 1;
 439                 uint16_t vf2pf: 6;
 440                 uint16_t loop: 1;
 441                 uint16_t valid: 1;
 442         };
 443 } __rte_packed;
 444
 445 struct acc100_registry_addr {
 446         unsigned int dma_ring_dl5g_hi;
 447         unsigned int dma_ring_dl5g_lo;
 448         unsigned int dma_ring_ul5g_hi;
 449         unsigned int dma_ring_ul5g_lo;
 450         unsigned int dma_ring_dl4g_hi;
 451         unsigned int dma_ring_dl4g_lo;
 452         unsigned int dma_ring_ul4g_hi;
 453         unsigned int dma_ring_ul4g_lo;
 454         unsigned int ring_size;
 455         unsigned int info_ring_hi;
 456         unsigned int info_ring_lo;
 457         unsigned int info_ring_en;
 458         unsigned int info_ring_ptr;
 459         unsigned int tail_ptrs_dl5g_hi;
 460         unsigned int tail_ptrs_dl5g_lo;
 461         unsigned int tail_ptrs_ul5g_hi;
 462         unsigned int tail_ptrs_ul5g_lo;
 463         unsigned int tail_ptrs_dl4g_hi;
 464         unsigned int tail_ptrs_dl4g_lo;
 465         unsigned int tail_ptrs_ul4g_hi;
 466         unsigned int tail_ptrs_ul4g_lo;
 467         unsigned int depth_log0_offset;
 468         unsigned int depth_log1_offset;
 469         unsigned int qman_group_func;
 470         unsigned int ddr_range;
 471 };
 472
 473 /* Structure holding registry addresses for PF */
 474 static const struct acc100_registry_addr pf_reg_addr = {
 475         .dma_ring_dl5g_hi = HWPfDmaFec5GdlDescBaseHiRegVf,
 476         .dma_ring_dl5g_lo = HWPfDmaFec5GdlDescBaseLoRegVf,
 477         .dma_ring_ul5g_hi = HWPfDmaFec5GulDescBaseHiRegVf,
 478         .dma_ring_ul5g_lo = HWPfDmaFec5GulDescBaseLoRegVf,
 479         .dma_ring_dl4g_hi = HWPfDmaFec4GdlDescBaseHiRegVf,
 480         .dma_ring_dl4g_lo = HWPfDmaFec4GdlDescBaseLoRegVf,
 481         .dma_ring_ul4g_hi = HWPfDmaFec4GulDescBaseHiRegVf,
 482         .dma_ring_ul4g_lo = HWPfDmaFec4GulDescBaseLoRegVf,
 483         .ring_size = HWPfQmgrRingSizeVf,
 484         .info_ring_hi = HWPfHiInfoRingBaseHiRegPf,
 485         .info_ring_lo = HWPfHiInfoRingBaseLoRegPf,
 486         .info_ring_en = HWPfHiInfoRingIntWrEnRegPf,
 487         .info_ring_ptr = HWPfHiInfoRingPointerRegPf,
 488         .tail_ptrs_dl5g_hi = HWPfDmaFec5GdlRespPtrHiRegVf,
 489         .tail_ptrs_dl5g_lo = HWPfDmaFec5GdlRespPtrLoRegVf,
 490         .tail_ptrs_ul5g_hi = HWPfDmaFec5GulRespPtrHiRegVf,
 491         .tail_ptrs_ul5g_lo = HWPfDmaFec5GulRespPtrLoRegVf,
 492         .tail_ptrs_dl4g_hi = HWPfDmaFec4GdlRespPtrHiRegVf,
 493         .tail_ptrs_dl4g_lo = HWPfDmaFec4GdlRespPtrLoRegVf,
 494         .tail_ptrs_ul4g_hi = HWPfDmaFec4GulRespPtrHiRegVf,
 495         .tail_ptrs_ul4g_lo = HWPfDmaFec4GulRespPtrLoRegVf,
 496         .depth_log0_offset = HWPfQmgrGrpDepthLog20Vf,
 497         .depth_log1_offset = HWPfQmgrGrpDepthLog21Vf,
 498         .qman_group_func = HWPfQmgrGrpFunction0,
 499         .ddr_range = HWPfDmaVfDdrBaseRw,
 500 };
 501
 502 /* Structure holding registry addresses for VF */
 503 static const struct acc100_registry_addr vf_reg_addr = {
 504         .dma_ring_dl5g_hi = HWVfDmaFec5GdlDescBaseHiRegVf,
 505         .dma_ring_dl5g_lo = HWVfDmaFec5GdlDescBaseLoRegVf,
 506         .dma_ring_ul5g_hi = HWVfDmaFec5GulDescBaseHiRegVf,
 507         .dma_ring_ul5g_lo = HWVfDmaFec5GulDescBaseLoRegVf,
 508         .dma_ring_dl4g_hi = HWVfDmaFec4GdlDescBaseHiRegVf,
 509         .dma_ring_dl4g_lo = HWVfDmaFec4GdlDescBaseLoRegVf,
 510         .dma_ring_ul4g_hi = HWVfDmaFec4GulDescBaseHiRegVf,
 511         .dma_ring_ul4g_lo = HWVfDmaFec4GulDescBaseLoRegVf,
 512         .ring_size = HWVfQmgrRingSizeVf,
 513         .info_ring_hi = HWVfHiInfoRingBaseHiVf,
 514         .info_ring_lo = HWVfHiInfoRingBaseLoVf,
 515         .info_ring_en = HWVfHiInfoRingIntWrEnVf,
 516         .info_ring_ptr = HWVfHiInfoRingPointerVf,
 517         .tail_ptrs_dl5g_hi = HWVfDmaFec5GdlRespPtrHiRegVf,
 518         .tail_ptrs_dl5g_lo = HWVfDmaFec5GdlRespPtrLoRegVf,
 519         .tail_ptrs_ul5g_hi = HWVfDmaFec5GulRespPtrHiRegVf,
 520         .tail_ptrs_ul5g_lo = HWVfDmaFec5GulRespPtrLoRegVf,
 521         .tail_ptrs_dl4g_hi = HWVfDmaFec4GdlRespPtrHiRegVf,
 522         .tail_ptrs_dl4g_lo = HWVfDmaFec4GdlRespPtrLoRegVf,
 523         .tail_ptrs_ul4g_hi = HWVfDmaFec4GulRespPtrHiRegVf,
 524         .tail_ptrs_ul4g_lo = HWVfDmaFec4GulRespPtrLoRegVf,
 525         .depth_log0_offset = HWVfQmgrGrpDepthLog20Vf,
 526         .depth_log1_offset = HWVfQmgrGrpDepthLog21Vf,
 527         .qman_group_func = HWVfQmgrGrpFunction0Vf,
 528         .ddr_range = HWVfDmaDdrBaseRangeRoVf,
 529 };
 530
 531 /* Structure associated with each queue. */
 532 struct __rte_cache_aligned acc100_queue {
 533         union acc100_dma_desc *ring_addr;  /* Virtual address of sw ring */
 534         rte_iova_t ring_addr_iova;  /* IOVA address of software ring */
 535         uint32_t sw_ring_head;  /* software ring head */
 536         uint32_t sw_ring_tail;  /* software ring tail */
 537         /* software ring size (descriptors, not bytes) */
 538         uint32_t sw_ring_depth;
 539         /* mask used to wrap enqueued descriptors on the sw ring */
 540         uint32_t sw_ring_wrap_mask;
 541         /* MMIO register used to enqueue descriptors */
 542         void *mmio_reg_enqueue;
 543         uint8_t vf_id;  /* VF ID (max = 63) */
 544         uint8_t qgrp_id;  /* Queue Group ID */
 545         uint16_t aq_id;  /* Atomic Queue ID */
 546         uint16_t aq_depth;  /* Depth of atomic queue */
 547         uint32_t aq_enqueued;  /* Count how many "batches" have been enqueued */
 548         uint32_t aq_dequeued;  /* Count how many "batches" have been dequeued */
 549         uint32_t irq_enable;  /* Enable ops dequeue interrupts if set to 1 */
 550         struct rte_mempool *fcw_mempool;  /* FCW mempool */
 551         enum rte_bbdev_op_type op_type;  /* Type of this Queue: TE or TD */
 552         /* Internal Buffers for loopback input */
 553         uint8_t *lb_in;
 554         uint8_t *lb_out;
 555         rte_iova_t lb_in_addr_iova;
 556         rte_iova_t lb_out_addr_iova;
 557         struct acc100_device *d;
 558 };
 559
 560 /* Private data structure for each ACC100 device */
 561 struct acc100_device {
 562         void *mmio_base;  /**< Base address of MMIO registers (BAR0) */
 563         void *sw_rings_base;  /* Base addr of un-aligned memory for sw rings */
 564         void *sw_rings;  /* 64MBs of 64MB aligned memory for sw rings */
 565         rte_iova_t sw_rings_iova;  /* IOVA address of sw_rings */
 566         /* Virtual address of the info memory routed to the this function under
 567          * operation, whether it is PF or VF.
 568          */
 569         union acc100_harq_layout_data *harq_layout;
 570         uint32_t sw_ring_size;
 571         uint32_t ddr_size; /* Size in kB */
 572         uint32_t *tail_ptrs; /* Base address of response tail pointer buffer */
 573         rte_iova_t tail_ptr_iova; /* IOVA address of tail pointers */
 574         /* Max number of entries available for each queue in device, depending
 575          * on how many queues are enabled with configure()
 576          */
 577         uint32_t sw_ring_max_depth;
 578         struct rte_acc100_conf acc100_conf; /* ACC100 Initial configuration */
 579         /* Bitmap capturing which Queues have already been assigned */
 580         uint16_t q_assigned_bit_map[ACC100_NUM_QGRPS];
 581         bool pf_device; /**< True if this is a PF ACC100 device */
 582         bool configured; /**< True if this ACC100 device is configured */
 583 };
 584
 585 #endif /* _RTE_ACC100_PMD_H_ */