drivers/bus/fslmc/portal/dpaa2_hw_pvt.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  *
   3  *   Copyright (c) 2016 Freescale Semiconductor, Inc. All rights reserved.
   4  *   Copyright 2016-2018 NXP
   5  *
   6  */
   7
   8 #ifndef _DPAA2_HW_PVT_H_
   9 #define _DPAA2_HW_PVT_H_
  10
  11 #include <rte_eventdev.h>
  12 #include <dpaax_iova_table.h>
  13
  14 #include <mc/fsl_mc_sys.h>
  15 #include <fsl_qbman_portal.h>
  16
  17 #ifndef false
  18 #define false      0
  19 #endif
  20 #ifndef true
  21 #define true       1
  22 #endif
  23 #define lower_32_bits(x) ((uint32_t)(x))
  24 #define upper_32_bits(x) ((uint32_t)(((x) >> 16) >> 16))
  25
  26 #ifndef VLAN_TAG_SIZE
  27 #define VLAN_TAG_SIZE   4 /** < Vlan Header Length */
  28 #endif
  29
  30 /* Maximum number of slots available in TX ring */
  31 #define MAX_TX_RING_SLOTS                       32
  32 #define MAX_EQ_RESP_ENTRIES                     (MAX_TX_RING_SLOTS + 1)
  33
  34 /* Maximum number of slots available in RX ring */
  35 #define DPAA2_EQCR_RING_SIZE            8
  36 /* Maximum number of slots available in RX ring on LX2 */
  37 #define DPAA2_LX2_EQCR_RING_SIZE        32
  38
  39 /* Maximum number of slots available in RX ring */
  40 #define DPAA2_DQRR_RING_SIZE            16
  41 /* Maximum number of slots available in RX ring on LX2 */
  42 #define DPAA2_LX2_DQRR_RING_SIZE        32
  43
  44 /* EQCR shift to get EQCR size (2 >> 3) = 8 for LS2/LS2 */
  45 #define DPAA2_EQCR_SHIFT                3
  46 /* EQCR shift to get EQCR size for LX2 (2 >> 5) = 32 for LX2 */
  47 #define DPAA2_LX2_EQCR_SHIFT            5
  48
  49 /* Flag to determine an ordered queue mbuf */
  50 #define DPAA2_ENQUEUE_FLAG_ORP          (1ULL << 30)
  51 /* ORP ID shift and mask */
  52 #define DPAA2_EQCR_OPRID_SHIFT          16
  53 #define DPAA2_EQCR_OPRID_MASK           0x3FFF0000
  54 /* Sequence number shift and mask */
  55 #define DPAA2_EQCR_SEQNUM_SHIFT         0
  56 #define DPAA2_EQCR_SEQNUM_MASK          0x0000FFFF
  57
  58 #define DPAA2_SWP_CENA_REGION           0
  59 #define DPAA2_SWP_CINH_REGION           1
  60 #define DPAA2_SWP_CENA_MEM_REGION       2
  61
  62 #define MC_PORTAL_INDEX         0
  63 #define NUM_DPIO_REGIONS        2
  64 #define NUM_DQS_PER_QUEUE       2
  65
  66 /* Maximum release/acquire from QBMAN */
  67 #define DPAA2_MBUF_MAX_ACQ_REL  7
  68
  69 #define DPAA2_MEMPOOL_OPS_NAME          "dpaa2"
  70
  71 #define MAX_BPID 256
  72 #define DPAA2_MBUF_HW_ANNOTATION        64
  73 #define DPAA2_FD_PTA_SIZE               0
  74
  75 /* we will re-use the HEADROOM for annotation in RX */
  76 #define DPAA2_HW_BUF_RESERVE    0
  77 #define DPAA2_PACKET_LAYOUT_ALIGN       64 /*changing from 256 */
  78
  79 #define DPAA2_DPCI_MAX_QUEUES 2
  80
  81 struct dpaa2_queue;
  82
  83 struct eqresp_metadata {
  84         struct dpaa2_queue *dpaa2_q;
  85         struct rte_mempool *mp;
  86 };
  87
  88 struct dpaa2_dpio_dev {
  89         TAILQ_ENTRY(dpaa2_dpio_dev) next;
  90                 /**< Pointer to Next device instance */
  91         uint16_t index; /**< Index of a instance in the list */
  92         rte_atomic16_t ref_count;
  93                 /**< How many thread contexts are sharing this.*/
  94         uint16_t eqresp_ci;
  95         uint16_t eqresp_pi;
  96         struct qbman_result *eqresp;
  97         struct eqresp_metadata *eqresp_meta;
  98         struct fsl_mc_io *dpio; /** handle to DPIO portal object */
  99         uint16_t token;
 100         struct qbman_swp *sw_portal; /** SW portal object */
 101         const struct qbman_result *dqrr[4];
 102                 /**< DQRR Entry for this SW portal */
 103         void *mc_portal; /**< MC Portal for configuring this device */
 104         uintptr_t qbman_portal_ce_paddr;
 105                 /**< Physical address of Cache Enabled Area */
 106         uintptr_t ce_size; /**< Size of the CE region */
 107         uintptr_t qbman_portal_ci_paddr;
 108                 /**< Physical address of Cache Inhibit Area */
 109         uintptr_t ci_size; /**< Size of the CI region */
 110         struct rte_intr_handle intr_handle; /* Interrupt related info */
 111         int32_t epoll_fd; /**< File descriptor created for interrupt polling */
 112         int32_t hw_id; /**< An unique ID of this DPIO device instance */
 113 };
 114
 115 struct dpaa2_dpbp_dev {
 116         TAILQ_ENTRY(dpaa2_dpbp_dev) next;
 117                 /**< Pointer to Next device instance */
 118         struct fsl_mc_io dpbp;  /** handle to DPBP portal object */
 119         uint16_t token;
 120         rte_atomic16_t in_use;
 121         uint32_t dpbp_id; /*HW ID for DPBP object */
 122 };
 123
 124 struct queue_storage_info_t {
 125         struct qbman_result *dq_storage[NUM_DQS_PER_QUEUE];
 126         struct qbman_result *active_dqs;
 127         uint8_t active_dpio_id;
 128         uint8_t toggle;
 129         uint8_t last_num_pkts;
 130 };
 131
 132 struct dpaa2_queue;
 133
 134 typedef void (dpaa2_queue_cb_dqrr_t)(struct qbman_swp *swp,
 135                 const struct qbman_fd *fd,
 136                 const struct qbman_result *dq,
 137                 struct dpaa2_queue *rxq,
 138                 struct rte_event *ev);
 139
 140 typedef void (dpaa2_queue_cb_eqresp_free_t)(uint16_t eqresp_ci);
 141
 142 struct dpaa2_queue {
 143         struct rte_mempool *mb_pool; /**< mbuf pool to populate RX ring. */
 144         union {
 145                 struct rte_eth_dev_data *eth_data;
 146                 struct rte_cryptodev_data *crypto_data;
 147         };
 148         uint32_t fqid;          /*!< Unique ID of this queue */
 149         uint16_t flow_id;       /*!< To be used by DPAA2 frmework */
 150         uint8_t tc_index;       /*!< traffic class identifier */
 151         uint8_t cgid;           /*! < Congestion Group id for this queue */
 152         uint64_t rx_pkts;
 153         uint64_t tx_pkts;
 154         uint64_t err_pkts;
 155         union {
 156                 struct queue_storage_info_t *q_storage;
 157                 struct qbman_result *cscn;
 158         };
 159         struct rte_event ev;
 160         int32_t eventfd;        /*!< Event Fd of this queue */
 161         dpaa2_queue_cb_dqrr_t *cb;
 162         dpaa2_queue_cb_eqresp_free_t *cb_eqresp_free;
 163         struct dpaa2_bp_info *bp_array;
 164         /*to store tx_conf_queue corresponding to tx_queue*/
 165         struct dpaa2_queue *tx_conf_queue;
 166 };
 167
 168 struct swp_active_dqs {
 169         struct qbman_result *global_active_dqs;
 170         uint64_t reserved[7];
 171 };
 172
 173 #define NUM_MAX_SWP 64
 174
 175 extern struct swp_active_dqs rte_global_active_dqs_list[NUM_MAX_SWP];
 176
 177 struct dpaa2_dpci_dev {
 178         TAILQ_ENTRY(dpaa2_dpci_dev) next;
 179                 /**< Pointer to Next device instance */
 180         struct fsl_mc_io dpci;  /** handle to DPCI portal object */
 181         uint16_t token;
 182         rte_atomic16_t in_use;
 183         uint32_t dpci_id; /*HW ID for DPCI object */
 184         struct dpaa2_queue rx_queue[DPAA2_DPCI_MAX_QUEUES];
 185         struct dpaa2_queue tx_queue[DPAA2_DPCI_MAX_QUEUES];
 186 };
 187
 188 struct dpaa2_dpcon_dev {
 189         TAILQ_ENTRY(dpaa2_dpcon_dev) next;
 190         struct fsl_mc_io dpcon;
 191         uint16_t token;
 192         rte_atomic16_t in_use;
 193         uint32_t dpcon_id;
 194         uint16_t qbman_ch_id;
 195         uint8_t num_priorities;
 196         uint8_t channel_index;
 197 };
 198
 199 /*! Global MCP list */
 200 extern void *(*rte_mcp_ptr_list);
 201
 202 /* Refer to Table 7-3 in SEC BG */
 203 struct qbman_fle {
 204         uint32_t addr_lo;
 205         uint32_t addr_hi;
 206         uint32_t length;
 207         /* FMT must be 00, MSB is final bit  */
 208         uint32_t fin_bpid_offset;
 209         uint32_t frc;
 210         uint32_t reserved[3]; /* Not used currently */
 211 };
 212
 213 struct qbman_sge {
 214         uint32_t addr_lo;
 215         uint32_t addr_hi;
 216         uint32_t length;
 217         uint32_t fin_bpid_offset;
 218 };
 219
 220 /* There are three types of frames: Single, Scatter Gather and Frame Lists */
 221 enum qbman_fd_format {
 222         qbman_fd_single = 0,
 223         qbman_fd_list,
 224         qbman_fd_sg
 225 };
 226 /*Macros to define operations on FD*/
 227 #define DPAA2_SET_FD_ADDR(fd, addr) do {                        \
 228         (fd)->simple.addr_lo = lower_32_bits((size_t)(addr));   \
 229         (fd)->simple.addr_hi = upper_32_bits((uint64_t)(addr)); \
 230 } while (0)
 231 #define DPAA2_SET_FD_LEN(fd, length)    ((fd)->simple.len = length)
 232 #define DPAA2_SET_FD_BPID(fd, bpid)     ((fd)->simple.bpid_offset |= bpid)
 233 #define DPAA2_SET_ONLY_FD_BPID(fd, bpid) \
 234         ((fd)->simple.bpid_offset = bpid)
 235 #define DPAA2_SET_FD_IVP(fd)   (((fd)->simple.bpid_offset |= 0x00004000))
 236 #define DPAA2_SET_FD_OFFSET(fd, offset) \
 237         (((fd)->simple.bpid_offset |= (uint32_t)(offset) << 16))
 238 #define DPAA2_SET_FD_INTERNAL_JD(fd, len) \
 239         ((fd)->simple.frc = (0x80000000 | (len)))
 240 #define DPAA2_GET_FD_FRC_PARSE_SUM(fd)  \
 241                         ((uint16_t)(((fd)->simple.frc & 0xffff0000) >> 16))
 242 #define DPAA2_RESET_FD_FRC(fd)          ((fd)->simple.frc = 0)
 243 #define DPAA2_SET_FD_FRC(fd, _frc)      ((fd)->simple.frc = _frc)
 244 #define DPAA2_RESET_FD_CTRL(fd)  ((fd)->simple.ctrl = 0)
 245
 246 #define DPAA2_SET_FD_ASAL(fd, asal)     ((fd)->simple.ctrl |= (asal << 16))
 247
 248 #define DPAA2_RESET_FD_FLC(fd)  do {    \
 249         (fd)->simple.flc_lo = 0;        \
 250         (fd)->simple.flc_hi = 0;        \
 251 } while (0)
 252
 253 #define DPAA2_SET_FD_FLC(fd, addr)      do { \
 254         (fd)->simple.flc_lo = lower_32_bits((size_t)(addr));    \
 255         (fd)->simple.flc_hi = upper_32_bits((uint64_t)(addr));  \
 256 } while (0)
 257 #define DPAA2_SET_FLE_INTERNAL_JD(fle, len) ((fle)->frc = (0x80000000 | (len)))
 258 #define DPAA2_GET_FLE_ADDR(fle)                                 \
 259         (size_t)((((uint64_t)((fle)->addr_hi)) << 32) + (fle)->addr_lo)
 260 #define DPAA2_SET_FLE_ADDR(fle, addr) do { \
 261         (fle)->addr_lo = lower_32_bits((size_t)addr);           \
 262         (fle)->addr_hi = upper_32_bits((uint64_t)addr);         \
 263 } while (0)
 264 #define DPAA2_GET_FLE_CTXT(fle)                                 \
 265         ((((uint64_t)((fle)->reserved[1])) << 32) + (fle)->reserved[0])
 266 #define DPAA2_FLE_SAVE_CTXT(fle, addr) do { \
 267         (fle)->reserved[0] = lower_32_bits((size_t)addr);       \
 268         (fle)->reserved[1] = upper_32_bits((uint64_t)addr);     \
 269 } while (0)
 270 #define DPAA2_SET_FLE_OFFSET(fle, offset) \
 271         ((fle)->fin_bpid_offset |= (uint32_t)(offset) << 16)
 272 #define DPAA2_SET_FLE_LEN(fle, len)    ((fle)->length = len)
 273 #define DPAA2_SET_FLE_BPID(fle, bpid) ((fle)->fin_bpid_offset |= (size_t)bpid)
 274 #define DPAA2_GET_FLE_BPID(fle) ((fle)->fin_bpid_offset & 0x000000ff)
 275 #define DPAA2_SET_FLE_FIN(fle)  ((fle)->fin_bpid_offset |= 1 << 31)
 276 #define DPAA2_SET_FLE_IVP(fle)   (((fle)->fin_bpid_offset |= 0x00004000))
 277 #define DPAA2_SET_FLE_BMT(fle)   (((fle)->fin_bpid_offset |= 0x00008000))
 278 #define DPAA2_SET_FD_COMPOUND_FMT(fd)   \
 279         ((fd)->simple.bpid_offset |= (uint32_t)1 << 28)
 280 #define DPAA2_GET_FD_ADDR(fd)   \
 281 (((((uint64_t)((fd)->simple.addr_hi)) << 32) + (fd)->simple.addr_lo))
 282
 283 #define DPAA2_GET_FD_LEN(fd)    ((fd)->simple.len)
 284 #define DPAA2_GET_FD_BPID(fd)   (((fd)->simple.bpid_offset & 0x00003FFF))
 285 #define DPAA2_GET_FD_IVP(fd)   (((fd)->simple.bpid_offset & 0x00004000) >> 14)
 286 #define DPAA2_GET_FD_OFFSET(fd) (((fd)->simple.bpid_offset & 0x0FFF0000) >> 16)
 287 #define DPAA2_GET_FD_FRC(fd)   ((fd)->simple.frc)
 288 #define DPAA2_GET_FD_FLC(fd) \
 289         (((uint64_t)((fd)->simple.flc_hi) << 32) + (fd)->simple.flc_lo)
 290 #define DPAA2_GET_FD_ERR(fd)   ((fd)->simple.bpid_offset & 0x000000FF)
 291 #define DPAA2_GET_FLE_OFFSET(fle) (((fle)->fin_bpid_offset & 0x0FFF0000) >> 16)
 292 #define DPAA2_SET_FLE_SG_EXT(fle) ((fle)->fin_bpid_offset |= (uint64_t)1 << 29)
 293 #define DPAA2_IS_SET_FLE_SG_EXT(fle)    \
 294         (((fle)->fin_bpid_offset & ((uint64_t)1 << 29)) ? 1 : 0)
 295
 296 #define DPAA2_INLINE_MBUF_FROM_BUF(buf, meta_data_size) \
 297         ((struct rte_mbuf *)((size_t)(buf) - (meta_data_size)))
 298
 299 #define DPAA2_ASAL_VAL (DPAA2_MBUF_HW_ANNOTATION / 64)
 300
 301 #define DPAA2_FD_SET_FORMAT(fd, format) do {                            \
 302                 (fd)->simple.bpid_offset &= 0xCFFFFFFF;                 \
 303                 (fd)->simple.bpid_offset |= (uint32_t)format << 28;     \
 304 } while (0)
 305 #define DPAA2_FD_GET_FORMAT(fd) (((fd)->simple.bpid_offset >> 28) & 0x3)
 306
 307 #define DPAA2_SG_SET_FINAL(sg, fin)     do {                            \
 308                 (sg)->fin_bpid_offset &= 0x7FFFFFFF;                    \
 309                 (sg)->fin_bpid_offset |= (uint32_t)fin << 31;           \
 310 } while (0)
 311 #define DPAA2_SG_IS_FINAL(sg) (!!((sg)->fin_bpid_offset >> 31))
 312 /* Only Enqueue Error responses will be
 313  * pushed on FQID_ERR of Enqueue FQ
 314  */
 315 #define DPAA2_EQ_RESP_ERR_FQ            0
 316 /* All Enqueue responses will be pushed on address
 317  * set with qbman_eq_desc_set_response
 318  */
 319 #define DPAA2_EQ_RESP_ALWAYS            1
 320
 321 /* Various structures representing contiguous memory maps */
 322 struct dpaa2_memseg {
 323         TAILQ_ENTRY(dpaa2_memseg) next;
 324         char *vaddr;
 325         rte_iova_t iova;
 326         size_t len;
 327 };
 328
 329 TAILQ_HEAD(dpaa2_memseg_list, dpaa2_memseg);
 330 extern struct dpaa2_memseg_list rte_dpaa2_memsegs;
 331
 332 #ifdef RTE_LIBRTE_DPAA2_USE_PHYS_IOVA
 333 extern uint8_t dpaa2_virt_mode;
 334 static void *dpaa2_mem_ptov(phys_addr_t paddr) __attribute__((unused));
 335
 336 static void *dpaa2_mem_ptov(phys_addr_t paddr)
 337 {
 338         void *va;
 339
 340         if (dpaa2_virt_mode)
 341                 return (void *)(size_t)paddr;
 342
 343         va = (void *)dpaax_iova_table_get_va(paddr);
 344         if (likely(va != NULL))
 345                 return va;
 346
 347         /* If not, Fallback to full memseg list searching */
 348         va = rte_mem_iova2virt(paddr);
 349
 350         return va;
 351 }
 352
 353 static phys_addr_t dpaa2_mem_vtop(uint64_t vaddr) __attribute__((unused));
 354
 355 static phys_addr_t dpaa2_mem_vtop(uint64_t vaddr)
 356 {
 357         const struct rte_memseg *memseg;
 358
 359         if (dpaa2_virt_mode)
 360                 return vaddr;
 361
 362         memseg = rte_mem_virt2memseg((void *)(uintptr_t)vaddr, NULL);
 363         if (memseg)
 364                 return memseg->phys_addr + RTE_PTR_DIFF(vaddr, memseg->addr);
 365         return (size_t)NULL;
 366 }
 367
 368 /**
 369  * When we are using Physical addresses as IO Virtual Addresses,
 370  * Need to call conversion routines dpaa2_mem_vtop & dpaa2_mem_ptov
 371  * wherever required.
 372  * These routines are called with help of below MACRO's
 373  */
 374
 375 #define DPAA2_MBUF_VADDR_TO_IOVA(mbuf) ((mbuf)->buf_iova)
 376
 377 /**
 378  * macro to convert Virtual address to IOVA
 379  */
 380 #define DPAA2_VADDR_TO_IOVA(_vaddr) dpaa2_mem_vtop((size_t)(_vaddr))
 381
 382 /**
 383  * macro to convert IOVA to Virtual address
 384  */
 385 #define DPAA2_IOVA_TO_VADDR(_iova) dpaa2_mem_ptov((size_t)(_iova))
 386
 387 /**
 388  * macro to convert modify the memory containing IOVA to Virtual address
 389  */
 390 #define DPAA2_MODIFY_IOVA_TO_VADDR(_mem, _type) \
 391         {_mem = (_type)(dpaa2_mem_ptov((size_t)(_mem))); }
 392
 393 #else   /* RTE_LIBRTE_DPAA2_USE_PHYS_IOVA */
 394
 395 #define DPAA2_MBUF_VADDR_TO_IOVA(mbuf) ((mbuf)->buf_addr)
 396 #define DPAA2_VADDR_TO_IOVA(_vaddr) (_vaddr)
 397 #define DPAA2_IOVA_TO_VADDR(_iova) (_iova)
 398 #define DPAA2_MODIFY_IOVA_TO_VADDR(_mem, _type)
 399
 400 #endif /* RTE_LIBRTE_DPAA2_USE_PHYS_IOVA */
 401
 402 static inline
 403 int check_swp_active_dqs(uint16_t dpio_index)
 404 {
 405         if (rte_global_active_dqs_list[dpio_index].global_active_dqs != NULL)
 406                 return 1;
 407         return 0;
 408 }
 409
 410 static inline
 411 void clear_swp_active_dqs(uint16_t dpio_index)
 412 {
 413         rte_global_active_dqs_list[dpio_index].global_active_dqs = NULL;
 414 }
 415
 416 static inline
 417 struct qbman_result *get_swp_active_dqs(uint16_t dpio_index)
 418 {
 419         return rte_global_active_dqs_list[dpio_index].global_active_dqs;
 420 }
 421
 422 static inline
 423 void set_swp_active_dqs(uint16_t dpio_index, struct qbman_result *dqs)
 424 {
 425         rte_global_active_dqs_list[dpio_index].global_active_dqs = dqs;
 426 }
 427 struct dpaa2_dpbp_dev *dpaa2_alloc_dpbp_dev(void);
 428 void dpaa2_free_dpbp_dev(struct dpaa2_dpbp_dev *dpbp);
 429 int dpaa2_dpbp_supported(void);
 430
 431 struct dpaa2_dpci_dev *rte_dpaa2_alloc_dpci_dev(void);
 432 void rte_dpaa2_free_dpci_dev(struct dpaa2_dpci_dev *dpci);
 433
 434 #endif