drivers/common/cnxk/roc_mbox.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2021 Marvell.
   3  */
   4
   5 #ifndef __ROC_MBOX_H__
   6 #define __ROC_MBOX_H__
   7
   8 #include <errno.h>
   9 #include <stdbool.h>
  10 #include <stdint.h>
  11
  12 /* Device memory does not support unaligned access, instruct compiler to
  13  * not optimize the memory access when working with mailbox memory.
  14  */
  15 #define __io volatile
  16
  17 /* Header which precedes all mbox messages */
  18 struct mbox_hdr {
  19         uint64_t __io msg_size; /* Total msgs size embedded */
  20         uint16_t __io num_msgs; /* No of msgs embedded */
  21 };
  22
  23 /* Header which precedes every msg and is also part of it */
  24 struct mbox_msghdr {
  25         uint16_t __io pcifunc; /* Who's sending this msg */
  26         uint16_t __io id;      /* Mbox message ID */
  27 #define MBOX_REQ_SIG (0xdead)
  28 #define MBOX_RSP_SIG (0xbeef)
  29         /* Signature, for validating corrupted msgs */
  30         uint16_t __io sig;
  31 #define MBOX_VERSION (0x000b)
  32         /* Version of msg's structure for this ID */
  33         uint16_t __io ver;
  34         /* Offset of next msg within mailbox region */
  35         uint16_t __io next_msgoff;
  36         int __io rc; /* Msg processed response code */
  37 };
  38
  39 /* Mailbox message types */
  40 #define MBOX_MSG_MASK    0xFFFF
  41 #define MBOX_MSG_INVALID 0xFFFE
  42 #define MBOX_MSG_MAX     0xFFFF
  43
  44 #define MBOX_MESSAGES                                                          \
  45         /* Generic mbox IDs (range 0x000 - 0x1FF) */                           \
  46         M(READY, 0x001, ready, msg_req, ready_msg_rsp)                         \
  47         M(ATTACH_RESOURCES, 0x002, attach_resources, rsrc_attach_req, msg_rsp) \
  48         M(DETACH_RESOURCES, 0x003, detach_resources, rsrc_detach_req, msg_rsp) \
  49         M(FREE_RSRC_CNT, 0x004, free_rsrc_cnt, msg_req, free_rsrcs_rsp)        \
  50         M(MSIX_OFFSET, 0x005, msix_offset, msg_req, msix_offset_rsp)           \
  51         M(VF_FLR, 0x006, vf_flr, msg_req, msg_rsp)                             \
  52         M(PTP_OP, 0x007, ptp_op, ptp_req, ptp_rsp)                             \
  53         M(GET_HW_CAP, 0x008, get_hw_cap, msg_req, get_hw_cap_rsp)              \
  54         M(NDC_SYNC_OP, 0x009, ndc_sync_op, ndc_sync_op, msg_rsp)               \
  55         M(LMTST_TBL_SETUP, 0x00a, lmtst_tbl_setup, lmtst_tbl_setup_req,        \
  56           msg_rsp)                                                             \
  57         /* CGX mbox IDs (range 0x200 - 0x3FF) */                               \
  58         M(CGX_START_RXTX, 0x200, cgx_start_rxtx, msg_req, msg_rsp)             \
  59         M(CGX_STOP_RXTX, 0x201, cgx_stop_rxtx, msg_req, msg_rsp)               \
  60         M(CGX_STATS, 0x202, cgx_stats, msg_req, cgx_stats_rsp)                 \
  61         M(CGX_MAC_ADDR_SET, 0x203, cgx_mac_addr_set, cgx_mac_addr_set_or_get,  \
  62           cgx_mac_addr_set_or_get)                                             \
  63         M(CGX_MAC_ADDR_GET, 0x204, cgx_mac_addr_get, cgx_mac_addr_set_or_get,  \
  64           cgx_mac_addr_set_or_get)                                             \
  65         M(CGX_PROMISC_ENABLE, 0x205, cgx_promisc_enable, msg_req, msg_rsp)     \
  66         M(CGX_PROMISC_DISABLE, 0x206, cgx_promisc_disable, msg_req, msg_rsp)   \
  67         M(CGX_START_LINKEVENTS, 0x207, cgx_start_linkevents, msg_req, msg_rsp) \
  68         M(CGX_STOP_LINKEVENTS, 0x208, cgx_stop_linkevents, msg_req, msg_rsp)   \
  69         M(CGX_GET_LINKINFO, 0x209, cgx_get_linkinfo, msg_req,                  \
  70           cgx_link_info_msg)                                                   \
  71         M(CGX_INTLBK_ENABLE, 0x20A, cgx_intlbk_enable, msg_req, msg_rsp)       \
  72         M(CGX_INTLBK_DISABLE, 0x20B, cgx_intlbk_disable, msg_req, msg_rsp)     \
  73         M(CGX_PTP_RX_ENABLE, 0x20C, cgx_ptp_rx_enable, msg_req, msg_rsp)       \
  74         M(CGX_PTP_RX_DISABLE, 0x20D, cgx_ptp_rx_disable, msg_req, msg_rsp)     \
  75         M(CGX_CFG_PAUSE_FRM, 0x20E, cgx_cfg_pause_frm, cgx_pause_frm_cfg,      \
  76           cgx_pause_frm_cfg)                                                   \
  77         M(CGX_FW_DATA_GET, 0x20F, cgx_get_aux_link_info, msg_req, cgx_fw_data) \
  78         M(CGX_FEC_SET, 0x210, cgx_set_fec_param, fec_mode, fec_mode)           \
  79         M(CGX_MAC_ADDR_ADD, 0x211, cgx_mac_addr_add, cgx_mac_addr_add_req,     \
  80           cgx_mac_addr_add_rsp)                                                \
  81         M(CGX_MAC_ADDR_DEL, 0x212, cgx_mac_addr_del, cgx_mac_addr_del_req,     \
  82           msg_rsp)                                                             \
  83         M(CGX_MAC_MAX_ENTRIES_GET, 0x213, cgx_mac_max_entries_get, msg_req,    \
  84           cgx_max_dmac_entries_get_rsp)                                        \
  85         M(CGX_SET_LINK_STATE, 0x214, cgx_set_link_state,                       \
  86           cgx_set_link_state_msg, msg_rsp)                                     \
  87         M(CGX_GET_PHY_MOD_TYPE, 0x215, cgx_get_phy_mod_type, msg_req,          \
  88           cgx_phy_mod_type)                                                    \
  89         M(CGX_SET_PHY_MOD_TYPE, 0x216, cgx_set_phy_mod_type, cgx_phy_mod_type, \
  90           msg_rsp)                                                             \
  91         M(CGX_FEC_STATS, 0x217, cgx_fec_stats, msg_req, cgx_fec_stats_rsp)     \
  92         M(CGX_SET_LINK_MODE, 0x218, cgx_set_link_mode, cgx_set_link_mode_req,  \
  93           cgx_set_link_mode_rsp)                                               \
  94         M(CGX_GET_PHY_FEC_STATS, 0x219, cgx_get_phy_fec_stats, msg_req,        \
  95           msg_rsp)                                                             \
  96         M(CGX_STATS_RST, 0x21A, cgx_stats_rst, msg_req, msg_rsp)               \
  97         M(RPM_STATS, 0x21C, rpm_stats, msg_req, rpm_stats_rsp)                 \
  98         /* NPA mbox IDs (range 0x400 - 0x5FF) */                               \
  99         M(NPA_LF_ALLOC, 0x400, npa_lf_alloc, npa_lf_alloc_req,                 \
 100           npa_lf_alloc_rsp)                                                    \
 101         M(NPA_LF_FREE, 0x401, npa_lf_free, msg_req, msg_rsp)                   \
 102         M(NPA_AQ_ENQ, 0x402, npa_aq_enq, npa_aq_enq_req, npa_aq_enq_rsp)       \
 103         M(NPA_HWCTX_DISABLE, 0x403, npa_hwctx_disable, hwctx_disable_req,      \
 104           msg_rsp)                                                             \
 105         /* SSO/SSOW mbox IDs (range 0x600 - 0x7FF) */                          \
 106         M(SSO_LF_ALLOC, 0x600, sso_lf_alloc, sso_lf_alloc_req,                 \
 107           sso_lf_alloc_rsp)                                                    \
 108         M(SSO_LF_FREE, 0x601, sso_lf_free, sso_lf_free_req, msg_rsp)           \
 109         M(SSOW_LF_ALLOC, 0x602, ssow_lf_alloc, ssow_lf_alloc_req, msg_rsp)     \
 110         M(SSOW_LF_FREE, 0x603, ssow_lf_free, ssow_lf_free_req, msg_rsp)        \
 111         M(SSO_HW_SETCONFIG, 0x604, sso_hw_setconfig, sso_hw_setconfig,         \
 112           msg_rsp)                                                             \
 113         M(SSO_GRP_SET_PRIORITY, 0x605, sso_grp_set_priority, sso_grp_priority, \
 114           msg_rsp)                                                             \
 115         M(SSO_GRP_GET_PRIORITY, 0x606, sso_grp_get_priority, sso_info_req,     \
 116           sso_grp_priority)                                                    \
 117         M(SSO_WS_CACHE_INV, 0x607, sso_ws_cache_inv, msg_req, msg_rsp)         \
 118         M(SSO_GRP_QOS_CONFIG, 0x608, sso_grp_qos_config, sso_grp_qos_cfg,      \
 119           msg_rsp)                                                             \
 120         M(SSO_GRP_GET_STATS, 0x609, sso_grp_get_stats, sso_info_req,           \
 121           sso_grp_stats)                                                       \
 122         M(SSO_HWS_GET_STATS, 0x610, sso_hws_get_stats, sso_info_req,           \
 123           sso_hws_stats)                                                       \
 124         M(SSO_HW_RELEASE_XAQ, 0x611, sso_hw_release_xaq_aura,                  \
 125           sso_hw_xaq_release, msg_rsp)                                         \
 126         /* TIM mbox IDs (range 0x800 - 0x9FF) */                               \
 127         M(TIM_LF_ALLOC, 0x800, tim_lf_alloc, tim_lf_alloc_req,                 \
 128           tim_lf_alloc_rsp)                                                    \
 129         M(TIM_LF_FREE, 0x801, tim_lf_free, tim_ring_req, msg_rsp)              \
 130         M(TIM_CONFIG_RING, 0x802, tim_config_ring, tim_config_req, msg_rsp)    \
 131         M(TIM_ENABLE_RING, 0x803, tim_enable_ring, tim_ring_req,               \
 132           tim_enable_rsp)                                                      \
 133         M(TIM_DISABLE_RING, 0x804, tim_disable_ring, tim_ring_req, msg_rsp)    \
 134         /* CPT mbox IDs (range 0xA00 - 0xBFF) */                               \
 135         M(CPT_LF_ALLOC, 0xA00, cpt_lf_alloc, cpt_lf_alloc_req_msg, msg_rsp)    \
 136         M(CPT_LF_FREE, 0xA01, cpt_lf_free, msg_req, msg_rsp)                   \
 137         M(CPT_RD_WR_REGISTER, 0xA02, cpt_rd_wr_register, cpt_rd_wr_reg_msg,    \
 138           cpt_rd_wr_reg_msg)                                                   \
 139         M(CPT_SET_CRYPTO_GRP, 0xA03, cpt_set_crypto_grp,                       \
 140           cpt_set_crypto_grp_req_msg, msg_rsp)                                 \
 141         M(CPT_INLINE_IPSEC_CFG, 0xA04, cpt_inline_ipsec_cfg,                   \
 142           cpt_inline_ipsec_cfg_msg, msg_rsp)                                   \
 143         M(CPT_STATS, 0xA05, cpt_sts_get, cpt_sts_req, cpt_sts_rsp)             \
 144         M(CPT_RXC_TIME_CFG, 0xA06, cpt_rxc_time_cfg, cpt_rxc_time_cfg_req,     \
 145           msg_rsp)                                                             \
 146         M(CPT_RX_INLINE_LF_CFG, 0xBFE, cpt_rx_inline_lf_cfg,                   \
 147           cpt_rx_inline_lf_cfg_msg, msg_rsp)                                   \
 148         M(CPT_GET_CAPS, 0xBFD, cpt_caps_get, msg_req, cpt_caps_rsp_msg)        \
 149         M(CPT_GET_ENG_GRP, 0xBFF, cpt_eng_grp_get, cpt_eng_grp_req,            \
 150           cpt_eng_grp_rsp)                                                     \
 151         /* SDP mbox IDs (range 0x1000 - 0x11FF) */                             \
 152         M(SET_SDP_CHAN_INFO, 0x1000, set_sdp_chan_info, sdp_chan_info_msg,     \
 153           msg_rsp)                                                             \
 154         /* NPC mbox IDs (range 0x6000 - 0x7FFF) */                             \
 155         M(NPC_MCAM_ALLOC_ENTRY, 0x6000, npc_mcam_alloc_entry,                  \
 156           npc_mcam_alloc_entry_req, npc_mcam_alloc_entry_rsp)                  \
 157         M(NPC_MCAM_FREE_ENTRY, 0x6001, npc_mcam_free_entry,                    \
 158           npc_mcam_free_entry_req, msg_rsp)                                    \
 159         M(NPC_MCAM_WRITE_ENTRY, 0x6002, npc_mcam_write_entry,                  \
 160           npc_mcam_write_entry_req, msg_rsp)                                   \
 161         M(NPC_MCAM_ENA_ENTRY, 0x6003, npc_mcam_ena_entry,                      \
 162           npc_mcam_ena_dis_entry_req, msg_rsp)                                 \
 163         M(NPC_MCAM_DIS_ENTRY, 0x6004, npc_mcam_dis_entry,                      \
 164           npc_mcam_ena_dis_entry_req, msg_rsp)                                 \
 165         M(NPC_MCAM_SHIFT_ENTRY, 0x6005, npc_mcam_shift_entry,                  \
 166           npc_mcam_shift_entry_req, npc_mcam_shift_entry_rsp)                  \
 167         M(NPC_MCAM_ALLOC_COUNTER, 0x6006, npc_mcam_alloc_counter,              \
 168           npc_mcam_alloc_counter_req, npc_mcam_alloc_counter_rsp)              \
 169         M(NPC_MCAM_FREE_COUNTER, 0x6007, npc_mcam_free_counter,                \
 170           npc_mcam_oper_counter_req, msg_rsp)                                  \
 171         M(NPC_MCAM_UNMAP_COUNTER, 0x6008, npc_mcam_unmap_counter,              \
 172           npc_mcam_unmap_counter_req, msg_rsp)                                 \
 173         M(NPC_MCAM_CLEAR_COUNTER, 0x6009, npc_mcam_clear_counter,              \
 174           npc_mcam_oper_counter_req, msg_rsp)                                  \
 175         M(NPC_MCAM_COUNTER_STATS, 0x600a, npc_mcam_counter_stats,              \
 176           npc_mcam_oper_counter_req, npc_mcam_oper_counter_rsp)                \
 177         M(NPC_MCAM_ALLOC_AND_WRITE_ENTRY, 0x600b,                              \
 178           npc_mcam_alloc_and_write_entry, npc_mcam_alloc_and_write_entry_req,  \
 179           npc_mcam_alloc_and_write_entry_rsp)                                  \
 180         M(NPC_GET_KEX_CFG, 0x600c, npc_get_kex_cfg, msg_req,                   \
 181           npc_get_kex_cfg_rsp)                                                 \
 182         M(NPC_INSTALL_FLOW, 0x600d, npc_install_flow, npc_install_flow_req,    \
 183           npc_install_flow_rsp)                                                \
 184         M(NPC_DELETE_FLOW, 0x600e, npc_delete_flow, npc_delete_flow_req,       \
 185           msg_rsp)                                                             \
 186         M(NPC_MCAM_READ_ENTRY, 0x600f, npc_mcam_read_entry,                    \
 187           npc_mcam_read_entry_req, npc_mcam_read_entry_rsp)                    \
 188         M(NPC_SET_PKIND, 0x6010, npc_set_pkind, npc_set_pkind, msg_rsp)        \
 189         M(NPC_MCAM_READ_BASE_RULE, 0x6011, npc_read_base_steer_rule, msg_req,  \
 190           npc_mcam_read_base_rule_rsp)                                         \
 191         M(NPC_MCAM_GET_STATS, 0x6012, npc_mcam_entry_stats,                    \
 192           npc_mcam_get_stats_req, npc_mcam_get_stats_rsp)                      \
 193         /* NIX mbox IDs (range 0x8000 - 0xFFFF) */                             \
 194         M(NIX_LF_ALLOC, 0x8000, nix_lf_alloc, nix_lf_alloc_req,                \
 195           nix_lf_alloc_rsp)                                                    \
 196         M(NIX_LF_FREE, 0x8001, nix_lf_free, nix_lf_free_req, msg_rsp)          \
 197         M(NIX_AQ_ENQ, 0x8002, nix_aq_enq, nix_aq_enq_req, nix_aq_enq_rsp)      \
 198         M(NIX_HWCTX_DISABLE, 0x8003, nix_hwctx_disable, hwctx_disable_req,     \
 199           msg_rsp)                                                             \
 200         M(NIX_TXSCH_ALLOC, 0x8004, nix_txsch_alloc, nix_txsch_alloc_req,       \
 201           nix_txsch_alloc_rsp)                                                 \
 202         M(NIX_TXSCH_FREE, 0x8005, nix_txsch_free, nix_txsch_free_req, msg_rsp) \
 203         M(NIX_TXSCHQ_CFG, 0x8006, nix_txschq_cfg, nix_txschq_config,           \
 204           nix_txschq_config)                                                   \
 205         M(NIX_STATS_RST, 0x8007, nix_stats_rst, msg_req, msg_rsp)              \
 206         M(NIX_VTAG_CFG, 0x8008, nix_vtag_cfg, nix_vtag_config, msg_rsp)        \
 207         M(NIX_RSS_FLOWKEY_CFG, 0x8009, nix_rss_flowkey_cfg,                    \
 208           nix_rss_flowkey_cfg, nix_rss_flowkey_cfg_rsp)                        \
 209         M(NIX_SET_MAC_ADDR, 0x800a, nix_set_mac_addr, nix_set_mac_addr,        \
 210           msg_rsp)                                                             \
 211         M(NIX_SET_RX_MODE, 0x800b, nix_set_rx_mode, nix_rx_mode, msg_rsp)      \
 212         M(NIX_SET_HW_FRS, 0x800c, nix_set_hw_frs, nix_frs_cfg, msg_rsp)        \
 213         M(NIX_LF_START_RX, 0x800d, nix_lf_start_rx, msg_req, msg_rsp)          \
 214         M(NIX_LF_STOP_RX, 0x800e, nix_lf_stop_rx, msg_req, msg_rsp)            \
 215         M(NIX_MARK_FORMAT_CFG, 0x800f, nix_mark_format_cfg,                    \
 216           nix_mark_format_cfg, nix_mark_format_cfg_rsp)                        \
 217         M(NIX_SET_RX_CFG, 0x8010, nix_set_rx_cfg, nix_rx_cfg, msg_rsp)         \
 218         M(NIX_LSO_FORMAT_CFG, 0x8011, nix_lso_format_cfg, nix_lso_format_cfg,  \
 219           nix_lso_format_cfg_rsp)                                              \
 220         M(NIX_LF_PTP_TX_ENABLE, 0x8013, nix_lf_ptp_tx_enable, msg_req,         \
 221           msg_rsp)                                                             \
 222         M(NIX_LF_PTP_TX_DISABLE, 0x8014, nix_lf_ptp_tx_disable, msg_req,       \
 223           msg_rsp)                                                             \
 224         M(NIX_SET_VLAN_TPID, 0x8015, nix_set_vlan_tpid, nix_set_vlan_tpid,     \
 225           msg_rsp)                                                             \
 226         M(NIX_BP_ENABLE, 0x8016, nix_bp_enable, nix_bp_cfg_req,                \
 227           nix_bp_cfg_rsp)                                                      \
 228         M(NIX_BP_DISABLE, 0x8017, nix_bp_disable, nix_bp_cfg_req, msg_rsp)     \
 229         M(NIX_GET_MAC_ADDR, 0x8018, nix_get_mac_addr, msg_req,                 \
 230           nix_get_mac_addr_rsp)                                                \
 231         M(NIX_INLINE_IPSEC_CFG, 0x8019, nix_inline_ipsec_cfg,                  \
 232           nix_inline_ipsec_cfg, msg_rsp)                                       \
 233         M(NIX_INLINE_IPSEC_LF_CFG, 0x801a, nix_inline_ipsec_lf_cfg,            \
 234           nix_inline_ipsec_lf_cfg, msg_rsp)                                    \
 235         M(NIX_CN10K_AQ_ENQ, 0x801b, nix_cn10k_aq_enq, nix_cn10k_aq_enq_req,    \
 236           nix_cn10k_aq_enq_rsp)                                                \
 237         M(NIX_GET_HW_INFO, 0x801c, nix_get_hw_info, msg_req, nix_hw_info)      \
 238         M(NIX_BANDPROF_ALLOC, 0x801d, nix_bandprof_alloc,                      \
 239           nix_bandprof_alloc_req, nix_bandprof_alloc_rsp)                      \
 240         M(NIX_BANDPROF_FREE, 0x801e, nix_bandprof_free, nix_bandprof_free_req, \
 241           msg_rsp)
 242
 243 /* Messages initiated by AF (range 0xC00 - 0xDFF) */
 244 #define MBOX_UP_CGX_MESSAGES                                                   \
 245         M(CGX_LINK_EVENT, 0xC00, cgx_link_event, cgx_link_info_msg, msg_rsp)   \
 246         M(CGX_PTP_RX_INFO, 0xC01, cgx_ptp_rx_info, cgx_ptp_rx_info_msg, msg_rsp)
 247
 248 enum {
 249 #define M(_name, _id, _1, _2, _3) MBOX_MSG_##_name = _id,
 250         MBOX_MESSAGES MBOX_UP_CGX_MESSAGES
 251 #undef M
 252 };
 253
 254 /* Mailbox message formats */
 255
 256 #define RVU_DEFAULT_PF_FUNC 0xFFFF
 257
 258 /* Generic request msg used for those mbox messages which
 259  * don't send any data in the request.
 260  */
 261 struct msg_req {
 262         struct mbox_msghdr hdr;
 263 };
 264
 265 /* Generic response msg used a ack or response for those mbox
 266  * messages which does not have a specific rsp msg format.
 267  */
 268 struct msg_rsp {
 269         struct mbox_msghdr hdr;
 270 };
 271
 272 /* RVU mailbox error codes
 273  * Range 256 - 300.
 274  */
 275 enum rvu_af_status {
 276         RVU_INVALID_VF_ID = -256,
 277 };
 278
 279 struct ready_msg_rsp {
 280         struct mbox_msghdr hdr;
 281         uint16_t __io sclk_freq; /* SCLK frequency */
 282         uint16_t __io rclk_freq; /* RCLK frequency */
 283 };
 284
 285 enum npc_pkind_type {
 286         NPC_RX_CUSTOM_PRE_L2_PKIND = 55ULL,
 287         NPC_RX_VLAN_EXDSA_PKIND = 56ULL,
 288         NPC_RX_CHLEN24B_PKIND,
 289         NPC_RX_CPT_HDR_PKIND,
 290         NPC_RX_CHLEN90B_PKIND,
 291         NPC_TX_HIGIG_PKIND,
 292         NPC_RX_HIGIG_PKIND,
 293         NPC_RX_EXDSA_PKIND,
 294         NPC_RX_EDSA_PKIND,
 295         NPC_TX_DEF_PKIND,
 296 };
 297
 298 /* Struct to set pkind */
 299 struct npc_set_pkind {
 300         struct mbox_msghdr hdr;
 301 #define ROC_PRIV_FLAGS_DEFAULT    BIT_ULL(0)
 302 #define ROC_PRIV_FLAGS_EDSA       BIT_ULL(1)
 303 #define ROC_PRIV_FLAGS_HIGIG      BIT_ULL(2)
 304 #define ROC_PRIV_FLAGS_LEN_90B    BIT_ULL(3)
 305 #define ROC_PRIV_FLAGS_EXDSA      BIT_ULL(4)
 306 #define ROC_PRIV_FLAGS_VLAN_EXDSA BIT_ULL(5)
 307 #define ROC_PRIV_FLAGS_CUSTOM     BIT_ULL(63)
 308         uint64_t __io mode;
 309 #define PKIND_TX BIT_ULL(0)
 310 #define PKIND_RX BIT_ULL(1)
 311         uint8_t __io dir;
 312         uint8_t __io pkind; /* valid only in case custom flag */
 313         uint8_t __io var_len_off;
 314         /* Offset of custom header length field.
 315          * Valid only for pkind NPC_RX_CUSTOM_PRE_L2_PKIND
 316          */
 317         uint8_t __io var_len_off_mask; /* Mask for length with in offset */
 318         uint8_t __io shift_dir;
 319         /* Shift direction to get length of the
 320          * header at var_len_off
 321          */
 322 };
 323
 324 /* Structure for requesting resource provisioning.
 325  * 'modify' flag to be used when either requesting more
 326  * or to detach partial of a certain resource type.
 327  * Rest of the fields specify how many of what type to
 328  * be attached.
 329  * To request LFs from two blocks of same type this mailbox
 330  * can be sent twice as below:
 331  *      struct rsrc_attach *attach;
 332  *       .. Allocate memory for message ..
 333  *       attach->cptlfs = 3; <3 LFs from CPT0>
 334  *       .. Send message ..
 335  *       .. Allocate memory for message ..
 336  *       attach->modify = 1;
 337  *       attach->cpt_blkaddr = BLKADDR_CPT1;
 338  *       attach->cptlfs = 2; <2 LFs from CPT1>
 339  *       .. Send message ..
 340  */
 341 struct rsrc_attach_req {
 342         struct mbox_msghdr hdr;
 343         uint8_t __io modify : 1;
 344         uint8_t __io npalf : 1;
 345         uint8_t __io nixlf : 1;
 346         uint16_t __io sso;
 347         uint16_t __io ssow;
 348         uint16_t __io timlfs;
 349         uint16_t __io cptlfs;
 350         uint16_t __io reelfs;
 351         /* BLKADDR_CPT0/BLKADDR_CPT1 or 0 for BLKADDR_CPT0 */
 352         int __io cpt_blkaddr;
 353         /* BLKADDR_REE0/BLKADDR_REE1 or 0 for BLKADDR_REE0 */
 354         int __io ree_blkaddr;
 355 };
 356
 357 /* Structure for relinquishing resources.
 358  * 'partial' flag to be used when relinquishing all resources
 359  * but only of a certain type. If not set, all resources of all
 360  * types provisioned to the RVU function will be detached.
 361  */
 362 struct rsrc_detach_req {
 363         struct mbox_msghdr hdr;
 364         uint8_t __io partial : 1;
 365         uint8_t __io npalf : 1;
 366         uint8_t __io nixlf : 1;
 367         uint8_t __io sso : 1;
 368         uint8_t __io ssow : 1;
 369         uint8_t __io timlfs : 1;
 370         uint8_t __io cptlfs : 1;
 371         uint8_t __io reelfs : 1;
 372 };
 373
 374 /* NIX Transmit schedulers */
 375 #define NIX_TXSCH_LVL_SMQ 0x0
 376 #define NIX_TXSCH_LVL_MDQ 0x0
 377 #define NIX_TXSCH_LVL_TL4 0x1
 378 #define NIX_TXSCH_LVL_TL3 0x2
 379 #define NIX_TXSCH_LVL_TL2 0x3
 380 #define NIX_TXSCH_LVL_TL1 0x4
 381 #define NIX_TXSCH_LVL_CNT 0x5
 382
 383 /*
 384  * Number of resources available to the caller.
 385  * In reply to MBOX_MSG_FREE_RSRC_CNT.
 386  */
 387 struct free_rsrcs_rsp {
 388         struct mbox_msghdr hdr;
 389         uint16_t __io schq[NIX_TXSCH_LVL_CNT];
 390         uint16_t __io sso;
 391         uint16_t __io tim;
 392         uint16_t __io ssow;
 393         uint16_t __io cpt;
 394         uint8_t __io npa;
 395         uint8_t __io nix;
 396         uint16_t __io schq_nix1[NIX_TXSCH_LVL_CNT];
 397         uint8_t __io nix1;
 398         uint8_t __io cpt1;
 399         uint8_t __io ree0;
 400         uint8_t __io ree1;
 401 };
 402
 403 #define MSIX_VECTOR_INVALID 0xFFFF
 404 #define MAX_RVU_BLKLF_CNT   256
 405
 406 struct msix_offset_rsp {
 407         struct mbox_msghdr hdr;
 408         uint16_t __io npa_msixoff;
 409         uint16_t __io nix_msixoff;
 410         uint16_t __io sso;
 411         uint16_t __io ssow;
 412         uint16_t __io timlfs;
 413         uint16_t __io cptlfs;
 414         uint16_t __io sso_msixoff[MAX_RVU_BLKLF_CNT];
 415         uint16_t __io ssow_msixoff[MAX_RVU_BLKLF_CNT];
 416         uint16_t __io timlf_msixoff[MAX_RVU_BLKLF_CNT];
 417         uint16_t __io cptlf_msixoff[MAX_RVU_BLKLF_CNT];
 418         uint16_t __io cpt1_lfs;
 419         uint16_t __io ree0_lfs;
 420         uint16_t __io ree1_lfs;
 421         uint16_t __io cpt1_lf_msixoff[MAX_RVU_BLKLF_CNT];
 422         uint16_t __io ree0_lf_msixoff[MAX_RVU_BLKLF_CNT];
 423         uint16_t __io ree1_lf_msixoff[MAX_RVU_BLKLF_CNT];
 424 };
 425
 426 struct lmtst_tbl_setup_req {
 427         struct mbox_msghdr hdr;
 428
 429         uint64_t __io dis_sched_early_comp : 1;
 430         uint64_t __io sched_ena : 1;
 431         uint64_t __io dis_line_pref : 1;
 432         uint64_t __io ssow_pf_func : 13;
 433         uint16_t __io pcifunc;
 434         uint8_t __io use_local_lmt_region;
 435         uint64_t __io lmt_iova;
 436         uint64_t __io rsvd[2]; /* Future use */
 437 };
 438
 439 /* CGX mbox message formats */
 440
 441 struct cgx_stats_rsp {
 442         struct mbox_msghdr hdr;
 443 #define CGX_RX_STATS_COUNT 13
 444 #define CGX_TX_STATS_COUNT 18
 445         uint64_t __io rx_stats[CGX_RX_STATS_COUNT];
 446         uint64_t __io tx_stats[CGX_TX_STATS_COUNT];
 447 };
 448
 449 struct rpm_stats_rsp {
 450         struct mbox_msghdr hdr;
 451 #define RPM_RX_STATS_COUNT 43
 452 #define RPM_TX_STATS_COUNT 34
 453         uint64_t __io rx_stats[RPM_RX_STATS_COUNT];
 454         uint64_t __io tx_stats[RPM_TX_STATS_COUNT];
 455 };
 456
 457 struct cgx_fec_stats_rsp {
 458         struct mbox_msghdr hdr;
 459         uint64_t __io fec_corr_blks;
 460         uint64_t __io fec_uncorr_blks;
 461 };
 462
 463 /* Structure for requesting the operation for
 464  * setting/getting mac address in the CGX interface
 465  */
 466 struct cgx_mac_addr_set_or_get {
 467         struct mbox_msghdr hdr;
 468         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
 469 };
 470
 471 /* Structure for requesting the operation to
 472  * add DMAC filter entry into CGX interface
 473  */
 474 struct cgx_mac_addr_add_req {
 475         struct mbox_msghdr hdr;
 476         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
 477 };
 478
 479 /* Structure for response against the operation to
 480  * add DMAC filter entry into CGX interface
 481  */
 482 struct cgx_mac_addr_add_rsp {
 483         struct mbox_msghdr hdr;
 484         uint8_t __io index;
 485 };
 486
 487 /* Structure for requesting the operation to
 488  * delete DMAC filter entry from CGX interface
 489  */
 490 struct cgx_mac_addr_del_req {
 491         struct mbox_msghdr hdr;
 492         uint8_t __io index;
 493 };
 494
 495 /* Structure for response against the operation to
 496  * get maximum supported DMAC filter entries
 497  */
 498 struct cgx_max_dmac_entries_get_rsp {
 499         struct mbox_msghdr hdr;
 500         uint8_t __io max_dmac_filters;
 501 };
 502
 503 struct cgx_link_user_info {
 504         uint64_t __io link_up : 1;
 505         uint64_t __io full_duplex : 1;
 506         uint64_t __io lmac_type_id : 4;
 507         uint64_t __io speed : 20; /* speed in Mbps */
 508         uint64_t __io an : 1;     /* AN supported or not */
 509         uint64_t __io fec : 2;    /* FEC type if enabled else 0 */
 510         uint64_t __io port : 8;
 511 #define LMACTYPE_STR_LEN 16
 512         char lmac_type[LMACTYPE_STR_LEN];
 513 };
 514
 515 struct cgx_link_info_msg {
 516         struct mbox_msghdr hdr;
 517         struct cgx_link_user_info link_info;
 518 };
 519
 520 struct cgx_ptp_rx_info_msg {
 521         struct mbox_msghdr hdr;
 522         uint8_t __io ptp_en;
 523 };
 524
 525 struct cgx_pause_frm_cfg {
 526         struct mbox_msghdr hdr;
 527         uint8_t __io set;
 528         /* set = 1 if the request is to config pause frames */
 529         /* set = 0 if the request is to fetch pause frames config */
 530         uint8_t __io rx_pause;
 531         uint8_t __io tx_pause;
 532 };
 533
 534 struct sfp_eeprom_s {
 535 #define SFP_EEPROM_SIZE 256
 536         uint16_t __io sff_id;
 537         uint8_t __io buf[SFP_EEPROM_SIZE];
 538         uint64_t __io reserved;
 539 };
 540
 541 enum fec_type {
 542         ROC_FEC_NONE,
 543         ROC_FEC_BASER,
 544         ROC_FEC_RS,
 545 };
 546
 547 struct phy_s {
 548         uint64_t __io can_change_mod_type : 1;
 549         uint64_t __io mod_type : 1;
 550 };
 551
 552 struct cgx_lmac_fwdata_s {
 553         uint16_t __io rw_valid;
 554         uint64_t __io supported_fec;
 555         uint64_t __io supported_an;
 556         uint64_t __io supported_link_modes;
 557         /* Only applicable if AN is supported */
 558         uint64_t __io advertised_fec;
 559         uint64_t __io advertised_link_modes;
 560         /* Only applicable if SFP/QSFP slot is present */
 561         struct sfp_eeprom_s sfp_eeprom;
 562         struct phy_s phy;
 563 #define LMAC_FWDATA_RESERVED_MEM 1023
 564         uint64_t __io reserved[LMAC_FWDATA_RESERVED_MEM];
 565 };
 566
 567 struct cgx_fw_data {
 568         struct mbox_msghdr hdr;
 569         struct cgx_lmac_fwdata_s fwdata;
 570 };
 571
 572 struct fec_mode {
 573         struct mbox_msghdr hdr;
 574         int __io fec;
 575 };
 576
 577 struct cgx_set_link_state_msg {
 578         struct mbox_msghdr hdr;
 579         uint8_t __io enable;
 580 };
 581
 582 struct cgx_phy_mod_type {
 583         struct mbox_msghdr hdr;
 584         int __io mod;
 585 };
 586
 587 struct cgx_set_link_mode_args {
 588         uint32_t __io speed;
 589         uint8_t __io duplex;
 590         uint8_t __io an;
 591         uint8_t __io ports;
 592         uint64_t __io mode;
 593 };
 594
 595 struct cgx_set_link_mode_req {
 596         struct mbox_msghdr hdr;
 597         struct cgx_set_link_mode_args args;
 598 };
 599
 600 struct cgx_set_link_mode_rsp {
 601         struct mbox_msghdr hdr;
 602         int __io status;
 603 };
 604
 605 /* NPA mbox message formats */
 606
 607 /* NPA mailbox error codes
 608  * Range 301 - 400.
 609  */
 610 enum npa_af_status {
 611         NPA_AF_ERR_PARAM = -301,
 612         NPA_AF_ERR_AQ_FULL = -302,
 613         NPA_AF_ERR_AQ_ENQUEUE = -303,
 614         NPA_AF_ERR_AF_LF_INVALID = -304,
 615         NPA_AF_ERR_AF_LF_ALLOC = -305,
 616         NPA_AF_ERR_LF_RESET = -306,
 617 };
 618
 619 #define NPA_AURA_SZ_0    0
 620 #define NPA_AURA_SZ_128  1
 621 #define NPA_AURA_SZ_256  2
 622 #define NPA_AURA_SZ_512  3
 623 #define NPA_AURA_SZ_1K   4
 624 #define NPA_AURA_SZ_2K   5
 625 #define NPA_AURA_SZ_4K   6
 626 #define NPA_AURA_SZ_8K   7
 627 #define NPA_AURA_SZ_16K  8
 628 #define NPA_AURA_SZ_32K  9
 629 #define NPA_AURA_SZ_64K  10
 630 #define NPA_AURA_SZ_128K 11
 631 #define NPA_AURA_SZ_256K 12
 632 #define NPA_AURA_SZ_512K 13
 633 #define NPA_AURA_SZ_1M   14
 634 #define NPA_AURA_SZ_MAX  15
 635
 636 /* For NPA LF context alloc and init */
 637 struct npa_lf_alloc_req {
 638         struct mbox_msghdr hdr;
 639         int __io node;
 640         int __io aura_sz;       /* No of auras. See NPA_AURA_SZ_* */
 641         uint32_t __io nr_pools; /* No of pools */
 642         uint64_t __io way_mask;
 643 };
 644
 645 struct npa_lf_alloc_rsp {
 646         struct mbox_msghdr hdr;
 647         uint32_t __io stack_pg_ptrs;  /* No of ptrs per stack page */
 648         uint32_t __io stack_pg_bytes; /* Size of stack page */
 649         uint16_t __io qints;          /* NPA_AF_CONST::QINTS */
 650         uint8_t __io cache_lines;     /* Batch Alloc DMA */
 651 };
 652
 653 /* NPA AQ enqueue msg */
 654 struct npa_aq_enq_req {
 655         struct mbox_msghdr hdr;
 656         uint32_t __io aura_id;
 657         uint8_t __io ctype;
 658         uint8_t __io op;
 659         union {
 660                 /* Valid when op == WRITE/INIT and ctype == AURA.
 661                  * LF fills the pool_id in aura.pool_addr. AF will translate
 662                  * the pool_id to pool context pointer.
 663                  */
 664                 __io struct npa_aura_s aura;
 665                 /* Valid when op == WRITE/INIT and ctype == POOL */
 666                 __io struct npa_pool_s pool;
 667         };
 668         /* Mask data when op == WRITE (1=write, 0=don't write) */
 669         union {
 670                 /* Valid when op == WRITE and ctype == AURA */
 671                 __io struct npa_aura_s aura_mask;
 672                 /* Valid when op == WRITE and ctype == POOL */
 673                 __io struct npa_pool_s pool_mask;
 674         };
 675 };
 676
 677 struct npa_aq_enq_rsp {
 678         struct mbox_msghdr hdr;
 679         union {
 680                 /* Valid when op == READ and ctype == AURA */
 681                 __io struct npa_aura_s aura;
 682                 /* Valid when op == READ and ctype == POOL */
 683                 __io struct npa_pool_s pool;
 684         };
 685 };
 686
 687 /* Disable all contexts of type 'ctype' */
 688 struct hwctx_disable_req {
 689         struct mbox_msghdr hdr;
 690         uint8_t __io ctype;
 691 };
 692
 693 /* NIX mbox message formats */
 694
 695 /* NIX mailbox error codes
 696  * Range 401 - 500.
 697  */
 698 enum nix_af_status {
 699         NIX_AF_ERR_PARAM = -401,
 700         NIX_AF_ERR_AQ_FULL = -402,
 701         NIX_AF_ERR_AQ_ENQUEUE = -403,
 702         NIX_AF_ERR_AF_LF_INVALID = -404,
 703         NIX_AF_ERR_AF_LF_ALLOC = -405,
 704         NIX_AF_ERR_TLX_ALLOC_FAIL = -406,
 705         NIX_AF_ERR_TLX_INVALID = -407,
 706         NIX_AF_ERR_RSS_SIZE_INVALID = -408,
 707         NIX_AF_ERR_RSS_GRPS_INVALID = -409,
 708         NIX_AF_ERR_FRS_INVALID = -410,
 709         NIX_AF_ERR_RX_LINK_INVALID = -411,
 710         NIX_AF_INVAL_TXSCHQ_CFG = -412,
 711         NIX_AF_SMQ_FLUSH_FAILED = -413,
 712         NIX_AF_ERR_LF_RESET = -414,
 713         NIX_AF_ERR_RSS_NOSPC_FIELD = -415,
 714         NIX_AF_ERR_RSS_NOSPC_ALGO = -416,
 715         NIX_AF_ERR_MARK_CFG_FAIL = -417,
 716         NIX_AF_ERR_LSO_CFG_FAIL = -418,
 717         NIX_AF_INVAL_NPA_PF_FUNC = -419,
 718         NIX_AF_INVAL_SSO_PF_FUNC = -420,
 719         NIX_AF_ERR_TX_VTAG_NOSPC = -421,
 720         NIX_AF_ERR_RX_VTAG_INUSE = -422,
 721         NIX_AF_ERR_PTP_CONFIG_FAIL = -423,
 722 };
 723
 724 /* For NIX LF context alloc and init */
 725 struct nix_lf_alloc_req {
 726         struct mbox_msghdr hdr;
 727         int __io node;
 728         uint32_t __io rq_cnt; /* No of receive queues */
 729         uint32_t __io sq_cnt; /* No of send queues */
 730         uint32_t __io cq_cnt; /* No of completion queues */
 731         uint8_t __io xqe_sz;
 732         uint16_t __io rss_sz;
 733         uint8_t __io rss_grps;
 734         uint16_t __io npa_func;
 735         /* RVU_DEFAULT_PF_FUNC == default pf_func associated with lf */
 736         uint16_t __io sso_func;
 737         uint64_t __io rx_cfg; /* See NIX_AF_LF(0..127)_RX_CFG */
 738         uint64_t __io way_mask;
 739 #define NIX_LF_RSS_TAG_LSB_AS_ADDER BIT_ULL(0)
 740 #define NIX_LF_LBK_BLK_SEL          BIT_ULL(1)
 741         uint64_t flags;
 742 };
 743
 744 struct nix_lf_alloc_rsp {
 745         struct mbox_msghdr hdr;
 746         uint16_t __io sqb_size;
 747         uint16_t __io rx_chan_base;
 748         uint16_t __io tx_chan_base;
 749         uint8_t __io rx_chan_cnt; /* Total number of RX channels */
 750         uint8_t __io tx_chan_cnt; /* Total number of TX channels */
 751         uint8_t __io lso_tsov4_idx;
 752         uint8_t __io lso_tsov6_idx;
 753         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
 754         uint8_t __io lf_rx_stats;     /* NIX_AF_CONST1::LF_RX_STATS */
 755         uint8_t __io lf_tx_stats;     /* NIX_AF_CONST1::LF_TX_STATS */
 756         uint16_t __io cints;          /* NIX_AF_CONST2::CINTS */
 757         uint16_t __io qints;          /* NIX_AF_CONST2::QINTS */
 758         uint8_t __io hw_rx_tstamp_en; /*set if rx timestamping enabled */
 759         uint8_t __io cgx_links;       /* No. of CGX links present in HW */
 760         uint8_t __io lbk_links;       /* No. of LBK links present in HW */
 761         uint8_t __io sdp_links;       /* No. of SDP links present in HW */
 762         uint8_t tx_link;              /* Transmit channel link number */
 763 };
 764
 765 struct nix_lf_free_req {
 766         struct mbox_msghdr hdr;
 767 #define NIX_LF_DISABLE_FLOWS     BIT_ULL(0)
 768 #define NIX_LF_DONT_FREE_TX_VTAG BIT_ULL(1)
 769         uint64_t __io flags;
 770 };
 771
 772 /* CN10x NIX AQ enqueue msg */
 773 struct nix_cn10k_aq_enq_req {
 774         struct mbox_msghdr hdr;
 775         uint32_t __io qidx;
 776         uint8_t __io ctype;
 777         uint8_t __io op;
 778         union {
 779                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RQ */
 780                 __io struct nix_cn10k_rq_ctx_s rq;
 781                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_SQ */
 782                 __io struct nix_cn10k_sq_ctx_s sq;
 783                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_CQ */
 784                 __io struct nix_cq_ctx_s cq;
 785                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RSS */
 786                 __io struct nix_rsse_s rss;
 787                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_MCE */
 788                 __io struct nix_rx_mce_s mce;
 789                 /* Valid when op == WRITE/INIT and
 790                  * ctype == NIX_AQ_CTYPE_BAND_PROF
 791                  */
 792                 __io struct nix_band_prof_s prof;
 793         };
 794         /* Mask data when op == WRITE (1=write, 0=don't write) */
 795         union {
 796                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RQ */
 797                 __io struct nix_cn10k_rq_ctx_s rq_mask;
 798                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_SQ */
 799                 __io struct nix_cn10k_sq_ctx_s sq_mask;
 800                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_CQ */
 801                 __io struct nix_cq_ctx_s cq_mask;
 802                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RSS */
 803                 __io struct nix_rsse_s rss_mask;
 804                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_MCE */
 805                 __io struct nix_rx_mce_s mce_mask;
 806                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_BAND_PROF */
 807                 __io struct nix_band_prof_s prof_mask;
 808         };
 809 };
 810
 811 struct nix_cn10k_aq_enq_rsp {
 812         struct mbox_msghdr hdr;
 813         union {
 814                 struct nix_cn10k_rq_ctx_s rq;
 815                 struct nix_cn10k_sq_ctx_s sq;
 816                 struct nix_cq_ctx_s cq;
 817                 struct nix_rsse_s rss;
 818                 struct nix_rx_mce_s mce;
 819                 struct nix_band_prof_s prof;
 820         };
 821 };
 822
 823 /* NIX AQ enqueue msg */
 824 struct nix_aq_enq_req {
 825         struct mbox_msghdr hdr;
 826         uint32_t __io qidx;
 827         uint8_t __io ctype;
 828         uint8_t __io op;
 829         union {
 830                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RQ */
 831                 __io struct nix_rq_ctx_s rq;
 832                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_SQ */
 833                 __io struct nix_sq_ctx_s sq;
 834                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_CQ */
 835                 __io struct nix_cq_ctx_s cq;
 836                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RSS */
 837                 __io struct nix_rsse_s rss;
 838                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_MCE */
 839                 __io struct nix_rx_mce_s mce;
 840         };
 841         /* Mask data when op == WRITE (1=write, 0=don't write) */
 842         union {
 843                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RQ */
 844                 __io struct nix_rq_ctx_s rq_mask;
 845                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_SQ */
 846                 __io struct nix_sq_ctx_s sq_mask;
 847                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_CQ */
 848                 __io struct nix_cq_ctx_s cq_mask;
 849                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RSS */
 850                 __io struct nix_rsse_s rss_mask;
 851                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_MCE */
 852                 __io struct nix_rx_mce_s mce_mask;
 853         };
 854 };
 855
 856 struct nix_aq_enq_rsp {
 857         struct mbox_msghdr hdr;
 858         union {
 859                 __io struct nix_rq_ctx_s rq;
 860                 __io struct nix_sq_ctx_s sq;
 861                 __io struct nix_cq_ctx_s cq;
 862                 __io struct nix_rsse_s rss;
 863                 __io struct nix_rx_mce_s mce;
 864         };
 865 };
 866
 867 /* Tx scheduler/shaper mailbox messages */
 868
 869 #define MAX_TXSCHQ_PER_FUNC 128
 870
 871 struct nix_txsch_alloc_req {
 872         struct mbox_msghdr hdr;
 873         /* Scheduler queue count request at each level */
 874         uint16_t __io schq_contig[NIX_TXSCH_LVL_CNT]; /* Contig. queues */
 875         uint16_t __io schq[NIX_TXSCH_LVL_CNT];        /* Non-Contig. queues */
 876 };
 877
 878 struct nix_txsch_alloc_rsp {
 879         struct mbox_msghdr hdr;
 880         /* Scheduler queue count allocated at each level */
 881         uint16_t __io schq_contig[NIX_TXSCH_LVL_CNT]; /* Contig. queues */
 882         uint16_t __io schq[NIX_TXSCH_LVL_CNT];        /* Non-Contig. queues */
 883         /* Scheduler queue list allocated at each level */
 884         uint16_t __io schq_contig_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 885         uint16_t __io schq_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 886         /* Traffic aggregation scheduler level */
 887         uint8_t __io aggr_level;
 888         /* Aggregation lvl's RR_PRIO config */
 889         uint8_t __io aggr_lvl_rr_prio;
 890         /* LINKX_CFG CSRs mapped to TL3 or TL2's index ? */
 891         uint8_t __io link_cfg_lvl;
 892 };
 893
 894 struct nix_txsch_free_req {
 895         struct mbox_msghdr hdr;
 896 #define TXSCHQ_FREE_ALL BIT_ULL(0)
 897         uint16_t __io flags;
 898         /* Scheduler queue level to be freed */
 899         uint16_t __io schq_lvl;
 900         /* List of scheduler queues to be freed */
 901         uint16_t __io schq;
 902 };
 903
 904 struct nix_txschq_config {
 905         struct mbox_msghdr hdr;
 906         uint8_t __io lvl; /* SMQ/MDQ/TL4/TL3/TL2/TL1 */
 907         uint8_t __io read;
 908 #define TXSCHQ_IDX_SHIFT       16
 909 #define TXSCHQ_IDX_MASK        (BIT_ULL(10) - 1)
 910 #define TXSCHQ_IDX(reg, shift) (((reg) >> (shift)) & TXSCHQ_IDX_MASK)
 911         uint8_t __io num_regs;
 912 #define MAX_REGS_PER_MBOX_MSG 20
 913         uint64_t __io reg[MAX_REGS_PER_MBOX_MSG];
 914         uint64_t __io regval[MAX_REGS_PER_MBOX_MSG];
 915         /* All 0's => overwrite with new value */
 916         uint64_t __io regval_mask[MAX_REGS_PER_MBOX_MSG];
 917 };
 918
 919 struct nix_vtag_config {
 920         struct mbox_msghdr hdr;
 921         /* '0' for 4 octet VTAG, '1' for 8 octet VTAG */
 922         uint8_t __io vtag_size;
 923         /* cfg_type is '0' for tx vlan cfg
 924          * cfg_type is '1' for rx vlan cfg
 925          */
 926         uint8_t __io cfg_type;
 927         union {
 928                 /* Valid when cfg_type is '0' */
 929                 struct {
 930                         uint64_t __io vtag0;
 931                         uint64_t __io vtag1;
 932
 933                         /* cfg_vtag0 & cfg_vtag1 fields are valid
 934                          * when free_vtag0 & free_vtag1 are '0's.
 935                          */
 936                         /* cfg_vtag0 = 1 to configure vtag0 */
 937                         uint8_t __io cfg_vtag0 : 1;
 938                         /* cfg_vtag1 = 1 to configure vtag1 */
 939                         uint8_t __io cfg_vtag1 : 1;
 940
 941                         /* vtag0_idx & vtag1_idx are only valid when
 942                          * both cfg_vtag0 & cfg_vtag1 are '0's,
 943                          * these fields are used along with free_vtag0
 944                          * & free_vtag1 to free the nix lf's tx_vlan
 945                          * configuration.
 946                          *
 947                          * Denotes the indices of tx_vtag def registers
 948                          * that needs to be cleared and freed.
 949                          */
 950                         int __io vtag0_idx;
 951                         int __io vtag1_idx;
 952
 953                         /* Free_vtag0 & free_vtag1 fields are valid
 954                          * when cfg_vtag0 & cfg_vtag1 are '0's.
 955                          */
 956                         /* Free_vtag0 = 1 clears vtag0 configuration
 957                          * vtag0_idx denotes the index to be cleared.
 958                          */
 959                         uint8_t __io free_vtag0 : 1;
 960                         /* Free_vtag1 = 1 clears vtag1 configuration
 961                          * vtag1_idx denotes the index to be cleared.
 962                          */
 963                         uint8_t __io free_vtag1 : 1;
 964                 } tx;
 965
 966                 /* Valid when cfg_type is '1' */
 967                 struct {
 968                         /* Rx vtag type index, valid values are in 0..7 range */
 969                         uint8_t __io vtag_type;
 970                         /* Rx vtag strip */
 971                         uint8_t __io strip_vtag : 1;
 972                         /* Rx vtag capture */
 973                         uint8_t __io capture_vtag : 1;
 974                 } rx;
 975         };
 976 };
 977
 978 struct nix_vtag_config_rsp {
 979         struct mbox_msghdr hdr;
 980         /* Indices of tx_vtag def registers used to configure
 981          * tx vtag0 & vtag1 headers, these indices are valid
 982          * when nix_vtag_config mbox requested for vtag0 and/
 983          * or vtag1 configuration.
 984          */
 985         int __io vtag0_idx;
 986         int __io vtag1_idx;
 987 };
 988
 989 struct nix_rss_flowkey_cfg {
 990         struct mbox_msghdr hdr;
 991         int __io mcam_index;       /* MCAM entry index to modify */
 992         uint32_t __io flowkey_cfg; /* Flowkey types selected */
 993 #define FLOW_KEY_TYPE_PORT          BIT(0)
 994 #define FLOW_KEY_TYPE_IPV4          BIT(1)
 995 #define FLOW_KEY_TYPE_IPV6          BIT(2)
 996 #define FLOW_KEY_TYPE_TCP           BIT(3)
 997 #define FLOW_KEY_TYPE_UDP           BIT(4)
 998 #define FLOW_KEY_TYPE_SCTP          BIT(5)
 999 #define FLOW_KEY_TYPE_NVGRE         BIT(6)
1000 #define FLOW_KEY_TYPE_VXLAN         BIT(7)
1001 #define FLOW_KEY_TYPE_GENEVE        BIT(8)
1002 #define FLOW_KEY_TYPE_ETH_DMAC      BIT(9)
1003 #define FLOW_KEY_TYPE_IPV6_EXT      BIT(10)
1004 #define FLOW_KEY_TYPE_GTPU          BIT(11)
1005 #define FLOW_KEY_TYPE_INNR_IPV4     BIT(12)
1006 #define FLOW_KEY_TYPE_INNR_IPV6     BIT(13)
1007 #define FLOW_KEY_TYPE_INNR_TCP      BIT(14)
1008 #define FLOW_KEY_TYPE_INNR_UDP      BIT(15)
1009 #define FLOW_KEY_TYPE_INNR_SCTP     BIT(16)
1010 #define FLOW_KEY_TYPE_INNR_ETH_DMAC BIT(17)
1011 #define FLOW_KEY_TYPE_CH_LEN_90B    BIT(18)
1012 #define FLOW_KEY_TYPE_CUSTOM0       BIT(19)
1013 #define FLOW_KEY_TYPE_VLAN          BIT(20)
1014 #define FLOW_KEY_TYPE_L4_DST        BIT(28)
1015 #define FLOW_KEY_TYPE_L4_SRC        BIT(29)
1016 #define FLOW_KEY_TYPE_L3_DST        BIT(30)
1017 #define FLOW_KEY_TYPE_L3_SRC        BIT(31)
1018         uint8_t __io group; /* RSS context or group */
1019 };
1020
1021 struct nix_rss_flowkey_cfg_rsp {
1022         struct mbox_msghdr hdr;
1023         uint8_t __io alg_idx; /* Selected algo index */
1024 };
1025
1026 struct nix_set_mac_addr {
1027         struct mbox_msghdr hdr;
1028         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
1029 };
1030
1031 struct nix_get_mac_addr_rsp {
1032         struct mbox_msghdr hdr;
1033         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
1034 };
1035
1036 struct nix_mark_format_cfg {
1037         struct mbox_msghdr hdr;
1038         uint8_t __io offset;
1039         uint8_t __io y_mask;
1040         uint8_t __io y_val;
1041         uint8_t __io r_mask;
1042         uint8_t __io r_val;
1043 };
1044
1045 struct nix_mark_format_cfg_rsp {
1046         struct mbox_msghdr hdr;
1047         uint8_t __io mark_format_idx;
1048 };
1049
1050 struct nix_lso_format_cfg {
1051         struct mbox_msghdr hdr;
1052         uint64_t __io field_mask;
1053         uint64_t __io fields[NIX_LSO_FIELD_MAX];
1054 };
1055
1056 struct nix_lso_format_cfg_rsp {
1057         struct mbox_msghdr hdr;
1058         uint8_t __io lso_format_idx;
1059 };
1060
1061 struct nix_rx_mode {
1062         struct mbox_msghdr hdr;
1063 #define NIX_RX_MODE_UCAST    BIT(0)
1064 #define NIX_RX_MODE_PROMISC  BIT(1)
1065 #define NIX_RX_MODE_ALLMULTI BIT(2)
1066         uint16_t __io mode;
1067 };
1068
1069 struct nix_rx_cfg {
1070         struct mbox_msghdr hdr;
1071 #define NIX_RX_OL3_VERIFY BIT(0)
1072 #define NIX_RX_OL4_VERIFY BIT(1)
1073         uint8_t __io len_verify; /* Outer L3/L4 len check */
1074 #define NIX_RX_CSUM_OL4_VERIFY BIT(0)
1075         uint8_t __io csum_verify; /* Outer L4 checksum verification */
1076 };
1077
1078 struct nix_frs_cfg {
1079         struct mbox_msghdr hdr;
1080         uint8_t __io update_smq;    /* Update SMQ's min/max lens */
1081         uint8_t __io update_minlen; /* Set minlen also */
1082         uint8_t __io sdp_link;      /* Set SDP RX link */
1083         uint16_t __io maxlen;
1084         uint16_t __io minlen;
1085 };
1086
1087 struct nix_set_vlan_tpid {
1088         struct mbox_msghdr hdr;
1089 #define NIX_VLAN_TYPE_INNER 0
1090 #define NIX_VLAN_TYPE_OUTER 1
1091         uint8_t __io vlan_type;
1092         uint16_t __io tpid;
1093 };
1094
1095 struct nix_bp_cfg_req {
1096         struct mbox_msghdr hdr;
1097         uint16_t __io chan_base; /* Starting channel number */
1098         uint8_t __io chan_cnt;   /* Number of channels */
1099         uint8_t __io bpid_per_chan;
1100         /* bpid_per_chan = 0  assigns single bp id for range of channels */
1101         /* bpid_per_chan = 1 assigns separate bp id for each channel */
1102 };
1103
1104 /* PF can be mapped to either CGX or LBK interface,
1105  * so maximum 64 channels are possible.
1106  */
1107 #define NIX_MAX_CHAN 64
1108 struct nix_bp_cfg_rsp {
1109         struct mbox_msghdr hdr;
1110         /* Channel and bpid mapping */
1111         uint16_t __io chan_bpid[NIX_MAX_CHAN];
1112         /* Number of channel for which bpids are assigned */
1113         uint8_t __io chan_cnt;
1114 };
1115
1116 /* Global NIX inline IPSec configuration */
1117 struct nix_inline_ipsec_cfg {
1118         struct mbox_msghdr hdr;
1119         uint32_t __io cpt_credit;
1120         struct {
1121                 uint8_t __io egrp;
1122                 uint8_t __io opcode;
1123         } gen_cfg;
1124         struct {
1125                 uint16_t __io cpt_pf_func;
1126                 uint8_t __io cpt_slot;
1127         } inst_qsel;
1128         uint8_t __io enable;
1129 };
1130
1131 /* Per NIX LF inline IPSec configuration */
1132 struct nix_inline_ipsec_lf_cfg {
1133         struct mbox_msghdr hdr;
1134         uint64_t __io sa_base_addr;
1135         struct {
1136                 uint32_t __io tag_const;
1137                 uint16_t __io lenm1_max;
1138                 uint8_t __io sa_pow2_size;
1139                 uint8_t __io tt;
1140         } ipsec_cfg0;
1141         struct {
1142                 uint32_t __io sa_idx_max;
1143                 uint8_t __io sa_idx_w;
1144         } ipsec_cfg1;
1145         uint8_t __io enable;
1146 };
1147
1148 struct nix_hw_info {
1149         struct mbox_msghdr hdr;
1150         uint16_t __io vwqe_delay;
1151         uint16_t __io rsvd[15];
1152 };
1153
1154 struct nix_bandprof_alloc_req {
1155         struct mbox_msghdr hdr;
1156         /* Count of profiles needed per layer */
1157         uint16_t __io prof_count[NIX_RX_BAND_PROF_LAYER_MAX];
1158 };
1159
1160 struct nix_bandprof_alloc_rsp {
1161         struct mbox_msghdr hdr;
1162         uint16_t __io prof_count[NIX_RX_BAND_PROF_LAYER_MAX];
1163
1164 #define BANDPROF_PER_PFFUNC 64
1165         uint16_t __io prof_idx[NIX_RX_BAND_PROF_LAYER_MAX][BANDPROF_PER_PFFUNC];
1166 };
1167
1168 struct nix_bandprof_free_req {
1169         struct mbox_msghdr hdr;
1170         uint8_t __io free_all;
1171         uint16_t __io prof_count[NIX_RX_BAND_PROF_LAYER_MAX];
1172         uint16_t __io prof_idx[NIX_RX_BAND_PROF_LAYER_MAX][BANDPROF_PER_PFFUNC];
1173 };
1174
1175 /* SSO mailbox error codes
1176  * Range 501 - 600.
1177  */
1178 enum sso_af_status {
1179         SSO_AF_ERR_PARAM = -501,
1180         SSO_AF_ERR_LF_INVALID = -502,
1181         SSO_AF_ERR_AF_LF_ALLOC = -503,
1182         SSO_AF_ERR_GRP_EBUSY = -504,
1183         SSO_AF_INVAL_NPA_PF_FUNC = -505,
1184 };
1185
1186 struct sso_lf_alloc_req {
1187         struct mbox_msghdr hdr;
1188         int __io node;
1189         uint16_t __io hwgrps;
1190 };
1191
1192 struct sso_lf_alloc_rsp {
1193         struct mbox_msghdr hdr;
1194         uint32_t __io xaq_buf_size;
1195         uint32_t __io xaq_wq_entries;
1196         uint32_t __io in_unit_entries;
1197         uint16_t __io hwgrps;
1198 };
1199
1200 struct sso_lf_free_req {
1201         struct mbox_msghdr hdr;
1202         int __io node;
1203         uint16_t __io hwgrps;
1204 };
1205
1206 /* SSOW mailbox error codes
1207  * Range 601 - 700.
1208  */
1209 enum ssow_af_status {
1210         SSOW_AF_ERR_PARAM = -601,
1211         SSOW_AF_ERR_LF_INVALID = -602,
1212         SSOW_AF_ERR_AF_LF_ALLOC = -603,
1213 };
1214
1215 struct ssow_lf_alloc_req {
1216         struct mbox_msghdr hdr;
1217         int __io node;
1218         uint16_t __io hws;
1219 };
1220
1221 struct ssow_lf_free_req {
1222         struct mbox_msghdr hdr;
1223         int __io node;
1224         uint16_t __io hws;
1225 };
1226
1227 struct sso_hw_setconfig {
1228         struct mbox_msghdr hdr;
1229         uint32_t __io npa_aura_id;
1230         uint16_t __io npa_pf_func;
1231         uint16_t __io hwgrps;
1232 };
1233
1234 struct sso_hw_xaq_release {
1235         struct mbox_msghdr hdr;
1236         uint16_t __io hwgrps;
1237 };
1238
1239 struct sso_info_req {
1240         struct mbox_msghdr hdr;
1241         union {
1242                 uint16_t __io grp;
1243                 uint16_t __io hws;
1244         };
1245 };
1246
1247 struct sso_grp_priority {
1248         struct mbox_msghdr hdr;
1249         uint16_t __io grp;
1250         uint8_t __io priority;
1251         uint8_t __io affinity;
1252         uint8_t __io weight;
1253 };
1254
1255 struct sso_grp_qos_cfg {
1256         struct mbox_msghdr hdr;
1257         uint16_t __io grp;
1258         uint32_t __io xaq_limit;
1259         uint16_t __io taq_thr;
1260         uint16_t __io iaq_thr;
1261 };
1262
1263 struct sso_grp_stats {
1264         struct mbox_msghdr hdr;
1265         uint16_t __io grp;
1266         uint64_t __io ws_pc;
1267         uint64_t __io ext_pc;
1268         uint64_t __io wa_pc;
1269         uint64_t __io ts_pc;
1270         uint64_t __io ds_pc;
1271         uint64_t __io dq_pc;
1272         uint64_t __io aw_status;
1273         uint64_t __io page_cnt;
1274 };
1275
1276 struct sso_hws_stats {
1277         struct mbox_msghdr hdr;
1278         uint16_t __io hws;
1279         uint64_t __io arbitration;
1280 };
1281
1282 /* CPT mailbox error codes
1283  * Range 901 - 1000.
1284  */
1285 enum cpt_af_status {
1286         CPT_AF_ERR_PARAM = -901,
1287         CPT_AF_ERR_GRP_INVALID = -902,
1288         CPT_AF_ERR_LF_INVALID = -903,
1289         CPT_AF_ERR_ACCESS_DENIED = -904,
1290         CPT_AF_ERR_SSO_PF_FUNC_INVALID = -905,
1291         CPT_AF_ERR_NIX_PF_FUNC_INVALID = -906,
1292         CPT_AF_ERR_INLINE_IPSEC_INB_ENA = -907,
1293         CPT_AF_ERR_INLINE_IPSEC_OUT_ENA = -908
1294 };
1295
1296 /* CPT mbox message formats */
1297
1298 struct cpt_rd_wr_reg_msg {
1299         struct mbox_msghdr hdr;
1300         uint64_t __io reg_offset;
1301         uint64_t __io *ret_val;
1302         uint64_t __io val;
1303         uint8_t __io is_write;
1304 };
1305
1306 struct cpt_set_crypto_grp_req_msg {
1307         struct mbox_msghdr hdr;
1308         uint8_t __io crypto_eng_grp;
1309 };
1310
1311 struct cpt_lf_alloc_req_msg {
1312         struct mbox_msghdr hdr;
1313         uint16_t __io nix_pf_func;
1314         uint16_t __io sso_pf_func;
1315         uint16_t __io eng_grpmsk;
1316         uint8_t __io blkaddr;
1317 };
1318
1319 #define CPT_INLINE_INBOUND  0
1320 #define CPT_INLINE_OUTBOUND 1
1321
1322 struct cpt_inline_ipsec_cfg_msg {
1323         struct mbox_msghdr hdr;
1324         uint8_t __io enable;
1325         uint8_t __io slot;
1326         uint8_t __io dir;
1327         uint8_t __io sso_pf_func_ovrd;
1328         uint16_t __io sso_pf_func; /* Inbound path SSO_PF_FUNC */
1329         uint16_t __io nix_pf_func; /* Outbound path NIX_PF_FUNC */
1330 };
1331
1332 struct cpt_sts_req {
1333         struct mbox_msghdr hdr;
1334         uint8_t __io blkaddr;
1335 };
1336
1337 struct cpt_sts_rsp {
1338         struct mbox_msghdr hdr;
1339         uint64_t __io inst_req_pc;
1340         uint64_t __io inst_lat_pc;
1341         uint64_t __io rd_req_pc;
1342         uint64_t __io rd_lat_pc;
1343         uint64_t __io rd_uc_pc;
1344         uint64_t __io active_cycles_pc;
1345         uint64_t __io ctx_mis_pc;
1346         uint64_t __io ctx_hit_pc;
1347         uint64_t __io ctx_aop_pc;
1348         uint64_t __io ctx_aop_lat_pc;
1349         uint64_t __io ctx_ifetch_pc;
1350         uint64_t __io ctx_ifetch_lat_pc;
1351         uint64_t __io ctx_ffetch_pc;
1352         uint64_t __io ctx_ffetch_lat_pc;
1353         uint64_t __io ctx_wback_pc;
1354         uint64_t __io ctx_wback_lat_pc;
1355         uint64_t __io ctx_psh_pc;
1356         uint64_t __io ctx_psh_lat_pc;
1357         uint64_t __io ctx_err;
1358         uint64_t __io ctx_enc_id;
1359         uint64_t __io ctx_flush_timer;
1360         uint64_t __io rxc_time;
1361         uint64_t __io rxc_time_cfg;
1362         uint64_t __io rxc_active_sts;
1363         uint64_t __io rxc_zombie_sts;
1364         uint64_t __io busy_sts_ae;
1365         uint64_t __io free_sts_ae;
1366         uint64_t __io busy_sts_se;
1367         uint64_t __io free_sts_se;
1368         uint64_t __io busy_sts_ie;
1369         uint64_t __io free_sts_ie;
1370         uint64_t __io exe_err_info;
1371         uint64_t __io cptclk_cnt;
1372         uint64_t __io diag;
1373         uint64_t __io rxc_dfrg;
1374         uint64_t __io x2p_link_cfg0;
1375         uint64_t __io x2p_link_cfg1;
1376 };
1377
1378 struct cpt_rxc_time_cfg_req {
1379         struct mbox_msghdr hdr;
1380         int blkaddr;
1381         uint32_t step;
1382         uint16_t zombie_thres;
1383         uint16_t zombie_limit;
1384         uint16_t active_thres;
1385         uint16_t active_limit;
1386 };
1387
1388 struct cpt_rx_inline_lf_cfg_msg {
1389         struct mbox_msghdr hdr;
1390         uint16_t __io sso_pf_func;
1391         uint16_t __io param1;
1392         uint16_t __io param2;
1393         uint16_t __io reserved;
1394 };
1395
1396 enum cpt_eng_type {
1397         CPT_ENG_TYPE_AE = 1,
1398         CPT_ENG_TYPE_SE = 2,
1399         CPT_ENG_TYPE_IE = 3,
1400         CPT_MAX_ENG_TYPES,
1401 };
1402
1403 /* CPT HW capabilities */
1404 union cpt_eng_caps {
1405         uint64_t __io u;
1406         struct {
1407                 uint64_t __io reserved_0_4 : 5;
1408                 uint64_t __io mul : 1;
1409                 uint64_t __io sha1_sha2 : 1;
1410                 uint64_t __io chacha20 : 1;
1411                 uint64_t __io zuc_snow3g : 1;
1412                 uint64_t __io sha3 : 1;
1413                 uint64_t __io aes : 1;
1414                 uint64_t __io kasumi : 1;
1415                 uint64_t __io des : 1;
1416                 uint64_t __io crc : 1;
1417                 uint64_t __io reserved_14_63 : 50;
1418         };
1419 };
1420
1421 struct cpt_caps_rsp_msg {
1422         struct mbox_msghdr hdr;
1423         uint16_t __io cpt_pf_drv_version;
1424         uint8_t __io cpt_revision;
1425         union cpt_eng_caps eng_caps[CPT_MAX_ENG_TYPES];
1426 };
1427
1428 struct cpt_eng_grp_req {
1429         struct mbox_msghdr hdr;
1430         uint8_t __io eng_type;
1431 };
1432
1433 struct cpt_eng_grp_rsp {
1434         struct mbox_msghdr hdr;
1435         uint8_t __io eng_type;
1436         uint8_t __io eng_grp_num;
1437 };
1438
1439 /* NPC mbox message structs */
1440
1441 #define NPC_MCAM_ENTRY_INVALID 0xFFFF
1442 #define NPC_MCAM_INVALID_MAP   0xFFFF
1443
1444 /* NPC mailbox error codes
1445  * Range 701 - 800.
1446  */
1447 enum npc_af_status {
1448         NPC_MCAM_INVALID_REQ = -701,
1449         NPC_MCAM_ALLOC_DENIED = -702,
1450         NPC_MCAM_ALLOC_FAILED = -703,
1451         NPC_MCAM_PERM_DENIED = -704,
1452         NPC_AF_ERR_HIGIG_CONFIG_FAIL = -705,
1453 };
1454
1455 struct npc_mcam_alloc_entry_req {
1456         struct mbox_msghdr hdr;
1457 #define NPC_MAX_NONCONTIG_ENTRIES 256
1458         uint8_t __io contig; /* Contiguous entries ? */
1459 #define NPC_MCAM_ANY_PRIO    0
1460 #define NPC_MCAM_LOWER_PRIO  1
1461 #define NPC_MCAM_HIGHER_PRIO 2
1462         uint8_t __io priority; /* Lower or higher w.r.t ref_entry */
1463         uint16_t __io ref_entry;
1464         uint16_t __io count; /* Number of entries requested */
1465 };
1466
1467 struct npc_mcam_alloc_entry_rsp {
1468         struct mbox_msghdr hdr;
1469         /* Entry alloc'ed or start index if contiguous.
1470          * Invalid in case of non-contiguous.
1471          */
1472         uint16_t __io entry;
1473         uint16_t __io count;      /* Number of entries allocated */
1474         uint16_t __io free_count; /* Number of entries available */
1475         uint16_t __io entry_list[NPC_MAX_NONCONTIG_ENTRIES];
1476 };
1477
1478 struct npc_mcam_free_entry_req {
1479         struct mbox_msghdr hdr;
1480         uint16_t __io entry; /* Entry index to be freed */
1481         uint8_t __io all;    /* Free all entries alloc'ed to this PFVF */
1482 };
1483
1484 struct mcam_entry {
1485 #define NPC_MAX_KWS_IN_KEY 7 /* Number of keywords in max key width */
1486         uint64_t __io kw[NPC_MAX_KWS_IN_KEY];
1487         uint64_t __io kw_mask[NPC_MAX_KWS_IN_KEY];
1488         uint64_t __io action;
1489         uint64_t __io vtag_action;
1490 };
1491
1492 struct npc_mcam_write_entry_req {
1493         struct mbox_msghdr hdr;
1494         struct mcam_entry entry_data;
1495         uint16_t __io entry;       /* MCAM entry to write this match key */
1496         uint16_t __io cntr;        /* Counter for this MCAM entry */
1497         uint8_t __io intf;         /* Rx or Tx interface */
1498         uint8_t __io enable_entry; /* Enable this MCAM entry ? */
1499         uint8_t __io set_cntr;     /* Set counter for this entry ? */
1500 };
1501
1502 /* Enable/Disable a given entry */
1503 struct npc_mcam_ena_dis_entry_req {
1504         struct mbox_msghdr hdr;
1505         uint16_t __io entry;
1506 };
1507
1508 struct npc_mcam_shift_entry_req {
1509         struct mbox_msghdr hdr;
1510 #define NPC_MCAM_MAX_SHIFTS 64
1511         uint16_t __io curr_entry[NPC_MCAM_MAX_SHIFTS];
1512         uint16_t __io new_entry[NPC_MCAM_MAX_SHIFTS];
1513         uint16_t __io shift_count; /* Number of entries to shift */
1514 };
1515
1516 struct npc_mcam_shift_entry_rsp {
1517         struct mbox_msghdr hdr;
1518         /* Index in 'curr_entry', not entry itself */
1519         uint16_t __io failed_entry_idx;
1520 };
1521
1522 struct npc_mcam_alloc_counter_req {
1523         struct mbox_msghdr hdr;
1524         uint8_t __io contig; /* Contiguous counters ? */
1525 #define NPC_MAX_NONCONTIG_COUNTERS 64
1526         uint16_t __io count; /* Number of counters requested */
1527 };
1528
1529 struct npc_mcam_alloc_counter_rsp {
1530         struct mbox_msghdr hdr;
1531         /* Counter alloc'ed or start idx if contiguous.
1532          * Invalid in case of non-contiguous.
1533          */
1534         uint16_t __io cntr;
1535         uint16_t __io count; /* Number of counters allocated */
1536         uint16_t __io cntr_list[NPC_MAX_NONCONTIG_COUNTERS];
1537 };
1538
1539 struct npc_mcam_oper_counter_req {
1540         struct mbox_msghdr hdr;
1541         uint16_t __io cntr; /* Free a counter or clear/fetch it's stats */
1542 };
1543
1544 struct npc_mcam_oper_counter_rsp {
1545         struct mbox_msghdr hdr;
1546         /* valid only while fetching counter's stats */
1547         uint64_t __io stat;
1548 };
1549
1550 struct npc_mcam_unmap_counter_req {
1551         struct mbox_msghdr hdr;
1552         uint16_t __io cntr;
1553         uint16_t __io entry; /* Entry and counter to be unmapped */
1554         uint8_t __io all;    /* Unmap all entries using this counter ? */
1555 };
1556
1557 struct npc_mcam_alloc_and_write_entry_req {
1558         struct mbox_msghdr hdr;
1559         struct mcam_entry entry_data;
1560         uint16_t __io ref_entry;
1561         uint8_t __io priority;     /* Lower or higher w.r.t ref_entry */
1562         uint8_t __io intf;         /* Rx or Tx interface */
1563         uint8_t __io enable_entry; /* Enable this MCAM entry ? */
1564         uint8_t __io alloc_cntr;   /* Allocate counter and map ? */
1565 };
1566
1567 struct npc_mcam_alloc_and_write_entry_rsp {
1568         struct mbox_msghdr hdr;
1569         uint16_t __io entry;
1570         uint16_t __io cntr;
1571 };
1572
1573 struct npc_get_kex_cfg_rsp {
1574         struct mbox_msghdr hdr;
1575         uint64_t __io rx_keyx_cfg; /* NPC_AF_INTF(0)_KEX_CFG */
1576         uint64_t __io tx_keyx_cfg; /* NPC_AF_INTF(1)_KEX_CFG */
1577 #define NPC_MAX_INTF 2
1578 #define NPC_MAX_LID  8
1579 #define NPC_MAX_LT   16
1580 #define NPC_MAX_LD   2
1581 #define NPC_MAX_LFL  16
1582         /* NPC_AF_KEX_LDATA(0..1)_FLAGS_CFG */
1583         uint64_t __io kex_ld_flags[NPC_MAX_LD];
1584         /* NPC_AF_INTF(0..1)_LID(0..7)_LT(0..15)_LD(0..1)_CFG */
1585         uint64_t __io intf_lid_lt_ld[NPC_MAX_INTF][NPC_MAX_LID][NPC_MAX_LT]
1586                                     [NPC_MAX_LD];
1587         /* NPC_AF_INTF(0..1)_LDATA(0..1)_FLAGS(0..15)_CFG */
1588         uint64_t __io intf_ld_flags[NPC_MAX_INTF][NPC_MAX_LD][NPC_MAX_LFL];
1589 #define MKEX_NAME_LEN 128
1590         uint8_t __io mkex_pfl_name[MKEX_NAME_LEN];
1591 };
1592
1593 enum header_fields {
1594         NPC_DMAC,
1595         NPC_SMAC,
1596         NPC_ETYPE,
1597         NPC_OUTER_VID,
1598         NPC_TOS,
1599         NPC_SIP_IPV4,
1600         NPC_DIP_IPV4,
1601         NPC_SIP_IPV6,
1602         NPC_DIP_IPV6,
1603         NPC_SPORT_TCP,
1604         NPC_DPORT_TCP,
1605         NPC_SPORT_UDP,
1606         NPC_DPORT_UDP,
1607         NPC_FDSA_VAL,
1608         NPC_HEADER_FIELDS_MAX,
1609 };
1610
1611 struct flow_msg {
1612         unsigned char __io dmac[6];
1613         unsigned char __io smac[6];
1614         uint16_t __io etype;
1615         uint16_t __io vlan_etype;
1616         uint16_t __io vlan_tci;
1617         union {
1618                 uint32_t __io ip4src;
1619                 uint32_t __io ip6src[4];
1620         };
1621         union {
1622                 uint32_t __io ip4dst;
1623                 uint32_t __io ip6dst[4];
1624         };
1625         uint8_t __io tos;
1626         uint8_t __io ip_ver;
1627         uint8_t __io ip_proto;
1628         uint8_t __io tc;
1629         uint16_t __io sport;
1630         uint16_t __io dport;
1631 };
1632
1633 struct npc_install_flow_req {
1634         struct mbox_msghdr hdr;
1635         struct flow_msg packet;
1636         struct flow_msg mask;
1637         uint64_t __io features;
1638         uint16_t __io entry;
1639         uint16_t __io channel;
1640         uint8_t __io intf;
1641         uint8_t __io set_cntr;
1642         uint8_t __io default_rule;
1643         /* Overwrite(0) or append(1) flow to default rule? */
1644         uint8_t __io append;
1645         uint16_t __io vf;
1646         /* action */
1647         uint32_t __io index;
1648         uint16_t __io match_id;
1649         uint8_t __io flow_key_alg;
1650         uint8_t __io op;
1651         /* vtag action */
1652         uint8_t __io vtag0_type;
1653         uint8_t __io vtag0_valid;
1654         uint8_t __io vtag1_type;
1655         uint8_t __io vtag1_valid;
1656
1657         /* vtag tx action */
1658         uint16_t __io vtag0_def;
1659         uint8_t __io vtag0_op;
1660         uint16_t __io vtag1_def;
1661         uint8_t __io vtag1_op;
1662 };
1663
1664 struct npc_install_flow_rsp {
1665         struct mbox_msghdr hdr;
1666         /* Negative if no counter else counter number */
1667         int __io counter;
1668 };
1669
1670 struct npc_delete_flow_req {
1671         struct mbox_msghdr hdr;
1672         uint16_t __io entry;
1673         uint16_t __io start; /*Disable range of entries */
1674         uint16_t __io end;
1675         uint8_t __io all; /* PF + VFs */
1676 };
1677
1678 struct npc_mcam_read_entry_req {
1679         struct mbox_msghdr hdr;
1680         /* MCAM entry to read */
1681         uint16_t __io entry;
1682 };
1683
1684 struct npc_mcam_read_entry_rsp {
1685         struct mbox_msghdr hdr;
1686         struct mcam_entry entry_data;
1687         uint8_t __io intf;
1688         uint8_t __io enable;
1689 };
1690
1691 struct npc_mcam_read_base_rule_rsp {
1692         struct mbox_msghdr hdr;
1693         struct mcam_entry entry_data;
1694 };
1695
1696 struct npc_mcam_get_stats_req {
1697         struct mbox_msghdr hdr;
1698         uint16_t __io entry; /* mcam entry */
1699 };
1700
1701 struct npc_mcam_get_stats_rsp {
1702         struct mbox_msghdr hdr;
1703         uint64_t __io stat;  /* counter stats */
1704         uint8_t __io stat_ena; /* enabled */
1705 };
1706
1707 /* TIM mailbox error codes
1708  * Range 801 - 900.
1709  */
1710 enum tim_af_status {
1711         TIM_AF_NO_RINGS_LEFT = -801,
1712         TIM_AF_INVALID_NPA_PF_FUNC = -802,
1713         TIM_AF_INVALID_SSO_PF_FUNC = -803,
1714         TIM_AF_RING_STILL_RUNNING = -804,
1715         TIM_AF_LF_INVALID = -805,
1716         TIM_AF_CSIZE_NOT_ALIGNED = -806,
1717         TIM_AF_CSIZE_TOO_SMALL = -807,
1718         TIM_AF_CSIZE_TOO_BIG = -808,
1719         TIM_AF_INTERVAL_TOO_SMALL = -809,
1720         TIM_AF_INVALID_BIG_ENDIAN_VALUE = -810,
1721         TIM_AF_INVALID_CLOCK_SOURCE = -811,
1722         TIM_AF_GPIO_CLK_SRC_NOT_ENABLED = -812,
1723         TIM_AF_INVALID_BSIZE = -813,
1724         TIM_AF_INVALID_ENABLE_PERIODIC = -814,
1725         TIM_AF_INVALID_ENABLE_DONTFREE = -815,
1726         TIM_AF_ENA_DONTFRE_NSET_PERIODIC = -816,
1727         TIM_AF_RING_ALREADY_DISABLED = -817,
1728 };
1729
1730 enum tim_clk_srcs {
1731         TIM_CLK_SRCS_TENNS = 0,
1732         TIM_CLK_SRCS_GPIO = 1,
1733         TIM_CLK_SRCS_GTI = 2,
1734         TIM_CLK_SRCS_PTP = 3,
1735         TIM_CLK_SRSC_INVALID,
1736 };
1737
1738 enum tim_gpio_edge {
1739         TIM_GPIO_NO_EDGE = 0,
1740         TIM_GPIO_LTOH_TRANS = 1,
1741         TIM_GPIO_HTOL_TRANS = 2,
1742         TIM_GPIO_BOTH_TRANS = 3,
1743         TIM_GPIO_INVALID,
1744 };
1745
1746 enum ptp_op {
1747         PTP_OP_ADJFINE = 0,   /* adjfine(req.scaled_ppm); */
1748         PTP_OP_GET_CLOCK = 1, /* rsp.clk = get_clock() */
1749 };
1750
1751 struct ptp_req {
1752         struct mbox_msghdr hdr;
1753         uint8_t __io op;
1754         int64_t __io scaled_ppm;
1755         uint8_t __io is_pmu;
1756 };
1757
1758 struct ptp_rsp {
1759         struct mbox_msghdr hdr;
1760         uint64_t __io clk;
1761         uint64_t __io tsc;
1762 };
1763
1764 struct get_hw_cap_rsp {
1765         struct mbox_msghdr hdr;
1766         /* Schq mapping fixed or flexible */
1767         uint8_t __io nix_fixed_txschq_mapping;
1768         uint8_t __io nix_shaping; /* Is shaping and coloring supported */
1769 };
1770
1771 struct ndc_sync_op {
1772         struct mbox_msghdr hdr;
1773         uint8_t __io nix_lf_tx_sync;
1774         uint8_t __io nix_lf_rx_sync;
1775         uint8_t __io npa_lf_sync;
1776 };
1777
1778 struct tim_lf_alloc_req {
1779         struct mbox_msghdr hdr;
1780         uint16_t __io ring;
1781         uint16_t __io npa_pf_func;
1782         uint16_t __io sso_pf_func;
1783 };
1784
1785 struct tim_ring_req {
1786         struct mbox_msghdr hdr;
1787         uint16_t __io ring;
1788 };
1789
1790 struct tim_config_req {
1791         struct mbox_msghdr hdr;
1792         uint16_t __io ring;
1793         uint8_t __io bigendian;
1794         uint8_t __io clocksource;
1795         uint8_t __io enableperiodic;
1796         uint8_t __io enabledontfreebuffer;
1797         uint32_t __io bucketsize;
1798         uint32_t __io chunksize;
1799         uint32_t __io interval;
1800         uint8_t __io gpioedge;
1801 };
1802
1803 struct tim_lf_alloc_rsp {
1804         struct mbox_msghdr hdr;
1805         uint64_t __io tenns_clk;
1806 };
1807
1808 struct tim_enable_rsp {
1809         struct mbox_msghdr hdr;
1810         uint64_t __io timestarted;
1811         uint32_t __io currentbucket;
1812 };
1813
1814 struct sdp_node_info {
1815         /* Node to which this PF belons to */
1816         uint8_t __io node_id;
1817         uint8_t __io max_vfs;
1818         uint8_t __io num_pf_rings;
1819         uint8_t __io pf_srn;
1820 #define SDP_MAX_VFS     128
1821         uint8_t __io vf_rings[SDP_MAX_VFS];
1822 };
1823
1824 struct sdp_chan_info_msg {
1825         struct mbox_msghdr hdr;
1826         struct sdp_node_info info;
1827 };
1828
1829 #endif /* __ROC_MBOX_H__ */