drivers/common/cnxk/roc_mbox.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2021 Marvell.
   3  */
   4
   5 #ifndef __ROC_MBOX_H__
   6 #define __ROC_MBOX_H__
   7
   8 #include <errno.h>
   9 #include <stdbool.h>
  10 #include <stdint.h>
  11
  12 /* Device memory does not support unaligned access, instruct compiler to
  13  * not optimize the memory access when working with mailbox memory.
  14  */
  15 #define __io volatile
  16
  17 /* Header which precedes all mbox messages */
  18 struct mbox_hdr {
  19         uint64_t __io msg_size; /* Total msgs size embedded */
  20         uint16_t __io num_msgs; /* No of msgs embedded */
  21 };
  22
  23 /* Header which precedes every msg and is also part of it */
  24 struct mbox_msghdr {
  25         uint16_t __io pcifunc; /* Who's sending this msg */
  26         uint16_t __io id;      /* Mbox message ID */
  27 #define MBOX_REQ_SIG (0xdead)
  28 #define MBOX_RSP_SIG (0xbeef)
  29         /* Signature, for validating corrupted msgs */
  30         uint16_t __io sig;
  31 #define MBOX_VERSION (0x000a)
  32         /* Version of msg's structure for this ID */
  33         uint16_t __io ver;
  34         /* Offset of next msg within mailbox region */
  35         uint16_t __io next_msgoff;
  36         int __io rc; /* Msg processed response code */
  37 };
  38
  39 /* Mailbox message types */
  40 #define MBOX_MSG_MASK    0xFFFF
  41 #define MBOX_MSG_INVALID 0xFFFE
  42 #define MBOX_MSG_MAX     0xFFFF
  43
  44 #define MBOX_MESSAGES                                                          \
  45         /* Generic mbox IDs (range 0x000 - 0x1FF) */                           \
  46         M(READY, 0x001, ready, msg_req, ready_msg_rsp)                         \
  47         M(ATTACH_RESOURCES, 0x002, attach_resources, rsrc_attach_req, msg_rsp) \
  48         M(DETACH_RESOURCES, 0x003, detach_resources, rsrc_detach_req, msg_rsp) \
  49         M(FREE_RSRC_CNT, 0x004, free_rsrc_cnt, msg_req, free_rsrcs_rsp)        \
  50         M(MSIX_OFFSET, 0x005, msix_offset, msg_req, msix_offset_rsp)           \
  51         M(VF_FLR, 0x006, vf_flr, msg_req, msg_rsp)                             \
  52         M(PTP_OP, 0x007, ptp_op, ptp_req, ptp_rsp)                             \
  53         M(GET_HW_CAP, 0x008, get_hw_cap, msg_req, get_hw_cap_rsp)              \
  54         M(NDC_SYNC_OP, 0x009, ndc_sync_op, ndc_sync_op, msg_rsp)               \
  55         M(LMTST_TBL_SETUP, 0x00a, lmtst_tbl_setup, lmtst_tbl_setup_req,        \
  56           msg_rsp)                                                             \
  57         /* CGX mbox IDs (range 0x200 - 0x3FF) */                               \
  58         M(CGX_START_RXTX, 0x200, cgx_start_rxtx, msg_req, msg_rsp)             \
  59         M(CGX_STOP_RXTX, 0x201, cgx_stop_rxtx, msg_req, msg_rsp)               \
  60         M(CGX_STATS, 0x202, cgx_stats, msg_req, cgx_stats_rsp)                 \
  61         M(CGX_MAC_ADDR_SET, 0x203, cgx_mac_addr_set, cgx_mac_addr_set_or_get,  \
  62           cgx_mac_addr_set_or_get)                                             \
  63         M(CGX_MAC_ADDR_GET, 0x204, cgx_mac_addr_get, cgx_mac_addr_set_or_get,  \
  64           cgx_mac_addr_set_or_get)                                             \
  65         M(CGX_PROMISC_ENABLE, 0x205, cgx_promisc_enable, msg_req, msg_rsp)     \
  66         M(CGX_PROMISC_DISABLE, 0x206, cgx_promisc_disable, msg_req, msg_rsp)   \
  67         M(CGX_START_LINKEVENTS, 0x207, cgx_start_linkevents, msg_req, msg_rsp) \
  68         M(CGX_STOP_LINKEVENTS, 0x208, cgx_stop_linkevents, msg_req, msg_rsp)   \
  69         M(CGX_GET_LINKINFO, 0x209, cgx_get_linkinfo, msg_req,                  \
  70           cgx_link_info_msg)                                                   \
  71         M(CGX_INTLBK_ENABLE, 0x20A, cgx_intlbk_enable, msg_req, msg_rsp)       \
  72         M(CGX_INTLBK_DISABLE, 0x20B, cgx_intlbk_disable, msg_req, msg_rsp)     \
  73         M(CGX_PTP_RX_ENABLE, 0x20C, cgx_ptp_rx_enable, msg_req, msg_rsp)       \
  74         M(CGX_PTP_RX_DISABLE, 0x20D, cgx_ptp_rx_disable, msg_req, msg_rsp)     \
  75         M(CGX_CFG_PAUSE_FRM, 0x20E, cgx_cfg_pause_frm, cgx_pause_frm_cfg,      \
  76           cgx_pause_frm_cfg)                                                   \
  77         M(CGX_FW_DATA_GET, 0x20F, cgx_get_aux_link_info, msg_req, cgx_fw_data) \
  78         M(CGX_FEC_SET, 0x210, cgx_set_fec_param, fec_mode, fec_mode)           \
  79         M(CGX_MAC_ADDR_ADD, 0x211, cgx_mac_addr_add, cgx_mac_addr_add_req,     \
  80           cgx_mac_addr_add_rsp)                                                \
  81         M(CGX_MAC_ADDR_DEL, 0x212, cgx_mac_addr_del, cgx_mac_addr_del_req,     \
  82           msg_rsp)                                                             \
  83         M(CGX_MAC_MAX_ENTRIES_GET, 0x213, cgx_mac_max_entries_get, msg_req,    \
  84           cgx_max_dmac_entries_get_rsp)                                        \
  85         M(CGX_SET_LINK_STATE, 0x214, cgx_set_link_state,                       \
  86           cgx_set_link_state_msg, msg_rsp)                                     \
  87         M(CGX_GET_PHY_MOD_TYPE, 0x215, cgx_get_phy_mod_type, msg_req,          \
  88           cgx_phy_mod_type)                                                    \
  89         M(CGX_SET_PHY_MOD_TYPE, 0x216, cgx_set_phy_mod_type, cgx_phy_mod_type, \
  90           msg_rsp)                                                             \
  91         M(CGX_FEC_STATS, 0x217, cgx_fec_stats, msg_req, cgx_fec_stats_rsp)     \
  92         M(CGX_SET_LINK_MODE, 0x218, cgx_set_link_mode, cgx_set_link_mode_req,  \
  93           cgx_set_link_mode_rsp)                                               \
  94         M(CGX_GET_PHY_FEC_STATS, 0x219, cgx_get_phy_fec_stats, msg_req,        \
  95           msg_rsp)                                                             \
  96         M(CGX_STATS_RST, 0x21A, cgx_stats_rst, msg_req, msg_rsp)               \
  97         M(RPM_STATS, 0x21C, rpm_stats, msg_req, rpm_stats_rsp)                 \
  98         /* NPA mbox IDs (range 0x400 - 0x5FF) */                               \
  99         M(NPA_LF_ALLOC, 0x400, npa_lf_alloc, npa_lf_alloc_req,                 \
 100           npa_lf_alloc_rsp)                                                    \
 101         M(NPA_LF_FREE, 0x401, npa_lf_free, msg_req, msg_rsp)                   \
 102         M(NPA_AQ_ENQ, 0x402, npa_aq_enq, npa_aq_enq_req, npa_aq_enq_rsp)       \
 103         M(NPA_HWCTX_DISABLE, 0x403, npa_hwctx_disable, hwctx_disable_req,      \
 104           msg_rsp)                                                             \
 105         /* SSO/SSOW mbox IDs (range 0x600 - 0x7FF) */                          \
 106         M(SSO_LF_ALLOC, 0x600, sso_lf_alloc, sso_lf_alloc_req,                 \
 107           sso_lf_alloc_rsp)                                                    \
 108         M(SSO_LF_FREE, 0x601, sso_lf_free, sso_lf_free_req, msg_rsp)           \
 109         M(SSOW_LF_ALLOC, 0x602, ssow_lf_alloc, ssow_lf_alloc_req, msg_rsp)     \
 110         M(SSOW_LF_FREE, 0x603, ssow_lf_free, ssow_lf_free_req, msg_rsp)        \
 111         M(SSO_HW_SETCONFIG, 0x604, sso_hw_setconfig, sso_hw_setconfig,         \
 112           msg_rsp)                                                             \
 113         M(SSO_GRP_SET_PRIORITY, 0x605, sso_grp_set_priority, sso_grp_priority, \
 114           msg_rsp)                                                             \
 115         M(SSO_GRP_GET_PRIORITY, 0x606, sso_grp_get_priority, sso_info_req,     \
 116           sso_grp_priority)                                                    \
 117         M(SSO_WS_CACHE_INV, 0x607, sso_ws_cache_inv, msg_req, msg_rsp)         \
 118         M(SSO_GRP_QOS_CONFIG, 0x608, sso_grp_qos_config, sso_grp_qos_cfg,      \
 119           msg_rsp)                                                             \
 120         M(SSO_GRP_GET_STATS, 0x609, sso_grp_get_stats, sso_info_req,           \
 121           sso_grp_stats)                                                       \
 122         M(SSO_HWS_GET_STATS, 0x610, sso_hws_get_stats, sso_info_req,           \
 123           sso_hws_stats)                                                       \
 124         M(SSO_HW_RELEASE_XAQ, 0x611, sso_hw_release_xaq_aura,                  \
 125           sso_hw_xaq_release, msg_rsp)                                         \
 126         /* TIM mbox IDs (range 0x800 - 0x9FF) */                               \
 127         M(TIM_LF_ALLOC, 0x800, tim_lf_alloc, tim_lf_alloc_req,                 \
 128           tim_lf_alloc_rsp)                                                    \
 129         M(TIM_LF_FREE, 0x801, tim_lf_free, tim_ring_req, msg_rsp)              \
 130         M(TIM_CONFIG_RING, 0x802, tim_config_ring, tim_config_req, msg_rsp)    \
 131         M(TIM_ENABLE_RING, 0x803, tim_enable_ring, tim_ring_req,               \
 132           tim_enable_rsp)                                                      \
 133         M(TIM_DISABLE_RING, 0x804, tim_disable_ring, tim_ring_req, msg_rsp)    \
 134         /* CPT mbox IDs (range 0xA00 - 0xBFF) */                               \
 135         M(CPT_LF_ALLOC, 0xA00, cpt_lf_alloc, cpt_lf_alloc_req_msg, msg_rsp)    \
 136         M(CPT_LF_FREE, 0xA01, cpt_lf_free, msg_req, msg_rsp)                   \
 137         M(CPT_RD_WR_REGISTER, 0xA02, cpt_rd_wr_register, cpt_rd_wr_reg_msg,    \
 138           cpt_rd_wr_reg_msg)                                                   \
 139         M(CPT_SET_CRYPTO_GRP, 0xA03, cpt_set_crypto_grp,                       \
 140           cpt_set_crypto_grp_req_msg, msg_rsp)                                 \
 141         M(CPT_INLINE_IPSEC_CFG, 0xA04, cpt_inline_ipsec_cfg,                   \
 142           cpt_inline_ipsec_cfg_msg, msg_rsp)                                   \
 143         M(CPT_STATS, 0xA05, cpt_sts_get, cpt_sts_req, cpt_sts_rsp)             \
 144         M(CPT_RXC_TIME_CFG, 0xA06, cpt_rxc_time_cfg, cpt_rxc_time_cfg_req,     \
 145           msg_rsp)                                                             \
 146         M(CPT_RX_INLINE_LF_CFG, 0xBFE, cpt_rx_inline_lf_cfg,                   \
 147           cpt_rx_inline_lf_cfg_msg, msg_rsp)                                   \
 148         M(CPT_GET_CAPS, 0xBFD, cpt_caps_get, msg_req, cpt_caps_rsp_msg)        \
 149         M(CPT_GET_ENG_GRP, 0xBFF, cpt_eng_grp_get, cpt_eng_grp_req,            \
 150           cpt_eng_grp_rsp)                                                     \
 151         /* SDP mbox IDs (range 0x1000 - 0x11FF) */                             \
 152         M(SET_SDP_CHAN_INFO, 0x1000, set_sdp_chan_info, sdp_chan_info_msg,     \
 153           msg_rsp)                                                             \
 154         /* NPC mbox IDs (range 0x6000 - 0x7FFF) */                             \
 155         M(NPC_MCAM_ALLOC_ENTRY, 0x6000, npc_mcam_alloc_entry,                  \
 156           npc_mcam_alloc_entry_req, npc_mcam_alloc_entry_rsp)                  \
 157         M(NPC_MCAM_FREE_ENTRY, 0x6001, npc_mcam_free_entry,                    \
 158           npc_mcam_free_entry_req, msg_rsp)                                    \
 159         M(NPC_MCAM_WRITE_ENTRY, 0x6002, npc_mcam_write_entry,                  \
 160           npc_mcam_write_entry_req, msg_rsp)                                   \
 161         M(NPC_MCAM_ENA_ENTRY, 0x6003, npc_mcam_ena_entry,                      \
 162           npc_mcam_ena_dis_entry_req, msg_rsp)                                 \
 163         M(NPC_MCAM_DIS_ENTRY, 0x6004, npc_mcam_dis_entry,                      \
 164           npc_mcam_ena_dis_entry_req, msg_rsp)                                 \
 165         M(NPC_MCAM_SHIFT_ENTRY, 0x6005, npc_mcam_shift_entry,                  \
 166           npc_mcam_shift_entry_req, npc_mcam_shift_entry_rsp)                  \
 167         M(NPC_MCAM_ALLOC_COUNTER, 0x6006, npc_mcam_alloc_counter,              \
 168           npc_mcam_alloc_counter_req, npc_mcam_alloc_counter_rsp)              \
 169         M(NPC_MCAM_FREE_COUNTER, 0x6007, npc_mcam_free_counter,                \
 170           npc_mcam_oper_counter_req, msg_rsp)                                  \
 171         M(NPC_MCAM_UNMAP_COUNTER, 0x6008, npc_mcam_unmap_counter,              \
 172           npc_mcam_unmap_counter_req, msg_rsp)                                 \
 173         M(NPC_MCAM_CLEAR_COUNTER, 0x6009, npc_mcam_clear_counter,              \
 174           npc_mcam_oper_counter_req, msg_rsp)                                  \
 175         M(NPC_MCAM_COUNTER_STATS, 0x600a, npc_mcam_counter_stats,              \
 176           npc_mcam_oper_counter_req, npc_mcam_oper_counter_rsp)                \
 177         M(NPC_MCAM_ALLOC_AND_WRITE_ENTRY, 0x600b,                              \
 178           npc_mcam_alloc_and_write_entry, npc_mcam_alloc_and_write_entry_req,  \
 179           npc_mcam_alloc_and_write_entry_rsp)                                  \
 180         M(NPC_GET_KEX_CFG, 0x600c, npc_get_kex_cfg, msg_req,                   \
 181           npc_get_kex_cfg_rsp)                                                 \
 182         M(NPC_INSTALL_FLOW, 0x600d, npc_install_flow, npc_install_flow_req,    \
 183           npc_install_flow_rsp)                                                \
 184         M(NPC_DELETE_FLOW, 0x600e, npc_delete_flow, npc_delete_flow_req,       \
 185           msg_rsp)                                                             \
 186         M(NPC_MCAM_READ_ENTRY, 0x600f, npc_mcam_read_entry,                    \
 187           npc_mcam_read_entry_req, npc_mcam_read_entry_rsp)                    \
 188         M(NPC_SET_PKIND, 0x6010, npc_set_pkind, npc_set_pkind, msg_rsp)        \
 189         M(NPC_MCAM_READ_BASE_RULE, 0x6011, npc_read_base_steer_rule, msg_req,  \
 190           npc_mcam_read_base_rule_rsp)                                         \
 191         M(NPC_MCAM_GET_STATS, 0x6012, npc_mcam_entry_stats,                    \
 192           npc_mcam_get_stats_req, npc_mcam_get_stats_rsp)                      \
 193         /* NIX mbox IDs (range 0x8000 - 0xFFFF) */                             \
 194         M(NIX_LF_ALLOC, 0x8000, nix_lf_alloc, nix_lf_alloc_req,                \
 195           nix_lf_alloc_rsp)                                                    \
 196         M(NIX_LF_FREE, 0x8001, nix_lf_free, nix_lf_free_req, msg_rsp)          \
 197         M(NIX_AQ_ENQ, 0x8002, nix_aq_enq, nix_aq_enq_req, nix_aq_enq_rsp)      \
 198         M(NIX_HWCTX_DISABLE, 0x8003, nix_hwctx_disable, hwctx_disable_req,     \
 199           msg_rsp)                                                             \
 200         M(NIX_TXSCH_ALLOC, 0x8004, nix_txsch_alloc, nix_txsch_alloc_req,       \
 201           nix_txsch_alloc_rsp)                                                 \
 202         M(NIX_TXSCH_FREE, 0x8005, nix_txsch_free, nix_txsch_free_req, msg_rsp) \
 203         M(NIX_TXSCHQ_CFG, 0x8006, nix_txschq_cfg, nix_txschq_config,           \
 204           nix_txschq_config)                                                   \
 205         M(NIX_STATS_RST, 0x8007, nix_stats_rst, msg_req, msg_rsp)              \
 206         M(NIX_VTAG_CFG, 0x8008, nix_vtag_cfg, nix_vtag_config, msg_rsp)        \
 207         M(NIX_RSS_FLOWKEY_CFG, 0x8009, nix_rss_flowkey_cfg,                    \
 208           nix_rss_flowkey_cfg, nix_rss_flowkey_cfg_rsp)                        \
 209         M(NIX_SET_MAC_ADDR, 0x800a, nix_set_mac_addr, nix_set_mac_addr,        \
 210           msg_rsp)                                                             \
 211         M(NIX_SET_RX_MODE, 0x800b, nix_set_rx_mode, nix_rx_mode, msg_rsp)      \
 212         M(NIX_SET_HW_FRS, 0x800c, nix_set_hw_frs, nix_frs_cfg, msg_rsp)        \
 213         M(NIX_LF_START_RX, 0x800d, nix_lf_start_rx, msg_req, msg_rsp)          \
 214         M(NIX_LF_STOP_RX, 0x800e, nix_lf_stop_rx, msg_req, msg_rsp)            \
 215         M(NIX_MARK_FORMAT_CFG, 0x800f, nix_mark_format_cfg,                    \
 216           nix_mark_format_cfg, nix_mark_format_cfg_rsp)                        \
 217         M(NIX_SET_RX_CFG, 0x8010, nix_set_rx_cfg, nix_rx_cfg, msg_rsp)         \
 218         M(NIX_LSO_FORMAT_CFG, 0x8011, nix_lso_format_cfg, nix_lso_format_cfg,  \
 219           nix_lso_format_cfg_rsp)                                              \
 220         M(NIX_LF_PTP_TX_ENABLE, 0x8013, nix_lf_ptp_tx_enable, msg_req,         \
 221           msg_rsp)                                                             \
 222         M(NIX_LF_PTP_TX_DISABLE, 0x8014, nix_lf_ptp_tx_disable, msg_req,       \
 223           msg_rsp)                                                             \
 224         M(NIX_SET_VLAN_TPID, 0x8015, nix_set_vlan_tpid, nix_set_vlan_tpid,     \
 225           msg_rsp)                                                             \
 226         M(NIX_BP_ENABLE, 0x8016, nix_bp_enable, nix_bp_cfg_req,                \
 227           nix_bp_cfg_rsp)                                                      \
 228         M(NIX_BP_DISABLE, 0x8017, nix_bp_disable, nix_bp_cfg_req, msg_rsp)     \
 229         M(NIX_GET_MAC_ADDR, 0x8018, nix_get_mac_addr, msg_req,                 \
 230           nix_get_mac_addr_rsp)                                                \
 231         M(NIX_INLINE_IPSEC_CFG, 0x8019, nix_inline_ipsec_cfg,                  \
 232           nix_inline_ipsec_cfg, msg_rsp)                                       \
 233         M(NIX_INLINE_IPSEC_LF_CFG, 0x801a, nix_inline_ipsec_lf_cfg,            \
 234           nix_inline_ipsec_lf_cfg, msg_rsp)                                    \
 235         M(NIX_CN10K_AQ_ENQ, 0x801b, nix_cn10k_aq_enq, nix_cn10k_aq_enq_req,    \
 236           nix_cn10k_aq_enq_rsp)                                                \
 237         M(NIX_GET_HW_INFO, 0x801c, nix_get_hw_info, msg_req, nix_hw_info)
 238
 239 /* Messages initiated by AF (range 0xC00 - 0xDFF) */
 240 #define MBOX_UP_CGX_MESSAGES                                                   \
 241         M(CGX_LINK_EVENT, 0xC00, cgx_link_event, cgx_link_info_msg, msg_rsp)   \
 242         M(CGX_PTP_RX_INFO, 0xC01, cgx_ptp_rx_info, cgx_ptp_rx_info_msg, msg_rsp)
 243
 244 enum {
 245 #define M(_name, _id, _1, _2, _3) MBOX_MSG_##_name = _id,
 246         MBOX_MESSAGES MBOX_UP_CGX_MESSAGES
 247 #undef M
 248 };
 249
 250 /* Mailbox message formats */
 251
 252 #define RVU_DEFAULT_PF_FUNC 0xFFFF
 253
 254 /* Generic request msg used for those mbox messages which
 255  * don't send any data in the request.
 256  */
 257 struct msg_req {
 258         struct mbox_msghdr hdr;
 259 };
 260
 261 /* Generic response msg used a ack or response for those mbox
 262  * messages which does not have a specific rsp msg format.
 263  */
 264 struct msg_rsp {
 265         struct mbox_msghdr hdr;
 266 };
 267
 268 /* RVU mailbox error codes
 269  * Range 256 - 300.
 270  */
 271 enum rvu_af_status {
 272         RVU_INVALID_VF_ID = -256,
 273 };
 274
 275 struct ready_msg_rsp {
 276         struct mbox_msghdr hdr;
 277         uint16_t __io sclk_freq; /* SCLK frequency */
 278         uint16_t __io rclk_freq; /* RCLK frequency */
 279 };
 280
 281 enum npc_pkind_type {
 282         NPC_RX_VLAN_EXDSA_PKIND = 56ULL,
 283         NPC_RX_CHLEN24B_PKIND,
 284         NPC_RX_CPT_HDR_PKIND,
 285         NPC_RX_CHLEN90B_PKIND,
 286         NPC_TX_HIGIG_PKIND,
 287         NPC_RX_HIGIG_PKIND,
 288         NPC_RX_EXDSA_PKIND,
 289         NPC_RX_EDSA_PKIND,
 290         NPC_TX_DEF_PKIND,
 291 };
 292
 293 /* Struct to set pkind */
 294 struct npc_set_pkind {
 295         struct mbox_msghdr hdr;
 296 #define ROC_PRIV_FLAGS_DEFAULT    BIT_ULL(0)
 297 #define ROC_PRIV_FLAGS_EDSA       BIT_ULL(1)
 298 #define ROC_PRIV_FLAGS_HIGIG      BIT_ULL(2)
 299 #define ROC_PRIV_FLAGS_LEN_90B    BIT_ULL(3)
 300 #define ROC_PRIV_FLAGS_EXDSA      BIT_ULL(4)
 301 #define ROC_PRIV_FLAGS_VLAN_EXDSA BIT_ULL(5)
 302 #define ROC_PRIV_FLAGS_CUSTOM     BIT_ULL(63)
 303         uint64_t __io mode;
 304 #define PKIND_TX BIT_ULL(0)
 305 #define PKIND_RX BIT_ULL(1)
 306         uint8_t __io dir;
 307         uint8_t __io pkind; /* valid only in case custom flag */
 308 };
 309
 310 /* Structure for requesting resource provisioning.
 311  * 'modify' flag to be used when either requesting more
 312  * or to detach partial of a certain resource type.
 313  * Rest of the fields specify how many of what type to
 314  * be attached.
 315  * To request LFs from two blocks of same type this mailbox
 316  * can be sent twice as below:
 317  *      struct rsrc_attach *attach;
 318  *       .. Allocate memory for message ..
 319  *       attach->cptlfs = 3; <3 LFs from CPT0>
 320  *       .. Send message ..
 321  *       .. Allocate memory for message ..
 322  *       attach->modify = 1;
 323  *       attach->cpt_blkaddr = BLKADDR_CPT1;
 324  *       attach->cptlfs = 2; <2 LFs from CPT1>
 325  *       .. Send message ..
 326  */
 327 struct rsrc_attach_req {
 328         struct mbox_msghdr hdr;
 329         uint8_t __io modify : 1;
 330         uint8_t __io npalf : 1;
 331         uint8_t __io nixlf : 1;
 332         uint16_t __io sso;
 333         uint16_t __io ssow;
 334         uint16_t __io timlfs;
 335         uint16_t __io cptlfs;
 336         uint16_t __io reelfs;
 337         /* BLKADDR_CPT0/BLKADDR_CPT1 or 0 for BLKADDR_CPT0 */
 338         int __io cpt_blkaddr;
 339         /* BLKADDR_REE0/BLKADDR_REE1 or 0 for BLKADDR_REE0 */
 340         int __io ree_blkaddr;
 341 };
 342
 343 /* Structure for relinquishing resources.
 344  * 'partial' flag to be used when relinquishing all resources
 345  * but only of a certain type. If not set, all resources of all
 346  * types provisioned to the RVU function will be detached.
 347  */
 348 struct rsrc_detach_req {
 349         struct mbox_msghdr hdr;
 350         uint8_t __io partial : 1;
 351         uint8_t __io npalf : 1;
 352         uint8_t __io nixlf : 1;
 353         uint8_t __io sso : 1;
 354         uint8_t __io ssow : 1;
 355         uint8_t __io timlfs : 1;
 356         uint8_t __io cptlfs : 1;
 357         uint8_t __io reelfs : 1;
 358 };
 359
 360 /* NIX Transmit schedulers */
 361 #define NIX_TXSCH_LVL_SMQ 0x0
 362 #define NIX_TXSCH_LVL_MDQ 0x0
 363 #define NIX_TXSCH_LVL_TL4 0x1
 364 #define NIX_TXSCH_LVL_TL3 0x2
 365 #define NIX_TXSCH_LVL_TL2 0x3
 366 #define NIX_TXSCH_LVL_TL1 0x4
 367 #define NIX_TXSCH_LVL_CNT 0x5
 368
 369 /*
 370  * Number of resources available to the caller.
 371  * In reply to MBOX_MSG_FREE_RSRC_CNT.
 372  */
 373 struct free_rsrcs_rsp {
 374         struct mbox_msghdr hdr;
 375         uint16_t __io schq[NIX_TXSCH_LVL_CNT];
 376         uint16_t __io sso;
 377         uint16_t __io tim;
 378         uint16_t __io ssow;
 379         uint16_t __io cpt;
 380         uint8_t __io npa;
 381         uint8_t __io nix;
 382         uint16_t __io schq_nix1[NIX_TXSCH_LVL_CNT];
 383         uint8_t __io nix1;
 384         uint8_t __io cpt1;
 385         uint8_t __io ree0;
 386         uint8_t __io ree1;
 387 };
 388
 389 #define MSIX_VECTOR_INVALID 0xFFFF
 390 #define MAX_RVU_BLKLF_CNT   256
 391
 392 struct msix_offset_rsp {
 393         struct mbox_msghdr hdr;
 394         uint16_t __io npa_msixoff;
 395         uint16_t __io nix_msixoff;
 396         uint16_t __io sso;
 397         uint16_t __io ssow;
 398         uint16_t __io timlfs;
 399         uint16_t __io cptlfs;
 400         uint16_t __io sso_msixoff[MAX_RVU_BLKLF_CNT];
 401         uint16_t __io ssow_msixoff[MAX_RVU_BLKLF_CNT];
 402         uint16_t __io timlf_msixoff[MAX_RVU_BLKLF_CNT];
 403         uint16_t __io cptlf_msixoff[MAX_RVU_BLKLF_CNT];
 404         uint16_t __io cpt1_lfs;
 405         uint16_t __io ree0_lfs;
 406         uint16_t __io ree1_lfs;
 407         uint16_t __io cpt1_lf_msixoff[MAX_RVU_BLKLF_CNT];
 408         uint16_t __io ree0_lf_msixoff[MAX_RVU_BLKLF_CNT];
 409         uint16_t __io ree1_lf_msixoff[MAX_RVU_BLKLF_CNT];
 410 };
 411
 412 struct lmtst_tbl_setup_req {
 413         struct mbox_msghdr hdr;
 414
 415         uint64_t __io dis_sched_early_comp : 1;
 416         uint64_t __io sched_ena : 1;
 417         uint64_t __io dis_line_pref : 1;
 418         uint64_t __io ssow_pf_func : 13;
 419         uint16_t __io pcifunc;
 420         uint8_t __io use_local_lmt_region;
 421         uint64_t __io lmt_iova;
 422         uint64_t __io rsvd[2]; /* Future use */
 423 };
 424
 425 /* CGX mbox message formats */
 426
 427 struct cgx_stats_rsp {
 428         struct mbox_msghdr hdr;
 429 #define CGX_RX_STATS_COUNT 13
 430 #define CGX_TX_STATS_COUNT 18
 431         uint64_t __io rx_stats[CGX_RX_STATS_COUNT];
 432         uint64_t __io tx_stats[CGX_TX_STATS_COUNT];
 433 };
 434
 435 struct rpm_stats_rsp {
 436         struct mbox_msghdr hdr;
 437 #define RPM_RX_STATS_COUNT 43
 438 #define RPM_TX_STATS_COUNT 34
 439         uint64_t __io rx_stats[RPM_RX_STATS_COUNT];
 440         uint64_t __io tx_stats[RPM_TX_STATS_COUNT];
 441 };
 442
 443 struct cgx_fec_stats_rsp {
 444         struct mbox_msghdr hdr;
 445         uint64_t __io fec_corr_blks;
 446         uint64_t __io fec_uncorr_blks;
 447 };
 448
 449 /* Structure for requesting the operation for
 450  * setting/getting mac address in the CGX interface
 451  */
 452 struct cgx_mac_addr_set_or_get {
 453         struct mbox_msghdr hdr;
 454         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
 455 };
 456
 457 /* Structure for requesting the operation to
 458  * add DMAC filter entry into CGX interface
 459  */
 460 struct cgx_mac_addr_add_req {
 461         struct mbox_msghdr hdr;
 462         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
 463 };
 464
 465 /* Structure for response against the operation to
 466  * add DMAC filter entry into CGX interface
 467  */
 468 struct cgx_mac_addr_add_rsp {
 469         struct mbox_msghdr hdr;
 470         uint8_t __io index;
 471 };
 472
 473 /* Structure for requesting the operation to
 474  * delete DMAC filter entry from CGX interface
 475  */
 476 struct cgx_mac_addr_del_req {
 477         struct mbox_msghdr hdr;
 478         uint8_t __io index;
 479 };
 480
 481 /* Structure for response against the operation to
 482  * get maximum supported DMAC filter entries
 483  */
 484 struct cgx_max_dmac_entries_get_rsp {
 485         struct mbox_msghdr hdr;
 486         uint8_t __io max_dmac_filters;
 487 };
 488
 489 struct cgx_link_user_info {
 490         uint64_t __io link_up : 1;
 491         uint64_t __io full_duplex : 1;
 492         uint64_t __io lmac_type_id : 4;
 493         uint64_t __io speed : 20; /* speed in Mbps */
 494         uint64_t __io an : 1;     /* AN supported or not */
 495         uint64_t __io fec : 2;    /* FEC type if enabled else 0 */
 496         uint64_t __io port : 8;
 497 #define LMACTYPE_STR_LEN 16
 498         char lmac_type[LMACTYPE_STR_LEN];
 499 };
 500
 501 struct cgx_link_info_msg {
 502         struct mbox_msghdr hdr;
 503         struct cgx_link_user_info link_info;
 504 };
 505
 506 struct cgx_ptp_rx_info_msg {
 507         struct mbox_msghdr hdr;
 508         uint8_t __io ptp_en;
 509 };
 510
 511 struct cgx_pause_frm_cfg {
 512         struct mbox_msghdr hdr;
 513         uint8_t __io set;
 514         /* set = 1 if the request is to config pause frames */
 515         /* set = 0 if the request is to fetch pause frames config */
 516         uint8_t __io rx_pause;
 517         uint8_t __io tx_pause;
 518 };
 519
 520 struct sfp_eeprom_s {
 521 #define SFP_EEPROM_SIZE 256
 522         uint16_t __io sff_id;
 523         uint8_t __io buf[SFP_EEPROM_SIZE];
 524         uint64_t __io reserved;
 525 };
 526
 527 enum fec_type {
 528         ROC_FEC_NONE,
 529         ROC_FEC_BASER,
 530         ROC_FEC_RS,
 531 };
 532
 533 struct phy_s {
 534         uint64_t __io can_change_mod_type : 1;
 535         uint64_t __io mod_type : 1;
 536 };
 537
 538 struct cgx_lmac_fwdata_s {
 539         uint16_t __io rw_valid;
 540         uint64_t __io supported_fec;
 541         uint64_t __io supported_an;
 542         uint64_t __io supported_link_modes;
 543         /* Only applicable if AN is supported */
 544         uint64_t __io advertised_fec;
 545         uint64_t __io advertised_link_modes;
 546         /* Only applicable if SFP/QSFP slot is present */
 547         struct sfp_eeprom_s sfp_eeprom;
 548         struct phy_s phy;
 549 #define LMAC_FWDATA_RESERVED_MEM 1023
 550         uint64_t __io reserved[LMAC_FWDATA_RESERVED_MEM];
 551 };
 552
 553 struct cgx_fw_data {
 554         struct mbox_msghdr hdr;
 555         struct cgx_lmac_fwdata_s fwdata;
 556 };
 557
 558 struct fec_mode {
 559         struct mbox_msghdr hdr;
 560         int __io fec;
 561 };
 562
 563 struct cgx_set_link_state_msg {
 564         struct mbox_msghdr hdr;
 565         uint8_t __io enable;
 566 };
 567
 568 struct cgx_phy_mod_type {
 569         struct mbox_msghdr hdr;
 570         int __io mod;
 571 };
 572
 573 struct cgx_set_link_mode_args {
 574         uint32_t __io speed;
 575         uint8_t __io duplex;
 576         uint8_t __io an;
 577         uint8_t __io ports;
 578         uint64_t __io mode;
 579 };
 580
 581 struct cgx_set_link_mode_req {
 582         struct mbox_msghdr hdr;
 583         struct cgx_set_link_mode_args args;
 584 };
 585
 586 struct cgx_set_link_mode_rsp {
 587         struct mbox_msghdr hdr;
 588         int __io status;
 589 };
 590
 591 /* NPA mbox message formats */
 592
 593 /* NPA mailbox error codes
 594  * Range 301 - 400.
 595  */
 596 enum npa_af_status {
 597         NPA_AF_ERR_PARAM = -301,
 598         NPA_AF_ERR_AQ_FULL = -302,
 599         NPA_AF_ERR_AQ_ENQUEUE = -303,
 600         NPA_AF_ERR_AF_LF_INVALID = -304,
 601         NPA_AF_ERR_AF_LF_ALLOC = -305,
 602         NPA_AF_ERR_LF_RESET = -306,
 603 };
 604
 605 #define NPA_AURA_SZ_0    0
 606 #define NPA_AURA_SZ_128  1
 607 #define NPA_AURA_SZ_256  2
 608 #define NPA_AURA_SZ_512  3
 609 #define NPA_AURA_SZ_1K   4
 610 #define NPA_AURA_SZ_2K   5
 611 #define NPA_AURA_SZ_4K   6
 612 #define NPA_AURA_SZ_8K   7
 613 #define NPA_AURA_SZ_16K  8
 614 #define NPA_AURA_SZ_32K  9
 615 #define NPA_AURA_SZ_64K  10
 616 #define NPA_AURA_SZ_128K 11
 617 #define NPA_AURA_SZ_256K 12
 618 #define NPA_AURA_SZ_512K 13
 619 #define NPA_AURA_SZ_1M   14
 620 #define NPA_AURA_SZ_MAX  15
 621
 622 /* For NPA LF context alloc and init */
 623 struct npa_lf_alloc_req {
 624         struct mbox_msghdr hdr;
 625         int __io node;
 626         int __io aura_sz;       /* No of auras. See NPA_AURA_SZ_* */
 627         uint32_t __io nr_pools; /* No of pools */
 628         uint64_t __io way_mask;
 629 };
 630
 631 struct npa_lf_alloc_rsp {
 632         struct mbox_msghdr hdr;
 633         uint32_t __io stack_pg_ptrs;  /* No of ptrs per stack page */
 634         uint32_t __io stack_pg_bytes; /* Size of stack page */
 635         uint16_t __io qints;          /* NPA_AF_CONST::QINTS */
 636         uint8_t __io cache_lines;     /* Batch Alloc DMA */
 637 };
 638
 639 /* NPA AQ enqueue msg */
 640 struct npa_aq_enq_req {
 641         struct mbox_msghdr hdr;
 642         uint32_t __io aura_id;
 643         uint8_t __io ctype;
 644         uint8_t __io op;
 645         union {
 646                 /* Valid when op == WRITE/INIT and ctype == AURA.
 647                  * LF fills the pool_id in aura.pool_addr. AF will translate
 648                  * the pool_id to pool context pointer.
 649                  */
 650                 __io struct npa_aura_s aura;
 651                 /* Valid when op == WRITE/INIT and ctype == POOL */
 652                 __io struct npa_pool_s pool;
 653         };
 654         /* Mask data when op == WRITE (1=write, 0=don't write) */
 655         union {
 656                 /* Valid when op == WRITE and ctype == AURA */
 657                 __io struct npa_aura_s aura_mask;
 658                 /* Valid when op == WRITE and ctype == POOL */
 659                 __io struct npa_pool_s pool_mask;
 660         };
 661 };
 662
 663 struct npa_aq_enq_rsp {
 664         struct mbox_msghdr hdr;
 665         union {
 666                 /* Valid when op == READ and ctype == AURA */
 667                 __io struct npa_aura_s aura;
 668                 /* Valid when op == READ and ctype == POOL */
 669                 __io struct npa_pool_s pool;
 670         };
 671 };
 672
 673 /* Disable all contexts of type 'ctype' */
 674 struct hwctx_disable_req {
 675         struct mbox_msghdr hdr;
 676         uint8_t __io ctype;
 677 };
 678
 679 /* NIX mbox message formats */
 680
 681 /* NIX mailbox error codes
 682  * Range 401 - 500.
 683  */
 684 enum nix_af_status {
 685         NIX_AF_ERR_PARAM = -401,
 686         NIX_AF_ERR_AQ_FULL = -402,
 687         NIX_AF_ERR_AQ_ENQUEUE = -403,
 688         NIX_AF_ERR_AF_LF_INVALID = -404,
 689         NIX_AF_ERR_AF_LF_ALLOC = -405,
 690         NIX_AF_ERR_TLX_ALLOC_FAIL = -406,
 691         NIX_AF_ERR_TLX_INVALID = -407,
 692         NIX_AF_ERR_RSS_SIZE_INVALID = -408,
 693         NIX_AF_ERR_RSS_GRPS_INVALID = -409,
 694         NIX_AF_ERR_FRS_INVALID = -410,
 695         NIX_AF_ERR_RX_LINK_INVALID = -411,
 696         NIX_AF_INVAL_TXSCHQ_CFG = -412,
 697         NIX_AF_SMQ_FLUSH_FAILED = -413,
 698         NIX_AF_ERR_LF_RESET = -414,
 699         NIX_AF_ERR_RSS_NOSPC_FIELD = -415,
 700         NIX_AF_ERR_RSS_NOSPC_ALGO = -416,
 701         NIX_AF_ERR_MARK_CFG_FAIL = -417,
 702         NIX_AF_ERR_LSO_CFG_FAIL = -418,
 703         NIX_AF_INVAL_NPA_PF_FUNC = -419,
 704         NIX_AF_INVAL_SSO_PF_FUNC = -420,
 705         NIX_AF_ERR_TX_VTAG_NOSPC = -421,
 706         NIX_AF_ERR_RX_VTAG_INUSE = -422,
 707         NIX_AF_ERR_PTP_CONFIG_FAIL = -423,
 708 };
 709
 710 /* For NIX LF context alloc and init */
 711 struct nix_lf_alloc_req {
 712         struct mbox_msghdr hdr;
 713         int __io node;
 714         uint32_t __io rq_cnt; /* No of receive queues */
 715         uint32_t __io sq_cnt; /* No of send queues */
 716         uint32_t __io cq_cnt; /* No of completion queues */
 717         uint8_t __io xqe_sz;
 718         uint16_t __io rss_sz;
 719         uint8_t __io rss_grps;
 720         uint16_t __io npa_func;
 721         /* RVU_DEFAULT_PF_FUNC == default pf_func associated with lf */
 722         uint16_t __io sso_func;
 723         uint64_t __io rx_cfg; /* See NIX_AF_LF(0..127)_RX_CFG */
 724         uint64_t __io way_mask;
 725 #define NIX_LF_RSS_TAG_LSB_AS_ADDER BIT_ULL(0)
 726 #define NIX_LF_LBK_BLK_SEL          BIT_ULL(1)
 727         uint64_t flags;
 728 };
 729
 730 struct nix_lf_alloc_rsp {
 731         struct mbox_msghdr hdr;
 732         uint16_t __io sqb_size;
 733         uint16_t __io rx_chan_base;
 734         uint16_t __io tx_chan_base;
 735         uint8_t __io rx_chan_cnt; /* Total number of RX channels */
 736         uint8_t __io tx_chan_cnt; /* Total number of TX channels */
 737         uint8_t __io lso_tsov4_idx;
 738         uint8_t __io lso_tsov6_idx;
 739         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
 740         uint8_t __io lf_rx_stats;     /* NIX_AF_CONST1::LF_RX_STATS */
 741         uint8_t __io lf_tx_stats;     /* NIX_AF_CONST1::LF_TX_STATS */
 742         uint16_t __io cints;          /* NIX_AF_CONST2::CINTS */
 743         uint16_t __io qints;          /* NIX_AF_CONST2::QINTS */
 744         uint8_t __io hw_rx_tstamp_en; /*set if rx timestamping enabled */
 745         uint8_t __io cgx_links;       /* No. of CGX links present in HW */
 746         uint8_t __io lbk_links;       /* No. of LBK links present in HW */
 747         uint8_t __io sdp_links;       /* No. of SDP links present in HW */
 748         uint8_t tx_link;              /* Transmit channel link number */
 749 };
 750
 751 struct nix_lf_free_req {
 752         struct mbox_msghdr hdr;
 753 #define NIX_LF_DISABLE_FLOWS     BIT_ULL(0)
 754 #define NIX_LF_DONT_FREE_TX_VTAG BIT_ULL(1)
 755         uint64_t __io flags;
 756 };
 757
 758 /* CN10x NIX AQ enqueue msg */
 759 struct nix_cn10k_aq_enq_req {
 760         struct mbox_msghdr hdr;
 761         uint32_t __io qidx;
 762         uint8_t __io ctype;
 763         uint8_t __io op;
 764         union {
 765                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RQ */
 766                 __io struct nix_cn10k_rq_ctx_s rq;
 767                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_SQ */
 768                 __io struct nix_cn10k_sq_ctx_s sq;
 769                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_CQ */
 770                 __io struct nix_cq_ctx_s cq;
 771                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RSS */
 772                 __io struct nix_rsse_s rss;
 773                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_MCE */
 774                 __io struct nix_rx_mce_s mce;
 775         };
 776         /* Mask data when op == WRITE (1=write, 0=don't write) */
 777         union {
 778                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RQ */
 779                 __io struct nix_cn10k_rq_ctx_s rq_mask;
 780                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_SQ */
 781                 __io struct nix_cn10k_sq_ctx_s sq_mask;
 782                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_CQ */
 783                 __io struct nix_cq_ctx_s cq_mask;
 784                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RSS */
 785                 __io struct nix_rsse_s rss_mask;
 786                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_MCE */
 787                 __io struct nix_rx_mce_s mce_mask;
 788         };
 789 };
 790
 791 struct nix_cn10k_aq_enq_rsp {
 792         struct mbox_msghdr hdr;
 793         union {
 794                 struct nix_cn10k_rq_ctx_s rq;
 795                 struct nix_cn10k_sq_ctx_s sq;
 796                 struct nix_cq_ctx_s cq;
 797                 struct nix_rsse_s rss;
 798                 struct nix_rx_mce_s mce;
 799         };
 800 };
 801
 802 /* NIX AQ enqueue msg */
 803 struct nix_aq_enq_req {
 804         struct mbox_msghdr hdr;
 805         uint32_t __io qidx;
 806         uint8_t __io ctype;
 807         uint8_t __io op;
 808         union {
 809                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RQ */
 810                 __io struct nix_rq_ctx_s rq;
 811                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_SQ */
 812                 __io struct nix_sq_ctx_s sq;
 813                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_CQ */
 814                 __io struct nix_cq_ctx_s cq;
 815                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RSS */
 816                 __io struct nix_rsse_s rss;
 817                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_MCE */
 818                 __io struct nix_rx_mce_s mce;
 819         };
 820         /* Mask data when op == WRITE (1=write, 0=don't write) */
 821         union {
 822                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RQ */
 823                 __io struct nix_rq_ctx_s rq_mask;
 824                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_SQ */
 825                 __io struct nix_sq_ctx_s sq_mask;
 826                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_CQ */
 827                 __io struct nix_cq_ctx_s cq_mask;
 828                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RSS */
 829                 __io struct nix_rsse_s rss_mask;
 830                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_MCE */
 831                 __io struct nix_rx_mce_s mce_mask;
 832         };
 833 };
 834
 835 struct nix_aq_enq_rsp {
 836         struct mbox_msghdr hdr;
 837         union {
 838                 __io struct nix_rq_ctx_s rq;
 839                 __io struct nix_sq_ctx_s sq;
 840                 __io struct nix_cq_ctx_s cq;
 841                 __io struct nix_rsse_s rss;
 842                 __io struct nix_rx_mce_s mce;
 843         };
 844 };
 845
 846 /* Tx scheduler/shaper mailbox messages */
 847
 848 #define MAX_TXSCHQ_PER_FUNC 128
 849
 850 struct nix_txsch_alloc_req {
 851         struct mbox_msghdr hdr;
 852         /* Scheduler queue count request at each level */
 853         uint16_t __io schq_contig[NIX_TXSCH_LVL_CNT]; /* Contig. queues */
 854         uint16_t __io schq[NIX_TXSCH_LVL_CNT];        /* Non-Contig. queues */
 855 };
 856
 857 struct nix_txsch_alloc_rsp {
 858         struct mbox_msghdr hdr;
 859         /* Scheduler queue count allocated at each level */
 860         uint16_t __io schq_contig[NIX_TXSCH_LVL_CNT]; /* Contig. queues */
 861         uint16_t __io schq[NIX_TXSCH_LVL_CNT];        /* Non-Contig. queues */
 862         /* Scheduler queue list allocated at each level */
 863         uint16_t __io schq_contig_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 864         uint16_t __io schq_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 865         /* Traffic aggregation scheduler level */
 866         uint8_t __io aggr_level;
 867         /* Aggregation lvl's RR_PRIO config */
 868         uint8_t __io aggr_lvl_rr_prio;
 869         /* LINKX_CFG CSRs mapped to TL3 or TL2's index ? */
 870         uint8_t __io link_cfg_lvl;
 871 };
 872
 873 struct nix_txsch_free_req {
 874         struct mbox_msghdr hdr;
 875 #define TXSCHQ_FREE_ALL BIT_ULL(0)
 876         uint16_t __io flags;
 877         /* Scheduler queue level to be freed */
 878         uint16_t __io schq_lvl;
 879         /* List of scheduler queues to be freed */
 880         uint16_t __io schq;
 881 };
 882
 883 struct nix_txschq_config {
 884         struct mbox_msghdr hdr;
 885         uint8_t __io lvl; /* SMQ/MDQ/TL4/TL3/TL2/TL1 */
 886         uint8_t __io read;
 887 #define TXSCHQ_IDX_SHIFT       16
 888 #define TXSCHQ_IDX_MASK        (BIT_ULL(10) - 1)
 889 #define TXSCHQ_IDX(reg, shift) (((reg) >> (shift)) & TXSCHQ_IDX_MASK)
 890         uint8_t __io num_regs;
 891 #define MAX_REGS_PER_MBOX_MSG 20
 892         uint64_t __io reg[MAX_REGS_PER_MBOX_MSG];
 893         uint64_t __io regval[MAX_REGS_PER_MBOX_MSG];
 894         /* All 0's => overwrite with new value */
 895         uint64_t __io regval_mask[MAX_REGS_PER_MBOX_MSG];
 896 };
 897
 898 struct nix_vtag_config {
 899         struct mbox_msghdr hdr;
 900         /* '0' for 4 octet VTAG, '1' for 8 octet VTAG */
 901         uint8_t __io vtag_size;
 902         /* cfg_type is '0' for tx vlan cfg
 903          * cfg_type is '1' for rx vlan cfg
 904          */
 905         uint8_t __io cfg_type;
 906         union {
 907                 /* Valid when cfg_type is '0' */
 908                 struct {
 909                         uint64_t __io vtag0;
 910                         uint64_t __io vtag1;
 911
 912                         /* cfg_vtag0 & cfg_vtag1 fields are valid
 913                          * when free_vtag0 & free_vtag1 are '0's.
 914                          */
 915                         /* cfg_vtag0 = 1 to configure vtag0 */
 916                         uint8_t __io cfg_vtag0 : 1;
 917                         /* cfg_vtag1 = 1 to configure vtag1 */
 918                         uint8_t __io cfg_vtag1 : 1;
 919
 920                         /* vtag0_idx & vtag1_idx are only valid when
 921                          * both cfg_vtag0 & cfg_vtag1 are '0's,
 922                          * these fields are used along with free_vtag0
 923                          * & free_vtag1 to free the nix lf's tx_vlan
 924                          * configuration.
 925                          *
 926                          * Denotes the indices of tx_vtag def registers
 927                          * that needs to be cleared and freed.
 928                          */
 929                         int __io vtag0_idx;
 930                         int __io vtag1_idx;
 931
 932                         /* Free_vtag0 & free_vtag1 fields are valid
 933                          * when cfg_vtag0 & cfg_vtag1 are '0's.
 934                          */
 935                         /* Free_vtag0 = 1 clears vtag0 configuration
 936                          * vtag0_idx denotes the index to be cleared.
 937                          */
 938                         uint8_t __io free_vtag0 : 1;
 939                         /* Free_vtag1 = 1 clears vtag1 configuration
 940                          * vtag1_idx denotes the index to be cleared.
 941                          */
 942                         uint8_t __io free_vtag1 : 1;
 943                 } tx;
 944
 945                 /* Valid when cfg_type is '1' */
 946                 struct {
 947                         /* Rx vtag type index, valid values are in 0..7 range */
 948                         uint8_t __io vtag_type;
 949                         /* Rx vtag strip */
 950                         uint8_t __io strip_vtag : 1;
 951                         /* Rx vtag capture */
 952                         uint8_t __io capture_vtag : 1;
 953                 } rx;
 954         };
 955 };
 956
 957 struct nix_vtag_config_rsp {
 958         struct mbox_msghdr hdr;
 959         /* Indices of tx_vtag def registers used to configure
 960          * tx vtag0 & vtag1 headers, these indices are valid
 961          * when nix_vtag_config mbox requested for vtag0 and/
 962          * or vtag1 configuration.
 963          */
 964         int __io vtag0_idx;
 965         int __io vtag1_idx;
 966 };
 967
 968 struct nix_rss_flowkey_cfg {
 969         struct mbox_msghdr hdr;
 970         int __io mcam_index;       /* MCAM entry index to modify */
 971         uint32_t __io flowkey_cfg; /* Flowkey types selected */
 972 #define FLOW_KEY_TYPE_PORT          BIT(0)
 973 #define FLOW_KEY_TYPE_IPV4          BIT(1)
 974 #define FLOW_KEY_TYPE_IPV6          BIT(2)
 975 #define FLOW_KEY_TYPE_TCP           BIT(3)
 976 #define FLOW_KEY_TYPE_UDP           BIT(4)
 977 #define FLOW_KEY_TYPE_SCTP          BIT(5)
 978 #define FLOW_KEY_TYPE_NVGRE         BIT(6)
 979 #define FLOW_KEY_TYPE_VXLAN         BIT(7)
 980 #define FLOW_KEY_TYPE_GENEVE        BIT(8)
 981 #define FLOW_KEY_TYPE_ETH_DMAC      BIT(9)
 982 #define FLOW_KEY_TYPE_IPV6_EXT      BIT(10)
 983 #define FLOW_KEY_TYPE_GTPU          BIT(11)
 984 #define FLOW_KEY_TYPE_INNR_IPV4     BIT(12)
 985 #define FLOW_KEY_TYPE_INNR_IPV6     BIT(13)
 986 #define FLOW_KEY_TYPE_INNR_TCP      BIT(14)
 987 #define FLOW_KEY_TYPE_INNR_UDP      BIT(15)
 988 #define FLOW_KEY_TYPE_INNR_SCTP     BIT(16)
 989 #define FLOW_KEY_TYPE_INNR_ETH_DMAC BIT(17)
 990 #define FLOW_KEY_TYPE_CH_LEN_90B    BIT(18)
 991 #define FLOW_KEY_TYPE_CUSTOM0       BIT(19)
 992 #define FLOW_KEY_TYPE_VLAN          BIT(20)
 993 #define FLOW_KEY_TYPE_L4_DST        BIT(28)
 994 #define FLOW_KEY_TYPE_L4_SRC        BIT(29)
 995 #define FLOW_KEY_TYPE_L3_DST        BIT(30)
 996 #define FLOW_KEY_TYPE_L3_SRC        BIT(31)
 997         uint8_t __io group; /* RSS context or group */
 998 };
 999
1000 struct nix_rss_flowkey_cfg_rsp {
1001         struct mbox_msghdr hdr;
1002         uint8_t __io alg_idx; /* Selected algo index */
1003 };
1004
1005 struct nix_set_mac_addr {
1006         struct mbox_msghdr hdr;
1007         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
1008 };
1009
1010 struct nix_get_mac_addr_rsp {
1011         struct mbox_msghdr hdr;
1012         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
1013 };
1014
1015 struct nix_mark_format_cfg {
1016         struct mbox_msghdr hdr;
1017         uint8_t __io offset;
1018         uint8_t __io y_mask;
1019         uint8_t __io y_val;
1020         uint8_t __io r_mask;
1021         uint8_t __io r_val;
1022 };
1023
1024 struct nix_mark_format_cfg_rsp {
1025         struct mbox_msghdr hdr;
1026         uint8_t __io mark_format_idx;
1027 };
1028
1029 struct nix_lso_format_cfg {
1030         struct mbox_msghdr hdr;
1031         uint64_t __io field_mask;
1032         uint64_t __io fields[NIX_LSO_FIELD_MAX];
1033 };
1034
1035 struct nix_lso_format_cfg_rsp {
1036         struct mbox_msghdr hdr;
1037         uint8_t __io lso_format_idx;
1038 };
1039
1040 struct nix_rx_mode {
1041         struct mbox_msghdr hdr;
1042 #define NIX_RX_MODE_UCAST    BIT(0)
1043 #define NIX_RX_MODE_PROMISC  BIT(1)
1044 #define NIX_RX_MODE_ALLMULTI BIT(2)
1045         uint16_t __io mode;
1046 };
1047
1048 struct nix_rx_cfg {
1049         struct mbox_msghdr hdr;
1050 #define NIX_RX_OL3_VERIFY BIT(0)
1051 #define NIX_RX_OL4_VERIFY BIT(1)
1052         uint8_t __io len_verify; /* Outer L3/L4 len check */
1053 #define NIX_RX_CSUM_OL4_VERIFY BIT(0)
1054         uint8_t __io csum_verify; /* Outer L4 checksum verification */
1055 };
1056
1057 struct nix_frs_cfg {
1058         struct mbox_msghdr hdr;
1059         uint8_t __io update_smq;    /* Update SMQ's min/max lens */
1060         uint8_t __io update_minlen; /* Set minlen also */
1061         uint8_t __io sdp_link;      /* Set SDP RX link */
1062         uint16_t __io maxlen;
1063         uint16_t __io minlen;
1064 };
1065
1066 struct nix_set_vlan_tpid {
1067         struct mbox_msghdr hdr;
1068 #define NIX_VLAN_TYPE_INNER 0
1069 #define NIX_VLAN_TYPE_OUTER 1
1070         uint8_t __io vlan_type;
1071         uint16_t __io tpid;
1072 };
1073
1074 struct nix_bp_cfg_req {
1075         struct mbox_msghdr hdr;
1076         uint16_t __io chan_base; /* Starting channel number */
1077         uint8_t __io chan_cnt;   /* Number of channels */
1078         uint8_t __io bpid_per_chan;
1079         /* bpid_per_chan = 0  assigns single bp id for range of channels */
1080         /* bpid_per_chan = 1 assigns separate bp id for each channel */
1081 };
1082
1083 /* PF can be mapped to either CGX or LBK interface,
1084  * so maximum 64 channels are possible.
1085  */
1086 #define NIX_MAX_CHAN 64
1087 struct nix_bp_cfg_rsp {
1088         struct mbox_msghdr hdr;
1089         /* Channel and bpid mapping */
1090         uint16_t __io chan_bpid[NIX_MAX_CHAN];
1091         /* Number of channel for which bpids are assigned */
1092         uint8_t __io chan_cnt;
1093 };
1094
1095 /* Global NIX inline IPSec configuration */
1096 struct nix_inline_ipsec_cfg {
1097         struct mbox_msghdr hdr;
1098         uint32_t __io cpt_credit;
1099         struct {
1100                 uint8_t __io egrp;
1101                 uint8_t __io opcode;
1102         } gen_cfg;
1103         struct {
1104                 uint16_t __io cpt_pf_func;
1105                 uint8_t __io cpt_slot;
1106         } inst_qsel;
1107         uint8_t __io enable;
1108 };
1109
1110 /* Per NIX LF inline IPSec configuration */
1111 struct nix_inline_ipsec_lf_cfg {
1112         struct mbox_msghdr hdr;
1113         uint64_t __io sa_base_addr;
1114         struct {
1115                 uint32_t __io tag_const;
1116                 uint16_t __io lenm1_max;
1117                 uint8_t __io sa_pow2_size;
1118                 uint8_t __io tt;
1119         } ipsec_cfg0;
1120         struct {
1121                 uint32_t __io sa_idx_max;
1122                 uint8_t __io sa_idx_w;
1123         } ipsec_cfg1;
1124         uint8_t __io enable;
1125 };
1126
1127 struct nix_hw_info {
1128         struct mbox_msghdr hdr;
1129         uint16_t __io vwqe_delay;
1130         uint16_t __io rsvd[15];
1131 };
1132
1133 /* SSO mailbox error codes
1134  * Range 501 - 600.
1135  */
1136 enum sso_af_status {
1137         SSO_AF_ERR_PARAM = -501,
1138         SSO_AF_ERR_LF_INVALID = -502,
1139         SSO_AF_ERR_AF_LF_ALLOC = -503,
1140         SSO_AF_ERR_GRP_EBUSY = -504,
1141         SSO_AF_INVAL_NPA_PF_FUNC = -505,
1142 };
1143
1144 struct sso_lf_alloc_req {
1145         struct mbox_msghdr hdr;
1146         int __io node;
1147         uint16_t __io hwgrps;
1148 };
1149
1150 struct sso_lf_alloc_rsp {
1151         struct mbox_msghdr hdr;
1152         uint32_t __io xaq_buf_size;
1153         uint32_t __io xaq_wq_entries;
1154         uint32_t __io in_unit_entries;
1155         uint16_t __io hwgrps;
1156 };
1157
1158 struct sso_lf_free_req {
1159         struct mbox_msghdr hdr;
1160         int __io node;
1161         uint16_t __io hwgrps;
1162 };
1163
1164 /* SSOW mailbox error codes
1165  * Range 601 - 700.
1166  */
1167 enum ssow_af_status {
1168         SSOW_AF_ERR_PARAM = -601,
1169         SSOW_AF_ERR_LF_INVALID = -602,
1170         SSOW_AF_ERR_AF_LF_ALLOC = -603,
1171 };
1172
1173 struct ssow_lf_alloc_req {
1174         struct mbox_msghdr hdr;
1175         int __io node;
1176         uint16_t __io hws;
1177 };
1178
1179 struct ssow_lf_free_req {
1180         struct mbox_msghdr hdr;
1181         int __io node;
1182         uint16_t __io hws;
1183 };
1184
1185 struct sso_hw_setconfig {
1186         struct mbox_msghdr hdr;
1187         uint32_t __io npa_aura_id;
1188         uint16_t __io npa_pf_func;
1189         uint16_t __io hwgrps;
1190 };
1191
1192 struct sso_hw_xaq_release {
1193         struct mbox_msghdr hdr;
1194         uint16_t __io hwgrps;
1195 };
1196
1197 struct sso_info_req {
1198         struct mbox_msghdr hdr;
1199         union {
1200                 uint16_t __io grp;
1201                 uint16_t __io hws;
1202         };
1203 };
1204
1205 struct sso_grp_priority {
1206         struct mbox_msghdr hdr;
1207         uint16_t __io grp;
1208         uint8_t __io priority;
1209         uint8_t __io affinity;
1210         uint8_t __io weight;
1211 };
1212
1213 struct sso_grp_qos_cfg {
1214         struct mbox_msghdr hdr;
1215         uint16_t __io grp;
1216         uint32_t __io xaq_limit;
1217         uint16_t __io taq_thr;
1218         uint16_t __io iaq_thr;
1219 };
1220
1221 struct sso_grp_stats {
1222         struct mbox_msghdr hdr;
1223         uint16_t __io grp;
1224         uint64_t __io ws_pc;
1225         uint64_t __io ext_pc;
1226         uint64_t __io wa_pc;
1227         uint64_t __io ts_pc;
1228         uint64_t __io ds_pc;
1229         uint64_t __io dq_pc;
1230         uint64_t __io aw_status;
1231         uint64_t __io page_cnt;
1232 };
1233
1234 struct sso_hws_stats {
1235         struct mbox_msghdr hdr;
1236         uint16_t __io hws;
1237         uint64_t __io arbitration;
1238 };
1239
1240 /* CPT mailbox error codes
1241  * Range 901 - 1000.
1242  */
1243 enum cpt_af_status {
1244         CPT_AF_ERR_PARAM = -901,
1245         CPT_AF_ERR_GRP_INVALID = -902,
1246         CPT_AF_ERR_LF_INVALID = -903,
1247         CPT_AF_ERR_ACCESS_DENIED = -904,
1248         CPT_AF_ERR_SSO_PF_FUNC_INVALID = -905,
1249         CPT_AF_ERR_NIX_PF_FUNC_INVALID = -906,
1250         CPT_AF_ERR_INLINE_IPSEC_INB_ENA = -907,
1251         CPT_AF_ERR_INLINE_IPSEC_OUT_ENA = -908
1252 };
1253
1254 /* CPT mbox message formats */
1255
1256 struct cpt_rd_wr_reg_msg {
1257         struct mbox_msghdr hdr;
1258         uint64_t __io reg_offset;
1259         uint64_t __io *ret_val;
1260         uint64_t __io val;
1261         uint8_t __io is_write;
1262 };
1263
1264 struct cpt_set_crypto_grp_req_msg {
1265         struct mbox_msghdr hdr;
1266         uint8_t __io crypto_eng_grp;
1267 };
1268
1269 struct cpt_lf_alloc_req_msg {
1270         struct mbox_msghdr hdr;
1271         uint16_t __io nix_pf_func;
1272         uint16_t __io sso_pf_func;
1273         uint16_t __io eng_grpmsk;
1274         uint8_t __io blkaddr;
1275 };
1276
1277 #define CPT_INLINE_INBOUND  0
1278 #define CPT_INLINE_OUTBOUND 1
1279
1280 struct cpt_inline_ipsec_cfg_msg {
1281         struct mbox_msghdr hdr;
1282         uint8_t __io enable;
1283         uint8_t __io slot;
1284         uint8_t __io dir;
1285         uint8_t __io sso_pf_func_ovrd;
1286         uint16_t __io sso_pf_func; /* Inbound path SSO_PF_FUNC */
1287         uint16_t __io nix_pf_func; /* Outbound path NIX_PF_FUNC */
1288 };
1289
1290 struct cpt_sts_req {
1291         struct mbox_msghdr hdr;
1292         uint8_t __io blkaddr;
1293 };
1294
1295 struct cpt_sts_rsp {
1296         struct mbox_msghdr hdr;
1297         uint64_t __io inst_req_pc;
1298         uint64_t __io inst_lat_pc;
1299         uint64_t __io rd_req_pc;
1300         uint64_t __io rd_lat_pc;
1301         uint64_t __io rd_uc_pc;
1302         uint64_t __io active_cycles_pc;
1303         uint64_t __io ctx_mis_pc;
1304         uint64_t __io ctx_hit_pc;
1305         uint64_t __io ctx_aop_pc;
1306         uint64_t __io ctx_aop_lat_pc;
1307         uint64_t __io ctx_ifetch_pc;
1308         uint64_t __io ctx_ifetch_lat_pc;
1309         uint64_t __io ctx_ffetch_pc;
1310         uint64_t __io ctx_ffetch_lat_pc;
1311         uint64_t __io ctx_wback_pc;
1312         uint64_t __io ctx_wback_lat_pc;
1313         uint64_t __io ctx_psh_pc;
1314         uint64_t __io ctx_psh_lat_pc;
1315         uint64_t __io ctx_err;
1316         uint64_t __io ctx_enc_id;
1317         uint64_t __io ctx_flush_timer;
1318         uint64_t __io rxc_time;
1319         uint64_t __io rxc_time_cfg;
1320         uint64_t __io rxc_active_sts;
1321         uint64_t __io rxc_zombie_sts;
1322         uint64_t __io busy_sts_ae;
1323         uint64_t __io free_sts_ae;
1324         uint64_t __io busy_sts_se;
1325         uint64_t __io free_sts_se;
1326         uint64_t __io busy_sts_ie;
1327         uint64_t __io free_sts_ie;
1328         uint64_t __io exe_err_info;
1329         uint64_t __io cptclk_cnt;
1330         uint64_t __io diag;
1331         uint64_t __io rxc_dfrg;
1332         uint64_t __io x2p_link_cfg0;
1333         uint64_t __io x2p_link_cfg1;
1334 };
1335
1336 struct cpt_rxc_time_cfg_req {
1337         struct mbox_msghdr hdr;
1338         int blkaddr;
1339         uint32_t step;
1340         uint16_t zombie_thres;
1341         uint16_t zombie_limit;
1342         uint16_t active_thres;
1343         uint16_t active_limit;
1344 };
1345
1346 struct cpt_rx_inline_lf_cfg_msg {
1347         struct mbox_msghdr hdr;
1348         uint16_t __io sso_pf_func;
1349         uint16_t __io param1;
1350         uint16_t __io param2;
1351         uint16_t __io reserved;
1352 };
1353
1354 enum cpt_eng_type {
1355         CPT_ENG_TYPE_AE = 1,
1356         CPT_ENG_TYPE_SE = 2,
1357         CPT_ENG_TYPE_IE = 3,
1358         CPT_MAX_ENG_TYPES,
1359 };
1360
1361 /* CPT HW capabilities */
1362 union cpt_eng_caps {
1363         uint64_t __io u;
1364         struct {
1365                 uint64_t __io reserved_0_4 : 5;
1366                 uint64_t __io mul : 1;
1367                 uint64_t __io sha1_sha2 : 1;
1368                 uint64_t __io chacha20 : 1;
1369                 uint64_t __io zuc_snow3g : 1;
1370                 uint64_t __io sha3 : 1;
1371                 uint64_t __io aes : 1;
1372                 uint64_t __io kasumi : 1;
1373                 uint64_t __io des : 1;
1374                 uint64_t __io crc : 1;
1375                 uint64_t __io reserved_14_63 : 50;
1376         };
1377 };
1378
1379 struct cpt_caps_rsp_msg {
1380         struct mbox_msghdr hdr;
1381         uint16_t __io cpt_pf_drv_version;
1382         uint8_t __io cpt_revision;
1383         union cpt_eng_caps eng_caps[CPT_MAX_ENG_TYPES];
1384 };
1385
1386 struct cpt_eng_grp_req {
1387         struct mbox_msghdr hdr;
1388         uint8_t __io eng_type;
1389 };
1390
1391 struct cpt_eng_grp_rsp {
1392         struct mbox_msghdr hdr;
1393         uint8_t __io eng_type;
1394         uint8_t __io eng_grp_num;
1395 };
1396
1397 /* NPC mbox message structs */
1398
1399 #define NPC_MCAM_ENTRY_INVALID 0xFFFF
1400 #define NPC_MCAM_INVALID_MAP   0xFFFF
1401
1402 /* NPC mailbox error codes
1403  * Range 701 - 800.
1404  */
1405 enum npc_af_status {
1406         NPC_MCAM_INVALID_REQ = -701,
1407         NPC_MCAM_ALLOC_DENIED = -702,
1408         NPC_MCAM_ALLOC_FAILED = -703,
1409         NPC_MCAM_PERM_DENIED = -704,
1410         NPC_AF_ERR_HIGIG_CONFIG_FAIL = -705,
1411 };
1412
1413 struct npc_mcam_alloc_entry_req {
1414         struct mbox_msghdr hdr;
1415 #define NPC_MAX_NONCONTIG_ENTRIES 256
1416         uint8_t __io contig; /* Contiguous entries ? */
1417 #define NPC_MCAM_ANY_PRIO    0
1418 #define NPC_MCAM_LOWER_PRIO  1
1419 #define NPC_MCAM_HIGHER_PRIO 2
1420         uint8_t __io priority; /* Lower or higher w.r.t ref_entry */
1421         uint16_t __io ref_entry;
1422         uint16_t __io count; /* Number of entries requested */
1423 };
1424
1425 struct npc_mcam_alloc_entry_rsp {
1426         struct mbox_msghdr hdr;
1427         /* Entry alloc'ed or start index if contiguous.
1428          * Invalid in case of non-contiguous.
1429          */
1430         uint16_t __io entry;
1431         uint16_t __io count;      /* Number of entries allocated */
1432         uint16_t __io free_count; /* Number of entries available */
1433         uint16_t __io entry_list[NPC_MAX_NONCONTIG_ENTRIES];
1434 };
1435
1436 struct npc_mcam_free_entry_req {
1437         struct mbox_msghdr hdr;
1438         uint16_t __io entry; /* Entry index to be freed */
1439         uint8_t __io all;    /* Free all entries alloc'ed to this PFVF */
1440 };
1441
1442 struct mcam_entry {
1443 #define NPC_MAX_KWS_IN_KEY 7 /* Number of keywords in max key width */
1444         uint64_t __io kw[NPC_MAX_KWS_IN_KEY];
1445         uint64_t __io kw_mask[NPC_MAX_KWS_IN_KEY];
1446         uint64_t __io action;
1447         uint64_t __io vtag_action;
1448 };
1449
1450 struct npc_mcam_write_entry_req {
1451         struct mbox_msghdr hdr;
1452         struct mcam_entry entry_data;
1453         uint16_t __io entry;       /* MCAM entry to write this match key */
1454         uint16_t __io cntr;        /* Counter for this MCAM entry */
1455         uint8_t __io intf;         /* Rx or Tx interface */
1456         uint8_t __io enable_entry; /* Enable this MCAM entry ? */
1457         uint8_t __io set_cntr;     /* Set counter for this entry ? */
1458 };
1459
1460 /* Enable/Disable a given entry */
1461 struct npc_mcam_ena_dis_entry_req {
1462         struct mbox_msghdr hdr;
1463         uint16_t __io entry;
1464 };
1465
1466 struct npc_mcam_shift_entry_req {
1467         struct mbox_msghdr hdr;
1468 #define NPC_MCAM_MAX_SHIFTS 64
1469         uint16_t __io curr_entry[NPC_MCAM_MAX_SHIFTS];
1470         uint16_t __io new_entry[NPC_MCAM_MAX_SHIFTS];
1471         uint16_t __io shift_count; /* Number of entries to shift */
1472 };
1473
1474 struct npc_mcam_shift_entry_rsp {
1475         struct mbox_msghdr hdr;
1476         /* Index in 'curr_entry', not entry itself */
1477         uint16_t __io failed_entry_idx;
1478 };
1479
1480 struct npc_mcam_alloc_counter_req {
1481         struct mbox_msghdr hdr;
1482         uint8_t __io contig; /* Contiguous counters ? */
1483 #define NPC_MAX_NONCONTIG_COUNTERS 64
1484         uint16_t __io count; /* Number of counters requested */
1485 };
1486
1487 struct npc_mcam_alloc_counter_rsp {
1488         struct mbox_msghdr hdr;
1489         /* Counter alloc'ed or start idx if contiguous.
1490          * Invalid in case of non-contiguous.
1491          */
1492         uint16_t __io cntr;
1493         uint16_t __io count; /* Number of counters allocated */
1494         uint16_t __io cntr_list[NPC_MAX_NONCONTIG_COUNTERS];
1495 };
1496
1497 struct npc_mcam_oper_counter_req {
1498         struct mbox_msghdr hdr;
1499         uint16_t __io cntr; /* Free a counter or clear/fetch it's stats */
1500 };
1501
1502 struct npc_mcam_oper_counter_rsp {
1503         struct mbox_msghdr hdr;
1504         /* valid only while fetching counter's stats */
1505         uint64_t __io stat;
1506 };
1507
1508 struct npc_mcam_unmap_counter_req {
1509         struct mbox_msghdr hdr;
1510         uint16_t __io cntr;
1511         uint16_t __io entry; /* Entry and counter to be unmapped */
1512         uint8_t __io all;    /* Unmap all entries using this counter ? */
1513 };
1514
1515 struct npc_mcam_alloc_and_write_entry_req {
1516         struct mbox_msghdr hdr;
1517         struct mcam_entry entry_data;
1518         uint16_t __io ref_entry;
1519         uint8_t __io priority;     /* Lower or higher w.r.t ref_entry */
1520         uint8_t __io intf;         /* Rx or Tx interface */
1521         uint8_t __io enable_entry; /* Enable this MCAM entry ? */
1522         uint8_t __io alloc_cntr;   /* Allocate counter and map ? */
1523 };
1524
1525 struct npc_mcam_alloc_and_write_entry_rsp {
1526         struct mbox_msghdr hdr;
1527         uint16_t __io entry;
1528         uint16_t __io cntr;
1529 };
1530
1531 struct npc_get_kex_cfg_rsp {
1532         struct mbox_msghdr hdr;
1533         uint64_t __io rx_keyx_cfg; /* NPC_AF_INTF(0)_KEX_CFG */
1534         uint64_t __io tx_keyx_cfg; /* NPC_AF_INTF(1)_KEX_CFG */
1535 #define NPC_MAX_INTF 2
1536 #define NPC_MAX_LID  8
1537 #define NPC_MAX_LT   16
1538 #define NPC_MAX_LD   2
1539 #define NPC_MAX_LFL  16
1540         /* NPC_AF_KEX_LDATA(0..1)_FLAGS_CFG */
1541         uint64_t __io kex_ld_flags[NPC_MAX_LD];
1542         /* NPC_AF_INTF(0..1)_LID(0..7)_LT(0..15)_LD(0..1)_CFG */
1543         uint64_t __io intf_lid_lt_ld[NPC_MAX_INTF][NPC_MAX_LID][NPC_MAX_LT]
1544                                     [NPC_MAX_LD];
1545         /* NPC_AF_INTF(0..1)_LDATA(0..1)_FLAGS(0..15)_CFG */
1546         uint64_t __io intf_ld_flags[NPC_MAX_INTF][NPC_MAX_LD][NPC_MAX_LFL];
1547 #define MKEX_NAME_LEN 128
1548         uint8_t __io mkex_pfl_name[MKEX_NAME_LEN];
1549 };
1550
1551 enum header_fields {
1552         NPC_DMAC,
1553         NPC_SMAC,
1554         NPC_ETYPE,
1555         NPC_OUTER_VID,
1556         NPC_TOS,
1557         NPC_SIP_IPV4,
1558         NPC_DIP_IPV4,
1559         NPC_SIP_IPV6,
1560         NPC_DIP_IPV6,
1561         NPC_SPORT_TCP,
1562         NPC_DPORT_TCP,
1563         NPC_SPORT_UDP,
1564         NPC_DPORT_UDP,
1565         NPC_FDSA_VAL,
1566         NPC_HEADER_FIELDS_MAX,
1567 };
1568
1569 struct flow_msg {
1570         unsigned char __io dmac[6];
1571         unsigned char __io smac[6];
1572         uint16_t __io etype;
1573         uint16_t __io vlan_etype;
1574         uint16_t __io vlan_tci;
1575         union {
1576                 uint32_t __io ip4src;
1577                 uint32_t __io ip6src[4];
1578         };
1579         union {
1580                 uint32_t __io ip4dst;
1581                 uint32_t __io ip6dst[4];
1582         };
1583         uint8_t __io tos;
1584         uint8_t __io ip_ver;
1585         uint8_t __io ip_proto;
1586         uint8_t __io tc;
1587         uint16_t __io sport;
1588         uint16_t __io dport;
1589 };
1590
1591 struct npc_install_flow_req {
1592         struct mbox_msghdr hdr;
1593         struct flow_msg packet;
1594         struct flow_msg mask;
1595         uint64_t __io features;
1596         uint16_t __io entry;
1597         uint16_t __io channel;
1598         uint8_t __io intf;
1599         uint8_t __io set_cntr;
1600         uint8_t __io default_rule;
1601         /* Overwrite(0) or append(1) flow to default rule? */
1602         uint8_t __io append;
1603         uint16_t __io vf;
1604         /* action */
1605         uint32_t __io index;
1606         uint16_t __io match_id;
1607         uint8_t __io flow_key_alg;
1608         uint8_t __io op;
1609         /* vtag action */
1610         uint8_t __io vtag0_type;
1611         uint8_t __io vtag0_valid;
1612         uint8_t __io vtag1_type;
1613         uint8_t __io vtag1_valid;
1614
1615         /* vtag tx action */
1616         uint16_t __io vtag0_def;
1617         uint8_t __io vtag0_op;
1618         uint16_t __io vtag1_def;
1619         uint8_t __io vtag1_op;
1620 };
1621
1622 struct npc_install_flow_rsp {
1623         struct mbox_msghdr hdr;
1624         /* Negative if no counter else counter number */
1625         int __io counter;
1626 };
1627
1628 struct npc_delete_flow_req {
1629         struct mbox_msghdr hdr;
1630         uint16_t __io entry;
1631         uint16_t __io start; /*Disable range of entries */
1632         uint16_t __io end;
1633         uint8_t __io all; /* PF + VFs */
1634 };
1635
1636 struct npc_mcam_read_entry_req {
1637         struct mbox_msghdr hdr;
1638         /* MCAM entry to read */
1639         uint16_t __io entry;
1640 };
1641
1642 struct npc_mcam_read_entry_rsp {
1643         struct mbox_msghdr hdr;
1644         struct mcam_entry entry_data;
1645         uint8_t __io intf;
1646         uint8_t __io enable;
1647 };
1648
1649 struct npc_mcam_read_base_rule_rsp {
1650         struct mbox_msghdr hdr;
1651         struct mcam_entry entry_data;
1652 };
1653
1654 struct npc_mcam_get_stats_req {
1655         struct mbox_msghdr hdr;
1656         uint16_t __io entry; /* mcam entry */
1657 };
1658
1659 struct npc_mcam_get_stats_rsp {
1660         struct mbox_msghdr hdr;
1661         uint64_t __io stat;  /* counter stats */
1662         uint8_t __io stat_ena; /* enabled */
1663 };
1664
1665 /* TIM mailbox error codes
1666  * Range 801 - 900.
1667  */
1668 enum tim_af_status {
1669         TIM_AF_NO_RINGS_LEFT = -801,
1670         TIM_AF_INVALID_NPA_PF_FUNC = -802,
1671         TIM_AF_INVALID_SSO_PF_FUNC = -803,
1672         TIM_AF_RING_STILL_RUNNING = -804,
1673         TIM_AF_LF_INVALID = -805,
1674         TIM_AF_CSIZE_NOT_ALIGNED = -806,
1675         TIM_AF_CSIZE_TOO_SMALL = -807,
1676         TIM_AF_CSIZE_TOO_BIG = -808,
1677         TIM_AF_INTERVAL_TOO_SMALL = -809,
1678         TIM_AF_INVALID_BIG_ENDIAN_VALUE = -810,
1679         TIM_AF_INVALID_CLOCK_SOURCE = -811,
1680         TIM_AF_GPIO_CLK_SRC_NOT_ENABLED = -812,
1681         TIM_AF_INVALID_BSIZE = -813,
1682         TIM_AF_INVALID_ENABLE_PERIODIC = -814,
1683         TIM_AF_INVALID_ENABLE_DONTFREE = -815,
1684         TIM_AF_ENA_DONTFRE_NSET_PERIODIC = -816,
1685         TIM_AF_RING_ALREADY_DISABLED = -817,
1686 };
1687
1688 enum tim_clk_srcs {
1689         TIM_CLK_SRCS_TENNS = 0,
1690         TIM_CLK_SRCS_GPIO = 1,
1691         TIM_CLK_SRCS_GTI = 2,
1692         TIM_CLK_SRCS_PTP = 3,
1693         TIM_CLK_SRSC_INVALID,
1694 };
1695
1696 enum tim_gpio_edge {
1697         TIM_GPIO_NO_EDGE = 0,
1698         TIM_GPIO_LTOH_TRANS = 1,
1699         TIM_GPIO_HTOL_TRANS = 2,
1700         TIM_GPIO_BOTH_TRANS = 3,
1701         TIM_GPIO_INVALID,
1702 };
1703
1704 enum ptp_op {
1705         PTP_OP_ADJFINE = 0,   /* adjfine(req.scaled_ppm); */
1706         PTP_OP_GET_CLOCK = 1, /* rsp.clk = get_clock() */
1707 };
1708
1709 struct ptp_req {
1710         struct mbox_msghdr hdr;
1711         uint8_t __io op;
1712         int64_t __io scaled_ppm;
1713         uint8_t __io is_pmu;
1714 };
1715
1716 struct ptp_rsp {
1717         struct mbox_msghdr hdr;
1718         uint64_t __io clk;
1719         uint64_t __io tsc;
1720 };
1721
1722 struct get_hw_cap_rsp {
1723         struct mbox_msghdr hdr;
1724         /* Schq mapping fixed or flexible */
1725         uint8_t __io nix_fixed_txschq_mapping;
1726         uint8_t __io nix_shaping; /* Is shaping and coloring supported */
1727 };
1728
1729 struct ndc_sync_op {
1730         struct mbox_msghdr hdr;
1731         uint8_t __io nix_lf_tx_sync;
1732         uint8_t __io nix_lf_rx_sync;
1733         uint8_t __io npa_lf_sync;
1734 };
1735
1736 struct tim_lf_alloc_req {
1737         struct mbox_msghdr hdr;
1738         uint16_t __io ring;
1739         uint16_t __io npa_pf_func;
1740         uint16_t __io sso_pf_func;
1741 };
1742
1743 struct tim_ring_req {
1744         struct mbox_msghdr hdr;
1745         uint16_t __io ring;
1746 };
1747
1748 struct tim_config_req {
1749         struct mbox_msghdr hdr;
1750         uint16_t __io ring;
1751         uint8_t __io bigendian;
1752         uint8_t __io clocksource;
1753         uint8_t __io enableperiodic;
1754         uint8_t __io enabledontfreebuffer;
1755         uint32_t __io bucketsize;
1756         uint32_t __io chunksize;
1757         uint32_t __io interval;
1758         uint8_t __io gpioedge;
1759 };
1760
1761 struct tim_lf_alloc_rsp {
1762         struct mbox_msghdr hdr;
1763         uint64_t __io tenns_clk;
1764 };
1765
1766 struct tim_enable_rsp {
1767         struct mbox_msghdr hdr;
1768         uint64_t __io timestarted;
1769         uint32_t __io currentbucket;
1770 };
1771
1772 struct sdp_node_info {
1773         /* Node to which this PF belons to */
1774         uint8_t __io node_id;
1775         uint8_t __io max_vfs;
1776         uint8_t __io num_pf_rings;
1777         uint8_t __io pf_srn;
1778 #define SDP_MAX_VFS     128
1779         uint8_t __io vf_rings[SDP_MAX_VFS];
1780 };
1781
1782 struct sdp_chan_info_msg {
1783         struct mbox_msghdr hdr;
1784         struct sdp_node_info info;
1785 };
1786
1787 #endif /* __ROC_MBOX_H__ */