drivers/common/cnxk/roc_mbox.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2021 Marvell.
   3  */
   4
   5 #ifndef __ROC_MBOX_H__
   6 #define __ROC_MBOX_H__
   7
   8 #include <errno.h>
   9 #include <stdbool.h>
  10 #include <stdint.h>
  11
  12 /* Device memory does not support unaligned access, instruct compiler to
  13  * not optimize the memory access when working with mailbox memory.
  14  */
  15 #define __io volatile
  16
  17 /* Header which precedes all mbox messages */
  18 struct mbox_hdr {
  19         uint64_t __io msg_size; /* Total msgs size embedded */
  20         uint16_t __io num_msgs; /* No of msgs embedded */
  21 };
  22
  23 /* Header which precedes every msg and is also part of it */
  24 struct mbox_msghdr {
  25         uint16_t __io pcifunc; /* Who's sending this msg */
  26         uint16_t __io id;      /* Mbox message ID */
  27 #define MBOX_REQ_SIG (0xdead)
  28 #define MBOX_RSP_SIG (0xbeef)
  29         /* Signature, for validating corrupted msgs */
  30         uint16_t __io sig;
  31 #define MBOX_VERSION (0x000b)
  32         /* Version of msg's structure for this ID */
  33         uint16_t __io ver;
  34         /* Offset of next msg within mailbox region */
  35         uint16_t __io next_msgoff;
  36         int __io rc; /* Msg processed response code */
  37 };
  38
  39 /* Mailbox message types */
  40 #define MBOX_MSG_MASK    0xFFFF
  41 #define MBOX_MSG_INVALID 0xFFFE
  42 #define MBOX_MSG_MAX     0xFFFF
  43
  44 #define MBOX_MESSAGES                                                          \
  45         /* Generic mbox IDs (range 0x000 - 0x1FF) */                           \
  46         M(READY, 0x001, ready, msg_req, ready_msg_rsp)                         \
  47         M(ATTACH_RESOURCES, 0x002, attach_resources, rsrc_attach_req, msg_rsp) \
  48         M(DETACH_RESOURCES, 0x003, detach_resources, rsrc_detach_req, msg_rsp) \
  49         M(FREE_RSRC_CNT, 0x004, free_rsrc_cnt, msg_req, free_rsrcs_rsp)        \
  50         M(MSIX_OFFSET, 0x005, msix_offset, msg_req, msix_offset_rsp)           \
  51         M(VF_FLR, 0x006, vf_flr, msg_req, msg_rsp)                             \
  52         M(PTP_OP, 0x007, ptp_op, ptp_req, ptp_rsp)                             \
  53         M(GET_HW_CAP, 0x008, get_hw_cap, msg_req, get_hw_cap_rsp)              \
  54         M(NDC_SYNC_OP, 0x009, ndc_sync_op, ndc_sync_op, msg_rsp)               \
  55         M(LMTST_TBL_SETUP, 0x00a, lmtst_tbl_setup, lmtst_tbl_setup_req,        \
  56           msg_rsp)                                                             \
  57         /* CGX mbox IDs (range 0x200 - 0x3FF) */                               \
  58         M(CGX_START_RXTX, 0x200, cgx_start_rxtx, msg_req, msg_rsp)             \
  59         M(CGX_STOP_RXTX, 0x201, cgx_stop_rxtx, msg_req, msg_rsp)               \
  60         M(CGX_STATS, 0x202, cgx_stats, msg_req, cgx_stats_rsp)                 \
  61         M(CGX_MAC_ADDR_SET, 0x203, cgx_mac_addr_set, cgx_mac_addr_set_or_get,  \
  62           cgx_mac_addr_set_or_get)                                             \
  63         M(CGX_MAC_ADDR_GET, 0x204, cgx_mac_addr_get, cgx_mac_addr_set_or_get,  \
  64           cgx_mac_addr_set_or_get)                                             \
  65         M(CGX_PROMISC_ENABLE, 0x205, cgx_promisc_enable, msg_req, msg_rsp)     \
  66         M(CGX_PROMISC_DISABLE, 0x206, cgx_promisc_disable, msg_req, msg_rsp)   \
  67         M(CGX_START_LINKEVENTS, 0x207, cgx_start_linkevents, msg_req, msg_rsp) \
  68         M(CGX_STOP_LINKEVENTS, 0x208, cgx_stop_linkevents, msg_req, msg_rsp)   \
  69         M(CGX_GET_LINKINFO, 0x209, cgx_get_linkinfo, msg_req,                  \
  70           cgx_link_info_msg)                                                   \
  71         M(CGX_INTLBK_ENABLE, 0x20A, cgx_intlbk_enable, msg_req, msg_rsp)       \
  72         M(CGX_INTLBK_DISABLE, 0x20B, cgx_intlbk_disable, msg_req, msg_rsp)     \
  73         M(CGX_PTP_RX_ENABLE, 0x20C, cgx_ptp_rx_enable, msg_req, msg_rsp)       \
  74         M(CGX_PTP_RX_DISABLE, 0x20D, cgx_ptp_rx_disable, msg_req, msg_rsp)     \
  75         M(CGX_CFG_PAUSE_FRM, 0x20E, cgx_cfg_pause_frm, cgx_pause_frm_cfg,      \
  76           cgx_pause_frm_cfg)                                                   \
  77         M(CGX_FW_DATA_GET, 0x20F, cgx_get_aux_link_info, msg_req, cgx_fw_data) \
  78         M(CGX_FEC_SET, 0x210, cgx_set_fec_param, fec_mode, fec_mode)           \
  79         M(CGX_MAC_ADDR_ADD, 0x211, cgx_mac_addr_add, cgx_mac_addr_add_req,     \
  80           cgx_mac_addr_add_rsp)                                                \
  81         M(CGX_MAC_ADDR_DEL, 0x212, cgx_mac_addr_del, cgx_mac_addr_del_req,     \
  82           msg_rsp)                                                             \
  83         M(CGX_MAC_MAX_ENTRIES_GET, 0x213, cgx_mac_max_entries_get, msg_req,    \
  84           cgx_max_dmac_entries_get_rsp)                                        \
  85         M(CGX_SET_LINK_STATE, 0x214, cgx_set_link_state,                       \
  86           cgx_set_link_state_msg, msg_rsp)                                     \
  87         M(CGX_GET_PHY_MOD_TYPE, 0x215, cgx_get_phy_mod_type, msg_req,          \
  88           cgx_phy_mod_type)                                                    \
  89         M(CGX_SET_PHY_MOD_TYPE, 0x216, cgx_set_phy_mod_type, cgx_phy_mod_type, \
  90           msg_rsp)                                                             \
  91         M(CGX_FEC_STATS, 0x217, cgx_fec_stats, msg_req, cgx_fec_stats_rsp)     \
  92         M(CGX_SET_LINK_MODE, 0x218, cgx_set_link_mode, cgx_set_link_mode_req,  \
  93           cgx_set_link_mode_rsp)                                               \
  94         M(CGX_GET_PHY_FEC_STATS, 0x219, cgx_get_phy_fec_stats, msg_req,        \
  95           msg_rsp)                                                             \
  96         M(CGX_STATS_RST, 0x21A, cgx_stats_rst, msg_req, msg_rsp)               \
  97         M(RPM_STATS, 0x21C, rpm_stats, msg_req, rpm_stats_rsp)                 \
  98         /* NPA mbox IDs (range 0x400 - 0x5FF) */                               \
  99         M(NPA_LF_ALLOC, 0x400, npa_lf_alloc, npa_lf_alloc_req,                 \
 100           npa_lf_alloc_rsp)                                                    \
 101         M(NPA_LF_FREE, 0x401, npa_lf_free, msg_req, msg_rsp)                   \
 102         M(NPA_AQ_ENQ, 0x402, npa_aq_enq, npa_aq_enq_req, npa_aq_enq_rsp)       \
 103         M(NPA_HWCTX_DISABLE, 0x403, npa_hwctx_disable, hwctx_disable_req,      \
 104           msg_rsp)                                                             \
 105         /* SSO/SSOW mbox IDs (range 0x600 - 0x7FF) */                          \
 106         M(SSO_LF_ALLOC, 0x600, sso_lf_alloc, sso_lf_alloc_req,                 \
 107           sso_lf_alloc_rsp)                                                    \
 108         M(SSO_LF_FREE, 0x601, sso_lf_free, sso_lf_free_req, msg_rsp)           \
 109         M(SSOW_LF_ALLOC, 0x602, ssow_lf_alloc, ssow_lf_alloc_req, msg_rsp)     \
 110         M(SSOW_LF_FREE, 0x603, ssow_lf_free, ssow_lf_free_req, msg_rsp)        \
 111         M(SSO_HW_SETCONFIG, 0x604, sso_hw_setconfig, sso_hw_setconfig,         \
 112           msg_rsp)                                                             \
 113         M(SSO_GRP_SET_PRIORITY, 0x605, sso_grp_set_priority, sso_grp_priority, \
 114           msg_rsp)                                                             \
 115         M(SSO_GRP_GET_PRIORITY, 0x606, sso_grp_get_priority, sso_info_req,     \
 116           sso_grp_priority)                                                    \
 117         M(SSO_WS_CACHE_INV, 0x607, sso_ws_cache_inv, msg_req, msg_rsp)         \
 118         M(SSO_GRP_QOS_CONFIG, 0x608, sso_grp_qos_config, sso_grp_qos_cfg,      \
 119           msg_rsp)                                                             \
 120         M(SSO_GRP_GET_STATS, 0x609, sso_grp_get_stats, sso_info_req,           \
 121           sso_grp_stats)                                                       \
 122         M(SSO_HWS_GET_STATS, 0x610, sso_hws_get_stats, sso_info_req,           \
 123           sso_hws_stats)                                                       \
 124         M(SSO_HW_RELEASE_XAQ, 0x611, sso_hw_release_xaq_aura,                  \
 125           sso_hw_xaq_release, msg_rsp)                                         \
 126         /* TIM mbox IDs (range 0x800 - 0x9FF) */                               \
 127         M(TIM_LF_ALLOC, 0x800, tim_lf_alloc, tim_lf_alloc_req,                 \
 128           tim_lf_alloc_rsp)                                                    \
 129         M(TIM_LF_FREE, 0x801, tim_lf_free, tim_ring_req, msg_rsp)              \
 130         M(TIM_CONFIG_RING, 0x802, tim_config_ring, tim_config_req, msg_rsp)    \
 131         M(TIM_ENABLE_RING, 0x803, tim_enable_ring, tim_ring_req,               \
 132           tim_enable_rsp)                                                      \
 133         M(TIM_DISABLE_RING, 0x804, tim_disable_ring, tim_ring_req, msg_rsp)    \
 134         M(TIM_GET_MIN_INTVL, 0x805, tim_get_min_intvl, tim_intvl_req,          \
 135           tim_intvl_rsp)                                                       \
 136         /* CPT mbox IDs (range 0xA00 - 0xBFF) */                               \
 137         M(CPT_LF_ALLOC, 0xA00, cpt_lf_alloc, cpt_lf_alloc_req_msg, msg_rsp)    \
 138         M(CPT_LF_FREE, 0xA01, cpt_lf_free, msg_req, msg_rsp)                   \
 139         M(CPT_RD_WR_REGISTER, 0xA02, cpt_rd_wr_register, cpt_rd_wr_reg_msg,    \
 140           cpt_rd_wr_reg_msg)                                                   \
 141         M(CPT_SET_CRYPTO_GRP, 0xA03, cpt_set_crypto_grp,                       \
 142           cpt_set_crypto_grp_req_msg, msg_rsp)                                 \
 143         M(CPT_INLINE_IPSEC_CFG, 0xA04, cpt_inline_ipsec_cfg,                   \
 144           cpt_inline_ipsec_cfg_msg, msg_rsp)                                   \
 145         M(CPT_STATS, 0xA05, cpt_sts_get, cpt_sts_req, cpt_sts_rsp)             \
 146         M(CPT_RXC_TIME_CFG, 0xA06, cpt_rxc_time_cfg, cpt_rxc_time_cfg_req,     \
 147           msg_rsp)                                                             \
 148         M(CPT_CTX_CACHE_SYNC, 0xA07, cpt_ctx_cache_sync, msg_req, msg_rsp)     \
 149         M(CPT_RX_INLINE_LF_CFG, 0xBFE, cpt_rx_inline_lf_cfg,                   \
 150           cpt_rx_inline_lf_cfg_msg, msg_rsp)                                   \
 151         M(CPT_GET_CAPS, 0xBFD, cpt_caps_get, msg_req, cpt_caps_rsp_msg)        \
 152         M(CPT_GET_ENG_GRP, 0xBFF, cpt_eng_grp_get, cpt_eng_grp_req,            \
 153           cpt_eng_grp_rsp)                                                     \
 154         /* REE mbox IDs (range 0xE00 - 0xFFF) */                               \
 155         M(REE_CONFIG_LF, 0xE01, ree_config_lf, ree_lf_req_msg, msg_rsp)        \
 156         M(REE_RD_WR_REGISTER, 0xE02, ree_rd_wr_register, ree_rd_wr_reg_msg,    \
 157           ree_rd_wr_reg_msg)                                                   \
 158         M(REE_RULE_DB_PROG, 0xE03, ree_rule_db_prog, ree_rule_db_prog_req_msg, \
 159           msg_rsp)                                                             \
 160         M(REE_RULE_DB_LEN_GET, 0xE04, ree_rule_db_len_get, ree_req_msg,        \
 161           ree_rule_db_len_rsp_msg)                                             \
 162         M(REE_RULE_DB_GET, 0xE05, ree_rule_db_get, ree_rule_db_get_req_msg,    \
 163           ree_rule_db_get_rsp_msg)                                             \
 164         /* SDP mbox IDs (range 0x1000 - 0x11FF) */                             \
 165         M(SET_SDP_CHAN_INFO, 0x1000, set_sdp_chan_info, sdp_chan_info_msg,     \
 166           msg_rsp)                                                             \
 167         /* NPC mbox IDs (range 0x6000 - 0x7FFF) */                             \
 168         M(NPC_MCAM_ALLOC_ENTRY, 0x6000, npc_mcam_alloc_entry,                  \
 169           npc_mcam_alloc_entry_req, npc_mcam_alloc_entry_rsp)                  \
 170         M(NPC_MCAM_FREE_ENTRY, 0x6001, npc_mcam_free_entry,                    \
 171           npc_mcam_free_entry_req, msg_rsp)                                    \
 172         M(NPC_MCAM_WRITE_ENTRY, 0x6002, npc_mcam_write_entry,                  \
 173           npc_mcam_write_entry_req, msg_rsp)                                   \
 174         M(NPC_MCAM_ENA_ENTRY, 0x6003, npc_mcam_ena_entry,                      \
 175           npc_mcam_ena_dis_entry_req, msg_rsp)                                 \
 176         M(NPC_MCAM_DIS_ENTRY, 0x6004, npc_mcam_dis_entry,                      \
 177           npc_mcam_ena_dis_entry_req, msg_rsp)                                 \
 178         M(NPC_MCAM_SHIFT_ENTRY, 0x6005, npc_mcam_shift_entry,                  \
 179           npc_mcam_shift_entry_req, npc_mcam_shift_entry_rsp)                  \
 180         M(NPC_MCAM_ALLOC_COUNTER, 0x6006, npc_mcam_alloc_counter,              \
 181           npc_mcam_alloc_counter_req, npc_mcam_alloc_counter_rsp)              \
 182         M(NPC_MCAM_FREE_COUNTER, 0x6007, npc_mcam_free_counter,                \
 183           npc_mcam_oper_counter_req, msg_rsp)                                  \
 184         M(NPC_MCAM_UNMAP_COUNTER, 0x6008, npc_mcam_unmap_counter,              \
 185           npc_mcam_unmap_counter_req, msg_rsp)                                 \
 186         M(NPC_MCAM_CLEAR_COUNTER, 0x6009, npc_mcam_clear_counter,              \
 187           npc_mcam_oper_counter_req, msg_rsp)                                  \
 188         M(NPC_MCAM_COUNTER_STATS, 0x600a, npc_mcam_counter_stats,              \
 189           npc_mcam_oper_counter_req, npc_mcam_oper_counter_rsp)                \
 190         M(NPC_MCAM_ALLOC_AND_WRITE_ENTRY, 0x600b,                              \
 191           npc_mcam_alloc_and_write_entry, npc_mcam_alloc_and_write_entry_req,  \
 192           npc_mcam_alloc_and_write_entry_rsp)                                  \
 193         M(NPC_GET_KEX_CFG, 0x600c, npc_get_kex_cfg, msg_req,                   \
 194           npc_get_kex_cfg_rsp)                                                 \
 195         M(NPC_INSTALL_FLOW, 0x600d, npc_install_flow, npc_install_flow_req,    \
 196           npc_install_flow_rsp)                                                \
 197         M(NPC_DELETE_FLOW, 0x600e, npc_delete_flow, npc_delete_flow_req,       \
 198           msg_rsp)                                                             \
 199         M(NPC_MCAM_READ_ENTRY, 0x600f, npc_mcam_read_entry,                    \
 200           npc_mcam_read_entry_req, npc_mcam_read_entry_rsp)                    \
 201         M(NPC_SET_PKIND, 0x6010, npc_set_pkind, npc_set_pkind, msg_rsp)        \
 202         M(NPC_MCAM_READ_BASE_RULE, 0x6011, npc_read_base_steer_rule, msg_req,  \
 203           npc_mcam_read_base_rule_rsp)                                         \
 204         M(NPC_MCAM_GET_STATS, 0x6012, npc_mcam_entry_stats,                    \
 205           npc_mcam_get_stats_req, npc_mcam_get_stats_rsp)                      \
 206         /* NIX mbox IDs (range 0x8000 - 0xFFFF) */                             \
 207         M(NIX_LF_ALLOC, 0x8000, nix_lf_alloc, nix_lf_alloc_req,                \
 208           nix_lf_alloc_rsp)                                                    \
 209         M(NIX_LF_FREE, 0x8001, nix_lf_free, nix_lf_free_req, msg_rsp)          \
 210         M(NIX_AQ_ENQ, 0x8002, nix_aq_enq, nix_aq_enq_req, nix_aq_enq_rsp)      \
 211         M(NIX_HWCTX_DISABLE, 0x8003, nix_hwctx_disable, hwctx_disable_req,     \
 212           msg_rsp)                                                             \
 213         M(NIX_TXSCH_ALLOC, 0x8004, nix_txsch_alloc, nix_txsch_alloc_req,       \
 214           nix_txsch_alloc_rsp)                                                 \
 215         M(NIX_TXSCH_FREE, 0x8005, nix_txsch_free, nix_txsch_free_req, msg_rsp) \
 216         M(NIX_TXSCHQ_CFG, 0x8006, nix_txschq_cfg, nix_txschq_config,           \
 217           nix_txschq_config)                                                   \
 218         M(NIX_STATS_RST, 0x8007, nix_stats_rst, msg_req, msg_rsp)              \
 219         M(NIX_VTAG_CFG, 0x8008, nix_vtag_cfg, nix_vtag_config, msg_rsp)        \
 220         M(NIX_RSS_FLOWKEY_CFG, 0x8009, nix_rss_flowkey_cfg,                    \
 221           nix_rss_flowkey_cfg, nix_rss_flowkey_cfg_rsp)                        \
 222         M(NIX_SET_MAC_ADDR, 0x800a, nix_set_mac_addr, nix_set_mac_addr,        \
 223           msg_rsp)                                                             \
 224         M(NIX_SET_RX_MODE, 0x800b, nix_set_rx_mode, nix_rx_mode, msg_rsp)      \
 225         M(NIX_SET_HW_FRS, 0x800c, nix_set_hw_frs, nix_frs_cfg, msg_rsp)        \
 226         M(NIX_LF_START_RX, 0x800d, nix_lf_start_rx, msg_req, msg_rsp)          \
 227         M(NIX_LF_STOP_RX, 0x800e, nix_lf_stop_rx, msg_req, msg_rsp)            \
 228         M(NIX_MARK_FORMAT_CFG, 0x800f, nix_mark_format_cfg,                    \
 229           nix_mark_format_cfg, nix_mark_format_cfg_rsp)                        \
 230         M(NIX_SET_RX_CFG, 0x8010, nix_set_rx_cfg, nix_rx_cfg, msg_rsp)         \
 231         M(NIX_LSO_FORMAT_CFG, 0x8011, nix_lso_format_cfg, nix_lso_format_cfg,  \
 232           nix_lso_format_cfg_rsp)                                              \
 233         M(NIX_LF_PTP_TX_ENABLE, 0x8013, nix_lf_ptp_tx_enable, msg_req,         \
 234           msg_rsp)                                                             \
 235         M(NIX_LF_PTP_TX_DISABLE, 0x8014, nix_lf_ptp_tx_disable, msg_req,       \
 236           msg_rsp)                                                             \
 237         M(NIX_SET_VLAN_TPID, 0x8015, nix_set_vlan_tpid, nix_set_vlan_tpid,     \
 238           msg_rsp)                                                             \
 239         M(NIX_BP_ENABLE, 0x8016, nix_bp_enable, nix_bp_cfg_req,                \
 240           nix_bp_cfg_rsp)                                                      \
 241         M(NIX_BP_DISABLE, 0x8017, nix_bp_disable, nix_bp_cfg_req, msg_rsp)     \
 242         M(NIX_GET_MAC_ADDR, 0x8018, nix_get_mac_addr, msg_req,                 \
 243           nix_get_mac_addr_rsp)                                                \
 244         M(NIX_INLINE_IPSEC_CFG, 0x8019, nix_inline_ipsec_cfg,                  \
 245           nix_inline_ipsec_cfg, msg_rsp)                                       \
 246         M(NIX_INLINE_IPSEC_LF_CFG, 0x801a, nix_inline_ipsec_lf_cfg,            \
 247           nix_inline_ipsec_lf_cfg, msg_rsp)                                    \
 248         M(NIX_CN10K_AQ_ENQ, 0x801b, nix_cn10k_aq_enq, nix_cn10k_aq_enq_req,    \
 249           nix_cn10k_aq_enq_rsp)                                                \
 250         M(NIX_GET_HW_INFO, 0x801c, nix_get_hw_info, msg_req, nix_hw_info)      \
 251         M(NIX_BANDPROF_ALLOC, 0x801d, nix_bandprof_alloc,                      \
 252           nix_bandprof_alloc_req, nix_bandprof_alloc_rsp)                      \
 253         M(NIX_BANDPROF_FREE, 0x801e, nix_bandprof_free, nix_bandprof_free_req, \
 254           msg_rsp)                                                             \
 255         M(NIX_BANDPROF_GET_HWINFO, 0x801f, nix_bandprof_get_hwinfo, msg_req,   \
 256           nix_bandprof_get_hwinfo_rsp)                                         \
 257         M(NIX_CPT_BP_ENABLE, 0x8020, nix_cpt_bp_enable, nix_bp_cfg_req,        \
 258           nix_bp_cfg_rsp)                                                      \
 259         M(NIX_CPT_BP_DISABLE, 0x8021, nix_cpt_bp_disable, nix_bp_cfg_req,      \
 260           msg_rsp)
 261
 262 /* Messages initiated by AF (range 0xC00 - 0xDFF) */
 263 #define MBOX_UP_CGX_MESSAGES                                                   \
 264         M(CGX_LINK_EVENT, 0xC00, cgx_link_event, cgx_link_info_msg, msg_rsp)   \
 265         M(CGX_PTP_RX_INFO, 0xC01, cgx_ptp_rx_info, cgx_ptp_rx_info_msg, msg_rsp)
 266
 267 enum {
 268 #define M(_name, _id, _1, _2, _3) MBOX_MSG_##_name = _id,
 269         MBOX_MESSAGES MBOX_UP_CGX_MESSAGES
 270 #undef M
 271 };
 272
 273 /* Mailbox message formats */
 274
 275 #define RVU_DEFAULT_PF_FUNC 0xFFFF
 276
 277 /* Generic request msg used for those mbox messages which
 278  * don't send any data in the request.
 279  */
 280 struct msg_req {
 281         struct mbox_msghdr hdr;
 282 };
 283
 284 /* Generic response msg used a ack or response for those mbox
 285  * messages which does not have a specific rsp msg format.
 286  */
 287 struct msg_rsp {
 288         struct mbox_msghdr hdr;
 289 };
 290
 291 /* RVU mailbox error codes
 292  * Range 256 - 300.
 293  */
 294 enum rvu_af_status {
 295         RVU_INVALID_VF_ID = -256,
 296 };
 297
 298 struct ready_msg_rsp {
 299         struct mbox_msghdr hdr;
 300         uint16_t __io sclk_freq; /* SCLK frequency */
 301         uint16_t __io rclk_freq; /* RCLK frequency */
 302 };
 303
 304 enum npc_pkind_type {
 305         NPC_RX_CUSTOM_PRE_L2_PKIND = 55ULL,
 306         NPC_RX_VLAN_EXDSA_PKIND = 56ULL,
 307         NPC_RX_CHLEN24B_PKIND,
 308         NPC_RX_CPT_HDR_PKIND,
 309         NPC_RX_CHLEN90B_PKIND,
 310         NPC_TX_HIGIG_PKIND,
 311         NPC_RX_HIGIG_PKIND,
 312         NPC_RX_EXDSA_PKIND,
 313         NPC_RX_EDSA_PKIND,
 314         NPC_TX_DEF_PKIND,
 315 };
 316
 317 /* Struct to set pkind */
 318 struct npc_set_pkind {
 319         struct mbox_msghdr hdr;
 320 #define ROC_PRIV_FLAGS_DEFAULT    BIT_ULL(0)
 321 #define ROC_PRIV_FLAGS_EDSA       BIT_ULL(1)
 322 #define ROC_PRIV_FLAGS_HIGIG      BIT_ULL(2)
 323 #define ROC_PRIV_FLAGS_LEN_90B    BIT_ULL(3)
 324 #define ROC_PRIV_FLAGS_EXDSA      BIT_ULL(4)
 325 #define ROC_PRIV_FLAGS_VLAN_EXDSA BIT_ULL(5)
 326 #define ROC_PRIV_FLAGS_PRE_L2     BIT_ULL(6)
 327 #define ROC_PRIV_FLAGS_CUSTOM     BIT_ULL(63)
 328         uint64_t __io mode;
 329 #define PKIND_TX BIT_ULL(0)
 330 #define PKIND_RX BIT_ULL(1)
 331         uint8_t __io dir;
 332         uint8_t __io pkind; /* valid only in case custom flag */
 333         uint8_t __io var_len_off;
 334         /* Offset of custom header length field.
 335          * Valid only for pkind NPC_RX_CUSTOM_PRE_L2_PKIND
 336          */
 337         uint8_t __io var_len_off_mask; /* Mask for length with in offset */
 338         uint8_t __io shift_dir;
 339         /* Shift direction to get length of the
 340          * header at var_len_off
 341          */
 342 };
 343
 344 /* Structure for requesting resource provisioning.
 345  * 'modify' flag to be used when either requesting more
 346  * or to detach partial of a certain resource type.
 347  * Rest of the fields specify how many of what type to
 348  * be attached.
 349  * To request LFs from two blocks of same type this mailbox
 350  * can be sent twice as below:
 351  *      struct rsrc_attach *attach;
 352  *       .. Allocate memory for message ..
 353  *       attach->cptlfs = 3; <3 LFs from CPT0>
 354  *       .. Send message ..
 355  *       .. Allocate memory for message ..
 356  *       attach->modify = 1;
 357  *       attach->cpt_blkaddr = BLKADDR_CPT1;
 358  *       attach->cptlfs = 2; <2 LFs from CPT1>
 359  *       .. Send message ..
 360  */
 361 struct rsrc_attach_req {
 362         struct mbox_msghdr hdr;
 363         uint8_t __io modify : 1;
 364         uint8_t __io npalf : 1;
 365         uint8_t __io nixlf : 1;
 366         uint16_t __io sso;
 367         uint16_t __io ssow;
 368         uint16_t __io timlfs;
 369         uint16_t __io cptlfs;
 370         uint16_t __io reelfs;
 371         /* BLKADDR_CPT0/BLKADDR_CPT1 or 0 for BLKADDR_CPT0 */
 372         int __io cpt_blkaddr;
 373         /* BLKADDR_REE0/BLKADDR_REE1 or 0 for BLKADDR_REE0 */
 374         int __io ree_blkaddr;
 375 };
 376
 377 /* Structure for relinquishing resources.
 378  * 'partial' flag to be used when relinquishing all resources
 379  * but only of a certain type. If not set, all resources of all
 380  * types provisioned to the RVU function will be detached.
 381  */
 382 struct rsrc_detach_req {
 383         struct mbox_msghdr hdr;
 384         uint8_t __io partial : 1;
 385         uint8_t __io npalf : 1;
 386         uint8_t __io nixlf : 1;
 387         uint8_t __io sso : 1;
 388         uint8_t __io ssow : 1;
 389         uint8_t __io timlfs : 1;
 390         uint8_t __io cptlfs : 1;
 391         uint8_t __io reelfs : 1;
 392 };
 393
 394 /* NIX Transmit schedulers */
 395 #define NIX_TXSCH_LVL_SMQ 0x0
 396 #define NIX_TXSCH_LVL_MDQ 0x0
 397 #define NIX_TXSCH_LVL_TL4 0x1
 398 #define NIX_TXSCH_LVL_TL3 0x2
 399 #define NIX_TXSCH_LVL_TL2 0x3
 400 #define NIX_TXSCH_LVL_TL1 0x4
 401 #define NIX_TXSCH_LVL_CNT 0x5
 402
 403 /*
 404  * Number of resources available to the caller.
 405  * In reply to MBOX_MSG_FREE_RSRC_CNT.
 406  */
 407 struct free_rsrcs_rsp {
 408         struct mbox_msghdr hdr;
 409         uint16_t __io schq[NIX_TXSCH_LVL_CNT];
 410         uint16_t __io sso;
 411         uint16_t __io tim;
 412         uint16_t __io ssow;
 413         uint16_t __io cpt;
 414         uint8_t __io npa;
 415         uint8_t __io nix;
 416         uint16_t __io schq_nix1[NIX_TXSCH_LVL_CNT];
 417         uint8_t __io nix1;
 418         uint8_t __io cpt1;
 419         uint8_t __io ree0;
 420         uint8_t __io ree1;
 421 };
 422
 423 #define MSIX_VECTOR_INVALID 0xFFFF
 424 #define MAX_RVU_BLKLF_CNT   256
 425
 426 struct msix_offset_rsp {
 427         struct mbox_msghdr hdr;
 428         uint16_t __io npa_msixoff;
 429         uint16_t __io nix_msixoff;
 430         uint16_t __io sso;
 431         uint16_t __io ssow;
 432         uint16_t __io timlfs;
 433         uint16_t __io cptlfs;
 434         uint16_t __io sso_msixoff[MAX_RVU_BLKLF_CNT];
 435         uint16_t __io ssow_msixoff[MAX_RVU_BLKLF_CNT];
 436         uint16_t __io timlf_msixoff[MAX_RVU_BLKLF_CNT];
 437         uint16_t __io cptlf_msixoff[MAX_RVU_BLKLF_CNT];
 438         uint16_t __io cpt1_lfs;
 439         uint16_t __io ree0_lfs;
 440         uint16_t __io ree1_lfs;
 441         uint16_t __io cpt1_lf_msixoff[MAX_RVU_BLKLF_CNT];
 442         uint16_t __io ree0_lf_msixoff[MAX_RVU_BLKLF_CNT];
 443         uint16_t __io ree1_lf_msixoff[MAX_RVU_BLKLF_CNT];
 444 };
 445
 446 struct lmtst_tbl_setup_req {
 447         struct mbox_msghdr hdr;
 448
 449         uint64_t __io dis_sched_early_comp : 1;
 450         uint64_t __io sched_ena : 1;
 451         uint64_t __io dis_line_pref : 1;
 452         uint64_t __io ssow_pf_func : 13;
 453         uint16_t __io pcifunc;
 454         uint8_t __io use_local_lmt_region;
 455         uint64_t __io lmt_iova;
 456         uint64_t __io rsvd[2]; /* Future use */
 457 };
 458
 459 /* CGX mbox message formats */
 460
 461 struct cgx_stats_rsp {
 462         struct mbox_msghdr hdr;
 463 #define CGX_RX_STATS_COUNT 13
 464 #define CGX_TX_STATS_COUNT 18
 465         uint64_t __io rx_stats[CGX_RX_STATS_COUNT];
 466         uint64_t __io tx_stats[CGX_TX_STATS_COUNT];
 467 };
 468
 469 struct rpm_stats_rsp {
 470         struct mbox_msghdr hdr;
 471 #define RPM_RX_STATS_COUNT 43
 472 #define RPM_TX_STATS_COUNT 34
 473         uint64_t __io rx_stats[RPM_RX_STATS_COUNT];
 474         uint64_t __io tx_stats[RPM_TX_STATS_COUNT];
 475 };
 476
 477 struct cgx_fec_stats_rsp {
 478         struct mbox_msghdr hdr;
 479         uint64_t __io fec_corr_blks;
 480         uint64_t __io fec_uncorr_blks;
 481 };
 482
 483 /* Structure for requesting the operation for
 484  * setting/getting mac address in the CGX interface
 485  */
 486 struct cgx_mac_addr_set_or_get {
 487         struct mbox_msghdr hdr;
 488         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
 489 };
 490
 491 /* Structure for requesting the operation to
 492  * add DMAC filter entry into CGX interface
 493  */
 494 struct cgx_mac_addr_add_req {
 495         struct mbox_msghdr hdr;
 496         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
 497 };
 498
 499 /* Structure for response against the operation to
 500  * add DMAC filter entry into CGX interface
 501  */
 502 struct cgx_mac_addr_add_rsp {
 503         struct mbox_msghdr hdr;
 504         uint8_t __io index;
 505 };
 506
 507 /* Structure for requesting the operation to
 508  * delete DMAC filter entry from CGX interface
 509  */
 510 struct cgx_mac_addr_del_req {
 511         struct mbox_msghdr hdr;
 512         uint8_t __io index;
 513 };
 514
 515 /* Structure for response against the operation to
 516  * get maximum supported DMAC filter entries
 517  */
 518 struct cgx_max_dmac_entries_get_rsp {
 519         struct mbox_msghdr hdr;
 520         uint8_t __io max_dmac_filters;
 521 };
 522
 523 struct cgx_link_user_info {
 524         uint64_t __io link_up : 1;
 525         uint64_t __io full_duplex : 1;
 526         uint64_t __io lmac_type_id : 4;
 527         uint64_t __io speed : 20; /* speed in Mbps */
 528         uint64_t __io an : 1;     /* AN supported or not */
 529         uint64_t __io fec : 2;    /* FEC type if enabled else 0 */
 530         uint64_t __io port : 8;
 531 #define LMACTYPE_STR_LEN 16
 532         char lmac_type[LMACTYPE_STR_LEN];
 533 };
 534
 535 struct cgx_link_info_msg {
 536         struct mbox_msghdr hdr;
 537         struct cgx_link_user_info link_info;
 538 };
 539
 540 struct cgx_ptp_rx_info_msg {
 541         struct mbox_msghdr hdr;
 542         uint8_t __io ptp_en;
 543 };
 544
 545 struct cgx_pause_frm_cfg {
 546         struct mbox_msghdr hdr;
 547         uint8_t __io set;
 548         /* set = 1 if the request is to config pause frames */
 549         /* set = 0 if the request is to fetch pause frames config */
 550         uint8_t __io rx_pause;
 551         uint8_t __io tx_pause;
 552 };
 553
 554 struct sfp_eeprom_s {
 555 #define SFP_EEPROM_SIZE 256
 556         uint16_t __io sff_id;
 557         uint8_t __io buf[SFP_EEPROM_SIZE];
 558         uint64_t __io reserved;
 559 };
 560
 561 enum fec_type {
 562         ROC_FEC_NONE,
 563         ROC_FEC_BASER,
 564         ROC_FEC_RS,
 565 };
 566
 567 struct phy_s {
 568         uint64_t __io can_change_mod_type : 1;
 569         uint64_t __io mod_type : 1;
 570 };
 571
 572 struct cgx_lmac_fwdata_s {
 573         uint16_t __io rw_valid;
 574         uint64_t __io supported_fec;
 575         uint64_t __io supported_an;
 576         uint64_t __io supported_link_modes;
 577         /* Only applicable if AN is supported */
 578         uint64_t __io advertised_fec;
 579         uint64_t __io advertised_link_modes;
 580         /* Only applicable if SFP/QSFP slot is present */
 581         struct sfp_eeprom_s sfp_eeprom;
 582         struct phy_s phy;
 583 #define LMAC_FWDATA_RESERVED_MEM 1023
 584         uint64_t __io reserved[LMAC_FWDATA_RESERVED_MEM];
 585 };
 586
 587 struct cgx_fw_data {
 588         struct mbox_msghdr hdr;
 589         struct cgx_lmac_fwdata_s fwdata;
 590 };
 591
 592 struct fec_mode {
 593         struct mbox_msghdr hdr;
 594         int __io fec;
 595 };
 596
 597 struct cgx_set_link_state_msg {
 598         struct mbox_msghdr hdr;
 599         uint8_t __io enable;
 600 };
 601
 602 struct cgx_phy_mod_type {
 603         struct mbox_msghdr hdr;
 604         int __io mod;
 605 };
 606
 607 struct cgx_set_link_mode_args {
 608         uint32_t __io speed;
 609         uint8_t __io duplex;
 610         uint8_t __io an;
 611         uint8_t __io ports;
 612         uint64_t __io mode;
 613 };
 614
 615 struct cgx_set_link_mode_req {
 616         struct mbox_msghdr hdr;
 617         struct cgx_set_link_mode_args args;
 618 };
 619
 620 struct cgx_set_link_mode_rsp {
 621         struct mbox_msghdr hdr;
 622         int __io status;
 623 };
 624
 625 /* NPA mbox message formats */
 626
 627 /* NPA mailbox error codes
 628  * Range 301 - 400.
 629  */
 630 enum npa_af_status {
 631         NPA_AF_ERR_PARAM = -301,
 632         NPA_AF_ERR_AQ_FULL = -302,
 633         NPA_AF_ERR_AQ_ENQUEUE = -303,
 634         NPA_AF_ERR_AF_LF_INVALID = -304,
 635         NPA_AF_ERR_AF_LF_ALLOC = -305,
 636         NPA_AF_ERR_LF_RESET = -306,
 637 };
 638
 639 #define NPA_AURA_SZ_0    0
 640 #define NPA_AURA_SZ_128  1
 641 #define NPA_AURA_SZ_256  2
 642 #define NPA_AURA_SZ_512  3
 643 #define NPA_AURA_SZ_1K   4
 644 #define NPA_AURA_SZ_2K   5
 645 #define NPA_AURA_SZ_4K   6
 646 #define NPA_AURA_SZ_8K   7
 647 #define NPA_AURA_SZ_16K  8
 648 #define NPA_AURA_SZ_32K  9
 649 #define NPA_AURA_SZ_64K  10
 650 #define NPA_AURA_SZ_128K 11
 651 #define NPA_AURA_SZ_256K 12
 652 #define NPA_AURA_SZ_512K 13
 653 #define NPA_AURA_SZ_1M   14
 654 #define NPA_AURA_SZ_MAX  15
 655
 656 /* For NPA LF context alloc and init */
 657 struct npa_lf_alloc_req {
 658         struct mbox_msghdr hdr;
 659         int __io node;
 660         int __io aura_sz;       /* No of auras. See NPA_AURA_SZ_* */
 661         uint32_t __io nr_pools; /* No of pools */
 662         uint64_t __io way_mask;
 663 };
 664
 665 struct npa_lf_alloc_rsp {
 666         struct mbox_msghdr hdr;
 667         uint32_t __io stack_pg_ptrs;  /* No of ptrs per stack page */
 668         uint32_t __io stack_pg_bytes; /* Size of stack page */
 669         uint16_t __io qints;          /* NPA_AF_CONST::QINTS */
 670         uint8_t __io cache_lines;     /* Batch Alloc DMA */
 671 };
 672
 673 /* NPA AQ enqueue msg */
 674 struct npa_aq_enq_req {
 675         struct mbox_msghdr hdr;
 676         uint32_t __io aura_id;
 677         uint8_t __io ctype;
 678         uint8_t __io op;
 679         union {
 680                 /* Valid when op == WRITE/INIT and ctype == AURA.
 681                  * LF fills the pool_id in aura.pool_addr. AF will translate
 682                  * the pool_id to pool context pointer.
 683                  */
 684                 __io struct npa_aura_s aura;
 685                 /* Valid when op == WRITE/INIT and ctype == POOL */
 686                 __io struct npa_pool_s pool;
 687         };
 688         /* Mask data when op == WRITE (1=write, 0=don't write) */
 689         union {
 690                 /* Valid when op == WRITE and ctype == AURA */
 691                 __io struct npa_aura_s aura_mask;
 692                 /* Valid when op == WRITE and ctype == POOL */
 693                 __io struct npa_pool_s pool_mask;
 694         };
 695 };
 696
 697 struct npa_aq_enq_rsp {
 698         struct mbox_msghdr hdr;
 699         union {
 700                 /* Valid when op == READ and ctype == AURA */
 701                 __io struct npa_aura_s aura;
 702                 /* Valid when op == READ and ctype == POOL */
 703                 __io struct npa_pool_s pool;
 704         };
 705 };
 706
 707 /* Disable all contexts of type 'ctype' */
 708 struct hwctx_disable_req {
 709         struct mbox_msghdr hdr;
 710         uint8_t __io ctype;
 711 };
 712
 713 /* NIX mbox message formats */
 714
 715 /* NIX mailbox error codes
 716  * Range 401 - 500.
 717  */
 718 enum nix_af_status {
 719         NIX_AF_ERR_PARAM = -401,
 720         NIX_AF_ERR_AQ_FULL = -402,
 721         NIX_AF_ERR_AQ_ENQUEUE = -403,
 722         NIX_AF_ERR_AF_LF_INVALID = -404,
 723         NIX_AF_ERR_AF_LF_ALLOC = -405,
 724         NIX_AF_ERR_TLX_ALLOC_FAIL = -406,
 725         NIX_AF_ERR_TLX_INVALID = -407,
 726         NIX_AF_ERR_RSS_SIZE_INVALID = -408,
 727         NIX_AF_ERR_RSS_GRPS_INVALID = -409,
 728         NIX_AF_ERR_FRS_INVALID = -410,
 729         NIX_AF_ERR_RX_LINK_INVALID = -411,
 730         NIX_AF_INVAL_TXSCHQ_CFG = -412,
 731         NIX_AF_SMQ_FLUSH_FAILED = -413,
 732         NIX_AF_ERR_LF_RESET = -414,
 733         NIX_AF_ERR_RSS_NOSPC_FIELD = -415,
 734         NIX_AF_ERR_RSS_NOSPC_ALGO = -416,
 735         NIX_AF_ERR_MARK_CFG_FAIL = -417,
 736         NIX_AF_ERR_LSO_CFG_FAIL = -418,
 737         NIX_AF_INVAL_NPA_PF_FUNC = -419,
 738         NIX_AF_INVAL_SSO_PF_FUNC = -420,
 739         NIX_AF_ERR_TX_VTAG_NOSPC = -421,
 740         NIX_AF_ERR_RX_VTAG_INUSE = -422,
 741         NIX_AF_ERR_PTP_CONFIG_FAIL = -423,
 742 };
 743
 744 /* For NIX LF context alloc and init */
 745 struct nix_lf_alloc_req {
 746         struct mbox_msghdr hdr;
 747         int __io node;
 748         uint32_t __io rq_cnt; /* No of receive queues */
 749         uint32_t __io sq_cnt; /* No of send queues */
 750         uint32_t __io cq_cnt; /* No of completion queues */
 751         uint8_t __io xqe_sz;
 752         uint16_t __io rss_sz;
 753         uint8_t __io rss_grps;
 754         uint16_t __io npa_func;
 755         /* RVU_DEFAULT_PF_FUNC == default pf_func associated with lf */
 756         uint16_t __io sso_func;
 757         uint64_t __io rx_cfg; /* See NIX_AF_LF(0..127)_RX_CFG */
 758         uint64_t __io way_mask;
 759 #define NIX_LF_RSS_TAG_LSB_AS_ADDER BIT_ULL(0)
 760 #define NIX_LF_LBK_BLK_SEL          BIT_ULL(1)
 761         uint64_t flags;
 762 };
 763
 764 struct nix_lf_alloc_rsp {
 765         struct mbox_msghdr hdr;
 766         uint16_t __io sqb_size;
 767         uint16_t __io rx_chan_base;
 768         uint16_t __io tx_chan_base;
 769         uint8_t __io rx_chan_cnt; /* Total number of RX channels */
 770         uint8_t __io tx_chan_cnt; /* Total number of TX channels */
 771         uint8_t __io lso_tsov4_idx;
 772         uint8_t __io lso_tsov6_idx;
 773         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
 774         uint8_t __io lf_rx_stats;     /* NIX_AF_CONST1::LF_RX_STATS */
 775         uint8_t __io lf_tx_stats;     /* NIX_AF_CONST1::LF_TX_STATS */
 776         uint16_t __io cints;          /* NIX_AF_CONST2::CINTS */
 777         uint16_t __io qints;          /* NIX_AF_CONST2::QINTS */
 778         uint8_t __io hw_rx_tstamp_en; /*set if rx timestamping enabled */
 779         uint8_t __io cgx_links;       /* No. of CGX links present in HW */
 780         uint8_t __io lbk_links;       /* No. of LBK links present in HW */
 781         uint8_t __io sdp_links;       /* No. of SDP links present in HW */
 782         uint8_t tx_link;              /* Transmit channel link number */
 783 };
 784
 785 struct nix_lf_free_req {
 786         struct mbox_msghdr hdr;
 787 #define NIX_LF_DISABLE_FLOWS     BIT_ULL(0)
 788 #define NIX_LF_DONT_FREE_TX_VTAG BIT_ULL(1)
 789         uint64_t __io flags;
 790 };
 791
 792 /* CN10x NIX AQ enqueue msg */
 793 struct nix_cn10k_aq_enq_req {
 794         struct mbox_msghdr hdr;
 795         uint32_t __io qidx;
 796         uint8_t __io ctype;
 797         uint8_t __io op;
 798         union {
 799                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RQ */
 800                 __io struct nix_cn10k_rq_ctx_s rq;
 801                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_SQ */
 802                 __io struct nix_cn10k_sq_ctx_s sq;
 803                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_CQ */
 804                 __io struct nix_cq_ctx_s cq;
 805                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RSS */
 806                 __io struct nix_rsse_s rss;
 807                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_MCE */
 808                 __io struct nix_rx_mce_s mce;
 809                 /* Valid when op == WRITE/INIT and
 810                  * ctype == NIX_AQ_CTYPE_BAND_PROF
 811                  */
 812                 __io struct nix_band_prof_s prof;
 813         };
 814         /* Mask data when op == WRITE (1=write, 0=don't write) */
 815         union {
 816                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RQ */
 817                 __io struct nix_cn10k_rq_ctx_s rq_mask;
 818                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_SQ */
 819                 __io struct nix_cn10k_sq_ctx_s sq_mask;
 820                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_CQ */
 821                 __io struct nix_cq_ctx_s cq_mask;
 822                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RSS */
 823                 __io struct nix_rsse_s rss_mask;
 824                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_MCE */
 825                 __io struct nix_rx_mce_s mce_mask;
 826                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_BAND_PROF */
 827                 __io struct nix_band_prof_s prof_mask;
 828         };
 829 };
 830
 831 struct nix_cn10k_aq_enq_rsp {
 832         struct mbox_msghdr hdr;
 833         union {
 834                 struct nix_cn10k_rq_ctx_s rq;
 835                 struct nix_cn10k_sq_ctx_s sq;
 836                 struct nix_cq_ctx_s cq;
 837                 struct nix_rsse_s rss;
 838                 struct nix_rx_mce_s mce;
 839                 struct nix_band_prof_s prof;
 840         };
 841 };
 842
 843 /* NIX AQ enqueue msg */
 844 struct nix_aq_enq_req {
 845         struct mbox_msghdr hdr;
 846         uint32_t __io qidx;
 847         uint8_t __io ctype;
 848         uint8_t __io op;
 849         union {
 850                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RQ */
 851                 __io struct nix_rq_ctx_s rq;
 852                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_SQ */
 853                 __io struct nix_sq_ctx_s sq;
 854                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_CQ */
 855                 __io struct nix_cq_ctx_s cq;
 856                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RSS */
 857                 __io struct nix_rsse_s rss;
 858                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_MCE */
 859                 __io struct nix_rx_mce_s mce;
 860         };
 861         /* Mask data when op == WRITE (1=write, 0=don't write) */
 862         union {
 863                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RQ */
 864                 __io struct nix_rq_ctx_s rq_mask;
 865                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_SQ */
 866                 __io struct nix_sq_ctx_s sq_mask;
 867                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_CQ */
 868                 __io struct nix_cq_ctx_s cq_mask;
 869                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RSS */
 870                 __io struct nix_rsse_s rss_mask;
 871                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_MCE */
 872                 __io struct nix_rx_mce_s mce_mask;
 873         };
 874 };
 875
 876 struct nix_aq_enq_rsp {
 877         struct mbox_msghdr hdr;
 878         union {
 879                 __io struct nix_rq_ctx_s rq;
 880                 __io struct nix_sq_ctx_s sq;
 881                 __io struct nix_cq_ctx_s cq;
 882                 __io struct nix_rsse_s rss;
 883                 __io struct nix_rx_mce_s mce;
 884         };
 885 };
 886
 887 /* Tx scheduler/shaper mailbox messages */
 888
 889 #define MAX_TXSCHQ_PER_FUNC 128
 890
 891 struct nix_txsch_alloc_req {
 892         struct mbox_msghdr hdr;
 893         /* Scheduler queue count request at each level */
 894         uint16_t __io schq_contig[NIX_TXSCH_LVL_CNT]; /* Contig. queues */
 895         uint16_t __io schq[NIX_TXSCH_LVL_CNT];        /* Non-Contig. queues */
 896 };
 897
 898 struct nix_txsch_alloc_rsp {
 899         struct mbox_msghdr hdr;
 900         /* Scheduler queue count allocated at each level */
 901         uint16_t __io schq_contig[NIX_TXSCH_LVL_CNT]; /* Contig. queues */
 902         uint16_t __io schq[NIX_TXSCH_LVL_CNT];        /* Non-Contig. queues */
 903         /* Scheduler queue list allocated at each level */
 904         uint16_t __io schq_contig_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 905         uint16_t __io schq_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 906         /* Traffic aggregation scheduler level */
 907         uint8_t __io aggr_level;
 908         /* Aggregation lvl's RR_PRIO config */
 909         uint8_t __io aggr_lvl_rr_prio;
 910         /* LINKX_CFG CSRs mapped to TL3 or TL2's index ? */
 911         uint8_t __io link_cfg_lvl;
 912 };
 913
 914 struct nix_txsch_free_req {
 915         struct mbox_msghdr hdr;
 916 #define TXSCHQ_FREE_ALL BIT_ULL(0)
 917         uint16_t __io flags;
 918         /* Scheduler queue level to be freed */
 919         uint16_t __io schq_lvl;
 920         /* List of scheduler queues to be freed */
 921         uint16_t __io schq;
 922 };
 923
 924 struct nix_txschq_config {
 925         struct mbox_msghdr hdr;
 926         uint8_t __io lvl; /* SMQ/MDQ/TL4/TL3/TL2/TL1 */
 927         uint8_t __io read;
 928 #define TXSCHQ_IDX_SHIFT       16
 929 #define TXSCHQ_IDX_MASK        (BIT_ULL(10) - 1)
 930 #define TXSCHQ_IDX(reg, shift) (((reg) >> (shift)) & TXSCHQ_IDX_MASK)
 931         uint8_t __io num_regs;
 932 #define MAX_REGS_PER_MBOX_MSG 20
 933         uint64_t __io reg[MAX_REGS_PER_MBOX_MSG];
 934         uint64_t __io regval[MAX_REGS_PER_MBOX_MSG];
 935         /* All 0's => overwrite with new value */
 936         uint64_t __io regval_mask[MAX_REGS_PER_MBOX_MSG];
 937 };
 938
 939 struct nix_vtag_config {
 940         struct mbox_msghdr hdr;
 941         /* '0' for 4 octet VTAG, '1' for 8 octet VTAG */
 942         uint8_t __io vtag_size;
 943         /* cfg_type is '0' for tx vlan cfg
 944          * cfg_type is '1' for rx vlan cfg
 945          */
 946         uint8_t __io cfg_type;
 947         union {
 948                 /* Valid when cfg_type is '0' */
 949                 struct {
 950                         uint64_t __io vtag0;
 951                         uint64_t __io vtag1;
 952
 953                         /* cfg_vtag0 & cfg_vtag1 fields are valid
 954                          * when free_vtag0 & free_vtag1 are '0's.
 955                          */
 956                         /* cfg_vtag0 = 1 to configure vtag0 */
 957                         uint8_t __io cfg_vtag0 : 1;
 958                         /* cfg_vtag1 = 1 to configure vtag1 */
 959                         uint8_t __io cfg_vtag1 : 1;
 960
 961                         /* vtag0_idx & vtag1_idx are only valid when
 962                          * both cfg_vtag0 & cfg_vtag1 are '0's,
 963                          * these fields are used along with free_vtag0
 964                          * & free_vtag1 to free the nix lf's tx_vlan
 965                          * configuration.
 966                          *
 967                          * Denotes the indices of tx_vtag def registers
 968                          * that needs to be cleared and freed.
 969                          */
 970                         int __io vtag0_idx;
 971                         int __io vtag1_idx;
 972
 973                         /* Free_vtag0 & free_vtag1 fields are valid
 974                          * when cfg_vtag0 & cfg_vtag1 are '0's.
 975                          */
 976                         /* Free_vtag0 = 1 clears vtag0 configuration
 977                          * vtag0_idx denotes the index to be cleared.
 978                          */
 979                         uint8_t __io free_vtag0 : 1;
 980                         /* Free_vtag1 = 1 clears vtag1 configuration
 981                          * vtag1_idx denotes the index to be cleared.
 982                          */
 983                         uint8_t __io free_vtag1 : 1;
 984                 } tx;
 985
 986                 /* Valid when cfg_type is '1' */
 987                 struct {
 988                         /* Rx vtag type index, valid values are in 0..7 range */
 989                         uint8_t __io vtag_type;
 990                         /* Rx vtag strip */
 991                         uint8_t __io strip_vtag : 1;
 992                         /* Rx vtag capture */
 993                         uint8_t __io capture_vtag : 1;
 994                 } rx;
 995         };
 996 };
 997
 998 struct nix_vtag_config_rsp {
 999         struct mbox_msghdr hdr;
1000         /* Indices of tx_vtag def registers used to configure
1001          * tx vtag0 & vtag1 headers, these indices are valid
1002          * when nix_vtag_config mbox requested for vtag0 and/
1003          * or vtag1 configuration.
1004          */
1005         int __io vtag0_idx;
1006         int __io vtag1_idx;
1007 };
1008
1009 struct nix_rss_flowkey_cfg {
1010         struct mbox_msghdr hdr;
1011         int __io mcam_index;       /* MCAM entry index to modify */
1012         uint32_t __io flowkey_cfg; /* Flowkey types selected */
1013 #define FLOW_KEY_TYPE_PORT          BIT(0)
1014 #define FLOW_KEY_TYPE_IPV4          BIT(1)
1015 #define FLOW_KEY_TYPE_IPV6          BIT(2)
1016 #define FLOW_KEY_TYPE_TCP           BIT(3)
1017 #define FLOW_KEY_TYPE_UDP           BIT(4)
1018 #define FLOW_KEY_TYPE_SCTP          BIT(5)
1019 #define FLOW_KEY_TYPE_NVGRE         BIT(6)
1020 #define FLOW_KEY_TYPE_VXLAN         BIT(7)
1021 #define FLOW_KEY_TYPE_GENEVE        BIT(8)
1022 #define FLOW_KEY_TYPE_ETH_DMAC      BIT(9)
1023 #define FLOW_KEY_TYPE_IPV6_EXT      BIT(10)
1024 #define FLOW_KEY_TYPE_GTPU          BIT(11)
1025 #define FLOW_KEY_TYPE_INNR_IPV4     BIT(12)
1026 #define FLOW_KEY_TYPE_INNR_IPV6     BIT(13)
1027 #define FLOW_KEY_TYPE_INNR_TCP      BIT(14)
1028 #define FLOW_KEY_TYPE_INNR_UDP      BIT(15)
1029 #define FLOW_KEY_TYPE_INNR_SCTP     BIT(16)
1030 #define FLOW_KEY_TYPE_INNR_ETH_DMAC BIT(17)
1031 #define FLOW_KEY_TYPE_CH_LEN_90B    BIT(18)
1032 #define FLOW_KEY_TYPE_CUSTOM0       BIT(19)
1033 #define FLOW_KEY_TYPE_VLAN          BIT(20)
1034 #define FLOW_KEY_TYPE_L4_DST        BIT(28)
1035 #define FLOW_KEY_TYPE_L4_SRC        BIT(29)
1036 #define FLOW_KEY_TYPE_L3_DST        BIT(30)
1037 #define FLOW_KEY_TYPE_L3_SRC        BIT(31)
1038         uint8_t __io group; /* RSS context or group */
1039 };
1040
1041 struct nix_rss_flowkey_cfg_rsp {
1042         struct mbox_msghdr hdr;
1043         uint8_t __io alg_idx; /* Selected algo index */
1044 };
1045
1046 struct nix_set_mac_addr {
1047         struct mbox_msghdr hdr;
1048         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
1049 };
1050
1051 struct nix_get_mac_addr_rsp {
1052         struct mbox_msghdr hdr;
1053         uint8_t __io mac_addr[PLT_ETHER_ADDR_LEN];
1054 };
1055
1056 struct nix_mark_format_cfg {
1057         struct mbox_msghdr hdr;
1058         uint8_t __io offset;
1059         uint8_t __io y_mask;
1060         uint8_t __io y_val;
1061         uint8_t __io r_mask;
1062         uint8_t __io r_val;
1063 };
1064
1065 struct nix_mark_format_cfg_rsp {
1066         struct mbox_msghdr hdr;
1067         uint8_t __io mark_format_idx;
1068 };
1069
1070 struct nix_lso_format_cfg {
1071         struct mbox_msghdr hdr;
1072         uint64_t __io field_mask;
1073         uint64_t __io fields[NIX_LSO_FIELD_MAX];
1074 };
1075
1076 struct nix_lso_format_cfg_rsp {
1077         struct mbox_msghdr hdr;
1078         uint8_t __io lso_format_idx;
1079 };
1080
1081 struct nix_rx_mode {
1082         struct mbox_msghdr hdr;
1083 #define NIX_RX_MODE_UCAST    BIT(0)
1084 #define NIX_RX_MODE_PROMISC  BIT(1)
1085 #define NIX_RX_MODE_ALLMULTI BIT(2)
1086         uint16_t __io mode;
1087 };
1088
1089 struct nix_rx_cfg {
1090         struct mbox_msghdr hdr;
1091 #define NIX_RX_OL3_VERIFY BIT(0)
1092 #define NIX_RX_OL4_VERIFY BIT(1)
1093 #define NIX_RX_DROP_RE    BIT(2)
1094         uint8_t __io len_verify; /* Outer L3/L4 len check */
1095 #define NIX_RX_CSUM_OL4_VERIFY BIT(0)
1096         uint8_t __io csum_verify; /* Outer L4 checksum verification */
1097 };
1098
1099 struct nix_frs_cfg {
1100         struct mbox_msghdr hdr;
1101         uint8_t __io update_smq;    /* Update SMQ's min/max lens */
1102         uint8_t __io update_minlen; /* Set minlen also */
1103         uint8_t __io sdp_link;      /* Set SDP RX link */
1104         uint16_t __io maxlen;
1105         uint16_t __io minlen;
1106 };
1107
1108 struct nix_set_vlan_tpid {
1109         struct mbox_msghdr hdr;
1110 #define NIX_VLAN_TYPE_INNER 0
1111 #define NIX_VLAN_TYPE_OUTER 1
1112         uint8_t __io vlan_type;
1113         uint16_t __io tpid;
1114 };
1115
1116 struct nix_bp_cfg_req {
1117         struct mbox_msghdr hdr;
1118         uint16_t __io chan_base; /* Starting channel number */
1119         uint8_t __io chan_cnt;   /* Number of channels */
1120         uint8_t __io bpid_per_chan;
1121         /* bpid_per_chan = 0  assigns single bp id for range of channels */
1122         /* bpid_per_chan = 1 assigns separate bp id for each channel */
1123 };
1124
1125 /* PF can be mapped to either CGX or LBK interface,
1126  * so maximum 64 channels are possible.
1127  */
1128 #define NIX_MAX_CHAN 64
1129 struct nix_bp_cfg_rsp {
1130         struct mbox_msghdr hdr;
1131         /* Channel and bpid mapping */
1132         uint16_t __io chan_bpid[NIX_MAX_CHAN];
1133         /* Number of channel for which bpids are assigned */
1134         uint8_t __io chan_cnt;
1135 };
1136
1137 /* Global NIX inline IPSec configuration */
1138 struct nix_inline_ipsec_cfg {
1139         struct mbox_msghdr hdr;
1140         uint32_t __io cpt_credit;
1141         struct {
1142                 uint8_t __io egrp;
1143                 uint8_t __io opcode;
1144         } gen_cfg;
1145         struct {
1146                 uint16_t __io cpt_pf_func;
1147                 uint8_t __io cpt_slot;
1148         } inst_qsel;
1149         uint8_t __io enable;
1150 };
1151
1152 /* Per NIX LF inline IPSec configuration */
1153 struct nix_inline_ipsec_lf_cfg {
1154         struct mbox_msghdr hdr;
1155         uint64_t __io sa_base_addr;
1156         struct {
1157                 uint32_t __io tag_const;
1158                 uint16_t __io lenm1_max;
1159                 uint8_t __io sa_pow2_size;
1160                 uint8_t __io tt;
1161         } ipsec_cfg0;
1162         struct {
1163                 uint32_t __io sa_idx_max;
1164                 uint8_t __io sa_idx_w;
1165         } ipsec_cfg1;
1166         uint8_t __io enable;
1167 };
1168
1169 struct nix_hw_info {
1170         struct mbox_msghdr hdr;
1171         uint16_t __io vwqe_delay;
1172         uint16_t __io rsvd[15];
1173 };
1174
1175 struct nix_bandprof_alloc_req {
1176         struct mbox_msghdr hdr;
1177         /* Count of profiles needed per layer */
1178         uint16_t __io prof_count[NIX_RX_BAND_PROF_LAYER_MAX];
1179 };
1180
1181 struct nix_bandprof_alloc_rsp {
1182         struct mbox_msghdr hdr;
1183         uint16_t __io prof_count[NIX_RX_BAND_PROF_LAYER_MAX];
1184
1185 #define BANDPROF_PER_PFFUNC 64
1186         uint16_t __io prof_idx[NIX_RX_BAND_PROF_LAYER_MAX][BANDPROF_PER_PFFUNC];
1187 };
1188
1189 struct nix_bandprof_free_req {
1190         struct mbox_msghdr hdr;
1191         uint8_t __io free_all;
1192         uint16_t __io prof_count[NIX_RX_BAND_PROF_LAYER_MAX];
1193         uint16_t __io prof_idx[NIX_RX_BAND_PROF_LAYER_MAX][BANDPROF_PER_PFFUNC];
1194 };
1195
1196 struct nix_bandprof_get_hwinfo_rsp {
1197         struct mbox_msghdr hdr;
1198         uint16_t __io prof_count[NIX_RX_BAND_PROF_LAYER_MAX];
1199         uint32_t __io policer_timeunit;
1200 };
1201
1202 /* SSO mailbox error codes
1203  * Range 501 - 600.
1204  */
1205 enum sso_af_status {
1206         SSO_AF_ERR_PARAM = -501,
1207         SSO_AF_ERR_LF_INVALID = -502,
1208         SSO_AF_ERR_AF_LF_ALLOC = -503,
1209         SSO_AF_ERR_GRP_EBUSY = -504,
1210         SSO_AF_INVAL_NPA_PF_FUNC = -505,
1211 };
1212
1213 struct sso_lf_alloc_req {
1214         struct mbox_msghdr hdr;
1215         int __io node;
1216         uint16_t __io hwgrps;
1217 };
1218
1219 struct sso_lf_alloc_rsp {
1220         struct mbox_msghdr hdr;
1221         uint32_t __io xaq_buf_size;
1222         uint32_t __io xaq_wq_entries;
1223         uint32_t __io in_unit_entries;
1224         uint16_t __io hwgrps;
1225 };
1226
1227 struct sso_lf_free_req {
1228         struct mbox_msghdr hdr;
1229         int __io node;
1230         uint16_t __io hwgrps;
1231 };
1232
1233 /* SSOW mailbox error codes
1234  * Range 601 - 700.
1235  */
1236 enum ssow_af_status {
1237         SSOW_AF_ERR_PARAM = -601,
1238         SSOW_AF_ERR_LF_INVALID = -602,
1239         SSOW_AF_ERR_AF_LF_ALLOC = -603,
1240 };
1241
1242 struct ssow_lf_alloc_req {
1243         struct mbox_msghdr hdr;
1244         int __io node;
1245         uint16_t __io hws;
1246 };
1247
1248 struct ssow_lf_free_req {
1249         struct mbox_msghdr hdr;
1250         int __io node;
1251         uint16_t __io hws;
1252 };
1253
1254 struct sso_hw_setconfig {
1255         struct mbox_msghdr hdr;
1256         uint32_t __io npa_aura_id;
1257         uint16_t __io npa_pf_func;
1258         uint16_t __io hwgrps;
1259 };
1260
1261 struct sso_hw_xaq_release {
1262         struct mbox_msghdr hdr;
1263         uint16_t __io hwgrps;
1264 };
1265
1266 struct sso_info_req {
1267         struct mbox_msghdr hdr;
1268         union {
1269                 uint16_t __io grp;
1270                 uint16_t __io hws;
1271         };
1272 };
1273
1274 struct sso_grp_priority {
1275         struct mbox_msghdr hdr;
1276         uint16_t __io grp;
1277         uint8_t __io priority;
1278         uint8_t __io affinity;
1279         uint8_t __io weight;
1280 };
1281
1282 struct sso_grp_qos_cfg {
1283         struct mbox_msghdr hdr;
1284         uint16_t __io grp;
1285         uint32_t __io xaq_limit;
1286         uint16_t __io taq_thr;
1287         uint16_t __io iaq_thr;
1288 };
1289
1290 struct sso_grp_stats {
1291         struct mbox_msghdr hdr;
1292         uint16_t __io grp;
1293         uint64_t __io ws_pc;
1294         uint64_t __io ext_pc;
1295         uint64_t __io wa_pc;
1296         uint64_t __io ts_pc;
1297         uint64_t __io ds_pc;
1298         uint64_t __io dq_pc;
1299         uint64_t __io aw_status;
1300         uint64_t __io page_cnt;
1301 };
1302
1303 struct sso_hws_stats {
1304         struct mbox_msghdr hdr;
1305         uint16_t __io hws;
1306         uint64_t __io arbitration;
1307 };
1308
1309 /* CPT mailbox error codes
1310  * Range 901 - 1000.
1311  */
1312 enum cpt_af_status {
1313         CPT_AF_ERR_PARAM = -901,
1314         CPT_AF_ERR_GRP_INVALID = -902,
1315         CPT_AF_ERR_LF_INVALID = -903,
1316         CPT_AF_ERR_ACCESS_DENIED = -904,
1317         CPT_AF_ERR_SSO_PF_FUNC_INVALID = -905,
1318         CPT_AF_ERR_NIX_PF_FUNC_INVALID = -906,
1319         CPT_AF_ERR_INLINE_IPSEC_INB_ENA = -907,
1320         CPT_AF_ERR_INLINE_IPSEC_OUT_ENA = -908
1321 };
1322
1323 /* CPT mbox message formats */
1324
1325 struct cpt_rd_wr_reg_msg {
1326         struct mbox_msghdr hdr;
1327         uint64_t __io reg_offset;
1328         uint64_t __io *ret_val;
1329         uint64_t __io val;
1330         uint8_t __io is_write;
1331 };
1332
1333 struct cpt_set_crypto_grp_req_msg {
1334         struct mbox_msghdr hdr;
1335         uint8_t __io crypto_eng_grp;
1336 };
1337
1338 struct cpt_lf_alloc_req_msg {
1339         struct mbox_msghdr hdr;
1340         uint16_t __io nix_pf_func;
1341         uint16_t __io sso_pf_func;
1342         uint16_t __io eng_grpmsk;
1343         uint8_t __io blkaddr;
1344 };
1345
1346 #define CPT_INLINE_INBOUND  0
1347 #define CPT_INLINE_OUTBOUND 1
1348
1349 struct cpt_inline_ipsec_cfg_msg {
1350         struct mbox_msghdr hdr;
1351         uint8_t __io enable;
1352         uint8_t __io slot;
1353         uint8_t __io dir;
1354         uint8_t __io sso_pf_func_ovrd;
1355         uint16_t __io sso_pf_func; /* Inbound path SSO_PF_FUNC */
1356         uint16_t __io nix_pf_func; /* Outbound path NIX_PF_FUNC */
1357 };
1358
1359 struct cpt_sts_req {
1360         struct mbox_msghdr hdr;
1361         uint8_t __io blkaddr;
1362 };
1363
1364 struct cpt_sts_rsp {
1365         struct mbox_msghdr hdr;
1366         uint64_t __io inst_req_pc;
1367         uint64_t __io inst_lat_pc;
1368         uint64_t __io rd_req_pc;
1369         uint64_t __io rd_lat_pc;
1370         uint64_t __io rd_uc_pc;
1371         uint64_t __io active_cycles_pc;
1372         uint64_t __io ctx_mis_pc;
1373         uint64_t __io ctx_hit_pc;
1374         uint64_t __io ctx_aop_pc;
1375         uint64_t __io ctx_aop_lat_pc;
1376         uint64_t __io ctx_ifetch_pc;
1377         uint64_t __io ctx_ifetch_lat_pc;
1378         uint64_t __io ctx_ffetch_pc;
1379         uint64_t __io ctx_ffetch_lat_pc;
1380         uint64_t __io ctx_wback_pc;
1381         uint64_t __io ctx_wback_lat_pc;
1382         uint64_t __io ctx_psh_pc;
1383         uint64_t __io ctx_psh_lat_pc;
1384         uint64_t __io ctx_err;
1385         uint64_t __io ctx_enc_id;
1386         uint64_t __io ctx_flush_timer;
1387         uint64_t __io rxc_time;
1388         uint64_t __io rxc_time_cfg;
1389         uint64_t __io rxc_active_sts;
1390         uint64_t __io rxc_zombie_sts;
1391         uint64_t __io busy_sts_ae;
1392         uint64_t __io free_sts_ae;
1393         uint64_t __io busy_sts_se;
1394         uint64_t __io free_sts_se;
1395         uint64_t __io busy_sts_ie;
1396         uint64_t __io free_sts_ie;
1397         uint64_t __io exe_err_info;
1398         uint64_t __io cptclk_cnt;
1399         uint64_t __io diag;
1400         uint64_t __io rxc_dfrg;
1401         uint64_t __io x2p_link_cfg0;
1402         uint64_t __io x2p_link_cfg1;
1403 };
1404
1405 struct cpt_rxc_time_cfg_req {
1406         struct mbox_msghdr hdr;
1407         int blkaddr;
1408         uint32_t step;
1409         uint16_t zombie_thres;
1410         uint16_t zombie_limit;
1411         uint16_t active_thres;
1412         uint16_t active_limit;
1413 };
1414
1415 struct cpt_rx_inline_lf_cfg_msg {
1416         struct mbox_msghdr hdr;
1417         uint16_t __io sso_pf_func;
1418         uint16_t __io param1;
1419         uint16_t __io param2;
1420         uint16_t __io reserved;
1421 };
1422
1423 enum cpt_eng_type {
1424         CPT_ENG_TYPE_AE = 1,
1425         CPT_ENG_TYPE_SE = 2,
1426         CPT_ENG_TYPE_IE = 3,
1427         CPT_MAX_ENG_TYPES,
1428 };
1429
1430 /* CPT HW capabilities */
1431 union cpt_eng_caps {
1432         uint64_t __io u;
1433         struct {
1434                 uint64_t __io reserved_0_4 : 5;
1435                 uint64_t __io mul : 1;
1436                 uint64_t __io sha1_sha2 : 1;
1437                 uint64_t __io chacha20 : 1;
1438                 uint64_t __io zuc_snow3g : 1;
1439                 uint64_t __io sha3 : 1;
1440                 uint64_t __io aes : 1;
1441                 uint64_t __io kasumi : 1;
1442                 uint64_t __io des : 1;
1443                 uint64_t __io crc : 1;
1444                 uint64_t __io reserved_14_63 : 50;
1445         };
1446 };
1447
1448 struct cpt_caps_rsp_msg {
1449         struct mbox_msghdr hdr;
1450         uint16_t __io cpt_pf_drv_version;
1451         uint8_t __io cpt_revision;
1452         union cpt_eng_caps eng_caps[CPT_MAX_ENG_TYPES];
1453 };
1454
1455 struct cpt_eng_grp_req {
1456         struct mbox_msghdr hdr;
1457         uint8_t __io eng_type;
1458 };
1459
1460 struct cpt_eng_grp_rsp {
1461         struct mbox_msghdr hdr;
1462         uint8_t __io eng_type;
1463         uint8_t __io eng_grp_num;
1464 };
1465
1466 /* REE mailbox error codes
1467  * Range 1001 - 1100.
1468  */
1469 enum ree_af_status {
1470         REE_AF_ERR_RULE_UNKNOWN_VALUE = -1001,
1471         REE_AF_ERR_LF_NO_MORE_RESOURCES = -1002,
1472         REE_AF_ERR_LF_INVALID = -1003,
1473         REE_AF_ERR_ACCESS_DENIED = -1004,
1474         REE_AF_ERR_RULE_DB_PARTIAL = -1005,
1475         REE_AF_ERR_RULE_DB_EQ_BAD_VALUE = -1006,
1476         REE_AF_ERR_RULE_DB_BLOCK_ALLOC_FAILED = -1007,
1477         REE_AF_ERR_BLOCK_NOT_IMPLEMENTED = -1008,
1478         REE_AF_ERR_RULE_DB_INC_OFFSET_TOO_BIG = -1009,
1479         REE_AF_ERR_RULE_DB_OFFSET_TOO_BIG = -1010,
1480         REE_AF_ERR_Q_IS_GRACEFUL_DIS = -1011,
1481         REE_AF_ERR_Q_NOT_GRACEFUL_DIS = -1012,
1482         REE_AF_ERR_RULE_DB_ALLOC_FAILED = -1013,
1483         REE_AF_ERR_RULE_DB_TOO_BIG = -1014,
1484         REE_AF_ERR_RULE_DB_GEQ_BAD_VALUE = -1015,
1485         REE_AF_ERR_RULE_DB_LEQ_BAD_VALUE = -1016,
1486         REE_AF_ERR_RULE_DB_WRONG_LENGTH = -1017,
1487         REE_AF_ERR_RULE_DB_WRONG_OFFSET = -1018,
1488         REE_AF_ERR_RULE_DB_BLOCK_TOO_BIG = -1019,
1489         REE_AF_ERR_RULE_DB_SHOULD_FILL_REQUEST = -1020,
1490         REE_AF_ERR_RULE_DBI_ALLOC_FAILED = -1021,
1491         REE_AF_ERR_LF_WRONG_PRIORITY = -1022,
1492         REE_AF_ERR_LF_SIZE_TOO_BIG = -1023,
1493 };
1494
1495 /* REE mbox message formats */
1496
1497 struct ree_req_msg {
1498         struct mbox_msghdr hdr;
1499         uint32_t __io blkaddr;
1500 };
1501
1502 struct ree_lf_req_msg {
1503         struct mbox_msghdr hdr;
1504         uint32_t __io blkaddr;
1505         uint32_t __io size;
1506         uint8_t __io lf;
1507         uint8_t __io pri;
1508 };
1509
1510 struct ree_rule_db_prog_req_msg {
1511         struct mbox_msghdr hdr;
1512 #define REE_RULE_DB_REQ_BLOCK_SIZE ((64ULL * 1024ULL) >> 1)
1513         uint8_t __io rule_db[REE_RULE_DB_REQ_BLOCK_SIZE];
1514         uint32_t __io blkaddr;       /* REE0 or REE1 */
1515         uint32_t __io total_len;     /* total len of rule db */
1516         uint32_t __io offset;        /* offset of current rule db block */
1517         uint16_t __io len;           /* length of rule db block */
1518         uint8_t __io is_last;        /* is this the last block */
1519         uint8_t __io is_incremental; /* is incremental flow */
1520         uint8_t __io is_dbi;         /* is rule db incremental */
1521 };
1522
1523 struct ree_rule_db_get_req_msg {
1524         struct mbox_msghdr hdr;
1525         uint32_t __io blkaddr;
1526         uint32_t __io offset; /* retrieve db from this offset */
1527         uint8_t __io is_dbi;  /* is request for rule db incremental */
1528 };
1529
1530 struct ree_rd_wr_reg_msg {
1531         struct mbox_msghdr hdr;
1532         uint64_t __io reg_offset;
1533         uint64_t __io *ret_val;
1534         uint64_t __io val;
1535         uint32_t __io blkaddr;
1536         uint8_t __io is_write;
1537 };
1538
1539 struct ree_rule_db_len_rsp_msg {
1540         struct mbox_msghdr hdr;
1541         uint32_t __io blkaddr;
1542         uint32_t __io len;
1543         uint32_t __io inc_len;
1544 };
1545
1546 struct ree_rule_db_get_rsp_msg {
1547         struct mbox_msghdr hdr;
1548 #define REE_RULE_DB_RSP_BLOCK_SIZE (15ULL * 1024ULL)
1549         uint8_t __io rule_db[REE_RULE_DB_RSP_BLOCK_SIZE];
1550         uint32_t __io total_len; /* total len of rule db */
1551         uint32_t __io offset;    /* offset of current rule db block */
1552         uint16_t __io len;       /* length of rule db block */
1553         uint8_t __io is_last;    /* is this the last block */
1554 };
1555
1556 /* NPC mbox message structs */
1557
1558 #define NPC_MCAM_ENTRY_INVALID 0xFFFF
1559 #define NPC_MCAM_INVALID_MAP   0xFFFF
1560
1561 /* NPC mailbox error codes
1562  * Range 701 - 800.
1563  */
1564 enum npc_af_status {
1565         NPC_MCAM_INVALID_REQ = -701,
1566         NPC_MCAM_ALLOC_DENIED = -702,
1567         NPC_MCAM_ALLOC_FAILED = -703,
1568         NPC_MCAM_PERM_DENIED = -704,
1569         NPC_AF_ERR_HIGIG_CONFIG_FAIL = -705,
1570 };
1571
1572 struct npc_mcam_alloc_entry_req {
1573         struct mbox_msghdr hdr;
1574 #define NPC_MAX_NONCONTIG_ENTRIES 256
1575         uint8_t __io contig; /* Contiguous entries ? */
1576 #define NPC_MCAM_ANY_PRIO    0
1577 #define NPC_MCAM_LOWER_PRIO  1
1578 #define NPC_MCAM_HIGHER_PRIO 2
1579         uint8_t __io priority; /* Lower or higher w.r.t ref_entry */
1580         uint16_t __io ref_entry;
1581         uint16_t __io count; /* Number of entries requested */
1582 };
1583
1584 struct npc_mcam_alloc_entry_rsp {
1585         struct mbox_msghdr hdr;
1586         /* Entry alloc'ed or start index if contiguous.
1587          * Invalid in case of non-contiguous.
1588          */
1589         uint16_t __io entry;
1590         uint16_t __io count;      /* Number of entries allocated */
1591         uint16_t __io free_count; /* Number of entries available */
1592         uint16_t __io entry_list[NPC_MAX_NONCONTIG_ENTRIES];
1593 };
1594
1595 struct npc_mcam_free_entry_req {
1596         struct mbox_msghdr hdr;
1597         uint16_t __io entry; /* Entry index to be freed */
1598         uint8_t __io all;    /* Free all entries alloc'ed to this PFVF */
1599 };
1600
1601 struct mcam_entry {
1602 #define NPC_MAX_KWS_IN_KEY 7 /* Number of keywords in max key width */
1603         uint64_t __io kw[NPC_MAX_KWS_IN_KEY];
1604         uint64_t __io kw_mask[NPC_MAX_KWS_IN_KEY];
1605         uint64_t __io action;
1606         uint64_t __io vtag_action;
1607 };
1608
1609 struct npc_mcam_write_entry_req {
1610         struct mbox_msghdr hdr;
1611         struct mcam_entry entry_data;
1612         uint16_t __io entry;       /* MCAM entry to write this match key */
1613         uint16_t __io cntr;        /* Counter for this MCAM entry */
1614         uint8_t __io intf;         /* Rx or Tx interface */
1615         uint8_t __io enable_entry; /* Enable this MCAM entry ? */
1616         uint8_t __io set_cntr;     /* Set counter for this entry ? */
1617 };
1618
1619 /* Enable/Disable a given entry */
1620 struct npc_mcam_ena_dis_entry_req {
1621         struct mbox_msghdr hdr;
1622         uint16_t __io entry;
1623 };
1624
1625 struct npc_mcam_shift_entry_req {
1626         struct mbox_msghdr hdr;
1627 #define NPC_MCAM_MAX_SHIFTS 64
1628         uint16_t __io curr_entry[NPC_MCAM_MAX_SHIFTS];
1629         uint16_t __io new_entry[NPC_MCAM_MAX_SHIFTS];
1630         uint16_t __io shift_count; /* Number of entries to shift */
1631 };
1632
1633 struct npc_mcam_shift_entry_rsp {
1634         struct mbox_msghdr hdr;
1635         /* Index in 'curr_entry', not entry itself */
1636         uint16_t __io failed_entry_idx;
1637 };
1638
1639 struct npc_mcam_alloc_counter_req {
1640         struct mbox_msghdr hdr;
1641         uint8_t __io contig; /* Contiguous counters ? */
1642 #define NPC_MAX_NONCONTIG_COUNTERS 64
1643         uint16_t __io count; /* Number of counters requested */
1644 };
1645
1646 struct npc_mcam_alloc_counter_rsp {
1647         struct mbox_msghdr hdr;
1648         /* Counter alloc'ed or start idx if contiguous.
1649          * Invalid in case of non-contiguous.
1650          */
1651         uint16_t __io cntr;
1652         uint16_t __io count; /* Number of counters allocated */
1653         uint16_t __io cntr_list[NPC_MAX_NONCONTIG_COUNTERS];
1654 };
1655
1656 struct npc_mcam_oper_counter_req {
1657         struct mbox_msghdr hdr;
1658         uint16_t __io cntr; /* Free a counter or clear/fetch it's stats */
1659 };
1660
1661 struct npc_mcam_oper_counter_rsp {
1662         struct mbox_msghdr hdr;
1663         /* valid only while fetching counter's stats */
1664         uint64_t __io stat;
1665 };
1666
1667 struct npc_mcam_unmap_counter_req {
1668         struct mbox_msghdr hdr;
1669         uint16_t __io cntr;
1670         uint16_t __io entry; /* Entry and counter to be unmapped */
1671         uint8_t __io all;    /* Unmap all entries using this counter ? */
1672 };
1673
1674 struct npc_mcam_alloc_and_write_entry_req {
1675         struct mbox_msghdr hdr;
1676         struct mcam_entry entry_data;
1677         uint16_t __io ref_entry;
1678         uint8_t __io priority;     /* Lower or higher w.r.t ref_entry */
1679         uint8_t __io intf;         /* Rx or Tx interface */
1680         uint8_t __io enable_entry; /* Enable this MCAM entry ? */
1681         uint8_t __io alloc_cntr;   /* Allocate counter and map ? */
1682 };
1683
1684 struct npc_mcam_alloc_and_write_entry_rsp {
1685         struct mbox_msghdr hdr;
1686         uint16_t __io entry;
1687         uint16_t __io cntr;
1688 };
1689
1690 struct npc_get_kex_cfg_rsp {
1691         struct mbox_msghdr hdr;
1692         uint64_t __io rx_keyx_cfg; /* NPC_AF_INTF(0)_KEX_CFG */
1693         uint64_t __io tx_keyx_cfg; /* NPC_AF_INTF(1)_KEX_CFG */
1694 #define NPC_MAX_INTF 2
1695 #define NPC_MAX_LID  8
1696 #define NPC_MAX_LT   16
1697 #define NPC_MAX_LD   2
1698 #define NPC_MAX_LFL  16
1699         /* NPC_AF_KEX_LDATA(0..1)_FLAGS_CFG */
1700         uint64_t __io kex_ld_flags[NPC_MAX_LD];
1701         /* NPC_AF_INTF(0..1)_LID(0..7)_LT(0..15)_LD(0..1)_CFG */
1702         uint64_t __io intf_lid_lt_ld[NPC_MAX_INTF][NPC_MAX_LID][NPC_MAX_LT]
1703                                     [NPC_MAX_LD];
1704         /* NPC_AF_INTF(0..1)_LDATA(0..1)_FLAGS(0..15)_CFG */
1705         uint64_t __io intf_ld_flags[NPC_MAX_INTF][NPC_MAX_LD][NPC_MAX_LFL];
1706 #define MKEX_NAME_LEN 128
1707         uint8_t __io mkex_pfl_name[MKEX_NAME_LEN];
1708 };
1709
1710 enum header_fields {
1711         NPC_DMAC,
1712         NPC_SMAC,
1713         NPC_ETYPE,
1714         NPC_OUTER_VID,
1715         NPC_TOS,
1716         NPC_SIP_IPV4,
1717         NPC_DIP_IPV4,
1718         NPC_SIP_IPV6,
1719         NPC_DIP_IPV6,
1720         NPC_SPORT_TCP,
1721         NPC_DPORT_TCP,
1722         NPC_SPORT_UDP,
1723         NPC_DPORT_UDP,
1724         NPC_FDSA_VAL,
1725         NPC_HEADER_FIELDS_MAX,
1726 };
1727
1728 struct flow_msg {
1729         unsigned char __io dmac[6];
1730         unsigned char __io smac[6];
1731         uint16_t __io etype;
1732         uint16_t __io vlan_etype;
1733         uint16_t __io vlan_tci;
1734         union {
1735                 uint32_t __io ip4src;
1736                 uint32_t __io ip6src[4];
1737         };
1738         union {
1739                 uint32_t __io ip4dst;
1740                 uint32_t __io ip6dst[4];
1741         };
1742         uint8_t __io tos;
1743         uint8_t __io ip_ver;
1744         uint8_t __io ip_proto;
1745         uint8_t __io tc;
1746         uint16_t __io sport;
1747         uint16_t __io dport;
1748 };
1749
1750 struct npc_install_flow_req {
1751         struct mbox_msghdr hdr;
1752         struct flow_msg packet;
1753         struct flow_msg mask;
1754         uint64_t __io features;
1755         uint16_t __io entry;
1756         uint16_t __io channel;
1757         uint8_t __io intf;
1758         uint8_t __io set_cntr;
1759         uint8_t __io default_rule;
1760         /* Overwrite(0) or append(1) flow to default rule? */
1761         uint8_t __io append;
1762         uint16_t __io vf;
1763         /* action */
1764         uint32_t __io index;
1765         uint16_t __io match_id;
1766         uint8_t __io flow_key_alg;
1767         uint8_t __io op;
1768         /* vtag action */
1769         uint8_t __io vtag0_type;
1770         uint8_t __io vtag0_valid;
1771         uint8_t __io vtag1_type;
1772         uint8_t __io vtag1_valid;
1773
1774         /* vtag tx action */
1775         uint16_t __io vtag0_def;
1776         uint8_t __io vtag0_op;
1777         uint16_t __io vtag1_def;
1778         uint8_t __io vtag1_op;
1779 };
1780
1781 struct npc_install_flow_rsp {
1782         struct mbox_msghdr hdr;
1783         /* Negative if no counter else counter number */
1784         int __io counter;
1785 };
1786
1787 struct npc_delete_flow_req {
1788         struct mbox_msghdr hdr;
1789         uint16_t __io entry;
1790         uint16_t __io start; /*Disable range of entries */
1791         uint16_t __io end;
1792         uint8_t __io all; /* PF + VFs */
1793 };
1794
1795 struct npc_mcam_read_entry_req {
1796         struct mbox_msghdr hdr;
1797         /* MCAM entry to read */
1798         uint16_t __io entry;
1799 };
1800
1801 struct npc_mcam_read_entry_rsp {
1802         struct mbox_msghdr hdr;
1803         struct mcam_entry entry_data;
1804         uint8_t __io intf;
1805         uint8_t __io enable;
1806 };
1807
1808 struct npc_mcam_read_base_rule_rsp {
1809         struct mbox_msghdr hdr;
1810         struct mcam_entry entry_data;
1811 };
1812
1813 struct npc_mcam_get_stats_req {
1814         struct mbox_msghdr hdr;
1815         uint16_t __io entry; /* mcam entry */
1816 };
1817
1818 struct npc_mcam_get_stats_rsp {
1819         struct mbox_msghdr hdr;
1820         uint64_t __io stat;  /* counter stats */
1821         uint8_t __io stat_ena; /* enabled */
1822 };
1823
1824 /* TIM mailbox error codes
1825  * Range 801 - 900.
1826  */
1827 enum tim_af_status {
1828         TIM_AF_NO_RINGS_LEFT = -801,
1829         TIM_AF_INVALID_NPA_PF_FUNC = -802,
1830         TIM_AF_INVALID_SSO_PF_FUNC = -803,
1831         TIM_AF_RING_STILL_RUNNING = -804,
1832         TIM_AF_LF_INVALID = -805,
1833         TIM_AF_CSIZE_NOT_ALIGNED = -806,
1834         TIM_AF_CSIZE_TOO_SMALL = -807,
1835         TIM_AF_CSIZE_TOO_BIG = -808,
1836         TIM_AF_INTERVAL_TOO_SMALL = -809,
1837         TIM_AF_INVALID_BIG_ENDIAN_VALUE = -810,
1838         TIM_AF_INVALID_CLOCK_SOURCE = -811,
1839         TIM_AF_GPIO_CLK_SRC_NOT_ENABLED = -812,
1840         TIM_AF_INVALID_BSIZE = -813,
1841         TIM_AF_INVALID_ENABLE_PERIODIC = -814,
1842         TIM_AF_INVALID_ENABLE_DONTFREE = -815,
1843         TIM_AF_ENA_DONTFRE_NSET_PERIODIC = -816,
1844         TIM_AF_RING_ALREADY_DISABLED = -817,
1845 };
1846
1847 enum tim_clk_srcs {
1848         TIM_CLK_SRCS_TENNS = 0,
1849         TIM_CLK_SRCS_GPIO = 1,
1850         TIM_CLK_SRCS_GTI = 2,
1851         TIM_CLK_SRCS_PTP = 3,
1852         TIM_CLK_SRSC_INVALID,
1853 };
1854
1855 enum tim_gpio_edge {
1856         TIM_GPIO_NO_EDGE = 0,
1857         TIM_GPIO_LTOH_TRANS = 1,
1858         TIM_GPIO_HTOL_TRANS = 2,
1859         TIM_GPIO_BOTH_TRANS = 3,
1860         TIM_GPIO_INVALID,
1861 };
1862
1863 enum ptp_op {
1864         PTP_OP_ADJFINE = 0,   /* adjfine(req.scaled_ppm); */
1865         PTP_OP_GET_CLOCK = 1, /* rsp.clk = get_clock() */
1866 };
1867
1868 struct ptp_req {
1869         struct mbox_msghdr hdr;
1870         uint8_t __io op;
1871         int64_t __io scaled_ppm;
1872         uint8_t __io is_pmu;
1873 };
1874
1875 struct ptp_rsp {
1876         struct mbox_msghdr hdr;
1877         uint64_t __io clk;
1878         uint64_t __io tsc;
1879 };
1880
1881 struct get_hw_cap_rsp {
1882         struct mbox_msghdr hdr;
1883         /* Schq mapping fixed or flexible */
1884         uint8_t __io nix_fixed_txschq_mapping;
1885         uint8_t __io nix_shaping; /* Is shaping and coloring supported */
1886 };
1887
1888 struct ndc_sync_op {
1889         struct mbox_msghdr hdr;
1890         uint8_t __io nix_lf_tx_sync;
1891         uint8_t __io nix_lf_rx_sync;
1892         uint8_t __io npa_lf_sync;
1893 };
1894
1895 struct tim_lf_alloc_req {
1896         struct mbox_msghdr hdr;
1897         uint16_t __io ring;
1898         uint16_t __io npa_pf_func;
1899         uint16_t __io sso_pf_func;
1900 };
1901
1902 struct tim_ring_req {
1903         struct mbox_msghdr hdr;
1904         uint16_t __io ring;
1905 };
1906
1907 struct tim_config_req {
1908         struct mbox_msghdr hdr;
1909         uint16_t __io ring;
1910         uint8_t __io bigendian;
1911         uint8_t __io clocksource;
1912         uint8_t __io enableperiodic;
1913         uint8_t __io enabledontfreebuffer;
1914         uint32_t __io bucketsize;
1915         uint32_t __io chunksize;
1916         uint32_t __io interval;
1917         uint8_t __io gpioedge;
1918         uint8_t __io rsvd[7];
1919         uint64_t __io intervalns;
1920         uint64_t __io clockfreq;
1921 };
1922
1923 struct tim_lf_alloc_rsp {
1924         struct mbox_msghdr hdr;
1925         uint64_t __io tenns_clk;
1926 };
1927
1928 struct tim_enable_rsp {
1929         struct mbox_msghdr hdr;
1930         uint64_t __io timestarted;
1931         uint32_t __io currentbucket;
1932 };
1933
1934 struct tim_intvl_req {
1935         struct mbox_msghdr hdr;
1936         uint8_t __io clocksource;
1937         uint64_t __io clockfreq;
1938 };
1939
1940 struct tim_intvl_rsp {
1941         struct mbox_msghdr hdr;
1942         uint64_t __io intvl_cyc;
1943         uint64_t __io intvl_ns;
1944 };
1945
1946 struct sdp_node_info {
1947         /* Node to which this PF belons to */
1948         uint8_t __io node_id;
1949         uint8_t __io max_vfs;
1950         uint8_t __io num_pf_rings;
1951         uint8_t __io pf_srn;
1952 #define SDP_MAX_VFS     128
1953         uint8_t __io vf_rings[SDP_MAX_VFS];
1954 };
1955
1956 struct sdp_chan_info_msg {
1957         struct mbox_msghdr hdr;
1958         struct sdp_node_info info;
1959 };
1960
1961 #endif /* __ROC_MBOX_H__ */