drivers/common/cnxk/roc_nix_irq.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2021 Marvell.
   3  */
   4
   5 #include "roc_api.h"
   6 #include "roc_priv.h"
   7
   8 static void
   9 nix_err_intr_enb_dis(struct nix *nix, bool enb)
  10 {
  11         /* Enable all nix lf error irqs except RQ_DISABLED and CQ_DISABLED */
  12         if (enb)
  13                 plt_write64(~(BIT_ULL(11) | BIT_ULL(24)),
  14                             nix->base + NIX_LF_ERR_INT_ENA_W1S);
  15         else
  16                 plt_write64(~0ull, nix->base + NIX_LF_ERR_INT_ENA_W1C);
  17 }
  18
  19 static void
  20 nix_ras_intr_enb_dis(struct nix *nix, bool enb)
  21 {
  22         if (enb)
  23                 plt_write64(~0ull, nix->base + NIX_LF_RAS_ENA_W1S);
  24         else
  25                 plt_write64(~0ull, nix->base + NIX_LF_RAS_ENA_W1C);
  26 }
  27
  28 void
  29 roc_nix_rx_queue_intr_enable(struct roc_nix *roc_nix, uint16_t rx_queue_id)
  30 {
  31         struct nix *nix = roc_nix_to_nix_priv(roc_nix);
  32
  33         /* Enable CINT interrupt */
  34         plt_write64(BIT_ULL(0), nix->base + NIX_LF_CINTX_ENA_W1S(rx_queue_id));
  35 }
  36
  37 void
  38 roc_nix_rx_queue_intr_disable(struct roc_nix *roc_nix, uint16_t rx_queue_id)
  39 {
  40         struct nix *nix = roc_nix_to_nix_priv(roc_nix);
  41
  42         /* Clear and disable CINT interrupt */
  43         plt_write64(BIT_ULL(0), nix->base + NIX_LF_CINTX_ENA_W1C(rx_queue_id));
  44 }
  45
  46 void
  47 roc_nix_err_intr_ena_dis(struct roc_nix *roc_nix, bool enb)
  48 {
  49         struct nix *nix = roc_nix_to_nix_priv(roc_nix);
  50
  51         return nix_err_intr_enb_dis(nix, enb);
  52 }
  53
  54 void
  55 roc_nix_ras_intr_ena_dis(struct roc_nix *roc_nix, bool enb)
  56 {
  57         struct nix *nix = roc_nix_to_nix_priv(roc_nix);
  58
  59         return nix_ras_intr_enb_dis(nix, enb);
  60 }
  61
  62 static void
  63 nix_lf_err_irq(void *param)
  64 {
  65         struct nix *nix = (struct nix *)param;
  66         struct dev *dev = &nix->dev;
  67         uint64_t intr;
  68
  69         intr = plt_read64(nix->base + NIX_LF_ERR_INT);
  70         if (intr == 0)
  71                 return;
  72
  73         plt_err("Err_irq=0x%" PRIx64 " pf=%d, vf=%d", intr, dev->pf, dev->vf);
  74
  75         /* Clear interrupt */
  76         plt_write64(intr, nix->base + NIX_LF_ERR_INT);
  77         /* Dump registers to std out */
  78         roc_nix_lf_reg_dump(nix_priv_to_roc_nix(nix), NULL);
  79         roc_nix_queues_ctx_dump(nix_priv_to_roc_nix(nix));
  80 }
  81
  82 static int
  83 nix_lf_register_err_irq(struct nix *nix)
  84 {
  85         struct plt_intr_handle *handle = nix->pci_dev->intr_handle;
  86         int rc, vec;
  87
  88         vec = nix->msixoff + NIX_LF_INT_VEC_ERR_INT;
  89         /* Clear err interrupt */
  90         nix_err_intr_enb_dis(nix, false);
  91         /* Set used interrupt vectors */
  92         rc = dev_irq_register(handle, nix_lf_err_irq, nix, vec);
  93         /* Enable all dev interrupt except for RQ_DISABLED */
  94         nix_err_intr_enb_dis(nix, true);
  95
  96         return rc;
  97 }
  98
  99 static void
 100 nix_lf_unregister_err_irq(struct nix *nix)
 101 {
 102         struct plt_intr_handle *handle = nix->pci_dev->intr_handle;
 103         int vec;
 104
 105         vec = nix->msixoff + NIX_LF_INT_VEC_ERR_INT;
 106         /* Clear err interrupt */
 107         nix_err_intr_enb_dis(nix, false);
 108         dev_irq_unregister(handle, nix_lf_err_irq, nix, vec);
 109 }
 110
 111 static void
 112 nix_lf_ras_irq(void *param)
 113 {
 114         struct nix *nix = (struct nix *)param;
 115         struct dev *dev = &nix->dev;
 116         uint64_t intr;
 117
 118         intr = plt_read64(nix->base + NIX_LF_RAS);
 119         if (intr == 0)
 120                 return;
 121
 122         plt_err("Ras_intr=0x%" PRIx64 " pf=%d, vf=%d", intr, dev->pf, dev->vf);
 123         /* Clear interrupt */
 124         plt_write64(intr, nix->base + NIX_LF_RAS);
 125
 126         /* Dump registers to std out */
 127         roc_nix_lf_reg_dump(nix_priv_to_roc_nix(nix), NULL);
 128         roc_nix_queues_ctx_dump(nix_priv_to_roc_nix(nix));
 129 }
 130
 131 static int
 132 nix_lf_register_ras_irq(struct nix *nix)
 133 {
 134         struct plt_intr_handle *handle = nix->pci_dev->intr_handle;
 135         int rc, vec;
 136
 137         vec = nix->msixoff + NIX_LF_INT_VEC_POISON;
 138         /* Clear err interrupt */
 139         nix_ras_intr_enb_dis(nix, false);
 140         /* Set used interrupt vectors */
 141         rc = dev_irq_register(handle, nix_lf_ras_irq, nix, vec);
 142         /* Enable dev interrupt */
 143         nix_ras_intr_enb_dis(nix, true);
 144
 145         return rc;
 146 }
 147
 148 static void
 149 nix_lf_unregister_ras_irq(struct nix *nix)
 150 {
 151         struct plt_intr_handle *handle = nix->pci_dev->intr_handle;
 152         int vec;
 153
 154         vec = nix->msixoff + NIX_LF_INT_VEC_POISON;
 155         /* Clear err interrupt */
 156         nix_ras_intr_enb_dis(nix, false);
 157         dev_irq_unregister(handle, nix_lf_ras_irq, nix, vec);
 158 }
 159
 160 static inline uint8_t
 161 nix_lf_q_irq_get_and_clear(struct nix *nix, uint16_t q, uint32_t off,
 162                            uint64_t mask)
 163 {
 164         uint64_t reg, wdata;
 165         uint8_t qint;
 166
 167         wdata = (uint64_t)q << 44;
 168         reg = roc_atomic64_add_nosync(wdata, (int64_t *)(nix->base + off));
 169
 170         if (reg & BIT_ULL(42) /* OP_ERR */) {
 171                 plt_err("Failed execute irq get off=0x%x", off);
 172                 return 0;
 173         }
 174         qint = reg & 0xff;
 175         wdata &= mask;
 176         plt_write64(wdata | qint, nix->base + off);
 177
 178         return qint;
 179 }
 180
 181 static inline uint8_t
 182 nix_lf_rq_irq_get_and_clear(struct nix *nix, uint16_t rq)
 183 {
 184         return nix_lf_q_irq_get_and_clear(nix, rq, NIX_LF_RQ_OP_INT, ~0xff00);
 185 }
 186
 187 static inline uint8_t
 188 nix_lf_cq_irq_get_and_clear(struct nix *nix, uint16_t cq)
 189 {
 190         return nix_lf_q_irq_get_and_clear(nix, cq, NIX_LF_CQ_OP_INT, ~0xff00);
 191 }
 192
 193 static inline uint8_t
 194 nix_lf_sq_irq_get_and_clear(struct nix *nix, uint16_t sq)
 195 {
 196         return nix_lf_q_irq_get_and_clear(nix, sq, NIX_LF_SQ_OP_INT, ~0x1ff00);
 197 }
 198
 199 static inline void
 200 nix_lf_sq_debug_reg(struct nix *nix, uint32_t off)
 201 {
 202         uint64_t reg;
 203
 204         reg = plt_read64(nix->base + off);
 205         if (reg & BIT_ULL(44)) {
 206                 plt_err("SQ=%d err_code=0x%x", (int)((reg >> 8) & 0xfffff),
 207                         (uint8_t)(reg & 0xff));
 208                 /* Clear valid bit */
 209                 plt_write64(BIT_ULL(44), nix->base + off);
 210         }
 211 }
 212
 213 static void
 214 nix_lf_cq_irq(void *param)
 215 {
 216         struct nix_qint *cint = (struct nix_qint *)param;
 217         struct nix *nix = cint->nix;
 218
 219         /* Clear interrupt */
 220         plt_write64(BIT_ULL(0), nix->base + NIX_LF_CINTX_INT(cint->qintx));
 221 }
 222
 223 static void
 224 nix_lf_q_irq(void *param)
 225 {
 226         struct nix_qint *qint = (struct nix_qint *)param;
 227         uint8_t irq, qintx = qint->qintx;
 228         struct nix *nix = qint->nix;
 229         struct dev *dev = &nix->dev;
 230         int q, cq, rq, sq;
 231         uint64_t intr;
 232
 233         intr = plt_read64(nix->base + NIX_LF_QINTX_INT(qintx));
 234         if (intr == 0)
 235                 return;
 236
 237         plt_err("Queue_intr=0x%" PRIx64 " qintx=%d pf=%d, vf=%d", intr, qintx,
 238                 dev->pf, dev->vf);
 239
 240         /* Handle RQ interrupts */
 241         for (q = 0; q < nix->nb_rx_queues; q++) {
 242                 rq = q % nix->qints;
 243                 irq = nix_lf_rq_irq_get_and_clear(nix, rq);
 244
 245                 if (irq & BIT_ULL(NIX_RQINT_DROP))
 246                         plt_err("RQ=%d NIX_RQINT_DROP", rq);
 247
 248                 if (irq & BIT_ULL(NIX_RQINT_RED))
 249                         plt_err("RQ=%d NIX_RQINT_RED", rq);
 250         }
 251
 252         /* Handle CQ interrupts */
 253         for (q = 0; q < nix->nb_rx_queues; q++) {
 254                 cq = q % nix->qints;
 255                 irq = nix_lf_cq_irq_get_and_clear(nix, cq);
 256
 257                 if (irq & BIT_ULL(NIX_CQERRINT_DOOR_ERR))
 258                         plt_err("CQ=%d NIX_CQERRINT_DOOR_ERR", cq);
 259
 260                 if (irq & BIT_ULL(NIX_CQERRINT_WR_FULL))
 261                         plt_err("CQ=%d NIX_CQERRINT_WR_FULL", cq);
 262
 263                 if (irq & BIT_ULL(NIX_CQERRINT_CQE_FAULT))
 264                         plt_err("CQ=%d NIX_CQERRINT_CQE_FAULT", cq);
 265         }
 266
 267         /* Handle SQ interrupts */
 268         for (q = 0; q < nix->nb_tx_queues; q++) {
 269                 sq = q % nix->qints;
 270                 irq = nix_lf_sq_irq_get_and_clear(nix, sq);
 271
 272                 if (irq & BIT_ULL(NIX_SQINT_LMT_ERR)) {
 273                         plt_err("SQ=%d NIX_SQINT_LMT_ERR", sq);
 274                         nix_lf_sq_debug_reg(nix, NIX_LF_SQ_OP_ERR_DBG);
 275                 }
 276                 if (irq & BIT_ULL(NIX_SQINT_MNQ_ERR)) {
 277                         plt_err("SQ=%d NIX_SQINT_MNQ_ERR", sq);
 278                         nix_lf_sq_debug_reg(nix, NIX_LF_MNQ_ERR_DBG);
 279                 }
 280                 if (irq & BIT_ULL(NIX_SQINT_SEND_ERR)) {
 281                         plt_err("SQ=%d NIX_SQINT_SEND_ERR", sq);
 282                         nix_lf_sq_debug_reg(nix, NIX_LF_SEND_ERR_DBG);
 283                 }
 284                 if (irq & BIT_ULL(NIX_SQINT_SQB_ALLOC_FAIL)) {
 285                         plt_err("SQ=%d NIX_SQINT_SQB_ALLOC_FAIL", sq);
 286                         nix_lf_sq_debug_reg(nix, NIX_LF_SEND_ERR_DBG);
 287                 }
 288         }
 289
 290         /* Clear interrupt */
 291         plt_write64(intr, nix->base + NIX_LF_QINTX_INT(qintx));
 292
 293         /* Dump registers to std out */
 294         roc_nix_lf_reg_dump(nix_priv_to_roc_nix(nix), NULL);
 295         roc_nix_queues_ctx_dump(nix_priv_to_roc_nix(nix));
 296 }
 297
 298 int
 299 roc_nix_register_queue_irqs(struct roc_nix *roc_nix)
 300 {
 301         int vec, q, sqs, rqs, qs, rc = 0;
 302         struct plt_intr_handle *handle;
 303         struct nix *nix;
 304
 305         nix = roc_nix_to_nix_priv(roc_nix);
 306         handle = nix->pci_dev->intr_handle;
 307
 308         /* Figure out max qintx required */
 309         rqs = PLT_MIN(nix->qints, nix->nb_rx_queues);
 310         sqs = PLT_MIN(nix->qints, nix->nb_tx_queues);
 311         qs = PLT_MAX(rqs, sqs);
 312
 313         nix->configured_qints = qs;
 314
 315         nix->qints_mem =
 316                 plt_zmalloc(nix->configured_qints * sizeof(struct nix_qint), 0);
 317         if (nix->qints_mem == NULL)
 318                 return -ENOMEM;
 319
 320         for (q = 0; q < qs; q++) {
 321                 vec = nix->msixoff + NIX_LF_INT_VEC_QINT_START + q;
 322
 323                 /* Clear QINT CNT */
 324                 plt_write64(0, nix->base + NIX_LF_QINTX_CNT(q));
 325
 326                 /* Clear interrupt */
 327                 plt_write64(~0ull, nix->base + NIX_LF_QINTX_ENA_W1C(q));
 328
 329                 nix->qints_mem[q].nix = nix;
 330                 nix->qints_mem[q].qintx = q;
 331
 332                 /* Sync qints_mem update */
 333                 plt_wmb();
 334
 335                 /* Register queue irq vector */
 336                 rc = dev_irq_register(handle, nix_lf_q_irq, &nix->qints_mem[q],
 337                                       vec);
 338                 if (rc)
 339                         break;
 340
 341                 plt_write64(0, nix->base + NIX_LF_QINTX_CNT(q));
 342                 plt_write64(0, nix->base + NIX_LF_QINTX_INT(q));
 343                 /* Enable QINT interrupt */
 344                 plt_write64(~0ull, nix->base + NIX_LF_QINTX_ENA_W1S(q));
 345         }
 346
 347         return rc;
 348 }
 349
 350 void
 351 roc_nix_unregister_queue_irqs(struct roc_nix *roc_nix)
 352 {
 353         struct plt_intr_handle *handle;
 354         struct nix *nix;
 355         int vec, q;
 356
 357         nix = roc_nix_to_nix_priv(roc_nix);
 358         handle = nix->pci_dev->intr_handle;
 359
 360         for (q = 0; q < nix->configured_qints; q++) {
 361                 vec = nix->msixoff + NIX_LF_INT_VEC_QINT_START + q;
 362
 363                 /* Clear QINT CNT */
 364                 plt_write64(0, nix->base + NIX_LF_QINTX_CNT(q));
 365                 plt_write64(0, nix->base + NIX_LF_QINTX_INT(q));
 366
 367                 /* Clear interrupt */
 368                 plt_write64(~0ull, nix->base + NIX_LF_QINTX_ENA_W1C(q));
 369
 370                 /* Unregister queue irq vector */
 371                 dev_irq_unregister(handle, nix_lf_q_irq, &nix->qints_mem[q],
 372                                    vec);
 373         }
 374         nix->configured_qints = 0;
 375
 376         plt_free(nix->qints_mem);
 377         nix->qints_mem = NULL;
 378 }
 379
 380 int
 381 roc_nix_register_cq_irqs(struct roc_nix *roc_nix)
 382 {
 383         struct plt_intr_handle *handle;
 384         uint8_t rc = 0, vec, q;
 385         struct nix *nix;
 386
 387         nix = roc_nix_to_nix_priv(roc_nix);
 388         handle = nix->pci_dev->intr_handle;
 389
 390         nix->configured_cints = PLT_MIN(nix->cints, nix->nb_rx_queues);
 391
 392         nix->cints_mem =
 393                 plt_zmalloc(nix->configured_cints * sizeof(struct nix_qint), 0);
 394         if (nix->cints_mem == NULL)
 395                 return -ENOMEM;
 396
 397         for (q = 0; q < nix->configured_cints; q++) {
 398                 vec = nix->msixoff + NIX_LF_INT_VEC_CINT_START + q;
 399
 400                 /* Clear CINT CNT */
 401                 plt_write64(0, nix->base + NIX_LF_CINTX_CNT(q));
 402
 403                 /* Clear interrupt */
 404                 plt_write64(BIT_ULL(0), nix->base + NIX_LF_CINTX_ENA_W1C(q));
 405
 406                 nix->cints_mem[q].nix = nix;
 407                 nix->cints_mem[q].qintx = q;
 408
 409                 /* Sync cints_mem update */
 410                 plt_wmb();
 411
 412                 /* Register queue irq vector */
 413                 rc = dev_irq_register(handle, nix_lf_cq_irq, &nix->cints_mem[q],
 414                                       vec);
 415                 if (rc) {
 416                         plt_err("Fail to register CQ irq, rc=%d", rc);
 417                         return rc;
 418                 }
 419
 420                 rc = plt_intr_vec_list_alloc(handle, "cnxk",
 421                                              nix->configured_cints);
 422                 if (rc) {
 423                         plt_err("Fail to allocate intr vec list, rc=%d",
 424                                 rc);
 425                         return rc;
 426                 }
 427                 /* VFIO vector zero is reserved for misc interrupt so
 428                  * doing required adjustment. (b13bfab4cd)
 429                  */
 430                 if (plt_intr_vec_list_index_set(handle, q,
 431                                                 PLT_INTR_VEC_RXTX_OFFSET + vec))
 432                         return -1;
 433
 434                 /* Configure CQE interrupt coalescing parameters */
 435                 plt_write64(((CQ_CQE_THRESH_DEFAULT) |
 436                              (CQ_CQE_THRESH_DEFAULT << 32) |
 437                              (CQ_TIMER_THRESH_DEFAULT << 48)),
 438                             nix->base + NIX_LF_CINTX_WAIT((q)));
 439
 440                 /* Keeping the CQ interrupt disabled as the rx interrupt
 441                  * feature needs to be enabled/disabled on demand.
 442                  */
 443         }
 444
 445         return rc;
 446 }
 447
 448 void
 449 roc_nix_unregister_cq_irqs(struct roc_nix *roc_nix)
 450 {
 451         struct plt_intr_handle *handle;
 452         struct nix *nix;
 453         int vec, q;
 454
 455         nix = roc_nix_to_nix_priv(roc_nix);
 456         handle = nix->pci_dev->intr_handle;
 457
 458         for (q = 0; q < nix->configured_cints; q++) {
 459                 vec = nix->msixoff + NIX_LF_INT_VEC_CINT_START + q;
 460
 461                 /* Clear CINT CNT */
 462                 plt_write64(0, nix->base + NIX_LF_CINTX_CNT(q));
 463
 464                 /* Clear interrupt */
 465                 plt_write64(BIT_ULL(0), nix->base + NIX_LF_CINTX_ENA_W1C(q));
 466
 467                 /* Unregister queue irq vector */
 468                 dev_irq_unregister(handle, nix_lf_cq_irq, &nix->cints_mem[q],
 469                                    vec);
 470         }
 471
 472         plt_intr_vec_list_free(handle);
 473         plt_free(nix->cints_mem);
 474 }
 475
 476 int
 477 nix_register_irqs(struct nix *nix)
 478 {
 479         int rc;
 480
 481         if (nix->msixoff == MSIX_VECTOR_INVALID) {
 482                 plt_err("Invalid NIXLF MSIX vector offset vector: 0x%x",
 483                         nix->msixoff);
 484                 return NIX_ERR_PARAM;
 485         }
 486
 487         /* Register lf err interrupt */
 488         rc = nix_lf_register_err_irq(nix);
 489         /* Register RAS interrupt */
 490         rc |= nix_lf_register_ras_irq(nix);
 491
 492         return rc;
 493 }
 494
 495 void
 496 nix_unregister_irqs(struct nix *nix)
 497 {
 498         nix_lf_unregister_err_irq(nix);
 499         nix_lf_unregister_ras_irq(nix);
 500 }