drivers/common/mlx5/mlx5_devx_cmds.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2019 Mellanox Technologies, Ltd
   3  */
   4
   5 #ifndef RTE_PMD_MLX5_DEVX_CMDS_H_
   6 #define RTE_PMD_MLX5_DEVX_CMDS_H_
   7
   8 #include "mlx5_glue.h"
   9 #include "mlx5_prm.h"
  10 #include <rte_compat.h>
  11
  12 /*
  13  * Defines the amount of retries to allocate the first UAR in the page.
  14  * OFED 5.0.x and Upstream rdma_core before v29 returned the NULL as
  15  * UAR base address if UAR was not the first object in the UAR page.
  16  * It caused the PMD failure and we should try to get another UAR
  17  * till we get the first one with non-NULL base address returned.
  18  */
  19 #define MLX5_ALLOC_UAR_RETRY 32
  20
  21 /* This is limitation of libibverbs: in length variable type is u16. */
  22 #define MLX5_DEVX_MAX_KLM_ENTRIES ((UINT16_MAX - \
  23                 MLX5_ST_SZ_DW(create_mkey_in) * 4) / (MLX5_ST_SZ_DW(klm) * 4))
  24
  25 struct mlx5_devx_mkey_attr {
  26         uint64_t addr;
  27         uint64_t size;
  28         uint32_t umem_id;
  29         uint32_t pd;
  30         uint32_t log_entity_size;
  31         uint32_t pg_access:1;
  32         uint32_t relaxed_ordering_write:1;
  33         uint32_t relaxed_ordering_read:1;
  34         uint32_t umr_en:1;
  35         uint32_t crypto_en:2;
  36         uint32_t set_remote_rw:1;
  37         struct mlx5_klm *klm_array;
  38         int klm_num;
  39 };
  40
  41 /* HCA qos attributes. */
  42 struct mlx5_hca_qos_attr {
  43         uint32_t sup:1; /* Whether QOS is supported. */
  44         uint32_t flow_meter_old:1; /* Flow meter is supported, old version. */
  45         uint32_t packet_pacing:1; /* Packet pacing is supported. */
  46         uint32_t wqe_rate_pp:1; /* Packet pacing WQE rate mode. */
  47         uint32_t flow_meter:1;
  48         /*
  49          * Flow meter is supported, updated version.
  50          * When flow_meter is 1, it indicates that REG_C sharing is supported.
  51          * If flow_meter is 1, flow_meter_old is also 1.
  52          * Using older driver versions, flow_meter_old can be 1
  53          * while flow_meter is 0.
  54          */
  55         uint32_t flow_meter_aso_sup:1;
  56         /* Whether FLOW_METER_ASO Object is supported. */
  57         uint8_t log_max_flow_meter;
  58         /* Power of the maximum supported meters. */
  59         uint8_t flow_meter_reg_c_ids;
  60         /* Bitmap of the reg_Cs available for flow meter to use. */
  61         uint32_t log_meter_aso_granularity:5;
  62         /* Power of the minimum allocation granularity Object. */
  63         uint32_t log_meter_aso_max_alloc:5;
  64         /* Power of the maximum allocation granularity Object. */
  65         uint32_t log_max_num_meter_aso:5;
  66         /* Power of the maximum number of supported objects. */
  67
  68 };
  69
  70 struct mlx5_hca_vdpa_attr {
  71         uint8_t virtio_queue_type;
  72         uint32_t valid:1;
  73         uint32_t desc_tunnel_offload_type:1;
  74         uint32_t eth_frame_offload_type:1;
  75         uint32_t virtio_version_1_0:1;
  76         uint32_t tso_ipv4:1;
  77         uint32_t tso_ipv6:1;
  78         uint32_t tx_csum:1;
  79         uint32_t rx_csum:1;
  80         uint32_t event_mode:3;
  81         uint32_t log_doorbell_stride:5;
  82         uint32_t log_doorbell_bar_size:5;
  83         uint32_t queue_counters_valid:1;
  84         uint32_t max_num_virtio_queues;
  85         struct {
  86                 uint32_t a;
  87                 uint32_t b;
  88         } umems[3];
  89         uint64_t doorbell_bar_offset;
  90 };
  91
  92 /* HCA supports this number of time periods for LRO. */
  93 #define MLX5_LRO_NUM_SUPP_PERIODS 4
  94
  95 /* HCA attributes. */
  96 struct mlx5_hca_attr {
  97         uint32_t eswitch_manager:1;
  98         uint32_t flow_counters_dump:1;
  99         uint32_t log_max_rqt_size:5;
 100         uint32_t parse_graph_flex_node:1;
 101         uint8_t flow_counter_bulk_alloc_bitmap;
 102         uint32_t eth_net_offloads:1;
 103         uint32_t eth_virt:1;
 104         uint32_t wqe_vlan_insert:1;
 105         uint32_t wqe_inline_mode:2;
 106         uint32_t vport_inline_mode:3;
 107         uint32_t tunnel_stateless_geneve_rx:1;
 108         uint32_t geneve_max_opt_len:1; /* 0x0: 14DW, 0x1: 63DW */
 109         uint32_t tunnel_stateless_gtp:1;
 110         uint32_t lro_cap:1;
 111         uint32_t tunnel_lro_gre:1;
 112         uint32_t tunnel_lro_vxlan:1;
 113         uint32_t lro_max_msg_sz_mode:2;
 114         uint32_t lro_timer_supported_periods[MLX5_LRO_NUM_SUPP_PERIODS];
 115         uint16_t lro_min_mss_size;
 116         uint32_t flex_parser_protocols;
 117         uint32_t max_geneve_tlv_options;
 118         uint32_t max_geneve_tlv_option_data_len;
 119         uint32_t hairpin:1;
 120         uint32_t log_max_hairpin_queues:5;
 121         uint32_t log_max_hairpin_wq_data_sz:5;
 122         uint32_t log_max_hairpin_num_packets:5;
 123         uint32_t vhca_id:16;
 124         uint32_t relaxed_ordering_write:1;
 125         uint32_t relaxed_ordering_read:1;
 126         uint32_t access_register_user:1;
 127         uint32_t wqe_index_ignore:1;
 128         uint32_t cross_channel:1;
 129         uint32_t non_wire_sq:1; /* SQ with non-wire ops is supported. */
 130         uint32_t log_max_static_sq_wq:5; /* Static WQE size SQ. */
 131         uint32_t num_lag_ports:4; /* Number of ports can be bonded. */
 132         uint32_t dev_freq_khz; /* Timestamp counter frequency, kHz. */
 133         uint32_t scatter_fcs_w_decap_disable:1;
 134         uint32_t flow_hit_aso:1; /* General obj type FLOW_HIT_ASO supported. */
 135         uint32_t roce:1;
 136         uint32_t rq_ts_format:2;
 137         uint32_t sq_ts_format:2;
 138         uint32_t qp_ts_format:2;
 139         uint32_t regex:1;
 140         uint32_t reg_c_preserve:1;
 141         uint32_t crypto:1; /* Crypto engine is supported. */
 142         uint32_t aes_xts:1; /* AES-XTS crypto is supported. */
 143         uint32_t dek:1; /* General obj type DEK is supported. */
 144         uint32_t regexp_num_of_engines;
 145         uint32_t log_max_ft_sampler_num:8;
 146         uint32_t geneve_tlv_opt;
 147         uint32_t cqe_compression:1;
 148         uint32_t mini_cqe_resp_flow_tag:1;
 149         uint32_t mini_cqe_resp_l3_l4_tag:1;
 150         struct mlx5_hca_qos_attr qos;
 151         struct mlx5_hca_vdpa_attr vdpa;
 152         int log_max_qp_sz;
 153         int log_max_cq_sz;
 154         int log_max_qp;
 155         int log_max_cq;
 156         uint32_t log_max_pd;
 157         uint32_t log_max_mrw_sz;
 158         uint32_t log_max_srq;
 159         uint32_t log_max_srq_sz;
 160         uint32_t rss_ind_tbl_cap;
 161         uint32_t mmo_dma_en:1;
 162         uint32_t mmo_compress_en:1;
 163         uint32_t mmo_decompress_en:1;
 164         uint32_t compress_min_block_size:4;
 165         uint32_t log_max_mmo_dma:5;
 166         uint32_t log_max_mmo_compress:5;
 167         uint32_t log_max_mmo_decompress:5;
 168         uint32_t umr_modify_entity_size_disabled:1;
 169         uint32_t umr_indirect_mkey_disabled:1;
 170 };
 171
 172 struct mlx5_devx_wq_attr {
 173         uint32_t wq_type:4;
 174         uint32_t wq_signature:1;
 175         uint32_t end_padding_mode:2;
 176         uint32_t cd_slave:1;
 177         uint32_t hds_skip_first_sge:1;
 178         uint32_t log2_hds_buf_size:3;
 179         uint32_t page_offset:5;
 180         uint32_t lwm:16;
 181         uint32_t pd:24;
 182         uint32_t uar_page:24;
 183         uint64_t dbr_addr;
 184         uint32_t hw_counter;
 185         uint32_t sw_counter;
 186         uint32_t log_wq_stride:4;
 187         uint32_t log_wq_pg_sz:5;
 188         uint32_t log_wq_sz:5;
 189         uint32_t dbr_umem_valid:1;
 190         uint32_t wq_umem_valid:1;
 191         uint32_t log_hairpin_num_packets:5;
 192         uint32_t log_hairpin_data_sz:5;
 193         uint32_t single_wqe_log_num_of_strides:4;
 194         uint32_t two_byte_shift_en:1;
 195         uint32_t single_stride_log_num_of_bytes:3;
 196         uint32_t dbr_umem_id;
 197         uint32_t wq_umem_id;
 198         uint64_t wq_umem_offset;
 199 };
 200
 201 /* Create RQ attributes structure, used by create RQ operation. */
 202 struct mlx5_devx_create_rq_attr {
 203         uint32_t rlky:1;
 204         uint32_t delay_drop_en:1;
 205         uint32_t scatter_fcs:1;
 206         uint32_t vsd:1;
 207         uint32_t mem_rq_type:4;
 208         uint32_t state:4;
 209         uint32_t flush_in_error_en:1;
 210         uint32_t hairpin:1;
 211         uint32_t ts_format:2;
 212         uint32_t user_index:24;
 213         uint32_t cqn:24;
 214         uint32_t counter_set_id:8;
 215         uint32_t rmpn:24;
 216         struct mlx5_devx_wq_attr wq_attr;
 217 };
 218
 219 /* Modify RQ attributes structure, used by modify RQ operation. */
 220 struct mlx5_devx_modify_rq_attr {
 221         uint32_t rqn:24;
 222         uint32_t rq_state:4; /* Current RQ state. */
 223         uint32_t state:4; /* Required RQ state. */
 224         uint32_t scatter_fcs:1;
 225         uint32_t vsd:1;
 226         uint32_t counter_set_id:8;
 227         uint32_t hairpin_peer_sq:24;
 228         uint32_t hairpin_peer_vhca:16;
 229         uint64_t modify_bitmask;
 230         uint32_t lwm:16; /* Contained WQ lwm. */
 231 };
 232
 233 struct mlx5_rx_hash_field_select {
 234         uint32_t l3_prot_type:1;
 235         uint32_t l4_prot_type:1;
 236         uint32_t selected_fields:30;
 237 };
 238
 239 /* TIR attributes structure, used by TIR operations. */
 240 struct mlx5_devx_tir_attr {
 241         uint32_t disp_type:4;
 242         uint32_t lro_timeout_period_usecs:16;
 243         uint32_t lro_enable_mask:4;
 244         uint32_t lro_max_msg_sz:8;
 245         uint32_t inline_rqn:24;
 246         uint32_t rx_hash_symmetric:1;
 247         uint32_t tunneled_offload_en:1;
 248         uint32_t indirect_table:24;
 249         uint32_t rx_hash_fn:4;
 250         uint32_t self_lb_block:2;
 251         uint32_t transport_domain:24;
 252         uint8_t rx_hash_toeplitz_key[MLX5_RSS_HASH_KEY_LEN];
 253         struct mlx5_rx_hash_field_select rx_hash_field_selector_outer;
 254         struct mlx5_rx_hash_field_select rx_hash_field_selector_inner;
 255 };
 256
 257 /* TIR attributes structure, used by TIR modify. */
 258 struct mlx5_devx_modify_tir_attr {
 259         uint32_t tirn:24;
 260         uint64_t modify_bitmask;
 261         struct mlx5_devx_tir_attr tir;
 262 };
 263
 264 /* RQT attributes structure, used by RQT operations. */
 265 struct mlx5_devx_rqt_attr {
 266         uint8_t rq_type;
 267         uint32_t rqt_max_size:16;
 268         uint32_t rqt_actual_size:16;
 269         uint32_t rq_list[];
 270 };
 271
 272 /* TIS attributes structure. */
 273 struct mlx5_devx_tis_attr {
 274         uint32_t strict_lag_tx_port_affinity:1;
 275         uint32_t tls_en:1;
 276         uint32_t lag_tx_port_affinity:4;
 277         uint32_t prio:4;
 278         uint32_t transport_domain:24;
 279 };
 280
 281 /* SQ attributes structure, used by SQ create operation. */
 282 struct mlx5_devx_create_sq_attr {
 283         uint32_t rlky:1;
 284         uint32_t cd_master:1;
 285         uint32_t fre:1;
 286         uint32_t flush_in_error_en:1;
 287         uint32_t allow_multi_pkt_send_wqe:1;
 288         uint32_t min_wqe_inline_mode:3;
 289         uint32_t state:4;
 290         uint32_t reg_umr:1;
 291         uint32_t allow_swp:1;
 292         uint32_t hairpin:1;
 293         uint32_t non_wire:1;
 294         uint32_t static_sq_wq:1;
 295         uint32_t ts_format:2;
 296         uint32_t user_index:24;
 297         uint32_t cqn:24;
 298         uint32_t packet_pacing_rate_limit_index:16;
 299         uint32_t tis_lst_sz:16;
 300         uint32_t tis_num:24;
 301         struct mlx5_devx_wq_attr wq_attr;
 302 };
 303
 304 /* SQ attributes structure, used by SQ modify operation. */
 305 struct mlx5_devx_modify_sq_attr {
 306         uint32_t sq_state:4;
 307         uint32_t state:4;
 308         uint32_t hairpin_peer_rq:24;
 309         uint32_t hairpin_peer_vhca:16;
 310 };
 311
 312
 313 /* CQ attributes structure, used by CQ operations. */
 314 struct mlx5_devx_cq_attr {
 315         uint32_t q_umem_valid:1;
 316         uint32_t db_umem_valid:1;
 317         uint32_t use_first_only:1;
 318         uint32_t overrun_ignore:1;
 319         uint32_t cqe_comp_en:1;
 320         uint32_t mini_cqe_res_format:2;
 321         uint32_t mini_cqe_res_format_ext:2;
 322         uint32_t log_cq_size:5;
 323         uint32_t log_page_size:5;
 324         uint32_t uar_page_id;
 325         uint32_t q_umem_id;
 326         uint64_t q_umem_offset;
 327         uint32_t db_umem_id;
 328         uint64_t db_umem_offset;
 329         uint32_t eqn;
 330         uint64_t db_addr;
 331 };
 332
 333 /* Virtq attributes structure, used by VIRTQ operations. */
 334 struct mlx5_devx_virtq_attr {
 335         uint16_t hw_available_index;
 336         uint16_t hw_used_index;
 337         uint16_t q_size;
 338         uint32_t pd:24;
 339         uint32_t virtio_version_1_0:1;
 340         uint32_t tso_ipv4:1;
 341         uint32_t tso_ipv6:1;
 342         uint32_t tx_csum:1;
 343         uint32_t rx_csum:1;
 344         uint32_t event_mode:3;
 345         uint32_t state:4;
 346         uint32_t hw_latency_mode:2;
 347         uint32_t hw_max_latency_us:12;
 348         uint32_t hw_max_pending_comp:16;
 349         uint32_t dirty_bitmap_dump_enable:1;
 350         uint32_t dirty_bitmap_mkey;
 351         uint32_t dirty_bitmap_size;
 352         uint32_t mkey;
 353         uint32_t qp_id;
 354         uint32_t queue_index;
 355         uint32_t tis_id;
 356         uint32_t counters_obj_id;
 357         uint64_t dirty_bitmap_addr;
 358         uint64_t type;
 359         uint64_t desc_addr;
 360         uint64_t used_addr;
 361         uint64_t available_addr;
 362         struct {
 363                 uint32_t id;
 364                 uint32_t size;
 365                 uint64_t offset;
 366         } umems[3];
 367         uint8_t error_type;
 368 };
 369
 370
 371 struct mlx5_devx_qp_attr {
 372         uint32_t pd:24;
 373         uint32_t uar_index:24;
 374         uint32_t cqn:24;
 375         uint32_t log_page_size:5;
 376         uint32_t rq_size:17; /* Must be power of 2. */
 377         uint32_t log_rq_stride:3;
 378         uint32_t sq_size:17; /* Must be power of 2. */
 379         uint32_t ts_format:2;
 380         uint32_t dbr_umem_valid:1;
 381         uint32_t dbr_umem_id;
 382         uint64_t dbr_address;
 383         uint32_t wq_umem_id;
 384         uint64_t wq_umem_offset;
 385 };
 386
 387 struct mlx5_devx_virtio_q_couners_attr {
 388         uint64_t received_desc;
 389         uint64_t completed_desc;
 390         uint32_t error_cqes;
 391         uint32_t bad_desc_errors;
 392         uint32_t exceed_max_chain;
 393         uint32_t invalid_buffer;
 394 };
 395
 396 /*
 397  * graph flow match sample attributes structure,
 398  * used by flex parser operations.
 399  */
 400 struct mlx5_devx_match_sample_attr {
 401         uint32_t flow_match_sample_en:1;
 402         uint32_t flow_match_sample_field_offset:16;
 403         uint32_t flow_match_sample_offset_mode:4;
 404         uint32_t flow_match_sample_field_offset_mask;
 405         uint32_t flow_match_sample_field_offset_shift:4;
 406         uint32_t flow_match_sample_field_base_offset:8;
 407         uint32_t flow_match_sample_tunnel_mode:3;
 408         uint32_t flow_match_sample_field_id;
 409 };
 410
 411 /* graph node arc attributes structure, used by flex parser operations. */
 412 struct mlx5_devx_graph_arc_attr {
 413         uint32_t compare_condition_value:16;
 414         uint32_t start_inner_tunnel:1;
 415         uint32_t arc_parse_graph_node:8;
 416         uint32_t parse_graph_node_handle;
 417 };
 418
 419 /* Maximal number of samples per graph node. */
 420 #define MLX5_GRAPH_NODE_SAMPLE_NUM 8
 421
 422 /* Maximal number of input/output arcs per graph node. */
 423 #define MLX5_GRAPH_NODE_ARC_NUM 8
 424
 425 /* parse graph node attributes structure, used by flex parser operations. */
 426 struct mlx5_devx_graph_node_attr {
 427         uint32_t modify_field_select;
 428         uint32_t header_length_mode:4;
 429         uint32_t header_length_base_value:16;
 430         uint32_t header_length_field_shift:4;
 431         uint32_t header_length_field_offset:16;
 432         uint32_t header_length_field_mask;
 433         struct mlx5_devx_match_sample_attr sample[MLX5_GRAPH_NODE_SAMPLE_NUM];
 434         uint32_t next_header_field_offset:16;
 435         uint32_t next_header_field_size:5;
 436         struct mlx5_devx_graph_arc_attr in[MLX5_GRAPH_NODE_ARC_NUM];
 437         struct mlx5_devx_graph_arc_attr out[MLX5_GRAPH_NODE_ARC_NUM];
 438 };
 439
 440 /* Encryption key size is up to 1024 bit, 128 bytes. */
 441 #define MLX5_CRYPTO_KEY_MAX_SIZE        128
 442
 443 struct mlx5_devx_dek_attr {
 444         uint32_t key_size:4;
 445         uint32_t has_keytag:1;
 446         uint32_t key_purpose:4;
 447         uint32_t pd:24;
 448         uint64_t opaque;
 449         uint8_t key[MLX5_CRYPTO_KEY_MAX_SIZE];
 450 };
 451
 452 /* mlx5_devx_cmds.c */
 453
 454 __rte_internal
 455 struct mlx5_devx_obj *mlx5_devx_cmd_flow_counter_alloc(void *ctx,
 456                                                        uint32_t bulk_sz);
 457 __rte_internal
 458 int mlx5_devx_cmd_destroy(struct mlx5_devx_obj *obj);
 459 __rte_internal
 460 int mlx5_devx_cmd_flow_counter_query(struct mlx5_devx_obj *dcs,
 461                                      int clear, uint32_t n_counters,
 462                                      uint64_t *pkts, uint64_t *bytes,
 463                                      uint32_t mkey, void *addr,
 464                                      void *cmd_comp,
 465                                      uint64_t async_id);
 466 __rte_internal
 467 int mlx5_devx_cmd_query_hca_attr(void *ctx,
 468                                  struct mlx5_hca_attr *attr);
 469 __rte_internal
 470 struct mlx5_devx_obj *mlx5_devx_cmd_mkey_create(void *ctx,
 471                                               struct mlx5_devx_mkey_attr *attr);
 472 __rte_internal
 473 int mlx5_devx_get_out_command_status(void *out);
 474 __rte_internal
 475 int mlx5_devx_cmd_qp_query_tis_td(void *qp, uint32_t tis_num,
 476                                   uint32_t *tis_td);
 477 __rte_internal
 478 struct mlx5_devx_obj *mlx5_devx_cmd_create_rq(void *ctx,
 479                                        struct mlx5_devx_create_rq_attr *rq_attr,
 480                                        int socket);
 481 __rte_internal
 482 int mlx5_devx_cmd_modify_rq(struct mlx5_devx_obj *rq,
 483                             struct mlx5_devx_modify_rq_attr *rq_attr);
 484 __rte_internal
 485 struct mlx5_devx_obj *mlx5_devx_cmd_create_tir(void *ctx,
 486                                            struct mlx5_devx_tir_attr *tir_attr);
 487 __rte_internal
 488 struct mlx5_devx_obj *mlx5_devx_cmd_create_rqt(void *ctx,
 489                                            struct mlx5_devx_rqt_attr *rqt_attr);
 490 __rte_internal
 491 struct mlx5_devx_obj *mlx5_devx_cmd_create_sq(void *ctx,
 492                                       struct mlx5_devx_create_sq_attr *sq_attr);
 493 __rte_internal
 494 int mlx5_devx_cmd_modify_sq(struct mlx5_devx_obj *sq,
 495                             struct mlx5_devx_modify_sq_attr *sq_attr);
 496 __rte_internal
 497 struct mlx5_devx_obj *mlx5_devx_cmd_create_tis(void *ctx,
 498                                            struct mlx5_devx_tis_attr *tis_attr);
 499 __rte_internal
 500 struct mlx5_devx_obj *mlx5_devx_cmd_create_td(void *ctx);
 501 __rte_internal
 502 int mlx5_devx_cmd_flow_dump(void *fdb_domain, void *rx_domain, void *tx_domain,
 503                             FILE *file);
 504 __rte_internal
 505 int mlx5_devx_cmd_flow_single_dump(void *rule, FILE *file);
 506 __rte_internal
 507 struct mlx5_devx_obj *mlx5_devx_cmd_create_cq(void *ctx,
 508                                               struct mlx5_devx_cq_attr *attr);
 509 __rte_internal
 510 struct mlx5_devx_obj *mlx5_devx_cmd_create_virtq(void *ctx,
 511                                              struct mlx5_devx_virtq_attr *attr);
 512 __rte_internal
 513 int mlx5_devx_cmd_modify_virtq(struct mlx5_devx_obj *virtq_obj,
 514                                struct mlx5_devx_virtq_attr *attr);
 515 __rte_internal
 516 int mlx5_devx_cmd_query_virtq(struct mlx5_devx_obj *virtq_obj,
 517                               struct mlx5_devx_virtq_attr *attr);
 518 __rte_internal
 519 struct mlx5_devx_obj *mlx5_devx_cmd_create_qp(void *ctx,
 520                                               struct mlx5_devx_qp_attr *attr);
 521 __rte_internal
 522 int mlx5_devx_cmd_modify_qp_state(struct mlx5_devx_obj *qp,
 523                                   uint32_t qp_st_mod_op, uint32_t remote_qp_id);
 524 __rte_internal
 525 int mlx5_devx_cmd_modify_rqt(struct mlx5_devx_obj *rqt,
 526                              struct mlx5_devx_rqt_attr *rqt_attr);
 527 __rte_internal
 528 int mlx5_devx_cmd_modify_tir(struct mlx5_devx_obj *tir,
 529                              struct mlx5_devx_modify_tir_attr *tir_attr);
 530 __rte_internal
 531 int mlx5_devx_cmd_query_parse_samples(struct mlx5_devx_obj *flex_obj,
 532                                       uint32_t ids[], uint32_t num);
 533
 534 __rte_internal
 535 struct mlx5_devx_obj *mlx5_devx_cmd_create_flex_parser(void *ctx,
 536                                         struct mlx5_devx_graph_node_attr *data);
 537
 538 __rte_internal
 539 int mlx5_devx_cmd_register_read(void *ctx, uint16_t reg_id,
 540                                 uint32_t arg, uint32_t *data, uint32_t dw_cnt);
 541
 542 __rte_internal
 543 struct mlx5_devx_obj *
 544 mlx5_devx_cmd_create_geneve_tlv_option(void *ctx,
 545                 uint16_t class, uint8_t type, uint8_t len);
 546
 547 /**
 548  * Create virtio queue counters object DevX API.
 549  *
 550  * @param[in] ctx
 551  *   Device context.
 552
 553  * @return
 554  *   The DevX object created, NULL otherwise and rte_errno is set.
 555  */
 556 __rte_internal
 557 struct mlx5_devx_obj *mlx5_devx_cmd_create_virtio_q_counters(void *ctx);
 558
 559 /**
 560  * Query virtio queue counters object using DevX API.
 561  *
 562  * @param[in] couners_obj
 563  *   Pointer to virtq object structure.
 564  * @param [in/out] attr
 565  *   Pointer to virtio queue counters attributes structure.
 566  *
 567  * @return
 568  *   0 on success, a negative errno value otherwise and rte_errno is set.
 569  */
 570 __rte_internal
 571 int mlx5_devx_cmd_query_virtio_q_counters(struct mlx5_devx_obj *couners_obj,
 572                                   struct mlx5_devx_virtio_q_couners_attr *attr);
 573 __rte_internal
 574 struct mlx5_devx_obj *mlx5_devx_cmd_create_flow_hit_aso_obj(void *ctx,
 575                                                             uint32_t pd);
 576 __rte_internal
 577 struct mlx5_devx_obj *mlx5_devx_cmd_alloc_pd(void *ctx);
 578
 579 __rte_internal
 580 int mlx5_devx_cmd_wq_query(void *wq, uint32_t *counter_set_id);
 581
 582 __rte_internal
 583 struct mlx5_devx_obj *mlx5_devx_cmd_queue_counter_alloc(void *ctx);
 584 __rte_internal
 585 int mlx5_devx_cmd_queue_counter_query(struct mlx5_devx_obj *dcs, int clear,
 586                                       uint32_t *out_of_buffers);
 587 /**
 588  * Create general object of type FLOW_METER_ASO using DevX API..
 589  *
 590  * @param[in] ctx
 591  *   Device context.
 592  * @param [in] pd
 593  *   PD value to associate the FLOW_METER_ASO object with.
 594  * @param [in] log_obj_size
 595  *   log_obj_size define to allocate number of 2 * meters
 596  *   in one FLOW_METER_ASO object.
 597  *
 598  * @return
 599  *   The DevX object created, NULL otherwise and rte_errno is set.
 600  */
 601 __rte_internal
 602 struct mlx5_devx_obj *mlx5_devx_cmd_create_flow_meter_aso_obj(void *ctx,
 603                                         uint32_t pd, uint32_t log_obj_size);
 604 __rte_internal
 605 struct mlx5_devx_obj *
 606 mlx5_devx_cmd_create_dek_obj(void *ctx, struct mlx5_devx_dek_attr *attr);
 607
 608 #endif /* RTE_PMD_MLX5_DEVX_CMDS_H_ */