drivers/common/mlx5/mlx5_devx_cmds.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2019 Mellanox Technologies, Ltd
   3  */
   4
   5 #ifndef RTE_PMD_MLX5_DEVX_CMDS_H_
   6 #define RTE_PMD_MLX5_DEVX_CMDS_H_
   7
   8 #include <rte_compat.h>
   9 #include <rte_bitops.h>
  10
  11 #include "mlx5_glue.h"
  12 #include "mlx5_prm.h"
  13
  14 /* This is limitation of libibverbs: in length variable type is u16. */
  15 #define MLX5_DEVX_MAX_KLM_ENTRIES ((UINT16_MAX - \
  16                 MLX5_ST_SZ_DW(create_mkey_in) * 4) / (MLX5_ST_SZ_DW(klm) * 4))
  17
  18 struct mlx5_devx_mkey_attr {
  19         uint64_t addr;
  20         uint64_t size;
  21         uint32_t umem_id;
  22         uint32_t pd;
  23         uint32_t log_entity_size;
  24         uint32_t pg_access:1;
  25         uint32_t relaxed_ordering_write:1;
  26         uint32_t relaxed_ordering_read:1;
  27         uint32_t umr_en:1;
  28         uint32_t crypto_en:2;
  29         uint32_t set_remote_rw:1;
  30         struct mlx5_klm *klm_array;
  31         int klm_num;
  32 };
  33
  34 /* HCA qos attributes. */
  35 struct mlx5_hca_qos_attr {
  36         uint32_t sup:1; /* Whether QOS is supported. */
  37         uint32_t flow_meter_old:1; /* Flow meter is supported, old version. */
  38         uint32_t packet_pacing:1; /* Packet pacing is supported. */
  39         uint32_t wqe_rate_pp:1; /* Packet pacing WQE rate mode. */
  40         uint32_t flow_meter:1;
  41         /*
  42          * Flow meter is supported, updated version.
  43          * When flow_meter is 1, it indicates that REG_C sharing is supported.
  44          * If flow_meter is 1, flow_meter_old is also 1.
  45          * Using older driver versions, flow_meter_old can be 1
  46          * while flow_meter is 0.
  47          */
  48         uint32_t flow_meter_aso_sup:1;
  49         /* Whether FLOW_METER_ASO Object is supported. */
  50         uint8_t log_max_flow_meter;
  51         /* Power of the maximum supported meters. */
  52         uint8_t flow_meter_reg_c_ids;
  53         /* Bitmap of the reg_Cs available for flow meter to use. */
  54         uint32_t log_meter_aso_granularity:5;
  55         /* Power of the minimum allocation granularity Object. */
  56         uint32_t log_meter_aso_max_alloc:5;
  57         /* Power of the maximum allocation granularity Object. */
  58         uint32_t log_max_num_meter_aso:5;
  59         /* Power of the maximum number of supported objects. */
  60
  61 };
  62
  63 struct mlx5_hca_vdpa_attr {
  64         uint8_t virtio_queue_type;
  65         uint32_t valid:1;
  66         uint32_t desc_tunnel_offload_type:1;
  67         uint32_t eth_frame_offload_type:1;
  68         uint32_t virtio_version_1_0:1;
  69         uint32_t tso_ipv4:1;
  70         uint32_t tso_ipv6:1;
  71         uint32_t tx_csum:1;
  72         uint32_t rx_csum:1;
  73         uint32_t event_mode:3;
  74         uint32_t log_doorbell_stride:5;
  75         uint32_t log_doorbell_bar_size:5;
  76         uint32_t queue_counters_valid:1;
  77         uint32_t max_num_virtio_queues;
  78         struct {
  79                 uint32_t a;
  80                 uint32_t b;
  81         } umems[3];
  82         uint64_t doorbell_bar_offset;
  83 };
  84
  85 struct mlx5_hca_flow_attr {
  86         uint32_t tunnel_header_0_1;
  87         uint32_t tunnel_header_2_3;
  88 };
  89
  90 /**
  91  * Accumulate port PARSE_GRAPH_NODE capabilities from
  92  * PARSE_GRAPH_NODE Capabilities and HCA Capabilities 2 tables
  93  */
  94 __extension__
  95 struct mlx5_hca_flex_attr {
  96         uint32_t node_in;
  97         uint32_t node_out;
  98         uint16_t header_length_mode;
  99         uint16_t sample_offset_mode;
 100         uint8_t  max_num_arc_in;
 101         uint8_t  max_num_arc_out;
 102         uint8_t  max_num_sample;
 103         uint8_t  max_num_prog_sample:5; /* From HCA CAP 2 */
 104         uint8_t  sample_id_in_out:1;
 105         uint16_t max_base_header_length;
 106         uint8_t  max_sample_base_offset;
 107         uint16_t max_next_header_offset;
 108         uint8_t  header_length_mask_width;
 109 };
 110
 111 /* ISO C restricts enumerator values to range of 'int' */
 112 __extension__
 113 enum {
 114         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_HEAD          = RTE_BIT32(1),
 115         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_MAC           = RTE_BIT32(2),
 116         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IP            = RTE_BIT32(3),
 117         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_GRE           = RTE_BIT32(4),
 118         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_UDP           = RTE_BIT32(5),
 119         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_MPLS          = RTE_BIT32(6),
 120         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_TCP           = RTE_BIT32(7),
 121         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_VXLAN_GRE     = RTE_BIT32(8),
 122         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_GENEVE        = RTE_BIT32(9),
 123         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IPSEC_ESP     = RTE_BIT32(10),
 124         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IPV4          = RTE_BIT32(11),
 125         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IPV6          = RTE_BIT32(12),
 126         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_PROGRAMMABLE  = RTE_BIT32(31)
 127 };
 128
 129 enum {
 130         PARSE_GRAPH_NODE_CAP_LENGTH_MODE_FIXED          = RTE_BIT32(0),
 131         PARSE_GRAPH_NODE_CAP_LENGTH_MODE_EXPLISIT_FIELD = RTE_BIT32(1),
 132         PARSE_GRAPH_NODE_CAP_LENGTH_MODE_BITMASK_FIELD  = RTE_BIT32(2)
 133 };
 134
 135 /*
 136  * DWORD shift is the base for calculating header_length_field_mask
 137  * value in the MLX5_GRAPH_NODE_LEN_FIELD mode.
 138  */
 139 #define MLX5_PARSE_GRAPH_NODE_HDR_LEN_SHIFT_DWORD 0x02
 140
 141 static inline uint32_t
 142 mlx5_hca_parse_graph_node_base_hdr_len_mask
 143         (const struct mlx5_hca_flex_attr *attr)
 144 {
 145         return (1 << attr->header_length_mask_width) - 1;
 146 }
 147
 148 /* HCA supports this number of time periods for LRO. */
 149 #define MLX5_LRO_NUM_SUPP_PERIODS 4
 150
 151 /* HCA attributes. */
 152 struct mlx5_hca_attr {
 153         uint32_t eswitch_manager:1;
 154         uint32_t flow_counters_dump:1;
 155         uint32_t mem_rq_rmp:1;
 156         uint32_t log_max_rmp:5;
 157         uint32_t log_max_rqt_size:5;
 158         uint32_t parse_graph_flex_node:1;
 159         uint8_t flow_counter_bulk_alloc_bitmap;
 160         uint32_t eth_net_offloads:1;
 161         uint32_t eth_virt:1;
 162         uint32_t wqe_vlan_insert:1;
 163         uint32_t csum_cap:1;
 164         uint32_t vlan_cap:1;
 165         uint32_t wqe_inline_mode:2;
 166         uint32_t vport_inline_mode:3;
 167         uint32_t tunnel_stateless_geneve_rx:1;
 168         uint32_t geneve_max_opt_len:1; /* 0x0: 14DW, 0x1: 63DW */
 169         uint32_t tunnel_stateless_gtp:1;
 170         uint32_t max_lso_cap;
 171         uint32_t scatter_fcs:1;
 172         uint32_t lro_cap:1;
 173         uint32_t tunnel_lro_gre:1;
 174         uint32_t tunnel_lro_vxlan:1;
 175         uint32_t tunnel_stateless_gre:1;
 176         uint32_t tunnel_stateless_vxlan:1;
 177         uint32_t swp:1;
 178         uint32_t swp_csum:1;
 179         uint32_t swp_lso:1;
 180         uint32_t lro_max_msg_sz_mode:2;
 181         uint32_t lro_timer_supported_periods[MLX5_LRO_NUM_SUPP_PERIODS];
 182         uint16_t lro_min_mss_size;
 183         uint32_t flex_parser_protocols;
 184         uint32_t max_geneve_tlv_options;
 185         uint32_t max_geneve_tlv_option_data_len;
 186         uint32_t hairpin:1;
 187         uint32_t log_max_hairpin_queues:5;
 188         uint32_t log_max_hairpin_wq_data_sz:5;
 189         uint32_t log_max_hairpin_num_packets:5;
 190         uint32_t vhca_id:16;
 191         uint32_t relaxed_ordering_write:1;
 192         uint32_t relaxed_ordering_read:1;
 193         uint32_t access_register_user:1;
 194         uint32_t wqe_index_ignore:1;
 195         uint32_t cross_channel:1;
 196         uint32_t non_wire_sq:1; /* SQ with non-wire ops is supported. */
 197         uint32_t log_max_static_sq_wq:5; /* Static WQE size SQ. */
 198         uint32_t num_lag_ports:4; /* Number of ports can be bonded. */
 199         uint32_t dev_freq_khz; /* Timestamp counter frequency, kHz. */
 200         uint32_t scatter_fcs_w_decap_disable:1;
 201         uint32_t flow_hit_aso:1; /* General obj type FLOW_HIT_ASO supported. */
 202         uint32_t roce:1;
 203         uint32_t rq_ts_format:2;
 204         uint32_t sq_ts_format:2;
 205         uint32_t steering_format_version:4;
 206         uint32_t qp_ts_format:2;
 207         uint32_t regexp_params:1;
 208         uint32_t regexp_version:3;
 209         uint32_t reg_c_preserve:1;
 210         uint32_t ct_offload:1; /* General obj type ASO CT offload supported. */
 211         uint32_t crypto:1; /* Crypto engine is supported. */
 212         uint32_t aes_xts:1; /* AES-XTS crypto is supported. */
 213         uint32_t dek:1; /* General obj type DEK is supported. */
 214         uint32_t import_kek:1; /* General obj type IMPORT_KEK supported. */
 215         uint32_t credential:1; /* General obj type CREDENTIAL supported. */
 216         uint32_t crypto_login:1; /* General obj type CRYPTO_LOGIN supported. */
 217         uint32_t regexp_num_of_engines;
 218         uint32_t log_max_ft_sampler_num:8;
 219         uint32_t inner_ipv4_ihl:1;
 220         uint32_t outer_ipv4_ihl:1;
 221         uint32_t geneve_tlv_opt;
 222         uint32_t cqe_compression:1;
 223         uint32_t mini_cqe_resp_flow_tag:1;
 224         uint32_t mini_cqe_resp_l3_l4_tag:1;
 225         uint32_t pkt_integrity_match:1; /* 1 if HW supports integrity item */
 226         struct mlx5_hca_qos_attr qos;
 227         struct mlx5_hca_vdpa_attr vdpa;
 228         struct mlx5_hca_flow_attr flow;
 229         struct mlx5_hca_flex_attr flex;
 230         int log_max_qp_sz;
 231         int log_max_cq_sz;
 232         int log_max_qp;
 233         int log_max_cq;
 234         uint32_t log_max_pd;
 235         uint32_t log_max_mrw_sz;
 236         uint32_t log_max_srq;
 237         uint32_t log_max_srq_sz;
 238         uint32_t rss_ind_tbl_cap;
 239         uint32_t mmo_dma_sq_en:1;
 240         uint32_t mmo_compress_sq_en:1;
 241         uint32_t mmo_decompress_sq_en:1;
 242         uint32_t mmo_dma_qp_en:1;
 243         uint32_t mmo_compress_qp_en:1;
 244         uint32_t mmo_decompress_qp_en:1;
 245         uint32_t mmo_regex_qp_en:1;
 246         uint32_t mmo_regex_sq_en:1;
 247         uint32_t compress_min_block_size:4;
 248         uint32_t log_max_mmo_dma:5;
 249         uint32_t log_max_mmo_compress:5;
 250         uint32_t log_max_mmo_decompress:5;
 251         uint32_t umr_modify_entity_size_disabled:1;
 252         uint32_t umr_indirect_mkey_disabled:1;
 253 };
 254
 255 /* LAG Context. */
 256 struct mlx5_devx_lag_context {
 257         uint32_t fdb_selection_mode:1;
 258         uint32_t port_select_mode:3;
 259         uint32_t lag_state:3;
 260         uint32_t tx_remap_affinity_1:4;
 261         uint32_t tx_remap_affinity_2:4;
 262 };
 263
 264 struct mlx5_devx_wq_attr {
 265         uint32_t wq_type:4;
 266         uint32_t wq_signature:1;
 267         uint32_t end_padding_mode:2;
 268         uint32_t cd_slave:1;
 269         uint32_t hds_skip_first_sge:1;
 270         uint32_t log2_hds_buf_size:3;
 271         uint32_t page_offset:5;
 272         uint32_t lwm:16;
 273         uint32_t pd:24;
 274         uint32_t uar_page:24;
 275         uint64_t dbr_addr;
 276         uint32_t hw_counter;
 277         uint32_t sw_counter;
 278         uint32_t log_wq_stride:4;
 279         uint32_t log_wq_pg_sz:5;
 280         uint32_t log_wq_sz:5;
 281         uint32_t dbr_umem_valid:1;
 282         uint32_t wq_umem_valid:1;
 283         uint32_t log_hairpin_num_packets:5;
 284         uint32_t log_hairpin_data_sz:5;
 285         uint32_t single_wqe_log_num_of_strides:4;
 286         uint32_t two_byte_shift_en:1;
 287         uint32_t single_stride_log_num_of_bytes:3;
 288         uint32_t dbr_umem_id;
 289         uint32_t wq_umem_id;
 290         uint64_t wq_umem_offset;
 291 };
 292
 293 /* Create RQ attributes structure, used by create RQ operation. */
 294 struct mlx5_devx_create_rq_attr {
 295         uint32_t rlky:1;
 296         uint32_t delay_drop_en:1;
 297         uint32_t scatter_fcs:1;
 298         uint32_t vsd:1;
 299         uint32_t mem_rq_type:4;
 300         uint32_t state:4;
 301         uint32_t flush_in_error_en:1;
 302         uint32_t hairpin:1;
 303         uint32_t ts_format:2;
 304         uint32_t user_index:24;
 305         uint32_t cqn:24;
 306         uint32_t counter_set_id:8;
 307         uint32_t rmpn:24;
 308         struct mlx5_devx_wq_attr wq_attr;
 309 };
 310
 311 /* Modify RQ attributes structure, used by modify RQ operation. */
 312 struct mlx5_devx_modify_rq_attr {
 313         uint32_t rqn:24;
 314         uint32_t rq_state:4; /* Current RQ state. */
 315         uint32_t state:4; /* Required RQ state. */
 316         uint32_t scatter_fcs:1;
 317         uint32_t vsd:1;
 318         uint32_t counter_set_id:8;
 319         uint32_t hairpin_peer_sq:24;
 320         uint32_t hairpin_peer_vhca:16;
 321         uint64_t modify_bitmask;
 322         uint32_t lwm:16; /* Contained WQ lwm. */
 323 };
 324
 325 /* Create RMP attributes structure, used by create RMP operation. */
 326 struct mlx5_devx_create_rmp_attr {
 327         uint32_t rsvd0:8;
 328         uint32_t state:4;
 329         uint32_t rsvd1:20;
 330         uint32_t basic_cyclic_rcv_wqe:1;
 331         uint32_t rsvd4:31;
 332         uint32_t rsvd8[10];
 333         struct mlx5_devx_wq_attr wq_attr;
 334 };
 335
 336 struct mlx5_rx_hash_field_select {
 337         uint32_t l3_prot_type:1;
 338         uint32_t l4_prot_type:1;
 339         uint32_t selected_fields:30;
 340 };
 341
 342 /* TIR attributes structure, used by TIR operations. */
 343 struct mlx5_devx_tir_attr {
 344         uint32_t disp_type:4;
 345         uint32_t lro_timeout_period_usecs:16;
 346         uint32_t lro_enable_mask:4;
 347         uint32_t lro_max_msg_sz:8;
 348         uint32_t inline_rqn:24;
 349         uint32_t rx_hash_symmetric:1;
 350         uint32_t tunneled_offload_en:1;
 351         uint32_t indirect_table:24;
 352         uint32_t rx_hash_fn:4;
 353         uint32_t self_lb_block:2;
 354         uint32_t transport_domain:24;
 355         uint8_t rx_hash_toeplitz_key[MLX5_RSS_HASH_KEY_LEN];
 356         struct mlx5_rx_hash_field_select rx_hash_field_selector_outer;
 357         struct mlx5_rx_hash_field_select rx_hash_field_selector_inner;
 358 };
 359
 360 /* TIR attributes structure, used by TIR modify. */
 361 struct mlx5_devx_modify_tir_attr {
 362         uint32_t tirn:24;
 363         uint64_t modify_bitmask;
 364         struct mlx5_devx_tir_attr tir;
 365 };
 366
 367 /* RQT attributes structure, used by RQT operations. */
 368 struct mlx5_devx_rqt_attr {
 369         uint8_t rq_type;
 370         uint32_t rqt_max_size:16;
 371         uint32_t rqt_actual_size:16;
 372         uint32_t rq_list[];
 373 };
 374
 375 /* TIS attributes structure. */
 376 struct mlx5_devx_tis_attr {
 377         uint32_t strict_lag_tx_port_affinity:1;
 378         uint32_t tls_en:1;
 379         uint32_t lag_tx_port_affinity:4;
 380         uint32_t prio:4;
 381         uint32_t transport_domain:24;
 382 };
 383
 384 /* SQ attributes structure, used by SQ create operation. */
 385 struct mlx5_devx_create_sq_attr {
 386         uint32_t rlky:1;
 387         uint32_t cd_master:1;
 388         uint32_t fre:1;
 389         uint32_t flush_in_error_en:1;
 390         uint32_t allow_multi_pkt_send_wqe:1;
 391         uint32_t min_wqe_inline_mode:3;
 392         uint32_t state:4;
 393         uint32_t reg_umr:1;
 394         uint32_t allow_swp:1;
 395         uint32_t hairpin:1;
 396         uint32_t non_wire:1;
 397         uint32_t static_sq_wq:1;
 398         uint32_t ts_format:2;
 399         uint32_t user_index:24;
 400         uint32_t cqn:24;
 401         uint32_t packet_pacing_rate_limit_index:16;
 402         uint32_t tis_lst_sz:16;
 403         uint32_t tis_num:24;
 404         struct mlx5_devx_wq_attr wq_attr;
 405 };
 406
 407 /* SQ attributes structure, used by SQ modify operation. */
 408 struct mlx5_devx_modify_sq_attr {
 409         uint32_t sq_state:4;
 410         uint32_t state:4;
 411         uint32_t hairpin_peer_rq:24;
 412         uint32_t hairpin_peer_vhca:16;
 413 };
 414
 415
 416 /* CQ attributes structure, used by CQ operations. */
 417 struct mlx5_devx_cq_attr {
 418         uint32_t q_umem_valid:1;
 419         uint32_t db_umem_valid:1;
 420         uint32_t use_first_only:1;
 421         uint32_t overrun_ignore:1;
 422         uint32_t cqe_comp_en:1;
 423         uint32_t mini_cqe_res_format:2;
 424         uint32_t mini_cqe_res_format_ext:2;
 425         uint32_t log_cq_size:5;
 426         uint32_t log_page_size:5;
 427         uint32_t uar_page_id;
 428         uint32_t q_umem_id;
 429         uint64_t q_umem_offset;
 430         uint32_t db_umem_id;
 431         uint64_t db_umem_offset;
 432         uint32_t eqn;
 433         uint64_t db_addr;
 434 };
 435
 436 /* Virtq attributes structure, used by VIRTQ operations. */
 437 struct mlx5_devx_virtq_attr {
 438         uint16_t hw_available_index;
 439         uint16_t hw_used_index;
 440         uint16_t q_size;
 441         uint32_t pd:24;
 442         uint32_t virtio_version_1_0:1;
 443         uint32_t tso_ipv4:1;
 444         uint32_t tso_ipv6:1;
 445         uint32_t tx_csum:1;
 446         uint32_t rx_csum:1;
 447         uint32_t event_mode:3;
 448         uint32_t state:4;
 449         uint32_t hw_latency_mode:2;
 450         uint32_t hw_max_latency_us:12;
 451         uint32_t hw_max_pending_comp:16;
 452         uint32_t dirty_bitmap_dump_enable:1;
 453         uint32_t dirty_bitmap_mkey;
 454         uint32_t dirty_bitmap_size;
 455         uint32_t mkey;
 456         uint32_t qp_id;
 457         uint32_t queue_index;
 458         uint32_t tis_id;
 459         uint32_t counters_obj_id;
 460         uint64_t dirty_bitmap_addr;
 461         uint64_t type;
 462         uint64_t desc_addr;
 463         uint64_t used_addr;
 464         uint64_t available_addr;
 465         struct {
 466                 uint32_t id;
 467                 uint32_t size;
 468                 uint64_t offset;
 469         } umems[3];
 470         uint8_t error_type;
 471 };
 472
 473
 474 struct mlx5_devx_qp_attr {
 475         uint32_t pd:24;
 476         uint32_t uar_index:24;
 477         uint32_t cqn:24;
 478         uint32_t log_page_size:5;
 479         uint32_t rq_size:17; /* Must be power of 2. */
 480         uint32_t log_rq_stride:3;
 481         uint32_t sq_size:17; /* Must be power of 2. */
 482         uint32_t ts_format:2;
 483         uint32_t dbr_umem_valid:1;
 484         uint32_t dbr_umem_id;
 485         uint64_t dbr_address;
 486         uint32_t wq_umem_id;
 487         uint64_t wq_umem_offset;
 488         uint32_t user_index:24;
 489         uint32_t mmo:1;
 490 };
 491
 492 struct mlx5_devx_virtio_q_couners_attr {
 493         uint64_t received_desc;
 494         uint64_t completed_desc;
 495         uint32_t error_cqes;
 496         uint32_t bad_desc_errors;
 497         uint32_t exceed_max_chain;
 498         uint32_t invalid_buffer;
 499 };
 500
 501 /*
 502  * graph flow match sample attributes structure,
 503  * used by flex parser operations.
 504  */
 505 struct mlx5_devx_match_sample_attr {
 506         uint32_t flow_match_sample_en:1;
 507         uint32_t flow_match_sample_field_offset:16;
 508         uint32_t flow_match_sample_offset_mode:4;
 509         uint32_t flow_match_sample_field_offset_mask;
 510         uint32_t flow_match_sample_field_offset_shift:4;
 511         uint32_t flow_match_sample_field_base_offset:8;
 512         uint32_t flow_match_sample_tunnel_mode:3;
 513         uint32_t flow_match_sample_field_id;
 514 };
 515
 516 /* graph node arc attributes structure, used by flex parser operations. */
 517 struct mlx5_devx_graph_arc_attr {
 518         uint32_t compare_condition_value:16;
 519         uint32_t start_inner_tunnel:1;
 520         uint32_t arc_parse_graph_node:8;
 521         uint32_t parse_graph_node_handle;
 522 };
 523
 524 /* Maximal number of samples per graph node. */
 525 #define MLX5_GRAPH_NODE_SAMPLE_NUM 8
 526
 527 /* Maximal number of input/output arcs per graph node. */
 528 #define MLX5_GRAPH_NODE_ARC_NUM 8
 529
 530 /* parse graph node attributes structure, used by flex parser operations. */
 531 struct mlx5_devx_graph_node_attr {
 532         uint32_t modify_field_select;
 533         uint32_t header_length_mode:4;
 534         uint32_t header_length_base_value:16;
 535         uint32_t header_length_field_shift:4;
 536         uint32_t header_length_field_offset:16;
 537         uint32_t header_length_field_mask;
 538         struct mlx5_devx_match_sample_attr sample[MLX5_GRAPH_NODE_SAMPLE_NUM];
 539         uint32_t next_header_field_offset:16;
 540         uint32_t next_header_field_size:5;
 541         struct mlx5_devx_graph_arc_attr in[MLX5_GRAPH_NODE_ARC_NUM];
 542         struct mlx5_devx_graph_arc_attr out[MLX5_GRAPH_NODE_ARC_NUM];
 543 };
 544
 545 /* Encryption key size is up to 1024 bit, 128 bytes. */
 546 #define MLX5_CRYPTO_KEY_MAX_SIZE        128
 547
 548 struct mlx5_devx_dek_attr {
 549         uint32_t key_size:4;
 550         uint32_t has_keytag:1;
 551         uint32_t key_purpose:4;
 552         uint32_t pd:24;
 553         uint64_t opaque;
 554         uint8_t key[MLX5_CRYPTO_KEY_MAX_SIZE];
 555 };
 556
 557 struct mlx5_devx_import_kek_attr {
 558         uint64_t modify_field_select;
 559         uint32_t state:8;
 560         uint32_t key_size:4;
 561         uint8_t key[MLX5_CRYPTO_KEY_MAX_SIZE];
 562 };
 563
 564 #define MLX5_CRYPTO_CREDENTIAL_SIZE     48
 565
 566 struct mlx5_devx_credential_attr {
 567         uint64_t modify_field_select;
 568         uint32_t state:8;
 569         uint32_t credential_role:8;
 570         uint8_t credential[MLX5_CRYPTO_CREDENTIAL_SIZE];
 571 };
 572
 573 struct mlx5_devx_crypto_login_attr {
 574         uint64_t modify_field_select;
 575         uint32_t credential_pointer:24;
 576         uint32_t session_import_kek_ptr:24;
 577         uint8_t credential[MLX5_CRYPTO_CREDENTIAL_SIZE];
 578 };
 579
 580 /* mlx5_devx_cmds.c */
 581
 582 __rte_internal
 583 struct mlx5_devx_obj *mlx5_devx_cmd_flow_counter_alloc(void *ctx,
 584                                                        uint32_t bulk_sz);
 585 __rte_internal
 586 int mlx5_devx_cmd_destroy(struct mlx5_devx_obj *obj);
 587 __rte_internal
 588 int mlx5_devx_cmd_flow_counter_query(struct mlx5_devx_obj *dcs,
 589                                      int clear, uint32_t n_counters,
 590                                      uint64_t *pkts, uint64_t *bytes,
 591                                      uint32_t mkey, void *addr,
 592                                      void *cmd_comp,
 593                                      uint64_t async_id);
 594 __rte_internal
 595 int mlx5_devx_cmd_query_hca_attr(void *ctx,
 596                                  struct mlx5_hca_attr *attr);
 597 __rte_internal
 598 struct mlx5_devx_obj *mlx5_devx_cmd_mkey_create(void *ctx,
 599                                               struct mlx5_devx_mkey_attr *attr);
 600 __rte_internal
 601 int mlx5_devx_get_out_command_status(void *out);
 602 __rte_internal
 603 int mlx5_devx_cmd_qp_query_tis_td(void *qp, uint32_t tis_num,
 604                                   uint32_t *tis_td);
 605 __rte_internal
 606 struct mlx5_devx_obj *mlx5_devx_cmd_create_rq(void *ctx,
 607                                        struct mlx5_devx_create_rq_attr *rq_attr,
 608                                        int socket);
 609 __rte_internal
 610 int mlx5_devx_cmd_modify_rq(struct mlx5_devx_obj *rq,
 611                             struct mlx5_devx_modify_rq_attr *rq_attr);
 612 __rte_internal
 613 struct mlx5_devx_obj *mlx5_devx_cmd_create_rmp(void *ctx,
 614                         struct mlx5_devx_create_rmp_attr *rq_attr, int socket);
 615 __rte_internal
 616 struct mlx5_devx_obj *mlx5_devx_cmd_create_tir(void *ctx,
 617                                            struct mlx5_devx_tir_attr *tir_attr);
 618 __rte_internal
 619 struct mlx5_devx_obj *mlx5_devx_cmd_create_rqt(void *ctx,
 620                                            struct mlx5_devx_rqt_attr *rqt_attr);
 621 __rte_internal
 622 struct mlx5_devx_obj *mlx5_devx_cmd_create_sq(void *ctx,
 623                                       struct mlx5_devx_create_sq_attr *sq_attr);
 624 __rte_internal
 625 int mlx5_devx_cmd_modify_sq(struct mlx5_devx_obj *sq,
 626                             struct mlx5_devx_modify_sq_attr *sq_attr);
 627 __rte_internal
 628 struct mlx5_devx_obj *mlx5_devx_cmd_create_tis(void *ctx,
 629                                            struct mlx5_devx_tis_attr *tis_attr);
 630 __rte_internal
 631 struct mlx5_devx_obj *mlx5_devx_cmd_create_td(void *ctx);
 632 __rte_internal
 633 int mlx5_devx_cmd_flow_dump(void *fdb_domain, void *rx_domain, void *tx_domain,
 634                             FILE *file);
 635 __rte_internal
 636 int mlx5_devx_cmd_flow_single_dump(void *rule, FILE *file);
 637 __rte_internal
 638 struct mlx5_devx_obj *mlx5_devx_cmd_create_cq(void *ctx,
 639                                               struct mlx5_devx_cq_attr *attr);
 640 __rte_internal
 641 struct mlx5_devx_obj *mlx5_devx_cmd_create_virtq(void *ctx,
 642                                              struct mlx5_devx_virtq_attr *attr);
 643 __rte_internal
 644 int mlx5_devx_cmd_modify_virtq(struct mlx5_devx_obj *virtq_obj,
 645                                struct mlx5_devx_virtq_attr *attr);
 646 __rte_internal
 647 int mlx5_devx_cmd_query_virtq(struct mlx5_devx_obj *virtq_obj,
 648                               struct mlx5_devx_virtq_attr *attr);
 649 __rte_internal
 650 struct mlx5_devx_obj *mlx5_devx_cmd_create_qp(void *ctx,
 651                                               struct mlx5_devx_qp_attr *attr);
 652 __rte_internal
 653 int mlx5_devx_cmd_modify_qp_state(struct mlx5_devx_obj *qp,
 654                                   uint32_t qp_st_mod_op, uint32_t remote_qp_id);
 655 __rte_internal
 656 int mlx5_devx_cmd_modify_rqt(struct mlx5_devx_obj *rqt,
 657                              struct mlx5_devx_rqt_attr *rqt_attr);
 658 __rte_internal
 659 int mlx5_devx_cmd_modify_tir(struct mlx5_devx_obj *tir,
 660                              struct mlx5_devx_modify_tir_attr *tir_attr);
 661 __rte_internal
 662 int mlx5_devx_cmd_query_parse_samples(struct mlx5_devx_obj *flex_obj,
 663                                       uint32_t ids[], uint32_t num);
 664
 665 __rte_internal
 666 struct mlx5_devx_obj *
 667 mlx5_devx_cmd_create_flex_parser(void *ctx,
 668                                  struct mlx5_devx_graph_node_attr *data);
 669
 670 __rte_internal
 671 int mlx5_devx_cmd_register_read(void *ctx, uint16_t reg_id,
 672                                 uint32_t arg, uint32_t *data, uint32_t dw_cnt);
 673
 674 __rte_internal
 675 int mlx5_devx_cmd_register_write(void *ctx, uint16_t reg_id,
 676                                  uint32_t arg, uint32_t *data, uint32_t dw_cnt);
 677
 678 __rte_internal
 679 struct mlx5_devx_obj *
 680 mlx5_devx_cmd_create_geneve_tlv_option(void *ctx,
 681                 uint16_t class, uint8_t type, uint8_t len);
 682
 683 /**
 684  * Create virtio queue counters object DevX API.
 685  *
 686  * @param[in] ctx
 687  *   Device context.
 688
 689  * @return
 690  *   The DevX object created, NULL otherwise and rte_errno is set.
 691  */
 692 __rte_internal
 693 struct mlx5_devx_obj *mlx5_devx_cmd_create_virtio_q_counters(void *ctx);
 694
 695 /**
 696  * Query virtio queue counters object using DevX API.
 697  *
 698  * @param[in] couners_obj
 699  *   Pointer to virtq object structure.
 700  * @param [in/out] attr
 701  *   Pointer to virtio queue counters attributes structure.
 702  *
 703  * @return
 704  *   0 on success, a negative errno value otherwise and rte_errno is set.
 705  */
 706 __rte_internal
 707 int mlx5_devx_cmd_query_virtio_q_counters(struct mlx5_devx_obj *couners_obj,
 708                                   struct mlx5_devx_virtio_q_couners_attr *attr);
 709 __rte_internal
 710 struct mlx5_devx_obj *mlx5_devx_cmd_create_flow_hit_aso_obj(void *ctx,
 711                                                             uint32_t pd);
 712 __rte_internal
 713 struct mlx5_devx_obj *mlx5_devx_cmd_alloc_pd(void *ctx);
 714
 715 __rte_internal
 716 int mlx5_devx_cmd_wq_query(void *wq, uint32_t *counter_set_id);
 717
 718 __rte_internal
 719 struct mlx5_devx_obj *mlx5_devx_cmd_queue_counter_alloc(void *ctx);
 720 __rte_internal
 721 int mlx5_devx_cmd_queue_counter_query(struct mlx5_devx_obj *dcs, int clear,
 722                                       uint32_t *out_of_buffers);
 723 __rte_internal
 724 struct mlx5_devx_obj *mlx5_devx_cmd_create_conn_track_offload_obj(void *ctx,
 725                                         uint32_t pd, uint32_t log_obj_size);
 726
 727 /**
 728  * Create general object of type FLOW_METER_ASO using DevX API..
 729  *
 730  * @param[in] ctx
 731  *   Device context.
 732  * @param [in] pd
 733  *   PD value to associate the FLOW_METER_ASO object with.
 734  * @param [in] log_obj_size
 735  *   log_obj_size define to allocate number of 2 * meters
 736  *   in one FLOW_METER_ASO object.
 737  *
 738  * @return
 739  *   The DevX object created, NULL otherwise and rte_errno is set.
 740  */
 741 __rte_internal
 742 struct mlx5_devx_obj *mlx5_devx_cmd_create_flow_meter_aso_obj(void *ctx,
 743                                         uint32_t pd, uint32_t log_obj_size);
 744 __rte_internal
 745 struct mlx5_devx_obj *
 746 mlx5_devx_cmd_create_dek_obj(void *ctx, struct mlx5_devx_dek_attr *attr);
 747
 748 __rte_internal
 749 struct mlx5_devx_obj *
 750 mlx5_devx_cmd_create_import_kek_obj(void *ctx,
 751                                     struct mlx5_devx_import_kek_attr *attr);
 752
 753 __rte_internal
 754 struct mlx5_devx_obj *
 755 mlx5_devx_cmd_create_credential_obj(void *ctx,
 756                                     struct mlx5_devx_credential_attr *attr);
 757
 758 __rte_internal
 759 struct mlx5_devx_obj *
 760 mlx5_devx_cmd_create_crypto_login_obj(void *ctx,
 761                                       struct mlx5_devx_crypto_login_attr *attr);
 762
 763 __rte_internal
 764 int
 765 mlx5_devx_cmd_query_lag(void *ctx,
 766                         struct mlx5_devx_lag_context *lag_ctx);
 767 #endif /* RTE_PMD_MLX5_DEVX_CMDS_H_ */