drivers/common/mlx5/mlx5_devx_cmds.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2019 Mellanox Technologies, Ltd
   3  */
   4
   5 #ifndef RTE_PMD_MLX5_DEVX_CMDS_H_
   6 #define RTE_PMD_MLX5_DEVX_CMDS_H_
   7
   8 #include <rte_compat.h>
   9 #include <rte_bitops.h>
  10
  11 #include "mlx5_glue.h"
  12 #include "mlx5_prm.h"
  13
  14 /* This is limitation of libibverbs: in length variable type is u16. */
  15 #define MLX5_DEVX_MAX_KLM_ENTRIES ((UINT16_MAX - \
  16                 MLX5_ST_SZ_DW(create_mkey_in) * 4) / (MLX5_ST_SZ_DW(klm) * 4))
  17
  18 struct mlx5_devx_mkey_attr {
  19         uint64_t addr;
  20         uint64_t size;
  21         uint32_t umem_id;
  22         uint32_t pd;
  23         uint32_t log_entity_size;
  24         uint32_t pg_access:1;
  25         uint32_t relaxed_ordering_write:1;
  26         uint32_t relaxed_ordering_read:1;
  27         uint32_t umr_en:1;
  28         uint32_t crypto_en:2;
  29         uint32_t set_remote_rw:1;
  30         struct mlx5_klm *klm_array;
  31         int klm_num;
  32 };
  33
  34 /* HCA qos attributes. */
  35 struct mlx5_hca_qos_attr {
  36         uint32_t sup:1; /* Whether QOS is supported. */
  37         uint32_t flow_meter_old:1; /* Flow meter is supported, old version. */
  38         uint32_t packet_pacing:1; /* Packet pacing is supported. */
  39         uint32_t wqe_rate_pp:1; /* Packet pacing WQE rate mode. */
  40         uint32_t flow_meter:1;
  41         /*
  42          * Flow meter is supported, updated version.
  43          * When flow_meter is 1, it indicates that REG_C sharing is supported.
  44          * If flow_meter is 1, flow_meter_old is also 1.
  45          * Using older driver versions, flow_meter_old can be 1
  46          * while flow_meter is 0.
  47          */
  48         uint32_t flow_meter_aso_sup:1;
  49         /* Whether FLOW_METER_ASO Object is supported. */
  50         uint8_t log_max_flow_meter;
  51         /* Power of the maximum supported meters. */
  52         uint8_t flow_meter_reg_c_ids;
  53         /* Bitmap of the reg_Cs available for flow meter to use. */
  54         uint32_t log_meter_aso_granularity:5;
  55         /* Power of the minimum allocation granularity Object. */
  56         uint32_t log_meter_aso_max_alloc:5;
  57         /* Power of the maximum allocation granularity Object. */
  58         uint32_t log_max_num_meter_aso:5;
  59         /* Power of the maximum number of supported objects. */
  60
  61 };
  62
  63 struct mlx5_hca_vdpa_attr {
  64         uint8_t virtio_queue_type;
  65         uint32_t valid:1;
  66         uint32_t desc_tunnel_offload_type:1;
  67         uint32_t eth_frame_offload_type:1;
  68         uint32_t virtio_version_1_0:1;
  69         uint32_t tso_ipv4:1;
  70         uint32_t tso_ipv6:1;
  71         uint32_t tx_csum:1;
  72         uint32_t rx_csum:1;
  73         uint32_t event_mode:3;
  74         uint32_t log_doorbell_stride:5;
  75         uint32_t log_doorbell_bar_size:5;
  76         uint32_t queue_counters_valid:1;
  77         uint32_t max_num_virtio_queues;
  78         struct {
  79                 uint32_t a;
  80                 uint32_t b;
  81         } umems[3];
  82         uint64_t doorbell_bar_offset;
  83 };
  84
  85 struct mlx5_hca_flow_attr {
  86         uint32_t tunnel_header_0_1;
  87         uint32_t tunnel_header_2_3;
  88 };
  89
  90 /**
  91  * Accumulate port PARSE_GRAPH_NODE capabilities from
  92  * PARSE_GRAPH_NODE Capabilities and HCA Capabilities 2 tables
  93  */
  94 __extension__
  95 struct mlx5_hca_flex_attr {
  96         uint32_t node_in;
  97         uint32_t node_out;
  98         uint16_t header_length_mode;
  99         uint16_t sample_offset_mode;
 100         uint8_t  max_num_arc_in;
 101         uint8_t  max_num_arc_out;
 102         uint8_t  max_num_sample;
 103         uint8_t  max_num_prog_sample:5; /* From HCA CAP 2 */
 104         uint8_t  sample_id_in_out:1;
 105         uint16_t max_base_header_length;
 106         uint8_t  max_sample_base_offset;
 107         uint16_t max_next_header_offset;
 108         uint8_t  header_length_mask_width;
 109 };
 110
 111 /* ISO C restricts enumerator values to range of 'int' */
 112 __extension__
 113 enum {
 114         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_HEAD          = RTE_BIT32(1),
 115         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_MAC           = RTE_BIT32(2),
 116         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IP            = RTE_BIT32(3),
 117         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_GRE           = RTE_BIT32(4),
 118         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_UDP           = RTE_BIT32(5),
 119         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_MPLS          = RTE_BIT32(6),
 120         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_TCP           = RTE_BIT32(7),
 121         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_VXLAN_GRE     = RTE_BIT32(8),
 122         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_GENEVE        = RTE_BIT32(9),
 123         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IPSEC_ESP     = RTE_BIT32(10),
 124         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IPV4          = RTE_BIT32(11),
 125         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_IPV6          = RTE_BIT32(12),
 126         PARSE_GRAPH_NODE_CAP_SUPPORTED_PROTOCOL_PROGRAMMABLE  = RTE_BIT32(31)
 127 };
 128
 129 enum {
 130         PARSE_GRAPH_NODE_CAP_LENGTH_MODE_FIXED          = RTE_BIT32(0),
 131         PARSE_GRAPH_NODE_CAP_LENGTH_MODE_EXPLISIT_FIELD = RTE_BIT32(1),
 132         PARSE_GRAPH_NODE_CAP_LENGTH_MODE_BITMASK_FIELD  = RTE_BIT32(2)
 133 };
 134
 135 /*
 136  * DWORD shift is the base for calculating header_length_field_mask
 137  * value in the MLX5_GRAPH_NODE_LEN_FIELD mode.
 138  */
 139 #define MLX5_PARSE_GRAPH_NODE_HDR_LEN_SHIFT_DWORD 0x02
 140
 141 static inline uint32_t
 142 mlx5_hca_parse_graph_node_base_hdr_len_mask
 143         (const struct mlx5_hca_flex_attr *attr)
 144 {
 145         return (1 << attr->header_length_mask_width) - 1;
 146 }
 147
 148 /* HCA supports this number of time periods for LRO. */
 149 #define MLX5_LRO_NUM_SUPP_PERIODS 4
 150
 151 /* HCA attributes. */
 152 struct mlx5_hca_attr {
 153         uint32_t eswitch_manager:1;
 154         uint32_t flow_counters_dump:1;
 155         uint32_t mem_rq_rmp:1;
 156         uint32_t log_max_rmp:5;
 157         uint32_t log_max_rqt_size:5;
 158         uint32_t parse_graph_flex_node:1;
 159         uint8_t flow_counter_bulk_alloc_bitmap;
 160         uint32_t eth_net_offloads:1;
 161         uint32_t eth_virt:1;
 162         uint32_t wqe_vlan_insert:1;
 163         uint32_t csum_cap:1;
 164         uint32_t vlan_cap:1;
 165         uint32_t wqe_inline_mode:2;
 166         uint32_t vport_inline_mode:3;
 167         uint32_t tunnel_stateless_geneve_rx:1;
 168         uint32_t geneve_max_opt_len:1; /* 0x0: 14DW, 0x1: 63DW */
 169         uint32_t tunnel_stateless_gtp:1;
 170         uint32_t max_lso_cap;
 171         uint32_t scatter_fcs:1;
 172         uint32_t lro_cap:1;
 173         uint32_t tunnel_lro_gre:1;
 174         uint32_t tunnel_lro_vxlan:1;
 175         uint32_t tunnel_stateless_gre:1;
 176         uint32_t tunnel_stateless_vxlan:1;
 177         uint32_t swp:1;
 178         uint32_t swp_csum:1;
 179         uint32_t swp_lso:1;
 180         uint32_t lro_max_msg_sz_mode:2;
 181         uint32_t rq_delay_drop:1;
 182         uint32_t lro_timer_supported_periods[MLX5_LRO_NUM_SUPP_PERIODS];
 183         uint16_t lro_min_mss_size;
 184         uint32_t flex_parser_protocols;
 185         uint32_t max_geneve_tlv_options;
 186         uint32_t max_geneve_tlv_option_data_len;
 187         uint32_t hairpin:1;
 188         uint32_t log_max_hairpin_queues:5;
 189         uint32_t log_max_hairpin_wq_data_sz:5;
 190         uint32_t log_max_hairpin_num_packets:5;
 191         uint32_t vhca_id:16;
 192         uint32_t relaxed_ordering_write:1;
 193         uint32_t relaxed_ordering_read:1;
 194         uint32_t access_register_user:1;
 195         uint32_t wqe_index_ignore:1;
 196         uint32_t cross_channel:1;
 197         uint32_t non_wire_sq:1; /* SQ with non-wire ops is supported. */
 198         uint32_t log_max_static_sq_wq:5; /* Static WQE size SQ. */
 199         uint32_t num_lag_ports:4; /* Number of ports can be bonded. */
 200         uint32_t dev_freq_khz; /* Timestamp counter frequency, kHz. */
 201         uint32_t scatter_fcs_w_decap_disable:1;
 202         uint32_t flow_hit_aso:1; /* General obj type FLOW_HIT_ASO supported. */
 203         uint32_t roce:1;
 204         uint32_t rq_ts_format:2;
 205         uint32_t sq_ts_format:2;
 206         uint32_t steering_format_version:4;
 207         uint32_t qp_ts_format:2;
 208         uint32_t regexp_params:1;
 209         uint32_t regexp_version:3;
 210         uint32_t reg_c_preserve:1;
 211         uint32_t ct_offload:1; /* General obj type ASO CT offload supported. */
 212         uint32_t crypto:1; /* Crypto engine is supported. */
 213         uint32_t aes_xts:1; /* AES-XTS crypto is supported. */
 214         uint32_t dek:1; /* General obj type DEK is supported. */
 215         uint32_t import_kek:1; /* General obj type IMPORT_KEK supported. */
 216         uint32_t credential:1; /* General obj type CREDENTIAL supported. */
 217         uint32_t crypto_login:1; /* General obj type CRYPTO_LOGIN supported. */
 218         uint32_t regexp_num_of_engines;
 219         uint32_t log_max_ft_sampler_num:8;
 220         uint32_t inner_ipv4_ihl:1;
 221         uint32_t outer_ipv4_ihl:1;
 222         uint32_t geneve_tlv_opt;
 223         uint32_t cqe_compression:1;
 224         uint32_t mini_cqe_resp_flow_tag:1;
 225         uint32_t mini_cqe_resp_l3_l4_tag:1;
 226         uint32_t pkt_integrity_match:1; /* 1 if HW supports integrity item */
 227         struct mlx5_hca_qos_attr qos;
 228         struct mlx5_hca_vdpa_attr vdpa;
 229         struct mlx5_hca_flow_attr flow;
 230         struct mlx5_hca_flex_attr flex;
 231         int log_max_qp_sz;
 232         int log_max_cq_sz;
 233         int log_max_qp;
 234         int log_max_cq;
 235         uint32_t log_max_pd;
 236         uint32_t log_max_mrw_sz;
 237         uint32_t log_max_srq;
 238         uint32_t log_max_srq_sz;
 239         uint32_t rss_ind_tbl_cap;
 240         uint32_t mmo_dma_sq_en:1;
 241         uint32_t mmo_compress_sq_en:1;
 242         uint32_t mmo_decompress_sq_en:1;
 243         uint32_t mmo_dma_qp_en:1;
 244         uint32_t mmo_compress_qp_en:1;
 245         uint32_t mmo_decompress_qp_en:1;
 246         uint32_t mmo_regex_qp_en:1;
 247         uint32_t mmo_regex_sq_en:1;
 248         uint32_t compress_min_block_size:4;
 249         uint32_t log_max_mmo_dma:5;
 250         uint32_t log_max_mmo_compress:5;
 251         uint32_t log_max_mmo_decompress:5;
 252         uint32_t umr_modify_entity_size_disabled:1;
 253         uint32_t umr_indirect_mkey_disabled:1;
 254 };
 255
 256 /* LAG Context. */
 257 struct mlx5_devx_lag_context {
 258         uint32_t fdb_selection_mode:1;
 259         uint32_t port_select_mode:3;
 260         uint32_t lag_state:3;
 261         uint32_t tx_remap_affinity_1:4;
 262         uint32_t tx_remap_affinity_2:4;
 263 };
 264
 265 struct mlx5_devx_wq_attr {
 266         uint32_t wq_type:4;
 267         uint32_t wq_signature:1;
 268         uint32_t end_padding_mode:2;
 269         uint32_t cd_slave:1;
 270         uint32_t hds_skip_first_sge:1;
 271         uint32_t log2_hds_buf_size:3;
 272         uint32_t page_offset:5;
 273         uint32_t lwm:16;
 274         uint32_t pd:24;
 275         uint32_t uar_page:24;
 276         uint64_t dbr_addr;
 277         uint32_t hw_counter;
 278         uint32_t sw_counter;
 279         uint32_t log_wq_stride:4;
 280         uint32_t log_wq_pg_sz:5;
 281         uint32_t log_wq_sz:5;
 282         uint32_t dbr_umem_valid:1;
 283         uint32_t wq_umem_valid:1;
 284         uint32_t log_hairpin_num_packets:5;
 285         uint32_t log_hairpin_data_sz:5;
 286         uint32_t single_wqe_log_num_of_strides:4;
 287         uint32_t two_byte_shift_en:1;
 288         uint32_t single_stride_log_num_of_bytes:3;
 289         uint32_t dbr_umem_id;
 290         uint32_t wq_umem_id;
 291         uint64_t wq_umem_offset;
 292 };
 293
 294 /* Create RQ attributes structure, used by create RQ operation. */
 295 struct mlx5_devx_create_rq_attr {
 296         uint32_t rlky:1;
 297         uint32_t delay_drop_en:1;
 298         uint32_t scatter_fcs:1;
 299         uint32_t vsd:1;
 300         uint32_t mem_rq_type:4;
 301         uint32_t state:4;
 302         uint32_t flush_in_error_en:1;
 303         uint32_t hairpin:1;
 304         uint32_t ts_format:2;
 305         uint32_t user_index:24;
 306         uint32_t cqn:24;
 307         uint32_t counter_set_id:8;
 308         uint32_t rmpn:24;
 309         struct mlx5_devx_wq_attr wq_attr;
 310 };
 311
 312 /* Modify RQ attributes structure, used by modify RQ operation. */
 313 struct mlx5_devx_modify_rq_attr {
 314         uint32_t rqn:24;
 315         uint32_t rq_state:4; /* Current RQ state. */
 316         uint32_t state:4; /* Required RQ state. */
 317         uint32_t scatter_fcs:1;
 318         uint32_t vsd:1;
 319         uint32_t counter_set_id:8;
 320         uint32_t hairpin_peer_sq:24;
 321         uint32_t hairpin_peer_vhca:16;
 322         uint64_t modify_bitmask;
 323         uint32_t lwm:16; /* Contained WQ lwm. */
 324 };
 325
 326 /* Create RMP attributes structure, used by create RMP operation. */
 327 struct mlx5_devx_create_rmp_attr {
 328         uint32_t rsvd0:8;
 329         uint32_t state:4;
 330         uint32_t rsvd1:20;
 331         uint32_t basic_cyclic_rcv_wqe:1;
 332         uint32_t rsvd4:31;
 333         uint32_t rsvd8[10];
 334         struct mlx5_devx_wq_attr wq_attr;
 335 };
 336
 337 struct mlx5_rx_hash_field_select {
 338         uint32_t l3_prot_type:1;
 339         uint32_t l4_prot_type:1;
 340         uint32_t selected_fields:30;
 341 };
 342
 343 /* TIR attributes structure, used by TIR operations. */
 344 struct mlx5_devx_tir_attr {
 345         uint32_t disp_type:4;
 346         uint32_t lro_timeout_period_usecs:16;
 347         uint32_t lro_enable_mask:4;
 348         uint32_t lro_max_msg_sz:8;
 349         uint32_t inline_rqn:24;
 350         uint32_t rx_hash_symmetric:1;
 351         uint32_t tunneled_offload_en:1;
 352         uint32_t indirect_table:24;
 353         uint32_t rx_hash_fn:4;
 354         uint32_t self_lb_block:2;
 355         uint32_t transport_domain:24;
 356         uint8_t rx_hash_toeplitz_key[MLX5_RSS_HASH_KEY_LEN];
 357         struct mlx5_rx_hash_field_select rx_hash_field_selector_outer;
 358         struct mlx5_rx_hash_field_select rx_hash_field_selector_inner;
 359 };
 360
 361 /* TIR attributes structure, used by TIR modify. */
 362 struct mlx5_devx_modify_tir_attr {
 363         uint32_t tirn:24;
 364         uint64_t modify_bitmask;
 365         struct mlx5_devx_tir_attr tir;
 366 };
 367
 368 /* RQT attributes structure, used by RQT operations. */
 369 struct mlx5_devx_rqt_attr {
 370         uint8_t rq_type;
 371         uint32_t rqt_max_size:16;
 372         uint32_t rqt_actual_size:16;
 373         uint32_t rq_list[];
 374 };
 375
 376 /* TIS attributes structure. */
 377 struct mlx5_devx_tis_attr {
 378         uint32_t strict_lag_tx_port_affinity:1;
 379         uint32_t tls_en:1;
 380         uint32_t lag_tx_port_affinity:4;
 381         uint32_t prio:4;
 382         uint32_t transport_domain:24;
 383 };
 384
 385 /* SQ attributes structure, used by SQ create operation. */
 386 struct mlx5_devx_create_sq_attr {
 387         uint32_t rlky:1;
 388         uint32_t cd_master:1;
 389         uint32_t fre:1;
 390         uint32_t flush_in_error_en:1;
 391         uint32_t allow_multi_pkt_send_wqe:1;
 392         uint32_t min_wqe_inline_mode:3;
 393         uint32_t state:4;
 394         uint32_t reg_umr:1;
 395         uint32_t allow_swp:1;
 396         uint32_t hairpin:1;
 397         uint32_t non_wire:1;
 398         uint32_t static_sq_wq:1;
 399         uint32_t ts_format:2;
 400         uint32_t user_index:24;
 401         uint32_t cqn:24;
 402         uint32_t packet_pacing_rate_limit_index:16;
 403         uint32_t tis_lst_sz:16;
 404         uint32_t tis_num:24;
 405         struct mlx5_devx_wq_attr wq_attr;
 406 };
 407
 408 /* SQ attributes structure, used by SQ modify operation. */
 409 struct mlx5_devx_modify_sq_attr {
 410         uint32_t sq_state:4;
 411         uint32_t state:4;
 412         uint32_t hairpin_peer_rq:24;
 413         uint32_t hairpin_peer_vhca:16;
 414 };
 415
 416
 417 /* CQ attributes structure, used by CQ operations. */
 418 struct mlx5_devx_cq_attr {
 419         uint32_t q_umem_valid:1;
 420         uint32_t db_umem_valid:1;
 421         uint32_t use_first_only:1;
 422         uint32_t overrun_ignore:1;
 423         uint32_t cqe_comp_en:1;
 424         uint32_t mini_cqe_res_format:2;
 425         uint32_t mini_cqe_res_format_ext:2;
 426         uint32_t log_cq_size:5;
 427         uint32_t log_page_size:5;
 428         uint32_t uar_page_id;
 429         uint32_t q_umem_id;
 430         uint64_t q_umem_offset;
 431         uint32_t db_umem_id;
 432         uint64_t db_umem_offset;
 433         uint32_t eqn;
 434         uint64_t db_addr;
 435 };
 436
 437 /* Virtq attributes structure, used by VIRTQ operations. */
 438 struct mlx5_devx_virtq_attr {
 439         uint16_t hw_available_index;
 440         uint16_t hw_used_index;
 441         uint16_t q_size;
 442         uint32_t pd:24;
 443         uint32_t virtio_version_1_0:1;
 444         uint32_t tso_ipv4:1;
 445         uint32_t tso_ipv6:1;
 446         uint32_t tx_csum:1;
 447         uint32_t rx_csum:1;
 448         uint32_t event_mode:3;
 449         uint32_t state:4;
 450         uint32_t hw_latency_mode:2;
 451         uint32_t hw_max_latency_us:12;
 452         uint32_t hw_max_pending_comp:16;
 453         uint32_t dirty_bitmap_dump_enable:1;
 454         uint32_t dirty_bitmap_mkey;
 455         uint32_t dirty_bitmap_size;
 456         uint32_t mkey;
 457         uint32_t qp_id;
 458         uint32_t queue_index;
 459         uint32_t tis_id;
 460         uint32_t counters_obj_id;
 461         uint64_t dirty_bitmap_addr;
 462         uint64_t type;
 463         uint64_t desc_addr;
 464         uint64_t used_addr;
 465         uint64_t available_addr;
 466         struct {
 467                 uint32_t id;
 468                 uint32_t size;
 469                 uint64_t offset;
 470         } umems[3];
 471         uint8_t error_type;
 472 };
 473
 474
 475 struct mlx5_devx_qp_attr {
 476         uint32_t pd:24;
 477         uint32_t uar_index:24;
 478         uint32_t cqn:24;
 479         uint32_t log_page_size:5;
 480         uint32_t rq_size:17; /* Must be power of 2. */
 481         uint32_t log_rq_stride:3;
 482         uint32_t sq_size:17; /* Must be power of 2. */
 483         uint32_t ts_format:2;
 484         uint32_t dbr_umem_valid:1;
 485         uint32_t dbr_umem_id;
 486         uint64_t dbr_address;
 487         uint32_t wq_umem_id;
 488         uint64_t wq_umem_offset;
 489         uint32_t user_index:24;
 490         uint32_t mmo:1;
 491 };
 492
 493 struct mlx5_devx_virtio_q_couners_attr {
 494         uint64_t received_desc;
 495         uint64_t completed_desc;
 496         uint32_t error_cqes;
 497         uint32_t bad_desc_errors;
 498         uint32_t exceed_max_chain;
 499         uint32_t invalid_buffer;
 500 };
 501
 502 /*
 503  * graph flow match sample attributes structure,
 504  * used by flex parser operations.
 505  */
 506 struct mlx5_devx_match_sample_attr {
 507         uint32_t flow_match_sample_en:1;
 508         uint32_t flow_match_sample_field_offset:16;
 509         uint32_t flow_match_sample_offset_mode:4;
 510         uint32_t flow_match_sample_field_offset_mask;
 511         uint32_t flow_match_sample_field_offset_shift:4;
 512         uint32_t flow_match_sample_field_base_offset:8;
 513         uint32_t flow_match_sample_tunnel_mode:3;
 514         uint32_t flow_match_sample_field_id;
 515 };
 516
 517 /* graph node arc attributes structure, used by flex parser operations. */
 518 struct mlx5_devx_graph_arc_attr {
 519         uint32_t compare_condition_value:16;
 520         uint32_t start_inner_tunnel:1;
 521         uint32_t arc_parse_graph_node:8;
 522         uint32_t parse_graph_node_handle;
 523 };
 524
 525 /* Maximal number of samples per graph node. */
 526 #define MLX5_GRAPH_NODE_SAMPLE_NUM 8
 527
 528 /* Maximal number of input/output arcs per graph node. */
 529 #define MLX5_GRAPH_NODE_ARC_NUM 8
 530
 531 /* parse graph node attributes structure, used by flex parser operations. */
 532 struct mlx5_devx_graph_node_attr {
 533         uint32_t modify_field_select;
 534         uint32_t header_length_mode:4;
 535         uint32_t header_length_base_value:16;
 536         uint32_t header_length_field_shift:4;
 537         uint32_t header_length_field_offset:16;
 538         uint32_t header_length_field_mask;
 539         struct mlx5_devx_match_sample_attr sample[MLX5_GRAPH_NODE_SAMPLE_NUM];
 540         uint32_t next_header_field_offset:16;
 541         uint32_t next_header_field_size:5;
 542         struct mlx5_devx_graph_arc_attr in[MLX5_GRAPH_NODE_ARC_NUM];
 543         struct mlx5_devx_graph_arc_attr out[MLX5_GRAPH_NODE_ARC_NUM];
 544 };
 545
 546 /* Encryption key size is up to 1024 bit, 128 bytes. */
 547 #define MLX5_CRYPTO_KEY_MAX_SIZE        128
 548
 549 struct mlx5_devx_dek_attr {
 550         uint32_t key_size:4;
 551         uint32_t has_keytag:1;
 552         uint32_t key_purpose:4;
 553         uint32_t pd:24;
 554         uint64_t opaque;
 555         uint8_t key[MLX5_CRYPTO_KEY_MAX_SIZE];
 556 };
 557
 558 struct mlx5_devx_import_kek_attr {
 559         uint64_t modify_field_select;
 560         uint32_t state:8;
 561         uint32_t key_size:4;
 562         uint8_t key[MLX5_CRYPTO_KEY_MAX_SIZE];
 563 };
 564
 565 #define MLX5_CRYPTO_CREDENTIAL_SIZE     48
 566
 567 struct mlx5_devx_credential_attr {
 568         uint64_t modify_field_select;
 569         uint32_t state:8;
 570         uint32_t credential_role:8;
 571         uint8_t credential[MLX5_CRYPTO_CREDENTIAL_SIZE];
 572 };
 573
 574 struct mlx5_devx_crypto_login_attr {
 575         uint64_t modify_field_select;
 576         uint32_t credential_pointer:24;
 577         uint32_t session_import_kek_ptr:24;
 578         uint8_t credential[MLX5_CRYPTO_CREDENTIAL_SIZE];
 579 };
 580
 581 /* mlx5_devx_cmds.c */
 582
 583 __rte_internal
 584 struct mlx5_devx_obj *mlx5_devx_cmd_flow_counter_alloc(void *ctx,
 585                                                        uint32_t bulk_sz);
 586 __rte_internal
 587 int mlx5_devx_cmd_destroy(struct mlx5_devx_obj *obj);
 588 __rte_internal
 589 int mlx5_devx_cmd_flow_counter_query(struct mlx5_devx_obj *dcs,
 590                                      int clear, uint32_t n_counters,
 591                                      uint64_t *pkts, uint64_t *bytes,
 592                                      uint32_t mkey, void *addr,
 593                                      void *cmd_comp,
 594                                      uint64_t async_id);
 595 __rte_internal
 596 int mlx5_devx_cmd_query_hca_attr(void *ctx,
 597                                  struct mlx5_hca_attr *attr);
 598 __rte_internal
 599 struct mlx5_devx_obj *mlx5_devx_cmd_mkey_create(void *ctx,
 600                                               struct mlx5_devx_mkey_attr *attr);
 601 __rte_internal
 602 int mlx5_devx_get_out_command_status(void *out);
 603 __rte_internal
 604 int mlx5_devx_cmd_qp_query_tis_td(void *qp, uint32_t tis_num,
 605                                   uint32_t *tis_td);
 606 __rte_internal
 607 struct mlx5_devx_obj *mlx5_devx_cmd_create_rq(void *ctx,
 608                                        struct mlx5_devx_create_rq_attr *rq_attr,
 609                                        int socket);
 610 __rte_internal
 611 int mlx5_devx_cmd_modify_rq(struct mlx5_devx_obj *rq,
 612                             struct mlx5_devx_modify_rq_attr *rq_attr);
 613 __rte_internal
 614 struct mlx5_devx_obj *mlx5_devx_cmd_create_rmp(void *ctx,
 615                         struct mlx5_devx_create_rmp_attr *rq_attr, int socket);
 616 __rte_internal
 617 struct mlx5_devx_obj *mlx5_devx_cmd_create_tir(void *ctx,
 618                                            struct mlx5_devx_tir_attr *tir_attr);
 619 __rte_internal
 620 struct mlx5_devx_obj *mlx5_devx_cmd_create_rqt(void *ctx,
 621                                            struct mlx5_devx_rqt_attr *rqt_attr);
 622 __rte_internal
 623 struct mlx5_devx_obj *mlx5_devx_cmd_create_sq(void *ctx,
 624                                       struct mlx5_devx_create_sq_attr *sq_attr);
 625 __rte_internal
 626 int mlx5_devx_cmd_modify_sq(struct mlx5_devx_obj *sq,
 627                             struct mlx5_devx_modify_sq_attr *sq_attr);
 628 __rte_internal
 629 struct mlx5_devx_obj *mlx5_devx_cmd_create_tis(void *ctx,
 630                                            struct mlx5_devx_tis_attr *tis_attr);
 631 __rte_internal
 632 struct mlx5_devx_obj *mlx5_devx_cmd_create_td(void *ctx);
 633 __rte_internal
 634 int mlx5_devx_cmd_flow_dump(void *fdb_domain, void *rx_domain, void *tx_domain,
 635                             FILE *file);
 636 __rte_internal
 637 int mlx5_devx_cmd_flow_single_dump(void *rule, FILE *file);
 638 __rte_internal
 639 struct mlx5_devx_obj *mlx5_devx_cmd_create_cq(void *ctx,
 640                                               struct mlx5_devx_cq_attr *attr);
 641 __rte_internal
 642 struct mlx5_devx_obj *mlx5_devx_cmd_create_virtq(void *ctx,
 643                                              struct mlx5_devx_virtq_attr *attr);
 644 __rte_internal
 645 int mlx5_devx_cmd_modify_virtq(struct mlx5_devx_obj *virtq_obj,
 646                                struct mlx5_devx_virtq_attr *attr);
 647 __rte_internal
 648 int mlx5_devx_cmd_query_virtq(struct mlx5_devx_obj *virtq_obj,
 649                               struct mlx5_devx_virtq_attr *attr);
 650 __rte_internal
 651 struct mlx5_devx_obj *mlx5_devx_cmd_create_qp(void *ctx,
 652                                               struct mlx5_devx_qp_attr *attr);
 653 __rte_internal
 654 int mlx5_devx_cmd_modify_qp_state(struct mlx5_devx_obj *qp,
 655                                   uint32_t qp_st_mod_op, uint32_t remote_qp_id);
 656 __rte_internal
 657 int mlx5_devx_cmd_modify_rqt(struct mlx5_devx_obj *rqt,
 658                              struct mlx5_devx_rqt_attr *rqt_attr);
 659 __rte_internal
 660 int mlx5_devx_cmd_modify_tir(struct mlx5_devx_obj *tir,
 661                              struct mlx5_devx_modify_tir_attr *tir_attr);
 662 __rte_internal
 663 int mlx5_devx_cmd_query_parse_samples(struct mlx5_devx_obj *flex_obj,
 664                                       uint32_t ids[], uint32_t num);
 665
 666 __rte_internal
 667 struct mlx5_devx_obj *
 668 mlx5_devx_cmd_create_flex_parser(void *ctx,
 669                                  struct mlx5_devx_graph_node_attr *data);
 670
 671 __rte_internal
 672 int mlx5_devx_cmd_register_read(void *ctx, uint16_t reg_id,
 673                                 uint32_t arg, uint32_t *data, uint32_t dw_cnt);
 674
 675 __rte_internal
 676 int mlx5_devx_cmd_register_write(void *ctx, uint16_t reg_id,
 677                                  uint32_t arg, uint32_t *data, uint32_t dw_cnt);
 678
 679 __rte_internal
 680 struct mlx5_devx_obj *
 681 mlx5_devx_cmd_create_geneve_tlv_option(void *ctx,
 682                 uint16_t class, uint8_t type, uint8_t len);
 683
 684 /**
 685  * Create virtio queue counters object DevX API.
 686  *
 687  * @param[in] ctx
 688  *   Device context.
 689
 690  * @return
 691  *   The DevX object created, NULL otherwise and rte_errno is set.
 692  */
 693 __rte_internal
 694 struct mlx5_devx_obj *mlx5_devx_cmd_create_virtio_q_counters(void *ctx);
 695
 696 /**
 697  * Query virtio queue counters object using DevX API.
 698  *
 699  * @param[in] couners_obj
 700  *   Pointer to virtq object structure.
 701  * @param [in/out] attr
 702  *   Pointer to virtio queue counters attributes structure.
 703  *
 704  * @return
 705  *   0 on success, a negative errno value otherwise and rte_errno is set.
 706  */
 707 __rte_internal
 708 int mlx5_devx_cmd_query_virtio_q_counters(struct mlx5_devx_obj *couners_obj,
 709                                   struct mlx5_devx_virtio_q_couners_attr *attr);
 710 __rte_internal
 711 struct mlx5_devx_obj *mlx5_devx_cmd_create_flow_hit_aso_obj(void *ctx,
 712                                                             uint32_t pd);
 713 __rte_internal
 714 struct mlx5_devx_obj *mlx5_devx_cmd_alloc_pd(void *ctx);
 715
 716 __rte_internal
 717 int mlx5_devx_cmd_wq_query(void *wq, uint32_t *counter_set_id);
 718
 719 __rte_internal
 720 struct mlx5_devx_obj *mlx5_devx_cmd_queue_counter_alloc(void *ctx);
 721 __rte_internal
 722 int mlx5_devx_cmd_queue_counter_query(struct mlx5_devx_obj *dcs, int clear,
 723                                       uint32_t *out_of_buffers);
 724 __rte_internal
 725 struct mlx5_devx_obj *mlx5_devx_cmd_create_conn_track_offload_obj(void *ctx,
 726                                         uint32_t pd, uint32_t log_obj_size);
 727
 728 /**
 729  * Create general object of type FLOW_METER_ASO using DevX API..
 730  *
 731  * @param[in] ctx
 732  *   Device context.
 733  * @param [in] pd
 734  *   PD value to associate the FLOW_METER_ASO object with.
 735  * @param [in] log_obj_size
 736  *   log_obj_size define to allocate number of 2 * meters
 737  *   in one FLOW_METER_ASO object.
 738  *
 739  * @return
 740  *   The DevX object created, NULL otherwise and rte_errno is set.
 741  */
 742 __rte_internal
 743 struct mlx5_devx_obj *mlx5_devx_cmd_create_flow_meter_aso_obj(void *ctx,
 744                                         uint32_t pd, uint32_t log_obj_size);
 745 __rte_internal
 746 struct mlx5_devx_obj *
 747 mlx5_devx_cmd_create_dek_obj(void *ctx, struct mlx5_devx_dek_attr *attr);
 748
 749 __rte_internal
 750 struct mlx5_devx_obj *
 751 mlx5_devx_cmd_create_import_kek_obj(void *ctx,
 752                                     struct mlx5_devx_import_kek_attr *attr);
 753
 754 __rte_internal
 755 struct mlx5_devx_obj *
 756 mlx5_devx_cmd_create_credential_obj(void *ctx,
 757                                     struct mlx5_devx_credential_attr *attr);
 758
 759 __rte_internal
 760 struct mlx5_devx_obj *
 761 mlx5_devx_cmd_create_crypto_login_obj(void *ctx,
 762                                       struct mlx5_devx_crypto_login_attr *attr);
 763
 764 __rte_internal
 765 int
 766 mlx5_devx_cmd_query_lag(void *ctx,
 767                         struct mlx5_devx_lag_context *lag_ctx);
 768 #endif /* RTE_PMD_MLX5_DEVX_CMDS_H_ */