drivers/common/octeontx2/otx2_mbox.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #ifndef __OTX2_MBOX_H__
   6 #define __OTX2_MBOX_H__
   7
   8 #include <errno.h>
   9 #include <stdbool.h>
  10
  11 #include <rte_ether.h>
  12 #include <rte_spinlock.h>
  13
  14 #include <otx2_common.h>
  15
  16 #define SZ_64K                  (64ULL * 1024ULL)
  17 #define SZ_1K                   (1ULL * 1024ULL)
  18 #define MBOX_SIZE               SZ_64K
  19
  20 /* AF/PF: PF initiated, PF/VF VF initiated */
  21 #define MBOX_DOWN_RX_START      0
  22 #define MBOX_DOWN_RX_SIZE       (46 * SZ_1K)
  23 #define MBOX_DOWN_TX_START      (MBOX_DOWN_RX_START + MBOX_DOWN_RX_SIZE)
  24 #define MBOX_DOWN_TX_SIZE       (16 * SZ_1K)
  25 /* AF/PF: AF initiated, PF/VF PF initiated */
  26 #define MBOX_UP_RX_START        (MBOX_DOWN_TX_START + MBOX_DOWN_TX_SIZE)
  27 #define MBOX_UP_RX_SIZE         SZ_1K
  28 #define MBOX_UP_TX_START        (MBOX_UP_RX_START + MBOX_UP_RX_SIZE)
  29 #define MBOX_UP_TX_SIZE         SZ_1K
  30
  31 #if MBOX_UP_TX_SIZE + MBOX_UP_TX_START != MBOX_SIZE
  32 # error "Incorrect mailbox area sizes"
  33 #endif
  34
  35 #define INTR_MASK(pfvfs) ((pfvfs < 64) ? (BIT_ULL(pfvfs) - 1) : (~0ull))
  36
  37 #define MBOX_RSP_TIMEOUT        3000 /* Time to wait for mbox response in ms */
  38
  39 #define MBOX_MSG_ALIGN          16  /* Align mbox msg start to 16bytes */
  40
  41 /* Mailbox directions */
  42 #define MBOX_DIR_AFPF           0  /* AF replies to PF */
  43 #define MBOX_DIR_PFAF           1  /* PF sends messages to AF */
  44 #define MBOX_DIR_PFVF           2  /* PF replies to VF */
  45 #define MBOX_DIR_VFPF           3  /* VF sends messages to PF */
  46 #define MBOX_DIR_AFPF_UP        4  /* AF sends messages to PF */
  47 #define MBOX_DIR_PFAF_UP        5  /* PF replies to AF */
  48 #define MBOX_DIR_PFVF_UP        6  /* PF sends messages to VF */
  49 #define MBOX_DIR_VFPF_UP        7  /* VF replies to PF */
  50
  51 /* Device memory does not support unaligned access, instruct compiler to
  52  * not optimize the memory access when working with mailbox memory.
  53  */
  54 #define __otx2_io volatile
  55
  56 struct otx2_mbox_dev {
  57         void        *mbase;   /* This dev's mbox region */
  58         rte_spinlock_t  mbox_lock;
  59         uint16_t     msg_size; /* Total msg size to be sent */
  60         uint16_t     rsp_size; /* Total rsp size to be sure the reply is ok */
  61         uint16_t     num_msgs; /* No of msgs sent or waiting for response */
  62         uint16_t     msgs_acked; /* No of msgs for which response is received */
  63 };
  64
  65 struct otx2_mbox {
  66         uintptr_t hwbase;  /* Mbox region advertised by HW */
  67         uintptr_t reg_base;/* CSR base for this dev */
  68         uint64_t trigger;  /* Trigger mbox notification */
  69         uint16_t tr_shift; /* Mbox trigger shift */
  70         uint64_t rx_start; /* Offset of Rx region in mbox memory */
  71         uint64_t tx_start; /* Offset of Tx region in mbox memory */
  72         uint16_t rx_size;  /* Size of Rx region */
  73         uint16_t tx_size;  /* Size of Tx region */
  74         uint16_t ndevs;    /* The number of peers */
  75         struct otx2_mbox_dev *dev;
  76         uint64_t intr_offset; /* Offset to interrupt register */
  77 };
  78
  79 /* Header which precedes all mbox messages */
  80 struct mbox_hdr {
  81         uint64_t __otx2_io msg_size;   /* Total msgs size embedded */
  82         uint16_t __otx2_io num_msgs;   /* No of msgs embedded */
  83 };
  84
  85 /* Header which precedes every msg and is also part of it */
  86 struct mbox_msghdr {
  87         uint16_t __otx2_io pcifunc; /* Who's sending this msg */
  88         uint16_t __otx2_io id;      /* Mbox message ID */
  89 #define OTX2_MBOX_REQ_SIG (0xdead)
  90 #define OTX2_MBOX_RSP_SIG (0xbeef)
  91         /* Signature, for validating corrupted msgs */
  92         uint16_t __otx2_io sig;
  93 #define OTX2_MBOX_VERSION (0x000a)
  94         /* Version of msg's structure for this ID */
  95         uint16_t __otx2_io ver;
  96         /* Offset of next msg within mailbox region */
  97         uint16_t __otx2_io next_msgoff;
  98         int __otx2_io rc; /* Msg processed response code */
  99 };
 100
 101 /* Mailbox message types */
 102 #define MBOX_MSG_MASK                           0xFFFF
 103 #define MBOX_MSG_INVALID                        0xFFFE
 104 #define MBOX_MSG_MAX                            0xFFFF
 105
 106 #define MBOX_MESSAGES                                                   \
 107 /* Generic mbox IDs (range 0x000 - 0x1FF) */                            \
 108 M(READY,                0x001, ready, msg_req, ready_msg_rsp)           \
 109 M(ATTACH_RESOURCES,     0x002, attach_resources, rsrc_attach_req, msg_rsp)\
 110 M(DETACH_RESOURCES,     0x003, detach_resources, rsrc_detach_req, msg_rsp)\
 111 M(FREE_RSRC_CNT,        0x004, free_rsrc_cnt, msg_req, free_rsrcs_rsp)  \
 112 M(MSIX_OFFSET,          0x005, msix_offset, msg_req, msix_offset_rsp)   \
 113 M(VF_FLR,               0x006, vf_flr, msg_req, msg_rsp)                \
 114 M(PTP_OP,               0x007, ptp_op, ptp_req, ptp_rsp)                \
 115 M(GET_HW_CAP,           0x008, get_hw_cap, msg_req, get_hw_cap_rsp)     \
 116 M(NDC_SYNC_OP,          0x009, ndc_sync_op, ndc_sync_op, msg_rsp)       \
 117 /* CGX mbox IDs (range 0x200 - 0x3FF) */                                \
 118 M(CGX_START_RXTX,       0x200, cgx_start_rxtx, msg_req, msg_rsp)        \
 119 M(CGX_STOP_RXTX,        0x201, cgx_stop_rxtx, msg_req, msg_rsp)         \
 120 M(CGX_STATS,            0x202, cgx_stats, msg_req, cgx_stats_rsp)       \
 121 M(CGX_MAC_ADDR_SET,     0x203, cgx_mac_addr_set, cgx_mac_addr_set_or_get,\
 122                                 cgx_mac_addr_set_or_get)                \
 123 M(CGX_MAC_ADDR_GET,     0x204, cgx_mac_addr_get, cgx_mac_addr_set_or_get,\
 124                                 cgx_mac_addr_set_or_get)                \
 125 M(CGX_PROMISC_ENABLE,   0x205, cgx_promisc_enable, msg_req, msg_rsp)    \
 126 M(CGX_PROMISC_DISABLE,  0x206, cgx_promisc_disable, msg_req, msg_rsp)   \
 127 M(CGX_START_LINKEVENTS, 0x207, cgx_start_linkevents, msg_req, msg_rsp)  \
 128 M(CGX_STOP_LINKEVENTS,  0x208, cgx_stop_linkevents, msg_req, msg_rsp)   \
 129 M(CGX_GET_LINKINFO,     0x209, cgx_get_linkinfo, msg_req, cgx_link_info_msg)\
 130 M(CGX_INTLBK_ENABLE,    0x20A, cgx_intlbk_enable, msg_req, msg_rsp)     \
 131 M(CGX_INTLBK_DISABLE,   0x20B, cgx_intlbk_disable, msg_req, msg_rsp)    \
 132 M(CGX_PTP_RX_ENABLE,    0x20C, cgx_ptp_rx_enable, msg_req, msg_rsp)     \
 133 M(CGX_PTP_RX_DISABLE,   0x20D, cgx_ptp_rx_disable, msg_req, msg_rsp)    \
 134 M(CGX_CFG_PAUSE_FRM,    0x20E, cgx_cfg_pause_frm, cgx_pause_frm_cfg,    \
 135                                 cgx_pause_frm_cfg)                      \
 136 M(CGX_FW_DATA_GET,      0x20F, cgx_get_aux_link_info, msg_req, cgx_fw_data) \
 137 M(CGX_FEC_SET,          0x210, cgx_set_fec_param, fec_mode, fec_mode) \
 138 M(CGX_MAC_ADDR_ADD,     0x211, cgx_mac_addr_add, cgx_mac_addr_add_req,  \
 139                                 cgx_mac_addr_add_rsp)                   \
 140 M(CGX_MAC_ADDR_DEL,     0x212, cgx_mac_addr_del, cgx_mac_addr_del_req,  \
 141                                 msg_rsp)                                \
 142 M(CGX_MAC_MAX_ENTRIES_GET, 0x213, cgx_mac_max_entries_get, msg_req,     \
 143                                  cgx_max_dmac_entries_get_rsp)          \
 144 M(CGX_SET_LINK_STATE,   0x214, cgx_set_link_state,              \
 145                         cgx_set_link_state_msg, msg_rsp)                \
 146 M(CGX_GET_PHY_MOD_TYPE, 0x215, cgx_get_phy_mod_type, msg_req,           \
 147                                 cgx_phy_mod_type)                       \
 148 M(CGX_SET_PHY_MOD_TYPE, 0x216, cgx_set_phy_mod_type, cgx_phy_mod_type,  \
 149                                 msg_rsp)                                \
 150 M(CGX_FEC_STATS,        0x217, cgx_fec_stats, msg_req, cgx_fec_stats_rsp) \
 151 M(CGX_SET_LINK_MODE,    0x218, cgx_set_link_mode, cgx_set_link_mode_req,\
 152                                cgx_set_link_mode_rsp)                   \
 153 M(CGX_GET_PHY_FEC_STATS, 0x219, cgx_get_phy_fec_stats, msg_req, msg_rsp) \
 154 M(CGX_STATS_RST,        0x21A, cgx_stats_rst, msg_req, msg_rsp)         \
 155 /* NPA mbox IDs (range 0x400 - 0x5FF) */                                \
 156 M(NPA_LF_ALLOC,         0x400, npa_lf_alloc, npa_lf_alloc_req,          \
 157                                 npa_lf_alloc_rsp)                       \
 158 M(NPA_LF_FREE,          0x401, npa_lf_free, msg_req, msg_rsp)           \
 159 M(NPA_AQ_ENQ,           0x402, npa_aq_enq, npa_aq_enq_req, npa_aq_enq_rsp)\
 160 M(NPA_HWCTX_DISABLE,    0x403, npa_hwctx_disable, hwctx_disable_req, msg_rsp)\
 161 /* SSO/SSOW mbox IDs (range 0x600 - 0x7FF) */                           \
 162 M(SSO_LF_ALLOC,         0x600, sso_lf_alloc, sso_lf_alloc_req,          \
 163                                 sso_lf_alloc_rsp)                       \
 164 M(SSO_LF_FREE,          0x601, sso_lf_free, sso_lf_free_req, msg_rsp)   \
 165 M(SSOW_LF_ALLOC,        0x602, ssow_lf_alloc, ssow_lf_alloc_req, msg_rsp)\
 166 M(SSOW_LF_FREE,         0x603, ssow_lf_free, ssow_lf_free_req, msg_rsp) \
 167 M(SSO_HW_SETCONFIG,     0x604, sso_hw_setconfig, sso_hw_setconfig,      \
 168                                 msg_rsp)                                \
 169 M(SSO_GRP_SET_PRIORITY, 0x605, sso_grp_set_priority, sso_grp_priority,  \
 170                                 msg_rsp)                                \
 171 M(SSO_GRP_GET_PRIORITY, 0x606, sso_grp_get_priority, sso_info_req,      \
 172                                 sso_grp_priority)                       \
 173 M(SSO_WS_CACHE_INV,     0x607, sso_ws_cache_inv, msg_req, msg_rsp)      \
 174 M(SSO_GRP_QOS_CONFIG,   0x608, sso_grp_qos_config, sso_grp_qos_cfg,     \
 175                                 msg_rsp)                                \
 176 M(SSO_GRP_GET_STATS,    0x609, sso_grp_get_stats, sso_info_req,         \
 177                                 sso_grp_stats)                          \
 178 M(SSO_HWS_GET_STATS,    0x610, sso_hws_get_stats, sso_info_req,         \
 179                                 sso_hws_stats)                          \
 180 M(SSO_HW_RELEASE_XAQ,   0x611, sso_hw_release_xaq_aura,                 \
 181                                 sso_release_xaq, msg_rsp)               \
 182 /* TIM mbox IDs (range 0x800 - 0x9FF) */                                \
 183 M(TIM_LF_ALLOC,         0x800, tim_lf_alloc, tim_lf_alloc_req,          \
 184                                 tim_lf_alloc_rsp)                       \
 185 M(TIM_LF_FREE,          0x801, tim_lf_free, tim_ring_req, msg_rsp)      \
 186 M(TIM_CONFIG_RING,      0x802, tim_config_ring, tim_config_req, msg_rsp)\
 187 M(TIM_ENABLE_RING,      0x803, tim_enable_ring, tim_ring_req,           \
 188                                 tim_enable_rsp)                         \
 189 M(TIM_DISABLE_RING,     0x804, tim_disable_ring, tim_ring_req, msg_rsp) \
 190 /* CPT mbox IDs (range 0xA00 - 0xBFF) */                                \
 191 M(CPT_LF_ALLOC,         0xA00, cpt_lf_alloc, cpt_lf_alloc_req_msg,      \
 192                                cpt_lf_alloc_rsp_msg)                    \
 193 M(CPT_LF_FREE,          0xA01, cpt_lf_free, msg_req, msg_rsp)           \
 194 M(CPT_RD_WR_REGISTER,   0xA02, cpt_rd_wr_register, cpt_rd_wr_reg_msg,   \
 195                                cpt_rd_wr_reg_msg)                       \
 196 M(CPT_SET_CRYPTO_GRP,   0xA03, cpt_set_crypto_grp,                      \
 197                                cpt_set_crypto_grp_req_msg,              \
 198                                msg_rsp)                                 \
 199 M(CPT_INLINE_IPSEC_CFG, 0xA04, cpt_inline_ipsec_cfg,                    \
 200                                cpt_inline_ipsec_cfg_msg, msg_rsp)       \
 201 M(CPT_RX_INLINE_LF_CFG, 0xBFE, cpt_rx_inline_lf_cfg,                    \
 202                                cpt_rx_inline_lf_cfg_msg, msg_rsp)       \
 203 M(CPT_GET_CAPS,         0xBFD, cpt_caps_get, msg_req, cpt_caps_rsp_msg) \
 204 /* REE mbox IDs (range 0xE00 - 0xFFF) */                                \
 205 M(REE_CONFIG_LF,        0xE01, ree_config_lf, ree_lf_req_msg,           \
 206                                 msg_rsp)                                \
 207 M(REE_RD_WR_REGISTER,   0xE02, ree_rd_wr_register, ree_rd_wr_reg_msg,   \
 208                                 ree_rd_wr_reg_msg)                      \
 209 M(REE_RULE_DB_PROG,     0xE03, ree_rule_db_prog,                        \
 210                                 ree_rule_db_prog_req_msg,               \
 211                                 msg_rsp)                                \
 212 M(REE_RULE_DB_LEN_GET,  0xE04, ree_rule_db_len_get, ree_req_msg,        \
 213                                 ree_rule_db_len_rsp_msg)                \
 214 M(REE_RULE_DB_GET,      0xE05, ree_rule_db_get,                         \
 215                                 ree_rule_db_get_req_msg,                \
 216                                 ree_rule_db_get_rsp_msg)                \
 217 /* NPC mbox IDs (range 0x6000 - 0x7FFF) */                              \
 218 M(NPC_MCAM_ALLOC_ENTRY, 0x6000, npc_mcam_alloc_entry,                   \
 219                                 npc_mcam_alloc_entry_req,               \
 220                                 npc_mcam_alloc_entry_rsp)               \
 221 M(NPC_MCAM_FREE_ENTRY,  0x6001, npc_mcam_free_entry,                    \
 222                                 npc_mcam_free_entry_req, msg_rsp)       \
 223 M(NPC_MCAM_WRITE_ENTRY, 0x6002, npc_mcam_write_entry,                   \
 224                                 npc_mcam_write_entry_req, msg_rsp)      \
 225 M(NPC_MCAM_ENA_ENTRY,   0x6003, npc_mcam_ena_entry,                     \
 226                                 npc_mcam_ena_dis_entry_req, msg_rsp)    \
 227 M(NPC_MCAM_DIS_ENTRY,   0x6004, npc_mcam_dis_entry,                     \
 228                                 npc_mcam_ena_dis_entry_req, msg_rsp)    \
 229 M(NPC_MCAM_SHIFT_ENTRY, 0x6005, npc_mcam_shift_entry,                   \
 230                                 npc_mcam_shift_entry_req,               \
 231                                 npc_mcam_shift_entry_rsp)               \
 232 M(NPC_MCAM_ALLOC_COUNTER,       0x6006, npc_mcam_alloc_counter,         \
 233                                 npc_mcam_alloc_counter_req,             \
 234                                 npc_mcam_alloc_counter_rsp)             \
 235 M(NPC_MCAM_FREE_COUNTER,        0x6007, npc_mcam_free_counter,          \
 236                                 npc_mcam_oper_counter_req,              \
 237                                 msg_rsp)                                \
 238 M(NPC_MCAM_UNMAP_COUNTER,       0x6008, npc_mcam_unmap_counter,         \
 239                                 npc_mcam_unmap_counter_req,             \
 240                                 msg_rsp)                                \
 241 M(NPC_MCAM_CLEAR_COUNTER,       0x6009, npc_mcam_clear_counter,         \
 242                                 npc_mcam_oper_counter_req,              \
 243                                 msg_rsp)                                \
 244 M(NPC_MCAM_COUNTER_STATS,       0x600a, npc_mcam_counter_stats,         \
 245                                 npc_mcam_oper_counter_req,              \
 246                                 npc_mcam_oper_counter_rsp)              \
 247 M(NPC_MCAM_ALLOC_AND_WRITE_ENTRY, 0x600b, npc_mcam_alloc_and_write_entry,\
 248                                 npc_mcam_alloc_and_write_entry_req,     \
 249                                 npc_mcam_alloc_and_write_entry_rsp)     \
 250 M(NPC_GET_KEX_CFG,        0x600c, npc_get_kex_cfg, msg_req,             \
 251                                 npc_get_kex_cfg_rsp)                    \
 252 M(NPC_INSTALL_FLOW,       0x600d, npc_install_flow,                     \
 253                                   npc_install_flow_req,                 \
 254                                   npc_install_flow_rsp)                 \
 255 M(NPC_DELETE_FLOW,        0x600e, npc_delete_flow,                      \
 256                                   npc_delete_flow_req, msg_rsp)         \
 257 M(NPC_MCAM_READ_ENTRY,    0x600f, npc_mcam_read_entry,                  \
 258                                   npc_mcam_read_entry_req,              \
 259                                   npc_mcam_read_entry_rsp)              \
 260 M(NPC_SET_PKIND,          0x6010, npc_set_pkind,                        \
 261                                   npc_set_pkind,                        \
 262                                   msg_rsp)                              \
 263 M(NPC_MCAM_READ_BASE_RULE, 0x6011, npc_read_base_steer_rule, msg_req,   \
 264                                    npc_mcam_read_base_rule_rsp)         \
 265 /* NIX mbox IDs (range 0x8000 - 0xFFFF) */                              \
 266 M(NIX_LF_ALLOC,         0x8000, nix_lf_alloc, nix_lf_alloc_req,         \
 267                                 nix_lf_alloc_rsp)                       \
 268 M(NIX_LF_FREE,          0x8001, nix_lf_free, nix_lf_free_req, msg_rsp)  \
 269 M(NIX_AQ_ENQ,           0x8002, nix_aq_enq, nix_aq_enq_req,             \
 270                                 nix_aq_enq_rsp)                         \
 271 M(NIX_HWCTX_DISABLE,    0x8003, nix_hwctx_disable, hwctx_disable_req,   \
 272                                 msg_rsp)                                \
 273 M(NIX_TXSCH_ALLOC,      0x8004, nix_txsch_alloc, nix_txsch_alloc_req,   \
 274                                 nix_txsch_alloc_rsp)                    \
 275 M(NIX_TXSCH_FREE,       0x8005, nix_txsch_free, nix_txsch_free_req,     \
 276                                 msg_rsp)                                \
 277 M(NIX_TXSCHQ_CFG,       0x8006, nix_txschq_cfg, nix_txschq_config,      \
 278                                 nix_txschq_config)                      \
 279 M(NIX_STATS_RST,        0x8007, nix_stats_rst, msg_req, msg_rsp)        \
 280 M(NIX_VTAG_CFG,         0x8008, nix_vtag_cfg, nix_vtag_config, msg_rsp) \
 281 M(NIX_RSS_FLOWKEY_CFG,  0x8009, nix_rss_flowkey_cfg,                    \
 282                                 nix_rss_flowkey_cfg,                    \
 283                                 nix_rss_flowkey_cfg_rsp)                \
 284 M(NIX_SET_MAC_ADDR,     0x800a, nix_set_mac_addr, nix_set_mac_addr,     \
 285                                 msg_rsp)                                \
 286 M(NIX_SET_RX_MODE,      0x800b, nix_set_rx_mode, nix_rx_mode, msg_rsp)  \
 287 M(NIX_SET_HW_FRS,       0x800c, nix_set_hw_frs, nix_frs_cfg, msg_rsp)   \
 288 M(NIX_LF_START_RX,      0x800d, nix_lf_start_rx, msg_req, msg_rsp)      \
 289 M(NIX_LF_STOP_RX,       0x800e, nix_lf_stop_rx, msg_req, msg_rsp)       \
 290 M(NIX_MARK_FORMAT_CFG,  0x800f, nix_mark_format_cfg,                    \
 291                                 nix_mark_format_cfg,                    \
 292                                 nix_mark_format_cfg_rsp)                \
 293 M(NIX_SET_RX_CFG,       0x8010, nix_set_rx_cfg, nix_rx_cfg, msg_rsp)    \
 294 M(NIX_LSO_FORMAT_CFG,   0x8011, nix_lso_format_cfg, nix_lso_format_cfg, \
 295                                 nix_lso_format_cfg_rsp)                 \
 296 M(NIX_LF_PTP_TX_ENABLE, 0x8013, nix_lf_ptp_tx_enable, msg_req,          \
 297                                 msg_rsp)                                \
 298 M(NIX_LF_PTP_TX_DISABLE,        0x8014, nix_lf_ptp_tx_disable, msg_req, \
 299                                 msg_rsp)                                \
 300 M(NIX_SET_VLAN_TPID,    0x8015, nix_set_vlan_tpid, nix_set_vlan_tpid,   \
 301                                 msg_rsp)                                \
 302 M(NIX_BP_ENABLE,        0x8016, nix_bp_enable, nix_bp_cfg_req,          \
 303                                 nix_bp_cfg_rsp)                         \
 304 M(NIX_BP_DISABLE,       0x8017, nix_bp_disable, nix_bp_cfg_req, msg_rsp)\
 305 M(NIX_GET_MAC_ADDR,     0x8018, nix_get_mac_addr, msg_req,              \
 306                                 nix_get_mac_addr_rsp)                   \
 307 M(NIX_INLINE_IPSEC_CFG, 0x8019, nix_inline_ipsec_cfg,                   \
 308                                 nix_inline_ipsec_cfg, msg_rsp)          \
 309 M(NIX_INLINE_IPSEC_LF_CFG,                                              \
 310                         0x801a, nix_inline_ipsec_lf_cfg,                \
 311                                 nix_inline_ipsec_lf_cfg, msg_rsp)
 312
 313 /* Messages initiated by AF (range 0xC00 - 0xDFF) */
 314 #define MBOX_UP_CGX_MESSAGES                                            \
 315 M(CGX_LINK_EVENT,       0xC00, cgx_link_event, cgx_link_info_msg,       \
 316                                 msg_rsp)                                \
 317 M(CGX_PTP_RX_INFO,      0xC01, cgx_ptp_rx_info, cgx_ptp_rx_info_msg,    \
 318                                 msg_rsp)
 319
 320 enum {
 321 #define M(_name, _id, _1, _2, _3) MBOX_MSG_ ## _name = _id,
 322 MBOX_MESSAGES
 323 MBOX_UP_CGX_MESSAGES
 324 #undef M
 325 };
 326
 327 /* Mailbox message formats */
 328
 329 #define RVU_DEFAULT_PF_FUNC     0xFFFF
 330
 331 /* Generic request msg used for those mbox messages which
 332  * don't send any data in the request.
 333  */
 334 struct msg_req {
 335         struct mbox_msghdr hdr;
 336 };
 337
 338 /* Generic response msg used a ack or response for those mbox
 339  * messages which doesn't have a specific rsp msg format.
 340  */
 341 struct msg_rsp {
 342         struct mbox_msghdr hdr;
 343 };
 344
 345 /* RVU mailbox error codes
 346  * Range 256 - 300.
 347  */
 348 enum rvu_af_status {
 349         RVU_INVALID_VF_ID           = -256,
 350 };
 351
 352 struct ready_msg_rsp {
 353         struct mbox_msghdr hdr;
 354         uint16_t __otx2_io sclk_feq; /* SCLK frequency */
 355         uint16_t __otx2_io rclk_freq; /* RCLK frequency */
 356 };
 357
 358 enum npc_pkind_type {
 359         NPC_RX_VLAN_EXDSA_PKIND = 56ULL,
 360         NPC_RX_CHLEN24B_PKIND,
 361         NPC_RX_CPT_HDR_PKIND,
 362         NPC_RX_CHLEN90B_PKIND,
 363         NPC_TX_HIGIG_PKIND,
 364         NPC_RX_HIGIG_PKIND,
 365         NPC_RX_EXDSA_PKIND,
 366         NPC_RX_EDSA_PKIND,
 367         NPC_TX_DEF_PKIND,
 368 };
 369
 370 #define OTX2_PRIV_FLAGS_CH_LEN_90B 254
 371 #define OTX2_PRIV_FLAGS_CH_LEN_24B 255
 372
 373 /* Struct to set pkind */
 374 struct npc_set_pkind {
 375         struct mbox_msghdr hdr;
 376 #define OTX2_PRIV_FLAGS_DEFAULT  BIT_ULL(0)
 377 #define OTX2_PRIV_FLAGS_EDSA     BIT_ULL(1)
 378 #define OTX2_PRIV_FLAGS_HIGIG    BIT_ULL(2)
 379 #define OTX2_PRIV_FLAGS_FDSA     BIT_ULL(3)
 380 #define OTX2_PRIV_FLAGS_EXDSA    BIT_ULL(4)
 381 #define OTX2_PRIV_FLAGS_VLAN_EXDSA    BIT_ULL(5)
 382 #define OTX2_PRIV_FLAGS_CUSTOM   BIT_ULL(63)
 383         uint64_t __otx2_io mode;
 384 #define PKIND_TX                BIT_ULL(0)
 385 #define PKIND_RX                BIT_ULL(1)
 386         uint8_t __otx2_io dir;
 387         uint8_t __otx2_io pkind; /* valid only in case custom flag */
 388 };
 389
 390 /* Structure for requesting resource provisioning.
 391  * 'modify' flag to be used when either requesting more
 392  * or to detach partial of a certain resource type.
 393  * Rest of the fields specify how many of what type to
 394  * be attached.
 395  * To request LFs from two blocks of same type this mailbox
 396  * can be sent twice as below:
 397  *      struct rsrc_attach *attach;
 398  *       .. Allocate memory for message ..
 399  *       attach->cptlfs = 3; <3 LFs from CPT0>
 400  *       .. Send message ..
 401  *       .. Allocate memory for message ..
 402  *       attach->modify = 1;
 403  *       attach->cpt_blkaddr = BLKADDR_CPT1;
 404  *       attach->cptlfs = 2; <2 LFs from CPT1>
 405  *       .. Send message ..
 406  */
 407 struct rsrc_attach_req {
 408         struct mbox_msghdr hdr;
 409         uint8_t __otx2_io modify:1;
 410         uint8_t __otx2_io npalf:1;
 411         uint8_t __otx2_io nixlf:1;
 412         uint16_t __otx2_io sso;
 413         uint16_t __otx2_io ssow;
 414         uint16_t __otx2_io timlfs;
 415         uint16_t __otx2_io cptlfs;
 416         uint16_t __otx2_io reelfs;
 417         /* BLKADDR_CPT0/BLKADDR_CPT1 or 0 for BLKADDR_CPT0 */
 418         int __otx2_io cpt_blkaddr;
 419         /* BLKADDR_REE0/BLKADDR_REE1 or 0 for BLKADDR_REE0 */
 420         int __otx2_io ree_blkaddr;
 421 };
 422
 423 /* Structure for relinquishing resources.
 424  * 'partial' flag to be used when relinquishing all resources
 425  * but only of a certain type. If not set, all resources of all
 426  * types provisioned to the RVU function will be detached.
 427  */
 428 struct rsrc_detach_req {
 429         struct mbox_msghdr hdr;
 430         uint8_t __otx2_io partial:1;
 431         uint8_t __otx2_io npalf:1;
 432         uint8_t __otx2_io nixlf:1;
 433         uint8_t __otx2_io sso:1;
 434         uint8_t __otx2_io ssow:1;
 435         uint8_t __otx2_io timlfs:1;
 436         uint8_t __otx2_io cptlfs:1;
 437         uint8_t __otx2_io reelfs:1;
 438 };
 439
 440 /* NIX Transmit schedulers */
 441 #define NIX_TXSCH_LVL_SMQ 0x0
 442 #define NIX_TXSCH_LVL_MDQ 0x0
 443 #define NIX_TXSCH_LVL_TL4 0x1
 444 #define NIX_TXSCH_LVL_TL3 0x2
 445 #define NIX_TXSCH_LVL_TL2 0x3
 446 #define NIX_TXSCH_LVL_TL1 0x4
 447 #define NIX_TXSCH_LVL_CNT 0x5
 448
 449 /*
 450  * Number of resources available to the caller.
 451  * In reply to MBOX_MSG_FREE_RSRC_CNT.
 452  */
 453 struct free_rsrcs_rsp {
 454         struct mbox_msghdr hdr;
 455         uint16_t __otx2_io schq[NIX_TXSCH_LVL_CNT];
 456         uint16_t __otx2_io sso;
 457         uint16_t __otx2_io tim;
 458         uint16_t __otx2_io ssow;
 459         uint16_t __otx2_io cpt;
 460         uint8_t __otx2_io npa;
 461         uint8_t __otx2_io nix;
 462         uint16_t  __otx2_io schq_nix1[NIX_TXSCH_LVL_CNT];
 463         uint8_t  __otx2_io nix1;
 464         uint8_t  __otx2_io cpt1;
 465         uint8_t  __otx2_io ree0;
 466         uint8_t  __otx2_io ree1;
 467 };
 468
 469 #define MSIX_VECTOR_INVALID     0xFFFF
 470 #define MAX_RVU_BLKLF_CNT       256
 471
 472 struct msix_offset_rsp {
 473         struct mbox_msghdr hdr;
 474         uint16_t __otx2_io npa_msixoff;
 475         uint16_t __otx2_io nix_msixoff;
 476         uint16_t __otx2_io sso;
 477         uint16_t __otx2_io ssow;
 478         uint16_t __otx2_io timlfs;
 479         uint16_t __otx2_io cptlfs;
 480         uint16_t __otx2_io sso_msixoff[MAX_RVU_BLKLF_CNT];
 481         uint16_t __otx2_io ssow_msixoff[MAX_RVU_BLKLF_CNT];
 482         uint16_t __otx2_io timlf_msixoff[MAX_RVU_BLKLF_CNT];
 483         uint16_t __otx2_io cptlf_msixoff[MAX_RVU_BLKLF_CNT];
 484         uint16_t __otx2_io cpt1_lfs;
 485         uint16_t __otx2_io ree0_lfs;
 486         uint16_t __otx2_io ree1_lfs;
 487         uint16_t __otx2_io cpt1_lf_msixoff[MAX_RVU_BLKLF_CNT];
 488         uint16_t __otx2_io ree0_lf_msixoff[MAX_RVU_BLKLF_CNT];
 489         uint16_t __otx2_io ree1_lf_msixoff[MAX_RVU_BLKLF_CNT];
 490
 491 };
 492
 493 /* CGX mbox message formats */
 494
 495 struct cgx_stats_rsp {
 496         struct mbox_msghdr hdr;
 497 #define CGX_RX_STATS_COUNT      13
 498 #define CGX_TX_STATS_COUNT      18
 499         uint64_t __otx2_io rx_stats[CGX_RX_STATS_COUNT];
 500         uint64_t __otx2_io tx_stats[CGX_TX_STATS_COUNT];
 501 };
 502
 503 struct cgx_fec_stats_rsp {
 504         struct mbox_msghdr hdr;
 505         uint64_t __otx2_io fec_corr_blks;
 506         uint64_t __otx2_io fec_uncorr_blks;
 507 };
 508 /* Structure for requesting the operation for
 509  * setting/getting mac address in the CGX interface
 510  */
 511 struct cgx_mac_addr_set_or_get {
 512         struct mbox_msghdr hdr;
 513         uint8_t __otx2_io mac_addr[RTE_ETHER_ADDR_LEN];
 514 };
 515
 516 /* Structure for requesting the operation to
 517  * add DMAC filter entry into CGX interface
 518  */
 519 struct cgx_mac_addr_add_req {
 520         struct mbox_msghdr hdr;
 521         uint8_t __otx2_io mac_addr[RTE_ETHER_ADDR_LEN];
 522 };
 523
 524 /* Structure for response against the operation to
 525  * add DMAC filter entry into CGX interface
 526  */
 527 struct cgx_mac_addr_add_rsp {
 528         struct mbox_msghdr hdr;
 529         uint8_t __otx2_io index;
 530 };
 531
 532 /* Structure for requesting the operation to
 533  * delete DMAC filter entry from CGX interface
 534  */
 535 struct cgx_mac_addr_del_req {
 536         struct mbox_msghdr hdr;
 537         uint8_t __otx2_io index;
 538 };
 539
 540 /* Structure for response against the operation to
 541  * get maximum supported DMAC filter entries
 542  */
 543 struct cgx_max_dmac_entries_get_rsp {
 544         struct mbox_msghdr hdr;
 545         uint8_t __otx2_io max_dmac_filters;
 546 };
 547
 548 struct cgx_link_user_info {
 549         uint64_t __otx2_io link_up:1;
 550         uint64_t __otx2_io full_duplex:1;
 551         uint64_t __otx2_io lmac_type_id:4;
 552         uint64_t __otx2_io speed:20; /* speed in Mbps */
 553         uint64_t __otx2_io an:1; /* AN supported or not */
 554         uint64_t __otx2_io fec:2; /* FEC type if enabled else 0 */
 555         uint64_t __otx2_io port:8;
 556 #define LMACTYPE_STR_LEN 16
 557         char lmac_type[LMACTYPE_STR_LEN];
 558 };
 559
 560 struct cgx_link_info_msg {
 561         struct mbox_msghdr hdr;
 562         struct cgx_link_user_info link_info;
 563 };
 564
 565 struct cgx_ptp_rx_info_msg {
 566         struct mbox_msghdr hdr;
 567         uint8_t __otx2_io ptp_en;
 568 };
 569
 570 struct cgx_pause_frm_cfg {
 571         struct mbox_msghdr hdr;
 572         uint8_t __otx2_io set;
 573         /* set = 1 if the request is to config pause frames */
 574         /* set = 0 if the request is to fetch pause frames config */
 575         uint8_t __otx2_io rx_pause;
 576         uint8_t __otx2_io tx_pause;
 577 };
 578
 579 struct sfp_eeprom_s {
 580 #define SFP_EEPROM_SIZE 256
 581         uint16_t __otx2_io sff_id;
 582         uint8_t __otx2_io buf[SFP_EEPROM_SIZE];
 583         uint64_t __otx2_io reserved;
 584 };
 585
 586 enum fec_type {
 587         OTX2_FEC_NONE,
 588         OTX2_FEC_BASER,
 589         OTX2_FEC_RS,
 590 };
 591
 592 struct phy_s {
 593         uint64_t __otx2_io can_change_mod_type : 1;
 594         uint64_t __otx2_io mod_type            : 1;
 595 };
 596
 597 struct cgx_lmac_fwdata_s {
 598         uint16_t __otx2_io rw_valid;
 599         uint64_t __otx2_io supported_fec;
 600         uint64_t __otx2_io supported_an;
 601         uint64_t __otx2_io supported_link_modes;
 602         /* Only applicable if AN is supported */
 603         uint64_t __otx2_io advertised_fec;
 604         uint64_t __otx2_io advertised_link_modes;
 605         /* Only applicable if SFP/QSFP slot is present */
 606         struct sfp_eeprom_s sfp_eeprom;
 607         struct phy_s phy;
 608 #define LMAC_FWDATA_RESERVED_MEM 1023
 609         uint64_t __otx2_io reserved[LMAC_FWDATA_RESERVED_MEM];
 610 };
 611
 612 struct cgx_fw_data {
 613         struct mbox_msghdr hdr;
 614         struct cgx_lmac_fwdata_s fwdata;
 615 };
 616
 617 struct fec_mode {
 618         struct mbox_msghdr hdr;
 619         int __otx2_io fec;
 620 };
 621
 622 struct cgx_set_link_state_msg {
 623         struct mbox_msghdr hdr;
 624         uint8_t __otx2_io enable;
 625 };
 626
 627 struct cgx_phy_mod_type {
 628         struct mbox_msghdr hdr;
 629         int __otx2_io mod;
 630 };
 631
 632 struct cgx_set_link_mode_args {
 633         uint32_t __otx2_io speed;
 634         uint8_t __otx2_io duplex;
 635         uint8_t __otx2_io an;
 636         uint8_t __otx2_io ports;
 637         uint64_t __otx2_io mode;
 638 };
 639
 640 struct cgx_set_link_mode_req {
 641         struct mbox_msghdr hdr;
 642         struct cgx_set_link_mode_args args;
 643 };
 644
 645 struct cgx_set_link_mode_rsp {
 646         struct mbox_msghdr hdr;
 647         int __otx2_io status;
 648 };
 649 /* NPA mbox message formats */
 650
 651 /* NPA mailbox error codes
 652  * Range 301 - 400.
 653  */
 654 enum npa_af_status {
 655         NPA_AF_ERR_PARAM            = -301,
 656         NPA_AF_ERR_AQ_FULL          = -302,
 657         NPA_AF_ERR_AQ_ENQUEUE       = -303,
 658         NPA_AF_ERR_AF_LF_INVALID    = -304,
 659         NPA_AF_ERR_AF_LF_ALLOC      = -305,
 660         NPA_AF_ERR_LF_RESET         = -306,
 661 };
 662
 663 #define NPA_AURA_SZ_0           0
 664 #define NPA_AURA_SZ_128         1
 665 #define NPA_AURA_SZ_256         2
 666 #define NPA_AURA_SZ_512         3
 667 #define NPA_AURA_SZ_1K          4
 668 #define NPA_AURA_SZ_2K          5
 669 #define NPA_AURA_SZ_4K          6
 670 #define NPA_AURA_SZ_8K          7
 671 #define NPA_AURA_SZ_16K         8
 672 #define NPA_AURA_SZ_32K         9
 673 #define NPA_AURA_SZ_64K         10
 674 #define NPA_AURA_SZ_128K        11
 675 #define NPA_AURA_SZ_256K        12
 676 #define NPA_AURA_SZ_512K        13
 677 #define NPA_AURA_SZ_1M          14
 678 #define NPA_AURA_SZ_MAX         15
 679
 680 /* For NPA LF context alloc and init */
 681 struct npa_lf_alloc_req {
 682         struct mbox_msghdr hdr;
 683         int __otx2_io node;
 684         int __otx2_io aura_sz; /* No of auras. See NPA_AURA_SZ_* */
 685         uint32_t __otx2_io nr_pools; /* No of pools */
 686         uint64_t __otx2_io way_mask;
 687 };
 688
 689 struct npa_lf_alloc_rsp {
 690         struct mbox_msghdr hdr;
 691         uint32_t __otx2_io stack_pg_ptrs;  /* No of ptrs per stack page */
 692         uint32_t __otx2_io stack_pg_bytes; /* Size of stack page */
 693         uint16_t __otx2_io qints; /* NPA_AF_CONST::QINTS */
 694 };
 695
 696 /* NPA AQ enqueue msg */
 697 struct npa_aq_enq_req {
 698         struct mbox_msghdr hdr;
 699         uint32_t __otx2_io aura_id;
 700         uint8_t __otx2_io ctype;
 701         uint8_t __otx2_io op;
 702         union {
 703                 /* Valid when op == WRITE/INIT and ctype == AURA.
 704                  * LF fills the pool_id in aura.pool_addr. AF will translate
 705                  * the pool_id to pool context pointer.
 706                  */
 707                 __otx2_io struct npa_aura_s aura;
 708                 /* Valid when op == WRITE/INIT and ctype == POOL */
 709                 __otx2_io struct npa_pool_s pool;
 710         };
 711         /* Mask data when op == WRITE (1=write, 0=don't write) */
 712         union {
 713                 /* Valid when op == WRITE and ctype == AURA */
 714                 __otx2_io struct npa_aura_s aura_mask;
 715                 /* Valid when op == WRITE and ctype == POOL */
 716                 __otx2_io struct npa_pool_s pool_mask;
 717         };
 718 };
 719
 720 struct npa_aq_enq_rsp {
 721         struct mbox_msghdr hdr;
 722         union {
 723                 /* Valid when op == READ and ctype == AURA */
 724                 __otx2_io struct npa_aura_s aura;
 725                 /* Valid when op == READ and ctype == POOL */
 726                 __otx2_io struct npa_pool_s pool;
 727         };
 728 };
 729
 730 /* Disable all contexts of type 'ctype' */
 731 struct hwctx_disable_req {
 732         struct mbox_msghdr hdr;
 733         uint8_t __otx2_io ctype;
 734 };
 735
 736 /* NIX mbox message formats */
 737
 738 /* NIX mailbox error codes
 739  * Range 401 - 500.
 740  */
 741 enum nix_af_status {
 742         NIX_AF_ERR_PARAM            = -401,
 743         NIX_AF_ERR_AQ_FULL          = -402,
 744         NIX_AF_ERR_AQ_ENQUEUE       = -403,
 745         NIX_AF_ERR_AF_LF_INVALID    = -404,
 746         NIX_AF_ERR_AF_LF_ALLOC      = -405,
 747         NIX_AF_ERR_TLX_ALLOC_FAIL   = -406,
 748         NIX_AF_ERR_TLX_INVALID      = -407,
 749         NIX_AF_ERR_RSS_SIZE_INVALID = -408,
 750         NIX_AF_ERR_RSS_GRPS_INVALID = -409,
 751         NIX_AF_ERR_FRS_INVALID      = -410,
 752         NIX_AF_ERR_RX_LINK_INVALID  = -411,
 753         NIX_AF_INVAL_TXSCHQ_CFG     = -412,
 754         NIX_AF_SMQ_FLUSH_FAILED     = -413,
 755         NIX_AF_ERR_LF_RESET         = -414,
 756         NIX_AF_ERR_RSS_NOSPC_FIELD  = -415,
 757         NIX_AF_ERR_RSS_NOSPC_ALGO   = -416,
 758         NIX_AF_ERR_MARK_CFG_FAIL    = -417,
 759         NIX_AF_ERR_LSO_CFG_FAIL     = -418,
 760         NIX_AF_INVAL_NPA_PF_FUNC    = -419,
 761         NIX_AF_INVAL_SSO_PF_FUNC    = -420,
 762         NIX_AF_ERR_TX_VTAG_NOSPC    = -421,
 763         NIX_AF_ERR_RX_VTAG_INUSE    = -422,
 764         NIX_AF_ERR_PTP_CONFIG_FAIL  = -423,
 765 };
 766
 767 /* For NIX LF context alloc and init */
 768 struct nix_lf_alloc_req {
 769         struct mbox_msghdr hdr;
 770         int __otx2_io node;
 771         uint32_t __otx2_io rq_cnt;   /* No of receive queues */
 772         uint32_t __otx2_io sq_cnt;   /* No of send queues */
 773         uint32_t __otx2_io cq_cnt;   /* No of completion queues */
 774         uint8_t __otx2_io xqe_sz;
 775         uint16_t __otx2_io rss_sz;
 776         uint8_t __otx2_io rss_grps;
 777         uint16_t __otx2_io npa_func;
 778         /* RVU_DEFAULT_PF_FUNC == default pf_func associated with lf */
 779         uint16_t __otx2_io sso_func;
 780         uint64_t __otx2_io rx_cfg;   /* See NIX_AF_LF(0..127)_RX_CFG */
 781         uint64_t __otx2_io way_mask;
 782 #define NIX_LF_RSS_TAG_LSB_AS_ADDER BIT_ULL(0)
 783         uint64_t flags;
 784 };
 785
 786 struct nix_lf_alloc_rsp {
 787         struct mbox_msghdr hdr;
 788         uint16_t __otx2_io sqb_size;
 789         uint16_t __otx2_io rx_chan_base;
 790         uint16_t __otx2_io tx_chan_base;
 791         uint8_t __otx2_io rx_chan_cnt; /* Total number of RX channels */
 792         uint8_t __otx2_io tx_chan_cnt; /* Total number of TX channels */
 793         uint8_t __otx2_io lso_tsov4_idx;
 794         uint8_t __otx2_io lso_tsov6_idx;
 795         uint8_t __otx2_io mac_addr[RTE_ETHER_ADDR_LEN];
 796         uint8_t __otx2_io lf_rx_stats; /* NIX_AF_CONST1::LF_RX_STATS */
 797         uint8_t __otx2_io lf_tx_stats; /* NIX_AF_CONST1::LF_TX_STATS */
 798         uint16_t __otx2_io cints; /* NIX_AF_CONST2::CINTS */
 799         uint16_t __otx2_io qints; /* NIX_AF_CONST2::QINTS */
 800         uint8_t __otx2_io hw_rx_tstamp_en; /*set if rx timestamping enabled */
 801         uint8_t __otx2_io cgx_links;  /* No. of CGX links present in HW */
 802         uint8_t __otx2_io lbk_links;  /* No. of LBK links present in HW */
 803         uint8_t __otx2_io sdp_links;  /* No. of SDP links present in HW */
 804         uint8_t __otx2_io tx_link;    /* Transmit channel link number */
 805 };
 806
 807 struct nix_lf_free_req {
 808         struct mbox_msghdr hdr;
 809 #define NIX_LF_DISABLE_FLOWS            BIT_ULL(0)
 810 #define NIX_LF_DONT_FREE_TX_VTAG        BIT_ULL(1)
 811         uint64_t __otx2_io flags;
 812 };
 813
 814 /* NIX AQ enqueue msg */
 815 struct nix_aq_enq_req {
 816         struct mbox_msghdr hdr;
 817         uint32_t __otx2_io qidx;
 818         uint8_t __otx2_io ctype;
 819         uint8_t __otx2_io op;
 820         union {
 821                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RQ */
 822                 __otx2_io struct nix_rq_ctx_s rq;
 823                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_SQ */
 824                 __otx2_io struct nix_sq_ctx_s sq;
 825                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_CQ */
 826                 __otx2_io struct nix_cq_ctx_s cq;
 827                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_RSS */
 828                 __otx2_io struct nix_rsse_s rss;
 829                 /* Valid when op == WRITE/INIT and ctype == NIX_AQ_CTYPE_MCE */
 830                 __otx2_io struct nix_rx_mce_s mce;
 831         };
 832         /* Mask data when op == WRITE (1=write, 0=don't write) */
 833         union {
 834                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RQ */
 835                 __otx2_io struct nix_rq_ctx_s rq_mask;
 836                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_SQ */
 837                 __otx2_io struct nix_sq_ctx_s sq_mask;
 838                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_CQ */
 839                 __otx2_io struct nix_cq_ctx_s cq_mask;
 840                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_RSS */
 841                 __otx2_io struct nix_rsse_s rss_mask;
 842                 /* Valid when op == WRITE and ctype == NIX_AQ_CTYPE_MCE */
 843                 __otx2_io struct nix_rx_mce_s mce_mask;
 844         };
 845 };
 846
 847 struct nix_aq_enq_rsp {
 848         struct mbox_msghdr hdr;
 849         union {
 850                 __otx2_io struct nix_rq_ctx_s rq;
 851                 __otx2_io struct nix_sq_ctx_s sq;
 852                 __otx2_io struct nix_cq_ctx_s cq;
 853                 __otx2_io struct nix_rsse_s   rss;
 854                 __otx2_io struct nix_rx_mce_s mce;
 855         };
 856 };
 857
 858 /* Tx scheduler/shaper mailbox messages */
 859
 860 #define MAX_TXSCHQ_PER_FUNC     128
 861
 862 struct nix_txsch_alloc_req {
 863         struct mbox_msghdr hdr;
 864         /* Scheduler queue count request at each level */
 865         uint16_t __otx2_io schq_contig[NIX_TXSCH_LVL_CNT]; /* Contig. queues */
 866         uint16_t __otx2_io schq[NIX_TXSCH_LVL_CNT]; /* Non-Contig. queues */
 867 };
 868
 869 struct nix_txsch_alloc_rsp {
 870         struct mbox_msghdr hdr;
 871         /* Scheduler queue count allocated at each level */
 872         uint16_t __otx2_io schq_contig[NIX_TXSCH_LVL_CNT]; /* Contig. queues */
 873         uint16_t __otx2_io schq[NIX_TXSCH_LVL_CNT]; /* Non-Contig. queues */
 874         /* Scheduler queue list allocated at each level */
 875         uint16_t __otx2_io
 876                 schq_contig_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 877         uint16_t __otx2_io schq_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 878         /* Traffic aggregation scheduler level */
 879         uint8_t  __otx2_io aggr_level;
 880         /* Aggregation lvl's RR_PRIO config */
 881         uint8_t  __otx2_io aggr_lvl_rr_prio;
 882         /* LINKX_CFG CSRs mapped to TL3 or TL2's index ? */
 883         uint8_t  __otx2_io link_cfg_lvl;
 884 };
 885
 886 struct nix_txsch_free_req {
 887         struct mbox_msghdr hdr;
 888 #define TXSCHQ_FREE_ALL BIT_ULL(0)
 889         uint16_t __otx2_io flags;
 890         /* Scheduler queue level to be freed */
 891         uint16_t __otx2_io schq_lvl;
 892         /* List of scheduler queues to be freed */
 893         uint16_t __otx2_io schq;
 894 };
 895
 896 struct nix_txschq_config {
 897         struct mbox_msghdr hdr;
 898         uint8_t __otx2_io lvl; /* SMQ/MDQ/TL4/TL3/TL2/TL1 */
 899         uint8_t __otx2_io read;
 900 #define TXSCHQ_IDX_SHIFT 16
 901 #define TXSCHQ_IDX_MASK (BIT_ULL(10) - 1)
 902 #define TXSCHQ_IDX(reg, shift) (((reg) >> (shift)) & TXSCHQ_IDX_MASK)
 903         uint8_t __otx2_io num_regs;
 904 #define MAX_REGS_PER_MBOX_MSG 20
 905         uint64_t __otx2_io reg[MAX_REGS_PER_MBOX_MSG];
 906         uint64_t __otx2_io regval[MAX_REGS_PER_MBOX_MSG];
 907         /* All 0's => overwrite with new value */
 908         uint64_t __otx2_io regval_mask[MAX_REGS_PER_MBOX_MSG];
 909 };
 910
 911 struct nix_vtag_config {
 912         struct mbox_msghdr hdr;
 913         /* '0' for 4 octet VTAG, '1' for 8 octet VTAG */
 914         uint8_t __otx2_io vtag_size;
 915         /* cfg_type is '0' for tx vlan cfg
 916          * cfg_type is '1' for rx vlan cfg
 917          */
 918         uint8_t __otx2_io cfg_type;
 919         union {
 920                 /* Valid when cfg_type is '0' */
 921                 struct {
 922                         uint64_t __otx2_io vtag0;
 923                         uint64_t __otx2_io vtag1;
 924
 925                         /* cfg_vtag0 & cfg_vtag1 fields are valid
 926                          * when free_vtag0 & free_vtag1 are '0's.
 927                          */
 928                         /* cfg_vtag0 = 1 to configure vtag0 */
 929                         uint8_t __otx2_io cfg_vtag0 :1;
 930                         /* cfg_vtag1 = 1 to configure vtag1 */
 931                         uint8_t __otx2_io cfg_vtag1 :1;
 932
 933                         /* vtag0_idx & vtag1_idx are only valid when
 934                          * both cfg_vtag0 & cfg_vtag1 are '0's,
 935                          * these fields are used along with free_vtag0
 936                          * & free_vtag1 to free the nix lf's tx_vlan
 937                          * configuration.
 938                          *
 939                          * Denotes the indices of tx_vtag def registers
 940                          * that needs to be cleared and freed.
 941                          */
 942                         int __otx2_io vtag0_idx;
 943                         int __otx2_io vtag1_idx;
 944
 945                         /* Free_vtag0 & free_vtag1 fields are valid
 946                          * when cfg_vtag0 & cfg_vtag1 are '0's.
 947                          */
 948                         /* Free_vtag0 = 1 clears vtag0 configuration
 949                          * vtag0_idx denotes the index to be cleared.
 950                          */
 951                         uint8_t __otx2_io free_vtag0 :1;
 952                         /* Free_vtag1 = 1 clears vtag1 configuration
 953                          * vtag1_idx denotes the index to be cleared.
 954                          */
 955                         uint8_t __otx2_io free_vtag1 :1;
 956                 } tx;
 957
 958                 /* Valid when cfg_type is '1' */
 959                 struct {
 960                         /* Rx vtag type index, valid values are in 0..7 range */
 961                         uint8_t __otx2_io vtag_type;
 962                         /* Rx vtag strip */
 963                         uint8_t __otx2_io strip_vtag :1;
 964                         /* Rx vtag capture */
 965                         uint8_t __otx2_io capture_vtag :1;
 966                 } rx;
 967         };
 968 };
 969
 970 struct nix_vtag_config_rsp {
 971         struct mbox_msghdr hdr;
 972         /* Indices of tx_vtag def registers used to configure
 973          * tx vtag0 & vtag1 headers, these indices are valid
 974          * when nix_vtag_config mbox requested for vtag0 and/
 975          * or vtag1 configuration.
 976          */
 977         int __otx2_io vtag0_idx;
 978         int __otx2_io vtag1_idx;
 979 };
 980
 981 struct nix_rss_flowkey_cfg {
 982         struct mbox_msghdr hdr;
 983         int __otx2_io mcam_index;  /* MCAM entry index to modify */
 984         uint32_t __otx2_io flowkey_cfg; /* Flowkey types selected */
 985 #define FLOW_KEY_TYPE_PORT     BIT(0)
 986 #define FLOW_KEY_TYPE_IPV4     BIT(1)
 987 #define FLOW_KEY_TYPE_IPV6     BIT(2)
 988 #define FLOW_KEY_TYPE_TCP      BIT(3)
 989 #define FLOW_KEY_TYPE_UDP      BIT(4)
 990 #define FLOW_KEY_TYPE_SCTP     BIT(5)
 991 #define FLOW_KEY_TYPE_NVGRE    BIT(6)
 992 #define FLOW_KEY_TYPE_VXLAN    BIT(7)
 993 #define FLOW_KEY_TYPE_GENEVE   BIT(8)
 994 #define FLOW_KEY_TYPE_ETH_DMAC BIT(9)
 995 #define FLOW_KEY_TYPE_IPV6_EXT BIT(10)
 996 #define FLOW_KEY_TYPE_GTPU       BIT(11)
 997 #define FLOW_KEY_TYPE_INNR_IPV4     BIT(12)
 998 #define FLOW_KEY_TYPE_INNR_IPV6     BIT(13)
 999 #define FLOW_KEY_TYPE_INNR_TCP      BIT(14)
1000 #define FLOW_KEY_TYPE_INNR_UDP      BIT(15)
1001 #define FLOW_KEY_TYPE_INNR_SCTP     BIT(16)
1002 #define FLOW_KEY_TYPE_INNR_ETH_DMAC BIT(17)
1003 #define FLOW_KEY_TYPE_CH_LEN_90B        BIT(18)
1004 #define FLOW_KEY_TYPE_CUSTOM0           BIT(19)
1005 #define FLOW_KEY_TYPE_VLAN              BIT(20)
1006 #define FLOW_KEY_TYPE_L4_DST BIT(28)
1007 #define FLOW_KEY_TYPE_L4_SRC BIT(29)
1008 #define FLOW_KEY_TYPE_L3_DST BIT(30)
1009 #define FLOW_KEY_TYPE_L3_SRC BIT(31)
1010         uint8_t __otx2_io group;       /* RSS context or group */
1011 };
1012
1013 struct nix_rss_flowkey_cfg_rsp {
1014         struct mbox_msghdr hdr;
1015         uint8_t __otx2_io alg_idx; /* Selected algo index */
1016 };
1017
1018 struct nix_set_mac_addr {
1019         struct mbox_msghdr hdr;
1020         uint8_t __otx2_io mac_addr[RTE_ETHER_ADDR_LEN];
1021 };
1022
1023 struct nix_get_mac_addr_rsp {
1024         struct mbox_msghdr hdr;
1025         uint8_t __otx2_io mac_addr[RTE_ETHER_ADDR_LEN];
1026 };
1027
1028 struct nix_mark_format_cfg {
1029         struct mbox_msghdr hdr;
1030         uint8_t __otx2_io offset;
1031         uint8_t __otx2_io y_mask;
1032         uint8_t __otx2_io y_val;
1033         uint8_t __otx2_io r_mask;
1034         uint8_t __otx2_io r_val;
1035 };
1036
1037 struct nix_mark_format_cfg_rsp {
1038         struct mbox_msghdr hdr;
1039         uint8_t __otx2_io mark_format_idx;
1040 };
1041
1042 struct nix_lso_format_cfg {
1043         struct mbox_msghdr hdr;
1044         uint64_t __otx2_io field_mask;
1045         uint64_t __otx2_io fields[NIX_LSO_FIELD_MAX];
1046 };
1047
1048 struct nix_lso_format_cfg_rsp {
1049         struct mbox_msghdr hdr;
1050         uint8_t __otx2_io lso_format_idx;
1051 };
1052
1053 struct nix_rx_mode {
1054         struct mbox_msghdr hdr;
1055 #define NIX_RX_MODE_UCAST    BIT(0)
1056 #define NIX_RX_MODE_PROMISC  BIT(1)
1057 #define NIX_RX_MODE_ALLMULTI BIT(2)
1058         uint16_t __otx2_io mode;
1059 };
1060
1061 struct nix_rx_cfg {
1062         struct mbox_msghdr hdr;
1063 #define NIX_RX_OL3_VERIFY   BIT(0)
1064 #define NIX_RX_OL4_VERIFY   BIT(1)
1065         uint8_t __otx2_io len_verify; /* Outer L3/L4 len check */
1066 #define NIX_RX_CSUM_OL4_VERIFY  BIT(0)
1067         uint8_t __otx2_io csum_verify; /* Outer L4 checksum verification */
1068 };
1069
1070 struct nix_frs_cfg {
1071         struct mbox_msghdr hdr;
1072         uint8_t __otx2_io update_smq;    /* Update SMQ's min/max lens */
1073         uint8_t __otx2_io update_minlen; /* Set minlen also */
1074         uint8_t __otx2_io sdp_link;      /* Set SDP RX link */
1075         uint16_t __otx2_io maxlen;
1076         uint16_t __otx2_io minlen;
1077 };
1078
1079 struct nix_set_vlan_tpid {
1080         struct mbox_msghdr hdr;
1081 #define NIX_VLAN_TYPE_INNER 0
1082 #define NIX_VLAN_TYPE_OUTER 1
1083         uint8_t __otx2_io vlan_type;
1084         uint16_t __otx2_io tpid;
1085 };
1086
1087 struct nix_bp_cfg_req {
1088         struct mbox_msghdr hdr;
1089         uint16_t __otx2_io chan_base; /* Starting channel number */
1090         uint8_t __otx2_io chan_cnt; /* Number of channels */
1091         uint8_t __otx2_io bpid_per_chan;
1092         /* bpid_per_chan = 0  assigns single bp id for range of channels */
1093         /* bpid_per_chan = 1 assigns separate bp id for each channel */
1094 };
1095
1096 /* PF can be mapped to either CGX or LBK interface,
1097  * so maximum 64 channels are possible.
1098  */
1099 #define NIX_MAX_CHAN    64
1100 struct nix_bp_cfg_rsp {
1101         struct mbox_msghdr hdr;
1102         /* Channel and bpid mapping */
1103         uint16_t __otx2_io chan_bpid[NIX_MAX_CHAN];
1104         /* Number of channel for which bpids are assigned */
1105         uint8_t __otx2_io chan_cnt;
1106 };
1107
1108 /* Global NIX inline IPSec configuration */
1109 struct nix_inline_ipsec_cfg {
1110         struct mbox_msghdr hdr;
1111         uint32_t __otx2_io cpt_credit;
1112         struct {
1113                 uint8_t __otx2_io egrp;
1114                 uint8_t __otx2_io opcode;
1115         } gen_cfg;
1116         struct {
1117                 uint16_t __otx2_io cpt_pf_func;
1118                 uint8_t __otx2_io cpt_slot;
1119         } inst_qsel;
1120         uint8_t __otx2_io enable;
1121 };
1122
1123 /* Per NIX LF inline IPSec configuration */
1124 struct nix_inline_ipsec_lf_cfg {
1125         struct mbox_msghdr hdr;
1126         uint64_t __otx2_io sa_base_addr;
1127         struct {
1128                 uint32_t __otx2_io tag_const;
1129                 uint16_t __otx2_io lenm1_max;
1130                 uint8_t __otx2_io sa_pow2_size;
1131                 uint8_t __otx2_io tt;
1132         } ipsec_cfg0;
1133         struct {
1134                 uint32_t __otx2_io sa_idx_max;
1135                 uint8_t __otx2_io sa_idx_w;
1136         } ipsec_cfg1;
1137         uint8_t __otx2_io enable;
1138 };
1139
1140 /* SSO mailbox error codes
1141  * Range 501 - 600.
1142  */
1143 enum sso_af_status {
1144         SSO_AF_ERR_PARAM        = -501,
1145         SSO_AF_ERR_LF_INVALID   = -502,
1146         SSO_AF_ERR_AF_LF_ALLOC  = -503,
1147         SSO_AF_ERR_GRP_EBUSY    = -504,
1148         SSO_AF_INVAL_NPA_PF_FUNC = -505,
1149 };
1150
1151 struct sso_lf_alloc_req {
1152         struct mbox_msghdr hdr;
1153         int __otx2_io node;
1154         uint16_t __otx2_io hwgrps;
1155 };
1156
1157 struct sso_lf_alloc_rsp {
1158         struct mbox_msghdr hdr;
1159         uint32_t __otx2_io xaq_buf_size;
1160         uint32_t __otx2_io xaq_wq_entries;
1161         uint32_t __otx2_io in_unit_entries;
1162         uint16_t __otx2_io hwgrps;
1163 };
1164
1165 struct sso_lf_free_req {
1166         struct mbox_msghdr hdr;
1167         int __otx2_io node;
1168         uint16_t __otx2_io hwgrps;
1169 };
1170
1171 /* SSOW mailbox error codes
1172  * Range 601 - 700.
1173  */
1174 enum ssow_af_status {
1175         SSOW_AF_ERR_PARAM       = -601,
1176         SSOW_AF_ERR_LF_INVALID  = -602,
1177         SSOW_AF_ERR_AF_LF_ALLOC = -603,
1178 };
1179
1180 struct ssow_lf_alloc_req {
1181         struct mbox_msghdr hdr;
1182         int __otx2_io node;
1183         uint16_t __otx2_io hws;
1184 };
1185
1186 struct ssow_lf_free_req {
1187         struct mbox_msghdr hdr;
1188         int __otx2_io node;
1189         uint16_t __otx2_io hws;
1190 };
1191
1192 struct sso_hw_setconfig {
1193         struct mbox_msghdr hdr;
1194         uint32_t __otx2_io npa_aura_id;
1195         uint16_t __otx2_io npa_pf_func;
1196         uint16_t __otx2_io hwgrps;
1197 };
1198
1199 struct sso_release_xaq {
1200         struct mbox_msghdr hdr;
1201         uint16_t __otx2_io hwgrps;
1202 };
1203
1204 struct sso_info_req {
1205         struct mbox_msghdr hdr;
1206         union {
1207                 uint16_t __otx2_io grp;
1208                 uint16_t __otx2_io hws;
1209         };
1210 };
1211
1212 struct sso_grp_priority {
1213         struct mbox_msghdr hdr;
1214         uint16_t __otx2_io grp;
1215         uint8_t __otx2_io priority;
1216         uint8_t __otx2_io affinity;
1217         uint8_t __otx2_io weight;
1218 };
1219
1220 struct sso_grp_qos_cfg {
1221         struct mbox_msghdr hdr;
1222         uint16_t __otx2_io grp;
1223         uint32_t __otx2_io xaq_limit;
1224         uint16_t __otx2_io taq_thr;
1225         uint16_t __otx2_io iaq_thr;
1226 };
1227
1228 struct sso_grp_stats {
1229         struct mbox_msghdr hdr;
1230         uint16_t __otx2_io grp;
1231         uint64_t __otx2_io ws_pc;
1232         uint64_t __otx2_io ext_pc;
1233         uint64_t __otx2_io wa_pc;
1234         uint64_t __otx2_io ts_pc;
1235         uint64_t __otx2_io ds_pc;
1236         uint64_t __otx2_io dq_pc;
1237         uint64_t __otx2_io aw_status;
1238         uint64_t __otx2_io page_cnt;
1239 };
1240
1241 struct sso_hws_stats {
1242         struct mbox_msghdr hdr;
1243         uint16_t __otx2_io hws;
1244         uint64_t __otx2_io arbitration;
1245 };
1246
1247 /* CPT mailbox error codes
1248  * Range 901 - 1000.
1249  */
1250 enum cpt_af_status {
1251         CPT_AF_ERR_PARAM                = -901,
1252         CPT_AF_ERR_GRP_INVALID          = -902,
1253         CPT_AF_ERR_LF_INVALID           = -903,
1254         CPT_AF_ERR_ACCESS_DENIED        = -904,
1255         CPT_AF_ERR_SSO_PF_FUNC_INVALID  = -905,
1256         CPT_AF_ERR_NIX_PF_FUNC_INVALID  = -906,
1257         CPT_AF_ERR_INLINE_IPSEC_INB_ENA = -907,
1258         CPT_AF_ERR_INLINE_IPSEC_OUT_ENA = -908
1259 };
1260
1261 /* CPT mbox message formats */
1262
1263 struct cpt_rd_wr_reg_msg {
1264         struct mbox_msghdr hdr;
1265         uint64_t __otx2_io reg_offset;
1266         uint64_t __otx2_io *ret_val;
1267         uint64_t __otx2_io val;
1268         uint8_t __otx2_io is_write;
1269         /* BLKADDR_CPT0/BLKADDR_CPT1 or 0 for BLKADDR_CPT0 */
1270         uint8_t __otx2_io blkaddr;
1271 };
1272
1273 struct cpt_set_crypto_grp_req_msg {
1274         struct mbox_msghdr hdr;
1275         uint8_t __otx2_io crypto_eng_grp;
1276 };
1277
1278 struct cpt_lf_alloc_req_msg {
1279         struct mbox_msghdr hdr;
1280         uint16_t __otx2_io nix_pf_func;
1281         uint16_t __otx2_io sso_pf_func;
1282         uint16_t __otx2_io eng_grpmask;
1283         /* BLKADDR_CPT0/BLKADDR_CPT1 or 0 for BLKADDR_CPT0 */
1284         uint8_t __otx2_io blkaddr;
1285 };
1286
1287 struct cpt_lf_alloc_rsp_msg {
1288         struct mbox_msghdr hdr;
1289         uint16_t __otx2_io eng_grpmsk;
1290 };
1291
1292 #define CPT_INLINE_INBOUND      0
1293 #define CPT_INLINE_OUTBOUND     1
1294
1295 struct cpt_inline_ipsec_cfg_msg {
1296         struct mbox_msghdr hdr;
1297         uint8_t __otx2_io enable;
1298         uint8_t __otx2_io slot;
1299         uint8_t __otx2_io dir;
1300         uint16_t __otx2_io sso_pf_func; /* Inbound path SSO_PF_FUNC */
1301         uint16_t __otx2_io nix_pf_func; /* Outbound path NIX_PF_FUNC */
1302 };
1303
1304 struct cpt_rx_inline_lf_cfg_msg {
1305         struct mbox_msghdr hdr;
1306         uint16_t __otx2_io sso_pf_func;
1307 };
1308
1309 enum cpt_eng_type {
1310         CPT_ENG_TYPE_AE = 1,
1311         CPT_ENG_TYPE_SE = 2,
1312         CPT_ENG_TYPE_IE = 3,
1313         CPT_MAX_ENG_TYPES,
1314 };
1315
1316 /* CPT HW capabilities */
1317 union cpt_eng_caps {
1318         uint64_t __otx2_io u;
1319         struct {
1320                 uint64_t __otx2_io reserved_0_4:5;
1321                 uint64_t __otx2_io mul:1;
1322                 uint64_t __otx2_io sha1_sha2:1;
1323                 uint64_t __otx2_io chacha20:1;
1324                 uint64_t __otx2_io zuc_snow3g:1;
1325                 uint64_t __otx2_io sha3:1;
1326                 uint64_t __otx2_io aes:1;
1327                 uint64_t __otx2_io kasumi:1;
1328                 uint64_t __otx2_io des:1;
1329                 uint64_t __otx2_io crc:1;
1330                 uint64_t __otx2_io reserved_14_63:50;
1331         };
1332 };
1333
1334 struct cpt_caps_rsp_msg {
1335         struct mbox_msghdr hdr;
1336         uint16_t __otx2_io cpt_pf_drv_version;
1337         uint8_t __otx2_io cpt_revision;
1338         union cpt_eng_caps eng_caps[CPT_MAX_ENG_TYPES];
1339 };
1340
1341 /* NPC mbox message structs */
1342
1343 #define NPC_MCAM_ENTRY_INVALID  0xFFFF
1344 #define NPC_MCAM_INVALID_MAP    0xFFFF
1345
1346 /* NPC mailbox error codes
1347  * Range 701 - 800.
1348  */
1349 enum npc_af_status {
1350         NPC_MCAM_INVALID_REQ    = -701,
1351         NPC_MCAM_ALLOC_DENIED   = -702,
1352         NPC_MCAM_ALLOC_FAILED   = -703,
1353         NPC_MCAM_PERM_DENIED    = -704,
1354         NPC_AF_ERR_HIGIG_CONFIG_FAIL    = -705,
1355 };
1356
1357 struct npc_mcam_alloc_entry_req {
1358         struct mbox_msghdr hdr;
1359 #define NPC_MAX_NONCONTIG_ENTRIES       256
1360         uint8_t __otx2_io contig;   /* Contiguous entries ? */
1361 #define NPC_MCAM_ANY_PRIO               0
1362 #define NPC_MCAM_LOWER_PRIO             1
1363 #define NPC_MCAM_HIGHER_PRIO            2
1364         uint8_t __otx2_io priority; /* Lower or higher w.r.t ref_entry */
1365         uint16_t __otx2_io ref_entry;
1366         uint16_t __otx2_io count;    /* Number of entries requested */
1367 };
1368
1369 struct npc_mcam_alloc_entry_rsp {
1370         struct mbox_msghdr hdr;
1371         /* Entry alloc'ed or start index if contiguous.
1372          * Invalid in case of non-contiguous.
1373          */
1374         uint16_t __otx2_io entry;
1375         uint16_t __otx2_io count; /* Number of entries allocated */
1376         uint16_t __otx2_io free_count; /* Number of entries available */
1377         uint16_t __otx2_io entry_list[NPC_MAX_NONCONTIG_ENTRIES];
1378 };
1379
1380 struct npc_mcam_free_entry_req {
1381         struct mbox_msghdr hdr;
1382         uint16_t __otx2_io entry; /* Entry index to be freed */
1383         uint8_t __otx2_io all;   /* Free all entries alloc'ed to this PFVF */
1384 };
1385
1386 struct mcam_entry {
1387 #define NPC_MAX_KWS_IN_KEY      7 /* Number of keywords in max key width */
1388         uint64_t __otx2_io kw[NPC_MAX_KWS_IN_KEY];
1389         uint64_t __otx2_io kw_mask[NPC_MAX_KWS_IN_KEY];
1390         uint64_t __otx2_io action;
1391         uint64_t __otx2_io vtag_action;
1392 };
1393
1394 struct npc_mcam_write_entry_req {
1395         struct mbox_msghdr hdr;
1396         struct mcam_entry entry_data;
1397         uint16_t __otx2_io entry; /* MCAM entry to write this match key */
1398         uint16_t __otx2_io cntr;         /* Counter for this MCAM entry */
1399         uint8_t __otx2_io intf;  /* Rx or Tx interface */
1400         uint8_t __otx2_io enable_entry;/* Enable this MCAM entry ? */
1401         uint8_t __otx2_io set_cntr;    /* Set counter for this entry ? */
1402 };
1403
1404 /* Enable/Disable a given entry */
1405 struct npc_mcam_ena_dis_entry_req {
1406         struct mbox_msghdr hdr;
1407         uint16_t __otx2_io entry;
1408 };
1409
1410 struct npc_mcam_shift_entry_req {
1411         struct mbox_msghdr hdr;
1412 #define NPC_MCAM_MAX_SHIFTS     64
1413         uint16_t __otx2_io curr_entry[NPC_MCAM_MAX_SHIFTS];
1414         uint16_t __otx2_io new_entry[NPC_MCAM_MAX_SHIFTS];
1415         uint16_t __otx2_io shift_count; /* Number of entries to shift */
1416 };
1417
1418 struct npc_mcam_shift_entry_rsp {
1419         struct mbox_msghdr hdr;
1420         /* Index in 'curr_entry', not entry itself */
1421         uint16_t __otx2_io failed_entry_idx;
1422 };
1423
1424 struct npc_mcam_alloc_counter_req {
1425         struct mbox_msghdr hdr;
1426         uint8_t __otx2_io contig;       /* Contiguous counters ? */
1427 #define NPC_MAX_NONCONTIG_COUNTERS 64
1428         uint16_t __otx2_io count;       /* Number of counters requested */
1429 };
1430
1431 struct npc_mcam_alloc_counter_rsp {
1432         struct mbox_msghdr hdr;
1433         /* Counter alloc'ed or start idx if contiguous.
1434          * Invalid incase of non-contiguous.
1435          */
1436         uint16_t __otx2_io cntr;
1437         uint16_t __otx2_io count; /* Number of counters allocated */
1438         uint16_t __otx2_io cntr_list[NPC_MAX_NONCONTIG_COUNTERS];
1439 };
1440
1441 struct npc_mcam_oper_counter_req {
1442         struct mbox_msghdr hdr;
1443         uint16_t __otx2_io cntr; /* Free a counter or clear/fetch it's stats */
1444 };
1445
1446 struct npc_mcam_oper_counter_rsp {
1447         struct mbox_msghdr hdr;
1448         /* valid only while fetching counter's stats */
1449         uint64_t __otx2_io stat;
1450 };
1451
1452 struct npc_mcam_unmap_counter_req {
1453         struct mbox_msghdr hdr;
1454         uint16_t __otx2_io cntr;
1455         uint16_t __otx2_io entry; /* Entry and counter to be unmapped */
1456         uint8_t __otx2_io all;   /* Unmap all entries using this counter ? */
1457 };
1458
1459 struct npc_mcam_alloc_and_write_entry_req {
1460         struct mbox_msghdr hdr;
1461         struct mcam_entry entry_data;
1462         uint16_t __otx2_io ref_entry;
1463         uint8_t __otx2_io priority;    /* Lower or higher w.r.t ref_entry */
1464         uint8_t __otx2_io intf;  /* Rx or Tx interface */
1465         uint8_t __otx2_io enable_entry;/* Enable this MCAM entry ? */
1466         uint8_t __otx2_io alloc_cntr;  /* Allocate counter and map ? */
1467 };
1468
1469 struct npc_mcam_alloc_and_write_entry_rsp {
1470         struct mbox_msghdr hdr;
1471         uint16_t __otx2_io entry;
1472         uint16_t __otx2_io cntr;
1473 };
1474
1475 struct npc_get_kex_cfg_rsp {
1476         struct mbox_msghdr hdr;
1477         uint64_t __otx2_io rx_keyx_cfg;   /* NPC_AF_INTF(0)_KEX_CFG */
1478         uint64_t __otx2_io tx_keyx_cfg;   /* NPC_AF_INTF(1)_KEX_CFG */
1479 #define NPC_MAX_INTF    2
1480 #define NPC_MAX_LID     8
1481 #define NPC_MAX_LT      16
1482 #define NPC_MAX_LD      2
1483 #define NPC_MAX_LFL     16
1484         /* NPC_AF_KEX_LDATA(0..1)_FLAGS_CFG */
1485         uint64_t __otx2_io kex_ld_flags[NPC_MAX_LD];
1486         /* NPC_AF_INTF(0..1)_LID(0..7)_LT(0..15)_LD(0..1)_CFG */
1487         uint64_t __otx2_io
1488         intf_lid_lt_ld[NPC_MAX_INTF][NPC_MAX_LID][NPC_MAX_LT][NPC_MAX_LD];
1489         /* NPC_AF_INTF(0..1)_LDATA(0..1)_FLAGS(0..15)_CFG */
1490         uint64_t __otx2_io
1491         intf_ld_flags[NPC_MAX_INTF][NPC_MAX_LD][NPC_MAX_LFL];
1492 #define MKEX_NAME_LEN 128
1493         uint8_t __otx2_io mkex_pfl_name[MKEX_NAME_LEN];
1494 };
1495
1496 enum header_fields {
1497         NPC_DMAC,
1498         NPC_SMAC,
1499         NPC_ETYPE,
1500         NPC_OUTER_VID,
1501         NPC_TOS,
1502         NPC_SIP_IPV4,
1503         NPC_DIP_IPV4,
1504         NPC_SIP_IPV6,
1505         NPC_DIP_IPV6,
1506         NPC_SPORT_TCP,
1507         NPC_DPORT_TCP,
1508         NPC_SPORT_UDP,
1509         NPC_DPORT_UDP,
1510         NPC_FDSA_VAL,
1511         NPC_HEADER_FIELDS_MAX,
1512 };
1513
1514 struct flow_msg {
1515         unsigned char __otx2_io dmac[6];
1516         unsigned char __otx2_io smac[6];
1517         uint16_t __otx2_io etype;
1518         uint16_t __otx2_io vlan_etype;
1519         uint16_t __otx2_io vlan_tci;
1520         union {
1521                 uint32_t __otx2_io ip4src;
1522                 uint32_t __otx2_io ip6src[4];
1523         };
1524         union {
1525                 uint32_t __otx2_io ip4dst;
1526                 uint32_t __otx2_io ip6dst[4];
1527         };
1528         uint8_t __otx2_io tos;
1529         uint8_t __otx2_io ip_ver;
1530         uint8_t __otx2_io ip_proto;
1531         uint8_t __otx2_io tc;
1532         uint16_t __otx2_io sport;
1533         uint16_t __otx2_io dport;
1534 };
1535
1536 struct npc_install_flow_req {
1537         struct mbox_msghdr hdr;
1538         struct flow_msg packet;
1539         struct flow_msg mask;
1540         uint64_t __otx2_io features;
1541         uint16_t __otx2_io entry;
1542         uint16_t __otx2_io channel;
1543         uint8_t __otx2_io intf;
1544         uint8_t __otx2_io set_cntr;
1545         uint8_t __otx2_io default_rule;
1546         /* Overwrite(0) or append(1) flow to default rule? */
1547         uint8_t __otx2_io append;
1548         uint16_t __otx2_io vf;
1549         /* action */
1550         uint32_t __otx2_io index;
1551         uint16_t __otx2_io match_id;
1552         uint8_t __otx2_io flow_key_alg;
1553         uint8_t __otx2_io op;
1554         /* vtag action */
1555         uint8_t __otx2_io vtag0_type;
1556         uint8_t __otx2_io vtag0_valid;
1557         uint8_t __otx2_io vtag1_type;
1558         uint8_t __otx2_io vtag1_valid;
1559
1560         /* vtag tx action */
1561         uint16_t __otx2_io vtag0_def;
1562         uint8_t  __otx2_io vtag0_op;
1563         uint16_t __otx2_io vtag1_def;
1564         uint8_t  __otx2_io vtag1_op;
1565 };
1566
1567 struct npc_install_flow_rsp {
1568         struct mbox_msghdr hdr;
1569         /* Negative if no counter else counter number */
1570         int __otx2_io counter;
1571 };
1572
1573 struct npc_delete_flow_req {
1574         struct mbox_msghdr hdr;
1575         uint16_t __otx2_io entry;
1576         uint16_t __otx2_io start;/*Disable range of entries */
1577         uint16_t __otx2_io end;
1578         uint8_t __otx2_io all; /* PF + VFs */
1579 };
1580
1581 struct npc_mcam_read_entry_req {
1582         struct mbox_msghdr hdr;
1583         /* MCAM entry to read */
1584         uint16_t __otx2_io entry;
1585 };
1586
1587 struct npc_mcam_read_entry_rsp {
1588         struct mbox_msghdr hdr;
1589         struct mcam_entry entry_data;
1590         uint8_t __otx2_io intf;
1591         uint8_t __otx2_io enable;
1592 };
1593
1594 struct npc_mcam_read_base_rule_rsp {
1595         struct mbox_msghdr hdr;
1596         struct mcam_entry entry_data;
1597 };
1598
1599 /* TIM mailbox error codes
1600  * Range 801 - 900.
1601  */
1602 enum tim_af_status {
1603         TIM_AF_NO_RINGS_LEFT                    = -801,
1604         TIM_AF_INVALID_NPA_PF_FUNC              = -802,
1605         TIM_AF_INVALID_SSO_PF_FUNC              = -803,
1606         TIM_AF_RING_STILL_RUNNING               = -804,
1607         TIM_AF_LF_INVALID                       = -805,
1608         TIM_AF_CSIZE_NOT_ALIGNED                = -806,
1609         TIM_AF_CSIZE_TOO_SMALL                  = -807,
1610         TIM_AF_CSIZE_TOO_BIG                    = -808,
1611         TIM_AF_INTERVAL_TOO_SMALL               = -809,
1612         TIM_AF_INVALID_BIG_ENDIAN_VALUE         = -810,
1613         TIM_AF_INVALID_CLOCK_SOURCE             = -811,
1614         TIM_AF_GPIO_CLK_SRC_NOT_ENABLED         = -812,
1615         TIM_AF_INVALID_BSIZE                    = -813,
1616         TIM_AF_INVALID_ENABLE_PERIODIC          = -814,
1617         TIM_AF_INVALID_ENABLE_DONTFREE          = -815,
1618         TIM_AF_ENA_DONTFRE_NSET_PERIODIC        = -816,
1619         TIM_AF_RING_ALREADY_DISABLED            = -817,
1620 };
1621
1622 enum tim_clk_srcs {
1623         TIM_CLK_SRCS_TENNS      = 0,
1624         TIM_CLK_SRCS_GPIO       = 1,
1625         TIM_CLK_SRCS_GTI        = 2,
1626         TIM_CLK_SRCS_PTP        = 3,
1627         TIM_CLK_SRSC_INVALID,
1628 };
1629
1630 enum tim_gpio_edge {
1631         TIM_GPIO_NO_EDGE                = 0,
1632         TIM_GPIO_LTOH_TRANS             = 1,
1633         TIM_GPIO_HTOL_TRANS             = 2,
1634         TIM_GPIO_BOTH_TRANS             = 3,
1635         TIM_GPIO_INVALID,
1636 };
1637
1638 enum ptp_op {
1639         PTP_OP_ADJFINE = 0, /* adjfine(req.scaled_ppm); */
1640         PTP_OP_GET_CLOCK = 1, /* rsp.clk = get_clock() */
1641 };
1642
1643 struct ptp_req {
1644         struct mbox_msghdr hdr;
1645         uint8_t __otx2_io op;
1646         int64_t __otx2_io scaled_ppm;
1647         uint8_t __otx2_io is_pmu;
1648 };
1649
1650 struct ptp_rsp {
1651         struct mbox_msghdr hdr;
1652         uint64_t __otx2_io clk;
1653         uint64_t __otx2_io tsc;
1654 };
1655
1656 struct get_hw_cap_rsp {
1657         struct mbox_msghdr hdr;
1658         /* Schq mapping fixed or flexible */
1659         uint8_t __otx2_io nix_fixed_txschq_mapping;
1660         uint8_t __otx2_io nix_shaping; /* Is shaping and coloring supported */
1661 };
1662
1663 struct ndc_sync_op {
1664         struct mbox_msghdr hdr;
1665         uint8_t __otx2_io nix_lf_tx_sync;
1666         uint8_t __otx2_io nix_lf_rx_sync;
1667         uint8_t __otx2_io npa_lf_sync;
1668 };
1669
1670 struct tim_lf_alloc_req {
1671         struct mbox_msghdr hdr;
1672         uint16_t __otx2_io ring;
1673         uint16_t __otx2_io npa_pf_func;
1674         uint16_t __otx2_io sso_pf_func;
1675 };
1676
1677 struct tim_ring_req {
1678         struct mbox_msghdr hdr;
1679         uint16_t __otx2_io ring;
1680 };
1681
1682 struct tim_config_req {
1683         struct mbox_msghdr hdr;
1684         uint16_t __otx2_io ring;
1685         uint8_t __otx2_io bigendian;
1686         uint8_t __otx2_io clocksource;
1687         uint8_t __otx2_io enableperiodic;
1688         uint8_t __otx2_io enabledontfreebuffer;
1689         uint32_t __otx2_io bucketsize;
1690         uint32_t __otx2_io chunksize;
1691         uint32_t __otx2_io interval;
1692 };
1693
1694 struct tim_lf_alloc_rsp {
1695         struct mbox_msghdr hdr;
1696         uint64_t __otx2_io tenns_clk;
1697 };
1698
1699 struct tim_enable_rsp {
1700         struct mbox_msghdr hdr;
1701         uint64_t __otx2_io timestarted;
1702         uint32_t __otx2_io currentbucket;
1703 };
1704
1705 /* REE mailbox error codes
1706  * Range 1001 - 1100.
1707  */
1708 enum ree_af_status {
1709         REE_AF_ERR_RULE_UNKNOWN_VALUE           = -1001,
1710         REE_AF_ERR_LF_NO_MORE_RESOURCES         = -1002,
1711         REE_AF_ERR_LF_INVALID                   = -1003,
1712         REE_AF_ERR_ACCESS_DENIED                = -1004,
1713         REE_AF_ERR_RULE_DB_PARTIAL              = -1005,
1714         REE_AF_ERR_RULE_DB_EQ_BAD_VALUE         = -1006,
1715         REE_AF_ERR_RULE_DB_BLOCK_ALLOC_FAILED   = -1007,
1716         REE_AF_ERR_BLOCK_NOT_IMPLEMENTED        = -1008,
1717         REE_AF_ERR_RULE_DB_INC_OFFSET_TOO_BIG   = -1009,
1718         REE_AF_ERR_RULE_DB_OFFSET_TOO_BIG       = -1010,
1719         REE_AF_ERR_Q_IS_GRACEFUL_DIS            = -1011,
1720         REE_AF_ERR_Q_NOT_GRACEFUL_DIS           = -1012,
1721         REE_AF_ERR_RULE_DB_ALLOC_FAILED         = -1013,
1722         REE_AF_ERR_RULE_DB_TOO_BIG              = -1014,
1723         REE_AF_ERR_RULE_DB_GEQ_BAD_VALUE        = -1015,
1724         REE_AF_ERR_RULE_DB_LEQ_BAD_VALUE        = -1016,
1725         REE_AF_ERR_RULE_DB_WRONG_LENGTH         = -1017,
1726         REE_AF_ERR_RULE_DB_WRONG_OFFSET         = -1018,
1727         REE_AF_ERR_RULE_DB_BLOCK_TOO_BIG        = -1019,
1728         REE_AF_ERR_RULE_DB_SHOULD_FILL_REQUEST  = -1020,
1729         REE_AF_ERR_RULE_DBI_ALLOC_FAILED        = -1021,
1730         REE_AF_ERR_LF_WRONG_PRIORITY            = -1022,
1731         REE_AF_ERR_LF_SIZE_TOO_BIG              = -1023,
1732 };
1733
1734 /* REE mbox message formats */
1735
1736 struct ree_req_msg {
1737         struct mbox_msghdr hdr;
1738         uint32_t __otx2_io blkaddr;
1739 };
1740
1741 struct ree_lf_req_msg {
1742         struct mbox_msghdr hdr;
1743         uint32_t __otx2_io blkaddr;
1744         uint32_t __otx2_io size;
1745         uint8_t __otx2_io lf;
1746         uint8_t __otx2_io pri;
1747 };
1748
1749 struct ree_rule_db_prog_req_msg {
1750         struct mbox_msghdr hdr;
1751 #define REE_RULE_DB_REQ_BLOCK_SIZE (MBOX_SIZE >> 1)
1752         uint8_t __otx2_io rule_db[REE_RULE_DB_REQ_BLOCK_SIZE];
1753         uint32_t __otx2_io blkaddr; /* REE0 or REE1 */
1754         uint32_t __otx2_io total_len; /* total len of rule db */
1755         uint32_t __otx2_io offset; /* offset of current rule db block */
1756         uint16_t __otx2_io len; /* length of rule db block */
1757         uint8_t __otx2_io is_last; /* is this the last block */
1758         uint8_t __otx2_io is_incremental; /* is incremental flow */
1759         uint8_t __otx2_io is_dbi; /* is rule db incremental */
1760 };
1761
1762 struct ree_rule_db_get_req_msg {
1763         struct mbox_msghdr hdr;
1764         uint32_t __otx2_io blkaddr;
1765         uint32_t __otx2_io offset; /* retrieve db from this offset */
1766         uint8_t __otx2_io is_dbi; /* is request for rule db incremental */
1767 };
1768
1769 struct ree_rd_wr_reg_msg {
1770         struct mbox_msghdr hdr;
1771         uint64_t __otx2_io reg_offset;
1772         uint64_t __otx2_io *ret_val;
1773         uint64_t __otx2_io val;
1774         uint32_t __otx2_io blkaddr;
1775         uint8_t __otx2_io is_write;
1776 };
1777
1778 struct ree_rule_db_len_rsp_msg {
1779         struct mbox_msghdr hdr;
1780         uint32_t __otx2_io blkaddr;
1781         uint32_t __otx2_io len;
1782         uint32_t __otx2_io inc_len;
1783 };
1784
1785 struct ree_rule_db_get_rsp_msg {
1786         struct mbox_msghdr hdr;
1787 #define REE_RULE_DB_RSP_BLOCK_SIZE (MBOX_DOWN_TX_SIZE - SZ_1K)
1788         uint8_t __otx2_io rule_db[REE_RULE_DB_RSP_BLOCK_SIZE];
1789         uint32_t __otx2_io total_len; /* total len of rule db */
1790         uint32_t __otx2_io offset; /* offset of current rule db block */
1791         uint16_t __otx2_io len; /* length of rule db block */
1792         uint8_t __otx2_io is_last; /* is this the last block */
1793 };
1794
1795 __rte_internal
1796 const char *otx2_mbox_id2name(uint16_t id);
1797 int otx2_mbox_id2size(uint16_t id);
1798 void otx2_mbox_reset(struct otx2_mbox *mbox, int devid);
1799 int otx2_mbox_init(struct otx2_mbox *mbox, uintptr_t hwbase, uintptr_t reg_base,
1800                    int direction, int ndevsi, uint64_t intr_offset);
1801 void otx2_mbox_fini(struct otx2_mbox *mbox);
1802 __rte_internal
1803 void otx2_mbox_msg_send(struct otx2_mbox *mbox, int devid);
1804 __rte_internal
1805 int otx2_mbox_wait_for_rsp(struct otx2_mbox *mbox, int devid);
1806 int otx2_mbox_wait_for_rsp_tmo(struct otx2_mbox *mbox, int devid, uint32_t tmo);
1807 __rte_internal
1808 int otx2_mbox_get_rsp(struct otx2_mbox *mbox, int devid, void **msg);
1809 __rte_internal
1810 int otx2_mbox_get_rsp_tmo(struct otx2_mbox *mbox, int devid, void **msg,
1811                           uint32_t tmo);
1812 int otx2_mbox_get_availmem(struct otx2_mbox *mbox, int devid);
1813 __rte_internal
1814 struct mbox_msghdr *otx2_mbox_alloc_msg_rsp(struct otx2_mbox *mbox, int devid,
1815                                             int size, int size_rsp);
1816
1817 static inline struct mbox_msghdr *
1818 otx2_mbox_alloc_msg(struct otx2_mbox *mbox, int devid, int size)
1819 {
1820         return otx2_mbox_alloc_msg_rsp(mbox, devid, size, 0);
1821 }
1822
1823 static inline void
1824 otx2_mbox_req_init(uint16_t mbox_id, void *msghdr)
1825 {
1826         struct mbox_msghdr *hdr = msghdr;
1827
1828         hdr->sig = OTX2_MBOX_REQ_SIG;
1829         hdr->ver = OTX2_MBOX_VERSION;
1830         hdr->id = mbox_id;
1831         hdr->pcifunc = 0;
1832 }
1833
1834 static inline void
1835 otx2_mbox_rsp_init(uint16_t mbox_id, void *msghdr)
1836 {
1837         struct mbox_msghdr *hdr = msghdr;
1838
1839         hdr->sig = OTX2_MBOX_RSP_SIG;
1840         hdr->rc = -ETIMEDOUT;
1841         hdr->id = mbox_id;
1842 }
1843
1844 static inline bool
1845 otx2_mbox_nonempty(struct otx2_mbox *mbox, int devid)
1846 {
1847         struct otx2_mbox_dev *mdev = &mbox->dev[devid];
1848         bool ret;
1849
1850         rte_spinlock_lock(&mdev->mbox_lock);
1851         ret = mdev->num_msgs != 0;
1852         rte_spinlock_unlock(&mdev->mbox_lock);
1853
1854         return ret;
1855 }
1856
1857 static inline int
1858 otx2_mbox_process(struct otx2_mbox *mbox)
1859 {
1860         otx2_mbox_msg_send(mbox, 0);
1861         return otx2_mbox_get_rsp(mbox, 0, NULL);
1862 }
1863
1864 static inline int
1865 otx2_mbox_process_msg(struct otx2_mbox *mbox, void **msg)
1866 {
1867         otx2_mbox_msg_send(mbox, 0);
1868         return otx2_mbox_get_rsp(mbox, 0, msg);
1869 }
1870
1871 static inline int
1872 otx2_mbox_process_tmo(struct otx2_mbox *mbox, uint32_t tmo)
1873 {
1874         otx2_mbox_msg_send(mbox, 0);
1875         return otx2_mbox_get_rsp_tmo(mbox, 0, NULL, tmo);
1876 }
1877
1878 static inline int
1879 otx2_mbox_process_msg_tmo(struct otx2_mbox *mbox, void **msg, uint32_t tmo)
1880 {
1881         otx2_mbox_msg_send(mbox, 0);
1882         return otx2_mbox_get_rsp_tmo(mbox, 0, msg, tmo);
1883 }
1884
1885 int otx2_send_ready_msg(struct otx2_mbox *mbox, uint16_t *pf_func /* out */);
1886 int otx2_reply_invalid_msg(struct otx2_mbox *mbox, int devid, uint16_t pf_func,
1887                         uint16_t id);
1888
1889 #define M(_name, _id, _fn_name, _req_type, _rsp_type)                   \
1890 static inline struct _req_type                                          \
1891 *otx2_mbox_alloc_msg_ ## _fn_name(struct otx2_mbox *mbox)               \
1892 {                                                                       \
1893         struct _req_type *req;                                          \
1894                                                                         \
1895         req = (struct _req_type *)otx2_mbox_alloc_msg_rsp(              \
1896                 mbox, 0, sizeof(struct _req_type),                      \
1897                 sizeof(struct _rsp_type));                              \
1898         if (!req)                                                       \
1899                 return NULL;                                            \
1900                                                                         \
1901         req->hdr.sig = OTX2_MBOX_REQ_SIG;                               \
1902         req->hdr.id = _id;                                              \
1903         otx2_mbox_dbg("id=0x%x (%s)",                                   \
1904                         req->hdr.id, otx2_mbox_id2name(req->hdr.id));   \
1905         return req;                                                     \
1906 }
1907
1908 MBOX_MESSAGES
1909 #undef M
1910
1911 /* This is required for copy operations from device memory which do not work on
1912  * addresses which are unaligned to 16B. This is because of specific
1913  * optimizations to libc memcpy.
1914  */
1915 static inline volatile void *
1916 otx2_mbox_memcpy(volatile void *d, const volatile void *s, size_t l)
1917 {
1918         const volatile uint8_t *sb;
1919         volatile uint8_t *db;
1920         size_t i;
1921
1922         if (!d || !s)
1923                 return NULL;
1924         db = (volatile uint8_t *)d;
1925         sb = (const volatile uint8_t *)s;
1926         for (i = 0; i < l; i++)
1927                 db[i] = sb[i];
1928         return d;
1929 }
1930
1931 /* This is required for memory operations from device memory which do not
1932  * work on addresses which are unaligned to 16B. This is because of specific
1933  * optimizations to libc memset.
1934  */
1935 static inline void
1936 otx2_mbox_memset(volatile void *d, uint8_t val, size_t l)
1937 {
1938         volatile uint8_t *db;
1939         size_t i = 0;
1940
1941         if (!d || !l)
1942                 return;
1943         db = (volatile uint8_t *)d;
1944         for (i = 0; i < l; i++)
1945                 db[i] = val;
1946 }
1947
1948 #endif /* __OTX2_MBOX_H__ */