drivers/crypto/octeontx2/otx2_cryptodev_hw_access.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright (C) 2019 Marvell International Ltd.
   3  */
   4
   5 #ifndef _OTX2_CRYPTODEV_HW_ACCESS_H_
   6 #define _OTX2_CRYPTODEV_HW_ACCESS_H_
   7
   8 #include <stdint.h>
   9
  10 #include <rte_cryptodev.h>
  11 #include <rte_memory.h>
  12
  13 #include "cpt_common.h"
  14 #include "cpt_hw_types.h"
  15 #include "cpt_mcode_defines.h"
  16
  17 #include "otx2_dev.h"
  18 #include "otx2_cryptodev_qp.h"
  19
  20 /* CPT instruction queue length */
  21 #define OTX2_CPT_IQ_LEN                 8200
  22
  23 #define OTX2_CPT_DEFAULT_CMD_QLEN       OTX2_CPT_IQ_LEN
  24
  25 /* Mask which selects all engine groups */
  26 #define OTX2_CPT_ENG_GRPS_MASK          0xFF
  27
  28 /* Register offsets */
  29
  30 /* LMT LF registers */
  31 #define OTX2_LMT_LF_LMTLINE(a)          (0x0ull | (uint64_t)(a) << 3)
  32
  33 /* CPT LF registers */
  34 #define OTX2_CPT_LF_CTL                 0x10ull
  35 #define OTX2_CPT_LF_INPROG              0x40ull
  36 #define OTX2_CPT_LF_MISC_INT            0xb0ull
  37 #define OTX2_CPT_LF_MISC_INT_ENA_W1S    0xd0ull
  38 #define OTX2_CPT_LF_MISC_INT_ENA_W1C    0xe0ull
  39 #define OTX2_CPT_LF_Q_BASE              0xf0ull
  40 #define OTX2_CPT_LF_Q_SIZE              0x100ull
  41 #define OTX2_CPT_LF_Q_GRP_PTR           0x120ull
  42 #define OTX2_CPT_LF_NQ(a)               (0x400ull | (uint64_t)(a) << 3)
  43
  44 #define OTX2_CPT_AF_LF_CTL(a)           (0x27000ull | (uint64_t)(a) << 3)
  45
  46 #define OTX2_CPT_LF_BAR2(vf, q_id) \
  47                 ((vf)->otx2_dev.bar2 + \
  48                  ((RVU_BLOCK_ADDR_CPT0 << 20) | ((q_id) << 12)))
  49
  50 #define OTX2_CPT_QUEUE_HI_PRIO 0x1
  51
  52 union otx2_cpt_lf_ctl {
  53         uint64_t u;
  54         struct {
  55                 uint64_t ena                         : 1;
  56                 uint64_t fc_ena                      : 1;
  57                 uint64_t fc_up_crossing              : 1;
  58                 uint64_t reserved_3_3                : 1;
  59                 uint64_t fc_hyst_bits                : 4;
  60                 uint64_t reserved_8_63               : 56;
  61         } s;
  62 };
  63
  64 union otx2_cpt_lf_inprog {
  65         uint64_t u;
  66         struct {
  67                 uint64_t inflight                    : 9;
  68                 uint64_t reserved_9_15               : 7;
  69                 uint64_t eena                        : 1;
  70                 uint64_t grp_drp                     : 1;
  71                 uint64_t reserved_18_30              : 13;
  72                 uint64_t grb_partial                 : 1;
  73                 uint64_t grb_cnt                     : 8;
  74                 uint64_t gwb_cnt                     : 8;
  75                 uint64_t reserved_48_63              : 16;
  76         } s;
  77 };
  78
  79 union otx2_cpt_lf_q_base {
  80         uint64_t u;
  81         struct {
  82                 uint64_t fault                       : 1;
  83                 uint64_t stopped                     : 1;
  84                 uint64_t reserved_2_6                : 5;
  85                 uint64_t addr                        : 46;
  86                 uint64_t reserved_53_63              : 11;
  87         } s;
  88 };
  89
  90 union otx2_cpt_lf_q_size {
  91         uint64_t u;
  92         struct {
  93                 uint64_t size_div40                  : 15;
  94                 uint64_t reserved_15_63              : 49;
  95         } s;
  96 };
  97
  98 union otx2_cpt_af_lf_ctl {
  99         uint64_t u;
 100         struct {
 101                 uint64_t pri                         : 1;
 102                 uint64_t reserved_1_8                : 8;
 103                 uint64_t pf_func_inst                : 1;
 104                 uint64_t cont_err                    : 1;
 105                 uint64_t reserved_11_15              : 5;
 106                 uint64_t nixtx_en                    : 1;
 107                 uint64_t reserved_17_47              : 31;
 108                 uint64_t grp                         : 8;
 109                 uint64_t reserved_56_63              : 8;
 110         } s;
 111 };
 112
 113 union otx2_cpt_lf_q_grp_ptr {
 114         uint64_t u;
 115         struct {
 116                 uint64_t dq_ptr                      : 15;
 117                 uint64_t reserved_31_15              : 17;
 118                 uint64_t nq_ptr                      : 15;
 119                 uint64_t reserved_47_62              : 16;
 120                 uint64_t xq_xor                      : 1;
 121         } s;
 122 };
 123
 124 /*
 125  * Enumeration cpt_9x_comp_e
 126  *
 127  * CPT 9X Completion Enumeration
 128  * Enumerates the values of CPT_RES_S[COMPCODE].
 129  */
 130 enum cpt_9x_comp_e {
 131         CPT_9X_COMP_E_NOTDONE = 0x00,
 132         CPT_9X_COMP_E_GOOD = 0x01,
 133         CPT_9X_COMP_E_FAULT = 0x02,
 134         CPT_9X_COMP_E_HWERR = 0x04,
 135         CPT_9X_COMP_E_INSTERR = 0x05,
 136         CPT_9X_COMP_E_LAST_ENTRY = 0x06
 137 };
 138
 139 void otx2_cpt_err_intr_unregister(const struct rte_cryptodev *dev);
 140
 141 int otx2_cpt_err_intr_register(const struct rte_cryptodev *dev);
 142
 143 int otx2_cpt_iq_enable(const struct rte_cryptodev *dev,
 144                        const struct otx2_cpt_qp *qp, uint8_t grp_mask,
 145                        uint8_t pri, uint32_t size_div40);
 146
 147 void otx2_cpt_iq_disable(struct otx2_cpt_qp *qp);
 148
 149 #endif /* _OTX2_CRYPTODEV_HW_ACCESS_H_ */