drivers/crypto/qat/qat_adf/adf_transport_access_macros.h

   1 /* SPDX-License-Identifier: (BSD-3-Clause OR GPL-2.0)
   2  * Copyright(c) 2015-2018 Intel Corporation
   3  */
   4 #ifndef ADF_TRANSPORT_ACCESS_MACROS_H
   5 #define ADF_TRANSPORT_ACCESS_MACROS_H
   6
   7 #include <rte_io.h>
   8
   9 /* CSR write macro */
  10 #define ADF_CSR_WR(csrAddr, csrOffset, val)             \
  11         rte_write32(val, (((uint8_t *)csrAddr) + csrOffset))
  12
  13 /* CSR read macro */
  14 #define ADF_CSR_RD(csrAddr, csrOffset)                  \
  15         rte_read32((((uint8_t *)csrAddr) + csrOffset))
  16
  17 #define ADF_BANK_INT_SRC_SEL_MASK_0 0x4444444CUL
  18 #define ADF_BANK_INT_SRC_SEL_MASK_X 0x44444444UL
  19 #define ADF_RING_CSR_RING_CONFIG 0x000
  20 #define ADF_RING_CSR_RING_LBASE 0x040
  21 #define ADF_RING_CSR_RING_UBASE 0x080
  22 #define ADF_RING_CSR_RING_HEAD 0x0C0
  23 #define ADF_RING_CSR_RING_TAIL 0x100
  24 #define ADF_RING_CSR_E_STAT 0x14C
  25 #define ADF_RING_CSR_INT_SRCSEL 0x174
  26 #define ADF_RING_CSR_INT_SRCSEL_2 0x178
  27 #define ADF_RING_CSR_INT_COL_EN 0x17C
  28 #define ADF_RING_CSR_INT_COL_CTL 0x180
  29 #define ADF_RING_CSR_INT_FLAG_AND_COL 0x184
  30 #define ADF_RING_CSR_INT_COL_CTL_ENABLE 0x80000000
  31 #define ADF_RING_BUNDLE_SIZE 0x1000
  32 #define ADF_RING_CONFIG_NEAR_FULL_WM 0x0A
  33 #define ADF_RING_CONFIG_NEAR_EMPTY_WM 0x05
  34 #define ADF_COALESCING_MIN_TIME 0x1FF
  35 #define ADF_COALESCING_MAX_TIME 0xFFFFF
  36 #define ADF_COALESCING_DEF_TIME 0x27FF
  37 #define ADF_RING_NEAR_WATERMARK_512 0x08
  38 #define ADF_RING_NEAR_WATERMARK_0 0x00
  39 #define ADF_RING_EMPTY_SIG 0x7F7F7F7F
  40 #define ADF_RING_EMPTY_SIG_BYTE 0x7F
  41
  42 /* Valid internal ring size values */
  43 #define ADF_RING_SIZE_128 0x01
  44 #define ADF_RING_SIZE_256 0x02
  45 #define ADF_RING_SIZE_512 0x03
  46 #define ADF_RING_SIZE_4K 0x06
  47 #define ADF_RING_SIZE_16K 0x08
  48 #define ADF_RING_SIZE_4M 0x10
  49 #define ADF_MIN_RING_SIZE ADF_RING_SIZE_128
  50 #define ADF_MAX_RING_SIZE ADF_RING_SIZE_4M
  51 #define ADF_DEFAULT_RING_SIZE ADF_RING_SIZE_16K
  52
  53 #define ADF_NUM_BUNDLES_PER_DEV         1
  54 /* Maximum number of qps for any service type */
  55 #define ADF_MAX_QPS_PER_BUNDLE          4
  56 #define ADF_RING_DIR_TX                 0
  57 #define ADF_RING_DIR_RX                 1
  58
  59 /* Valid internal msg size values */
  60 #define ADF_MSG_SIZE_32 0x01
  61 #define ADF_MSG_SIZE_64 0x02
  62 #define ADF_MSG_SIZE_128 0x04
  63 #define ADF_MIN_MSG_SIZE ADF_MSG_SIZE_32
  64 #define ADF_MAX_MSG_SIZE ADF_MSG_SIZE_128
  65
  66 /* Size to bytes conversion macros for ring and msg size values */
  67 #define ADF_MSG_SIZE_TO_BYTES(SIZE) (SIZE << 5)
  68 #define ADF_BYTES_TO_MSG_SIZE(SIZE) (SIZE >> 5)
  69 #define ADF_SIZE_TO_RING_SIZE_IN_BYTES(SIZE) ((1 << (SIZE - 1)) << 7)
  70 #define ADF_RING_SIZE_IN_BYTES_TO_SIZE(SIZE) ((1 << (SIZE - 1)) >> 7)
  71
  72 /* Minimum ring bufer size for memory allocation */
  73 #define ADF_RING_SIZE_BYTES_MIN(SIZE) ((SIZE < ADF_RING_SIZE_4K) ? \
  74                                 ADF_RING_SIZE_4K : SIZE)
  75 #define ADF_RING_SIZE_MODULO(SIZE) (SIZE + 0x6)
  76 #define ADF_SIZE_TO_POW(SIZE) ((((SIZE & 0x4) >> 1) | ((SIZE & 0x4) >> 2) | \
  77                                 SIZE) & ~0x4)
  78 /* Max outstanding requests */
  79 #define ADF_MAX_INFLIGHTS(RING_SIZE, MSG_SIZE) \
  80         ((((1 << (RING_SIZE - 1)) << 3) >> ADF_SIZE_TO_POW(MSG_SIZE)) - 1)
  81 #define BUILD_RING_CONFIG(size) \
  82         ((ADF_RING_NEAR_WATERMARK_0 << ADF_RING_CONFIG_NEAR_FULL_WM) \
  83         | (ADF_RING_NEAR_WATERMARK_0 << ADF_RING_CONFIG_NEAR_EMPTY_WM) \
  84         | size)
  85 #define BUILD_RESP_RING_CONFIG(size, watermark_nf, watermark_ne) \
  86         ((watermark_nf << ADF_RING_CONFIG_NEAR_FULL_WM) \
  87         | (watermark_ne << ADF_RING_CONFIG_NEAR_EMPTY_WM) \
  88         | size)
  89 #define BUILD_RING_BASE_ADDR(addr, size) \
  90         ((addr >> 6) & (0xFFFFFFFFFFFFFFFFULL << size))
  91 #define READ_CSR_RING_HEAD(csr_base_addr, bank, ring) \
  92         ADF_CSR_RD(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
  93                         ADF_RING_CSR_RING_HEAD + (ring << 2))
  94 #define READ_CSR_RING_TAIL(csr_base_addr, bank, ring) \
  95         ADF_CSR_RD(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
  96                         ADF_RING_CSR_RING_TAIL + (ring << 2))
  97 #define READ_CSR_E_STAT(csr_base_addr, bank) \
  98         ADF_CSR_RD(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
  99                         ADF_RING_CSR_E_STAT)
 100 #define WRITE_CSR_RING_CONFIG(csr_base_addr, bank, ring, value) \
 101         ADF_CSR_WR(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
 102                 ADF_RING_CSR_RING_CONFIG + (ring << 2), value)
 103 #define WRITE_CSR_RING_BASE(csr_base_addr, bank, ring, value) \
 104 do { \
 105         uint32_t l_base = 0, u_base = 0; \
 106         l_base = (uint32_t)(value & 0xFFFFFFFF); \
 107         u_base = (uint32_t)((value & 0xFFFFFFFF00000000ULL) >> 32); \
 108         ADF_CSR_WR(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
 109                 ADF_RING_CSR_RING_LBASE + (ring << 2), l_base); \
 110         ADF_CSR_WR(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
 111                 ADF_RING_CSR_RING_UBASE + (ring << 2), u_base); \
 112 } while (0)
 113 #define WRITE_CSR_RING_HEAD(csr_base_addr, bank, ring, value) \
 114         ADF_CSR_WR(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
 115                 ADF_RING_CSR_RING_HEAD + (ring << 2), value)
 116 #define WRITE_CSR_RING_TAIL(csr_base_addr, bank, ring, value) \
 117         ADF_CSR_WR(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
 118                 ADF_RING_CSR_RING_TAIL + (ring << 2), value)
 119 #define WRITE_CSR_INT_SRCSEL(csr_base_addr, bank) \
 120 do { \
 121         ADF_CSR_WR(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
 122         ADF_RING_CSR_INT_SRCSEL, ADF_BANK_INT_SRC_SEL_MASK_0);  \
 123         ADF_CSR_WR(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
 124         ADF_RING_CSR_INT_SRCSEL_2, ADF_BANK_INT_SRC_SEL_MASK_X); \
 125 } while (0)
 126 #define WRITE_CSR_INT_COL_EN(csr_base_addr, bank, value) \
 127         ADF_CSR_WR(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
 128                         ADF_RING_CSR_INT_COL_EN, value)
 129 #define WRITE_CSR_INT_COL_CTL(csr_base_addr, bank, value) \
 130         ADF_CSR_WR(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
 131                         ADF_RING_CSR_INT_COL_CTL, \
 132                         ADF_RING_CSR_INT_COL_CTL_ENABLE | value)
 133 #define WRITE_CSR_INT_FLAG_AND_COL(csr_base_addr, bank, value) \
 134         ADF_CSR_WR(csr_base_addr, (ADF_RING_BUNDLE_SIZE * bank) + \
 135                         ADF_RING_CSR_INT_FLAG_AND_COL, value)
 136
 137 #endif /*ADF_TRANSPORT_ACCESS_MACROS_H */