drivers/net/bnx2x/bnx2x.h

   1 /*-
   2  * Copyright (c) 2007-2013 Broadcom Corporation.
   3  *
   4  * Eric Davis        <edavis@broadcom.com>
   5  * David Christensen <davidch@broadcom.com>
   6  * Gary Zambrano     <zambrano@broadcom.com>
   7  *
   8  * Copyright (c) 2013-2015 Brocade Communications Systems, Inc.
   9  * Copyright (c) 2015 QLogic Corporation.
  10  * All rights reserved.
  11  * www.qlogic.com
  12  *
  13  * See LICENSE.bnx2x_pmd for copyright and licensing details.
  14  */
  15
  16 #ifndef __BNX2X_H__
  17 #define __BNX2X_H__
  18
  19 #include <rte_byteorder.h>
  20 #include <rte_spinlock.h>
  21 #include <rte_io.h>
  22
  23 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
  24 #ifndef __LITTLE_ENDIAN
  25 #define __LITTLE_ENDIAN RTE_LITTLE_ENDIAN
  26 #endif
  27 #undef __BIG_ENDIAN
  28 #elif RTE_BYTE_ORDER == RTE_BIG_ENDIAN
  29 #ifndef __BIG_ENDIAN
  30 #define __BIG_ENDIAN    RTE_BIG_ENDIAN
  31 #endif
  32 #undef __LITTLE_ENDIAN
  33 #endif
  34
  35 #include "bnx2x_ethdev.h"
  36 #include "ecore_mfw_req.h"
  37 #include "ecore_fw_defs.h"
  38 #include "ecore_hsi.h"
  39 #include "ecore_reg.h"
  40 #include "bnx2x_stats.h"
  41 #include "bnx2x_vfpf.h"
  42
  43 #include "elink.h"
  44
  45 #ifndef __FreeBSD__
  46 #include <linux/pci_regs.h>
  47
  48 #define PCIY_PMG                       PCI_CAP_ID_PM
  49 #define PCIY_MSI                       PCI_CAP_ID_MSI
  50 #define PCIY_EXPRESS                   PCI_CAP_ID_EXP
  51 #define PCIY_MSIX                      PCI_CAP_ID_MSIX
  52 #define PCIR_EXPRESS_DEVICE_STA        PCI_EXP_TYPE_RC_EC
  53 #define PCIM_EXP_STA_TRANSACTION_PND   PCI_EXP_DEVSTA_TRPND
  54 #define PCIR_EXPRESS_LINK_STA          PCI_EXP_LNKSTA
  55 #define PCIM_LINK_STA_WIDTH            PCI_EXP_LNKSTA_NLW
  56 #define PCIM_LINK_STA_SPEED            PCI_EXP_LNKSTA_CLS
  57 #define PCIR_EXPRESS_DEVICE_CTL        PCI_EXP_DEVCTL
  58 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCI_EXP_DEVCTL_PAYLOAD
  59 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCI_EXP_DEVCTL_READRQ
  60 #define PCIR_POWER_STATUS              PCI_PM_CTRL
  61 #define PCIM_PSTAT_DMASK               PCI_PM_CTRL_STATE_MASK
  62 #define PCIM_PSTAT_PME                 PCI_PM_CTRL_PME_STATUS
  63 #define PCIM_PSTAT_D3                  0x3
  64 #define PCIM_PSTAT_PMEENABLE           PCI_PM_CTRL_PME_ENABLE
  65 #define PCIR_MSIX_CTRL                 PCI_MSIX_FLAGS
  66 #define PCIM_MSIXCTRL_TABLE_SIZE       PCI_MSIX_FLAGS_QSIZE
  67 #else
  68 #include <dev/pci/pcireg.h>
  69 #endif
  70
  71 #define IFM_10G_CX4                    20 /* 10GBase CX4 copper */
  72 #define IFM_10G_TWINAX                 22 /* 10GBase Twinax copper */
  73 #define IFM_10G_T                      26 /* 10GBase-T - RJ45 */
  74
  75 #ifndef __FreeBSD__
  76 #define PCIR_EXPRESS_DEVICE_STA        PCI_EXP_TYPE_RC_EC
  77 #define PCIM_EXP_STA_TRANSACTION_PND   PCI_EXP_DEVSTA_TRPND
  78 #define PCIR_EXPRESS_LINK_STA          PCI_EXP_LNKSTA
  79 #define PCIM_LINK_STA_WIDTH            PCI_EXP_LNKSTA_NLW
  80 #define PCIM_LINK_STA_SPEED            PCI_EXP_LNKSTA_CLS
  81 #define PCIR_EXPRESS_DEVICE_CTL        PCI_EXP_DEVCTL
  82 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCI_EXP_DEVCTL_PAYLOAD
  83 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCI_EXP_DEVCTL_READRQ
  84 #else
  85 #define PCIR_EXPRESS_DEVICE_STA PCIER_DEVICE_STA
  86 #define PCIM_EXP_STA_TRANSACTION_PND   PCIEM_STA_TRANSACTION_PND
  87 #define PCIR_EXPRESS_LINK_STA          PCIER_LINK_STA
  88 #define PCIM_LINK_STA_WIDTH            PCIEM_LINK_STA_WIDTH
  89 #define PCIM_LINK_STA_SPEED            PCIEM_LINK_STA_SPEED
  90 #define PCIR_EXPRESS_DEVICE_CTL        PCIER_DEVICE_CTL
  91 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCIEM_CTL_MAX_PAYLOAD
  92 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCIEM_CTL_MAX_READ_REQUEST
  93 #endif
  94
  95 #ifndef ARRAY_SIZE
  96 #define ARRAY_SIZE(arr) (sizeof(arr) / sizeof((arr)[0]))
  97 #endif
  98 #ifndef ARRSIZE
  99 #define ARRSIZE(arr) (sizeof(arr) / sizeof((arr)[0]))
 100 #endif
 101 #ifndef DIV_ROUND_UP
 102 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 103 #endif
 104 #ifndef roundup
 105 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 106 #endif
 107 #ifndef ilog2
 108 static inline
 109 int bnx2x_ilog2(int x)
 110 {
 111         int log = 0;
 112         x >>= 1;
 113
 114         while(x) {
 115                 log++;
 116                 x >>= 1;
 117         }
 118         return log;
 119 }
 120 #define ilog2(x) bnx2x_ilog2(x)
 121 #endif
 122
 123 #include "ecore_sp.h"
 124
 125 struct bnx2x_device_type {
 126         uint16_t bnx2x_vid;
 127         uint16_t bnx2x_did;
 128         uint16_t bnx2x_svid;
 129         uint16_t bnx2x_sdid;
 130         char     *bnx2x_name;
 131 };
 132
 133 #define BNX2X_PAGE_SHIFT       12
 134 #define BNX2X_PAGE_SIZE        (1 << BNX2X_PAGE_SHIFT)
 135 #define BNX2X_PAGE_MASK        (~(BNX2X_PAGE_SIZE - 1))
 136 #define BNX2X_PAGE_ALIGN(addr) ((addr + BNX2X_PAGE_SIZE - 1) & BNX2X_PAGE_MASK)
 137
 138 #if BNX2X_PAGE_SIZE != 4096
 139 #error Page sizes other than 4KB are unsupported!
 140 #endif
 141
 142 #define U64_LO(addr) ((uint32_t)(((uint64_t)(addr)) & 0xFFFFFFFF))
 143 #define U64_HI(addr) ((uint32_t)(((uint64_t)(addr)) >> 32))
 144 #define HILO_U64(hi, lo) ((((uint64_t)(hi)) << 32) + (lo))
 145
 146 /* dropless fc FW/HW related params */
 147 #define BRB_SIZE(sc)         (CHIP_IS_E3(sc) ? 1024 : 512)
 148 #define MAX_AGG_QS(sc)       ETH_MAX_AGGREGATION_QUEUES_E1H_E2
 149 #define FW_DROP_LEVEL(sc)    (3 + MAX_SPQ_PENDING + MAX_AGG_QS(sc))
 150 #define FW_PREFETCH_CNT      16U
 151 #define DROPLESS_FC_HEADROOM 100
 152
 153 /*
 154  * Transmit Buffer Descriptor (tx_bd) definitions*
 155  */
 156 /* NUM_TX_PAGES must be a power of 2. */
 157 #define TOTAL_TX_BD_PER_PAGE     (BNX2X_PAGE_SIZE / sizeof(union eth_tx_bd_types)) /*  256 */
 158 #define USABLE_TX_BD_PER_PAGE    (TOTAL_TX_BD_PER_PAGE - 1)                      /*  255 */
 159
 160 #define TOTAL_TX_BD(q)           (TOTAL_TX_BD_PER_PAGE * q->nb_tx_pages)         /*  512 */
 161 #define USABLE_TX_BD(q)          (USABLE_TX_BD_PER_PAGE * q->nb_tx_pages)        /*  510 */
 162 #define MAX_TX_BD(q)             (TOTAL_TX_BD(q) - 1)                            /*  511 */
 163
 164 #define NEXT_TX_BD(x)                                                   \
 165         ((((x) & USABLE_TX_BD_PER_PAGE) ==                              \
 166           (USABLE_TX_BD_PER_PAGE - 1)) ? (x) + 2 : (x) + 1)
 167
 168 #define TX_BD(x, q)             ((x) & MAX_TX_BD(q))
 169 #define TX_PAGE(x)              (((x) & ~USABLE_TX_BD_PER_PAGE) >> 8)
 170 #define TX_IDX(x)               ((x) & USABLE_TX_BD_PER_PAGE)
 171
 172 #define BDS_PER_TX_PKT          (3)
 173
 174 /*
 175  * Trigger pending transmits when the number of available BDs is greater
 176  * than 1/8 of the total number of usable BDs.
 177  */
 178 #define BNX2X_TX_CLEANUP_THRESHOLD(q) (USABLE_TX_BD(q) / 8)
 179 #define BNX2X_TX_TIMEOUT 5
 180
 181 /*
 182  * Receive Buffer Descriptor (rx_bd) definitions*
 183  */
 184 //#define NUM_RX_PAGES            1
 185 #define TOTAL_RX_BD_PER_PAGE    (BNX2X_PAGE_SIZE / sizeof(struct eth_rx_bd))      /*  512 */
 186 #define USABLE_RX_BD_PER_PAGE   (TOTAL_RX_BD_PER_PAGE - 2)                      /*  510 */
 187 #define RX_BD_PER_PAGE_MASK     (TOTAL_RX_BD_PER_PAGE - 1)                      /*  511 */
 188 #define TOTAL_RX_BD(q)          (TOTAL_RX_BD_PER_PAGE * q->nb_rx_pages)         /*  512 */
 189 #define USABLE_RX_BD(q)         (USABLE_RX_BD_PER_PAGE * q->nb_rx_pages)        /*  510 */
 190 #define MAX_RX_BD(q)            (TOTAL_RX_BD(q) - 1)                            /*  511 */
 191 #define RX_BD_NEXT_PAGE_DESC_CNT 2
 192
 193 #define NEXT_RX_BD(x)                                                   \
 194         ((((x) & RX_BD_PER_PAGE_MASK) ==                                \
 195         (USABLE_RX_BD_PER_PAGE - 1)) ? (x) + 3 : (x) + 1)
 196
 197 /* x & 0x3ff */
 198 #define RX_BD(x, q)             ((x) & MAX_RX_BD(q))
 199 #define RX_PAGE(x)              (((x) & ~RX_BD_PER_PAGE_MASK) >> 9)
 200 #define RX_IDX(x)               ((x) & RX_BD_PER_PAGE_MASK)
 201
 202 /*
 203  * Receive Completion Queue definitions*
 204  */
 205 //#define NUM_RCQ_PAGES           (NUM_RX_PAGES * 4)
 206 #define TOTAL_RCQ_ENTRIES_PER_PAGE (BNX2X_PAGE_SIZE / sizeof(union eth_rx_cqe))   /*  128 */
 207 #define USABLE_RCQ_ENTRIES_PER_PAGE (TOTAL_RCQ_ENTRIES_PER_PAGE - 1)            /*  127 */
 208 #define TOTAL_RCQ_ENTRIES(q)    (TOTAL_RCQ_ENTRIES_PER_PAGE * q->nb_cq_pages)   /*  512 */
 209 #define USABLE_RCQ_ENTRIES(q)   (USABLE_RCQ_ENTRIES_PER_PAGE * q->nb_cq_pages)  /*  508 */
 210 #define MAX_RCQ_ENTRIES(q)      (TOTAL_RCQ_ENTRIES(q) - 1)                      /*  511 */
 211 #define RCQ_NEXT_PAGE_DESC_CNT 1
 212
 213 #define NEXT_RCQ_IDX(x)                                                 \
 214         ((((x) & USABLE_RCQ_ENTRIES_PER_PAGE) ==                        \
 215         (USABLE_RCQ_ENTRIES_PER_PAGE - 1)) ? (x) + 2 : (x) + 1)
 216
 217 #define CQE_BD_REL                                                      \
 218         (sizeof(union eth_rx_cqe) / sizeof(struct eth_rx_bd))
 219
 220 #define RCQ_BD_PAGES(q)                                                 \
 221         (q->nb_rx_pages * CQE_BD_REL)
 222
 223 #define RCQ_ENTRY(x, q)         ((x) & MAX_RCQ_ENTRIES(q))
 224 #define RCQ_PAGE(x)             (((x) & ~USABLE_RCQ_ENTRIES_PER_PAGE) >> 7)
 225 #define RCQ_IDX(x)              ((x) & USABLE_RCQ_ENTRIES_PER_PAGE)
 226
 227 /*
 228  * dropless fc calculations for BDs
 229  * Number of BDs should be as number of buffers in BRB:
 230  * Low threshold takes into account RX_BD_NEXT_PAGE_DESC_CNT
 231  * "next" elements on each page
 232  */
 233 #define NUM_BD_REQ(sc) \
 234         BRB_SIZE(sc)
 235 #define NUM_BD_PG_REQ(sc)                                                  \
 236         ((NUM_BD_REQ(sc) + USABLE_RX_BD_PER_PAGE - 1) / USABLE_RX_BD_PER_PAGE)
 237 #define BD_TH_LO(sc)                                \
 238         (NUM_BD_REQ(sc) +                           \
 239          NUM_BD_PG_REQ(sc) * RX_BD_NEXT_PAGE_DESC_CNT + \
 240          FW_DROP_LEVEL(sc))
 241 #define BD_TH_HI(sc)                      \
 242         (BD_TH_LO(sc) + DROPLESS_FC_HEADROOM)
 243 #define MIN_RX_AVAIL(sc)                                \
 244         ((sc)->dropless_fc ? BD_TH_HI(sc) + 128 : 128)
 245
 246 /*
 247  * dropless fc calculations for RCQs
 248  * Number of RCQs should be as number of buffers in BRB:
 249  * Low threshold takes into account RCQ_NEXT_PAGE_DESC_CNT
 250  * "next" elements on each page
 251  */
 252 #define NUM_RCQ_REQ(sc) \
 253     BRB_SIZE(sc)
 254 #define NUM_RCQ_PG_REQ(sc)                                              \
 255     ((NUM_RCQ_REQ(sc) + USABLE_RCQ_ENTRIES_PER_PAGE - 1) / USABLE_RCQ_ENTRIES_PER_PAGE)
 256 #define RCQ_TH_LO(sc)                              \
 257     (NUM_RCQ_REQ(sc) +                             \
 258      NUM_RCQ_PG_REQ(sc) * RCQ_NEXT_PAGE_DESC_CNT + \
 259      FW_DROP_LEVEL(sc))
 260 #define RCQ_TH_HI(sc)                      \
 261     (RCQ_TH_LO(sc) + DROPLESS_FC_HEADROOM)
 262
 263 /* Load / Unload modes */
 264 #define LOAD_NORMAL       0
 265 #define LOAD_OPEN         1
 266 #define LOAD_DIAG         2
 267 #define LOAD_LOOPBACK_EXT 3
 268 #define UNLOAD_NORMAL     0
 269 #define UNLOAD_CLOSE      1
 270 #define UNLOAD_RECOVERY   2
 271
 272 /* Some constants... */
 273 //#define MAX_PATH_NUM       2
 274 //#define E2_MAX_NUM_OF_VFS  64
 275 //#define E1H_FUNC_MAX       8
 276 //#define E2_FUNC_MAX        4   /* per path */
 277 #define MAX_VNIC_NUM       4
 278 #define MAX_FUNC_NUM       8   /* common to all chips */
 279 //#define MAX_NDSB           HC_SB_MAX_SB_E2 /* max non-default status block */
 280 #define MAX_RSS_CHAINS     16 /* a constant for HW limit */
 281 #define MAX_MSI_VECTOR     8  /* a constant for HW limit */
 282
 283 #define ILT_NUM_PAGE_ENTRIES 3072
 284 /*
 285  * 57711 we use whole table since we have 8 functions.
 286  * 57712 we have only 4 functions, but use same size per func, so only half
 287  * of the table is used.
 288  */
 289 #define ILT_PER_FUNC        (ILT_NUM_PAGE_ENTRIES / 8)
 290 #define FUNC_ILT_BASE(func) (func * ILT_PER_FUNC)
 291 /*
 292  * the phys address is shifted right 12 bits and has an added
 293  * 1=valid bit added to the 53rd bit
 294  * then since this is a wide register(TM)
 295  * we split it into two 32 bit writes
 296  */
 297 #define ONCHIP_ADDR1(x) ((uint32_t)(((uint64_t)x >> 12) & 0xFFFFFFFF))
 298 #define ONCHIP_ADDR2(x) ((uint32_t)((1 << 20) | ((uint64_t)x >> 44)))
 299
 300 /* L2 header size + 2*VLANs (8 bytes) + LLC SNAP (8 bytes) */
 301 #define ETH_HLEN                  14
 302 #define ETH_OVERHEAD              (ETH_HLEN + 8 + 8)
 303 #define ETH_MIN_PACKET_SIZE       60
 304 #define ETH_MAX_PACKET_SIZE       ETHERMTU /* 1500 */
 305 #define ETH_MAX_JUMBO_PACKET_SIZE 9600
 306 /* TCP with Timestamp Option (32) + IPv6 (40) */
 307
 308 /* max supported alignment is 256 (8 shift) */
 309 #define BNX2X_RX_ALIGN_SHIFT    RTE_MAX(6, min(8, RTE_CACHE_LINE_SIZE_LOG2))
 310
 311 #define BNX2X_PXP_DRAM_ALIGN (BNX2X_RX_ALIGN_SHIFT - 5)
 312
 313 struct bnx2x_bar {
 314         void *base_addr;
 315 };
 316
 317 /* Used to manage DMA allocations. */
 318 struct bnx2x_dma {
 319         struct bnx2x_softc        *sc;
 320         phys_addr_t             paddr;
 321         void                    *vaddr;
 322         int                     nseg;
 323         char                    msg[RTE_MEMZONE_NAMESIZE - 6];
 324 };
 325
 326 /* attn group wiring */
 327 #define MAX_DYNAMIC_ATTN_GRPS 8
 328
 329 struct attn_route {
 330         uint32_t sig[5];
 331 };
 332
 333 struct iro {
 334         uint32_t base;
 335         uint16_t m1;
 336         uint16_t m2;
 337         uint16_t m3;
 338         uint16_t size;
 339 };
 340
 341 union bnx2x_host_hc_status_block {
 342         /* pointer to fp status block e2 */
 343         struct host_hc_status_block_e2  *e2_sb;
 344         /* pointer to fp status block e1x */
 345         struct host_hc_status_block_e1x *e1x_sb;
 346 };
 347
 348 union bnx2x_db_prod {
 349         struct doorbell_set_prod data;
 350         uint32_t                 raw;
 351 };
 352
 353 struct bnx2x_sw_tx_bd {
 354         struct mbuf  *m;
 355         uint16_t     first_bd;
 356         uint8_t      flags;
 357 /* set on the first BD descriptor when there is a split BD */
 358 #define BNX2X_TSO_SPLIT_BD (1 << 0)
 359 };
 360
 361 /*
 362  * This is the HSI fastpath data structure. There can be up to MAX_RSS_CHAIN
 363  * instances of the fastpath structure when using multiple queues.
 364  */
 365 struct bnx2x_fastpath {
 366         /* pointer back to parent structure */
 367         struct bnx2x_softc *sc;
 368
 369         /* status block */
 370         struct bnx2x_dma                 sb_dma;
 371         union bnx2x_host_hc_status_block status_block;
 372
 373         phys_addr_t tx_desc_mapping;
 374
 375         phys_addr_t rx_desc_mapping;
 376         phys_addr_t rx_comp_mapping;
 377
 378         uint16_t *sb_index_values;
 379         uint16_t *sb_running_index;
 380         uint32_t ustorm_rx_prods_offset;
 381
 382         uint8_t igu_sb_id; /* status block number in HW */
 383         uint8_t fw_sb_id;  /* status block number in FW */
 384
 385         uint32_t rx_buf_size;
 386
 387         int state;
 388 #define BNX2X_FP_STATE_CLOSED  0x01
 389 #define BNX2X_FP_STATE_IRQ     0x02
 390 #define BNX2X_FP_STATE_OPENING 0x04
 391 #define BNX2X_FP_STATE_OPEN    0x08
 392 #define BNX2X_FP_STATE_HALTING 0x10
 393 #define BNX2X_FP_STATE_HALTED  0x20
 394
 395         /* reference back to this fastpath queue number */
 396         uint8_t index; /* this is also the 'cid' */
 397 #define FP_IDX(fp) (fp->index)
 398
 399         /* ethernet client ID (each fastpath set of RX/TX/CQE is a client) */
 400         uint8_t cl_id;
 401 #define FP_CL_ID(fp) (fp->cl_id)
 402         uint8_t cl_qzone_id;
 403
 404         uint16_t fp_hc_idx;
 405
 406         union bnx2x_db_prod tx_db;
 407
 408         struct tstorm_per_queue_stats old_tclient;
 409         struct ustorm_per_queue_stats old_uclient;
 410         struct xstorm_per_queue_stats old_xclient;
 411         struct bnx2x_eth_q_stats        eth_q_stats;
 412         struct bnx2x_eth_q_stats_old    eth_q_stats_old;
 413
 414         /* Pointer to the receive consumer in the status block */
 415         uint16_t *rx_cq_cons_sb;
 416
 417         /* Pointer to the transmit consumer in the status block */
 418         uint16_t *tx_cons_sb;
 419
 420         /* transmit timeout until chip reset */
 421         int watchdog_timer;
 422
 423 }; /* struct bnx2x_fastpath */
 424
 425 #define BNX2X_MAX_NUM_OF_VFS 64
 426 #define BNX2X_VF_ID_INVALID  0xFF
 427
 428 /* maximum number of fast-path interrupt contexts */
 429 #define FP_SB_MAX_E1x 16
 430 #define FP_SB_MAX_E2  HC_SB_MAX_SB_E2
 431
 432 union cdu_context {
 433     struct eth_context eth;
 434     char pad[1024];
 435 };
 436
 437 /* CDU host DB constants */
 438 #define CDU_ILT_PAGE_SZ_HW 2
 439 #define CDU_ILT_PAGE_SZ    (8192 << CDU_ILT_PAGE_SZ_HW) /* 32K */
 440 #define ILT_PAGE_CIDS      (CDU_ILT_PAGE_SZ / sizeof(union cdu_context))
 441
 442 #define CNIC_ISCSI_CID_MAX 256
 443 #define CNIC_FCOE_CID_MAX  2048
 444 #define CNIC_CID_MAX       (CNIC_ISCSI_CID_MAX + CNIC_FCOE_CID_MAX)
 445 #define CNIC_ILT_LINES     DIV_ROUND_UP(CNIC_CID_MAX, ILT_PAGE_CIDS)
 446
 447 #define QM_ILT_PAGE_SZ_HW  0
 448 #define QM_ILT_PAGE_SZ     (4096 << QM_ILT_PAGE_SZ_HW) /* 4K */
 449 #define QM_CID_ROUND       1024
 450
 451 /* TM (timers) host DB constants */
 452 #define TM_ILT_PAGE_SZ_HW  0
 453 #define TM_ILT_PAGE_SZ     (4096 << TM_ILT_PAGE_SZ_HW) /* 4K */
 454 /*#define TM_CONN_NUM        (CNIC_STARTING_CID+CNIC_ISCSI_CXT_MAX) */
 455 #define TM_CONN_NUM        1024
 456 #define TM_ILT_SZ          (8 * TM_CONN_NUM)
 457 #define TM_ILT_LINES       DIV_ROUND_UP(TM_ILT_SZ, TM_ILT_PAGE_SZ)
 458
 459 /* SRC (Searcher) host DB constants */
 460 #define SRC_ILT_PAGE_SZ_HW 0
 461 #define SRC_ILT_PAGE_SZ    (4096 << SRC_ILT_PAGE_SZ_HW) /* 4K */
 462 #define SRC_HASH_BITS      10
 463 #define SRC_CONN_NUM       (1 << SRC_HASH_BITS) /* 1024 */
 464 #define SRC_ILT_SZ         (sizeof(struct src_ent) * SRC_CONN_NUM)
 465 #define SRC_T2_SZ          SRC_ILT_SZ
 466 #define SRC_ILT_LINES      DIV_ROUND_UP(SRC_ILT_SZ, SRC_ILT_PAGE_SZ)
 467
 468 struct hw_context {
 469     struct bnx2x_dma    vcxt_dma;
 470     union cdu_context *vcxt;
 471     //phys_addr_t        cxt_mapping;
 472     size_t            size;
 473 };
 474
 475 #define SM_RX_ID 0
 476 #define SM_TX_ID 1
 477
 478 /* defines for multiple tx priority indices */
 479 #define FIRST_TX_ONLY_COS_INDEX 1
 480 #define FIRST_TX_COS_INDEX      0
 481
 482 #define CID_TO_FP(cid, sc) ((cid) % BNX2X_NUM_NON_CNIC_QUEUES(sc))
 483
 484 #define HC_INDEX_ETH_RX_CQ_CONS       1
 485 #define HC_INDEX_OOO_TX_CQ_CONS       4
 486 #define HC_INDEX_ETH_TX_CQ_CONS_COS0  5
 487 #define HC_INDEX_ETH_TX_CQ_CONS_COS1  6
 488 #define HC_INDEX_ETH_TX_CQ_CONS_COS2  7
 489 #define HC_INDEX_ETH_FIRST_TX_CQ_CONS HC_INDEX_ETH_TX_CQ_CONS_COS0
 490
 491 /* congestion management fairness mode */
 492 #define CMNG_FNS_NONE   0
 493 #define CMNG_FNS_MINMAX 1
 494
 495 /* CMNG constants, as derived from system spec calculations */
 496 /* default MIN rate in case VNIC min rate is configured to zero - 100Mbps */
 497 #define DEF_MIN_RATE 100
 498 /* resolution of the rate shaping timer - 400 usec */
 499 #define RS_PERIODIC_TIMEOUT_USEC 400
 500 /* number of bytes in single QM arbitration cycle -
 501  * coefficient for calculating the fairness timer */
 502 #define QM_ARB_BYTES 160000
 503 /* resolution of Min algorithm 1:100 */
 504 #define MIN_RES 100
 505 /* how many bytes above threshold for the minimal credit of Min algorithm*/
 506 #define MIN_ABOVE_THRESH 32768
 507 /* fairness algorithm integration time coefficient -
 508  * for calculating the actual Tfair */
 509 #define T_FAIR_COEF ((MIN_ABOVE_THRESH + QM_ARB_BYTES) * 8 * MIN_RES)
 510 /* memory of fairness algorithm - 2 cycles */
 511 #define FAIR_MEM 2
 512
 513 #define HC_SEG_ACCESS_DEF   0 /* Driver decision 0-3 */
 514 #define HC_SEG_ACCESS_ATTN  4
 515 #define HC_SEG_ACCESS_NORM  0 /* Driver decision 0-1 */
 516
 517 /*
 518  * The total number of L2 queues, MSIX vectors and HW contexts (CIDs) is
 519  * control by the number of fast-path status blocks supported by the
 520  * device (HW/FW). Each fast-path status block (FP-SB) aka non-default
 521  * status block represents an independent interrupts context that can
 522  * serve a regular L2 networking queue. However special L2 queues such
 523  * as the FCoE queue do not require a FP-SB and other components like
 524  * the CNIC may consume FP-SB reducing the number of possible L2 queues
 525  *
 526  * If the maximum number of FP-SB available is X then:
 527  * a. If CNIC is supported it consumes 1 FP-SB thus the max number of
 528  *    regular L2 queues is Y=X-1
 529  * b. in MF mode the actual number of L2 queues is Y= (X-1/MF_factor)
 530  * c. If the FCoE L2 queue is supported the actual number of L2 queues
 531  *    is Y+1
 532  * d. The number of irqs (MSIX vectors) is either Y+1 (one extra for
 533  *    slow-path interrupts) or Y+2 if CNIC is supported (one additional
 534  *    FP interrupt context for the CNIC).
 535  * e. The number of HW context (CID count) is always X or X+1 if FCoE
 536  *    L2 queue is supported. the cid for the FCoE L2 queue is always X.
 537  *
 538  * So this is quite simple for now as no ULPs are supported yet. :-)
 539  */
 540 #define BNX2X_NUM_QUEUES(sc)          ((sc)->num_queues)
 541 #define BNX2X_NUM_ETH_QUEUES(sc)      BNX2X_NUM_QUEUES(sc)
 542 #define BNX2X_NUM_NON_CNIC_QUEUES(sc) BNX2X_NUM_QUEUES(sc)
 543 #define BNX2X_NUM_RX_QUEUES(sc)       BNX2X_NUM_QUEUES(sc)
 544
 545 #define FOR_EACH_QUEUE(sc, var)                          \
 546     for ((var) = 0; (var) < BNX2X_NUM_QUEUES(sc); (var)++)
 547
 548 #define FOR_EACH_NONDEFAULT_QUEUE(sc, var)               \
 549     for ((var) = 1; (var) < BNX2X_NUM_QUEUES(sc); (var)++)
 550
 551 #define FOR_EACH_ETH_QUEUE(sc, var)                          \
 552     for ((var) = 0; (var) < BNX2X_NUM_ETH_QUEUES(sc); (var)++)
 553
 554 #define FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, var)               \
 555     for ((var) = 1; (var) < BNX2X_NUM_ETH_QUEUES(sc); (var)++)
 556
 557 #define FOR_EACH_COS_IN_TX_QUEUE(sc, var)           \
 558     for ((var) = 0; (var) < (sc)->max_cos; (var)++)
 559
 560 #define FOR_EACH_CNIC_QUEUE(sc, var)     \
 561     for ((var) = BNX2X_NUM_ETH_QUEUES(sc); \
 562          (var) < BNX2X_NUM_QUEUES(sc);     \
 563          (var)++)
 564
 565 enum {
 566     OOO_IDX_OFFSET,
 567     FCOE_IDX_OFFSET,
 568     FWD_IDX_OFFSET,
 569 };
 570
 571 #define FCOE_IDX(sc)              (BNX2X_NUM_NON_CNIC_QUEUES(sc) + FCOE_IDX_OFFSET)
 572 #define bnx2x_fcoe_fp(sc)           (&sc->fp[FCOE_IDX(sc)])
 573 #define bnx2x_fcoe(sc, var)         (bnx2x_fcoe_fp(sc)->var)
 574 #define bnx2x_fcoe_inner_sp_obj(sc) (&sc->sp_objs[FCOE_IDX(sc)])
 575 #define bnx2x_fcoe_sp_obj(sc, var)  (bnx2x_fcoe_inner_sp_obj(sc)->var)
 576 #define bnx2x_fcoe_tx(sc, var)      (bnx2x_fcoe_fp(sc)->txdata_ptr[FIRST_TX_COS_INDEX]->var)
 577
 578 #define OOO_IDX(sc)               (BNX2X_NUM_NON_CNIC_QUEUES(sc) + OOO_IDX_OFFSET)
 579 #define bnx2x_ooo_fp(sc)            (&sc->fp[OOO_IDX(sc)])
 580 #define bnx2x_ooo(sc, var)          (bnx2x_ooo_fp(sc)->var)
 581 #define bnx2x_ooo_inner_sp_obj(sc)  (&sc->sp_objs[OOO_IDX(sc)])
 582 #define bnx2x_ooo_sp_obj(sc, var)   (bnx2x_ooo_inner_sp_obj(sc)->var)
 583
 584 #define FWD_IDX(sc)               (BNX2X_NUM_NON_CNIC_QUEUES(sc) + FWD_IDX_OFFSET)
 585 #define bnx2x_fwd_fp(sc)            (&sc->fp[FWD_IDX(sc)])
 586 #define bnx2x_fwd(sc, var)          (bnx2x_fwd_fp(sc)->var)
 587 #define bnx2x_fwd_inner_sp_obj(sc)  (&sc->sp_objs[FWD_IDX(sc)])
 588 #define bnx2x_fwd_sp_obj(sc, var)   (bnx2x_fwd_inner_sp_obj(sc)->var)
 589 #define bnx2x_fwd_txdata(fp)        (fp->txdata_ptr[FIRST_TX_COS_INDEX])
 590
 591 #define IS_ETH_FP(fp)    ((fp)->index < BNX2X_NUM_ETH_QUEUES((fp)->sc))
 592 #define IS_FCOE_FP(fp)   ((fp)->index == FCOE_IDX((fp)->sc))
 593 #define IS_FCOE_IDX(idx) ((idx) == FCOE_IDX(sc))
 594 #define IS_FWD_FP(fp)    ((fp)->index == FWD_IDX((fp)->sc))
 595 #define IS_FWD_IDX(idx)  ((idx) == FWD_IDX(sc))
 596 #define IS_OOO_FP(fp)    ((fp)->index == OOO_IDX((fp)->sc))
 597 #define IS_OOO_IDX(idx)  ((idx) == OOO_IDX(sc))
 598
 599 enum {
 600     BNX2X_PORT_QUERY_IDX,
 601     BNX2X_PF_QUERY_IDX,
 602     BNX2X_FCOE_QUERY_IDX,
 603     BNX2X_FIRST_QUEUE_QUERY_IDX,
 604 };
 605
 606 struct bnx2x_fw_stats_req {
 607     struct stats_query_header hdr;
 608     struct stats_query_entry  query[FP_SB_MAX_E1x +
 609                                     BNX2X_FIRST_QUEUE_QUERY_IDX];
 610 };
 611
 612 struct bnx2x_fw_stats_data {
 613     struct stats_counter          storm_counters;
 614     struct per_port_stats         port;
 615     struct per_pf_stats           pf;
 616     struct per_queue_stats        queue_stats[1];
 617 };
 618
 619 /* IGU MSIX STATISTICS on 57712: 64 for VFs; 4 for PFs; 4 for Attentions */
 620 #define BNX2X_IGU_STAS_MSG_VF_CNT 64
 621 #define BNX2X_IGU_STAS_MSG_PF_CNT 4
 622
 623 #define MAX_DMAE_C 8
 624
 625 /*
 626  * This is the slowpath data structure. It is mapped into non-paged memory
 627  * so that the hardware can access it's contents directly and must be page
 628  * aligned.
 629  */
 630 struct bnx2x_slowpath {
 631
 632     /* used by the DMAE command executer */
 633     struct dmae_command dmae[MAX_DMAE_C];
 634
 635     /* statistics completion */
 636     uint32_t stats_comp;
 637
 638     /* firmware defined statistics blocks */
 639     union mac_stats        mac_stats;
 640     struct nig_stats       nig_stats;
 641     struct host_port_stats port_stats;
 642     struct host_func_stats func_stats;
 643
 644     /* DMAE completion value and data source/sink */
 645     uint32_t wb_comp;
 646     uint32_t wb_data[4];
 647
 648     union {
 649         struct mac_configuration_cmd          e1x;
 650         struct eth_classify_rules_ramrod_data e2;
 651     } mac_rdata;
 652
 653     union {
 654         struct tstorm_eth_mac_filter_config e1x;
 655         struct eth_filter_rules_ramrod_data e2;
 656     } rx_mode_rdata;
 657
 658     struct eth_rss_update_ramrod_data rss_rdata;
 659
 660     union {
 661         struct mac_configuration_cmd           e1;
 662         struct eth_multicast_rules_ramrod_data e2;
 663     } mcast_rdata;
 664
 665     union {
 666         struct function_start_data        func_start;
 667         struct flow_control_configuration pfc_config; /* for DCBX ramrod */
 668     } func_rdata;
 669
 670     /* Queue State related ramrods */
 671     union {
 672         struct client_init_ramrod_data   init_data;
 673         struct client_update_ramrod_data update_data;
 674     } q_rdata;
 675
 676     /*
 677      * AFEX ramrod can not be a part of func_rdata union because these
 678      * events might arrive in parallel to other events from func_rdata.
 679      * If they were defined in the same union the data can get corrupted.
 680      */
 681     struct afex_vif_list_ramrod_data func_afex_rdata;
 682
 683     union drv_info_to_mcp drv_info_to_mcp;
 684 }; /* struct bnx2x_slowpath */
 685
 686 /*
 687  * Port specifc data structure.
 688  */
 689 struct bnx2x_port {
 690     /*
 691      * Port Management Function (for 57711E only).
 692      * When this field is set the driver instance is
 693      * responsible for managing port specifc
 694      * configurations such as handling link attentions.
 695      */
 696     uint32_t pmf;
 697
 698     /* Ethernet maximum transmission unit. */
 699     uint16_t ether_mtu;
 700
 701     uint32_t link_config[ELINK_LINK_CONFIG_SIZE];
 702
 703     uint32_t ext_phy_config;
 704
 705     /* Port feature config.*/
 706     uint32_t config;
 707
 708     /* Defines the features supported by the PHY. */
 709     uint32_t supported[ELINK_LINK_CONFIG_SIZE];
 710
 711     /* Defines the features advertised by the PHY. */
 712     uint32_t advertising[ELINK_LINK_CONFIG_SIZE];
 713 #define ADVERTISED_10baseT_Half    (1 << 1)
 714 #define ADVERTISED_10baseT_Full    (1 << 2)
 715 #define ADVERTISED_100baseT_Half   (1 << 3)
 716 #define ADVERTISED_100baseT_Full   (1 << 4)
 717 #define ADVERTISED_1000baseT_Half  (1 << 5)
 718 #define ADVERTISED_1000baseT_Full  (1 << 6)
 719 #define ADVERTISED_TP              (1 << 7)
 720 #define ADVERTISED_FIBRE           (1 << 8)
 721 #define ADVERTISED_Autoneg         (1 << 9)
 722 #define ADVERTISED_Asym_Pause      (1 << 10)
 723 #define ADVERTISED_Pause           (1 << 11)
 724 #define ADVERTISED_2500baseX_Full  (1 << 15)
 725 #define ADVERTISED_10000baseT_Full (1 << 16)
 726
 727     uint32_t    phy_addr;
 728
 729     /*
 730      * MCP scratchpad address for port specific statistics.
 731      * The device is responsible for writing statistcss
 732      * back to the MCP for use with management firmware such
 733      * as UMP/NC-SI.
 734      */
 735     uint32_t port_stx;
 736
 737     struct nig_stats old_nig_stats;
 738 }; /* struct bnx2x_port */
 739
 740 struct bnx2x_mf_info {
 741         uint32_t mf_config[E1HVN_MAX];
 742
 743         uint32_t vnics_per_port;   /* 1, 2 or 4 */
 744         uint32_t multi_vnics_mode; /* can be set even if vnics_per_port = 1 */
 745         uint32_t path_has_ovlan;   /* MF mode in the path (can be different than the MF mode of the function */
 746
 747 #define IS_MULTI_VNIC(sc)  ((sc)->devinfo.mf_info.multi_vnics_mode)
 748 #define VNICS_PER_PORT(sc) ((sc)->devinfo.mf_info.vnics_per_port)
 749 #define VNICS_PER_PATH(sc)                                  \
 750         ((sc)->devinfo.mf_info.vnics_per_port *                 \
 751          ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 1 ))
 752
 753         uint8_t min_bw[MAX_VNIC_NUM];
 754         uint8_t max_bw[MAX_VNIC_NUM];
 755
 756         uint16_t ext_id; /* vnic outer vlan or VIF ID */
 757 #define VALID_OVLAN(ovlan) ((ovlan) <= 4096)
 758 #define INVALID_VIF_ID 0xFFFF
 759 #define OVLAN(sc) ((sc)->devinfo.mf_info.ext_id)
 760 #define VIF_ID(sc) ((sc)->devinfo.mf_info.ext_id)
 761
 762         uint16_t default_vlan;
 763 #define NIV_DEFAULT_VLAN(sc) ((sc)->devinfo.mf_info.default_vlan)
 764
 765         uint8_t niv_allowed_priorities;
 766 #define NIV_ALLOWED_PRIORITIES(sc) ((sc)->devinfo.mf_info.niv_allowed_priorities)
 767
 768         uint8_t niv_default_cos;
 769 #define NIV_DEFAULT_COS(sc) ((sc)->devinfo.mf_info.niv_default_cos)
 770
 771         uint8_t niv_mba_enabled;
 772
 773         enum mf_cfg_afex_vlan_mode afex_vlan_mode;
 774 #define AFEX_VLAN_MODE(sc) ((sc)->devinfo.mf_info.afex_vlan_mode)
 775         int                        afex_def_vlan_tag;
 776         uint32_t                   pending_max;
 777
 778         uint16_t flags;
 779 #define MF_INFO_VALID_MAC       0x0001
 780
 781         uint16_t mf_ov;
 782         uint8_t mf_mode; /* Switch-Dependent or Switch-Independent */
 783 #define IS_MF(sc)                        \
 784         (IS_MULTI_VNIC(sc) &&                \
 785          ((sc)->devinfo.mf_info.mf_mode != 0))
 786 #define IS_MF_SD(sc)                                     \
 787         (IS_MULTI_VNIC(sc) &&                                \
 788          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD))
 789 #define IS_MF_SI(sc)                                     \
 790         (IS_MULTI_VNIC(sc) &&                                \
 791          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI))
 792 #define IS_MF_AFEX(sc)                              \
 793         (IS_MULTI_VNIC(sc) &&                           \
 794          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX))
 795 #define IS_MF_SD_MODE(sc)   IS_MF_SD(sc)
 796 #define IS_MF_SI_MODE(sc)   IS_MF_SI(sc)
 797 #define IS_MF_AFEX_MODE(sc) IS_MF_AFEX(sc)
 798
 799         uint32_t mf_protos_supported;
 800         #define MF_PROTO_SUPPORT_ETHERNET 0x1
 801         #define MF_PROTO_SUPPORT_ISCSI    0x2
 802         #define MF_PROTO_SUPPORT_FCOE     0x4
 803 }; /* struct bnx2x_mf_info */
 804
 805 /* Device information data structure. */
 806 struct bnx2x_devinfo {
 807         /* PCIe info */
 808         uint16_t vendor_id;
 809         uint16_t device_id;
 810         uint16_t subvendor_id;
 811         uint16_t subdevice_id;
 812
 813         /*
 814          * chip_id = 0b'CCCCCCCCCCCCCCCCRRRRMMMMMMMMBBBB'
 815          *   C = Chip Number   (bits 16-31)
 816          *   R = Chip Revision (bits 12-15)
 817          *   M = Chip Metal    (bits 4-11)
 818          *   B = Chip Bond ID  (bits 0-3)
 819          */
 820         uint32_t chip_id;
 821 #define CHIP_ID(sc)           ((sc)->devinfo.chip_id & 0xffff0000)
 822 #define CHIP_NUM(sc)          ((sc)->devinfo.chip_id >> 16)
 823 /* device ids */
 824 #define CHIP_NUM_57711        0x164f
 825 #define CHIP_NUM_57711E       0x1650
 826 #define CHIP_NUM_57712        0x1662
 827 #define CHIP_NUM_57712_MF     0x1663
 828 #define CHIP_NUM_57712_VF     0x166f
 829 #define CHIP_NUM_57800        0x168a
 830 #define CHIP_NUM_57800_MF     0x16a5
 831 #define CHIP_NUM_57800_VF     0x16a9
 832 #define CHIP_NUM_57810        0x168e
 833 #define CHIP_NUM_57810_MF     0x16ae
 834 #define CHIP_NUM_57810_VF     0x16af
 835 #define CHIP_NUM_57811        0x163d
 836 #define CHIP_NUM_57811_MF     0x163e
 837 #define CHIP_NUM_57811_VF     0x163f
 838 #define CHIP_NUM_57840_OBS    0x168d
 839 #define CHIP_NUM_57840_OBS_MF 0x16ab
 840 #define CHIP_NUM_57840_4_10   0x16a1
 841 #define CHIP_NUM_57840_2_20   0x16a2
 842 #define CHIP_NUM_57840_MF     0x16a4
 843 #define CHIP_NUM_57840_VF     0x16ad
 844
 845 #define CHIP_REV_SHIFT      12
 846 #define CHIP_REV_MASK       (0xF << CHIP_REV_SHIFT)
 847 #define CHIP_REV(sc)        ((sc)->devinfo.chip_id & CHIP_REV_MASK)
 848
 849 #define CHIP_REV_Ax         (0x0 << CHIP_REV_SHIFT)
 850 #define CHIP_REV_Bx         (0x1 << CHIP_REV_SHIFT)
 851 #define CHIP_REV_Cx         (0x2 << CHIP_REV_SHIFT)
 852
 853 #define CHIP_REV_IS_SLOW(sc)    \
 854         (CHIP_REV(sc) > 0x00005000)
 855 #define CHIP_REV_IS_FPGA(sc)                              \
 856         (CHIP_REV_IS_SLOW(sc) && (CHIP_REV(sc) & 0x00001000))
 857 #define CHIP_REV_IS_EMUL(sc)                               \
 858         (CHIP_REV_IS_SLOW(sc) && !(CHIP_REV(sc) & 0x00001000))
 859 #define CHIP_REV_IS_ASIC(sc) \
 860         (!CHIP_REV_IS_SLOW(sc))
 861
 862 #define CHIP_METAL(sc)      ((sc->devinfo.chip_id) & 0x00000ff0)
 863 #define CHIP_BOND_ID(sc)    ((sc->devinfo.chip_id) & 0x0000000f)
 864
 865 #define CHIP_IS_57711(sc)   (CHIP_NUM(sc) == CHIP_NUM_57711)
 866 #define CHIP_IS_57711E(sc)  (CHIP_NUM(sc) == CHIP_NUM_57711E)
 867 #define CHIP_IS_E1H(sc)     ((CHIP_IS_57711(sc)) || \
 868                              (CHIP_IS_57711E(sc)))
 869 #define CHIP_IS_E1x(sc)     CHIP_IS_E1H(sc)
 870
 871 #define CHIP_IS_57712(sc)    (CHIP_NUM(sc) == CHIP_NUM_57712)
 872 #define CHIP_IS_57712_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_MF)
 873 #define CHIP_IS_57712_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_VF)
 874 #define CHIP_IS_E2(sc)       (CHIP_IS_57712(sc) ||  \
 875                               CHIP_IS_57712_MF(sc))
 876
 877 #define CHIP_IS_57800(sc)    (CHIP_NUM(sc) == CHIP_NUM_57800)
 878 #define CHIP_IS_57800_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_MF)
 879 #define CHIP_IS_57800_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_VF)
 880 #define CHIP_IS_57810(sc)    (CHIP_NUM(sc) == CHIP_NUM_57810)
 881 #define CHIP_IS_57810_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_MF)
 882 #define CHIP_IS_57810_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_VF)
 883 #define CHIP_IS_57811(sc)    (CHIP_NUM(sc) == CHIP_NUM_57811)
 884 #define CHIP_IS_57811_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_MF)
 885 #define CHIP_IS_57811_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_VF)
 886 #define CHIP_IS_57840(sc)    ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS)  || \
 887                               (CHIP_NUM(sc) == CHIP_NUM_57840_4_10) || \
 888                               (CHIP_NUM(sc) == CHIP_NUM_57840_2_20))
 889 #define CHIP_IS_57840_MF(sc) ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS_MF) || \
 890                               (CHIP_NUM(sc) == CHIP_NUM_57840_MF))
 891 #define CHIP_IS_57840_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57840_VF)
 892
 893 #define CHIP_IS_E3(sc)      (CHIP_IS_57800(sc)    || \
 894                              CHIP_IS_57800_MF(sc) || \
 895                              CHIP_IS_57800_VF(sc) || \
 896                              CHIP_IS_57810(sc)    || \
 897                              CHIP_IS_57810_MF(sc) || \
 898                              CHIP_IS_57810_VF(sc) || \
 899                              CHIP_IS_57811(sc)    || \
 900                              CHIP_IS_57811_MF(sc) || \
 901                              CHIP_IS_57811_VF(sc) || \
 902                              CHIP_IS_57840(sc)    || \
 903                              CHIP_IS_57840_MF(sc) || \
 904                              CHIP_IS_57840_VF(sc))
 905 #define CHIP_IS_E3A0(sc)    (CHIP_IS_E3(sc) &&              \
 906                              (CHIP_REV(sc) == CHIP_REV_Ax))
 907 #define CHIP_IS_E3B0(sc)    (CHIP_IS_E3(sc) &&              \
 908                              (CHIP_REV(sc) == CHIP_REV_Bx))
 909
 910 #define USES_WARPCORE(sc)   (CHIP_IS_E3(sc))
 911 #define CHIP_IS_E2E3(sc)    (CHIP_IS_E2(sc) || \
 912                              CHIP_IS_E3(sc))
 913
 914 #define CHIP_IS_MF_CAP(sc)  (CHIP_IS_57711E(sc)  ||  \
 915                              CHIP_IS_57712_MF(sc) || \
 916                              CHIP_IS_E3(sc))
 917
 918 #define IS_VF(sc)           ((sc)->flags & BNX2X_IS_VF_FLAG)
 919 #define IS_PF(sc)           (!IS_VF(sc))
 920
 921 /*
 922  * This define is used in two main places:
 923  * 1. In the early stages of nic_load, to know if to configure Parser/Searcher
 924  * to nic-only mode or to offload mode. Offload mode is configured if either
 925  * the chip is E1x (where NIC_MODE register is not applicable), or if cnic
 926  * already registered for this port (which means that the user wants storage
 927  * services).
 928  * 2. During cnic-related load, to know if offload mode is already configured
 929  * in the HW or needs to be configrued. Since the transition from nic-mode to
 930  * offload-mode in HW causes traffic coruption, nic-mode is configured only
 931  * in ports on which storage services where never requested.
 932  */
 933 #define CONFIGURE_NIC_MODE(sc) (!CHIP_IS_E1x(sc) && !CNIC_ENABLED(sc))
 934
 935         uint8_t  chip_port_mode;
 936 #define CHIP_4_PORT_MODE        0x0
 937 #define CHIP_2_PORT_MODE        0x1
 938 #define CHIP_PORT_MODE_NONE     0x2
 939 #define CHIP_PORT_MODE(sc)      ((sc)->devinfo.chip_port_mode)
 940 #define CHIP_IS_MODE_4_PORT(sc) (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE)
 941
 942         uint8_t int_block;
 943 #define INT_BLOCK_HC            0
 944 #define INT_BLOCK_IGU           1
 945 #define INT_BLOCK_MODE_NORMAL   0
 946 #define INT_BLOCK_MODE_BW_COMP  2
 947 #define CHIP_INT_MODE_IS_NBC(sc)                          \
 948         (!CHIP_IS_E1x(sc) &&                                  \
 949          !((sc)->devinfo.int_block & INT_BLOCK_MODE_BW_COMP))
 950 #define CHIP_INT_MODE_IS_BC(sc) (!CHIP_INT_MODE_IS_NBC(sc))
 951
 952         uint32_t shmem_base;
 953         uint32_t shmem2_base;
 954         uint32_t bc_ver;
 955         char bc_ver_str[32];
 956         uint32_t mf_cfg_base; /* bootcode shmem address in BAR memory */
 957         struct bnx2x_mf_info mf_info;
 958
 959         uint32_t flash_size;
 960 #define NVRAM_1MB_SIZE      0x20000
 961 #define NVRAM_TIMEOUT_COUNT 30000
 962 #define NVRAM_PAGE_SIZE     256
 963
 964         /* PCIe capability information */
 965         uint32_t pcie_cap_flags;
 966 #define BNX2X_PM_CAPABLE_FLAG     0x00000001
 967 #define BNX2X_PCIE_CAPABLE_FLAG   0x00000002
 968 #define BNX2X_MSI_CAPABLE_FLAG    0x00000004
 969 #define BNX2X_MSIX_CAPABLE_FLAG   0x00000008
 970         uint16_t pcie_pm_cap_reg;
 971         uint16_t pcie_link_width;
 972         uint16_t pcie_link_speed;
 973         uint16_t pcie_msi_cap_reg;
 974         uint16_t pcie_msix_cap_reg;
 975
 976         /* device configuration read from bootcode shared memory */
 977         uint32_t hw_config;
 978         uint32_t hw_config2;
 979 }; /* struct bnx2x_devinfo */
 980
 981 struct bnx2x_sp_objs {
 982         struct ecore_vlan_mac_obj mac_obj; /* MACs object */
 983         struct ecore_queue_sp_obj q_obj; /* Queue State object */
 984 }; /* struct bnx2x_sp_objs */
 985
 986 /*
 987  * Data that will be used to create a link report message. We will keep the
 988  * data used for the last link report in order to prevent reporting the same
 989  * link parameters twice.
 990  */
 991 struct bnx2x_link_report_data {
 992         uint16_t      line_speed;        /* Effective line speed */
 993         unsigned long link_report_flags; /* BNX2X_LINK_REPORT_XXX flags */
 994 };
 995
 996 enum {
 997         BNX2X_LINK_REPORT_FULL_DUPLEX,
 998         BNX2X_LINK_REPORT_LINK_DOWN,
 999         BNX2X_LINK_REPORT_RX_FC_ON,
1000         BNX2X_LINK_REPORT_TX_FC_ON
1001 };
1002
1003 #define BNX2X_RX_CHAIN_PAGE_SZ    BNX2X_PAGE_SIZE
1004
1005 struct bnx2x_pci_cap {
1006         struct bnx2x_pci_cap *next;
1007         uint16_t id;
1008         uint16_t type;
1009         uint16_t addr;
1010 };
1011
1012 struct bnx2x_vfdb;
1013
1014 /* Top level device private data structure. */
1015 struct bnx2x_softc {
1016
1017         void            **rx_queues;
1018         void            **tx_queues;
1019         uint32_t        max_tx_queues;
1020         uint32_t        max_rx_queues;
1021         const struct rte_pci_device *pci_dev;
1022         uint32_t        pci_val;
1023         struct bnx2x_pci_cap *pci_caps;
1024 #define BNX2X_INTRS_POLL_PERIOD   1
1025
1026         void            *firmware;
1027         uint64_t        fw_len;
1028
1029         /* MAC address operations */
1030         struct bnx2x_mac_ops mac_ops;
1031
1032         /* structures for VF mbox/response/bulletin */
1033         struct bnx2x_vf_mbx_msg         *vf2pf_mbox;
1034         struct bnx2x_dma                 vf2pf_mbox_mapping;
1035         struct vf_acquire_resp_tlv       acquire_resp;
1036         struct bnx2x_vf_bulletin        *pf2vf_bulletin;
1037         struct bnx2x_dma                 pf2vf_bulletin_mapping;
1038         struct bnx2x_vf_bulletin         old_bulletin;
1039         rte_spinlock_t                   vf2pf_lock;
1040
1041         int             media;
1042
1043         int             state; /* device state */
1044 #define BNX2X_STATE_CLOSED                 0x0000
1045 #define BNX2X_STATE_OPENING_WAITING_LOAD   0x1000
1046 #define BNX2X_STATE_OPENING_WAITING_PORT   0x2000
1047 #define BNX2X_STATE_OPEN                   0x3000
1048 #define BNX2X_STATE_CLOSING_WAITING_HALT   0x4000
1049 #define BNX2X_STATE_CLOSING_WAITING_DELETE 0x5000
1050 #define BNX2X_STATE_CLOSING_WAITING_UNLOAD 0x6000
1051 #define BNX2X_STATE_DISABLED               0xD000
1052 #define BNX2X_STATE_DIAG                   0xE000
1053 #define BNX2X_STATE_ERROR                  0xF000
1054
1055         int flags;
1056 #define BNX2X_ONE_PORT_FLAG     0x1
1057 #define BNX2X_NO_FCOE_FLAG      0x2
1058 #define BNX2X_NO_WOL_FLAG       0x4
1059 #define BNX2X_NO_MCP_FLAG       0x8
1060 #define BNX2X_NO_ISCSI_OOO_FLAG 0x10
1061 #define BNX2X_NO_ISCSI_FLAG     0x20
1062 #define BNX2X_MF_FUNC_DIS       0x40
1063 #define BNX2X_TX_SWITCHING      0x80
1064 #define BNX2X_IS_VF_FLAG        0x100
1065
1066 #define BNX2X_ONE_PORT(sc)      (sc->flags & BNX2X_ONE_PORT_FLAG)
1067 #define BNX2X_NOFCOE(sc)        (sc->flags & BNX2X_NO_FCOE_FLAG)
1068 #define BNX2X_NOMCP(sc)         (sc->flags & BNX2X_NO_MCP_FLAG)
1069
1070 #define MAX_BARS 5
1071         struct bnx2x_bar bar[MAX_BARS]; /* map BARs 0, 2, 4 */
1072
1073         uint16_t doorbell_size;
1074
1075         /* periodic timer callout */
1076 #define PERIODIC_STOP 0
1077 #define PERIODIC_GO   1
1078         volatile unsigned long periodic_flags;
1079
1080         struct bnx2x_fastpath fp[MAX_RSS_CHAINS];
1081         struct bnx2x_sp_objs  sp_objs[MAX_RSS_CHAINS];
1082
1083         uint8_t  unit; /* driver instance number */
1084
1085         int pcie_bus;    /* PCIe bus number */
1086         int pcie_device; /* PCIe device/slot number */
1087         int pcie_func;   /* PCIe function number */
1088
1089         uint8_t pfunc_rel; /* function relative */
1090         uint8_t pfunc_abs; /* function absolute */
1091         uint8_t path_id;   /* function absolute */
1092 #define SC_PATH(sc)     (sc->path_id)
1093 #define SC_PORT(sc)     (sc->pfunc_rel & 1)
1094 #define SC_FUNC(sc)     (sc->pfunc_rel)
1095 #define SC_ABS_FUNC(sc) (sc->pfunc_abs)
1096 #define SC_VN(sc)       (sc->pfunc_rel >> 1)
1097 #define SC_L_ID(sc)     (SC_VN(sc) << 2)
1098 #define PORT_ID(sc)     SC_PORT(sc)
1099 #define PATH_ID(sc)     SC_PATH(sc)
1100 #define VNIC_ID(sc)     SC_VN(sc)
1101 #define FUNC_ID(sc)     SC_FUNC(sc)
1102 #define ABS_FUNC_ID(sc) SC_ABS_FUNC(sc)
1103 #define SC_FW_MB_IDX_VN(sc, vn)                                \
1104         (SC_PORT(sc) + (vn) *                                      \
1105          ((CHIP_IS_E1x(sc) || (CHIP_IS_MODE_4_PORT(sc))) ? 2 : 1))
1106 #define SC_FW_MB_IDX(sc) SC_FW_MB_IDX_VN(sc, SC_VN(sc))
1107
1108         int if_capen; /* enabled interface capabilities */
1109
1110         struct bnx2x_devinfo devinfo;
1111         char fw_ver_str[32];
1112         char mf_mode_str[32];
1113         char pci_link_str[32];
1114
1115         struct iro *iro_array;
1116
1117         int dmae_ready;
1118 #define DMAE_READY(sc) (sc->dmae_ready)
1119
1120         struct ecore_credit_pool_obj vlans_pool;
1121         struct ecore_credit_pool_obj macs_pool;
1122         struct ecore_rx_mode_obj     rx_mode_obj;
1123         struct ecore_mcast_obj       mcast_obj;
1124         struct ecore_rss_config_obj  rss_conf_obj;
1125         struct ecore_func_sp_obj     func_obj;
1126
1127         uint16_t fw_seq;
1128         uint16_t fw_drv_pulse_wr_seq;
1129         uint32_t func_stx;
1130
1131         struct elink_params         link_params;
1132         struct elink_vars           link_vars;
1133         uint32_t                    link_cnt;
1134         struct bnx2x_link_report_data last_reported_link;
1135         char mac_addr_str[32];
1136
1137         uint32_t tx_ring_size;
1138         uint32_t rx_ring_size;
1139         int wol;
1140
1141         int is_leader;
1142         int recovery_state;
1143 #define BNX2X_RECOVERY_DONE        1
1144 #define BNX2X_RECOVERY_INIT        2
1145 #define BNX2X_RECOVERY_WAIT        3
1146 #define BNX2X_RECOVERY_FAILED      4
1147 #define BNX2X_RECOVERY_NIC_LOADING 5
1148
1149         uint32_t rx_mode;
1150 #define BNX2X_RX_MODE_NONE             0
1151 #define BNX2X_RX_MODE_NORMAL           1
1152 #define BNX2X_RX_MODE_ALLMULTI         2
1153 #define BNX2X_RX_MODE_ALLMULTI_PROMISC 3
1154 #define BNX2X_RX_MODE_PROMISC          4
1155 #define BNX2X_MAX_MULTICAST            64
1156
1157         struct bnx2x_port port;
1158
1159         struct cmng_init cmng;
1160
1161         /* user configs */
1162         uint8_t  num_queues;
1163         int      hc_rx_ticks;
1164         int      hc_tx_ticks;
1165         uint32_t rx_budget;
1166         int      interrupt_mode;
1167 #define INTR_MODE_INTX 0
1168 #define INTR_MODE_MSI  1
1169 #define INTR_MODE_MSIX 2
1170 #define INTR_MODE_SINGLE_MSIX 3
1171         int      udp_rss;
1172
1173         uint8_t         igu_dsb_id;
1174         uint8_t         igu_base_sb;
1175         uint8_t         igu_sb_cnt;
1176         uint32_t        igu_base_addr;
1177         uint8_t         base_fw_ndsb;
1178 #define DEF_SB_IGU_ID 16
1179 #define DEF_SB_ID     HC_SP_SB_ID
1180
1181         /* default status block */
1182         struct bnx2x_dma              def_sb_dma;
1183         struct host_sp_status_block *def_sb;
1184         uint16_t                    def_idx;
1185         uint16_t                    def_att_idx;
1186         uint32_t                    attn_state;
1187         struct attn_route           attn_group[MAX_DYNAMIC_ATTN_GRPS];
1188
1189         /* general SP events - stats query, cfc delete, etc */
1190 #define HC_SP_INDEX_ETH_DEF_CONS         3
1191         /* EQ completions */
1192 #define HC_SP_INDEX_EQ_CONS              7
1193         /* FCoE L2 connection completions */
1194 #define HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS  6
1195 #define HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS  4
1196         /* iSCSI L2 */
1197 #define HC_SP_INDEX_ETH_ISCSI_CQ_CONS    5
1198 #define HC_SP_INDEX_ETH_ISCSI_RX_CQ_CONS 1
1199
1200         /* event queue */
1201         struct bnx2x_dma        eq_dma;
1202         union event_ring_elem *eq;
1203         uint16_t              eq_prod;
1204         uint16_t              eq_cons;
1205         uint16_t              *eq_cons_sb;
1206 #define NUM_EQ_PAGES     1 /* must be a power of 2 */
1207 #define EQ_DESC_CNT_PAGE (BNX2X_PAGE_SIZE / sizeof(union event_ring_elem))
1208 #define EQ_DESC_MAX_PAGE (EQ_DESC_CNT_PAGE - 1)
1209 #define NUM_EQ_DESC      (EQ_DESC_CNT_PAGE * NUM_EQ_PAGES)
1210 #define EQ_DESC_MASK     (NUM_EQ_DESC - 1)
1211 #define MAX_EQ_AVAIL     (EQ_DESC_MAX_PAGE * NUM_EQ_PAGES - 2)
1212         /* depends on EQ_DESC_CNT_PAGE being a power of 2 */
1213 #define NEXT_EQ_IDX(x)                                      \
1214         ((((x) & EQ_DESC_MAX_PAGE) == (EQ_DESC_MAX_PAGE - 1)) ? \
1215          ((x) + 2) : ((x) + 1))
1216         /* depends on the above and on NUM_EQ_PAGES being a power of 2 */
1217 #define EQ_DESC(x) ((x) & EQ_DESC_MASK)
1218
1219         /* slow path */
1220         struct bnx2x_dma      sp_dma;
1221         struct bnx2x_slowpath *sp;
1222         unsigned long       sp_state;
1223
1224         /* slow path queue */
1225         struct bnx2x_dma spq_dma;
1226         struct eth_spe *spq;
1227 #define SP_DESC_CNT     (BNX2X_PAGE_SIZE / sizeof(struct eth_spe))
1228 #define MAX_SP_DESC_CNT (SP_DESC_CNT - 1)
1229 #define MAX_SPQ_PENDING 8
1230
1231         uint16_t       spq_prod_idx;
1232         struct eth_spe *spq_prod_bd;
1233         struct eth_spe *spq_last_bd;
1234         uint16_t       *dsb_sp_prod;
1235
1236         volatile unsigned long eq_spq_left; /* COMMON_xxx ramrod credit */
1237         volatile unsigned long cq_spq_left; /* ETH_xxx ramrod credit */
1238
1239         /* fw decompression buffer */
1240         struct bnx2x_dma gz_buf_dma;
1241         void           *gz_buf;
1242         uint32_t       gz_outlen;
1243 #define GUNZIP_BUF(sc)    (sc->gz_buf)
1244 #define GUNZIP_OUTLEN(sc) (sc->gz_outlen)
1245 #define GUNZIP_PHYS(sc)   (phys_addr_t)(sc->gz_buf_dma.paddr)
1246 #define FW_BUF_SIZE       0x40000
1247
1248         struct raw_op *init_ops;
1249         uint16_t *init_ops_offsets; /* init block offsets inside init_ops */
1250         uint32_t *init_data;        /* data blob, 32 bit granularity */
1251         uint32_t       init_mode_flags;
1252 #define INIT_MODE_FLAGS(sc) (sc->init_mode_flags)
1253         /* PRAM blobs - raw data */
1254         const uint8_t *tsem_int_table_data;
1255         const uint8_t *tsem_pram_data;
1256         const uint8_t *usem_int_table_data;
1257         const uint8_t *usem_pram_data;
1258         const uint8_t *xsem_int_table_data;
1259         const uint8_t *xsem_pram_data;
1260         const uint8_t *csem_int_table_data;
1261         const uint8_t *csem_pram_data;
1262 #define INIT_OPS(sc)                 (sc->init_ops)
1263 #define INIT_OPS_OFFSETS(sc)         (sc->init_ops_offsets)
1264 #define INIT_DATA(sc)                (sc->init_data)
1265 #define INIT_TSEM_INT_TABLE_DATA(sc) (sc->tsem_int_table_data)
1266 #define INIT_TSEM_PRAM_DATA(sc)      (sc->tsem_pram_data)
1267 #define INIT_USEM_INT_TABLE_DATA(sc) (sc->usem_int_table_data)
1268 #define INIT_USEM_PRAM_DATA(sc)      (sc->usem_pram_data)
1269 #define INIT_XSEM_INT_TABLE_DATA(sc) (sc->xsem_int_table_data)
1270 #define INIT_XSEM_PRAM_DATA(sc)      (sc->xsem_pram_data)
1271 #define INIT_CSEM_INT_TABLE_DATA(sc) (sc->csem_int_table_data)
1272 #define INIT_CSEM_PRAM_DATA(sc)      (sc->csem_pram_data)
1273
1274 #define PHY_FW_VER_LEN                  20
1275         char                    fw_ver[32];
1276
1277         /* ILT
1278          * For max 196 cids (64*3 + non-eth), 32KB ILT page size and 1KB
1279          * context size we need 8 ILT entries.
1280          */
1281 #define ILT_MAX_L2_LINES 8
1282         struct hw_context context[ILT_MAX_L2_LINES];
1283         struct ecore_ilt *ilt;
1284 #define ILT_MAX_LINES 256
1285
1286         /* max supported number of RSS queues: IGU SBs minus one for CNIC */
1287 #define BNX2X_MAX_RSS_COUNT(sc) ((sc)->igu_sb_cnt - CNIC_SUPPORT(sc))
1288         /* max CID count: Max RSS * Max_Tx_Multi_Cos + FCoE + iSCSI */
1289 #define BNX2X_L2_MAX_CID(sc)                                              \
1290         (BNX2X_MAX_RSS_COUNT(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1291 #define BNX2X_L2_CID_COUNT(sc)                                             \
1292         (BNX2X_NUM_ETH_QUEUES(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1293 #define L2_ILT_LINES(sc)                                \
1294         (DIV_ROUND_UP(BNX2X_L2_CID_COUNT(sc), ILT_PAGE_CIDS))
1295
1296         int qm_cid_count;
1297
1298         uint8_t dropless_fc;
1299
1300         /* total number of FW statistics requests */
1301         uint8_t fw_stats_num;
1302         /*
1303          * This is a memory buffer that will contain both statistics ramrod
1304          * request and data.
1305          */
1306         struct bnx2x_dma fw_stats_dma;
1307         /*
1308          * FW statistics request shortcut (points at the beginning of fw_stats
1309          * buffer).
1310          */
1311         int                     fw_stats_req_size;
1312         struct bnx2x_fw_stats_req *fw_stats_req;
1313         phys_addr_t              fw_stats_req_mapping;
1314         /*
1315          * FW statistics data shortcut (points at the beginning of fw_stats
1316          * buffer + fw_stats_req_size).
1317          */
1318         int                      fw_stats_data_size;
1319         struct bnx2x_fw_stats_data *fw_stats_data;
1320         phys_addr_t               fw_stats_data_mapping;
1321
1322         /* tracking a pending STAT_QUERY ramrod */
1323         uint16_t stats_pending;
1324         /* number of completed statistics ramrods */
1325         uint16_t stats_comp;
1326         uint16_t stats_counter;
1327         uint8_t  stats_init;
1328         int      stats_state;
1329
1330         struct bnx2x_eth_stats         eth_stats;
1331         struct host_func_stats       func_stats;
1332         struct bnx2x_eth_stats_old     eth_stats_old;
1333         struct bnx2x_net_stats_old     net_stats_old;
1334         struct bnx2x_fw_port_stats_old fw_stats_old;
1335
1336         struct dmae_command stats_dmae; /* used by dmae command loader */
1337         int                 executer_idx;
1338
1339         int mtu;
1340
1341         /* DCB support on/off */
1342         int dcb_state;
1343 #define BNX2X_DCB_STATE_OFF 0
1344 #define BNX2X_DCB_STATE_ON  1
1345         /* DCBX engine mode */
1346         int dcbx_enabled;
1347 #define BNX2X_DCBX_ENABLED_OFF        0
1348 #define BNX2X_DCBX_ENABLED_ON_NEG_OFF 1
1349 #define BNX2X_DCBX_ENABLED_ON_NEG_ON  2
1350 #define BNX2X_DCBX_ENABLED_INVALID    -1
1351
1352         uint8_t cnic_support;
1353         uint8_t cnic_enabled;
1354         uint8_t cnic_loaded;
1355 #define CNIC_SUPPORT(sc) 0 /* ((sc)->cnic_support) */
1356 #define CNIC_ENABLED(sc) 0 /* ((sc)->cnic_enabled) */
1357 #define CNIC_LOADED(sc)  0 /* ((sc)->cnic_loaded) */
1358
1359         /* multiple tx classes of service */
1360         uint8_t max_cos;
1361 #define BNX2X_MAX_PRIORITY 8
1362         /* priority to cos mapping */
1363         uint8_t prio_to_cos[BNX2X_MAX_PRIORITY];
1364
1365         int panic;
1366 }; /* struct bnx2x_softc */
1367
1368 /* IOCTL sub-commands for edebug and firmware upgrade */
1369 #define BNX2X_IOC_RD_NVRAM        1
1370 #define BNX2X_IOC_WR_NVRAM        2
1371 #define BNX2X_IOC_STATS_SHOW_NUM  3
1372 #define BNX2X_IOC_STATS_SHOW_STR  4
1373 #define BNX2X_IOC_STATS_SHOW_CNT  5
1374
1375 struct bnx2x_nvram_data {
1376     uint32_t op; /* ioctl sub-command */
1377     uint32_t offset;
1378     uint32_t len;
1379     uint32_t value[1]; /* variable */
1380 };
1381
1382 union bnx2x_stats_show_data {
1383     uint32_t op; /* ioctl sub-command */
1384
1385     struct {
1386         uint32_t num; /* return number of stats */
1387         uint32_t len; /* length of each string item */
1388     } desc;
1389
1390     /* variable length... */
1391     char str[1]; /* holds names of desc.num stats, each desc.len in length */
1392
1393     /* variable length... */
1394     uint64_t stats[1]; /* holds all stats */
1395 };
1396
1397 /* function init flags */
1398 #define FUNC_FLG_RSS     0x0001
1399 #define FUNC_FLG_STATS   0x0002
1400 /* FUNC_FLG_UNMATCHED       0x0004 */
1401 #define FUNC_FLG_SPQ     0x0010
1402 #define FUNC_FLG_LEADING 0x0020 /* PF only */
1403
1404 struct bnx2x_func_init_params {
1405     phys_addr_t fw_stat_map; /* (dma) valid if FUNC_FLG_STATS */
1406     phys_addr_t spq_map;     /* (dma) valid if FUNC_FLG_SPQ */
1407     uint16_t   func_flgs;
1408     uint16_t   func_id;     /* abs function id */
1409     uint16_t   pf_id;
1410     uint16_t   spq_prod;    /* valid if FUNC_FLG_SPQ */
1411 };
1412
1413 /* memory resources reside at BARs 0, 2, 4 */
1414 /* Run `pciconf -lb` to see mappings */
1415 #define BAR0 0
1416 #define BAR1 2
1417 #define BAR2 4
1418
1419 static inline void
1420 bnx2x_reg_write8(struct bnx2x_softc *sc, size_t offset, uint8_t val)
1421 {
1422         PMD_DEBUG_PERIODIC_LOG(DEBUG, "offset=0x%08lx val=0x%02x",
1423                                (unsigned long)offset, val);
1424         rte_write8(val, ((uint8_t *)sc->bar[BAR0].base_addr + offset));
1425 }
1426
1427 static inline void
1428 bnx2x_reg_write16(struct bnx2x_softc *sc, size_t offset, uint16_t val)
1429 {
1430 #ifdef RTE_LIBRTE_BNX2X_DEBUG_PERIODIC
1431         if ((offset % 2) != 0)
1432                 PMD_DRV_LOG(NOTICE, "Unaligned 16-bit write to 0x%08lx",
1433                             (unsigned long)offset);
1434 #endif
1435         PMD_DEBUG_PERIODIC_LOG(DEBUG, "offset=0x%08lx val=0x%04x",
1436                                (unsigned long)offset, val);
1437         rte_write16(val, ((uint8_t *)sc->bar[BAR0].base_addr + offset));
1438
1439 }
1440
1441 static inline void
1442 bnx2x_reg_write32(struct bnx2x_softc *sc, size_t offset, uint32_t val)
1443 {
1444 #ifdef RTE_LIBRTE_BNX2X_DEBUG_PERIODIC
1445         if ((offset % 4) != 0)
1446                 PMD_DRV_LOG(NOTICE, "Unaligned 32-bit write to 0x%08lx",
1447                             (unsigned long)offset);
1448 #endif
1449
1450         PMD_DEBUG_PERIODIC_LOG(DEBUG, "offset=0x%08lx val=0x%08x",
1451                                (unsigned long)offset, val);
1452         rte_write32(val, ((uint8_t *)sc->bar[BAR0].base_addr + offset));
1453 }
1454
1455 static inline uint8_t
1456 bnx2x_reg_read8(struct bnx2x_softc *sc, size_t offset)
1457 {
1458         uint8_t val;
1459
1460         val = rte_read8((uint8_t *)sc->bar[BAR0].base_addr + offset);
1461         PMD_DEBUG_PERIODIC_LOG(DEBUG, "offset=0x%08lx val=0x%02x",
1462                                (unsigned long)offset, val);
1463
1464         return val;
1465 }
1466
1467 static inline uint16_t
1468 bnx2x_reg_read16(struct bnx2x_softc *sc, size_t offset)
1469 {
1470         uint16_t val;
1471
1472 #ifdef RTE_LIBRTE_BNX2X_DEBUG_PERIODIC
1473         if ((offset % 2) != 0)
1474                 PMD_DRV_LOG(NOTICE, "Unaligned 16-bit read from 0x%08lx",
1475                             (unsigned long)offset);
1476 #endif
1477
1478         val = rte_read16(((uint8_t *)sc->bar[BAR0].base_addr + offset));
1479         PMD_DEBUG_PERIODIC_LOG(DEBUG, "offset=0x%08lx val=0x%08x",
1480                                (unsigned long)offset, val);
1481
1482         return val;
1483 }
1484
1485 static inline uint32_t
1486 bnx2x_reg_read32(struct bnx2x_softc *sc, size_t offset)
1487 {
1488         uint32_t val;
1489
1490 #ifdef RTE_LIBRTE_BNX2X_DEBUG_PERIODIC
1491         if ((offset % 4) != 0)
1492                 PMD_DRV_LOG(NOTICE, "Unaligned 32-bit read from 0x%08lx",
1493                             (unsigned long)offset);
1494 #endif
1495
1496         val = rte_read32(((uint8_t *)sc->bar[BAR0].base_addr + offset));
1497         PMD_DEBUG_PERIODIC_LOG(DEBUG, "offset=0x%08lx val=0x%08x",
1498                                (unsigned long)offset, val);
1499
1500         return val;
1501 }
1502
1503 #define REG_ADDR(sc, offset) (((uint64_t)sc->bar[BAR0].base_addr) + (offset))
1504
1505 #define REG_RD8(sc, offset)  bnx2x_reg_read8(sc, (offset))
1506 #define REG_RD16(sc, offset) bnx2x_reg_read16(sc, (offset))
1507 #define REG_RD32(sc, offset) bnx2x_reg_read32(sc, (offset))
1508
1509 #define REG_WR8(sc, offset, val)  bnx2x_reg_write8(sc, (offset), val)
1510 #define REG_WR16(sc, offset, val) bnx2x_reg_write16(sc, (offset), val)
1511 #define REG_WR32(sc, offset, val) bnx2x_reg_write32(sc, (offset), val)
1512
1513 #define REG_RD(sc, offset)      REG_RD32(sc, offset)
1514 #define REG_WR(sc, offset, val) REG_WR32(sc, offset, val)
1515
1516 #define BNX2X_SP(sc, var) (&(sc)->sp->var)
1517 #define BNX2X_SP_MAPPING(sc, var) \
1518     (sc->sp_dma.paddr + offsetof(struct bnx2x_slowpath, var))
1519
1520 #define BNX2X_FP(sc, nr, var) ((sc)->fp[(nr)].var)
1521 #define BNX2X_SP_OBJ(sc, fp) ((sc)->sp_objs[(fp)->index])
1522
1523 #define bnx2x_fp(sc, nr, var)   ((sc)->fp[nr].var)
1524
1525 #define REG_RD_DMAE(sc, offset, valp, len32)               \
1526     do {                                                   \
1527         (void)bnx2x_read_dmae(sc, offset, len32);                  \
1528         rte_memcpy(valp, BNX2X_SP(sc, wb_data[0]), (len32) * 4); \
1529     } while (0)
1530
1531 #define REG_WR_DMAE(sc, offset, valp, len32)                            \
1532     do {                                                                \
1533         rte_memcpy(BNX2X_SP(sc, wb_data[0]), valp, (len32) * 4);              \
1534         (void)bnx2x_write_dmae(sc, BNX2X_SP_MAPPING(sc, wb_data), offset, len32); \
1535     } while (0)
1536
1537 #define REG_WR_DMAE_LEN(sc, offset, valp, len32) \
1538     REG_WR_DMAE(sc, offset, valp, len32)
1539
1540 #define REG_RD_DMAE_LEN(sc, offset, valp, len32) \
1541     REG_RD_DMAE(sc, offset, valp, len32)
1542
1543 #define VIRT_WR_DMAE_LEN(sc, data, addr, len32, le32_swap)         \
1544     do {                                                           \
1545         /* if (le32_swap) {                                     */ \
1546         /*    PMD_PWARN_LOG(sc, "VIRT_WR_DMAE_LEN with le32_swap=1"); */ \
1547         /* }                                                    */ \
1548         rte_memcpy(GUNZIP_BUF(sc), data, len32 * 4);                   \
1549         ecore_write_big_buf_wb(sc, addr, len32);                   \
1550     } while (0)
1551
1552 #define BNX2X_DB_MIN_SHIFT 3   /* 8 bytes */
1553 #define BNX2X_DB_SHIFT     7   /* 128 bytes */
1554 #if (BNX2X_DB_SHIFT < BNX2X_DB_MIN_SHIFT)
1555 #error "Minimum DB doorbell stride is 8"
1556 #endif
1557 #define DPM_TRIGGER_TYPE 0x40
1558
1559 /* Doorbell macro */
1560 #define BNX2X_DB_WRITE(db_bar, val) rte_write32_relaxed((val), (db_bar))
1561
1562 #define BNX2X_DB_READ(db_bar) rte_read32_relaxed(db_bar)
1563
1564 #define DOORBELL_ADDR(sc, offset) \
1565         (volatile uint32_t *)(((char *)(sc)->bar[BAR1].base_addr + (offset)))
1566
1567 #define DOORBELL(sc, cid, val) \
1568         if (IS_PF(sc)) \
1569         BNX2X_DB_WRITE((DOORBELL_ADDR(sc, sc->doorbell_size * (cid) + DPM_TRIGGER_TYPE)), (val)); \
1570         else \
1571         BNX2X_DB_WRITE((DOORBELL_ADDR(sc, sc->doorbell_size * (cid))), (val)) \
1572
1573 #define SHMEM_ADDR(sc, field)                                       \
1574     (sc->devinfo.shmem_base + offsetof(struct shmem_region, field))
1575 #define SHMEM_RD(sc, field)      REG_RD(sc, SHMEM_ADDR(sc, field))
1576 #define SHMEM_RD16(sc, field)    REG_RD16(sc, SHMEM_ADDR(sc, field))
1577 #define SHMEM_WR(sc, field, val) REG_WR(sc, SHMEM_ADDR(sc, field), val)
1578
1579 #define SHMEM2_ADDR(sc, field)                                        \
1580     (sc->devinfo.shmem2_base + offsetof(struct shmem2_region, field))
1581 #define SHMEM2_HAS(sc, field)                                            \
1582     (sc->devinfo.shmem2_base && (REG_RD(sc, SHMEM2_ADDR(sc, size)) >     \
1583                                  offsetof(struct shmem2_region, field)))
1584 #define SHMEM2_RD(sc, field)      REG_RD(sc, SHMEM2_ADDR(sc, field))
1585 #define SHMEM2_WR(sc, field, val) REG_WR(sc, SHMEM2_ADDR(sc, field), val)
1586
1587 #define MFCFG_ADDR(sc, field)                                  \
1588     (sc->devinfo.mf_cfg_base + offsetof(struct mf_cfg, field))
1589 #define MFCFG_RD(sc, field)      REG_RD(sc, MFCFG_ADDR(sc, field))
1590 #define MFCFG_RD16(sc, field)    REG_RD16(sc, MFCFG_ADDR(sc, field))
1591 #define MFCFG_WR(sc, field, val) REG_WR(sc, MFCFG_ADDR(sc, field), val)
1592
1593 /* DMAE command defines */
1594
1595 #define DMAE_TIMEOUT      -1
1596 #define DMAE_PCI_ERROR    -2 /* E2 and onward */
1597 #define DMAE_NOT_RDY      -3
1598 #define DMAE_PCI_ERR_FLAG 0x80000000
1599
1600 #define DMAE_SRC_PCI      0
1601 #define DMAE_SRC_GRC      1
1602
1603 #define DMAE_DST_NONE     0
1604 #define DMAE_DST_PCI      1
1605 #define DMAE_DST_GRC      2
1606
1607 #define DMAE_COMP_PCI     0
1608 #define DMAE_COMP_GRC     1
1609
1610 #define DMAE_COMP_REGULAR 0
1611 #define DMAE_COM_SET_ERR  1
1612
1613 #define DMAE_CMD_SRC_PCI (DMAE_SRC_PCI << DMAE_COMMAND_SRC_SHIFT)
1614 #define DMAE_CMD_SRC_GRC (DMAE_SRC_GRC << DMAE_COMMAND_SRC_SHIFT)
1615 #define DMAE_CMD_DST_PCI (DMAE_DST_PCI << DMAE_COMMAND_DST_SHIFT)
1616 #define DMAE_CMD_DST_GRC (DMAE_DST_GRC << DMAE_COMMAND_DST_SHIFT)
1617
1618 #define DMAE_CMD_C_DST_PCI (DMAE_COMP_PCI << DMAE_COMMAND_C_DST_SHIFT)
1619 #define DMAE_CMD_C_DST_GRC (DMAE_COMP_GRC << DMAE_COMMAND_C_DST_SHIFT)
1620
1621 #define DMAE_CMD_ENDIANITY_NO_SWAP   (0 << DMAE_COMMAND_ENDIANITY_SHIFT)
1622 #define DMAE_CMD_ENDIANITY_B_SWAP    (1 << DMAE_COMMAND_ENDIANITY_SHIFT)
1623 #define DMAE_CMD_ENDIANITY_DW_SWAP   (2 << DMAE_COMMAND_ENDIANITY_SHIFT)
1624 #define DMAE_CMD_ENDIANITY_B_DW_SWAP (3 << DMAE_COMMAND_ENDIANITY_SHIFT)
1625
1626 #define DMAE_CMD_PORT_0 0
1627 #define DMAE_CMD_PORT_1 DMAE_COMMAND_PORT
1628
1629 #define DMAE_SRC_PF 0
1630 #define DMAE_SRC_VF 1
1631
1632 #define DMAE_DST_PF 0
1633 #define DMAE_DST_VF 1
1634
1635 #define DMAE_C_SRC 0
1636 #define DMAE_C_DST 1
1637
1638 #define DMAE_LEN32_RD_MAX     0x80
1639 #define DMAE_LEN32_WR_MAX(sc) 0x2000
1640
1641 #define DMAE_COMP_VAL 0x60d0d0ae /* E2 and beyond, upper bit indicates error */
1642
1643 #define MAX_DMAE_C_PER_PORT 8
1644 #define INIT_DMAE_C(sc)     ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + SC_VN(sc))
1645 #define PMF_DMAE_C(sc)      ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + E1HVN_MAX)
1646
1647 static const uint32_t dmae_reg_go_c[] = {
1648     DMAE_REG_GO_C0,  DMAE_REG_GO_C1,  DMAE_REG_GO_C2,  DMAE_REG_GO_C3,
1649     DMAE_REG_GO_C4,  DMAE_REG_GO_C5,  DMAE_REG_GO_C6,  DMAE_REG_GO_C7,
1650     DMAE_REG_GO_C8,  DMAE_REG_GO_C9,  DMAE_REG_GO_C10, DMAE_REG_GO_C11,
1651     DMAE_REG_GO_C12, DMAE_REG_GO_C13, DMAE_REG_GO_C14, DMAE_REG_GO_C15
1652 };
1653
1654 #define ATTN_NIG_FOR_FUNC     (1L << 8)
1655 #define ATTN_SW_TIMER_4_FUNC  (1L << 9)
1656 #define GPIO_2_FUNC           (1L << 10)
1657 #define GPIO_3_FUNC           (1L << 11)
1658 #define GPIO_4_FUNC           (1L << 12)
1659 #define ATTN_GENERAL_ATTN_1   (1L << 13)
1660 #define ATTN_GENERAL_ATTN_2   (1L << 14)
1661 #define ATTN_GENERAL_ATTN_3   (1L << 15)
1662 #define ATTN_GENERAL_ATTN_4   (1L << 13)
1663 #define ATTN_GENERAL_ATTN_5   (1L << 14)
1664 #define ATTN_GENERAL_ATTN_6   (1L << 15)
1665 #define ATTN_HARD_WIRED_MASK  0xff00
1666 #define ATTENTION_ID          4
1667
1668 #define AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR \
1669     AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR
1670
1671 #define MAX_IGU_ATTN_ACK_TO 100
1672
1673 #define STORM_ASSERT_ARRAY_SIZE 50
1674
1675 #define BNX2X_PMF_LINK_ASSERT(sc) \
1676     GENERAL_ATTEN_OFFSET(LINK_SYNC_ATTENTION_BIT_FUNC_0 + SC_FUNC(sc))
1677
1678 #define BNX2X_MC_ASSERT_BITS \
1679     (GENERAL_ATTEN_OFFSET(TSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1680      GENERAL_ATTEN_OFFSET(USTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1681      GENERAL_ATTEN_OFFSET(CSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1682      GENERAL_ATTEN_OFFSET(XSTORM_FATAL_ASSERT_ATTENTION_BIT))
1683
1684 #define BNX2X_MCP_ASSERT \
1685     GENERAL_ATTEN_OFFSET(MCP_FATAL_ASSERT_ATTENTION_BIT)
1686
1687 #define BNX2X_GRC_TIMEOUT GENERAL_ATTEN_OFFSET(LATCHED_ATTN_TIMEOUT_GRC)
1688 #define BNX2X_GRC_RSV     (GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCR) | \
1689                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCT) | \
1690                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCN) | \
1691                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCU) | \
1692                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCP) | \
1693                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RSVD_GRC))
1694
1695 #define MULTI_MASK 0x7f
1696
1697 #define PFS_PER_PORT(sc)                               \
1698     ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4)
1699 #define SC_MAX_VN_NUM(sc) PFS_PER_PORT(sc)
1700
1701 #define FIRST_ABS_FUNC_IN_PORT(sc)                    \
1702     ((CHIP_PORT_MODE(sc) == CHIP_PORT_MODE_NONE) ?    \
1703      PORT_ID(sc) : (PATH_ID(sc) + (2 * PORT_ID(sc))))
1704
1705 #define FOREACH_ABS_FUNC_IN_PORT(sc, i)            \
1706     for ((i) = FIRST_ABS_FUNC_IN_PORT(sc);         \
1707          (i) < MAX_FUNC_NUM;                       \
1708          (i) += (MAX_FUNC_NUM / PFS_PER_PORT(sc)))
1709
1710 #define BNX2X_SWCID_SHIFT 17
1711 #define BNX2X_SWCID_MASK  ((0x1 << BNX2X_SWCID_SHIFT) - 1)
1712
1713 #define SW_CID(x)  (le32toh(x) & BNX2X_SWCID_MASK)
1714 #define CQE_CMD(x) (le32toh(x) >> COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT)
1715
1716 #define CQE_TYPE(cqe_fp_flags)   ((cqe_fp_flags) & ETH_FAST_PATH_RX_CQE_TYPE)
1717 #define CQE_TYPE_START(cqe_type) ((cqe_type) == RX_ETH_CQE_TYPE_ETH_START_AGG)
1718 #define CQE_TYPE_STOP(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_STOP_AGG)
1719 #define CQE_TYPE_SLOW(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_RAMROD)
1720 #define CQE_TYPE_FAST(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_FASTPATH)
1721
1722 /* must be used on a CID before placing it on a HW ring */
1723 #define HW_CID(sc, x) \
1724     ((SC_PORT(sc) << 23) | (SC_VN(sc) << BNX2X_SWCID_SHIFT) | (x))
1725
1726 #define SPEED_10    10
1727 #define SPEED_100   100
1728 #define SPEED_1000  1000
1729 #define SPEED_2500  2500
1730 #define SPEED_10000 10000
1731
1732 #define PCI_PM_D0    1
1733 #define PCI_PM_D3hot 2
1734
1735 int  bnx2x_test_bit(int nr, volatile unsigned long * addr);
1736 void bnx2x_set_bit(unsigned int nr, volatile unsigned long * addr);
1737 void bnx2x_clear_bit(int nr, volatile unsigned long * addr);
1738 int  bnx2x_test_and_clear_bit(int nr, volatile unsigned long * addr);
1739 int  bnx2x_cmpxchg(volatile int *addr, int old, int new);
1740
1741 int bnx2x_dma_alloc(struct bnx2x_softc *sc, size_t size,
1742                 struct bnx2x_dma *dma, const char *msg, uint32_t align);
1743
1744 uint32_t bnx2x_dmae_opcode_add_comp(uint32_t opcode, uint8_t comp_type);
1745 uint32_t bnx2x_dmae_opcode_clr_src_reset(uint32_t opcode);
1746 uint32_t bnx2x_dmae_opcode(struct bnx2x_softc *sc, uint8_t src_type,
1747                          uint8_t dst_type, uint8_t with_comp,
1748                          uint8_t comp_type);
1749 void bnx2x_post_dmae(struct bnx2x_softc *sc, struct dmae_command *dmae, int idx);
1750 void bnx2x_read_dmae(struct bnx2x_softc *sc, uint32_t src_addr, uint32_t len32);
1751 void bnx2x_write_dmae(struct bnx2x_softc *sc, phys_addr_t dma_addr,
1752                     uint32_t dst_addr, uint32_t len32);
1753 void bnx2x_set_ctx_validation(struct bnx2x_softc *sc, struct eth_context *cxt,
1754                             uint32_t cid);
1755 void bnx2x_update_coalesce_sb_index(struct bnx2x_softc *sc, uint8_t fw_sb_id,
1756                                   uint8_t sb_index, uint8_t disable,
1757                                   uint16_t usec);
1758
1759 int bnx2x_sp_post(struct bnx2x_softc *sc, int command, int cid,
1760                 uint32_t data_hi, uint32_t data_lo, int cmd_type);
1761
1762 void ecore_init_e1h_firmware(struct bnx2x_softc *sc);
1763 void ecore_init_e2_firmware(struct bnx2x_softc *sc);
1764
1765 void ecore_storm_memset_struct(struct bnx2x_softc *sc, uint32_t addr,
1766                                size_t size, uint32_t *data);
1767
1768 #define CATC_TRIGGER(sc, data) REG_WR((sc), 0x2000, (data));
1769 #define CATC_TRIGGER_START(sc) CATC_TRIGGER((sc), 0xcafecafe)
1770
1771 #define BNX2X_MAC_FMT           "%pM"
1772 #define BNX2X_MAC_PRN_LIST(mac) (mac)
1773
1774 /***********/
1775 /* INLINES */
1776 /***********/
1777
1778 static inline uint32_t
1779 reg_poll(struct bnx2x_softc *sc, uint32_t reg, uint32_t expected, int ms, int wait)
1780 {
1781     uint32_t val;
1782     do {
1783         val = REG_RD(sc, reg);
1784         if (val == expected) {
1785             break;
1786         }
1787         ms -= wait;
1788         DELAY(wait * 1000);
1789     } while (ms > 0);
1790
1791     return val;
1792 }
1793
1794 static inline void
1795 bnx2x_update_fp_sb_idx(struct bnx2x_fastpath *fp)
1796 {
1797         mb(); /* status block is written to by the chip */
1798         fp->fp_hc_idx = fp->sb_running_index[SM_RX_ID];
1799 }
1800
1801 static inline void
1802 bnx2x_igu_ack_sb_gen(struct bnx2x_softc *sc, uint8_t segment,
1803         uint16_t index, uint8_t op, uint8_t update, uint32_t igu_addr)
1804 {
1805         struct igu_regular cmd_data = {0};
1806
1807         cmd_data.sb_id_and_flags =
1808                 ((index << IGU_REGULAR_SB_INDEX_SHIFT) |
1809                  (segment << IGU_REGULAR_SEGMENT_ACCESS_SHIFT) |
1810                  (update << IGU_REGULAR_BUPDATE_SHIFT) |
1811                  (op << IGU_REGULAR_ENABLE_INT_SHIFT));
1812
1813         REG_WR(sc, igu_addr, cmd_data.sb_id_and_flags);
1814
1815         /* Make sure that ACK is written */
1816         mb();
1817 }
1818
1819 static inline void
1820 bnx2x_hc_ack_sb(struct bnx2x_softc *sc, uint8_t sb_id, uint8_t storm,
1821                 uint16_t index, uint8_t op, uint8_t update)
1822 {
1823         uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc) * 32 +
1824                         COMMAND_REG_INT_ACK);
1825         union igu_ack_register igu_ack;
1826
1827         igu_ack.sb.status_block_index = index;
1828         igu_ack.sb.sb_id_and_flags =
1829                 ((sb_id << IGU_ACK_REGISTER_STATUS_BLOCK_ID_SHIFT) |
1830                  (storm << IGU_ACK_REGISTER_STORM_ID_SHIFT) |
1831                  (update << IGU_ACK_REGISTER_UPDATE_INDEX_SHIFT) |
1832                  (op << IGU_ACK_REGISTER_INTERRUPT_MODE_SHIFT));
1833
1834         REG_WR(sc, hc_addr, igu_ack.raw_data);
1835
1836         /* Make sure that ACK is written */
1837         mb();
1838 }
1839
1840 static inline uint32_t
1841 bnx2x_hc_ack_int(struct bnx2x_softc *sc)
1842 {
1843         uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc) * 32 +
1844                         COMMAND_REG_SIMD_MASK);
1845         uint32_t result = REG_RD(sc, hc_addr);
1846
1847         mb();
1848         return result;
1849 }
1850
1851 static inline uint32_t
1852 bnx2x_igu_ack_int(struct bnx2x_softc *sc)
1853 {
1854         uint32_t igu_addr = (BAR_IGU_INTMEM + IGU_REG_SISR_MDPC_WMASK_LSB_UPPER * 8);
1855         uint32_t result = REG_RD(sc, igu_addr);
1856
1857         /* PMD_PDEBUG_LOG(sc, DBG_INTR, "read 0x%08x from IGU addr 0x%x",
1858                         result, igu_addr); */
1859
1860         mb();
1861         return result;
1862 }
1863
1864 static inline uint32_t
1865 bnx2x_ack_int(struct bnx2x_softc *sc)
1866 {
1867         mb();
1868         if (sc->devinfo.int_block == INT_BLOCK_HC) {
1869                 return bnx2x_hc_ack_int(sc);
1870         } else {
1871                 return bnx2x_igu_ack_int(sc);
1872         }
1873 }
1874
1875 static inline int
1876 func_by_vn(struct bnx2x_softc *sc, int vn)
1877 {
1878     return 2 * vn + SC_PORT(sc);
1879 }
1880
1881 /*
1882  * send notification to other functions.
1883  */
1884 static inline void
1885 bnx2x_link_sync_notify(struct bnx2x_softc *sc)
1886 {
1887         int func, vn;
1888
1889         /* Set the attention towards other drivers on the same port */
1890         for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
1891                 if (vn == SC_VN(sc))
1892                         continue;
1893
1894                 func = func_by_vn(sc, vn);
1895                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_0 +
1896                                 (LINK_SYNC_ATTENTION_BIT_FUNC_0 + func) * 4, 1);
1897         }
1898 }
1899
1900 /*
1901  * Statistics ID are global per chip/path, while Client IDs for E1x
1902  * are per port.
1903  */
1904 static inline uint8_t
1905 bnx2x_stats_id(struct bnx2x_fastpath *fp)
1906 {
1907     struct bnx2x_softc *sc = fp->sc;
1908
1909     if (!CHIP_IS_E1x(sc)) {
1910         return fp->cl_id;
1911     }
1912
1913     return fp->cl_id + SC_PORT(sc) * FP_SB_MAX_E1x;
1914 }
1915
1916 int bnx2x_init(struct bnx2x_softc *sc);
1917 void bnx2x_load_firmware(struct bnx2x_softc *sc);
1918 int bnx2x_attach(struct bnx2x_softc *sc);
1919 int bnx2x_nic_unload(struct bnx2x_softc *sc, uint32_t unload_mode, uint8_t keep_link);
1920 int bnx2x_alloc_hsi_mem(struct bnx2x_softc *sc);
1921 int bnx2x_alloc_ilt_mem(struct bnx2x_softc *sc);
1922 void bnx2x_free_ilt_mem(struct bnx2x_softc *sc);
1923 void bnx2x_dump_tx_chain(struct bnx2x_fastpath * fp, int bd_prod, int count);
1924 int bnx2x_tx_encap(struct bnx2x_tx_queue *txq, struct rte_mbuf *m0);
1925 uint8_t bnx2x_txeof(struct bnx2x_softc *sc, struct bnx2x_fastpath *fp);
1926 void bnx2x_print_adapter_info(struct bnx2x_softc *sc);
1927 int bnx2x_intr_legacy(struct bnx2x_softc *sc, int scan_fp);
1928 void bnx2x_link_status_update(struct bnx2x_softc *sc);
1929 int bnx2x_complete_sp(struct bnx2x_softc *sc);
1930 int bnx2x_set_storm_rx_mode(struct bnx2x_softc *sc);
1931 void bnx2x_periodic_callout(struct bnx2x_softc *sc);
1932
1933 int bnx2x_vf_get_resources(struct bnx2x_softc *sc, uint8_t tx_count, uint8_t rx_count);
1934 void bnx2x_vf_close(struct bnx2x_softc *sc);
1935 int bnx2x_vf_init(struct bnx2x_softc *sc);
1936 void bnx2x_vf_unload(struct bnx2x_softc *sc);
1937 int bnx2x_vf_setup_queue(struct bnx2x_softc *sc, struct bnx2x_fastpath *fp,
1938         int leading);
1939 void bnx2x_free_hsi_mem(struct bnx2x_softc *sc);
1940 int bnx2x_vf_set_rx_mode(struct bnx2x_softc *sc);
1941 int bnx2x_check_bull(struct bnx2x_softc *sc);
1942
1943 //#define BNX2X_PULSE
1944
1945 #define BNX2X_PCI_CAP  1
1946 #define BNX2X_PCI_ECAP 2
1947
1948 static inline struct bnx2x_pci_cap*
1949 pci_find_cap(struct bnx2x_softc *sc, uint8_t id, uint8_t type)
1950 {
1951         struct bnx2x_pci_cap *cap = sc->pci_caps;
1952
1953         while (cap) {
1954                 if (cap->id == id && cap->type == type)
1955                         return cap;
1956                 cap = cap->next;
1957         }
1958
1959         return NULL;
1960 }
1961
1962 static inline void
1963 bnx2x_set_rx_mode(struct bnx2x_softc *sc)
1964 {
1965         if (sc->state == BNX2X_STATE_OPEN) {
1966                 if (IS_PF(sc)) {
1967                         bnx2x_set_storm_rx_mode(sc);
1968                 } else {
1969                         sc->rx_mode = BNX2X_RX_MODE_PROMISC;
1970                         bnx2x_vf_set_rx_mode(sc);
1971                 }
1972         } else {
1973                 PMD_DRV_LOG(NOTICE, "Card is not ready to change mode");
1974         }
1975 }
1976
1977 static inline int pci_read(struct bnx2x_softc *sc, size_t addr,
1978                            void *val, uint8_t size)
1979 {
1980         if (rte_pci_read_config(sc->pci_dev, val, size, addr) <= 0) {
1981                 PMD_DRV_LOG(ERR, "Can't read from PCI config space");
1982                 return ENXIO;
1983         }
1984
1985         return 0;
1986 }
1987
1988 static inline int pci_write_word(struct bnx2x_softc *sc, size_t addr, off_t val)
1989 {
1990         uint16_t val16 = val;
1991
1992         if (rte_pci_write_config(sc->pci_dev, &val16,
1993                                      sizeof(val16), addr) <= 0) {
1994                 PMD_DRV_LOG(ERR, "Can't write to PCI config space");
1995                 return ENXIO;
1996         }
1997
1998         return 0;
1999 }
2000
2001 static inline int pci_write_long(struct bnx2x_softc *sc, size_t addr, off_t val)
2002 {
2003         uint32_t val32 = val;
2004         if (rte_pci_write_config(sc->pci_dev, &val32,
2005                                      sizeof(val32), addr) <= 0) {
2006                 PMD_DRV_LOG(ERR, "Can't write to PCI config space");
2007                 return ENXIO;
2008         }
2009
2010         return 0;
2011 }
2012
2013 #endif /* __BNX2X_H__ */