drivers/net/bnx2x/bnx2x.h

   1 /*-
   2  * Copyright (c) 2007-2013 Broadcom Corporation.
   3  *
   4  * Eric Davis        <edavis@broadcom.com>
   5  * David Christensen <davidch@broadcom.com>
   6  * Gary Zambrano     <zambrano@broadcom.com>
   7  *
   8  * Copyright (c) 2013-2015 Brocade Communications Systems, Inc.
   9  * Copyright (c) 2015 QLogic Corporation.
  10  * All rights reserved.
  11  * www.qlogic.com
  12  *
  13  * See LICENSE.bnx2x_pmd for copyright and licensing details.
  14  */
  15
  16 #ifndef __BNX2X_H__
  17 #define __BNX2X_H__
  18
  19 #include <rte_byteorder.h>
  20
  21 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
  22 #ifndef __LITTLE_ENDIAN
  23 #define __LITTLE_ENDIAN RTE_LITTLE_ENDIAN
  24 #endif
  25 #undef __BIG_ENDIAN
  26 #elif RTE_BYTE_ORDER == RTE_BIG_ENDIAN
  27 #ifndef __BIG_ENDIAN
  28 #define __BIG_ENDIAN    RTE_BIG_ENDIAN
  29 #endif
  30 #undef __LITTLE_ENDIAN
  31 #endif
  32
  33 #include "bnx2x_ethdev.h"
  34 #include "ecore_mfw_req.h"
  35 #include "ecore_fw_defs.h"
  36 #include "ecore_hsi.h"
  37 #include "ecore_reg.h"
  38 #include "bnx2x_stats.h"
  39 #include "bnx2x_vfpf.h"
  40
  41 #include "elink.h"
  42
  43 #ifndef __FreeBSD__
  44 #include <linux/pci_regs.h>
  45
  46 #define PCIY_PMG                       PCI_CAP_ID_PM
  47 #define PCIY_MSI                       PCI_CAP_ID_MSI
  48 #define PCIY_EXPRESS                   PCI_CAP_ID_EXP
  49 #define PCIY_MSIX                      PCI_CAP_ID_MSIX
  50 #define PCIR_EXPRESS_DEVICE_STA        PCI_EXP_TYPE_RC_EC
  51 #define PCIM_EXP_STA_TRANSACTION_PND   PCI_EXP_DEVSTA_TRPND
  52 #define PCIR_EXPRESS_LINK_STA          PCI_EXP_LNKSTA
  53 #define PCIM_LINK_STA_WIDTH            PCI_EXP_LNKSTA_NLW
  54 #define PCIM_LINK_STA_SPEED            PCI_EXP_LNKSTA_CLS
  55 #define PCIR_EXPRESS_DEVICE_CTL        PCI_EXP_DEVCTL
  56 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCI_EXP_DEVCTL_PAYLOAD
  57 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCI_EXP_DEVCTL_READRQ
  58 #define PCIR_POWER_STATUS              PCI_PM_CTRL
  59 #define PCIM_PSTAT_DMASK               PCI_PM_CTRL_STATE_MASK
  60 #define PCIM_PSTAT_PME                 PCI_PM_CTRL_PME_STATUS
  61 #define PCIM_PSTAT_D3                  0x3
  62 #define PCIM_PSTAT_PMEENABLE           PCI_PM_CTRL_PME_ENABLE
  63 #define PCIR_MSIX_CTRL                 PCI_MSIX_FLAGS
  64 #define PCIM_MSIXCTRL_TABLE_SIZE       PCI_MSIX_FLAGS_QSIZE
  65 #else
  66 #include <dev/pci/pcireg.h>
  67 #endif
  68
  69 #define IFM_10G_CX4                    20 /* 10GBase CX4 copper */
  70 #define IFM_10G_TWINAX                 22 /* 10GBase Twinax copper */
  71 #define IFM_10G_T                      26 /* 10GBase-T - RJ45 */
  72
  73 #ifndef __FreeBSD__
  74 #define PCIR_EXPRESS_DEVICE_STA        PCI_EXP_TYPE_RC_EC
  75 #define PCIM_EXP_STA_TRANSACTION_PND   PCI_EXP_DEVSTA_TRPND
  76 #define PCIR_EXPRESS_LINK_STA          PCI_EXP_LNKSTA
  77 #define PCIM_LINK_STA_WIDTH            PCI_EXP_LNKSTA_NLW
  78 #define PCIM_LINK_STA_SPEED            PCI_EXP_LNKSTA_CLS
  79 #define PCIR_EXPRESS_DEVICE_CTL        PCI_EXP_DEVCTL
  80 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCI_EXP_DEVCTL_PAYLOAD
  81 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCI_EXP_DEVCTL_READRQ
  82 #else
  83 #define PCIR_EXPRESS_DEVICE_STA PCIER_DEVICE_STA
  84 #define PCIM_EXP_STA_TRANSACTION_PND   PCIEM_STA_TRANSACTION_PND
  85 #define PCIR_EXPRESS_LINK_STA          PCIER_LINK_STA
  86 #define PCIM_LINK_STA_WIDTH            PCIEM_LINK_STA_WIDTH
  87 #define PCIM_LINK_STA_SPEED            PCIEM_LINK_STA_SPEED
  88 #define PCIR_EXPRESS_DEVICE_CTL        PCIER_DEVICE_CTL
  89 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCIEM_CTL_MAX_PAYLOAD
  90 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCIEM_CTL_MAX_READ_REQUEST
  91 #endif
  92
  93 #ifndef ARRAY_SIZE
  94 #define ARRAY_SIZE(arr) (sizeof(arr) / sizeof((arr)[0]))
  95 #endif
  96 #ifndef ARRSIZE
  97 #define ARRSIZE(arr) (sizeof(arr) / sizeof((arr)[0]))
  98 #endif
  99 #ifndef DIV_ROUND_UP
 100 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 101 #endif
 102 #ifndef roundup
 103 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 104 #endif
 105 #ifndef ilog2
 106 static inline
 107 int bnx2x_ilog2(int x)
 108 {
 109         int log = 0;
 110         x >>= 1;
 111
 112         while(x) {
 113                 log++;
 114                 x >>= 1;
 115         }
 116         return log;
 117 }
 118 #define ilog2(x) bnx2x_ilog2(x)
 119 #endif
 120
 121 #include "ecore_sp.h"
 122
 123 struct bnx2x_device_type {
 124         uint16_t bnx2x_vid;
 125         uint16_t bnx2x_did;
 126         uint16_t bnx2x_svid;
 127         uint16_t bnx2x_sdid;
 128         char     *bnx2x_name;
 129 };
 130
 131 #define BNX2X_PAGE_SHIFT       12
 132 #define BNX2X_PAGE_SIZE        (1 << BNX2X_PAGE_SHIFT)
 133 #define BNX2X_PAGE_MASK        (~(BNX2X_PAGE_SIZE - 1))
 134 #define BNX2X_PAGE_ALIGN(addr) ((addr + BNX2X_PAGE_SIZE - 1) & BNX2X_PAGE_MASK)
 135
 136 #if BNX2X_PAGE_SIZE != 4096
 137 #error Page sizes other than 4KB are unsupported!
 138 #endif
 139
 140 #define U64_LO(addr) ((uint32_t)(((uint64_t)(addr)) & 0xFFFFFFFF))
 141 #define U64_HI(addr) ((uint32_t)(((uint64_t)(addr)) >> 32))
 142 #define HILO_U64(hi, lo) ((((uint64_t)(hi)) << 32) + (lo))
 143
 144 /* dropless fc FW/HW related params */
 145 #define BRB_SIZE(sc)         (CHIP_IS_E3(sc) ? 1024 : 512)
 146 #define MAX_AGG_QS(sc)       ETH_MAX_AGGREGATION_QUEUES_E1H_E2
 147 #define FW_DROP_LEVEL(sc)    (3 + MAX_SPQ_PENDING + MAX_AGG_QS(sc))
 148 #define FW_PREFETCH_CNT      16U
 149 #define DROPLESS_FC_HEADROOM 100
 150
 151 /*
 152  * Transmit Buffer Descriptor (tx_bd) definitions*
 153  */
 154 /* NUM_TX_PAGES must be a power of 2. */
 155 #define TOTAL_TX_BD_PER_PAGE     (BNX2X_PAGE_SIZE / sizeof(union eth_tx_bd_types)) /*  256 */
 156 #define USABLE_TX_BD_PER_PAGE    (TOTAL_TX_BD_PER_PAGE - 1)                      /*  255 */
 157
 158 #define TOTAL_TX_BD(q)           (TOTAL_TX_BD_PER_PAGE * q->nb_tx_pages)         /*  512 */
 159 #define USABLE_TX_BD(q)          (USABLE_TX_BD_PER_PAGE * q->nb_tx_pages)        /*  510 */
 160 #define MAX_TX_BD(q)             (TOTAL_TX_BD(q) - 1)                            /*  511 */
 161
 162 #define NEXT_TX_BD(x)                                                   \
 163         ((((x) & USABLE_TX_BD_PER_PAGE) ==                              \
 164           (USABLE_TX_BD_PER_PAGE - 1)) ? (x) + 2 : (x) + 1)
 165
 166 #define TX_BD(x, q)             ((x) & MAX_TX_BD(q))
 167 #define TX_PAGE(x)              (((x) & ~USABLE_TX_BD_PER_PAGE) >> 8)
 168 #define TX_IDX(x)               ((x) & USABLE_TX_BD_PER_PAGE)
 169
 170 #define BDS_PER_TX_PKT          (3)
 171
 172 /*
 173  * Trigger pending transmits when the number of available BDs is greater
 174  * than 1/8 of the total number of usable BDs.
 175  */
 176 #define BNX2X_TX_CLEANUP_THRESHOLD(q) (USABLE_TX_BD(q) / 8)
 177 #define BNX2X_TX_TIMEOUT 5
 178
 179 /*
 180  * Receive Buffer Descriptor (rx_bd) definitions*
 181  */
 182 //#define NUM_RX_PAGES            1
 183 #define TOTAL_RX_BD_PER_PAGE    (BNX2X_PAGE_SIZE / sizeof(struct eth_rx_bd))      /*  512 */
 184 #define USABLE_RX_BD_PER_PAGE   (TOTAL_RX_BD_PER_PAGE - 2)                      /*  510 */
 185 #define RX_BD_PER_PAGE_MASK     (TOTAL_RX_BD_PER_PAGE - 1)                      /*  511 */
 186 #define TOTAL_RX_BD(q)          (TOTAL_RX_BD_PER_PAGE * q->nb_rx_pages)         /*  512 */
 187 #define USABLE_RX_BD(q)         (USABLE_RX_BD_PER_PAGE * q->nb_rx_pages)        /*  510 */
 188 #define MAX_RX_BD(q)            (TOTAL_RX_BD(q) - 1)                            /*  511 */
 189 #define RX_BD_NEXT_PAGE_DESC_CNT 2
 190
 191 #define NEXT_RX_BD(x)                                                   \
 192         ((((x) & RX_BD_PER_PAGE_MASK) ==                                \
 193         (USABLE_RX_BD_PER_PAGE - 1)) ? (x) + 3 : (x) + 1)
 194
 195 /* x & 0x3ff */
 196 #define RX_BD(x, q)             ((x) & MAX_RX_BD(q))
 197 #define RX_PAGE(x)              (((x) & ~RX_BD_PER_PAGE_MASK) >> 9)
 198 #define RX_IDX(x)               ((x) & RX_BD_PER_PAGE_MASK)
 199
 200 /*
 201  * Receive Completion Queue definitions*
 202  */
 203 //#define NUM_RCQ_PAGES           (NUM_RX_PAGES * 4)
 204 #define TOTAL_RCQ_ENTRIES_PER_PAGE (BNX2X_PAGE_SIZE / sizeof(union eth_rx_cqe))   /*  128 */
 205 #define USABLE_RCQ_ENTRIES_PER_PAGE (TOTAL_RCQ_ENTRIES_PER_PAGE - 1)            /*  127 */
 206 #define TOTAL_RCQ_ENTRIES(q)    (TOTAL_RCQ_ENTRIES_PER_PAGE * q->nb_cq_pages)   /*  512 */
 207 #define USABLE_RCQ_ENTRIES(q)   (USABLE_RCQ_ENTRIES_PER_PAGE * q->nb_cq_pages)  /*  508 */
 208 #define MAX_RCQ_ENTRIES(q)      (TOTAL_RCQ_ENTRIES(q) - 1)                      /*  511 */
 209 #define RCQ_NEXT_PAGE_DESC_CNT 1
 210
 211 #define NEXT_RCQ_IDX(x)                                                 \
 212         ((((x) & USABLE_RCQ_ENTRIES_PER_PAGE) ==                        \
 213         (USABLE_RCQ_ENTRIES_PER_PAGE - 1)) ? (x) + 2 : (x) + 1)
 214
 215 #define CQE_BD_REL                                                      \
 216         (sizeof(union eth_rx_cqe) / sizeof(struct eth_rx_bd))
 217
 218 #define RCQ_BD_PAGES(q)                                                 \
 219         (q->nb_rx_pages * CQE_BD_REL)
 220
 221 #define RCQ_ENTRY(x, q)         ((x) & MAX_RCQ_ENTRIES(q))
 222 #define RCQ_PAGE(x)             (((x) & ~USABLE_RCQ_ENTRIES_PER_PAGE) >> 7)
 223 #define RCQ_IDX(x)              ((x) & USABLE_RCQ_ENTRIES_PER_PAGE)
 224
 225 /*
 226  * dropless fc calculations for BDs
 227  * Number of BDs should be as number of buffers in BRB:
 228  * Low threshold takes into account RX_BD_NEXT_PAGE_DESC_CNT
 229  * "next" elements on each page
 230  */
 231 #define NUM_BD_REQ(sc) \
 232         BRB_SIZE(sc)
 233 #define NUM_BD_PG_REQ(sc)                                                  \
 234         ((NUM_BD_REQ(sc) + USABLE_RX_BD_PER_PAGE - 1) / USABLE_RX_BD_PER_PAGE)
 235 #define BD_TH_LO(sc)                                \
 236         (NUM_BD_REQ(sc) +                           \
 237          NUM_BD_PG_REQ(sc) * RX_BD_NEXT_PAGE_DESC_CNT + \
 238          FW_DROP_LEVEL(sc))
 239 #define BD_TH_HI(sc)                      \
 240         (BD_TH_LO(sc) + DROPLESS_FC_HEADROOM)
 241 #define MIN_RX_AVAIL(sc)                                \
 242         ((sc)->dropless_fc ? BD_TH_HI(sc) + 128 : 128)
 243
 244 /*
 245  * dropless fc calculations for RCQs
 246  * Number of RCQs should be as number of buffers in BRB:
 247  * Low threshold takes into account RCQ_NEXT_PAGE_DESC_CNT
 248  * "next" elements on each page
 249  */
 250 #define NUM_RCQ_REQ(sc) \
 251     BRB_SIZE(sc)
 252 #define NUM_RCQ_PG_REQ(sc)                                              \
 253     ((NUM_RCQ_REQ(sc) + USABLE_RCQ_ENTRIES_PER_PAGE - 1) / USABLE_RCQ_ENTRIES_PER_PAGE)
 254 #define RCQ_TH_LO(sc)                              \
 255     (NUM_RCQ_REQ(sc) +                             \
 256      NUM_RCQ_PG_REQ(sc) * RCQ_NEXT_PAGE_DESC_CNT + \
 257      FW_DROP_LEVEL(sc))
 258 #define RCQ_TH_HI(sc)                      \
 259     (RCQ_TH_LO(sc) + DROPLESS_FC_HEADROOM)
 260
 261 /* Load / Unload modes */
 262 #define LOAD_NORMAL       0
 263 #define LOAD_OPEN         1
 264 #define LOAD_DIAG         2
 265 #define LOAD_LOOPBACK_EXT 3
 266 #define UNLOAD_NORMAL     0
 267 #define UNLOAD_CLOSE      1
 268 #define UNLOAD_RECOVERY   2
 269
 270 /* Some constants... */
 271 //#define MAX_PATH_NUM       2
 272 //#define E2_MAX_NUM_OF_VFS  64
 273 //#define E1H_FUNC_MAX       8
 274 //#define E2_FUNC_MAX        4   /* per path */
 275 #define MAX_VNIC_NUM       4
 276 #define MAX_FUNC_NUM       8   /* common to all chips */
 277 //#define MAX_NDSB           HC_SB_MAX_SB_E2 /* max non-default status block */
 278 #define MAX_RSS_CHAINS     16 /* a constant for HW limit */
 279 #define MAX_MSI_VECTOR     8  /* a constant for HW limit */
 280
 281 #define ILT_NUM_PAGE_ENTRIES 3072
 282 /*
 283  * 57711 we use whole table since we have 8 functions.
 284  * 57712 we have only 4 functions, but use same size per func, so only half
 285  * of the table is used.
 286  */
 287 #define ILT_PER_FUNC        (ILT_NUM_PAGE_ENTRIES / 8)
 288 #define FUNC_ILT_BASE(func) (func * ILT_PER_FUNC)
 289 /*
 290  * the phys address is shifted right 12 bits and has an added
 291  * 1=valid bit added to the 53rd bit
 292  * then since this is a wide register(TM)
 293  * we split it into two 32 bit writes
 294  */
 295 #define ONCHIP_ADDR1(x) ((uint32_t)(((uint64_t)x >> 12) & 0xFFFFFFFF))
 296 #define ONCHIP_ADDR2(x) ((uint32_t)((1 << 20) | ((uint64_t)x >> 44)))
 297
 298 /* L2 header size + 2*VLANs (8 bytes) + LLC SNAP (8 bytes) */
 299 #define ETH_HLEN                  14
 300 #define ETH_OVERHEAD              (ETH_HLEN + 8 + 8)
 301 #define ETH_MIN_PACKET_SIZE       60
 302 #define ETH_MAX_PACKET_SIZE       ETHERMTU /* 1500 */
 303 #define ETH_MAX_JUMBO_PACKET_SIZE 9600
 304 /* TCP with Timestamp Option (32) + IPv6 (40) */
 305
 306 /* max supported alignment is 256 (8 shift) */
 307 #define BNX2X_RX_ALIGN_SHIFT 8
 308 /* FW uses 2 cache lines alignment for start packet and size  */
 309 #define BNX2X_FW_RX_ALIGN_START (1 << BNX2X_RX_ALIGN_SHIFT)
 310 #define BNX2X_FW_RX_ALIGN_END   (1 << BNX2X_RX_ALIGN_SHIFT)
 311
 312 #define BNX2X_PXP_DRAM_ALIGN (BNX2X_RX_ALIGN_SHIFT - 5)
 313
 314 struct bnx2x_bar {
 315         void *base_addr;
 316 };
 317
 318 /* Used to manage DMA allocations. */
 319 struct bnx2x_dma {
 320         struct bnx2x_softc        *sc;
 321         phys_addr_t             paddr;
 322         void                    *vaddr;
 323         int                     nseg;
 324         char                    msg[RTE_MEMZONE_NAMESIZE - 6];
 325 };
 326
 327 /* attn group wiring */
 328 #define MAX_DYNAMIC_ATTN_GRPS 8
 329
 330 struct attn_route {
 331         uint32_t sig[5];
 332 };
 333
 334 struct iro {
 335         uint32_t base;
 336         uint16_t m1;
 337         uint16_t m2;
 338         uint16_t m3;
 339         uint16_t size;
 340 };
 341
 342 union bnx2x_host_hc_status_block {
 343         /* pointer to fp status block e2 */
 344         struct host_hc_status_block_e2  *e2_sb;
 345         /* pointer to fp status block e1x */
 346         struct host_hc_status_block_e1x *e1x_sb;
 347 };
 348
 349 union bnx2x_db_prod {
 350         struct doorbell_set_prod data;
 351         uint32_t                 raw;
 352 };
 353
 354 struct bnx2x_sw_tx_bd {
 355         struct mbuf  *m;
 356         uint16_t     first_bd;
 357         uint8_t      flags;
 358 /* set on the first BD descriptor when there is a split BD */
 359 #define BNX2X_TSO_SPLIT_BD (1 << 0)
 360 };
 361
 362 /*
 363  * This is the HSI fastpath data structure. There can be up to MAX_RSS_CHAIN
 364  * instances of the fastpath structure when using multiple queues.
 365  */
 366 struct bnx2x_fastpath {
 367         /* pointer back to parent structure */
 368         struct bnx2x_softc *sc;
 369
 370         /* status block */
 371         struct bnx2x_dma                 sb_dma;
 372         union bnx2x_host_hc_status_block status_block;
 373
 374         phys_addr_t tx_desc_mapping;
 375
 376         phys_addr_t rx_desc_mapping;
 377         phys_addr_t rx_comp_mapping;
 378
 379         uint16_t *sb_index_values;
 380         uint16_t *sb_running_index;
 381         uint32_t ustorm_rx_prods_offset;
 382
 383         uint8_t igu_sb_id; /* status block number in HW */
 384         uint8_t fw_sb_id;  /* status block number in FW */
 385
 386         uint32_t rx_buf_size;
 387
 388         int state;
 389 #define BNX2X_FP_STATE_CLOSED  0x01
 390 #define BNX2X_FP_STATE_IRQ     0x02
 391 #define BNX2X_FP_STATE_OPENING 0x04
 392 #define BNX2X_FP_STATE_OPEN    0x08
 393 #define BNX2X_FP_STATE_HALTING 0x10
 394 #define BNX2X_FP_STATE_HALTED  0x20
 395
 396         /* reference back to this fastpath queue number */
 397         uint8_t index; /* this is also the 'cid' */
 398 #define FP_IDX(fp) (fp->index)
 399
 400         /* ethernet client ID (each fastpath set of RX/TX/CQE is a client) */
 401         uint8_t cl_id;
 402 #define FP_CL_ID(fp) (fp->cl_id)
 403         uint8_t cl_qzone_id;
 404
 405         uint16_t fp_hc_idx;
 406
 407         union bnx2x_db_prod tx_db;
 408
 409         struct tstorm_per_queue_stats old_tclient;
 410         struct ustorm_per_queue_stats old_uclient;
 411         struct xstorm_per_queue_stats old_xclient;
 412         struct bnx2x_eth_q_stats        eth_q_stats;
 413         struct bnx2x_eth_q_stats_old    eth_q_stats_old;
 414
 415         /* Pointer to the receive consumer in the status block */
 416         uint16_t *rx_cq_cons_sb;
 417
 418         /* Pointer to the transmit consumer in the status block */
 419         uint16_t *tx_cons_sb;
 420
 421         /* transmit timeout until chip reset */
 422         int watchdog_timer;
 423
 424 }; /* struct bnx2x_fastpath */
 425
 426 #define BNX2X_MAX_NUM_OF_VFS 64
 427 #define BNX2X_VF_ID_INVALID  0xFF
 428
 429 /* maximum number of fast-path interrupt contexts */
 430 #define FP_SB_MAX_E1x 16
 431 #define FP_SB_MAX_E2  HC_SB_MAX_SB_E2
 432
 433 union cdu_context {
 434     struct eth_context eth;
 435     char pad[1024];
 436 };
 437
 438 /* CDU host DB constants */
 439 #define CDU_ILT_PAGE_SZ_HW 2
 440 #define CDU_ILT_PAGE_SZ    (8192 << CDU_ILT_PAGE_SZ_HW) /* 32K */
 441 #define ILT_PAGE_CIDS      (CDU_ILT_PAGE_SZ / sizeof(union cdu_context))
 442
 443 #define CNIC_ISCSI_CID_MAX 256
 444 #define CNIC_FCOE_CID_MAX  2048
 445 #define CNIC_CID_MAX       (CNIC_ISCSI_CID_MAX + CNIC_FCOE_CID_MAX)
 446 #define CNIC_ILT_LINES     DIV_ROUND_UP(CNIC_CID_MAX, ILT_PAGE_CIDS)
 447
 448 #define QM_ILT_PAGE_SZ_HW  0
 449 #define QM_ILT_PAGE_SZ     (4096 << QM_ILT_PAGE_SZ_HW) /* 4K */
 450 #define QM_CID_ROUND       1024
 451
 452 /* TM (timers) host DB constants */
 453 #define TM_ILT_PAGE_SZ_HW  0
 454 #define TM_ILT_PAGE_SZ     (4096 << TM_ILT_PAGE_SZ_HW) /* 4K */
 455 /*#define TM_CONN_NUM        (CNIC_STARTING_CID+CNIC_ISCSI_CXT_MAX) */
 456 #define TM_CONN_NUM        1024
 457 #define TM_ILT_SZ          (8 * TM_CONN_NUM)
 458 #define TM_ILT_LINES       DIV_ROUND_UP(TM_ILT_SZ, TM_ILT_PAGE_SZ)
 459
 460 /* SRC (Searcher) host DB constants */
 461 #define SRC_ILT_PAGE_SZ_HW 0
 462 #define SRC_ILT_PAGE_SZ    (4096 << SRC_ILT_PAGE_SZ_HW) /* 4K */
 463 #define SRC_HASH_BITS      10
 464 #define SRC_CONN_NUM       (1 << SRC_HASH_BITS) /* 1024 */
 465 #define SRC_ILT_SZ         (sizeof(struct src_ent) * SRC_CONN_NUM)
 466 #define SRC_T2_SZ          SRC_ILT_SZ
 467 #define SRC_ILT_LINES      DIV_ROUND_UP(SRC_ILT_SZ, SRC_ILT_PAGE_SZ)
 468
 469 struct hw_context {
 470     struct bnx2x_dma    vcxt_dma;
 471     union cdu_context *vcxt;
 472     //phys_addr_t        cxt_mapping;
 473     size_t            size;
 474 };
 475
 476 #define SM_RX_ID 0
 477 #define SM_TX_ID 1
 478
 479 /* defines for multiple tx priority indices */
 480 #define FIRST_TX_ONLY_COS_INDEX 1
 481 #define FIRST_TX_COS_INDEX      0
 482
 483 #define CID_TO_FP(cid, sc) ((cid) % BNX2X_NUM_NON_CNIC_QUEUES(sc))
 484
 485 #define HC_INDEX_ETH_RX_CQ_CONS       1
 486 #define HC_INDEX_OOO_TX_CQ_CONS       4
 487 #define HC_INDEX_ETH_TX_CQ_CONS_COS0  5
 488 #define HC_INDEX_ETH_TX_CQ_CONS_COS1  6
 489 #define HC_INDEX_ETH_TX_CQ_CONS_COS2  7
 490 #define HC_INDEX_ETH_FIRST_TX_CQ_CONS HC_INDEX_ETH_TX_CQ_CONS_COS0
 491
 492 /* congestion management fairness mode */
 493 #define CMNG_FNS_NONE   0
 494 #define CMNG_FNS_MINMAX 1
 495
 496 /* CMNG constants, as derived from system spec calculations */
 497 /* default MIN rate in case VNIC min rate is configured to zero - 100Mbps */
 498 #define DEF_MIN_RATE 100
 499 /* resolution of the rate shaping timer - 400 usec */
 500 #define RS_PERIODIC_TIMEOUT_USEC 400
 501 /* number of bytes in single QM arbitration cycle -
 502  * coefficient for calculating the fairness timer */
 503 #define QM_ARB_BYTES 160000
 504 /* resolution of Min algorithm 1:100 */
 505 #define MIN_RES 100
 506 /* how many bytes above threshold for the minimal credit of Min algorithm*/
 507 #define MIN_ABOVE_THRESH 32768
 508 /* fairness algorithm integration time coefficient -
 509  * for calculating the actual Tfair */
 510 #define T_FAIR_COEF ((MIN_ABOVE_THRESH + QM_ARB_BYTES) * 8 * MIN_RES)
 511 /* memory of fairness algorithm - 2 cycles */
 512 #define FAIR_MEM 2
 513
 514 #define HC_SEG_ACCESS_DEF   0 /* Driver decision 0-3 */
 515 #define HC_SEG_ACCESS_ATTN  4
 516 #define HC_SEG_ACCESS_NORM  0 /* Driver decision 0-1 */
 517
 518 /*
 519  * The total number of L2 queues, MSIX vectors and HW contexts (CIDs) is
 520  * control by the number of fast-path status blocks supported by the
 521  * device (HW/FW). Each fast-path status block (FP-SB) aka non-default
 522  * status block represents an independent interrupts context that can
 523  * serve a regular L2 networking queue. However special L2 queues such
 524  * as the FCoE queue do not require a FP-SB and other components like
 525  * the CNIC may consume FP-SB reducing the number of possible L2 queues
 526  *
 527  * If the maximum number of FP-SB available is X then:
 528  * a. If CNIC is supported it consumes 1 FP-SB thus the max number of
 529  *    regular L2 queues is Y=X-1
 530  * b. in MF mode the actual number of L2 queues is Y= (X-1/MF_factor)
 531  * c. If the FCoE L2 queue is supported the actual number of L2 queues
 532  *    is Y+1
 533  * d. The number of irqs (MSIX vectors) is either Y+1 (one extra for
 534  *    slow-path interrupts) or Y+2 if CNIC is supported (one additional
 535  *    FP interrupt context for the CNIC).
 536  * e. The number of HW context (CID count) is always X or X+1 if FCoE
 537  *    L2 queue is supported. the cid for the FCoE L2 queue is always X.
 538  *
 539  * So this is quite simple for now as no ULPs are supported yet. :-)
 540  */
 541 #define BNX2X_NUM_QUEUES(sc)          ((sc)->num_queues)
 542 #define BNX2X_NUM_ETH_QUEUES(sc)      BNX2X_NUM_QUEUES(sc)
 543 #define BNX2X_NUM_NON_CNIC_QUEUES(sc) BNX2X_NUM_QUEUES(sc)
 544 #define BNX2X_NUM_RX_QUEUES(sc)       BNX2X_NUM_QUEUES(sc)
 545
 546 #define FOR_EACH_QUEUE(sc, var)                          \
 547     for ((var) = 0; (var) < BNX2X_NUM_QUEUES(sc); (var)++)
 548
 549 #define FOR_EACH_NONDEFAULT_QUEUE(sc, var)               \
 550     for ((var) = 1; (var) < BNX2X_NUM_QUEUES(sc); (var)++)
 551
 552 #define FOR_EACH_ETH_QUEUE(sc, var)                          \
 553     for ((var) = 0; (var) < BNX2X_NUM_ETH_QUEUES(sc); (var)++)
 554
 555 #define FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, var)               \
 556     for ((var) = 1; (var) < BNX2X_NUM_ETH_QUEUES(sc); (var)++)
 557
 558 #define FOR_EACH_COS_IN_TX_QUEUE(sc, var)           \
 559     for ((var) = 0; (var) < (sc)->max_cos; (var)++)
 560
 561 #define FOR_EACH_CNIC_QUEUE(sc, var)     \
 562     for ((var) = BNX2X_NUM_ETH_QUEUES(sc); \
 563          (var) < BNX2X_NUM_QUEUES(sc);     \
 564          (var)++)
 565
 566 enum {
 567     OOO_IDX_OFFSET,
 568     FCOE_IDX_OFFSET,
 569     FWD_IDX_OFFSET,
 570 };
 571
 572 #define FCOE_IDX(sc)              (BNX2X_NUM_NON_CNIC_QUEUES(sc) + FCOE_IDX_OFFSET)
 573 #define bnx2x_fcoe_fp(sc)           (&sc->fp[FCOE_IDX(sc)])
 574 #define bnx2x_fcoe(sc, var)         (bnx2x_fcoe_fp(sc)->var)
 575 #define bnx2x_fcoe_inner_sp_obj(sc) (&sc->sp_objs[FCOE_IDX(sc)])
 576 #define bnx2x_fcoe_sp_obj(sc, var)  (bnx2x_fcoe_inner_sp_obj(sc)->var)
 577 #define bnx2x_fcoe_tx(sc, var)      (bnx2x_fcoe_fp(sc)->txdata_ptr[FIRST_TX_COS_INDEX]->var)
 578
 579 #define OOO_IDX(sc)               (BNX2X_NUM_NON_CNIC_QUEUES(sc) + OOO_IDX_OFFSET)
 580 #define bnx2x_ooo_fp(sc)            (&sc->fp[OOO_IDX(sc)])
 581 #define bnx2x_ooo(sc, var)          (bnx2x_ooo_fp(sc)->var)
 582 #define bnx2x_ooo_inner_sp_obj(sc)  (&sc->sp_objs[OOO_IDX(sc)])
 583 #define bnx2x_ooo_sp_obj(sc, var)   (bnx2x_ooo_inner_sp_obj(sc)->var)
 584
 585 #define FWD_IDX(sc)               (BNX2X_NUM_NON_CNIC_QUEUES(sc) + FWD_IDX_OFFSET)
 586 #define bnx2x_fwd_fp(sc)            (&sc->fp[FWD_IDX(sc)])
 587 #define bnx2x_fwd(sc, var)          (bnx2x_fwd_fp(sc)->var)
 588 #define bnx2x_fwd_inner_sp_obj(sc)  (&sc->sp_objs[FWD_IDX(sc)])
 589 #define bnx2x_fwd_sp_obj(sc, var)   (bnx2x_fwd_inner_sp_obj(sc)->var)
 590 #define bnx2x_fwd_txdata(fp)        (fp->txdata_ptr[FIRST_TX_COS_INDEX])
 591
 592 #define IS_ETH_FP(fp)    ((fp)->index < BNX2X_NUM_ETH_QUEUES((fp)->sc))
 593 #define IS_FCOE_FP(fp)   ((fp)->index == FCOE_IDX((fp)->sc))
 594 #define IS_FCOE_IDX(idx) ((idx) == FCOE_IDX(sc))
 595 #define IS_FWD_FP(fp)    ((fp)->index == FWD_IDX((fp)->sc))
 596 #define IS_FWD_IDX(idx)  ((idx) == FWD_IDX(sc))
 597 #define IS_OOO_FP(fp)    ((fp)->index == OOO_IDX((fp)->sc))
 598 #define IS_OOO_IDX(idx)  ((idx) == OOO_IDX(sc))
 599
 600 enum {
 601     BNX2X_PORT_QUERY_IDX,
 602     BNX2X_PF_QUERY_IDX,
 603     BNX2X_FCOE_QUERY_IDX,
 604     BNX2X_FIRST_QUEUE_QUERY_IDX,
 605 };
 606
 607 struct bnx2x_fw_stats_req {
 608     struct stats_query_header hdr;
 609     struct stats_query_entry  query[FP_SB_MAX_E1x +
 610                                     BNX2X_FIRST_QUEUE_QUERY_IDX];
 611 };
 612
 613 struct bnx2x_fw_stats_data {
 614     struct stats_counter          storm_counters;
 615     struct per_port_stats         port;
 616     struct per_pf_stats           pf;
 617     struct per_queue_stats        queue_stats[1];
 618 };
 619
 620 /* IGU MSIX STATISTICS on 57712: 64 for VFs; 4 for PFs; 4 for Attentions */
 621 #define BNX2X_IGU_STAS_MSG_VF_CNT 64
 622 #define BNX2X_IGU_STAS_MSG_PF_CNT 4
 623
 624 #define MAX_DMAE_C 8
 625
 626 /*
 627  * This is the slowpath data structure. It is mapped into non-paged memory
 628  * so that the hardware can access it's contents directly and must be page
 629  * aligned.
 630  */
 631 struct bnx2x_slowpath {
 632
 633     /* used by the DMAE command executer */
 634     struct dmae_command dmae[MAX_DMAE_C];
 635
 636     /* statistics completion */
 637     uint32_t stats_comp;
 638
 639     /* firmware defined statistics blocks */
 640     union mac_stats        mac_stats;
 641     struct nig_stats       nig_stats;
 642     struct host_port_stats port_stats;
 643     struct host_func_stats func_stats;
 644
 645     /* DMAE completion value and data source/sink */
 646     uint32_t wb_comp;
 647     uint32_t wb_data[4];
 648
 649     union {
 650         struct mac_configuration_cmd          e1x;
 651         struct eth_classify_rules_ramrod_data e2;
 652     } mac_rdata;
 653
 654     union {
 655         struct tstorm_eth_mac_filter_config e1x;
 656         struct eth_filter_rules_ramrod_data e2;
 657     } rx_mode_rdata;
 658
 659     struct eth_rss_update_ramrod_data rss_rdata;
 660
 661     union {
 662         struct mac_configuration_cmd           e1;
 663         struct eth_multicast_rules_ramrod_data e2;
 664     } mcast_rdata;
 665
 666     union {
 667         struct function_start_data        func_start;
 668         struct flow_control_configuration pfc_config; /* for DCBX ramrod */
 669     } func_rdata;
 670
 671     /* Queue State related ramrods */
 672     union {
 673         struct client_init_ramrod_data   init_data;
 674         struct client_update_ramrod_data update_data;
 675     } q_rdata;
 676
 677     /*
 678      * AFEX ramrod can not be a part of func_rdata union because these
 679      * events might arrive in parallel to other events from func_rdata.
 680      * If they were defined in the same union the data can get corrupted.
 681      */
 682     struct afex_vif_list_ramrod_data func_afex_rdata;
 683
 684     union drv_info_to_mcp drv_info_to_mcp;
 685 }; /* struct bnx2x_slowpath */
 686
 687 /*
 688  * Port specifc data structure.
 689  */
 690 struct bnx2x_port {
 691     /*
 692      * Port Management Function (for 57711E only).
 693      * When this field is set the driver instance is
 694      * responsible for managing port specifc
 695      * configurations such as handling link attentions.
 696      */
 697     uint32_t pmf;
 698
 699     /* Ethernet maximum transmission unit. */
 700     uint16_t ether_mtu;
 701
 702     uint32_t link_config[ELINK_LINK_CONFIG_SIZE];
 703
 704     uint32_t ext_phy_config;
 705
 706     /* Port feature config.*/
 707     uint32_t config;
 708
 709     /* Defines the features supported by the PHY. */
 710     uint32_t supported[ELINK_LINK_CONFIG_SIZE];
 711
 712     /* Defines the features advertised by the PHY. */
 713     uint32_t advertising[ELINK_LINK_CONFIG_SIZE];
 714 #define ADVERTISED_10baseT_Half    (1 << 1)
 715 #define ADVERTISED_10baseT_Full    (1 << 2)
 716 #define ADVERTISED_100baseT_Half   (1 << 3)
 717 #define ADVERTISED_100baseT_Full   (1 << 4)
 718 #define ADVERTISED_1000baseT_Half  (1 << 5)
 719 #define ADVERTISED_1000baseT_Full  (1 << 6)
 720 #define ADVERTISED_TP              (1 << 7)
 721 #define ADVERTISED_FIBRE           (1 << 8)
 722 #define ADVERTISED_Autoneg         (1 << 9)
 723 #define ADVERTISED_Asym_Pause      (1 << 10)
 724 #define ADVERTISED_Pause           (1 << 11)
 725 #define ADVERTISED_2500baseX_Full  (1 << 15)
 726 #define ADVERTISED_10000baseT_Full (1 << 16)
 727
 728     uint32_t    phy_addr;
 729
 730     /*
 731      * MCP scratchpad address for port specific statistics.
 732      * The device is responsible for writing statistcss
 733      * back to the MCP for use with management firmware such
 734      * as UMP/NC-SI.
 735      */
 736     uint32_t port_stx;
 737
 738     struct nig_stats old_nig_stats;
 739 }; /* struct bnx2x_port */
 740
 741 struct bnx2x_mf_info {
 742         uint32_t mf_config[E1HVN_MAX];
 743
 744         uint32_t vnics_per_port;   /* 1, 2 or 4 */
 745         uint32_t multi_vnics_mode; /* can be set even if vnics_per_port = 1 */
 746         uint32_t path_has_ovlan;   /* MF mode in the path (can be different than the MF mode of the function */
 747
 748 #define IS_MULTI_VNIC(sc)  ((sc)->devinfo.mf_info.multi_vnics_mode)
 749 #define VNICS_PER_PORT(sc) ((sc)->devinfo.mf_info.vnics_per_port)
 750 #define VNICS_PER_PATH(sc)                                  \
 751         ((sc)->devinfo.mf_info.vnics_per_port *                 \
 752          ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 1 ))
 753
 754         uint8_t min_bw[MAX_VNIC_NUM];
 755         uint8_t max_bw[MAX_VNIC_NUM];
 756
 757         uint16_t ext_id; /* vnic outer vlan or VIF ID */
 758 #define VALID_OVLAN(ovlan) ((ovlan) <= 4096)
 759 #define INVALID_VIF_ID 0xFFFF
 760 #define OVLAN(sc) ((sc)->devinfo.mf_info.ext_id)
 761 #define VIF_ID(sc) ((sc)->devinfo.mf_info.ext_id)
 762
 763         uint16_t default_vlan;
 764 #define NIV_DEFAULT_VLAN(sc) ((sc)->devinfo.mf_info.default_vlan)
 765
 766         uint8_t niv_allowed_priorities;
 767 #define NIV_ALLOWED_PRIORITIES(sc) ((sc)->devinfo.mf_info.niv_allowed_priorities)
 768
 769         uint8_t niv_default_cos;
 770 #define NIV_DEFAULT_COS(sc) ((sc)->devinfo.mf_info.niv_default_cos)
 771
 772         uint8_t niv_mba_enabled;
 773
 774         enum mf_cfg_afex_vlan_mode afex_vlan_mode;
 775 #define AFEX_VLAN_MODE(sc) ((sc)->devinfo.mf_info.afex_vlan_mode)
 776         int                        afex_def_vlan_tag;
 777         uint32_t                   pending_max;
 778
 779         uint16_t flags;
 780 #define MF_INFO_VALID_MAC       0x0001
 781
 782         uint16_t mf_ov;
 783         uint8_t mf_mode; /* Switch-Dependent or Switch-Independent */
 784 #define IS_MF(sc)                        \
 785         (IS_MULTI_VNIC(sc) &&                \
 786          ((sc)->devinfo.mf_info.mf_mode != 0))
 787 #define IS_MF_SD(sc)                                     \
 788         (IS_MULTI_VNIC(sc) &&                                \
 789          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD))
 790 #define IS_MF_SI(sc)                                     \
 791         (IS_MULTI_VNIC(sc) &&                                \
 792          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI))
 793 #define IS_MF_AFEX(sc)                              \
 794         (IS_MULTI_VNIC(sc) &&                           \
 795          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX))
 796 #define IS_MF_SD_MODE(sc)   IS_MF_SD(sc)
 797 #define IS_MF_SI_MODE(sc)   IS_MF_SI(sc)
 798 #define IS_MF_AFEX_MODE(sc) IS_MF_AFEX(sc)
 799
 800         uint32_t mf_protos_supported;
 801         #define MF_PROTO_SUPPORT_ETHERNET 0x1
 802         #define MF_PROTO_SUPPORT_ISCSI    0x2
 803         #define MF_PROTO_SUPPORT_FCOE     0x4
 804 }; /* struct bnx2x_mf_info */
 805
 806 /* Device information data structure. */
 807 struct bnx2x_devinfo {
 808         /* PCIe info */
 809         uint16_t vendor_id;
 810         uint16_t device_id;
 811         uint16_t subvendor_id;
 812         uint16_t subdevice_id;
 813
 814         /*
 815          * chip_id = 0b'CCCCCCCCCCCCCCCCRRRRMMMMMMMMBBBB'
 816          *   C = Chip Number   (bits 16-31)
 817          *   R = Chip Revision (bits 12-15)
 818          *   M = Chip Metal    (bits 4-11)
 819          *   B = Chip Bond ID  (bits 0-3)
 820          */
 821         uint32_t chip_id;
 822 #define CHIP_ID(sc)           ((sc)->devinfo.chip_id & 0xffff0000)
 823 #define CHIP_NUM(sc)          ((sc)->devinfo.chip_id >> 16)
 824 /* device ids */
 825 #define CHIP_NUM_57711        0x164f
 826 #define CHIP_NUM_57711E       0x1650
 827 #define CHIP_NUM_57712        0x1662
 828 #define CHIP_NUM_57712_MF     0x1663
 829 #define CHIP_NUM_57712_VF     0x166f
 830 #define CHIP_NUM_57800        0x168a
 831 #define CHIP_NUM_57800_MF     0x16a5
 832 #define CHIP_NUM_57800_VF     0x16a9
 833 #define CHIP_NUM_57810        0x168e
 834 #define CHIP_NUM_57810_MF     0x16ae
 835 #define CHIP_NUM_57810_VF     0x16af
 836 #define CHIP_NUM_57811        0x163d
 837 #define CHIP_NUM_57811_MF     0x163e
 838 #define CHIP_NUM_57811_VF     0x163f
 839 #define CHIP_NUM_57840_OBS    0x168d
 840 #define CHIP_NUM_57840_OBS_MF 0x16ab
 841 #define CHIP_NUM_57840_4_10   0x16a1
 842 #define CHIP_NUM_57840_2_20   0x16a2
 843 #define CHIP_NUM_57840_MF     0x16a4
 844 #define CHIP_NUM_57840_VF     0x16ad
 845
 846 #define CHIP_REV_SHIFT      12
 847 #define CHIP_REV_MASK       (0xF << CHIP_REV_SHIFT)
 848 #define CHIP_REV(sc)        ((sc)->devinfo.chip_id & CHIP_REV_MASK)
 849
 850 #define CHIP_REV_Ax         (0x0 << CHIP_REV_SHIFT)
 851 #define CHIP_REV_Bx         (0x1 << CHIP_REV_SHIFT)
 852 #define CHIP_REV_Cx         (0x2 << CHIP_REV_SHIFT)
 853
 854 #define CHIP_REV_IS_SLOW(sc)    \
 855         (CHIP_REV(sc) > 0x00005000)
 856 #define CHIP_REV_IS_FPGA(sc)                              \
 857         (CHIP_REV_IS_SLOW(sc) && (CHIP_REV(sc) & 0x00001000))
 858 #define CHIP_REV_IS_EMUL(sc)                               \
 859         (CHIP_REV_IS_SLOW(sc) && !(CHIP_REV(sc) & 0x00001000))
 860 #define CHIP_REV_IS_ASIC(sc) \
 861         (!CHIP_REV_IS_SLOW(sc))
 862
 863 #define CHIP_METAL(sc)      ((sc->devinfo.chip_id) & 0x00000ff0)
 864 #define CHIP_BOND_ID(sc)    ((sc->devinfo.chip_id) & 0x0000000f)
 865
 866 #define CHIP_IS_57711(sc)   (CHIP_NUM(sc) == CHIP_NUM_57711)
 867 #define CHIP_IS_57711E(sc)  (CHIP_NUM(sc) == CHIP_NUM_57711E)
 868 #define CHIP_IS_E1H(sc)     ((CHIP_IS_57711(sc)) || \
 869                              (CHIP_IS_57711E(sc)))
 870 #define CHIP_IS_E1x(sc)     CHIP_IS_E1H(sc)
 871
 872 #define CHIP_IS_57712(sc)    (CHIP_NUM(sc) == CHIP_NUM_57712)
 873 #define CHIP_IS_57712_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_MF)
 874 #define CHIP_IS_57712_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_VF)
 875 #define CHIP_IS_E2(sc)       (CHIP_IS_57712(sc) ||  \
 876                               CHIP_IS_57712_MF(sc))
 877
 878 #define CHIP_IS_57800(sc)    (CHIP_NUM(sc) == CHIP_NUM_57800)
 879 #define CHIP_IS_57800_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_MF)
 880 #define CHIP_IS_57800_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_VF)
 881 #define CHIP_IS_57810(sc)    (CHIP_NUM(sc) == CHIP_NUM_57810)
 882 #define CHIP_IS_57810_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_MF)
 883 #define CHIP_IS_57810_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_VF)
 884 #define CHIP_IS_57811(sc)    (CHIP_NUM(sc) == CHIP_NUM_57811)
 885 #define CHIP_IS_57811_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_MF)
 886 #define CHIP_IS_57811_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_VF)
 887 #define CHIP_IS_57840(sc)    ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS)  || \
 888                               (CHIP_NUM(sc) == CHIP_NUM_57840_4_10) || \
 889                               (CHIP_NUM(sc) == CHIP_NUM_57840_2_20))
 890 #define CHIP_IS_57840_MF(sc) ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS_MF) || \
 891                               (CHIP_NUM(sc) == CHIP_NUM_57840_MF))
 892 #define CHIP_IS_57840_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57840_VF)
 893
 894 #define CHIP_IS_E3(sc)      (CHIP_IS_57800(sc)    || \
 895                              CHIP_IS_57800_MF(sc) || \
 896                              CHIP_IS_57800_VF(sc) || \
 897                              CHIP_IS_57810(sc)    || \
 898                              CHIP_IS_57810_MF(sc) || \
 899                              CHIP_IS_57810_VF(sc) || \
 900                              CHIP_IS_57811(sc)    || \
 901                              CHIP_IS_57811_MF(sc) || \
 902                              CHIP_IS_57811_VF(sc) || \
 903                              CHIP_IS_57840(sc)    || \
 904                              CHIP_IS_57840_MF(sc) || \
 905                              CHIP_IS_57840_VF(sc))
 906 #define CHIP_IS_E3A0(sc)    (CHIP_IS_E3(sc) &&              \
 907                              (CHIP_REV(sc) == CHIP_REV_Ax))
 908 #define CHIP_IS_E3B0(sc)    (CHIP_IS_E3(sc) &&              \
 909                              (CHIP_REV(sc) == CHIP_REV_Bx))
 910
 911 #define USES_WARPCORE(sc)   (CHIP_IS_E3(sc))
 912 #define CHIP_IS_E2E3(sc)    (CHIP_IS_E2(sc) || \
 913                              CHIP_IS_E3(sc))
 914
 915 #define CHIP_IS_MF_CAP(sc)  (CHIP_IS_57711E(sc)  ||  \
 916                              CHIP_IS_57712_MF(sc) || \
 917                              CHIP_IS_E3(sc))
 918
 919 #define IS_VF(sc)           ((sc)->flags & BNX2X_IS_VF_FLAG)
 920 #define IS_PF(sc)           (!IS_VF(sc))
 921
 922 /*
 923  * This define is used in two main places:
 924  * 1. In the early stages of nic_load, to know if to configure Parser/Searcher
 925  * to nic-only mode or to offload mode. Offload mode is configured if either
 926  * the chip is E1x (where NIC_MODE register is not applicable), or if cnic
 927  * already registered for this port (which means that the user wants storage
 928  * services).
 929  * 2. During cnic-related load, to know if offload mode is already configured
 930  * in the HW or needs to be configrued. Since the transition from nic-mode to
 931  * offload-mode in HW causes traffic coruption, nic-mode is configured only
 932  * in ports on which storage services where never requested.
 933  */
 934 #define CONFIGURE_NIC_MODE(sc) (!CHIP_IS_E1x(sc) && !CNIC_ENABLED(sc))
 935
 936         uint8_t  chip_port_mode;
 937 #define CHIP_4_PORT_MODE        0x0
 938 #define CHIP_2_PORT_MODE        0x1
 939 #define CHIP_PORT_MODE_NONE     0x2
 940 #define CHIP_PORT_MODE(sc)      ((sc)->devinfo.chip_port_mode)
 941 #define CHIP_IS_MODE_4_PORT(sc) (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE)
 942
 943         uint8_t int_block;
 944 #define INT_BLOCK_HC            0
 945 #define INT_BLOCK_IGU           1
 946 #define INT_BLOCK_MODE_NORMAL   0
 947 #define INT_BLOCK_MODE_BW_COMP  2
 948 #define CHIP_INT_MODE_IS_NBC(sc)                          \
 949         (!CHIP_IS_E1x(sc) &&                                  \
 950          !((sc)->devinfo.int_block & INT_BLOCK_MODE_BW_COMP))
 951 #define CHIP_INT_MODE_IS_BC(sc) (!CHIP_INT_MODE_IS_NBC(sc))
 952
 953         uint32_t shmem_base;
 954         uint32_t shmem2_base;
 955         uint32_t bc_ver;
 956         char bc_ver_str[32];
 957         uint32_t mf_cfg_base; /* bootcode shmem address in BAR memory */
 958         struct bnx2x_mf_info mf_info;
 959
 960         uint32_t flash_size;
 961 #define NVRAM_1MB_SIZE      0x20000
 962 #define NVRAM_TIMEOUT_COUNT 30000
 963 #define NVRAM_PAGE_SIZE     256
 964
 965         /* PCIe capability information */
 966         uint32_t pcie_cap_flags;
 967 #define BNX2X_PM_CAPABLE_FLAG     0x00000001
 968 #define BNX2X_PCIE_CAPABLE_FLAG   0x00000002
 969 #define BNX2X_MSI_CAPABLE_FLAG    0x00000004
 970 #define BNX2X_MSIX_CAPABLE_FLAG   0x00000008
 971         uint16_t pcie_pm_cap_reg;
 972         uint16_t pcie_link_width;
 973         uint16_t pcie_link_speed;
 974         uint16_t pcie_msi_cap_reg;
 975         uint16_t pcie_msix_cap_reg;
 976
 977         /* device configuration read from bootcode shared memory */
 978         uint32_t hw_config;
 979         uint32_t hw_config2;
 980 }; /* struct bnx2x_devinfo */
 981
 982 struct bnx2x_sp_objs {
 983         struct ecore_vlan_mac_obj mac_obj; /* MACs object */
 984         struct ecore_queue_sp_obj q_obj; /* Queue State object */
 985 }; /* struct bnx2x_sp_objs */
 986
 987 /*
 988  * Data that will be used to create a link report message. We will keep the
 989  * data used for the last link report in order to prevent reporting the same
 990  * link parameters twice.
 991  */
 992 struct bnx2x_link_report_data {
 993         uint16_t      line_speed;        /* Effective line speed */
 994         unsigned long link_report_flags; /* BNX2X_LINK_REPORT_XXX flags */
 995 };
 996
 997 enum {
 998         BNX2X_LINK_REPORT_FULL_DUPLEX,
 999         BNX2X_LINK_REPORT_LINK_DOWN,
1000         BNX2X_LINK_REPORT_RX_FC_ON,
1001         BNX2X_LINK_REPORT_TX_FC_ON
1002 };
1003
1004 #define BNX2X_RX_CHAIN_PAGE_SZ    BNX2X_PAGE_SIZE
1005
1006 struct bnx2x_pci_cap {
1007         struct bnx2x_pci_cap *next;
1008         uint16_t id;
1009         uint16_t type;
1010         uint16_t addr;
1011 };
1012
1013 struct bnx2x_vfdb;
1014
1015 /* Top level device private data structure. */
1016 struct bnx2x_softc {
1017
1018         void            **rx_queues;
1019         void            **tx_queues;
1020         uint32_t        max_tx_queues;
1021         uint32_t        max_rx_queues;
1022         const struct rte_pci_device *pci_dev;
1023         uint32_t        pci_val;
1024         struct bnx2x_pci_cap *pci_caps;
1025 #define BNX2X_INTRS_POLL_PERIOD   1
1026
1027         void            *firmware;
1028         uint64_t        fw_len;
1029
1030         /* MAC address operations */
1031         struct bnx2x_mac_ops mac_ops;
1032
1033         /* structures for VF mbox/response/bulletin */
1034         struct bnx2x_vf_mbx_msg *vf2pf_mbox;
1035         struct bnx2x_dma                vf2pf_mbox_mapping;
1036         struct vf_acquire_resp_tlv acquire_resp;
1037         struct bnx2x_vf_bulletin        *pf2vf_bulletin;
1038         struct bnx2x_dma                pf2vf_bulletin_mapping;
1039         struct bnx2x_vf_bulletin        old_bulletin;
1040
1041         int             media;
1042
1043         int             state; /* device state */
1044 #define BNX2X_STATE_CLOSED                 0x0000
1045 #define BNX2X_STATE_OPENING_WAITING_LOAD   0x1000
1046 #define BNX2X_STATE_OPENING_WAITING_PORT   0x2000
1047 #define BNX2X_STATE_OPEN                   0x3000
1048 #define BNX2X_STATE_CLOSING_WAITING_HALT   0x4000
1049 #define BNX2X_STATE_CLOSING_WAITING_DELETE 0x5000
1050 #define BNX2X_STATE_CLOSING_WAITING_UNLOAD 0x6000
1051 #define BNX2X_STATE_DISABLED               0xD000
1052 #define BNX2X_STATE_DIAG                   0xE000
1053 #define BNX2X_STATE_ERROR                  0xF000
1054
1055         int flags;
1056 #define BNX2X_ONE_PORT_FLAG     0x1
1057 #define BNX2X_NO_FCOE_FLAG      0x2
1058 #define BNX2X_NO_WOL_FLAG       0x4
1059 #define BNX2X_NO_MCP_FLAG       0x8
1060 #define BNX2X_NO_ISCSI_OOO_FLAG 0x10
1061 #define BNX2X_NO_ISCSI_FLAG     0x20
1062 #define BNX2X_MF_FUNC_DIS       0x40
1063 #define BNX2X_TX_SWITCHING      0x80
1064 #define BNX2X_IS_VF_FLAG        0x100
1065
1066 #define BNX2X_ONE_PORT(sc)      (sc->flags & BNX2X_ONE_PORT_FLAG)
1067 #define BNX2X_NOFCOE(sc)        (sc->flags & BNX2X_NO_FCOE_FLAG)
1068 #define BNX2X_NOMCP(sc)         (sc->flags & BNX2X_NO_MCP_FLAG)
1069
1070 #define MAX_BARS 5
1071         struct bnx2x_bar bar[MAX_BARS]; /* map BARs 0, 2, 4 */
1072
1073         uint16_t doorbell_size;
1074
1075         /* periodic timer callout */
1076 #define PERIODIC_STOP 0
1077 #define PERIODIC_GO   1
1078         volatile unsigned long periodic_flags;
1079
1080         struct bnx2x_fastpath fp[MAX_RSS_CHAINS];
1081         struct bnx2x_sp_objs  sp_objs[MAX_RSS_CHAINS];
1082
1083         uint8_t  unit; /* driver instance number */
1084
1085         int pcie_bus;    /* PCIe bus number */
1086         int pcie_device; /* PCIe device/slot number */
1087         int pcie_func;   /* PCIe function number */
1088
1089         uint8_t pfunc_rel; /* function relative */
1090         uint8_t pfunc_abs; /* function absolute */
1091         uint8_t path_id;   /* function absolute */
1092 #define SC_PATH(sc)     (sc->path_id)
1093 #define SC_PORT(sc)     (sc->pfunc_rel & 1)
1094 #define SC_FUNC(sc)     (sc->pfunc_rel)
1095 #define SC_ABS_FUNC(sc) (sc->pfunc_abs)
1096 #define SC_VN(sc)       (sc->pfunc_rel >> 1)
1097 #define SC_L_ID(sc)     (SC_VN(sc) << 2)
1098 #define PORT_ID(sc)     SC_PORT(sc)
1099 #define PATH_ID(sc)     SC_PATH(sc)
1100 #define VNIC_ID(sc)     SC_VN(sc)
1101 #define FUNC_ID(sc)     SC_FUNC(sc)
1102 #define ABS_FUNC_ID(sc) SC_ABS_FUNC(sc)
1103 #define SC_FW_MB_IDX_VN(sc, vn)                                \
1104         (SC_PORT(sc) + (vn) *                                      \
1105          ((CHIP_IS_E1x(sc) || (CHIP_IS_MODE_4_PORT(sc))) ? 2 : 1))
1106 #define SC_FW_MB_IDX(sc) SC_FW_MB_IDX_VN(sc, SC_VN(sc))
1107
1108         int if_capen; /* enabled interface capabilities */
1109
1110         struct bnx2x_devinfo devinfo;
1111         char fw_ver_str[32];
1112         char mf_mode_str[32];
1113         char pci_link_str[32];
1114
1115         struct iro *iro_array;
1116
1117         int dmae_ready;
1118 #define DMAE_READY(sc) (sc->dmae_ready)
1119
1120         struct ecore_credit_pool_obj vlans_pool;
1121         struct ecore_credit_pool_obj macs_pool;
1122         struct ecore_rx_mode_obj     rx_mode_obj;
1123         struct ecore_mcast_obj       mcast_obj;
1124         struct ecore_rss_config_obj  rss_conf_obj;
1125         struct ecore_func_sp_obj     func_obj;
1126
1127         uint16_t fw_seq;
1128         uint16_t fw_drv_pulse_wr_seq;
1129         uint32_t func_stx;
1130
1131         struct elink_params         link_params;
1132         struct elink_vars           link_vars;
1133         uint32_t                    link_cnt;
1134         struct bnx2x_link_report_data last_reported_link;
1135         char mac_addr_str[32];
1136
1137         uint32_t tx_ring_size;
1138         uint32_t rx_ring_size;
1139         int wol;
1140
1141         int is_leader;
1142         int recovery_state;
1143 #define BNX2X_RECOVERY_DONE        1
1144 #define BNX2X_RECOVERY_INIT        2
1145 #define BNX2X_RECOVERY_WAIT        3
1146 #define BNX2X_RECOVERY_FAILED      4
1147 #define BNX2X_RECOVERY_NIC_LOADING 5
1148
1149         uint32_t rx_mode;
1150 #define BNX2X_RX_MODE_NONE     0
1151 #define BNX2X_RX_MODE_NORMAL   1
1152 #define BNX2X_RX_MODE_ALLMULTI 2
1153 #define BNX2X_RX_MODE_PROMISC  3
1154 #define BNX2X_MAX_MULTICAST    64
1155
1156         struct bnx2x_port port;
1157
1158         struct cmng_init cmng;
1159
1160         /* user configs */
1161         uint8_t  num_queues;
1162         int      hc_rx_ticks;
1163         int      hc_tx_ticks;
1164         uint32_t rx_budget;
1165         int      interrupt_mode;
1166 #define INTR_MODE_INTX 0
1167 #define INTR_MODE_MSI  1
1168 #define INTR_MODE_MSIX 2
1169 #define INTR_MODE_SINGLE_MSIX 3
1170         int      udp_rss;
1171
1172         uint8_t         igu_dsb_id;
1173         uint8_t         igu_base_sb;
1174         uint8_t         igu_sb_cnt;
1175         uint32_t        igu_base_addr;
1176         uint8_t         base_fw_ndsb;
1177 #define DEF_SB_IGU_ID 16
1178 #define DEF_SB_ID     HC_SP_SB_ID
1179
1180         /* default status block */
1181         struct bnx2x_dma              def_sb_dma;
1182         struct host_sp_status_block *def_sb;
1183         uint16_t                    def_idx;
1184         uint16_t                    def_att_idx;
1185         uint32_t                    attn_state;
1186         struct attn_route           attn_group[MAX_DYNAMIC_ATTN_GRPS];
1187
1188         /* general SP events - stats query, cfc delete, etc */
1189 #define HC_SP_INDEX_ETH_DEF_CONS         3
1190         /* EQ completions */
1191 #define HC_SP_INDEX_EQ_CONS              7
1192         /* FCoE L2 connection completions */
1193 #define HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS  6
1194 #define HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS  4
1195         /* iSCSI L2 */
1196 #define HC_SP_INDEX_ETH_ISCSI_CQ_CONS    5
1197 #define HC_SP_INDEX_ETH_ISCSI_RX_CQ_CONS 1
1198
1199         /* event queue */
1200         struct bnx2x_dma        eq_dma;
1201         union event_ring_elem *eq;
1202         uint16_t              eq_prod;
1203         uint16_t              eq_cons;
1204         uint16_t              *eq_cons_sb;
1205 #define NUM_EQ_PAGES     1 /* must be a power of 2 */
1206 #define EQ_DESC_CNT_PAGE (BNX2X_PAGE_SIZE / sizeof(union event_ring_elem))
1207 #define EQ_DESC_MAX_PAGE (EQ_DESC_CNT_PAGE - 1)
1208 #define NUM_EQ_DESC      (EQ_DESC_CNT_PAGE * NUM_EQ_PAGES)
1209 #define EQ_DESC_MASK     (NUM_EQ_DESC - 1)
1210 #define MAX_EQ_AVAIL     (EQ_DESC_MAX_PAGE * NUM_EQ_PAGES - 2)
1211         /* depends on EQ_DESC_CNT_PAGE being a power of 2 */
1212 #define NEXT_EQ_IDX(x)                                      \
1213         ((((x) & EQ_DESC_MAX_PAGE) == (EQ_DESC_MAX_PAGE - 1)) ? \
1214          ((x) + 2) : ((x) + 1))
1215         /* depends on the above and on NUM_EQ_PAGES being a power of 2 */
1216 #define EQ_DESC(x) ((x) & EQ_DESC_MASK)
1217
1218         /* slow path */
1219         struct bnx2x_dma      sp_dma;
1220         struct bnx2x_slowpath *sp;
1221         unsigned long       sp_state;
1222
1223         /* slow path queue */
1224         struct bnx2x_dma spq_dma;
1225         struct eth_spe *spq;
1226 #define SP_DESC_CNT     (BNX2X_PAGE_SIZE / sizeof(struct eth_spe))
1227 #define MAX_SP_DESC_CNT (SP_DESC_CNT - 1)
1228 #define MAX_SPQ_PENDING 8
1229
1230         uint16_t       spq_prod_idx;
1231         struct eth_spe *spq_prod_bd;
1232         struct eth_spe *spq_last_bd;
1233         uint16_t       *dsb_sp_prod;
1234
1235         volatile unsigned long eq_spq_left; /* COMMON_xxx ramrod credit */
1236         volatile unsigned long cq_spq_left; /* ETH_xxx ramrod credit */
1237
1238         /* fw decompression buffer */
1239         struct bnx2x_dma gz_buf_dma;
1240         void           *gz_buf;
1241         uint32_t       gz_outlen;
1242 #define GUNZIP_BUF(sc)    (sc->gz_buf)
1243 #define GUNZIP_OUTLEN(sc) (sc->gz_outlen)
1244 #define GUNZIP_PHYS(sc)   (phys_addr_t)(sc->gz_buf_dma.paddr)
1245 #define FW_BUF_SIZE       0x40000
1246
1247         struct raw_op *init_ops;
1248         uint16_t *init_ops_offsets; /* init block offsets inside init_ops */
1249         uint32_t *init_data;        /* data blob, 32 bit granularity */
1250         uint32_t       init_mode_flags;
1251 #define INIT_MODE_FLAGS(sc) (sc->init_mode_flags)
1252         /* PRAM blobs - raw data */
1253         const uint8_t *tsem_int_table_data;
1254         const uint8_t *tsem_pram_data;
1255         const uint8_t *usem_int_table_data;
1256         const uint8_t *usem_pram_data;
1257         const uint8_t *xsem_int_table_data;
1258         const uint8_t *xsem_pram_data;
1259         const uint8_t *csem_int_table_data;
1260         const uint8_t *csem_pram_data;
1261 #define INIT_OPS(sc)                 (sc->init_ops)
1262 #define INIT_OPS_OFFSETS(sc)         (sc->init_ops_offsets)
1263 #define INIT_DATA(sc)                (sc->init_data)
1264 #define INIT_TSEM_INT_TABLE_DATA(sc) (sc->tsem_int_table_data)
1265 #define INIT_TSEM_PRAM_DATA(sc)      (sc->tsem_pram_data)
1266 #define INIT_USEM_INT_TABLE_DATA(sc) (sc->usem_int_table_data)
1267 #define INIT_USEM_PRAM_DATA(sc)      (sc->usem_pram_data)
1268 #define INIT_XSEM_INT_TABLE_DATA(sc) (sc->xsem_int_table_data)
1269 #define INIT_XSEM_PRAM_DATA(sc)      (sc->xsem_pram_data)
1270 #define INIT_CSEM_INT_TABLE_DATA(sc) (sc->csem_int_table_data)
1271 #define INIT_CSEM_PRAM_DATA(sc)      (sc->csem_pram_data)
1272
1273 #define PHY_FW_VER_LEN                  20
1274         char                    fw_ver[32];
1275
1276         /* ILT
1277          * For max 196 cids (64*3 + non-eth), 32KB ILT page size and 1KB
1278          * context size we need 8 ILT entries.
1279          */
1280 #define ILT_MAX_L2_LINES 8
1281         struct hw_context context[ILT_MAX_L2_LINES];
1282         struct ecore_ilt *ilt;
1283 #define ILT_MAX_LINES 256
1284
1285         /* max supported number of RSS queues: IGU SBs minus one for CNIC */
1286 #define BNX2X_MAX_RSS_COUNT(sc) ((sc)->igu_sb_cnt - CNIC_SUPPORT(sc))
1287         /* max CID count: Max RSS * Max_Tx_Multi_Cos + FCoE + iSCSI */
1288 #define BNX2X_L2_MAX_CID(sc)                                              \
1289         (BNX2X_MAX_RSS_COUNT(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1290 #define BNX2X_L2_CID_COUNT(sc)                                             \
1291         (BNX2X_NUM_ETH_QUEUES(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1292 #define L2_ILT_LINES(sc)                                \
1293         (DIV_ROUND_UP(BNX2X_L2_CID_COUNT(sc), ILT_PAGE_CIDS))
1294
1295         int qm_cid_count;
1296
1297         uint8_t dropless_fc;
1298
1299         /* total number of FW statistics requests */
1300         uint8_t fw_stats_num;
1301         /*
1302          * This is a memory buffer that will contain both statistics ramrod
1303          * request and data.
1304          */
1305         struct bnx2x_dma fw_stats_dma;
1306         /*
1307          * FW statistics request shortcut (points at the beginning of fw_stats
1308          * buffer).
1309          */
1310         int                     fw_stats_req_size;
1311         struct bnx2x_fw_stats_req *fw_stats_req;
1312         phys_addr_t              fw_stats_req_mapping;
1313         /*
1314          * FW statistics data shortcut (points at the beginning of fw_stats
1315          * buffer + fw_stats_req_size).
1316          */
1317         int                      fw_stats_data_size;
1318         struct bnx2x_fw_stats_data *fw_stats_data;
1319         phys_addr_t               fw_stats_data_mapping;
1320
1321         /* tracking a pending STAT_QUERY ramrod */
1322         uint16_t stats_pending;
1323         /* number of completed statistics ramrods */
1324         uint16_t stats_comp;
1325         uint16_t stats_counter;
1326         uint8_t  stats_init;
1327         int      stats_state;
1328
1329         struct bnx2x_eth_stats         eth_stats;
1330         struct host_func_stats       func_stats;
1331         struct bnx2x_eth_stats_old     eth_stats_old;
1332         struct bnx2x_net_stats_old     net_stats_old;
1333         struct bnx2x_fw_port_stats_old fw_stats_old;
1334
1335         struct dmae_command stats_dmae; /* used by dmae command loader */
1336         int                 executer_idx;
1337
1338         int mtu;
1339
1340         /* DCB support on/off */
1341         int dcb_state;
1342 #define BNX2X_DCB_STATE_OFF 0
1343 #define BNX2X_DCB_STATE_ON  1
1344         /* DCBX engine mode */
1345         int dcbx_enabled;
1346 #define BNX2X_DCBX_ENABLED_OFF        0
1347 #define BNX2X_DCBX_ENABLED_ON_NEG_OFF 1
1348 #define BNX2X_DCBX_ENABLED_ON_NEG_ON  2
1349 #define BNX2X_DCBX_ENABLED_INVALID    -1
1350
1351         uint8_t cnic_support;
1352         uint8_t cnic_enabled;
1353         uint8_t cnic_loaded;
1354 #define CNIC_SUPPORT(sc) 0 /* ((sc)->cnic_support) */
1355 #define CNIC_ENABLED(sc) 0 /* ((sc)->cnic_enabled) */
1356 #define CNIC_LOADED(sc)  0 /* ((sc)->cnic_loaded) */
1357
1358         /* multiple tx classes of service */
1359         uint8_t max_cos;
1360 #define BNX2X_MAX_PRIORITY 8
1361         /* priority to cos mapping */
1362         uint8_t prio_to_cos[BNX2X_MAX_PRIORITY];
1363
1364         int panic;
1365 }; /* struct bnx2x_softc */
1366
1367 /* IOCTL sub-commands for edebug and firmware upgrade */
1368 #define BNX2X_IOC_RD_NVRAM        1
1369 #define BNX2X_IOC_WR_NVRAM        2
1370 #define BNX2X_IOC_STATS_SHOW_NUM  3
1371 #define BNX2X_IOC_STATS_SHOW_STR  4
1372 #define BNX2X_IOC_STATS_SHOW_CNT  5
1373
1374 struct bnx2x_nvram_data {
1375     uint32_t op; /* ioctl sub-command */
1376     uint32_t offset;
1377     uint32_t len;
1378     uint32_t value[1]; /* variable */
1379 };
1380
1381 union bnx2x_stats_show_data {
1382     uint32_t op; /* ioctl sub-command */
1383
1384     struct {
1385         uint32_t num; /* return number of stats */
1386         uint32_t len; /* length of each string item */
1387     } desc;
1388
1389     /* variable length... */
1390     char str[1]; /* holds names of desc.num stats, each desc.len in length */
1391
1392     /* variable length... */
1393     uint64_t stats[1]; /* holds all stats */
1394 };
1395
1396 /* function init flags */
1397 #define FUNC_FLG_RSS     0x0001
1398 #define FUNC_FLG_STATS   0x0002
1399 /* FUNC_FLG_UNMATCHED       0x0004 */
1400 #define FUNC_FLG_SPQ     0x0010
1401 #define FUNC_FLG_LEADING 0x0020 /* PF only */
1402
1403 struct bnx2x_func_init_params {
1404     phys_addr_t fw_stat_map; /* (dma) valid if FUNC_FLG_STATS */
1405     phys_addr_t spq_map;     /* (dma) valid if FUNC_FLG_SPQ */
1406     uint16_t   func_flgs;
1407     uint16_t   func_id;     /* abs function id */
1408     uint16_t   pf_id;
1409     uint16_t   spq_prod;    /* valid if FUNC_FLG_SPQ */
1410 };
1411
1412 /* memory resources reside at BARs 0, 2, 4 */
1413 /* Run `pciconf -lb` to see mappings */
1414 #define BAR0 0
1415 #define BAR1 2
1416 #define BAR2 4
1417
1418 #ifdef RTE_LIBRTE_BNX2X_DEBUG_PERIODIC
1419 uint8_t bnx2x_reg_read8(struct bnx2x_softc *sc, size_t offset);
1420 uint16_t bnx2x_reg_read16(struct bnx2x_softc *sc, size_t offset);
1421 uint32_t bnx2x_reg_read32(struct bnx2x_softc *sc, size_t offset);
1422
1423 void bnx2x_reg_write8(struct bnx2x_softc *sc, size_t offset, uint8_t val);
1424 void bnx2x_reg_write16(struct bnx2x_softc *sc, size_t offset, uint16_t val);
1425 void bnx2x_reg_write32(struct bnx2x_softc *sc, size_t offset, uint32_t val);
1426 #else
1427 #define bnx2x_reg_write8(sc, offset, val)\
1428         *((volatile uint8_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)) = val
1429
1430 #define bnx2x_reg_write16(sc, offset, val)\
1431         *((volatile uint16_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)) = val
1432
1433 #define bnx2x_reg_write32(sc, offset, val)\
1434         *((volatile uint32_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)) = val
1435
1436 #define bnx2x_reg_read8(sc, offset)\
1437         (*((volatile uint8_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)))
1438
1439 #define bnx2x_reg_read16(sc, offset)\
1440         (*((volatile uint16_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)))
1441
1442 #define bnx2x_reg_read32(sc, offset)\
1443         (*((volatile uint32_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)))
1444 #endif
1445
1446 #define REG_ADDR(sc, offset) (((uint64_t)sc->bar[BAR0].base_addr) + (offset))
1447
1448 #define REG_RD8(sc, offset)  bnx2x_reg_read8(sc, (offset))
1449 #define REG_RD16(sc, offset) bnx2x_reg_read16(sc, (offset))
1450 #define REG_RD32(sc, offset) bnx2x_reg_read32(sc, (offset))
1451
1452 #define REG_WR8(sc, offset, val)  bnx2x_reg_write8(sc, (offset), val)
1453 #define REG_WR16(sc, offset, val) bnx2x_reg_write16(sc, (offset), val)
1454 #define REG_WR32(sc, offset, val) bnx2x_reg_write32(sc, (offset), val)
1455
1456 #define REG_RD(sc, offset)      REG_RD32(sc, offset)
1457 #define REG_WR(sc, offset, val) REG_WR32(sc, offset, val)
1458
1459 #define BNX2X_SP(sc, var) (&(sc)->sp->var)
1460 #define BNX2X_SP_MAPPING(sc, var) \
1461     (sc->sp_dma.paddr + offsetof(struct bnx2x_slowpath, var))
1462
1463 #define BNX2X_FP(sc, nr, var) ((sc)->fp[(nr)].var)
1464 #define BNX2X_SP_OBJ(sc, fp) ((sc)->sp_objs[(fp)->index])
1465
1466 #define bnx2x_fp(sc, nr, var)   ((sc)->fp[nr].var)
1467
1468 #define REG_RD_DMAE(sc, offset, valp, len32)               \
1469     do {                                                   \
1470         (void)bnx2x_read_dmae(sc, offset, len32);                  \
1471         (void)rte_memcpy(valp, BNX2X_SP(sc, wb_data[0]), (len32) * 4); \
1472     } while (0)
1473
1474 #define REG_WR_DMAE(sc, offset, valp, len32)                            \
1475     do {                                                                \
1476         (void)rte_memcpy(BNX2X_SP(sc, wb_data[0]), valp, (len32) * 4);              \
1477         (void)bnx2x_write_dmae(sc, BNX2X_SP_MAPPING(sc, wb_data), offset, len32); \
1478     } while (0)
1479
1480 #define REG_WR_DMAE_LEN(sc, offset, valp, len32) \
1481     REG_WR_DMAE(sc, offset, valp, len32)
1482
1483 #define REG_RD_DMAE_LEN(sc, offset, valp, len32) \
1484     REG_RD_DMAE(sc, offset, valp, len32)
1485
1486 #define VIRT_WR_DMAE_LEN(sc, data, addr, len32, le32_swap)         \
1487     do {                                                           \
1488         /* if (le32_swap) {                                     */ \
1489         /*    PMD_PWARN_LOG(sc, "VIRT_WR_DMAE_LEN with le32_swap=1"); */ \
1490         /* }                                                    */ \
1491         rte_memcpy(GUNZIP_BUF(sc), data, len32 * 4);                   \
1492         ecore_write_big_buf_wb(sc, addr, len32);                   \
1493     } while (0)
1494
1495 #define BNX2X_DB_MIN_SHIFT 3   /* 8 bytes */
1496 #define BNX2X_DB_SHIFT     7   /* 128 bytes */
1497 #if (BNX2X_DB_SHIFT < BNX2X_DB_MIN_SHIFT)
1498 #error "Minimum DB doorbell stride is 8"
1499 #endif
1500 #define DPM_TRIGGER_TYPE 0x40
1501
1502 /* Doorbell macro */
1503 #define BNX2X_DB_WRITE(db_bar, val) \
1504         *((volatile uint32_t *)(db_bar)) = (val)
1505
1506 #define BNX2X_DB_READ(db_bar) \
1507         *((volatile uint32_t *)(db_bar))
1508
1509 #define DOORBELL_ADDR(sc, offset) \
1510         (volatile uint32_t *)(((char *)(sc)->bar[BAR1].base_addr + (offset)))
1511
1512 #define DOORBELL(sc, cid, val) \
1513         if (IS_PF(sc)) \
1514         BNX2X_DB_WRITE((DOORBELL_ADDR(sc, sc->doorbell_size * (cid) + DPM_TRIGGER_TYPE)), (val)); \
1515         else \
1516         BNX2X_DB_WRITE((DOORBELL_ADDR(sc, sc->doorbell_size * (cid))), (val)) \
1517
1518 #define SHMEM_ADDR(sc, field)                                       \
1519     (sc->devinfo.shmem_base + offsetof(struct shmem_region, field))
1520 #define SHMEM_RD(sc, field)      REG_RD(sc, SHMEM_ADDR(sc, field))
1521 #define SHMEM_RD16(sc, field)    REG_RD16(sc, SHMEM_ADDR(sc, field))
1522 #define SHMEM_WR(sc, field, val) REG_WR(sc, SHMEM_ADDR(sc, field), val)
1523
1524 #define SHMEM2_ADDR(sc, field)                                        \
1525     (sc->devinfo.shmem2_base + offsetof(struct shmem2_region, field))
1526 #define SHMEM2_HAS(sc, field)                                            \
1527     (sc->devinfo.shmem2_base && (REG_RD(sc, SHMEM2_ADDR(sc, size)) >     \
1528                                  offsetof(struct shmem2_region, field)))
1529 #define SHMEM2_RD(sc, field)      REG_RD(sc, SHMEM2_ADDR(sc, field))
1530 #define SHMEM2_WR(sc, field, val) REG_WR(sc, SHMEM2_ADDR(sc, field), val)
1531
1532 #define MFCFG_ADDR(sc, field)                                  \
1533     (sc->devinfo.mf_cfg_base + offsetof(struct mf_cfg, field))
1534 #define MFCFG_RD(sc, field)      REG_RD(sc, MFCFG_ADDR(sc, field))
1535 #define MFCFG_RD16(sc, field)    REG_RD16(sc, MFCFG_ADDR(sc, field))
1536 #define MFCFG_WR(sc, field, val) REG_WR(sc, MFCFG_ADDR(sc, field), val)
1537
1538 /* DMAE command defines */
1539
1540 #define DMAE_TIMEOUT      -1
1541 #define DMAE_PCI_ERROR    -2 /* E2 and onward */
1542 #define DMAE_NOT_RDY      -3
1543 #define DMAE_PCI_ERR_FLAG 0x80000000
1544
1545 #define DMAE_SRC_PCI      0
1546 #define DMAE_SRC_GRC      1
1547
1548 #define DMAE_DST_NONE     0
1549 #define DMAE_DST_PCI      1
1550 #define DMAE_DST_GRC      2
1551
1552 #define DMAE_COMP_PCI     0
1553 #define DMAE_COMP_GRC     1
1554
1555 #define DMAE_COMP_REGULAR 0
1556 #define DMAE_COM_SET_ERR  1
1557
1558 #define DMAE_CMD_SRC_PCI (DMAE_SRC_PCI << DMAE_COMMAND_SRC_SHIFT)
1559 #define DMAE_CMD_SRC_GRC (DMAE_SRC_GRC << DMAE_COMMAND_SRC_SHIFT)
1560 #define DMAE_CMD_DST_PCI (DMAE_DST_PCI << DMAE_COMMAND_DST_SHIFT)
1561 #define DMAE_CMD_DST_GRC (DMAE_DST_GRC << DMAE_COMMAND_DST_SHIFT)
1562
1563 #define DMAE_CMD_C_DST_PCI (DMAE_COMP_PCI << DMAE_COMMAND_C_DST_SHIFT)
1564 #define DMAE_CMD_C_DST_GRC (DMAE_COMP_GRC << DMAE_COMMAND_C_DST_SHIFT)
1565
1566 #define DMAE_CMD_ENDIANITY_NO_SWAP   (0 << DMAE_COMMAND_ENDIANITY_SHIFT)
1567 #define DMAE_CMD_ENDIANITY_B_SWAP    (1 << DMAE_COMMAND_ENDIANITY_SHIFT)
1568 #define DMAE_CMD_ENDIANITY_DW_SWAP   (2 << DMAE_COMMAND_ENDIANITY_SHIFT)
1569 #define DMAE_CMD_ENDIANITY_B_DW_SWAP (3 << DMAE_COMMAND_ENDIANITY_SHIFT)
1570
1571 #define DMAE_CMD_PORT_0 0
1572 #define DMAE_CMD_PORT_1 DMAE_COMMAND_PORT
1573
1574 #define DMAE_SRC_PF 0
1575 #define DMAE_SRC_VF 1
1576
1577 #define DMAE_DST_PF 0
1578 #define DMAE_DST_VF 1
1579
1580 #define DMAE_C_SRC 0
1581 #define DMAE_C_DST 1
1582
1583 #define DMAE_LEN32_RD_MAX     0x80
1584 #define DMAE_LEN32_WR_MAX(sc) 0x2000
1585
1586 #define DMAE_COMP_VAL 0x60d0d0ae /* E2 and beyond, upper bit indicates error */
1587
1588 #define MAX_DMAE_C_PER_PORT 8
1589 #define INIT_DMAE_C(sc)     ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + SC_VN(sc))
1590 #define PMF_DMAE_C(sc)      ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + E1HVN_MAX)
1591
1592 static const uint32_t dmae_reg_go_c[] = {
1593     DMAE_REG_GO_C0,  DMAE_REG_GO_C1,  DMAE_REG_GO_C2,  DMAE_REG_GO_C3,
1594     DMAE_REG_GO_C4,  DMAE_REG_GO_C5,  DMAE_REG_GO_C6,  DMAE_REG_GO_C7,
1595     DMAE_REG_GO_C8,  DMAE_REG_GO_C9,  DMAE_REG_GO_C10, DMAE_REG_GO_C11,
1596     DMAE_REG_GO_C12, DMAE_REG_GO_C13, DMAE_REG_GO_C14, DMAE_REG_GO_C15
1597 };
1598
1599 #define ATTN_NIG_FOR_FUNC     (1L << 8)
1600 #define ATTN_SW_TIMER_4_FUNC  (1L << 9)
1601 #define GPIO_2_FUNC           (1L << 10)
1602 #define GPIO_3_FUNC           (1L << 11)
1603 #define GPIO_4_FUNC           (1L << 12)
1604 #define ATTN_GENERAL_ATTN_1   (1L << 13)
1605 #define ATTN_GENERAL_ATTN_2   (1L << 14)
1606 #define ATTN_GENERAL_ATTN_3   (1L << 15)
1607 #define ATTN_GENERAL_ATTN_4   (1L << 13)
1608 #define ATTN_GENERAL_ATTN_5   (1L << 14)
1609 #define ATTN_GENERAL_ATTN_6   (1L << 15)
1610 #define ATTN_HARD_WIRED_MASK  0xff00
1611 #define ATTENTION_ID          4
1612
1613 #define AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR \
1614     AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR
1615
1616 #define MAX_IGU_ATTN_ACK_TO 100
1617
1618 #define STORM_ASSERT_ARRAY_SIZE 50
1619
1620 #define BNX2X_PMF_LINK_ASSERT(sc) \
1621     GENERAL_ATTEN_OFFSET(LINK_SYNC_ATTENTION_BIT_FUNC_0 + SC_FUNC(sc))
1622
1623 #define BNX2X_MC_ASSERT_BITS \
1624     (GENERAL_ATTEN_OFFSET(TSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1625      GENERAL_ATTEN_OFFSET(USTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1626      GENERAL_ATTEN_OFFSET(CSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1627      GENERAL_ATTEN_OFFSET(XSTORM_FATAL_ASSERT_ATTENTION_BIT))
1628
1629 #define BNX2X_MCP_ASSERT \
1630     GENERAL_ATTEN_OFFSET(MCP_FATAL_ASSERT_ATTENTION_BIT)
1631
1632 #define BNX2X_GRC_TIMEOUT GENERAL_ATTEN_OFFSET(LATCHED_ATTN_TIMEOUT_GRC)
1633 #define BNX2X_GRC_RSV     (GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCR) | \
1634                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCT) | \
1635                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCN) | \
1636                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCU) | \
1637                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCP) | \
1638                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RSVD_GRC))
1639
1640 #define MULTI_MASK 0x7f
1641
1642 #define PFS_PER_PORT(sc)                               \
1643     ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4)
1644 #define SC_MAX_VN_NUM(sc) PFS_PER_PORT(sc)
1645
1646 #define FIRST_ABS_FUNC_IN_PORT(sc)                    \
1647     ((CHIP_PORT_MODE(sc) == CHIP_PORT_MODE_NONE) ?    \
1648      PORT_ID(sc) : (PATH_ID(sc) + (2 * PORT_ID(sc))))
1649
1650 #define FOREACH_ABS_FUNC_IN_PORT(sc, i)            \
1651     for ((i) = FIRST_ABS_FUNC_IN_PORT(sc);         \
1652          (i) < MAX_FUNC_NUM;                       \
1653          (i) += (MAX_FUNC_NUM / PFS_PER_PORT(sc)))
1654
1655 #define BNX2X_SWCID_SHIFT 17
1656 #define BNX2X_SWCID_MASK  ((0x1 << BNX2X_SWCID_SHIFT) - 1)
1657
1658 #define SW_CID(x)  (le32toh(x) & BNX2X_SWCID_MASK)
1659 #define CQE_CMD(x) (le32toh(x) >> COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT)
1660
1661 #define CQE_TYPE(cqe_fp_flags)   ((cqe_fp_flags) & ETH_FAST_PATH_RX_CQE_TYPE)
1662 #define CQE_TYPE_START(cqe_type) ((cqe_type) == RX_ETH_CQE_TYPE_ETH_START_AGG)
1663 #define CQE_TYPE_STOP(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_STOP_AGG)
1664 #define CQE_TYPE_SLOW(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_RAMROD)
1665 #define CQE_TYPE_FAST(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_FASTPATH)
1666
1667 /* must be used on a CID before placing it on a HW ring */
1668 #define HW_CID(sc, x) \
1669     ((SC_PORT(sc) << 23) | (SC_VN(sc) << BNX2X_SWCID_SHIFT) | (x))
1670
1671 #define SPEED_10    10
1672 #define SPEED_100   100
1673 #define SPEED_1000  1000
1674 #define SPEED_2500  2500
1675 #define SPEED_10000 10000
1676
1677 #define PCI_PM_D0    1
1678 #define PCI_PM_D3hot 2
1679
1680 int  bnx2x_test_bit(int nr, volatile unsigned long * addr);
1681 void bnx2x_set_bit(unsigned int nr, volatile unsigned long * addr);
1682 void bnx2x_clear_bit(int nr, volatile unsigned long * addr);
1683 int  bnx2x_test_and_clear_bit(int nr, volatile unsigned long * addr);
1684 int  bnx2x_cmpxchg(volatile int *addr, int old, int new);
1685
1686 int bnx2x_dma_alloc(struct bnx2x_softc *sc, size_t size,
1687                 struct bnx2x_dma *dma, const char *msg, uint32_t align);
1688
1689 uint32_t bnx2x_dmae_opcode_add_comp(uint32_t opcode, uint8_t comp_type);
1690 uint32_t bnx2x_dmae_opcode_clr_src_reset(uint32_t opcode);
1691 uint32_t bnx2x_dmae_opcode(struct bnx2x_softc *sc, uint8_t src_type,
1692                          uint8_t dst_type, uint8_t with_comp,
1693                          uint8_t comp_type);
1694 void bnx2x_post_dmae(struct bnx2x_softc *sc, struct dmae_command *dmae, int idx);
1695 void bnx2x_read_dmae(struct bnx2x_softc *sc, uint32_t src_addr, uint32_t len32);
1696 void bnx2x_write_dmae(struct bnx2x_softc *sc, phys_addr_t dma_addr,
1697                     uint32_t dst_addr, uint32_t len32);
1698 void bnx2x_set_ctx_validation(struct bnx2x_softc *sc, struct eth_context *cxt,
1699                             uint32_t cid);
1700 void bnx2x_update_coalesce_sb_index(struct bnx2x_softc *sc, uint8_t fw_sb_id,
1701                                   uint8_t sb_index, uint8_t disable,
1702                                   uint16_t usec);
1703
1704 int bnx2x_sp_post(struct bnx2x_softc *sc, int command, int cid,
1705                 uint32_t data_hi, uint32_t data_lo, int cmd_type);
1706
1707 void ecore_init_e1h_firmware(struct bnx2x_softc *sc);
1708 void ecore_init_e2_firmware(struct bnx2x_softc *sc);
1709
1710 void ecore_storm_memset_struct(struct bnx2x_softc *sc, uint32_t addr,
1711                                size_t size, uint32_t *data);
1712
1713 #define CATC_TRIGGER(sc, data) REG_WR((sc), 0x2000, (data));
1714 #define CATC_TRIGGER_START(sc) CATC_TRIGGER((sc), 0xcafecafe)
1715
1716 #define BNX2X_MAC_FMT           "%pM"
1717 #define BNX2X_MAC_PRN_LIST(mac) (mac)
1718
1719 /***********/
1720 /* INLINES */
1721 /***********/
1722
1723 static inline uint32_t
1724 reg_poll(struct bnx2x_softc *sc, uint32_t reg, uint32_t expected, int ms, int wait)
1725 {
1726     uint32_t val;
1727     do {
1728         val = REG_RD(sc, reg);
1729         if (val == expected) {
1730             break;
1731         }
1732         ms -= wait;
1733         DELAY(wait * 1000);
1734     } while (ms > 0);
1735
1736     return val;
1737 }
1738
1739 static inline void
1740 bnx2x_update_fp_sb_idx(struct bnx2x_fastpath *fp)
1741 {
1742         mb(); /* status block is written to by the chip */
1743         fp->fp_hc_idx = fp->sb_running_index[SM_RX_ID];
1744 }
1745
1746 static inline void
1747 bnx2x_igu_ack_sb_gen(struct bnx2x_softc *sc, uint8_t segment,
1748         uint16_t index, uint8_t op, uint8_t update, uint32_t igu_addr)
1749 {
1750         struct igu_regular cmd_data = {0};
1751
1752         cmd_data.sb_id_and_flags =
1753                 ((index << IGU_REGULAR_SB_INDEX_SHIFT) |
1754                  (segment << IGU_REGULAR_SEGMENT_ACCESS_SHIFT) |
1755                  (update << IGU_REGULAR_BUPDATE_SHIFT) |
1756                  (op << IGU_REGULAR_ENABLE_INT_SHIFT));
1757
1758         REG_WR(sc, igu_addr, cmd_data.sb_id_and_flags);
1759
1760         /* Make sure that ACK is written */
1761         mb();
1762 }
1763
1764 static inline void
1765 bnx2x_hc_ack_sb(struct bnx2x_softc *sc, uint8_t sb_id, uint8_t storm,
1766                 uint16_t index, uint8_t op, uint8_t update)
1767 {
1768         uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc) * 32 +
1769                         COMMAND_REG_INT_ACK);
1770         union igu_ack_register igu_ack;
1771
1772         igu_ack.sb.status_block_index = index;
1773         igu_ack.sb.sb_id_and_flags =
1774                 ((sb_id << IGU_ACK_REGISTER_STATUS_BLOCK_ID_SHIFT) |
1775                  (storm << IGU_ACK_REGISTER_STORM_ID_SHIFT) |
1776                  (update << IGU_ACK_REGISTER_UPDATE_INDEX_SHIFT) |
1777                  (op << IGU_ACK_REGISTER_INTERRUPT_MODE_SHIFT));
1778
1779         REG_WR(sc, hc_addr, igu_ack.raw_data);
1780
1781         /* Make sure that ACK is written */
1782         mb();
1783 }
1784
1785 static inline uint32_t
1786 bnx2x_hc_ack_int(struct bnx2x_softc *sc)
1787 {
1788         uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc) * 32 +
1789                         COMMAND_REG_SIMD_MASK);
1790         uint32_t result = REG_RD(sc, hc_addr);
1791
1792         mb();
1793         return result;
1794 }
1795
1796 static inline uint32_t
1797 bnx2x_igu_ack_int(struct bnx2x_softc *sc)
1798 {
1799         uint32_t igu_addr = (BAR_IGU_INTMEM + IGU_REG_SISR_MDPC_WMASK_LSB_UPPER * 8);
1800         uint32_t result = REG_RD(sc, igu_addr);
1801
1802         /* PMD_PDEBUG_LOG(sc, DBG_INTR, "read 0x%08x from IGU addr 0x%x",
1803                         result, igu_addr); */
1804
1805         mb();
1806         return result;
1807 }
1808
1809 static inline uint32_t
1810 bnx2x_ack_int(struct bnx2x_softc *sc)
1811 {
1812         mb();
1813         if (sc->devinfo.int_block == INT_BLOCK_HC) {
1814                 return bnx2x_hc_ack_int(sc);
1815         } else {
1816                 return bnx2x_igu_ack_int(sc);
1817         }
1818 }
1819
1820 static inline int
1821 func_by_vn(struct bnx2x_softc *sc, int vn)
1822 {
1823     return 2 * vn + SC_PORT(sc);
1824 }
1825
1826 /*
1827  * send notification to other functions.
1828  */
1829 static inline void
1830 bnx2x_link_sync_notify(struct bnx2x_softc *sc)
1831 {
1832         int func, vn;
1833
1834         /* Set the attention towards other drivers on the same port */
1835         for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
1836                 if (vn == SC_VN(sc))
1837                         continue;
1838
1839                 func = func_by_vn(sc, vn);
1840                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_0 +
1841                                 (LINK_SYNC_ATTENTION_BIT_FUNC_0 + func) * 4, 1);
1842         }
1843 }
1844
1845 /*
1846  * Statistics ID are global per chip/path, while Client IDs for E1x
1847  * are per port.
1848  */
1849 static inline uint8_t
1850 bnx2x_stats_id(struct bnx2x_fastpath *fp)
1851 {
1852     struct bnx2x_softc *sc = fp->sc;
1853
1854     if (!CHIP_IS_E1x(sc)) {
1855         return fp->cl_id;
1856     }
1857
1858     return fp->cl_id + SC_PORT(sc) * FP_SB_MAX_E1x;
1859 }
1860
1861 int bnx2x_init(struct bnx2x_softc *sc);
1862 void bnx2x_load_firmware(struct bnx2x_softc *sc);
1863 int bnx2x_attach(struct bnx2x_softc *sc);
1864 int bnx2x_nic_unload(struct bnx2x_softc *sc, uint32_t unload_mode, uint8_t keep_link);
1865 int bnx2x_alloc_hsi_mem(struct bnx2x_softc *sc);
1866 int bnx2x_alloc_ilt_mem(struct bnx2x_softc *sc);
1867 void bnx2x_free_ilt_mem(struct bnx2x_softc *sc);
1868 void bnx2x_dump_tx_chain(struct bnx2x_fastpath * fp, int bd_prod, int count);
1869 int bnx2x_tx_encap(struct bnx2x_tx_queue *txq, struct rte_mbuf *m0);
1870 uint8_t bnx2x_txeof(struct bnx2x_softc *sc, struct bnx2x_fastpath *fp);
1871 void bnx2x_print_adapter_info(struct bnx2x_softc *sc);
1872 int bnx2x_intr_legacy(struct bnx2x_softc *sc, int scan_fp);
1873 void bnx2x_link_status_update(struct bnx2x_softc *sc);
1874 int bnx2x_complete_sp(struct bnx2x_softc *sc);
1875 int bnx2x_set_storm_rx_mode(struct bnx2x_softc *sc);
1876 void bnx2x_periodic_callout(struct bnx2x_softc *sc);
1877
1878 int bnx2x_vf_get_resources(struct bnx2x_softc *sc, uint8_t tx_count, uint8_t rx_count);
1879 void bnx2x_vf_close(struct bnx2x_softc *sc);
1880 int bnx2x_vf_init(struct bnx2x_softc *sc);
1881 void bnx2x_vf_unload(struct bnx2x_softc *sc);
1882 int bnx2x_vf_setup_queue(struct bnx2x_softc *sc, struct bnx2x_fastpath *fp,
1883         int leading);
1884 void bnx2x_free_hsi_mem(struct bnx2x_softc *sc);
1885 int bnx2x_vf_set_rx_mode(struct bnx2x_softc *sc);
1886 int bnx2x_fill_accept_flags(struct bnx2x_softc *sc, uint32_t rx_mode,
1887         unsigned long *rx_accept_flags, unsigned long *tx_accept_flags);
1888 int bnx2x_check_bull(struct bnx2x_softc *sc);
1889
1890 //#define BNX2X_PULSE
1891
1892 #define BNX2X_PCI_CAP  1
1893 #define BNX2X_PCI_ECAP 2
1894
1895 static inline struct bnx2x_pci_cap*
1896 pci_find_cap(struct bnx2x_softc *sc, uint8_t id, uint8_t type)
1897 {
1898         struct bnx2x_pci_cap *cap = sc->pci_caps;
1899
1900         while (cap) {
1901                 if (cap->id == id && cap->type == type)
1902                         return cap;
1903                 cap = cap->next;
1904         }
1905
1906         return NULL;
1907 }
1908
1909 static inline int is_valid_ether_addr(uint8_t *addr)
1910 {
1911         if (!(addr[0] | addr[1] | addr[2] | addr[3] | addr[4] | addr[5]))
1912                 return 0;
1913         else
1914                 return 1;
1915 }
1916
1917 static inline void
1918 bnx2x_set_rx_mode(struct bnx2x_softc *sc)
1919 {
1920         if (sc->state == BNX2X_STATE_OPEN) {
1921                 if (IS_PF(sc)) {
1922                         bnx2x_set_storm_rx_mode(sc);
1923                 } else {
1924                         sc->rx_mode = BNX2X_RX_MODE_PROMISC;
1925                         bnx2x_vf_set_rx_mode(sc);
1926                 }
1927         } else {
1928                 PMD_DRV_LOG(NOTICE, "Card is not ready to change mode");
1929         }
1930 }
1931
1932 static inline int pci_read(struct bnx2x_softc *sc, size_t addr,
1933                            void *val, uint8_t size)
1934 {
1935         if (rte_eal_pci_read_config(sc->pci_dev, val, size, addr) <= 0) {
1936                 PMD_DRV_LOG(ERR, "Can't read from PCI config space");
1937                 return ENXIO;
1938         }
1939
1940         return 0;
1941 }
1942
1943 static inline int pci_write_word(struct bnx2x_softc *sc, size_t addr, off_t val)
1944 {
1945         uint16_t val16 = val;
1946
1947         if (rte_eal_pci_write_config(sc->pci_dev, &val16,
1948                                      sizeof(val16), addr) <= 0) {
1949                 PMD_DRV_LOG(ERR, "Can't write to PCI config space");
1950                 return ENXIO;
1951         }
1952
1953         return 0;
1954 }
1955
1956 static inline int pci_write_long(struct bnx2x_softc *sc, size_t addr, off_t val)
1957 {
1958         uint32_t val32 = val;
1959         if (rte_eal_pci_write_config(sc->pci_dev, &val32,
1960                                      sizeof(val32), addr) <= 0) {
1961                 PMD_DRV_LOG(ERR, "Can't write to PCI config space");
1962                 return ENXIO;
1963         }
1964
1965         return 0;
1966 }
1967
1968 #endif /* __BNX2X_H__ */