drivers/net/bnx2x/bnx2x.h

   1 /*-
   2  * Copyright (c) 2007-2013 Broadcom Corporation.
   3  *
   4  * Eric Davis        <edavis@broadcom.com>
   5  * David Christensen <davidch@broadcom.com>
   6  * Gary Zambrano     <zambrano@broadcom.com>
   7  *
   8  * Copyright (c) 2013-2015 Brocade Communications Systems, Inc.
   9  * Copyright (c) 2015 QLogic Corporation.
  10  * All rights reserved.
  11  * www.qlogic.com
  12  *
  13  * See LICENSE.bnx2x_pmd for copyright and licensing details.
  14  */
  15
  16 #ifndef __BNX2X_H__
  17 #define __BNX2X_H__
  18
  19 #include <rte_byteorder.h>
  20
  21 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
  22 #ifndef __LITTLE_ENDIAN
  23 #define __LITTLE_ENDIAN RTE_LITTLE_ENDIAN
  24 #endif
  25 #undef __BIG_ENDIAN
  26 #elif RTE_BYTE_ORDER == RTE_BIG_ENDIAN
  27 #ifndef __BIG_ENDIAN
  28 #define __BIG_ENDIAN    RTE_BIG_ENDIAN
  29 #endif
  30 #undef __LITTLE_ENDIAN
  31 #endif
  32
  33 #include "bnx2x_ethdev.h"
  34 #include "ecore_mfw_req.h"
  35 #include "ecore_fw_defs.h"
  36 #include "ecore_hsi.h"
  37 #include "ecore_reg.h"
  38 #include "bnx2x_stats.h"
  39 #include "bnx2x_vfpf.h"
  40
  41 #include "elink.h"
  42
  43 #ifndef __FreeBSD__
  44 #include <linux/pci_regs.h>
  45
  46 #define PCIY_PMG                       PCI_CAP_ID_PM
  47 #define PCIY_MSI                       PCI_CAP_ID_MSI
  48 #define PCIY_EXPRESS                   PCI_CAP_ID_EXP
  49 #define PCIY_MSIX                      PCI_CAP_ID_MSIX
  50 #define PCIR_EXPRESS_DEVICE_STA        PCI_EXP_TYPE_RC_EC
  51 #define PCIM_EXP_STA_TRANSACTION_PND   PCI_EXP_DEVSTA_TRPND
  52 #define PCIR_EXPRESS_LINK_STA          PCI_EXP_LNKSTA
  53 #define PCIM_LINK_STA_WIDTH            PCI_EXP_LNKSTA_NLW
  54 #define PCIM_LINK_STA_SPEED            PCI_EXP_LNKSTA_CLS
  55 #define PCIR_EXPRESS_DEVICE_CTL        PCI_EXP_DEVCTL
  56 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCI_EXP_DEVCTL_PAYLOAD
  57 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCI_EXP_DEVCTL_READRQ
  58 #define PCIR_POWER_STATUS              PCI_PM_CTRL
  59 #define PCIM_PSTAT_DMASK               PCI_PM_CTRL_STATE_MASK
  60 #define PCIM_PSTAT_PME                 PCI_PM_CTRL_PME_STATUS
  61 #define PCIM_PSTAT_D3                  0x3
  62 #define PCIM_PSTAT_PMEENABLE           PCI_PM_CTRL_PME_ENABLE
  63 #define PCIR_MSIX_CTRL                 PCI_MSIX_FLAGS
  64 #define PCIM_MSIXCTRL_TABLE_SIZE       PCI_MSIX_FLAGS_QSIZE
  65 #else
  66 #include <dev/pci/pcireg.h>
  67 #endif
  68
  69 #define IFM_10G_CX4                    20 /* 10GBase CX4 copper */
  70 #define IFM_10G_TWINAX                 22 /* 10GBase Twinax copper */
  71 #define IFM_10G_T                      26 /* 10GBase-T - RJ45 */
  72
  73 #ifndef __FreeBSD__
  74 #define PCIR_EXPRESS_DEVICE_STA        PCI_EXP_TYPE_RC_EC
  75 #define PCIM_EXP_STA_TRANSACTION_PND   PCI_EXP_DEVSTA_TRPND
  76 #define PCIR_EXPRESS_LINK_STA          PCI_EXP_LNKSTA
  77 #define PCIM_LINK_STA_WIDTH            PCI_EXP_LNKSTA_NLW
  78 #define PCIM_LINK_STA_SPEED            PCI_EXP_LNKSTA_CLS
  79 #define PCIR_EXPRESS_DEVICE_CTL        PCI_EXP_DEVCTL
  80 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCI_EXP_DEVCTL_PAYLOAD
  81 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCI_EXP_DEVCTL_READRQ
  82 #else
  83 #define PCIR_EXPRESS_DEVICE_STA PCIER_DEVICE_STA
  84 #define PCIM_EXP_STA_TRANSACTION_PND   PCIEM_STA_TRANSACTION_PND
  85 #define PCIR_EXPRESS_LINK_STA          PCIER_LINK_STA
  86 #define PCIM_LINK_STA_WIDTH            PCIEM_LINK_STA_WIDTH
  87 #define PCIM_LINK_STA_SPEED            PCIEM_LINK_STA_SPEED
  88 #define PCIR_EXPRESS_DEVICE_CTL        PCIER_DEVICE_CTL
  89 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCIEM_CTL_MAX_PAYLOAD
  90 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCIEM_CTL_MAX_READ_REQUEST
  91 #endif
  92
  93 #ifndef ARRAY_SIZE
  94 #define ARRAY_SIZE(arr) (sizeof(arr) / sizeof((arr)[0]))
  95 #endif
  96 #ifndef ARRSIZE
  97 #define ARRSIZE(arr) (sizeof(arr) / sizeof((arr)[0]))
  98 #endif
  99 #ifndef DIV_ROUND_UP
 100 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 101 #endif
 102 #ifndef roundup
 103 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 104 #endif
 105 #ifndef ilog2
 106 static inline
 107 int bnx2x_ilog2(int x)
 108 {
 109         int log = 0;
 110         x >>= 1;
 111
 112         while(x) {
 113                 log++;
 114                 x >>= 1;
 115         }
 116         return log;
 117 }
 118 #define ilog2(x) bnx2x_ilog2(x)
 119 #endif
 120
 121 #include "ecore_sp.h"
 122
 123 struct bnx2x_device_type {
 124         uint16_t bnx2x_vid;
 125         uint16_t bnx2x_did;
 126         uint16_t bnx2x_svid;
 127         uint16_t bnx2x_sdid;
 128         char     *bnx2x_name;
 129 };
 130
 131 #define BNX2X_PAGE_SHIFT       12
 132 #define BNX2X_PAGE_SIZE        (1 << BNX2X_PAGE_SHIFT)
 133 #define BNX2X_PAGE_MASK        (~(BNX2X_PAGE_SIZE - 1))
 134 #define BNX2X_PAGE_ALIGN(addr) ((addr + BNX2X_PAGE_SIZE - 1) & BNX2X_PAGE_MASK)
 135
 136 #if BNX2X_PAGE_SIZE != 4096
 137 #error Page sizes other than 4KB are unsupported!
 138 #endif
 139
 140 #define U64_LO(addr) ((uint32_t)(((uint64_t)(addr)) & 0xFFFFFFFF))
 141 #define U64_HI(addr) ((uint32_t)(((uint64_t)(addr)) >> 32))
 142 #define HILO_U64(hi, lo) ((((uint64_t)(hi)) << 32) + (lo))
 143
 144 /* dropless fc FW/HW related params */
 145 #define BRB_SIZE(sc)         (CHIP_IS_E3(sc) ? 1024 : 512)
 146 #define MAX_AGG_QS(sc)       ETH_MAX_AGGREGATION_QUEUES_E1H_E2
 147 #define FW_DROP_LEVEL(sc)    (3 + MAX_SPQ_PENDING + MAX_AGG_QS(sc))
 148 #define FW_PREFETCH_CNT      16U
 149 #define DROPLESS_FC_HEADROOM 100
 150
 151 /*
 152  * Transmit Buffer Descriptor (tx_bd) definitions*
 153  */
 154 /* NUM_TX_PAGES must be a power of 2. */
 155 #define TOTAL_TX_BD_PER_PAGE     (BNX2X_PAGE_SIZE / sizeof(union eth_tx_bd_types)) /*  256 */
 156 #define USABLE_TX_BD_PER_PAGE    (TOTAL_TX_BD_PER_PAGE - 1)                      /*  255 */
 157
 158 #define TOTAL_TX_BD(q)           (TOTAL_TX_BD_PER_PAGE * q->nb_tx_pages)         /*  512 */
 159 #define USABLE_TX_BD(q)          (USABLE_TX_BD_PER_PAGE * q->nb_tx_pages)        /*  510 */
 160 #define MAX_TX_BD(q)             (TOTAL_TX_BD(q) - 1)                            /*  511 */
 161
 162 #define NEXT_TX_BD(x)                                                   \
 163         ((((x) & USABLE_TX_BD_PER_PAGE) ==                              \
 164           (USABLE_TX_BD_PER_PAGE - 1)) ? (x) + 2 : (x) + 1)
 165
 166 #define TX_BD(x, q)             ((x) & MAX_TX_BD(q))
 167 #define TX_PAGE(x)              (((x) & ~USABLE_TX_BD_PER_PAGE) >> 8)
 168 #define TX_IDX(x)               ((x) & USABLE_TX_BD_PER_PAGE)
 169
 170 #define BDS_PER_TX_PKT          (3)
 171
 172 /*
 173  * Trigger pending transmits when the number of available BDs is greater
 174  * than 1/8 of the total number of usable BDs.
 175  */
 176 #define BNX2X_TX_CLEANUP_THRESHOLD(q) (USABLE_TX_BD(q) / 8)
 177 #define BNX2X_TX_TIMEOUT 5
 178
 179 /*
 180  * Receive Buffer Descriptor (rx_bd) definitions*
 181  */
 182 //#define NUM_RX_PAGES            1
 183 #define TOTAL_RX_BD_PER_PAGE    (BNX2X_PAGE_SIZE / sizeof(struct eth_rx_bd))      /*  512 */
 184 #define USABLE_RX_BD_PER_PAGE   (TOTAL_RX_BD_PER_PAGE - 2)                      /*  510 */
 185 #define RX_BD_PER_PAGE_MASK     (TOTAL_RX_BD_PER_PAGE - 1)                      /*  511 */
 186 #define TOTAL_RX_BD(q)          (TOTAL_RX_BD_PER_PAGE * q->nb_rx_pages)         /*  512 */
 187 #define USABLE_RX_BD(q)         (USABLE_RX_BD_PER_PAGE * q->nb_rx_pages)        /*  510 */
 188 #define MAX_RX_BD(q)            (TOTAL_RX_BD(q) - 1)                            /*  511 */
 189 #define RX_BD_NEXT_PAGE_DESC_CNT 2
 190
 191 #define NEXT_RX_BD(x)                                                   \
 192         ((((x) & RX_BD_PER_PAGE_MASK) ==                                \
 193         (USABLE_RX_BD_PER_PAGE - 1)) ? (x) + 3 : (x) + 1)
 194
 195 /* x & 0x3ff */
 196 #define RX_BD(x, q)             ((x) & MAX_RX_BD(q))
 197 #define RX_PAGE(x)              (((x) & ~RX_BD_PER_PAGE_MASK) >> 9)
 198 #define RX_IDX(x)               ((x) & RX_BD_PER_PAGE_MASK)
 199
 200 /*
 201  * Receive Completion Queue definitions*
 202  */
 203 //#define NUM_RCQ_PAGES           (NUM_RX_PAGES * 4)
 204 #define TOTAL_RCQ_ENTRIES_PER_PAGE (BNX2X_PAGE_SIZE / sizeof(union eth_rx_cqe))   /*  128 */
 205 #define USABLE_RCQ_ENTRIES_PER_PAGE (TOTAL_RCQ_ENTRIES_PER_PAGE - 1)            /*  127 */
 206 #define TOTAL_RCQ_ENTRIES(q)    (TOTAL_RCQ_ENTRIES_PER_PAGE * q->nb_cq_pages)   /*  512 */
 207 #define USABLE_RCQ_ENTRIES(q)   (USABLE_RCQ_ENTRIES_PER_PAGE * q->nb_cq_pages)  /*  508 */
 208 #define MAX_RCQ_ENTRIES(q)      (TOTAL_RCQ_ENTRIES(q) - 1)                      /*  511 */
 209 #define RCQ_NEXT_PAGE_DESC_CNT 1
 210
 211 #define NEXT_RCQ_IDX(x)                                                 \
 212         ((((x) & USABLE_RCQ_ENTRIES_PER_PAGE) ==                        \
 213         (USABLE_RCQ_ENTRIES_PER_PAGE - 1)) ? (x) + 2 : (x) + 1)
 214
 215 #define CQE_BD_REL                                                      \
 216         (sizeof(union eth_rx_cqe) / sizeof(struct eth_rx_bd))
 217
 218 #define RCQ_BD_PAGES(q)                                                 \
 219         (q->nb_rx_pages * CQE_BD_REL)
 220
 221 #define RCQ_ENTRY(x, q)         ((x) & MAX_RCQ_ENTRIES(q))
 222 #define RCQ_PAGE(x)             (((x) & ~USABLE_RCQ_ENTRIES_PER_PAGE) >> 7)
 223 #define RCQ_IDX(x)              ((x) & USABLE_RCQ_ENTRIES_PER_PAGE)
 224
 225 /*
 226  * dropless fc calculations for BDs
 227  * Number of BDs should be as number of buffers in BRB:
 228  * Low threshold takes into account RX_BD_NEXT_PAGE_DESC_CNT
 229  * "next" elements on each page
 230  */
 231 #define NUM_BD_REQ(sc) \
 232         BRB_SIZE(sc)
 233 #define NUM_BD_PG_REQ(sc)                                                  \
 234         ((NUM_BD_REQ(sc) + USABLE_RX_BD_PER_PAGE - 1) / USABLE_RX_BD_PER_PAGE)
 235 #define BD_TH_LO(sc)                                \
 236         (NUM_BD_REQ(sc) +                           \
 237          NUM_BD_PG_REQ(sc) * RX_BD_NEXT_PAGE_DESC_CNT + \
 238          FW_DROP_LEVEL(sc))
 239 #define BD_TH_HI(sc)                      \
 240         (BD_TH_LO(sc) + DROPLESS_FC_HEADROOM)
 241 #define MIN_RX_AVAIL(sc)                                \
 242         ((sc)->dropless_fc ? BD_TH_HI(sc) + 128 : 128)
 243
 244 /*
 245  * dropless fc calculations for RCQs
 246  * Number of RCQs should be as number of buffers in BRB:
 247  * Low threshold takes into account RCQ_NEXT_PAGE_DESC_CNT
 248  * "next" elements on each page
 249  */
 250 #define NUM_RCQ_REQ(sc) \
 251     BRB_SIZE(sc)
 252 #define NUM_RCQ_PG_REQ(sc)                                              \
 253     ((NUM_RCQ_REQ(sc) + USABLE_RCQ_ENTRIES_PER_PAGE - 1) / USABLE_RCQ_ENTRIES_PER_PAGE)
 254 #define RCQ_TH_LO(sc)                              \
 255     (NUM_RCQ_REQ(sc) +                             \
 256      NUM_RCQ_PG_REQ(sc) * RCQ_NEXT_PAGE_DESC_CNT + \
 257      FW_DROP_LEVEL(sc))
 258 #define RCQ_TH_HI(sc)                      \
 259     (RCQ_TH_LO(sc) + DROPLESS_FC_HEADROOM)
 260
 261 /* Load / Unload modes */
 262 #define LOAD_NORMAL       0
 263 #define LOAD_OPEN         1
 264 #define LOAD_DIAG         2
 265 #define LOAD_LOOPBACK_EXT 3
 266 #define UNLOAD_NORMAL     0
 267 #define UNLOAD_CLOSE      1
 268 #define UNLOAD_RECOVERY   2
 269
 270 /* Some constants... */
 271 //#define MAX_PATH_NUM       2
 272 //#define E2_MAX_NUM_OF_VFS  64
 273 //#define E1H_FUNC_MAX       8
 274 //#define E2_FUNC_MAX        4   /* per path */
 275 #define MAX_VNIC_NUM       4
 276 #define MAX_FUNC_NUM       8   /* common to all chips */
 277 //#define MAX_NDSB           HC_SB_MAX_SB_E2 /* max non-default status block */
 278 #define MAX_RSS_CHAINS     16 /* a constant for HW limit */
 279 #define MAX_MSI_VECTOR     8  /* a constant for HW limit */
 280
 281 #define ILT_NUM_PAGE_ENTRIES 3072
 282 /*
 283  * 57711 we use whole table since we have 8 functions.
 284  * 57712 we have only 4 functions, but use same size per func, so only half
 285  * of the table is used.
 286  */
 287 #define ILT_PER_FUNC        (ILT_NUM_PAGE_ENTRIES / 8)
 288 #define FUNC_ILT_BASE(func) (func * ILT_PER_FUNC)
 289 /*
 290  * the phys address is shifted right 12 bits and has an added
 291  * 1=valid bit added to the 53rd bit
 292  * then since this is a wide register(TM)
 293  * we split it into two 32 bit writes
 294  */
 295 #define ONCHIP_ADDR1(x) ((uint32_t)(((uint64_t)x >> 12) & 0xFFFFFFFF))
 296 #define ONCHIP_ADDR2(x) ((uint32_t)((1 << 20) | ((uint64_t)x >> 44)))
 297
 298 /* L2 header size + 2*VLANs (8 bytes) + LLC SNAP (8 bytes) */
 299 #define ETH_HLEN                  14
 300 #define ETH_OVERHEAD              (ETH_HLEN + 8 + 8)
 301 #define ETH_MIN_PACKET_SIZE       60
 302 #define ETH_MAX_PACKET_SIZE       ETHERMTU /* 1500 */
 303 #define ETH_MAX_JUMBO_PACKET_SIZE 9600
 304 /* TCP with Timestamp Option (32) + IPv6 (40) */
 305
 306 /* max supported alignment is 256 (8 shift) */
 307 #define BNX2X_RX_ALIGN_SHIFT    RTE_MAX(6, min(8, RTE_CACHE_LINE_SIZE_LOG2))
 308
 309 #define BNX2X_PXP_DRAM_ALIGN (BNX2X_RX_ALIGN_SHIFT - 5)
 310
 311 struct bnx2x_bar {
 312         void *base_addr;
 313 };
 314
 315 /* Used to manage DMA allocations. */
 316 struct bnx2x_dma {
 317         struct bnx2x_softc        *sc;
 318         phys_addr_t             paddr;
 319         void                    *vaddr;
 320         int                     nseg;
 321         char                    msg[RTE_MEMZONE_NAMESIZE - 6];
 322 };
 323
 324 /* attn group wiring */
 325 #define MAX_DYNAMIC_ATTN_GRPS 8
 326
 327 struct attn_route {
 328         uint32_t sig[5];
 329 };
 330
 331 struct iro {
 332         uint32_t base;
 333         uint16_t m1;
 334         uint16_t m2;
 335         uint16_t m3;
 336         uint16_t size;
 337 };
 338
 339 union bnx2x_host_hc_status_block {
 340         /* pointer to fp status block e2 */
 341         struct host_hc_status_block_e2  *e2_sb;
 342         /* pointer to fp status block e1x */
 343         struct host_hc_status_block_e1x *e1x_sb;
 344 };
 345
 346 union bnx2x_db_prod {
 347         struct doorbell_set_prod data;
 348         uint32_t                 raw;
 349 };
 350
 351 struct bnx2x_sw_tx_bd {
 352         struct mbuf  *m;
 353         uint16_t     first_bd;
 354         uint8_t      flags;
 355 /* set on the first BD descriptor when there is a split BD */
 356 #define BNX2X_TSO_SPLIT_BD (1 << 0)
 357 };
 358
 359 /*
 360  * This is the HSI fastpath data structure. There can be up to MAX_RSS_CHAIN
 361  * instances of the fastpath structure when using multiple queues.
 362  */
 363 struct bnx2x_fastpath {
 364         /* pointer back to parent structure */
 365         struct bnx2x_softc *sc;
 366
 367         /* status block */
 368         struct bnx2x_dma                 sb_dma;
 369         union bnx2x_host_hc_status_block status_block;
 370
 371         phys_addr_t tx_desc_mapping;
 372
 373         phys_addr_t rx_desc_mapping;
 374         phys_addr_t rx_comp_mapping;
 375
 376         uint16_t *sb_index_values;
 377         uint16_t *sb_running_index;
 378         uint32_t ustorm_rx_prods_offset;
 379
 380         uint8_t igu_sb_id; /* status block number in HW */
 381         uint8_t fw_sb_id;  /* status block number in FW */
 382
 383         uint32_t rx_buf_size;
 384
 385         int state;
 386 #define BNX2X_FP_STATE_CLOSED  0x01
 387 #define BNX2X_FP_STATE_IRQ     0x02
 388 #define BNX2X_FP_STATE_OPENING 0x04
 389 #define BNX2X_FP_STATE_OPEN    0x08
 390 #define BNX2X_FP_STATE_HALTING 0x10
 391 #define BNX2X_FP_STATE_HALTED  0x20
 392
 393         /* reference back to this fastpath queue number */
 394         uint8_t index; /* this is also the 'cid' */
 395 #define FP_IDX(fp) (fp->index)
 396
 397         /* ethernet client ID (each fastpath set of RX/TX/CQE is a client) */
 398         uint8_t cl_id;
 399 #define FP_CL_ID(fp) (fp->cl_id)
 400         uint8_t cl_qzone_id;
 401
 402         uint16_t fp_hc_idx;
 403
 404         union bnx2x_db_prod tx_db;
 405
 406         struct tstorm_per_queue_stats old_tclient;
 407         struct ustorm_per_queue_stats old_uclient;
 408         struct xstorm_per_queue_stats old_xclient;
 409         struct bnx2x_eth_q_stats        eth_q_stats;
 410         struct bnx2x_eth_q_stats_old    eth_q_stats_old;
 411
 412         /* Pointer to the receive consumer in the status block */
 413         uint16_t *rx_cq_cons_sb;
 414
 415         /* Pointer to the transmit consumer in the status block */
 416         uint16_t *tx_cons_sb;
 417
 418         /* transmit timeout until chip reset */
 419         int watchdog_timer;
 420
 421 }; /* struct bnx2x_fastpath */
 422
 423 #define BNX2X_MAX_NUM_OF_VFS 64
 424 #define BNX2X_VF_ID_INVALID  0xFF
 425
 426 /* maximum number of fast-path interrupt contexts */
 427 #define FP_SB_MAX_E1x 16
 428 #define FP_SB_MAX_E2  HC_SB_MAX_SB_E2
 429
 430 union cdu_context {
 431     struct eth_context eth;
 432     char pad[1024];
 433 };
 434
 435 /* CDU host DB constants */
 436 #define CDU_ILT_PAGE_SZ_HW 2
 437 #define CDU_ILT_PAGE_SZ    (8192 << CDU_ILT_PAGE_SZ_HW) /* 32K */
 438 #define ILT_PAGE_CIDS      (CDU_ILT_PAGE_SZ / sizeof(union cdu_context))
 439
 440 #define CNIC_ISCSI_CID_MAX 256
 441 #define CNIC_FCOE_CID_MAX  2048
 442 #define CNIC_CID_MAX       (CNIC_ISCSI_CID_MAX + CNIC_FCOE_CID_MAX)
 443 #define CNIC_ILT_LINES     DIV_ROUND_UP(CNIC_CID_MAX, ILT_PAGE_CIDS)
 444
 445 #define QM_ILT_PAGE_SZ_HW  0
 446 #define QM_ILT_PAGE_SZ     (4096 << QM_ILT_PAGE_SZ_HW) /* 4K */
 447 #define QM_CID_ROUND       1024
 448
 449 /* TM (timers) host DB constants */
 450 #define TM_ILT_PAGE_SZ_HW  0
 451 #define TM_ILT_PAGE_SZ     (4096 << TM_ILT_PAGE_SZ_HW) /* 4K */
 452 /*#define TM_CONN_NUM        (CNIC_STARTING_CID+CNIC_ISCSI_CXT_MAX) */
 453 #define TM_CONN_NUM        1024
 454 #define TM_ILT_SZ          (8 * TM_CONN_NUM)
 455 #define TM_ILT_LINES       DIV_ROUND_UP(TM_ILT_SZ, TM_ILT_PAGE_SZ)
 456
 457 /* SRC (Searcher) host DB constants */
 458 #define SRC_ILT_PAGE_SZ_HW 0
 459 #define SRC_ILT_PAGE_SZ    (4096 << SRC_ILT_PAGE_SZ_HW) /* 4K */
 460 #define SRC_HASH_BITS      10
 461 #define SRC_CONN_NUM       (1 << SRC_HASH_BITS) /* 1024 */
 462 #define SRC_ILT_SZ         (sizeof(struct src_ent) * SRC_CONN_NUM)
 463 #define SRC_T2_SZ          SRC_ILT_SZ
 464 #define SRC_ILT_LINES      DIV_ROUND_UP(SRC_ILT_SZ, SRC_ILT_PAGE_SZ)
 465
 466 struct hw_context {
 467     struct bnx2x_dma    vcxt_dma;
 468     union cdu_context *vcxt;
 469     //phys_addr_t        cxt_mapping;
 470     size_t            size;
 471 };
 472
 473 #define SM_RX_ID 0
 474 #define SM_TX_ID 1
 475
 476 /* defines for multiple tx priority indices */
 477 #define FIRST_TX_ONLY_COS_INDEX 1
 478 #define FIRST_TX_COS_INDEX      0
 479
 480 #define CID_TO_FP(cid, sc) ((cid) % BNX2X_NUM_NON_CNIC_QUEUES(sc))
 481
 482 #define HC_INDEX_ETH_RX_CQ_CONS       1
 483 #define HC_INDEX_OOO_TX_CQ_CONS       4
 484 #define HC_INDEX_ETH_TX_CQ_CONS_COS0  5
 485 #define HC_INDEX_ETH_TX_CQ_CONS_COS1  6
 486 #define HC_INDEX_ETH_TX_CQ_CONS_COS2  7
 487 #define HC_INDEX_ETH_FIRST_TX_CQ_CONS HC_INDEX_ETH_TX_CQ_CONS_COS0
 488
 489 /* congestion management fairness mode */
 490 #define CMNG_FNS_NONE   0
 491 #define CMNG_FNS_MINMAX 1
 492
 493 /* CMNG constants, as derived from system spec calculations */
 494 /* default MIN rate in case VNIC min rate is configured to zero - 100Mbps */
 495 #define DEF_MIN_RATE 100
 496 /* resolution of the rate shaping timer - 400 usec */
 497 #define RS_PERIODIC_TIMEOUT_USEC 400
 498 /* number of bytes in single QM arbitration cycle -
 499  * coefficient for calculating the fairness timer */
 500 #define QM_ARB_BYTES 160000
 501 /* resolution of Min algorithm 1:100 */
 502 #define MIN_RES 100
 503 /* how many bytes above threshold for the minimal credit of Min algorithm*/
 504 #define MIN_ABOVE_THRESH 32768
 505 /* fairness algorithm integration time coefficient -
 506  * for calculating the actual Tfair */
 507 #define T_FAIR_COEF ((MIN_ABOVE_THRESH + QM_ARB_BYTES) * 8 * MIN_RES)
 508 /* memory of fairness algorithm - 2 cycles */
 509 #define FAIR_MEM 2
 510
 511 #define HC_SEG_ACCESS_DEF   0 /* Driver decision 0-3 */
 512 #define HC_SEG_ACCESS_ATTN  4
 513 #define HC_SEG_ACCESS_NORM  0 /* Driver decision 0-1 */
 514
 515 /*
 516  * The total number of L2 queues, MSIX vectors and HW contexts (CIDs) is
 517  * control by the number of fast-path status blocks supported by the
 518  * device (HW/FW). Each fast-path status block (FP-SB) aka non-default
 519  * status block represents an independent interrupts context that can
 520  * serve a regular L2 networking queue. However special L2 queues such
 521  * as the FCoE queue do not require a FP-SB and other components like
 522  * the CNIC may consume FP-SB reducing the number of possible L2 queues
 523  *
 524  * If the maximum number of FP-SB available is X then:
 525  * a. If CNIC is supported it consumes 1 FP-SB thus the max number of
 526  *    regular L2 queues is Y=X-1
 527  * b. in MF mode the actual number of L2 queues is Y= (X-1/MF_factor)
 528  * c. If the FCoE L2 queue is supported the actual number of L2 queues
 529  *    is Y+1
 530  * d. The number of irqs (MSIX vectors) is either Y+1 (one extra for
 531  *    slow-path interrupts) or Y+2 if CNIC is supported (one additional
 532  *    FP interrupt context for the CNIC).
 533  * e. The number of HW context (CID count) is always X or X+1 if FCoE
 534  *    L2 queue is supported. the cid for the FCoE L2 queue is always X.
 535  *
 536  * So this is quite simple for now as no ULPs are supported yet. :-)
 537  */
 538 #define BNX2X_NUM_QUEUES(sc)          ((sc)->num_queues)
 539 #define BNX2X_NUM_ETH_QUEUES(sc)      BNX2X_NUM_QUEUES(sc)
 540 #define BNX2X_NUM_NON_CNIC_QUEUES(sc) BNX2X_NUM_QUEUES(sc)
 541 #define BNX2X_NUM_RX_QUEUES(sc)       BNX2X_NUM_QUEUES(sc)
 542
 543 #define FOR_EACH_QUEUE(sc, var)                          \
 544     for ((var) = 0; (var) < BNX2X_NUM_QUEUES(sc); (var)++)
 545
 546 #define FOR_EACH_NONDEFAULT_QUEUE(sc, var)               \
 547     for ((var) = 1; (var) < BNX2X_NUM_QUEUES(sc); (var)++)
 548
 549 #define FOR_EACH_ETH_QUEUE(sc, var)                          \
 550     for ((var) = 0; (var) < BNX2X_NUM_ETH_QUEUES(sc); (var)++)
 551
 552 #define FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, var)               \
 553     for ((var) = 1; (var) < BNX2X_NUM_ETH_QUEUES(sc); (var)++)
 554
 555 #define FOR_EACH_COS_IN_TX_QUEUE(sc, var)           \
 556     for ((var) = 0; (var) < (sc)->max_cos; (var)++)
 557
 558 #define FOR_EACH_CNIC_QUEUE(sc, var)     \
 559     for ((var) = BNX2X_NUM_ETH_QUEUES(sc); \
 560          (var) < BNX2X_NUM_QUEUES(sc);     \
 561          (var)++)
 562
 563 enum {
 564     OOO_IDX_OFFSET,
 565     FCOE_IDX_OFFSET,
 566     FWD_IDX_OFFSET,
 567 };
 568
 569 #define FCOE_IDX(sc)              (BNX2X_NUM_NON_CNIC_QUEUES(sc) + FCOE_IDX_OFFSET)
 570 #define bnx2x_fcoe_fp(sc)           (&sc->fp[FCOE_IDX(sc)])
 571 #define bnx2x_fcoe(sc, var)         (bnx2x_fcoe_fp(sc)->var)
 572 #define bnx2x_fcoe_inner_sp_obj(sc) (&sc->sp_objs[FCOE_IDX(sc)])
 573 #define bnx2x_fcoe_sp_obj(sc, var)  (bnx2x_fcoe_inner_sp_obj(sc)->var)
 574 #define bnx2x_fcoe_tx(sc, var)      (bnx2x_fcoe_fp(sc)->txdata_ptr[FIRST_TX_COS_INDEX]->var)
 575
 576 #define OOO_IDX(sc)               (BNX2X_NUM_NON_CNIC_QUEUES(sc) + OOO_IDX_OFFSET)
 577 #define bnx2x_ooo_fp(sc)            (&sc->fp[OOO_IDX(sc)])
 578 #define bnx2x_ooo(sc, var)          (bnx2x_ooo_fp(sc)->var)
 579 #define bnx2x_ooo_inner_sp_obj(sc)  (&sc->sp_objs[OOO_IDX(sc)])
 580 #define bnx2x_ooo_sp_obj(sc, var)   (bnx2x_ooo_inner_sp_obj(sc)->var)
 581
 582 #define FWD_IDX(sc)               (BNX2X_NUM_NON_CNIC_QUEUES(sc) + FWD_IDX_OFFSET)
 583 #define bnx2x_fwd_fp(sc)            (&sc->fp[FWD_IDX(sc)])
 584 #define bnx2x_fwd(sc, var)          (bnx2x_fwd_fp(sc)->var)
 585 #define bnx2x_fwd_inner_sp_obj(sc)  (&sc->sp_objs[FWD_IDX(sc)])
 586 #define bnx2x_fwd_sp_obj(sc, var)   (bnx2x_fwd_inner_sp_obj(sc)->var)
 587 #define bnx2x_fwd_txdata(fp)        (fp->txdata_ptr[FIRST_TX_COS_INDEX])
 588
 589 #define IS_ETH_FP(fp)    ((fp)->index < BNX2X_NUM_ETH_QUEUES((fp)->sc))
 590 #define IS_FCOE_FP(fp)   ((fp)->index == FCOE_IDX((fp)->sc))
 591 #define IS_FCOE_IDX(idx) ((idx) == FCOE_IDX(sc))
 592 #define IS_FWD_FP(fp)    ((fp)->index == FWD_IDX((fp)->sc))
 593 #define IS_FWD_IDX(idx)  ((idx) == FWD_IDX(sc))
 594 #define IS_OOO_FP(fp)    ((fp)->index == OOO_IDX((fp)->sc))
 595 #define IS_OOO_IDX(idx)  ((idx) == OOO_IDX(sc))
 596
 597 enum {
 598     BNX2X_PORT_QUERY_IDX,
 599     BNX2X_PF_QUERY_IDX,
 600     BNX2X_FCOE_QUERY_IDX,
 601     BNX2X_FIRST_QUEUE_QUERY_IDX,
 602 };
 603
 604 struct bnx2x_fw_stats_req {
 605     struct stats_query_header hdr;
 606     struct stats_query_entry  query[FP_SB_MAX_E1x +
 607                                     BNX2X_FIRST_QUEUE_QUERY_IDX];
 608 };
 609
 610 struct bnx2x_fw_stats_data {
 611     struct stats_counter          storm_counters;
 612     struct per_port_stats         port;
 613     struct per_pf_stats           pf;
 614     struct per_queue_stats        queue_stats[1];
 615 };
 616
 617 /* IGU MSIX STATISTICS on 57712: 64 for VFs; 4 for PFs; 4 for Attentions */
 618 #define BNX2X_IGU_STAS_MSG_VF_CNT 64
 619 #define BNX2X_IGU_STAS_MSG_PF_CNT 4
 620
 621 #define MAX_DMAE_C 8
 622
 623 /*
 624  * This is the slowpath data structure. It is mapped into non-paged memory
 625  * so that the hardware can access it's contents directly and must be page
 626  * aligned.
 627  */
 628 struct bnx2x_slowpath {
 629
 630     /* used by the DMAE command executer */
 631     struct dmae_command dmae[MAX_DMAE_C];
 632
 633     /* statistics completion */
 634     uint32_t stats_comp;
 635
 636     /* firmware defined statistics blocks */
 637     union mac_stats        mac_stats;
 638     struct nig_stats       nig_stats;
 639     struct host_port_stats port_stats;
 640     struct host_func_stats func_stats;
 641
 642     /* DMAE completion value and data source/sink */
 643     uint32_t wb_comp;
 644     uint32_t wb_data[4];
 645
 646     union {
 647         struct mac_configuration_cmd          e1x;
 648         struct eth_classify_rules_ramrod_data e2;
 649     } mac_rdata;
 650
 651     union {
 652         struct tstorm_eth_mac_filter_config e1x;
 653         struct eth_filter_rules_ramrod_data e2;
 654     } rx_mode_rdata;
 655
 656     struct eth_rss_update_ramrod_data rss_rdata;
 657
 658     union {
 659         struct mac_configuration_cmd           e1;
 660         struct eth_multicast_rules_ramrod_data e2;
 661     } mcast_rdata;
 662
 663     union {
 664         struct function_start_data        func_start;
 665         struct flow_control_configuration pfc_config; /* for DCBX ramrod */
 666     } func_rdata;
 667
 668     /* Queue State related ramrods */
 669     union {
 670         struct client_init_ramrod_data   init_data;
 671         struct client_update_ramrod_data update_data;
 672     } q_rdata;
 673
 674     /*
 675      * AFEX ramrod can not be a part of func_rdata union because these
 676      * events might arrive in parallel to other events from func_rdata.
 677      * If they were defined in the same union the data can get corrupted.
 678      */
 679     struct afex_vif_list_ramrod_data func_afex_rdata;
 680
 681     union drv_info_to_mcp drv_info_to_mcp;
 682 }; /* struct bnx2x_slowpath */
 683
 684 /*
 685  * Port specifc data structure.
 686  */
 687 struct bnx2x_port {
 688     /*
 689      * Port Management Function (for 57711E only).
 690      * When this field is set the driver instance is
 691      * responsible for managing port specifc
 692      * configurations such as handling link attentions.
 693      */
 694     uint32_t pmf;
 695
 696     /* Ethernet maximum transmission unit. */
 697     uint16_t ether_mtu;
 698
 699     uint32_t link_config[ELINK_LINK_CONFIG_SIZE];
 700
 701     uint32_t ext_phy_config;
 702
 703     /* Port feature config.*/
 704     uint32_t config;
 705
 706     /* Defines the features supported by the PHY. */
 707     uint32_t supported[ELINK_LINK_CONFIG_SIZE];
 708
 709     /* Defines the features advertised by the PHY. */
 710     uint32_t advertising[ELINK_LINK_CONFIG_SIZE];
 711 #define ADVERTISED_10baseT_Half    (1 << 1)
 712 #define ADVERTISED_10baseT_Full    (1 << 2)
 713 #define ADVERTISED_100baseT_Half   (1 << 3)
 714 #define ADVERTISED_100baseT_Full   (1 << 4)
 715 #define ADVERTISED_1000baseT_Half  (1 << 5)
 716 #define ADVERTISED_1000baseT_Full  (1 << 6)
 717 #define ADVERTISED_TP              (1 << 7)
 718 #define ADVERTISED_FIBRE           (1 << 8)
 719 #define ADVERTISED_Autoneg         (1 << 9)
 720 #define ADVERTISED_Asym_Pause      (1 << 10)
 721 #define ADVERTISED_Pause           (1 << 11)
 722 #define ADVERTISED_2500baseX_Full  (1 << 15)
 723 #define ADVERTISED_10000baseT_Full (1 << 16)
 724
 725     uint32_t    phy_addr;
 726
 727     /*
 728      * MCP scratchpad address for port specific statistics.
 729      * The device is responsible for writing statistcss
 730      * back to the MCP for use with management firmware such
 731      * as UMP/NC-SI.
 732      */
 733     uint32_t port_stx;
 734
 735     struct nig_stats old_nig_stats;
 736 }; /* struct bnx2x_port */
 737
 738 struct bnx2x_mf_info {
 739         uint32_t mf_config[E1HVN_MAX];
 740
 741         uint32_t vnics_per_port;   /* 1, 2 or 4 */
 742         uint32_t multi_vnics_mode; /* can be set even if vnics_per_port = 1 */
 743         uint32_t path_has_ovlan;   /* MF mode in the path (can be different than the MF mode of the function */
 744
 745 #define IS_MULTI_VNIC(sc)  ((sc)->devinfo.mf_info.multi_vnics_mode)
 746 #define VNICS_PER_PORT(sc) ((sc)->devinfo.mf_info.vnics_per_port)
 747 #define VNICS_PER_PATH(sc)                                  \
 748         ((sc)->devinfo.mf_info.vnics_per_port *                 \
 749          ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 1 ))
 750
 751         uint8_t min_bw[MAX_VNIC_NUM];
 752         uint8_t max_bw[MAX_VNIC_NUM];
 753
 754         uint16_t ext_id; /* vnic outer vlan or VIF ID */
 755 #define VALID_OVLAN(ovlan) ((ovlan) <= 4096)
 756 #define INVALID_VIF_ID 0xFFFF
 757 #define OVLAN(sc) ((sc)->devinfo.mf_info.ext_id)
 758 #define VIF_ID(sc) ((sc)->devinfo.mf_info.ext_id)
 759
 760         uint16_t default_vlan;
 761 #define NIV_DEFAULT_VLAN(sc) ((sc)->devinfo.mf_info.default_vlan)
 762
 763         uint8_t niv_allowed_priorities;
 764 #define NIV_ALLOWED_PRIORITIES(sc) ((sc)->devinfo.mf_info.niv_allowed_priorities)
 765
 766         uint8_t niv_default_cos;
 767 #define NIV_DEFAULT_COS(sc) ((sc)->devinfo.mf_info.niv_default_cos)
 768
 769         uint8_t niv_mba_enabled;
 770
 771         enum mf_cfg_afex_vlan_mode afex_vlan_mode;
 772 #define AFEX_VLAN_MODE(sc) ((sc)->devinfo.mf_info.afex_vlan_mode)
 773         int                        afex_def_vlan_tag;
 774         uint32_t                   pending_max;
 775
 776         uint16_t flags;
 777 #define MF_INFO_VALID_MAC       0x0001
 778
 779         uint16_t mf_ov;
 780         uint8_t mf_mode; /* Switch-Dependent or Switch-Independent */
 781 #define IS_MF(sc)                        \
 782         (IS_MULTI_VNIC(sc) &&                \
 783          ((sc)->devinfo.mf_info.mf_mode != 0))
 784 #define IS_MF_SD(sc)                                     \
 785         (IS_MULTI_VNIC(sc) &&                                \
 786          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD))
 787 #define IS_MF_SI(sc)                                     \
 788         (IS_MULTI_VNIC(sc) &&                                \
 789          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI))
 790 #define IS_MF_AFEX(sc)                              \
 791         (IS_MULTI_VNIC(sc) &&                           \
 792          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX))
 793 #define IS_MF_SD_MODE(sc)   IS_MF_SD(sc)
 794 #define IS_MF_SI_MODE(sc)   IS_MF_SI(sc)
 795 #define IS_MF_AFEX_MODE(sc) IS_MF_AFEX(sc)
 796
 797         uint32_t mf_protos_supported;
 798         #define MF_PROTO_SUPPORT_ETHERNET 0x1
 799         #define MF_PROTO_SUPPORT_ISCSI    0x2
 800         #define MF_PROTO_SUPPORT_FCOE     0x4
 801 }; /* struct bnx2x_mf_info */
 802
 803 /* Device information data structure. */
 804 struct bnx2x_devinfo {
 805         /* PCIe info */
 806         uint16_t vendor_id;
 807         uint16_t device_id;
 808         uint16_t subvendor_id;
 809         uint16_t subdevice_id;
 810
 811         /*
 812          * chip_id = 0b'CCCCCCCCCCCCCCCCRRRRMMMMMMMMBBBB'
 813          *   C = Chip Number   (bits 16-31)
 814          *   R = Chip Revision (bits 12-15)
 815          *   M = Chip Metal    (bits 4-11)
 816          *   B = Chip Bond ID  (bits 0-3)
 817          */
 818         uint32_t chip_id;
 819 #define CHIP_ID(sc)           ((sc)->devinfo.chip_id & 0xffff0000)
 820 #define CHIP_NUM(sc)          ((sc)->devinfo.chip_id >> 16)
 821 /* device ids */
 822 #define CHIP_NUM_57711        0x164f
 823 #define CHIP_NUM_57711E       0x1650
 824 #define CHIP_NUM_57712        0x1662
 825 #define CHIP_NUM_57712_MF     0x1663
 826 #define CHIP_NUM_57712_VF     0x166f
 827 #define CHIP_NUM_57800        0x168a
 828 #define CHIP_NUM_57800_MF     0x16a5
 829 #define CHIP_NUM_57800_VF     0x16a9
 830 #define CHIP_NUM_57810        0x168e
 831 #define CHIP_NUM_57810_MF     0x16ae
 832 #define CHIP_NUM_57810_VF     0x16af
 833 #define CHIP_NUM_57811        0x163d
 834 #define CHIP_NUM_57811_MF     0x163e
 835 #define CHIP_NUM_57811_VF     0x163f
 836 #define CHIP_NUM_57840_OBS    0x168d
 837 #define CHIP_NUM_57840_OBS_MF 0x16ab
 838 #define CHIP_NUM_57840_4_10   0x16a1
 839 #define CHIP_NUM_57840_2_20   0x16a2
 840 #define CHIP_NUM_57840_MF     0x16a4
 841 #define CHIP_NUM_57840_VF     0x16ad
 842
 843 #define CHIP_REV_SHIFT      12
 844 #define CHIP_REV_MASK       (0xF << CHIP_REV_SHIFT)
 845 #define CHIP_REV(sc)        ((sc)->devinfo.chip_id & CHIP_REV_MASK)
 846
 847 #define CHIP_REV_Ax         (0x0 << CHIP_REV_SHIFT)
 848 #define CHIP_REV_Bx         (0x1 << CHIP_REV_SHIFT)
 849 #define CHIP_REV_Cx         (0x2 << CHIP_REV_SHIFT)
 850
 851 #define CHIP_REV_IS_SLOW(sc)    \
 852         (CHIP_REV(sc) > 0x00005000)
 853 #define CHIP_REV_IS_FPGA(sc)                              \
 854         (CHIP_REV_IS_SLOW(sc) && (CHIP_REV(sc) & 0x00001000))
 855 #define CHIP_REV_IS_EMUL(sc)                               \
 856         (CHIP_REV_IS_SLOW(sc) && !(CHIP_REV(sc) & 0x00001000))
 857 #define CHIP_REV_IS_ASIC(sc) \
 858         (!CHIP_REV_IS_SLOW(sc))
 859
 860 #define CHIP_METAL(sc)      ((sc->devinfo.chip_id) & 0x00000ff0)
 861 #define CHIP_BOND_ID(sc)    ((sc->devinfo.chip_id) & 0x0000000f)
 862
 863 #define CHIP_IS_57711(sc)   (CHIP_NUM(sc) == CHIP_NUM_57711)
 864 #define CHIP_IS_57711E(sc)  (CHIP_NUM(sc) == CHIP_NUM_57711E)
 865 #define CHIP_IS_E1H(sc)     ((CHIP_IS_57711(sc)) || \
 866                              (CHIP_IS_57711E(sc)))
 867 #define CHIP_IS_E1x(sc)     CHIP_IS_E1H(sc)
 868
 869 #define CHIP_IS_57712(sc)    (CHIP_NUM(sc) == CHIP_NUM_57712)
 870 #define CHIP_IS_57712_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_MF)
 871 #define CHIP_IS_57712_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_VF)
 872 #define CHIP_IS_E2(sc)       (CHIP_IS_57712(sc) ||  \
 873                               CHIP_IS_57712_MF(sc))
 874
 875 #define CHIP_IS_57800(sc)    (CHIP_NUM(sc) == CHIP_NUM_57800)
 876 #define CHIP_IS_57800_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_MF)
 877 #define CHIP_IS_57800_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_VF)
 878 #define CHIP_IS_57810(sc)    (CHIP_NUM(sc) == CHIP_NUM_57810)
 879 #define CHIP_IS_57810_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_MF)
 880 #define CHIP_IS_57810_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_VF)
 881 #define CHIP_IS_57811(sc)    (CHIP_NUM(sc) == CHIP_NUM_57811)
 882 #define CHIP_IS_57811_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_MF)
 883 #define CHIP_IS_57811_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_VF)
 884 #define CHIP_IS_57840(sc)    ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS)  || \
 885                               (CHIP_NUM(sc) == CHIP_NUM_57840_4_10) || \
 886                               (CHIP_NUM(sc) == CHIP_NUM_57840_2_20))
 887 #define CHIP_IS_57840_MF(sc) ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS_MF) || \
 888                               (CHIP_NUM(sc) == CHIP_NUM_57840_MF))
 889 #define CHIP_IS_57840_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57840_VF)
 890
 891 #define CHIP_IS_E3(sc)      (CHIP_IS_57800(sc)    || \
 892                              CHIP_IS_57800_MF(sc) || \
 893                              CHIP_IS_57800_VF(sc) || \
 894                              CHIP_IS_57810(sc)    || \
 895                              CHIP_IS_57810_MF(sc) || \
 896                              CHIP_IS_57810_VF(sc) || \
 897                              CHIP_IS_57811(sc)    || \
 898                              CHIP_IS_57811_MF(sc) || \
 899                              CHIP_IS_57811_VF(sc) || \
 900                              CHIP_IS_57840(sc)    || \
 901                              CHIP_IS_57840_MF(sc) || \
 902                              CHIP_IS_57840_VF(sc))
 903 #define CHIP_IS_E3A0(sc)    (CHIP_IS_E3(sc) &&              \
 904                              (CHIP_REV(sc) == CHIP_REV_Ax))
 905 #define CHIP_IS_E3B0(sc)    (CHIP_IS_E3(sc) &&              \
 906                              (CHIP_REV(sc) == CHIP_REV_Bx))
 907
 908 #define USES_WARPCORE(sc)   (CHIP_IS_E3(sc))
 909 #define CHIP_IS_E2E3(sc)    (CHIP_IS_E2(sc) || \
 910                              CHIP_IS_E3(sc))
 911
 912 #define CHIP_IS_MF_CAP(sc)  (CHIP_IS_57711E(sc)  ||  \
 913                              CHIP_IS_57712_MF(sc) || \
 914                              CHIP_IS_E3(sc))
 915
 916 #define IS_VF(sc)           ((sc)->flags & BNX2X_IS_VF_FLAG)
 917 #define IS_PF(sc)           (!IS_VF(sc))
 918
 919 /*
 920  * This define is used in two main places:
 921  * 1. In the early stages of nic_load, to know if to configure Parser/Searcher
 922  * to nic-only mode or to offload mode. Offload mode is configured if either
 923  * the chip is E1x (where NIC_MODE register is not applicable), or if cnic
 924  * already registered for this port (which means that the user wants storage
 925  * services).
 926  * 2. During cnic-related load, to know if offload mode is already configured
 927  * in the HW or needs to be configrued. Since the transition from nic-mode to
 928  * offload-mode in HW causes traffic coruption, nic-mode is configured only
 929  * in ports on which storage services where never requested.
 930  */
 931 #define CONFIGURE_NIC_MODE(sc) (!CHIP_IS_E1x(sc) && !CNIC_ENABLED(sc))
 932
 933         uint8_t  chip_port_mode;
 934 #define CHIP_4_PORT_MODE        0x0
 935 #define CHIP_2_PORT_MODE        0x1
 936 #define CHIP_PORT_MODE_NONE     0x2
 937 #define CHIP_PORT_MODE(sc)      ((sc)->devinfo.chip_port_mode)
 938 #define CHIP_IS_MODE_4_PORT(sc) (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE)
 939
 940         uint8_t int_block;
 941 #define INT_BLOCK_HC            0
 942 #define INT_BLOCK_IGU           1
 943 #define INT_BLOCK_MODE_NORMAL   0
 944 #define INT_BLOCK_MODE_BW_COMP  2
 945 #define CHIP_INT_MODE_IS_NBC(sc)                          \
 946         (!CHIP_IS_E1x(sc) &&                                  \
 947          !((sc)->devinfo.int_block & INT_BLOCK_MODE_BW_COMP))
 948 #define CHIP_INT_MODE_IS_BC(sc) (!CHIP_INT_MODE_IS_NBC(sc))
 949
 950         uint32_t shmem_base;
 951         uint32_t shmem2_base;
 952         uint32_t bc_ver;
 953         char bc_ver_str[32];
 954         uint32_t mf_cfg_base; /* bootcode shmem address in BAR memory */
 955         struct bnx2x_mf_info mf_info;
 956
 957         uint32_t flash_size;
 958 #define NVRAM_1MB_SIZE      0x20000
 959 #define NVRAM_TIMEOUT_COUNT 30000
 960 #define NVRAM_PAGE_SIZE     256
 961
 962         /* PCIe capability information */
 963         uint32_t pcie_cap_flags;
 964 #define BNX2X_PM_CAPABLE_FLAG     0x00000001
 965 #define BNX2X_PCIE_CAPABLE_FLAG   0x00000002
 966 #define BNX2X_MSI_CAPABLE_FLAG    0x00000004
 967 #define BNX2X_MSIX_CAPABLE_FLAG   0x00000008
 968         uint16_t pcie_pm_cap_reg;
 969         uint16_t pcie_link_width;
 970         uint16_t pcie_link_speed;
 971         uint16_t pcie_msi_cap_reg;
 972         uint16_t pcie_msix_cap_reg;
 973
 974         /* device configuration read from bootcode shared memory */
 975         uint32_t hw_config;
 976         uint32_t hw_config2;
 977 }; /* struct bnx2x_devinfo */
 978
 979 struct bnx2x_sp_objs {
 980         struct ecore_vlan_mac_obj mac_obj; /* MACs object */
 981         struct ecore_queue_sp_obj q_obj; /* Queue State object */
 982 }; /* struct bnx2x_sp_objs */
 983
 984 /*
 985  * Data that will be used to create a link report message. We will keep the
 986  * data used for the last link report in order to prevent reporting the same
 987  * link parameters twice.
 988  */
 989 struct bnx2x_link_report_data {
 990         uint16_t      line_speed;        /* Effective line speed */
 991         unsigned long link_report_flags; /* BNX2X_LINK_REPORT_XXX flags */
 992 };
 993
 994 enum {
 995         BNX2X_LINK_REPORT_FULL_DUPLEX,
 996         BNX2X_LINK_REPORT_LINK_DOWN,
 997         BNX2X_LINK_REPORT_RX_FC_ON,
 998         BNX2X_LINK_REPORT_TX_FC_ON
 999 };
1000
1001 #define BNX2X_RX_CHAIN_PAGE_SZ    BNX2X_PAGE_SIZE
1002
1003 struct bnx2x_pci_cap {
1004         struct bnx2x_pci_cap *next;
1005         uint16_t id;
1006         uint16_t type;
1007         uint16_t addr;
1008 };
1009
1010 struct bnx2x_vfdb;
1011
1012 /* Top level device private data structure. */
1013 struct bnx2x_softc {
1014
1015         void            **rx_queues;
1016         void            **tx_queues;
1017         uint32_t        max_tx_queues;
1018         uint32_t        max_rx_queues;
1019         const struct rte_pci_device *pci_dev;
1020         uint32_t        pci_val;
1021         struct bnx2x_pci_cap *pci_caps;
1022 #define BNX2X_INTRS_POLL_PERIOD   1
1023
1024         void            *firmware;
1025         uint64_t        fw_len;
1026
1027         /* MAC address operations */
1028         struct bnx2x_mac_ops mac_ops;
1029
1030         /* structures for VF mbox/response/bulletin */
1031         struct bnx2x_vf_mbx_msg *vf2pf_mbox;
1032         struct bnx2x_dma                vf2pf_mbox_mapping;
1033         struct vf_acquire_resp_tlv acquire_resp;
1034         struct bnx2x_vf_bulletin        *pf2vf_bulletin;
1035         struct bnx2x_dma                pf2vf_bulletin_mapping;
1036         struct bnx2x_vf_bulletin        old_bulletin;
1037
1038         int             media;
1039
1040         int             state; /* device state */
1041 #define BNX2X_STATE_CLOSED                 0x0000
1042 #define BNX2X_STATE_OPENING_WAITING_LOAD   0x1000
1043 #define BNX2X_STATE_OPENING_WAITING_PORT   0x2000
1044 #define BNX2X_STATE_OPEN                   0x3000
1045 #define BNX2X_STATE_CLOSING_WAITING_HALT   0x4000
1046 #define BNX2X_STATE_CLOSING_WAITING_DELETE 0x5000
1047 #define BNX2X_STATE_CLOSING_WAITING_UNLOAD 0x6000
1048 #define BNX2X_STATE_DISABLED               0xD000
1049 #define BNX2X_STATE_DIAG                   0xE000
1050 #define BNX2X_STATE_ERROR                  0xF000
1051
1052         int flags;
1053 #define BNX2X_ONE_PORT_FLAG     0x1
1054 #define BNX2X_NO_FCOE_FLAG      0x2
1055 #define BNX2X_NO_WOL_FLAG       0x4
1056 #define BNX2X_NO_MCP_FLAG       0x8
1057 #define BNX2X_NO_ISCSI_OOO_FLAG 0x10
1058 #define BNX2X_NO_ISCSI_FLAG     0x20
1059 #define BNX2X_MF_FUNC_DIS       0x40
1060 #define BNX2X_TX_SWITCHING      0x80
1061 #define BNX2X_IS_VF_FLAG        0x100
1062
1063 #define BNX2X_ONE_PORT(sc)      (sc->flags & BNX2X_ONE_PORT_FLAG)
1064 #define BNX2X_NOFCOE(sc)        (sc->flags & BNX2X_NO_FCOE_FLAG)
1065 #define BNX2X_NOMCP(sc)         (sc->flags & BNX2X_NO_MCP_FLAG)
1066
1067 #define MAX_BARS 5
1068         struct bnx2x_bar bar[MAX_BARS]; /* map BARs 0, 2, 4 */
1069
1070         uint16_t doorbell_size;
1071
1072         /* periodic timer callout */
1073 #define PERIODIC_STOP 0
1074 #define PERIODIC_GO   1
1075         volatile unsigned long periodic_flags;
1076
1077         struct bnx2x_fastpath fp[MAX_RSS_CHAINS];
1078         struct bnx2x_sp_objs  sp_objs[MAX_RSS_CHAINS];
1079
1080         uint8_t  unit; /* driver instance number */
1081
1082         int pcie_bus;    /* PCIe bus number */
1083         int pcie_device; /* PCIe device/slot number */
1084         int pcie_func;   /* PCIe function number */
1085
1086         uint8_t pfunc_rel; /* function relative */
1087         uint8_t pfunc_abs; /* function absolute */
1088         uint8_t path_id;   /* function absolute */
1089 #define SC_PATH(sc)     (sc->path_id)
1090 #define SC_PORT(sc)     (sc->pfunc_rel & 1)
1091 #define SC_FUNC(sc)     (sc->pfunc_rel)
1092 #define SC_ABS_FUNC(sc) (sc->pfunc_abs)
1093 #define SC_VN(sc)       (sc->pfunc_rel >> 1)
1094 #define SC_L_ID(sc)     (SC_VN(sc) << 2)
1095 #define PORT_ID(sc)     SC_PORT(sc)
1096 #define PATH_ID(sc)     SC_PATH(sc)
1097 #define VNIC_ID(sc)     SC_VN(sc)
1098 #define FUNC_ID(sc)     SC_FUNC(sc)
1099 #define ABS_FUNC_ID(sc) SC_ABS_FUNC(sc)
1100 #define SC_FW_MB_IDX_VN(sc, vn)                                \
1101         (SC_PORT(sc) + (vn) *                                      \
1102          ((CHIP_IS_E1x(sc) || (CHIP_IS_MODE_4_PORT(sc))) ? 2 : 1))
1103 #define SC_FW_MB_IDX(sc) SC_FW_MB_IDX_VN(sc, SC_VN(sc))
1104
1105         int if_capen; /* enabled interface capabilities */
1106
1107         struct bnx2x_devinfo devinfo;
1108         char fw_ver_str[32];
1109         char mf_mode_str[32];
1110         char pci_link_str[32];
1111
1112         struct iro *iro_array;
1113
1114         int dmae_ready;
1115 #define DMAE_READY(sc) (sc->dmae_ready)
1116
1117         struct ecore_credit_pool_obj vlans_pool;
1118         struct ecore_credit_pool_obj macs_pool;
1119         struct ecore_rx_mode_obj     rx_mode_obj;
1120         struct ecore_mcast_obj       mcast_obj;
1121         struct ecore_rss_config_obj  rss_conf_obj;
1122         struct ecore_func_sp_obj     func_obj;
1123
1124         uint16_t fw_seq;
1125         uint16_t fw_drv_pulse_wr_seq;
1126         uint32_t func_stx;
1127
1128         struct elink_params         link_params;
1129         struct elink_vars           link_vars;
1130         uint32_t                    link_cnt;
1131         struct bnx2x_link_report_data last_reported_link;
1132         char mac_addr_str[32];
1133
1134         uint32_t tx_ring_size;
1135         uint32_t rx_ring_size;
1136         int wol;
1137
1138         int is_leader;
1139         int recovery_state;
1140 #define BNX2X_RECOVERY_DONE        1
1141 #define BNX2X_RECOVERY_INIT        2
1142 #define BNX2X_RECOVERY_WAIT        3
1143 #define BNX2X_RECOVERY_FAILED      4
1144 #define BNX2X_RECOVERY_NIC_LOADING 5
1145
1146         uint32_t rx_mode;
1147 #define BNX2X_RX_MODE_NONE     0
1148 #define BNX2X_RX_MODE_NORMAL   1
1149 #define BNX2X_RX_MODE_ALLMULTI 2
1150 #define BNX2X_RX_MODE_PROMISC  3
1151 #define BNX2X_MAX_MULTICAST    64
1152
1153         struct bnx2x_port port;
1154
1155         struct cmng_init cmng;
1156
1157         /* user configs */
1158         uint8_t  num_queues;
1159         int      hc_rx_ticks;
1160         int      hc_tx_ticks;
1161         uint32_t rx_budget;
1162         int      interrupt_mode;
1163 #define INTR_MODE_INTX 0
1164 #define INTR_MODE_MSI  1
1165 #define INTR_MODE_MSIX 2
1166 #define INTR_MODE_SINGLE_MSIX 3
1167         int      udp_rss;
1168
1169         uint8_t         igu_dsb_id;
1170         uint8_t         igu_base_sb;
1171         uint8_t         igu_sb_cnt;
1172         uint32_t        igu_base_addr;
1173         uint8_t         base_fw_ndsb;
1174 #define DEF_SB_IGU_ID 16
1175 #define DEF_SB_ID     HC_SP_SB_ID
1176
1177         /* default status block */
1178         struct bnx2x_dma              def_sb_dma;
1179         struct host_sp_status_block *def_sb;
1180         uint16_t                    def_idx;
1181         uint16_t                    def_att_idx;
1182         uint32_t                    attn_state;
1183         struct attn_route           attn_group[MAX_DYNAMIC_ATTN_GRPS];
1184
1185         /* general SP events - stats query, cfc delete, etc */
1186 #define HC_SP_INDEX_ETH_DEF_CONS         3
1187         /* EQ completions */
1188 #define HC_SP_INDEX_EQ_CONS              7
1189         /* FCoE L2 connection completions */
1190 #define HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS  6
1191 #define HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS  4
1192         /* iSCSI L2 */
1193 #define HC_SP_INDEX_ETH_ISCSI_CQ_CONS    5
1194 #define HC_SP_INDEX_ETH_ISCSI_RX_CQ_CONS 1
1195
1196         /* event queue */
1197         struct bnx2x_dma        eq_dma;
1198         union event_ring_elem *eq;
1199         uint16_t              eq_prod;
1200         uint16_t              eq_cons;
1201         uint16_t              *eq_cons_sb;
1202 #define NUM_EQ_PAGES     1 /* must be a power of 2 */
1203 #define EQ_DESC_CNT_PAGE (BNX2X_PAGE_SIZE / sizeof(union event_ring_elem))
1204 #define EQ_DESC_MAX_PAGE (EQ_DESC_CNT_PAGE - 1)
1205 #define NUM_EQ_DESC      (EQ_DESC_CNT_PAGE * NUM_EQ_PAGES)
1206 #define EQ_DESC_MASK     (NUM_EQ_DESC - 1)
1207 #define MAX_EQ_AVAIL     (EQ_DESC_MAX_PAGE * NUM_EQ_PAGES - 2)
1208         /* depends on EQ_DESC_CNT_PAGE being a power of 2 */
1209 #define NEXT_EQ_IDX(x)                                      \
1210         ((((x) & EQ_DESC_MAX_PAGE) == (EQ_DESC_MAX_PAGE - 1)) ? \
1211          ((x) + 2) : ((x) + 1))
1212         /* depends on the above and on NUM_EQ_PAGES being a power of 2 */
1213 #define EQ_DESC(x) ((x) & EQ_DESC_MASK)
1214
1215         /* slow path */
1216         struct bnx2x_dma      sp_dma;
1217         struct bnx2x_slowpath *sp;
1218         unsigned long       sp_state;
1219
1220         /* slow path queue */
1221         struct bnx2x_dma spq_dma;
1222         struct eth_spe *spq;
1223 #define SP_DESC_CNT     (BNX2X_PAGE_SIZE / sizeof(struct eth_spe))
1224 #define MAX_SP_DESC_CNT (SP_DESC_CNT - 1)
1225 #define MAX_SPQ_PENDING 8
1226
1227         uint16_t       spq_prod_idx;
1228         struct eth_spe *spq_prod_bd;
1229         struct eth_spe *spq_last_bd;
1230         uint16_t       *dsb_sp_prod;
1231
1232         volatile unsigned long eq_spq_left; /* COMMON_xxx ramrod credit */
1233         volatile unsigned long cq_spq_left; /* ETH_xxx ramrod credit */
1234
1235         /* fw decompression buffer */
1236         struct bnx2x_dma gz_buf_dma;
1237         void           *gz_buf;
1238         uint32_t       gz_outlen;
1239 #define GUNZIP_BUF(sc)    (sc->gz_buf)
1240 #define GUNZIP_OUTLEN(sc) (sc->gz_outlen)
1241 #define GUNZIP_PHYS(sc)   (phys_addr_t)(sc->gz_buf_dma.paddr)
1242 #define FW_BUF_SIZE       0x40000
1243
1244         struct raw_op *init_ops;
1245         uint16_t *init_ops_offsets; /* init block offsets inside init_ops */
1246         uint32_t *init_data;        /* data blob, 32 bit granularity */
1247         uint32_t       init_mode_flags;
1248 #define INIT_MODE_FLAGS(sc) (sc->init_mode_flags)
1249         /* PRAM blobs - raw data */
1250         const uint8_t *tsem_int_table_data;
1251         const uint8_t *tsem_pram_data;
1252         const uint8_t *usem_int_table_data;
1253         const uint8_t *usem_pram_data;
1254         const uint8_t *xsem_int_table_data;
1255         const uint8_t *xsem_pram_data;
1256         const uint8_t *csem_int_table_data;
1257         const uint8_t *csem_pram_data;
1258 #define INIT_OPS(sc)                 (sc->init_ops)
1259 #define INIT_OPS_OFFSETS(sc)         (sc->init_ops_offsets)
1260 #define INIT_DATA(sc)                (sc->init_data)
1261 #define INIT_TSEM_INT_TABLE_DATA(sc) (sc->tsem_int_table_data)
1262 #define INIT_TSEM_PRAM_DATA(sc)      (sc->tsem_pram_data)
1263 #define INIT_USEM_INT_TABLE_DATA(sc) (sc->usem_int_table_data)
1264 #define INIT_USEM_PRAM_DATA(sc)      (sc->usem_pram_data)
1265 #define INIT_XSEM_INT_TABLE_DATA(sc) (sc->xsem_int_table_data)
1266 #define INIT_XSEM_PRAM_DATA(sc)      (sc->xsem_pram_data)
1267 #define INIT_CSEM_INT_TABLE_DATA(sc) (sc->csem_int_table_data)
1268 #define INIT_CSEM_PRAM_DATA(sc)      (sc->csem_pram_data)
1269
1270 #define PHY_FW_VER_LEN                  20
1271         char                    fw_ver[32];
1272
1273         /* ILT
1274          * For max 196 cids (64*3 + non-eth), 32KB ILT page size and 1KB
1275          * context size we need 8 ILT entries.
1276          */
1277 #define ILT_MAX_L2_LINES 8
1278         struct hw_context context[ILT_MAX_L2_LINES];
1279         struct ecore_ilt *ilt;
1280 #define ILT_MAX_LINES 256
1281
1282         /* max supported number of RSS queues: IGU SBs minus one for CNIC */
1283 #define BNX2X_MAX_RSS_COUNT(sc) ((sc)->igu_sb_cnt - CNIC_SUPPORT(sc))
1284         /* max CID count: Max RSS * Max_Tx_Multi_Cos + FCoE + iSCSI */
1285 #define BNX2X_L2_MAX_CID(sc)                                              \
1286         (BNX2X_MAX_RSS_COUNT(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1287 #define BNX2X_L2_CID_COUNT(sc)                                             \
1288         (BNX2X_NUM_ETH_QUEUES(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1289 #define L2_ILT_LINES(sc)                                \
1290         (DIV_ROUND_UP(BNX2X_L2_CID_COUNT(sc), ILT_PAGE_CIDS))
1291
1292         int qm_cid_count;
1293
1294         uint8_t dropless_fc;
1295
1296         /* total number of FW statistics requests */
1297         uint8_t fw_stats_num;
1298         /*
1299          * This is a memory buffer that will contain both statistics ramrod
1300          * request and data.
1301          */
1302         struct bnx2x_dma fw_stats_dma;
1303         /*
1304          * FW statistics request shortcut (points at the beginning of fw_stats
1305          * buffer).
1306          */
1307         int                     fw_stats_req_size;
1308         struct bnx2x_fw_stats_req *fw_stats_req;
1309         phys_addr_t              fw_stats_req_mapping;
1310         /*
1311          * FW statistics data shortcut (points at the beginning of fw_stats
1312          * buffer + fw_stats_req_size).
1313          */
1314         int                      fw_stats_data_size;
1315         struct bnx2x_fw_stats_data *fw_stats_data;
1316         phys_addr_t               fw_stats_data_mapping;
1317
1318         /* tracking a pending STAT_QUERY ramrod */
1319         uint16_t stats_pending;
1320         /* number of completed statistics ramrods */
1321         uint16_t stats_comp;
1322         uint16_t stats_counter;
1323         uint8_t  stats_init;
1324         int      stats_state;
1325
1326         struct bnx2x_eth_stats         eth_stats;
1327         struct host_func_stats       func_stats;
1328         struct bnx2x_eth_stats_old     eth_stats_old;
1329         struct bnx2x_net_stats_old     net_stats_old;
1330         struct bnx2x_fw_port_stats_old fw_stats_old;
1331
1332         struct dmae_command stats_dmae; /* used by dmae command loader */
1333         int                 executer_idx;
1334
1335         int mtu;
1336
1337         /* DCB support on/off */
1338         int dcb_state;
1339 #define BNX2X_DCB_STATE_OFF 0
1340 #define BNX2X_DCB_STATE_ON  1
1341         /* DCBX engine mode */
1342         int dcbx_enabled;
1343 #define BNX2X_DCBX_ENABLED_OFF        0
1344 #define BNX2X_DCBX_ENABLED_ON_NEG_OFF 1
1345 #define BNX2X_DCBX_ENABLED_ON_NEG_ON  2
1346 #define BNX2X_DCBX_ENABLED_INVALID    -1
1347
1348         uint8_t cnic_support;
1349         uint8_t cnic_enabled;
1350         uint8_t cnic_loaded;
1351 #define CNIC_SUPPORT(sc) 0 /* ((sc)->cnic_support) */
1352 #define CNIC_ENABLED(sc) 0 /* ((sc)->cnic_enabled) */
1353 #define CNIC_LOADED(sc)  0 /* ((sc)->cnic_loaded) */
1354
1355         /* multiple tx classes of service */
1356         uint8_t max_cos;
1357 #define BNX2X_MAX_PRIORITY 8
1358         /* priority to cos mapping */
1359         uint8_t prio_to_cos[BNX2X_MAX_PRIORITY];
1360
1361         int panic;
1362 }; /* struct bnx2x_softc */
1363
1364 /* IOCTL sub-commands for edebug and firmware upgrade */
1365 #define BNX2X_IOC_RD_NVRAM        1
1366 #define BNX2X_IOC_WR_NVRAM        2
1367 #define BNX2X_IOC_STATS_SHOW_NUM  3
1368 #define BNX2X_IOC_STATS_SHOW_STR  4
1369 #define BNX2X_IOC_STATS_SHOW_CNT  5
1370
1371 struct bnx2x_nvram_data {
1372     uint32_t op; /* ioctl sub-command */
1373     uint32_t offset;
1374     uint32_t len;
1375     uint32_t value[1]; /* variable */
1376 };
1377
1378 union bnx2x_stats_show_data {
1379     uint32_t op; /* ioctl sub-command */
1380
1381     struct {
1382         uint32_t num; /* return number of stats */
1383         uint32_t len; /* length of each string item */
1384     } desc;
1385
1386     /* variable length... */
1387     char str[1]; /* holds names of desc.num stats, each desc.len in length */
1388
1389     /* variable length... */
1390     uint64_t stats[1]; /* holds all stats */
1391 };
1392
1393 /* function init flags */
1394 #define FUNC_FLG_RSS     0x0001
1395 #define FUNC_FLG_STATS   0x0002
1396 /* FUNC_FLG_UNMATCHED       0x0004 */
1397 #define FUNC_FLG_SPQ     0x0010
1398 #define FUNC_FLG_LEADING 0x0020 /* PF only */
1399
1400 struct bnx2x_func_init_params {
1401     phys_addr_t fw_stat_map; /* (dma) valid if FUNC_FLG_STATS */
1402     phys_addr_t spq_map;     /* (dma) valid if FUNC_FLG_SPQ */
1403     uint16_t   func_flgs;
1404     uint16_t   func_id;     /* abs function id */
1405     uint16_t   pf_id;
1406     uint16_t   spq_prod;    /* valid if FUNC_FLG_SPQ */
1407 };
1408
1409 /* memory resources reside at BARs 0, 2, 4 */
1410 /* Run `pciconf -lb` to see mappings */
1411 #define BAR0 0
1412 #define BAR1 2
1413 #define BAR2 4
1414
1415 #ifdef RTE_LIBRTE_BNX2X_DEBUG_PERIODIC
1416 uint8_t bnx2x_reg_read8(struct bnx2x_softc *sc, size_t offset);
1417 uint16_t bnx2x_reg_read16(struct bnx2x_softc *sc, size_t offset);
1418 uint32_t bnx2x_reg_read32(struct bnx2x_softc *sc, size_t offset);
1419
1420 void bnx2x_reg_write8(struct bnx2x_softc *sc, size_t offset, uint8_t val);
1421 void bnx2x_reg_write16(struct bnx2x_softc *sc, size_t offset, uint16_t val);
1422 void bnx2x_reg_write32(struct bnx2x_softc *sc, size_t offset, uint32_t val);
1423 #else
1424 #define bnx2x_reg_write8(sc, offset, val)\
1425         *((volatile uint8_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)) = val
1426
1427 #define bnx2x_reg_write16(sc, offset, val)\
1428         *((volatile uint16_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)) = val
1429
1430 #define bnx2x_reg_write32(sc, offset, val)\
1431         *((volatile uint32_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)) = val
1432
1433 #define bnx2x_reg_read8(sc, offset)\
1434         (*((volatile uint8_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)))
1435
1436 #define bnx2x_reg_read16(sc, offset)\
1437         (*((volatile uint16_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)))
1438
1439 #define bnx2x_reg_read32(sc, offset)\
1440         (*((volatile uint32_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)))
1441 #endif
1442
1443 #define REG_ADDR(sc, offset) (((uint64_t)sc->bar[BAR0].base_addr) + (offset))
1444
1445 #define REG_RD8(sc, offset)  bnx2x_reg_read8(sc, (offset))
1446 #define REG_RD16(sc, offset) bnx2x_reg_read16(sc, (offset))
1447 #define REG_RD32(sc, offset) bnx2x_reg_read32(sc, (offset))
1448
1449 #define REG_WR8(sc, offset, val)  bnx2x_reg_write8(sc, (offset), val)
1450 #define REG_WR16(sc, offset, val) bnx2x_reg_write16(sc, (offset), val)
1451 #define REG_WR32(sc, offset, val) bnx2x_reg_write32(sc, (offset), val)
1452
1453 #define REG_RD(sc, offset)      REG_RD32(sc, offset)
1454 #define REG_WR(sc, offset, val) REG_WR32(sc, offset, val)
1455
1456 #define BNX2X_SP(sc, var) (&(sc)->sp->var)
1457 #define BNX2X_SP_MAPPING(sc, var) \
1458     (sc->sp_dma.paddr + offsetof(struct bnx2x_slowpath, var))
1459
1460 #define BNX2X_FP(sc, nr, var) ((sc)->fp[(nr)].var)
1461 #define BNX2X_SP_OBJ(sc, fp) ((sc)->sp_objs[(fp)->index])
1462
1463 #define bnx2x_fp(sc, nr, var)   ((sc)->fp[nr].var)
1464
1465 #define REG_RD_DMAE(sc, offset, valp, len32)               \
1466     do {                                                   \
1467         (void)bnx2x_read_dmae(sc, offset, len32);                  \
1468         (void)rte_memcpy(valp, BNX2X_SP(sc, wb_data[0]), (len32) * 4); \
1469     } while (0)
1470
1471 #define REG_WR_DMAE(sc, offset, valp, len32)                            \
1472     do {                                                                \
1473         (void)rte_memcpy(BNX2X_SP(sc, wb_data[0]), valp, (len32) * 4);              \
1474         (void)bnx2x_write_dmae(sc, BNX2X_SP_MAPPING(sc, wb_data), offset, len32); \
1475     } while (0)
1476
1477 #define REG_WR_DMAE_LEN(sc, offset, valp, len32) \
1478     REG_WR_DMAE(sc, offset, valp, len32)
1479
1480 #define REG_RD_DMAE_LEN(sc, offset, valp, len32) \
1481     REG_RD_DMAE(sc, offset, valp, len32)
1482
1483 #define VIRT_WR_DMAE_LEN(sc, data, addr, len32, le32_swap)         \
1484     do {                                                           \
1485         /* if (le32_swap) {                                     */ \
1486         /*    PMD_PWARN_LOG(sc, "VIRT_WR_DMAE_LEN with le32_swap=1"); */ \
1487         /* }                                                    */ \
1488         rte_memcpy(GUNZIP_BUF(sc), data, len32 * 4);                   \
1489         ecore_write_big_buf_wb(sc, addr, len32);                   \
1490     } while (0)
1491
1492 #define BNX2X_DB_MIN_SHIFT 3   /* 8 bytes */
1493 #define BNX2X_DB_SHIFT     7   /* 128 bytes */
1494 #if (BNX2X_DB_SHIFT < BNX2X_DB_MIN_SHIFT)
1495 #error "Minimum DB doorbell stride is 8"
1496 #endif
1497 #define DPM_TRIGGER_TYPE 0x40
1498
1499 /* Doorbell macro */
1500 #define BNX2X_DB_WRITE(db_bar, val) \
1501         *((volatile uint32_t *)(db_bar)) = (val)
1502
1503 #define BNX2X_DB_READ(db_bar) \
1504         *((volatile uint32_t *)(db_bar))
1505
1506 #define DOORBELL_ADDR(sc, offset) \
1507         (volatile uint32_t *)(((char *)(sc)->bar[BAR1].base_addr + (offset)))
1508
1509 #define DOORBELL(sc, cid, val) \
1510         if (IS_PF(sc)) \
1511         BNX2X_DB_WRITE((DOORBELL_ADDR(sc, sc->doorbell_size * (cid) + DPM_TRIGGER_TYPE)), (val)); \
1512         else \
1513         BNX2X_DB_WRITE((DOORBELL_ADDR(sc, sc->doorbell_size * (cid))), (val)) \
1514
1515 #define SHMEM_ADDR(sc, field)                                       \
1516     (sc->devinfo.shmem_base + offsetof(struct shmem_region, field))
1517 #define SHMEM_RD(sc, field)      REG_RD(sc, SHMEM_ADDR(sc, field))
1518 #define SHMEM_RD16(sc, field)    REG_RD16(sc, SHMEM_ADDR(sc, field))
1519 #define SHMEM_WR(sc, field, val) REG_WR(sc, SHMEM_ADDR(sc, field), val)
1520
1521 #define SHMEM2_ADDR(sc, field)                                        \
1522     (sc->devinfo.shmem2_base + offsetof(struct shmem2_region, field))
1523 #define SHMEM2_HAS(sc, field)                                            \
1524     (sc->devinfo.shmem2_base && (REG_RD(sc, SHMEM2_ADDR(sc, size)) >     \
1525                                  offsetof(struct shmem2_region, field)))
1526 #define SHMEM2_RD(sc, field)      REG_RD(sc, SHMEM2_ADDR(sc, field))
1527 #define SHMEM2_WR(sc, field, val) REG_WR(sc, SHMEM2_ADDR(sc, field), val)
1528
1529 #define MFCFG_ADDR(sc, field)                                  \
1530     (sc->devinfo.mf_cfg_base + offsetof(struct mf_cfg, field))
1531 #define MFCFG_RD(sc, field)      REG_RD(sc, MFCFG_ADDR(sc, field))
1532 #define MFCFG_RD16(sc, field)    REG_RD16(sc, MFCFG_ADDR(sc, field))
1533 #define MFCFG_WR(sc, field, val) REG_WR(sc, MFCFG_ADDR(sc, field), val)
1534
1535 /* DMAE command defines */
1536
1537 #define DMAE_TIMEOUT      -1
1538 #define DMAE_PCI_ERROR    -2 /* E2 and onward */
1539 #define DMAE_NOT_RDY      -3
1540 #define DMAE_PCI_ERR_FLAG 0x80000000
1541
1542 #define DMAE_SRC_PCI      0
1543 #define DMAE_SRC_GRC      1
1544
1545 #define DMAE_DST_NONE     0
1546 #define DMAE_DST_PCI      1
1547 #define DMAE_DST_GRC      2
1548
1549 #define DMAE_COMP_PCI     0
1550 #define DMAE_COMP_GRC     1
1551
1552 #define DMAE_COMP_REGULAR 0
1553 #define DMAE_COM_SET_ERR  1
1554
1555 #define DMAE_CMD_SRC_PCI (DMAE_SRC_PCI << DMAE_COMMAND_SRC_SHIFT)
1556 #define DMAE_CMD_SRC_GRC (DMAE_SRC_GRC << DMAE_COMMAND_SRC_SHIFT)
1557 #define DMAE_CMD_DST_PCI (DMAE_DST_PCI << DMAE_COMMAND_DST_SHIFT)
1558 #define DMAE_CMD_DST_GRC (DMAE_DST_GRC << DMAE_COMMAND_DST_SHIFT)
1559
1560 #define DMAE_CMD_C_DST_PCI (DMAE_COMP_PCI << DMAE_COMMAND_C_DST_SHIFT)
1561 #define DMAE_CMD_C_DST_GRC (DMAE_COMP_GRC << DMAE_COMMAND_C_DST_SHIFT)
1562
1563 #define DMAE_CMD_ENDIANITY_NO_SWAP   (0 << DMAE_COMMAND_ENDIANITY_SHIFT)
1564 #define DMAE_CMD_ENDIANITY_B_SWAP    (1 << DMAE_COMMAND_ENDIANITY_SHIFT)
1565 #define DMAE_CMD_ENDIANITY_DW_SWAP   (2 << DMAE_COMMAND_ENDIANITY_SHIFT)
1566 #define DMAE_CMD_ENDIANITY_B_DW_SWAP (3 << DMAE_COMMAND_ENDIANITY_SHIFT)
1567
1568 #define DMAE_CMD_PORT_0 0
1569 #define DMAE_CMD_PORT_1 DMAE_COMMAND_PORT
1570
1571 #define DMAE_SRC_PF 0
1572 #define DMAE_SRC_VF 1
1573
1574 #define DMAE_DST_PF 0
1575 #define DMAE_DST_VF 1
1576
1577 #define DMAE_C_SRC 0
1578 #define DMAE_C_DST 1
1579
1580 #define DMAE_LEN32_RD_MAX     0x80
1581 #define DMAE_LEN32_WR_MAX(sc) 0x2000
1582
1583 #define DMAE_COMP_VAL 0x60d0d0ae /* E2 and beyond, upper bit indicates error */
1584
1585 #define MAX_DMAE_C_PER_PORT 8
1586 #define INIT_DMAE_C(sc)     ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + SC_VN(sc))
1587 #define PMF_DMAE_C(sc)      ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + E1HVN_MAX)
1588
1589 static const uint32_t dmae_reg_go_c[] = {
1590     DMAE_REG_GO_C0,  DMAE_REG_GO_C1,  DMAE_REG_GO_C2,  DMAE_REG_GO_C3,
1591     DMAE_REG_GO_C4,  DMAE_REG_GO_C5,  DMAE_REG_GO_C6,  DMAE_REG_GO_C7,
1592     DMAE_REG_GO_C8,  DMAE_REG_GO_C9,  DMAE_REG_GO_C10, DMAE_REG_GO_C11,
1593     DMAE_REG_GO_C12, DMAE_REG_GO_C13, DMAE_REG_GO_C14, DMAE_REG_GO_C15
1594 };
1595
1596 #define ATTN_NIG_FOR_FUNC     (1L << 8)
1597 #define ATTN_SW_TIMER_4_FUNC  (1L << 9)
1598 #define GPIO_2_FUNC           (1L << 10)
1599 #define GPIO_3_FUNC           (1L << 11)
1600 #define GPIO_4_FUNC           (1L << 12)
1601 #define ATTN_GENERAL_ATTN_1   (1L << 13)
1602 #define ATTN_GENERAL_ATTN_2   (1L << 14)
1603 #define ATTN_GENERAL_ATTN_3   (1L << 15)
1604 #define ATTN_GENERAL_ATTN_4   (1L << 13)
1605 #define ATTN_GENERAL_ATTN_5   (1L << 14)
1606 #define ATTN_GENERAL_ATTN_6   (1L << 15)
1607 #define ATTN_HARD_WIRED_MASK  0xff00
1608 #define ATTENTION_ID          4
1609
1610 #define AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR \
1611     AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR
1612
1613 #define MAX_IGU_ATTN_ACK_TO 100
1614
1615 #define STORM_ASSERT_ARRAY_SIZE 50
1616
1617 #define BNX2X_PMF_LINK_ASSERT(sc) \
1618     GENERAL_ATTEN_OFFSET(LINK_SYNC_ATTENTION_BIT_FUNC_0 + SC_FUNC(sc))
1619
1620 #define BNX2X_MC_ASSERT_BITS \
1621     (GENERAL_ATTEN_OFFSET(TSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1622      GENERAL_ATTEN_OFFSET(USTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1623      GENERAL_ATTEN_OFFSET(CSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1624      GENERAL_ATTEN_OFFSET(XSTORM_FATAL_ASSERT_ATTENTION_BIT))
1625
1626 #define BNX2X_MCP_ASSERT \
1627     GENERAL_ATTEN_OFFSET(MCP_FATAL_ASSERT_ATTENTION_BIT)
1628
1629 #define BNX2X_GRC_TIMEOUT GENERAL_ATTEN_OFFSET(LATCHED_ATTN_TIMEOUT_GRC)
1630 #define BNX2X_GRC_RSV     (GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCR) | \
1631                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCT) | \
1632                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCN) | \
1633                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCU) | \
1634                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCP) | \
1635                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RSVD_GRC))
1636
1637 #define MULTI_MASK 0x7f
1638
1639 #define PFS_PER_PORT(sc)                               \
1640     ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4)
1641 #define SC_MAX_VN_NUM(sc) PFS_PER_PORT(sc)
1642
1643 #define FIRST_ABS_FUNC_IN_PORT(sc)                    \
1644     ((CHIP_PORT_MODE(sc) == CHIP_PORT_MODE_NONE) ?    \
1645      PORT_ID(sc) : (PATH_ID(sc) + (2 * PORT_ID(sc))))
1646
1647 #define FOREACH_ABS_FUNC_IN_PORT(sc, i)            \
1648     for ((i) = FIRST_ABS_FUNC_IN_PORT(sc);         \
1649          (i) < MAX_FUNC_NUM;                       \
1650          (i) += (MAX_FUNC_NUM / PFS_PER_PORT(sc)))
1651
1652 #define BNX2X_SWCID_SHIFT 17
1653 #define BNX2X_SWCID_MASK  ((0x1 << BNX2X_SWCID_SHIFT) - 1)
1654
1655 #define SW_CID(x)  (le32toh(x) & BNX2X_SWCID_MASK)
1656 #define CQE_CMD(x) (le32toh(x) >> COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT)
1657
1658 #define CQE_TYPE(cqe_fp_flags)   ((cqe_fp_flags) & ETH_FAST_PATH_RX_CQE_TYPE)
1659 #define CQE_TYPE_START(cqe_type) ((cqe_type) == RX_ETH_CQE_TYPE_ETH_START_AGG)
1660 #define CQE_TYPE_STOP(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_STOP_AGG)
1661 #define CQE_TYPE_SLOW(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_RAMROD)
1662 #define CQE_TYPE_FAST(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_FASTPATH)
1663
1664 /* must be used on a CID before placing it on a HW ring */
1665 #define HW_CID(sc, x) \
1666     ((SC_PORT(sc) << 23) | (SC_VN(sc) << BNX2X_SWCID_SHIFT) | (x))
1667
1668 #define SPEED_10    10
1669 #define SPEED_100   100
1670 #define SPEED_1000  1000
1671 #define SPEED_2500  2500
1672 #define SPEED_10000 10000
1673
1674 #define PCI_PM_D0    1
1675 #define PCI_PM_D3hot 2
1676
1677 int  bnx2x_test_bit(int nr, volatile unsigned long * addr);
1678 void bnx2x_set_bit(unsigned int nr, volatile unsigned long * addr);
1679 void bnx2x_clear_bit(int nr, volatile unsigned long * addr);
1680 int  bnx2x_test_and_clear_bit(int nr, volatile unsigned long * addr);
1681 int  bnx2x_cmpxchg(volatile int *addr, int old, int new);
1682
1683 int bnx2x_dma_alloc(struct bnx2x_softc *sc, size_t size,
1684                 struct bnx2x_dma *dma, const char *msg, uint32_t align);
1685
1686 uint32_t bnx2x_dmae_opcode_add_comp(uint32_t opcode, uint8_t comp_type);
1687 uint32_t bnx2x_dmae_opcode_clr_src_reset(uint32_t opcode);
1688 uint32_t bnx2x_dmae_opcode(struct bnx2x_softc *sc, uint8_t src_type,
1689                          uint8_t dst_type, uint8_t with_comp,
1690                          uint8_t comp_type);
1691 void bnx2x_post_dmae(struct bnx2x_softc *sc, struct dmae_command *dmae, int idx);
1692 void bnx2x_read_dmae(struct bnx2x_softc *sc, uint32_t src_addr, uint32_t len32);
1693 void bnx2x_write_dmae(struct bnx2x_softc *sc, phys_addr_t dma_addr,
1694                     uint32_t dst_addr, uint32_t len32);
1695 void bnx2x_set_ctx_validation(struct bnx2x_softc *sc, struct eth_context *cxt,
1696                             uint32_t cid);
1697 void bnx2x_update_coalesce_sb_index(struct bnx2x_softc *sc, uint8_t fw_sb_id,
1698                                   uint8_t sb_index, uint8_t disable,
1699                                   uint16_t usec);
1700
1701 int bnx2x_sp_post(struct bnx2x_softc *sc, int command, int cid,
1702                 uint32_t data_hi, uint32_t data_lo, int cmd_type);
1703
1704 void ecore_init_e1h_firmware(struct bnx2x_softc *sc);
1705 void ecore_init_e2_firmware(struct bnx2x_softc *sc);
1706
1707 void ecore_storm_memset_struct(struct bnx2x_softc *sc, uint32_t addr,
1708                                size_t size, uint32_t *data);
1709
1710 #define CATC_TRIGGER(sc, data) REG_WR((sc), 0x2000, (data));
1711 #define CATC_TRIGGER_START(sc) CATC_TRIGGER((sc), 0xcafecafe)
1712
1713 #define BNX2X_MAC_FMT           "%pM"
1714 #define BNX2X_MAC_PRN_LIST(mac) (mac)
1715
1716 /***********/
1717 /* INLINES */
1718 /***********/
1719
1720 static inline uint32_t
1721 reg_poll(struct bnx2x_softc *sc, uint32_t reg, uint32_t expected, int ms, int wait)
1722 {
1723     uint32_t val;
1724     do {
1725         val = REG_RD(sc, reg);
1726         if (val == expected) {
1727             break;
1728         }
1729         ms -= wait;
1730         DELAY(wait * 1000);
1731     } while (ms > 0);
1732
1733     return val;
1734 }
1735
1736 static inline void
1737 bnx2x_update_fp_sb_idx(struct bnx2x_fastpath *fp)
1738 {
1739         mb(); /* status block is written to by the chip */
1740         fp->fp_hc_idx = fp->sb_running_index[SM_RX_ID];
1741 }
1742
1743 static inline void
1744 bnx2x_igu_ack_sb_gen(struct bnx2x_softc *sc, uint8_t segment,
1745         uint16_t index, uint8_t op, uint8_t update, uint32_t igu_addr)
1746 {
1747         struct igu_regular cmd_data = {0};
1748
1749         cmd_data.sb_id_and_flags =
1750                 ((index << IGU_REGULAR_SB_INDEX_SHIFT) |
1751                  (segment << IGU_REGULAR_SEGMENT_ACCESS_SHIFT) |
1752                  (update << IGU_REGULAR_BUPDATE_SHIFT) |
1753                  (op << IGU_REGULAR_ENABLE_INT_SHIFT));
1754
1755         REG_WR(sc, igu_addr, cmd_data.sb_id_and_flags);
1756
1757         /* Make sure that ACK is written */
1758         mb();
1759 }
1760
1761 static inline void
1762 bnx2x_hc_ack_sb(struct bnx2x_softc *sc, uint8_t sb_id, uint8_t storm,
1763                 uint16_t index, uint8_t op, uint8_t update)
1764 {
1765         uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc) * 32 +
1766                         COMMAND_REG_INT_ACK);
1767         union igu_ack_register igu_ack;
1768
1769         igu_ack.sb.status_block_index = index;
1770         igu_ack.sb.sb_id_and_flags =
1771                 ((sb_id << IGU_ACK_REGISTER_STATUS_BLOCK_ID_SHIFT) |
1772                  (storm << IGU_ACK_REGISTER_STORM_ID_SHIFT) |
1773                  (update << IGU_ACK_REGISTER_UPDATE_INDEX_SHIFT) |
1774                  (op << IGU_ACK_REGISTER_INTERRUPT_MODE_SHIFT));
1775
1776         REG_WR(sc, hc_addr, igu_ack.raw_data);
1777
1778         /* Make sure that ACK is written */
1779         mb();
1780 }
1781
1782 static inline uint32_t
1783 bnx2x_hc_ack_int(struct bnx2x_softc *sc)
1784 {
1785         uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc) * 32 +
1786                         COMMAND_REG_SIMD_MASK);
1787         uint32_t result = REG_RD(sc, hc_addr);
1788
1789         mb();
1790         return result;
1791 }
1792
1793 static inline uint32_t
1794 bnx2x_igu_ack_int(struct bnx2x_softc *sc)
1795 {
1796         uint32_t igu_addr = (BAR_IGU_INTMEM + IGU_REG_SISR_MDPC_WMASK_LSB_UPPER * 8);
1797         uint32_t result = REG_RD(sc, igu_addr);
1798
1799         /* PMD_PDEBUG_LOG(sc, DBG_INTR, "read 0x%08x from IGU addr 0x%x",
1800                         result, igu_addr); */
1801
1802         mb();
1803         return result;
1804 }
1805
1806 static inline uint32_t
1807 bnx2x_ack_int(struct bnx2x_softc *sc)
1808 {
1809         mb();
1810         if (sc->devinfo.int_block == INT_BLOCK_HC) {
1811                 return bnx2x_hc_ack_int(sc);
1812         } else {
1813                 return bnx2x_igu_ack_int(sc);
1814         }
1815 }
1816
1817 static inline int
1818 func_by_vn(struct bnx2x_softc *sc, int vn)
1819 {
1820     return 2 * vn + SC_PORT(sc);
1821 }
1822
1823 /*
1824  * send notification to other functions.
1825  */
1826 static inline void
1827 bnx2x_link_sync_notify(struct bnx2x_softc *sc)
1828 {
1829         int func, vn;
1830
1831         /* Set the attention towards other drivers on the same port */
1832         for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
1833                 if (vn == SC_VN(sc))
1834                         continue;
1835
1836                 func = func_by_vn(sc, vn);
1837                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_0 +
1838                                 (LINK_SYNC_ATTENTION_BIT_FUNC_0 + func) * 4, 1);
1839         }
1840 }
1841
1842 /*
1843  * Statistics ID are global per chip/path, while Client IDs for E1x
1844  * are per port.
1845  */
1846 static inline uint8_t
1847 bnx2x_stats_id(struct bnx2x_fastpath *fp)
1848 {
1849     struct bnx2x_softc *sc = fp->sc;
1850
1851     if (!CHIP_IS_E1x(sc)) {
1852         return fp->cl_id;
1853     }
1854
1855     return fp->cl_id + SC_PORT(sc) * FP_SB_MAX_E1x;
1856 }
1857
1858 int bnx2x_init(struct bnx2x_softc *sc);
1859 void bnx2x_load_firmware(struct bnx2x_softc *sc);
1860 int bnx2x_attach(struct bnx2x_softc *sc);
1861 int bnx2x_nic_unload(struct bnx2x_softc *sc, uint32_t unload_mode, uint8_t keep_link);
1862 int bnx2x_alloc_hsi_mem(struct bnx2x_softc *sc);
1863 int bnx2x_alloc_ilt_mem(struct bnx2x_softc *sc);
1864 void bnx2x_free_ilt_mem(struct bnx2x_softc *sc);
1865 void bnx2x_dump_tx_chain(struct bnx2x_fastpath * fp, int bd_prod, int count);
1866 int bnx2x_tx_encap(struct bnx2x_tx_queue *txq, struct rte_mbuf *m0);
1867 uint8_t bnx2x_txeof(struct bnx2x_softc *sc, struct bnx2x_fastpath *fp);
1868 void bnx2x_print_adapter_info(struct bnx2x_softc *sc);
1869 int bnx2x_intr_legacy(struct bnx2x_softc *sc, int scan_fp);
1870 void bnx2x_link_status_update(struct bnx2x_softc *sc);
1871 int bnx2x_complete_sp(struct bnx2x_softc *sc);
1872 int bnx2x_set_storm_rx_mode(struct bnx2x_softc *sc);
1873 void bnx2x_periodic_callout(struct bnx2x_softc *sc);
1874
1875 int bnx2x_vf_get_resources(struct bnx2x_softc *sc, uint8_t tx_count, uint8_t rx_count);
1876 void bnx2x_vf_close(struct bnx2x_softc *sc);
1877 int bnx2x_vf_init(struct bnx2x_softc *sc);
1878 void bnx2x_vf_unload(struct bnx2x_softc *sc);
1879 int bnx2x_vf_setup_queue(struct bnx2x_softc *sc, struct bnx2x_fastpath *fp,
1880         int leading);
1881 void bnx2x_free_hsi_mem(struct bnx2x_softc *sc);
1882 int bnx2x_vf_set_rx_mode(struct bnx2x_softc *sc);
1883 int bnx2x_fill_accept_flags(struct bnx2x_softc *sc, uint32_t rx_mode,
1884         unsigned long *rx_accept_flags, unsigned long *tx_accept_flags);
1885 int bnx2x_check_bull(struct bnx2x_softc *sc);
1886
1887 //#define BNX2X_PULSE
1888
1889 #define BNX2X_PCI_CAP  1
1890 #define BNX2X_PCI_ECAP 2
1891
1892 static inline struct bnx2x_pci_cap*
1893 pci_find_cap(struct bnx2x_softc *sc, uint8_t id, uint8_t type)
1894 {
1895         struct bnx2x_pci_cap *cap = sc->pci_caps;
1896
1897         while (cap) {
1898                 if (cap->id == id && cap->type == type)
1899                         return cap;
1900                 cap = cap->next;
1901         }
1902
1903         return NULL;
1904 }
1905
1906 static inline void
1907 bnx2x_set_rx_mode(struct bnx2x_softc *sc)
1908 {
1909         if (sc->state == BNX2X_STATE_OPEN) {
1910                 if (IS_PF(sc)) {
1911                         bnx2x_set_storm_rx_mode(sc);
1912                 } else {
1913                         sc->rx_mode = BNX2X_RX_MODE_PROMISC;
1914                         bnx2x_vf_set_rx_mode(sc);
1915                 }
1916         } else {
1917                 PMD_DRV_LOG(NOTICE, "Card is not ready to change mode");
1918         }
1919 }
1920
1921 static inline int pci_read(struct bnx2x_softc *sc, size_t addr,
1922                            void *val, uint8_t size)
1923 {
1924         if (rte_eal_pci_read_config(sc->pci_dev, val, size, addr) <= 0) {
1925                 PMD_DRV_LOG(ERR, "Can't read from PCI config space");
1926                 return ENXIO;
1927         }
1928
1929         return 0;
1930 }
1931
1932 static inline int pci_write_word(struct bnx2x_softc *sc, size_t addr, off_t val)
1933 {
1934         uint16_t val16 = val;
1935
1936         if (rte_eal_pci_write_config(sc->pci_dev, &val16,
1937                                      sizeof(val16), addr) <= 0) {
1938                 PMD_DRV_LOG(ERR, "Can't write to PCI config space");
1939                 return ENXIO;
1940         }
1941
1942         return 0;
1943 }
1944
1945 static inline int pci_write_long(struct bnx2x_softc *sc, size_t addr, off_t val)
1946 {
1947         uint32_t val32 = val;
1948         if (rte_eal_pci_write_config(sc->pci_dev, &val32,
1949                                      sizeof(val32), addr) <= 0) {
1950                 PMD_DRV_LOG(ERR, "Can't write to PCI config space");
1951                 return ENXIO;
1952         }
1953
1954         return 0;
1955 }
1956
1957 #endif /* __BNX2X_H__ */