drivers/net/bnx2x/ecore_hsi.h

   1 /*-
   2  * Copyright (c) 2007-2013 QLogic Corporation. All rights reserved.
   3  *
   4  * Eric Davis        <edavis@broadcom.com>
   5  * David Christensen <davidch@broadcom.com>
   6  * Gary Zambrano     <zambrano@broadcom.com>
   7  *
   8  * Copyright (c) 2014-2015 QLogic Corporation.
   9  * All rights reserved.
  10  * www.qlogic.com
  11  *
  12  * See LICENSE.bnx2x_pmd for copyright and licensing details.
  13  */
  14
  15 #ifndef ECORE_HSI_H
  16 #define ECORE_HSI_H
  17
  18 #define FW_ENCODE_32BIT_PATTERN 0x1e1e1e1e
  19
  20 struct license_key {
  21     uint32_t reserved[6];
  22
  23     uint32_t max_iscsi_conn;
  24 #define LICENSE_MAX_ISCSI_TRGT_CONN_MASK  0xFFFF
  25 #define LICENSE_MAX_ISCSI_TRGT_CONN_SHIFT 0
  26 #define LICENSE_MAX_ISCSI_INIT_CONN_MASK  0xFFFF0000
  27 #define LICENSE_MAX_ISCSI_INIT_CONN_SHIFT 16
  28
  29     uint32_t reserved_a;
  30
  31     uint32_t max_fcoe_conn;
  32 #define LICENSE_MAX_FCOE_TRGT_CONN_MASK  0xFFFF
  33 #define LICENSE_MAX_FCOE_TRGT_CONN_SHIFT 0
  34 #define LICENSE_MAX_FCOE_INIT_CONN_MASK  0xFFFF0000
  35 #define LICENSE_MAX_FCOE_INIT_CONN_SHIFT 16
  36
  37     uint32_t reserved_b[4];
  38 };
  39
  40 typedef struct license_key license_key_t;
  41
  42
  43 /****************************************************************************
  44  * Shared HW configuration                                                  *
  45  ****************************************************************************/
  46 #define PIN_CFG_NA                          0x00000000
  47 #define PIN_CFG_GPIO0_P0                    0x00000001
  48 #define PIN_CFG_GPIO1_P0                    0x00000002
  49 #define PIN_CFG_GPIO2_P0                    0x00000003
  50 #define PIN_CFG_GPIO3_P0                    0x00000004
  51 #define PIN_CFG_GPIO0_P1                    0x00000005
  52 #define PIN_CFG_GPIO1_P1                    0x00000006
  53 #define PIN_CFG_GPIO2_P1                    0x00000007
  54 #define PIN_CFG_GPIO3_P1                    0x00000008
  55 #define PIN_CFG_EPIO0                       0x00000009
  56 #define PIN_CFG_EPIO1                       0x0000000a
  57 #define PIN_CFG_EPIO2                       0x0000000b
  58 #define PIN_CFG_EPIO3                       0x0000000c
  59 #define PIN_CFG_EPIO4                       0x0000000d
  60 #define PIN_CFG_EPIO5                       0x0000000e
  61 #define PIN_CFG_EPIO6                       0x0000000f
  62 #define PIN_CFG_EPIO7                       0x00000010
  63 #define PIN_CFG_EPIO8                       0x00000011
  64 #define PIN_CFG_EPIO9                       0x00000012
  65 #define PIN_CFG_EPIO10                      0x00000013
  66 #define PIN_CFG_EPIO11                      0x00000014
  67 #define PIN_CFG_EPIO12                      0x00000015
  68 #define PIN_CFG_EPIO13                      0x00000016
  69 #define PIN_CFG_EPIO14                      0x00000017
  70 #define PIN_CFG_EPIO15                      0x00000018
  71 #define PIN_CFG_EPIO16                      0x00000019
  72 #define PIN_CFG_EPIO17                      0x0000001a
  73 #define PIN_CFG_EPIO18                      0x0000001b
  74 #define PIN_CFG_EPIO19                      0x0000001c
  75 #define PIN_CFG_EPIO20                      0x0000001d
  76 #define PIN_CFG_EPIO21                      0x0000001e
  77 #define PIN_CFG_EPIO22                      0x0000001f
  78 #define PIN_CFG_EPIO23                      0x00000020
  79 #define PIN_CFG_EPIO24                      0x00000021
  80 #define PIN_CFG_EPIO25                      0x00000022
  81 #define PIN_CFG_EPIO26                      0x00000023
  82 #define PIN_CFG_EPIO27                      0x00000024
  83 #define PIN_CFG_EPIO28                      0x00000025
  84 #define PIN_CFG_EPIO29                      0x00000026
  85 #define PIN_CFG_EPIO30                      0x00000027
  86 #define PIN_CFG_EPIO31                      0x00000028
  87
  88 /* EPIO definition */
  89 #define EPIO_CFG_NA                         0x00000000
  90 #define EPIO_CFG_EPIO0                      0x00000001
  91 #define EPIO_CFG_EPIO1                      0x00000002
  92 #define EPIO_CFG_EPIO2                      0x00000003
  93 #define EPIO_CFG_EPIO3                      0x00000004
  94 #define EPIO_CFG_EPIO4                      0x00000005
  95 #define EPIO_CFG_EPIO5                      0x00000006
  96 #define EPIO_CFG_EPIO6                      0x00000007
  97 #define EPIO_CFG_EPIO7                      0x00000008
  98 #define EPIO_CFG_EPIO8                      0x00000009
  99 #define EPIO_CFG_EPIO9                      0x0000000a
 100 #define EPIO_CFG_EPIO10                     0x0000000b
 101 #define EPIO_CFG_EPIO11                     0x0000000c
 102 #define EPIO_CFG_EPIO12                     0x0000000d
 103 #define EPIO_CFG_EPIO13                     0x0000000e
 104 #define EPIO_CFG_EPIO14                     0x0000000f
 105 #define EPIO_CFG_EPIO15                     0x00000010
 106 #define EPIO_CFG_EPIO16                     0x00000011
 107 #define EPIO_CFG_EPIO17                     0x00000012
 108 #define EPIO_CFG_EPIO18                     0x00000013
 109 #define EPIO_CFG_EPIO19                     0x00000014
 110 #define EPIO_CFG_EPIO20                     0x00000015
 111 #define EPIO_CFG_EPIO21                     0x00000016
 112 #define EPIO_CFG_EPIO22                     0x00000017
 113 #define EPIO_CFG_EPIO23                     0x00000018
 114 #define EPIO_CFG_EPIO24                     0x00000019
 115 #define EPIO_CFG_EPIO25                     0x0000001a
 116 #define EPIO_CFG_EPIO26                     0x0000001b
 117 #define EPIO_CFG_EPIO27                     0x0000001c
 118 #define EPIO_CFG_EPIO28                     0x0000001d
 119 #define EPIO_CFG_EPIO29                     0x0000001e
 120 #define EPIO_CFG_EPIO30                     0x0000001f
 121 #define EPIO_CFG_EPIO31                     0x00000020
 122
 123 struct mac_addr {
 124         uint32_t upper;
 125         uint32_t lower;
 126 };
 127
 128
 129 struct shared_hw_cfg {                   /* NVRAM Offset */
 130         /* Up to 16 bytes of NULL-terminated string */
 131         uint8_t  part_num[16];              /* 0x104 */
 132
 133         uint32_t config;                        /* 0x114 */
 134         #define SHARED_HW_CFG_MDIO_VOLTAGE_MASK             0x00000001
 135                 #define SHARED_HW_CFG_MDIO_VOLTAGE_SHIFT             0
 136                 #define SHARED_HW_CFG_MDIO_VOLTAGE_1_2V              0x00000000
 137                 #define SHARED_HW_CFG_MDIO_VOLTAGE_2_5V              0x00000001
 138
 139         #define SHARED_HW_CFG_PORT_SWAP                     0x00000004
 140
 141             #define SHARED_HW_CFG_BEACON_WOL_EN                  0x00000008
 142
 143             #define SHARED_HW_CFG_PCIE_GEN3_DISABLED            0x00000000
 144             #define SHARED_HW_CFG_PCIE_GEN3_ENABLED             0x00000010
 145
 146         #define SHARED_HW_CFG_MFW_SELECT_MASK               0x00000700
 147                 #define SHARED_HW_CFG_MFW_SELECT_SHIFT               8
 148         /* Whatever MFW found in NVM
 149            (if multiple found, priority order is: NC-SI, UMP, IPMI) */
 150                 #define SHARED_HW_CFG_MFW_SELECT_DEFAULT             0x00000000
 151                 #define SHARED_HW_CFG_MFW_SELECT_NC_SI               0x00000100
 152                 #define SHARED_HW_CFG_MFW_SELECT_UMP                 0x00000200
 153                 #define SHARED_HW_CFG_MFW_SELECT_IPMI                0x00000300
 154         /* Use SPIO4 as an arbiter between: 0-NC_SI, 1-IPMI
 155           (can only be used when an add-in board, not BMC, pulls-down SPIO4) */
 156                 #define SHARED_HW_CFG_MFW_SELECT_SPIO4_NC_SI_IPMI    0x00000400
 157         /* Use SPIO4 as an arbiter between: 0-UMP, 1-IPMI
 158           (can only be used when an add-in board, not BMC, pulls-down SPIO4) */
 159                 #define SHARED_HW_CFG_MFW_SELECT_SPIO4_UMP_IPMI      0x00000500
 160         /* Use SPIO4 as an arbiter between: 0-NC-SI, 1-UMP
 161           (can only be used when an add-in board, not BMC, pulls-down SPIO4) */
 162                 #define SHARED_HW_CFG_MFW_SELECT_SPIO4_NC_SI_UMP     0x00000600
 163
 164         /* Adjust the PCIe G2 Tx amplitude driver for all Tx lanes. For
 165            backwards compatibility, value of 0 is disabling this feature.
 166             That means that though 0 is a valid value, it cannot be
 167             configured. */
 168         #define SHARED_HW_CFG_G2_TX_DRIVE_MASK                        0x0000F000
 169         #define SHARED_HW_CFG_G2_TX_DRIVE_SHIFT                       12
 170
 171         #define SHARED_HW_CFG_LED_MODE_MASK                 0x000F0000
 172                 #define SHARED_HW_CFG_LED_MODE_SHIFT                 16
 173                 #define SHARED_HW_CFG_LED_MAC1                       0x00000000
 174                 #define SHARED_HW_CFG_LED_PHY1                       0x00010000
 175                 #define SHARED_HW_CFG_LED_PHY2                       0x00020000
 176                 #define SHARED_HW_CFG_LED_PHY3                       0x00030000
 177                 #define SHARED_HW_CFG_LED_MAC2                       0x00040000
 178                 #define SHARED_HW_CFG_LED_PHY4                       0x00050000
 179                 #define SHARED_HW_CFG_LED_PHY5                       0x00060000
 180                 #define SHARED_HW_CFG_LED_PHY6                       0x00070000
 181                 #define SHARED_HW_CFG_LED_MAC3                       0x00080000
 182                 #define SHARED_HW_CFG_LED_PHY7                       0x00090000
 183                 #define SHARED_HW_CFG_LED_PHY9                       0x000a0000
 184                 #define SHARED_HW_CFG_LED_PHY11                      0x000b0000
 185                 #define SHARED_HW_CFG_LED_MAC4                       0x000c0000
 186                 #define SHARED_HW_CFG_LED_PHY8                       0x000d0000
 187                 #define SHARED_HW_CFG_LED_EXTPHY1                    0x000e0000
 188                 #define SHARED_HW_CFG_LED_EXTPHY2                    0x000f0000
 189
 190     #define SHARED_HW_CFG_SRIOV_MASK                    0x40000000
 191                 #define SHARED_HW_CFG_SRIOV_DISABLED                 0x00000000
 192                 #define SHARED_HW_CFG_SRIOV_ENABLED                  0x40000000
 193
 194         #define SHARED_HW_CFG_ATC_MASK                      0x80000000
 195                 #define SHARED_HW_CFG_ATC_DISABLED                   0x00000000
 196                 #define SHARED_HW_CFG_ATC_ENABLED                    0x80000000
 197
 198         uint32_t config2;                           /* 0x118 */
 199
 200         #define SHARED_HW_CFG_PCIE_GEN2_MASK                0x00000100
 201             #define SHARED_HW_CFG_PCIE_GEN2_SHIFT                8
 202             #define SHARED_HW_CFG_PCIE_GEN2_DISABLED             0x00000000
 203         #define SHARED_HW_CFG_PCIE_GEN2_ENABLED              0x00000100
 204
 205         #define SHARED_HW_CFG_SMBUS_TIMING_MASK             0x00001000
 206                 #define SHARED_HW_CFG_SMBUS_TIMING_100KHZ            0x00000000
 207                 #define SHARED_HW_CFG_SMBUS_TIMING_400KHZ            0x00001000
 208
 209         #define SHARED_HW_CFG_HIDE_PORT1                    0x00002000
 210
 211
 212                 /* Output low when PERST is asserted */
 213         #define SHARED_HW_CFG_SPIO4_FOLLOW_PERST_MASK       0x00008000
 214                 #define SHARED_HW_CFG_SPIO4_FOLLOW_PERST_DISABLED    0x00000000
 215                 #define SHARED_HW_CFG_SPIO4_FOLLOW_PERST_ENABLED     0x00008000
 216
 217         #define SHARED_HW_CFG_PCIE_GEN2_PREEMPHASIS_MASK    0x00070000
 218                 #define SHARED_HW_CFG_PCIE_GEN2_PREEMPHASIS_SHIFT    16
 219                 #define SHARED_HW_CFG_PCIE_GEN2_PREEMPHASIS_HW       0x00000000
 220                 #define SHARED_HW_CFG_PCIE_GEN2_PREEMPHASIS_0DB      0x00010000
 221                 #define SHARED_HW_CFG_PCIE_GEN2_PREEMPHASIS_3_5DB    0x00020000
 222                 #define SHARED_HW_CFG_PCIE_GEN2_PREEMPHASIS_6_0DB    0x00030000
 223
 224         /*  The fan failure mechanism is usually related to the PHY type
 225               since the power consumption of the board is determined by the PHY.
 226               Currently, fan is required for most designs with SFX7101, BNX2X8727
 227               and BNX2X8481. If a fan is not required for a board which uses one
 228               of those PHYs, this field should be set to "Disabled". If a fan is
 229               required for a different PHY type, this option should be set to
 230               "Enabled". The fan failure indication is expected on SPIO5 */
 231         #define SHARED_HW_CFG_FAN_FAILURE_MASK              0x00180000
 232                 #define SHARED_HW_CFG_FAN_FAILURE_SHIFT              19
 233                 #define SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE           0x00000000
 234                 #define SHARED_HW_CFG_FAN_FAILURE_DISABLED           0x00080000
 235                 #define SHARED_HW_CFG_FAN_FAILURE_ENABLED            0x00100000
 236
 237                 /* ASPM Power Management support */
 238         #define SHARED_HW_CFG_ASPM_SUPPORT_MASK             0x00600000
 239                 #define SHARED_HW_CFG_ASPM_SUPPORT_SHIFT             21
 240                 #define SHARED_HW_CFG_ASPM_SUPPORT_L0S_L1_ENABLED    0x00000000
 241                 #define SHARED_HW_CFG_ASPM_SUPPORT_L0S_DISABLED      0x00200000
 242                 #define SHARED_HW_CFG_ASPM_SUPPORT_L1_DISABLED       0x00400000
 243                 #define SHARED_HW_CFG_ASPM_SUPPORT_L0S_L1_DISABLED   0x00600000
 244
 245         /* The value of PM_TL_IGNORE_REQS (bit0) in PCI register
 246            tl_control_0 (register 0x2800) */
 247         #define SHARED_HW_CFG_PREVENT_L1_ENTRY_MASK         0x00800000
 248                 #define SHARED_HW_CFG_PREVENT_L1_ENTRY_DISABLED      0x00000000
 249                 #define SHARED_HW_CFG_PREVENT_L1_ENTRY_ENABLED       0x00800000
 250
 251
 252         /*  Set the MDC/MDIO access for the first external phy */
 253         #define SHARED_HW_CFG_MDC_MDIO_ACCESS1_MASK         0x1C000000
 254                 #define SHARED_HW_CFG_MDC_MDIO_ACCESS1_SHIFT         26
 255                 #define SHARED_HW_CFG_MDC_MDIO_ACCESS1_PHY_TYPE      0x00000000
 256                 #define SHARED_HW_CFG_MDC_MDIO_ACCESS1_EMAC0         0x04000000
 257                 #define SHARED_HW_CFG_MDC_MDIO_ACCESS1_EMAC1         0x08000000
 258                 #define SHARED_HW_CFG_MDC_MDIO_ACCESS1_BOTH          0x0c000000
 259                 #define SHARED_HW_CFG_MDC_MDIO_ACCESS1_SWAPPED       0x10000000
 260
 261         /*  Set the MDC/MDIO access for the second external phy */
 262         #define SHARED_HW_CFG_MDC_MDIO_ACCESS2_MASK         0xE0000000
 263                 #define SHARED_HW_CFG_MDC_MDIO_ACCESS2_SHIFT         29
 264                 #define SHARED_HW_CFG_MDC_MDIO_ACCESS2_PHY_TYPE      0x00000000
 265                 #define SHARED_HW_CFG_MDC_MDIO_ACCESS2_EMAC0         0x20000000
 266                 #define SHARED_HW_CFG_MDC_MDIO_ACCESS2_EMAC1         0x40000000
 267                 #define SHARED_HW_CFG_MDC_MDIO_ACCESS2_BOTH          0x60000000
 268                 #define SHARED_HW_CFG_MDC_MDIO_ACCESS2_SWAPPED       0x80000000
 269
 270         /*  Max number of PF MSIX vectors */
 271         uint32_t config_3;                                       /* 0x11C */
 272         #define SHARED_HW_CFG_PF_MSIX_MAX_NUM_MASK                    0x0000007F
 273         #define SHARED_HW_CFG_PF_MSIX_MAX_NUM_SHIFT                   0
 274
 275         uint32_t ump_nc_si_config;                      /* 0x120 */
 276         #define SHARED_HW_CFG_UMP_NC_SI_MII_MODE_MASK       0x00000003
 277                 #define SHARED_HW_CFG_UMP_NC_SI_MII_MODE_SHIFT       0
 278                 #define SHARED_HW_CFG_UMP_NC_SI_MII_MODE_MAC         0x00000000
 279                 #define SHARED_HW_CFG_UMP_NC_SI_MII_MODE_PHY         0x00000001
 280                 #define SHARED_HW_CFG_UMP_NC_SI_MII_MODE_MII         0x00000000
 281                 #define SHARED_HW_CFG_UMP_NC_SI_MII_MODE_RMII        0x00000002
 282
 283         /* Reserved bits: 226-230 */
 284
 285         /*  The output pin template BSC_SEL which selects the I2C for this
 286         port in the I2C Mux */
 287         uint32_t board;                 /* 0x124 */
 288         #define SHARED_HW_CFG_E3_I2C_MUX0_MASK              0x0000003F
 289             #define SHARED_HW_CFG_E3_I2C_MUX0_SHIFT              0
 290
 291         #define SHARED_HW_CFG_E3_I2C_MUX1_MASK              0x00000FC0
 292         #define SHARED_HW_CFG_E3_I2C_MUX1_SHIFT                      6
 293         /* Use the PIN_CFG_XXX defines on top */
 294         #define SHARED_HW_CFG_BOARD_REV_MASK                0x00FF0000
 295         #define SHARED_HW_CFG_BOARD_REV_SHIFT                        16
 296
 297         #define SHARED_HW_CFG_BOARD_MAJOR_VER_MASK          0x0F000000
 298         #define SHARED_HW_CFG_BOARD_MAJOR_VER_SHIFT                  24
 299
 300         #define SHARED_HW_CFG_BOARD_MINOR_VER_MASK          0xF0000000
 301         #define SHARED_HW_CFG_BOARD_MINOR_VER_SHIFT                  28
 302
 303         uint32_t wc_lane_config;                                    /* 0x128 */
 304         #define SHARED_HW_CFG_LANE_SWAP_CFG_MASK            0x0000FFFF
 305                 #define SHARED_HW_CFG_LANE_SWAP_CFG_SHIFT            0
 306                 #define SHARED_HW_CFG_LANE_SWAP_CFG_32103210         0x00001b1b
 307                 #define SHARED_HW_CFG_LANE_SWAP_CFG_32100123         0x00001be4
 308                 #define SHARED_HW_CFG_LANE_SWAP_CFG_31200213         0x000027d8
 309                 #define SHARED_HW_CFG_LANE_SWAP_CFG_02133120         0x0000d827
 310                 #define SHARED_HW_CFG_LANE_SWAP_CFG_01233210         0x0000e41b
 311                 #define SHARED_HW_CFG_LANE_SWAP_CFG_01230123         0x0000e4e4
 312         #define SHARED_HW_CFG_LANE_SWAP_CFG_TX_MASK         0x000000FF
 313         #define SHARED_HW_CFG_LANE_SWAP_CFG_TX_SHIFT                 0
 314         #define SHARED_HW_CFG_LANE_SWAP_CFG_RX_MASK         0x0000FF00
 315         #define SHARED_HW_CFG_LANE_SWAP_CFG_RX_SHIFT                 8
 316
 317         /* TX lane Polarity swap */
 318         #define SHARED_HW_CFG_TX_LANE0_POL_FLIP_ENABLED     0x00010000
 319         #define SHARED_HW_CFG_TX_LANE1_POL_FLIP_ENABLED     0x00020000
 320         #define SHARED_HW_CFG_TX_LANE2_POL_FLIP_ENABLED     0x00040000
 321         #define SHARED_HW_CFG_TX_LANE3_POL_FLIP_ENABLED     0x00080000
 322         /* TX lane Polarity swap */
 323         #define SHARED_HW_CFG_RX_LANE0_POL_FLIP_ENABLED     0x00100000
 324         #define SHARED_HW_CFG_RX_LANE1_POL_FLIP_ENABLED     0x00200000
 325         #define SHARED_HW_CFG_RX_LANE2_POL_FLIP_ENABLED     0x00400000
 326         #define SHARED_HW_CFG_RX_LANE3_POL_FLIP_ENABLED     0x00800000
 327
 328         /*  Selects the port layout of the board */
 329         #define SHARED_HW_CFG_E3_PORT_LAYOUT_MASK           0x0F000000
 330                 #define SHARED_HW_CFG_E3_PORT_LAYOUT_SHIFT           24
 331                 #define SHARED_HW_CFG_E3_PORT_LAYOUT_2P_01           0x00000000
 332                 #define SHARED_HW_CFG_E3_PORT_LAYOUT_2P_10           0x01000000
 333                 #define SHARED_HW_CFG_E3_PORT_LAYOUT_4P_0123         0x02000000
 334                 #define SHARED_HW_CFG_E3_PORT_LAYOUT_4P_1032         0x03000000
 335                 #define SHARED_HW_CFG_E3_PORT_LAYOUT_4P_2301         0x04000000
 336                 #define SHARED_HW_CFG_E3_PORT_LAYOUT_4P_3210         0x05000000
 337 };
 338
 339
 340 /****************************************************************************
 341  * Port HW configuration                                                    *
 342  ****************************************************************************/
 343 struct port_hw_cfg {                /* port 0: 0x12c  port 1: 0x2bc */
 344
 345         uint32_t pci_id;
 346         #define PORT_HW_CFG_PCI_DEVICE_ID_MASK              0x0000FFFF
 347         #define PORT_HW_CFG_PCI_DEVICE_ID_SHIFT             0
 348
 349         #define PORT_HW_CFG_PCI_VENDOR_ID_MASK              0xFFFF0000
 350         #define PORT_HW_CFG_PCI_VENDOR_ID_SHIFT             16
 351
 352         uint32_t pci_sub_id;
 353         #define PORT_HW_CFG_PCI_SUBSYS_VENDOR_ID_MASK       0x0000FFFF
 354         #define PORT_HW_CFG_PCI_SUBSYS_VENDOR_ID_SHIFT      0
 355
 356         #define PORT_HW_CFG_PCI_SUBSYS_DEVICE_ID_MASK       0xFFFF0000
 357         #define PORT_HW_CFG_PCI_SUBSYS_DEVICE_ID_SHIFT      16
 358
 359         uint32_t power_dissipated;
 360         #define PORT_HW_CFG_POWER_DIS_D0_MASK               0x000000FF
 361         #define PORT_HW_CFG_POWER_DIS_D0_SHIFT                       0
 362         #define PORT_HW_CFG_POWER_DIS_D1_MASK               0x0000FF00
 363         #define PORT_HW_CFG_POWER_DIS_D1_SHIFT                       8
 364         #define PORT_HW_CFG_POWER_DIS_D2_MASK               0x00FF0000
 365         #define PORT_HW_CFG_POWER_DIS_D2_SHIFT                       16
 366         #define PORT_HW_CFG_POWER_DIS_D3_MASK               0xFF000000
 367         #define PORT_HW_CFG_POWER_DIS_D3_SHIFT                       24
 368
 369         uint32_t power_consumed;
 370         #define PORT_HW_CFG_POWER_CONS_D0_MASK              0x000000FF
 371         #define PORT_HW_CFG_POWER_CONS_D0_SHIFT                      0
 372         #define PORT_HW_CFG_POWER_CONS_D1_MASK              0x0000FF00
 373         #define PORT_HW_CFG_POWER_CONS_D1_SHIFT                      8
 374         #define PORT_HW_CFG_POWER_CONS_D2_MASK              0x00FF0000
 375         #define PORT_HW_CFG_POWER_CONS_D2_SHIFT                      16
 376         #define PORT_HW_CFG_POWER_CONS_D3_MASK              0xFF000000
 377         #define PORT_HW_CFG_POWER_CONS_D3_SHIFT                      24
 378
 379         uint32_t mac_upper;
 380         uint32_t mac_lower;                                      /* 0x140 */
 381         #define PORT_HW_CFG_UPPERMAC_MASK                   0x0000FFFF
 382         #define PORT_HW_CFG_UPPERMAC_SHIFT                           0
 383
 384
 385         uint32_t iscsi_mac_upper;  /* Upper 16 bits are always zeroes */
 386         uint32_t iscsi_mac_lower;
 387
 388         uint32_t rdma_mac_upper;   /* Upper 16 bits are always zeroes */
 389         uint32_t rdma_mac_lower;
 390
 391         uint32_t serdes_config;
 392         #define PORT_HW_CFG_SERDES_TX_DRV_PRE_EMPHASIS_MASK 0x0000FFFF
 393         #define PORT_HW_CFG_SERDES_TX_DRV_PRE_EMPHASIS_SHIFT         0
 394
 395         #define PORT_HW_CFG_SERDES_RX_DRV_EQUALIZER_MASK    0xFFFF0000
 396         #define PORT_HW_CFG_SERDES_RX_DRV_EQUALIZER_SHIFT            16
 397
 398
 399         /*  Default values: 2P-64, 4P-32 */
 400         uint32_t reserved;
 401
 402         uint32_t vf_config;                                         /* 0x15C */
 403         #define PORT_HW_CFG_VF_PCI_DEVICE_ID_MASK           0xFFFF0000
 404         #define PORT_HW_CFG_VF_PCI_DEVICE_ID_SHIFT                   16
 405
 406         uint32_t mf_pci_id;                                         /* 0x160 */
 407         #define PORT_HW_CFG_MF_PCI_DEVICE_ID_MASK           0x0000FFFF
 408         #define PORT_HW_CFG_MF_PCI_DEVICE_ID_SHIFT                   0
 409
 410         /*  Controls the TX laser of the SFP+ module */
 411         uint32_t sfp_ctrl;                                          /* 0x164 */
 412         #define PORT_HW_CFG_TX_LASER_MASK                   0x000000FF
 413                 #define PORT_HW_CFG_TX_LASER_SHIFT                   0
 414                 #define PORT_HW_CFG_TX_LASER_MDIO                    0x00000000
 415                 #define PORT_HW_CFG_TX_LASER_GPIO0                   0x00000001
 416                 #define PORT_HW_CFG_TX_LASER_GPIO1                   0x00000002
 417                 #define PORT_HW_CFG_TX_LASER_GPIO2                   0x00000003
 418                 #define PORT_HW_CFG_TX_LASER_GPIO3                   0x00000004
 419
 420         /*  Controls the fault module LED of the SFP+ */
 421         #define PORT_HW_CFG_FAULT_MODULE_LED_MASK           0x0000FF00
 422                 #define PORT_HW_CFG_FAULT_MODULE_LED_SHIFT           8
 423                 #define PORT_HW_CFG_FAULT_MODULE_LED_GPIO0           0x00000000
 424                 #define PORT_HW_CFG_FAULT_MODULE_LED_GPIO1           0x00000100
 425                 #define PORT_HW_CFG_FAULT_MODULE_LED_GPIO2           0x00000200
 426                 #define PORT_HW_CFG_FAULT_MODULE_LED_GPIO3           0x00000300
 427                 #define PORT_HW_CFG_FAULT_MODULE_LED_DISABLED        0x00000400
 428
 429         /*  The output pin TX_DIS that controls the TX laser of the SFP+
 430           module. Use the PIN_CFG_XXX defines on top */
 431         uint32_t e3_sfp_ctrl;                               /* 0x168 */
 432         #define PORT_HW_CFG_E3_TX_LASER_MASK                0x000000FF
 433         #define PORT_HW_CFG_E3_TX_LASER_SHIFT                        0
 434
 435         /*  The output pin for SFPP_TYPE which turns on the Fault module LED */
 436         #define PORT_HW_CFG_E3_FAULT_MDL_LED_MASK           0x0000FF00
 437         #define PORT_HW_CFG_E3_FAULT_MDL_LED_SHIFT                   8
 438
 439         /*  The input pin MOD_ABS that indicates whether SFP+ module is
 440           present or not. Use the PIN_CFG_XXX defines on top */
 441         #define PORT_HW_CFG_E3_MOD_ABS_MASK                 0x00FF0000
 442         #define PORT_HW_CFG_E3_MOD_ABS_SHIFT                         16
 443
 444         /*  The output pin PWRDIS_SFP_X which disable the power of the SFP+
 445           module. Use the PIN_CFG_XXX defines on top */
 446         #define PORT_HW_CFG_E3_PWR_DIS_MASK                 0xFF000000
 447         #define PORT_HW_CFG_E3_PWR_DIS_SHIFT                         24
 448
 449         /*
 450          * The input pin which signals module transmit fault. Use the
 451          * PIN_CFG_XXX defines on top
 452          */
 453         uint32_t e3_cmn_pin_cfg;                                    /* 0x16C */
 454         #define PORT_HW_CFG_E3_TX_FAULT_MASK                0x000000FF
 455         #define PORT_HW_CFG_E3_TX_FAULT_SHIFT                        0
 456
 457         /*  The output pin which reset the PHY. Use the PIN_CFG_XXX defines on
 458          top */
 459         #define PORT_HW_CFG_E3_PHY_RESET_MASK               0x0000FF00
 460         #define PORT_HW_CFG_E3_PHY_RESET_SHIFT                       8
 461
 462         /*
 463          * The output pin which powers down the PHY. Use the PIN_CFG_XXX
 464          * defines on top
 465          */
 466         #define PORT_HW_CFG_E3_PWR_DOWN_MASK                0x00FF0000
 467         #define PORT_HW_CFG_E3_PWR_DOWN_SHIFT                        16
 468
 469         /*  The output pin values BSC_SEL which selects the I2C for this port
 470           in the I2C Mux */
 471         #define PORT_HW_CFG_E3_I2C_MUX0_MASK                0x01000000
 472         #define PORT_HW_CFG_E3_I2C_MUX1_MASK                0x02000000
 473
 474
 475         /*
 476          * The input pin I_FAULT which indicate over-current has occurred.
 477          * Use the PIN_CFG_XXX defines on top
 478          */
 479         uint32_t e3_cmn_pin_cfg1;                                   /* 0x170 */
 480         #define PORT_HW_CFG_E3_OVER_CURRENT_MASK            0x000000FF
 481         #define PORT_HW_CFG_E3_OVER_CURRENT_SHIFT                    0
 482
 483         /*  pause on host ring */
 484         uint32_t generic_features;                               /* 0x174 */
 485         #define PORT_HW_CFG_PAUSE_ON_HOST_RING_MASK                   0x00000001
 486         #define PORT_HW_CFG_PAUSE_ON_HOST_RING_SHIFT                  0
 487         #define PORT_HW_CFG_PAUSE_ON_HOST_RING_DISABLED               0x00000000
 488         #define PORT_HW_CFG_PAUSE_ON_HOST_RING_ENABLED                0x00000001
 489
 490         /* SFP+ Tx Equalization: NIC recommended and tested value is 0xBEB2
 491          * LOM recommended and tested value is 0xBEB2. Using a different
 492          * value means using a value not tested by BRCM
 493          */
 494         uint32_t sfi_tap_values;                                 /* 0x178 */
 495         #define PORT_HW_CFG_TX_EQUALIZATION_MASK                      0x0000FFFF
 496         #define PORT_HW_CFG_TX_EQUALIZATION_SHIFT                     0
 497
 498         /* SFP+ Tx driver broadcast IDRIVER: NIC recommended and tested
 499          * value is 0x2. LOM recommended and tested value is 0x2. Using a
 500          * different value means using a value not tested by BRCM
 501          */
 502         #define PORT_HW_CFG_TX_DRV_BROADCAST_MASK                     0x000F0000
 503         #define PORT_HW_CFG_TX_DRV_BROADCAST_SHIFT                    16
 504
 505         uint32_t reserved0[5];                              /* 0x17c */
 506
 507         uint32_t aeu_int_mask;                              /* 0x190 */
 508
 509         uint32_t media_type;                                        /* 0x194 */
 510         #define PORT_HW_CFG_MEDIA_TYPE_PHY0_MASK            0x000000FF
 511         #define PORT_HW_CFG_MEDIA_TYPE_PHY0_SHIFT                    0
 512
 513         #define PORT_HW_CFG_MEDIA_TYPE_PHY1_MASK            0x0000FF00
 514         #define PORT_HW_CFG_MEDIA_TYPE_PHY1_SHIFT                    8
 515
 516         #define PORT_HW_CFG_MEDIA_TYPE_PHY2_MASK            0x00FF0000
 517         #define PORT_HW_CFG_MEDIA_TYPE_PHY2_SHIFT                    16
 518
 519         /*  4 times 16 bits for all 4 lanes. In case external PHY is present
 520               (not direct mode), those values will not take effect on the 4 XGXS
 521               lanes. For some external PHYs (such as 8706 and 8726) the values
 522               will be used to configure the external PHY  in those cases, not
 523               all 4 values are needed. */
 524         uint16_t xgxs_config_rx[4];                     /* 0x198 */
 525         uint16_t xgxs_config_tx[4];                     /* 0x1A0 */
 526
 527
 528         /* For storing FCOE mac on shared memory */
 529         uint32_t fcoe_fip_mac_upper;
 530         #define PORT_HW_CFG_FCOE_UPPERMAC_MASK              0x0000ffff
 531         #define PORT_HW_CFG_FCOE_UPPERMAC_SHIFT                      0
 532         uint32_t fcoe_fip_mac_lower;
 533
 534         uint32_t fcoe_wwn_port_name_upper;
 535         uint32_t fcoe_wwn_port_name_lower;
 536
 537         uint32_t fcoe_wwn_node_name_upper;
 538         uint32_t fcoe_wwn_node_name_lower;
 539
 540         /*  wwpn for npiv enabled */
 541         uint32_t wwpn_for_npiv_config;                           /* 0x1C0 */
 542         #define PORT_HW_CFG_WWPN_FOR_NPIV_ENABLED_MASK                0x00000001
 543         #define PORT_HW_CFG_WWPN_FOR_NPIV_ENABLED_SHIFT               0
 544         #define PORT_HW_CFG_WWPN_FOR_NPIV_ENABLED_DISABLED            0x00000000
 545         #define PORT_HW_CFG_WWPN_FOR_NPIV_ENABLED_ENABLED             0x00000001
 546
 547         /*  wwpn for npiv valid addresses */
 548         uint32_t wwpn_for_npiv_valid_addresses;                  /* 0x1C4 */
 549         #define PORT_HW_CFG_WWPN_FOR_NPIV_ADDRESS_BITMAP_MASK         0x0000FFFF
 550         #define PORT_HW_CFG_WWPN_FOR_NPIV_ADDRESS_BITMAP_SHIFT        0
 551
 552         struct mac_addr wwpn_for_niv_macs[16];
 553
 554         /* Reserved bits: 2272-2336 For storing FCOE mac on shared memory */
 555         uint32_t Reserved1[14];
 556
 557         uint32_t pf_allocation;                                  /* 0x280 */
 558         /* number of vfs per PF, if 0 - sriov disabled */
 559         #define PORT_HW_CFG_NUMBER_OF_VFS_MASK                        0x000000FF
 560         #define PORT_HW_CFG_NUMBER_OF_VFS_SHIFT                       0
 561
 562         /*  Enable RJ45 magjack pair swapping on 10GBase-T PHY (0=default),
 563               84833 only */
 564         uint32_t xgbt_phy_cfg;                              /* 0x284 */
 565         #define PORT_HW_CFG_RJ45_PAIR_SWAP_MASK             0x000000FF
 566         #define PORT_HW_CFG_RJ45_PAIR_SWAP_SHIFT                     0
 567
 568                 uint32_t default_cfg;                       /* 0x288 */
 569         #define PORT_HW_CFG_GPIO0_CONFIG_MASK               0x00000003
 570                 #define PORT_HW_CFG_GPIO0_CONFIG_SHIFT               0
 571                 #define PORT_HW_CFG_GPIO0_CONFIG_NA                  0x00000000
 572                 #define PORT_HW_CFG_GPIO0_CONFIG_LOW                 0x00000001
 573                 #define PORT_HW_CFG_GPIO0_CONFIG_HIGH                0x00000002
 574                 #define PORT_HW_CFG_GPIO0_CONFIG_INPUT               0x00000003
 575
 576         #define PORT_HW_CFG_GPIO1_CONFIG_MASK               0x0000000C
 577                 #define PORT_HW_CFG_GPIO1_CONFIG_SHIFT               2
 578                 #define PORT_HW_CFG_GPIO1_CONFIG_NA                  0x00000000
 579                 #define PORT_HW_CFG_GPIO1_CONFIG_LOW                 0x00000004
 580                 #define PORT_HW_CFG_GPIO1_CONFIG_HIGH                0x00000008
 581                 #define PORT_HW_CFG_GPIO1_CONFIG_INPUT               0x0000000c
 582
 583         #define PORT_HW_CFG_GPIO2_CONFIG_MASK               0x00000030
 584                 #define PORT_HW_CFG_GPIO2_CONFIG_SHIFT               4
 585                 #define PORT_HW_CFG_GPIO2_CONFIG_NA                  0x00000000
 586                 #define PORT_HW_CFG_GPIO2_CONFIG_LOW                 0x00000010
 587                 #define PORT_HW_CFG_GPIO2_CONFIG_HIGH                0x00000020
 588                 #define PORT_HW_CFG_GPIO2_CONFIG_INPUT               0x00000030
 589
 590         #define PORT_HW_CFG_GPIO3_CONFIG_MASK               0x000000C0
 591                 #define PORT_HW_CFG_GPIO3_CONFIG_SHIFT               6
 592                 #define PORT_HW_CFG_GPIO3_CONFIG_NA                  0x00000000
 593                 #define PORT_HW_CFG_GPIO3_CONFIG_LOW                 0x00000040
 594                 #define PORT_HW_CFG_GPIO3_CONFIG_HIGH                0x00000080
 595                 #define PORT_HW_CFG_GPIO3_CONFIG_INPUT               0x000000c0
 596
 597         /*  When KR link is required to be set to force which is not
 598               KR-compliant, this parameter determine what is the trigger for it.
 599               When GPIO is selected, low input will force the speed. Currently
 600               default speed is 1G. In the future, it may be widen to select the
 601               forced speed in with another parameter. Note when force-1G is
 602               enabled, it override option 56: Link Speed option. */
 603         #define PORT_HW_CFG_FORCE_KR_ENABLER_MASK           0x00000F00
 604                 #define PORT_HW_CFG_FORCE_KR_ENABLER_SHIFT           8
 605                 #define PORT_HW_CFG_FORCE_KR_ENABLER_NOT_FORCED      0x00000000
 606                 #define PORT_HW_CFG_FORCE_KR_ENABLER_GPIO0_P0        0x00000100
 607                 #define PORT_HW_CFG_FORCE_KR_ENABLER_GPIO1_P0        0x00000200
 608                 #define PORT_HW_CFG_FORCE_KR_ENABLER_GPIO2_P0        0x00000300
 609                 #define PORT_HW_CFG_FORCE_KR_ENABLER_GPIO3_P0        0x00000400
 610                 #define PORT_HW_CFG_FORCE_KR_ENABLER_GPIO0_P1        0x00000500
 611                 #define PORT_HW_CFG_FORCE_KR_ENABLER_GPIO1_P1        0x00000600
 612                 #define PORT_HW_CFG_FORCE_KR_ENABLER_GPIO2_P1        0x00000700
 613                 #define PORT_HW_CFG_FORCE_KR_ENABLER_GPIO3_P1        0x00000800
 614                 #define PORT_HW_CFG_FORCE_KR_ENABLER_FORCED          0x00000900
 615         /*  Enable to determine with which GPIO to reset the external phy */
 616         #define PORT_HW_CFG_EXT_PHY_GPIO_RST_MASK           0x000F0000
 617                 #define PORT_HW_CFG_EXT_PHY_GPIO_RST_SHIFT           16
 618                 #define PORT_HW_CFG_EXT_PHY_GPIO_RST_PHY_TYPE        0x00000000
 619                 #define PORT_HW_CFG_EXT_PHY_GPIO_RST_GPIO0_P0        0x00010000
 620                 #define PORT_HW_CFG_EXT_PHY_GPIO_RST_GPIO1_P0        0x00020000
 621                 #define PORT_HW_CFG_EXT_PHY_GPIO_RST_GPIO2_P0        0x00030000
 622                 #define PORT_HW_CFG_EXT_PHY_GPIO_RST_GPIO3_P0        0x00040000
 623                 #define PORT_HW_CFG_EXT_PHY_GPIO_RST_GPIO0_P1        0x00050000
 624                 #define PORT_HW_CFG_EXT_PHY_GPIO_RST_GPIO1_P1        0x00060000
 625                 #define PORT_HW_CFG_EXT_PHY_GPIO_RST_GPIO2_P1        0x00070000
 626                 #define PORT_HW_CFG_EXT_PHY_GPIO_RST_GPIO3_P1        0x00080000
 627
 628         /*  Enable BAM on KR */
 629         #define PORT_HW_CFG_ENABLE_BAM_ON_KR_MASK           0x00100000
 630         #define PORT_HW_CFG_ENABLE_BAM_ON_KR_SHIFT                   20
 631         #define PORT_HW_CFG_ENABLE_BAM_ON_KR_DISABLED                0x00000000
 632         #define PORT_HW_CFG_ENABLE_BAM_ON_KR_ENABLED                 0x00100000
 633
 634         /*  Enable Common Mode Sense */
 635         #define PORT_HW_CFG_ENABLE_CMS_MASK                 0x00200000
 636         #define PORT_HW_CFG_ENABLE_CMS_SHIFT                         21
 637         #define PORT_HW_CFG_ENABLE_CMS_DISABLED                      0x00000000
 638         #define PORT_HW_CFG_ENABLE_CMS_ENABLED                       0x00200000
 639
 640         /*  Determine the Serdes electrical interface   */
 641         #define PORT_HW_CFG_NET_SERDES_IF_MASK              0x0F000000
 642         #define PORT_HW_CFG_NET_SERDES_IF_SHIFT                      24
 643         #define PORT_HW_CFG_NET_SERDES_IF_SGMII                      0x00000000
 644         #define PORT_HW_CFG_NET_SERDES_IF_XFI                        0x01000000
 645         #define PORT_HW_CFG_NET_SERDES_IF_SFI                        0x02000000
 646         #define PORT_HW_CFG_NET_SERDES_IF_KR                         0x03000000
 647         #define PORT_HW_CFG_NET_SERDES_IF_DXGXS                      0x04000000
 648         #define PORT_HW_CFG_NET_SERDES_IF_KR2                        0x05000000
 649
 650         /*  SFP+ main TAP and post TAP volumes */
 651         #define PORT_HW_CFG_TAP_LEVELS_MASK                           0x70000000
 652         #define PORT_HW_CFG_TAP_LEVELS_SHIFT                          28
 653         #define PORT_HW_CFG_TAP_LEVELS_POST_15_MAIN_43                0x00000000
 654         #define PORT_HW_CFG_TAP_LEVELS_POST_14_MAIN_44                0x10000000
 655         #define PORT_HW_CFG_TAP_LEVELS_POST_13_MAIN_45                0x20000000
 656         #define PORT_HW_CFG_TAP_LEVELS_POST_12_MAIN_46                0x30000000
 657         #define PORT_HW_CFG_TAP_LEVELS_POST_11_MAIN_47                0x40000000
 658         #define PORT_HW_CFG_TAP_LEVELS_POST_10_MAIN_48                0x50000000
 659
 660         uint32_t speed_capability_mask2;                            /* 0x28C */
 661         #define PORT_HW_CFG_SPEED_CAPABILITY2_D3_MASK       0x0000FFFF
 662                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D3_SHIFT       0
 663                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D3_10M_FULL    0x00000001
 664                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D3_10M_HALF    0x00000002
 665             #define PORT_HW_CFG_SPEED_CAPABILITY2_D3_100M_HALF   0x00000004
 666                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D3_100M_FULL   0x00000008
 667                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D3_1G          0x00000010
 668                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D3_2_5G        0x00000020
 669                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D3_10G         0x00000040
 670                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D3_20G         0x00000080
 671
 672         #define PORT_HW_CFG_SPEED_CAPABILITY2_D0_MASK       0xFFFF0000
 673                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D0_SHIFT       16
 674                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D0_10M_FULL    0x00010000
 675                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D0_10M_HALF    0x00020000
 676             #define PORT_HW_CFG_SPEED_CAPABILITY2_D0_100M_HALF   0x00040000
 677                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D0_100M_FULL   0x00080000
 678                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D0_1G          0x00100000
 679                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D0_2_5G        0x00200000
 680                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D0_10G         0x00400000
 681                 #define PORT_HW_CFG_SPEED_CAPABILITY2_D0_20G         0x00800000
 682
 683
 684         /*  In the case where two media types (e.g. copper and fiber) are
 685               present and electrically active at the same time, PHY Selection
 686               will determine which of the two PHYs will be designated as the
 687               Active PHY and used for a connection to the network.  */
 688         uint32_t multi_phy_config;                                  /* 0x290 */
 689         #define PORT_HW_CFG_PHY_SELECTION_MASK              0x00000007
 690                 #define PORT_HW_CFG_PHY_SELECTION_SHIFT              0
 691                 #define PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT   0x00000000
 692                 #define PORT_HW_CFG_PHY_SELECTION_FIRST_PHY          0x00000001
 693                 #define PORT_HW_CFG_PHY_SELECTION_SECOND_PHY         0x00000002
 694                 #define PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY 0x00000003
 695                 #define PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY 0x00000004
 696
 697         /*  When enabled, all second phy nvram parameters will be swapped
 698               with the first phy parameters */
 699         #define PORT_HW_CFG_PHY_SWAPPED_MASK                0x00000008
 700                 #define PORT_HW_CFG_PHY_SWAPPED_SHIFT                3
 701                 #define PORT_HW_CFG_PHY_SWAPPED_DISABLED             0x00000000
 702                 #define PORT_HW_CFG_PHY_SWAPPED_ENABLED              0x00000008
 703
 704
 705         /*  Address of the second external phy */
 706         uint32_t external_phy_config2;                      /* 0x294 */
 707         #define PORT_HW_CFG_XGXS_EXT_PHY2_ADDR_MASK         0x000000FF
 708         #define PORT_HW_CFG_XGXS_EXT_PHY2_ADDR_SHIFT                 0
 709
 710         /*  The second XGXS external PHY type */
 711         #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_MASK         0x0000FF00
 712                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_SHIFT         8
 713                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_DIRECT        0x00000000
 714                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X8071       0x00000100
 715                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X8072       0x00000200
 716                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X8073       0x00000300
 717                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X8705       0x00000400
 718                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X8706       0x00000500
 719                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X8726       0x00000600
 720                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X8481       0x00000700
 721                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_SFX7101       0x00000800
 722                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X8727       0x00000900
 723                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X8727_NOC   0x00000a00
 724                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X84823      0x00000b00
 725                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X54640      0x00000c00
 726                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X84833      0x00000d00
 727                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X54618SE    0x00000e00
 728                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X8722       0x00000f00
 729                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X54616      0x00001000
 730                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_BNX2X84834      0x00001100
 731                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_FAILURE       0x0000fd00
 732                 #define PORT_HW_CFG_XGXS_EXT_PHY2_TYPE_NOT_CONN      0x0000ff00
 733
 734
 735         /*  4 times 16 bits for all 4 lanes. For some external PHYs (such as
 736               8706, 8726 and 8727) not all 4 values are needed. */
 737         uint16_t xgxs_config2_rx[4];                                /* 0x296 */
 738         uint16_t xgxs_config2_tx[4];                                /* 0x2A0 */
 739
 740         uint32_t lane_config;
 741         #define PORT_HW_CFG_LANE_SWAP_CFG_MASK              0x0000FFFF
 742                 #define PORT_HW_CFG_LANE_SWAP_CFG_SHIFT              0
 743                 /* AN and forced */
 744                 #define PORT_HW_CFG_LANE_SWAP_CFG_01230123           0x00001b1b
 745                 /* forced only */
 746                 #define PORT_HW_CFG_LANE_SWAP_CFG_01233210           0x00001be4
 747                 /* forced only */
 748                 #define PORT_HW_CFG_LANE_SWAP_CFG_31203120           0x0000d8d8
 749                 /* forced only */
 750                 #define PORT_HW_CFG_LANE_SWAP_CFG_32103210           0x0000e4e4
 751         #define PORT_HW_CFG_LANE_SWAP_CFG_TX_MASK           0x000000FF
 752         #define PORT_HW_CFG_LANE_SWAP_CFG_TX_SHIFT                   0
 753         #define PORT_HW_CFG_LANE_SWAP_CFG_RX_MASK           0x0000FF00
 754         #define PORT_HW_CFG_LANE_SWAP_CFG_RX_SHIFT                   8
 755         #define PORT_HW_CFG_LANE_SWAP_CFG_MASTER_MASK       0x0000C000
 756         #define PORT_HW_CFG_LANE_SWAP_CFG_MASTER_SHIFT               14
 757
 758         /*  Indicate whether to swap the external phy polarity */
 759         #define PORT_HW_CFG_SWAP_PHY_POLARITY_MASK          0x00010000
 760                 #define PORT_HW_CFG_SWAP_PHY_POLARITY_DISABLED       0x00000000
 761                 #define PORT_HW_CFG_SWAP_PHY_POLARITY_ENABLED        0x00010000
 762
 763
 764         uint32_t external_phy_config;
 765         #define PORT_HW_CFG_XGXS_EXT_PHY_ADDR_MASK          0x000000FF
 766         #define PORT_HW_CFG_XGXS_EXT_PHY_ADDR_SHIFT                  0
 767
 768         #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK          0x0000FF00
 769                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_SHIFT          8
 770                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_DIRECT         0x00000000
 771                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X8071        0x00000100
 772                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X8072        0x00000200
 773                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X8073        0x00000300
 774                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X8705        0x00000400
 775                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X8706        0x00000500
 776                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X8726        0x00000600
 777                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X8481        0x00000700
 778                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_SFX7101        0x00000800
 779                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X8727        0x00000900
 780                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X8727_NOC    0x00000a00
 781                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X84823       0x00000b00
 782                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X54640       0x00000c00
 783                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X84833       0x00000d00
 784                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X54618SE     0x00000e00
 785                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X8722        0x00000f00
 786                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X54616       0x00001000
 787                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_BNX2X84834       0x00001100
 788                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_DIRECT_WC      0x0000fc00
 789                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE        0x0000fd00
 790                 #define PORT_HW_CFG_XGXS_EXT_PHY_TYPE_NOT_CONN       0x0000ff00
 791
 792         #define PORT_HW_CFG_SERDES_EXT_PHY_ADDR_MASK        0x00FF0000
 793         #define PORT_HW_CFG_SERDES_EXT_PHY_ADDR_SHIFT                16
 794
 795         #define PORT_HW_CFG_SERDES_EXT_PHY_TYPE_MASK        0xFF000000
 796                 #define PORT_HW_CFG_SERDES_EXT_PHY_TYPE_SHIFT        24
 797                 #define PORT_HW_CFG_SERDES_EXT_PHY_TYPE_DIRECT       0x00000000
 798                 #define PORT_HW_CFG_SERDES_EXT_PHY_TYPE_BNX2X5482      0x01000000
 799                 #define PORT_HW_CFG_SERDES_EXT_PHY_TYPE_DIRECT_SD    0x02000000
 800                 #define PORT_HW_CFG_SERDES_EXT_PHY_TYPE_NOT_CONN     0xff000000
 801
 802         uint32_t speed_capability_mask;
 803         #define PORT_HW_CFG_SPEED_CAPABILITY_D3_MASK        0x0000FFFF
 804                 #define PORT_HW_CFG_SPEED_CAPABILITY_D3_SHIFT        0
 805                 #define PORT_HW_CFG_SPEED_CAPABILITY_D3_10M_FULL     0x00000001
 806                 #define PORT_HW_CFG_SPEED_CAPABILITY_D3_10M_HALF     0x00000002
 807                 #define PORT_HW_CFG_SPEED_CAPABILITY_D3_100M_HALF    0x00000004
 808                 #define PORT_HW_CFG_SPEED_CAPABILITY_D3_100M_FULL    0x00000008
 809                 #define PORT_HW_CFG_SPEED_CAPABILITY_D3_1G           0x00000010
 810                 #define PORT_HW_CFG_SPEED_CAPABILITY_D3_2_5G         0x00000020
 811                 #define PORT_HW_CFG_SPEED_CAPABILITY_D3_10G          0x00000040
 812                 #define PORT_HW_CFG_SPEED_CAPABILITY_D3_20G          0x00000080
 813                 #define PORT_HW_CFG_SPEED_CAPABILITY_D3_RESERVED     0x0000f000
 814
 815         #define PORT_HW_CFG_SPEED_CAPABILITY_D0_MASK        0xFFFF0000
 816                 #define PORT_HW_CFG_SPEED_CAPABILITY_D0_SHIFT        16
 817                 #define PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_FULL     0x00010000
 818                 #define PORT_HW_CFG_SPEED_CAPABILITY_D0_10M_HALF     0x00020000
 819                 #define PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_HALF    0x00040000
 820                 #define PORT_HW_CFG_SPEED_CAPABILITY_D0_100M_FULL    0x00080000
 821                 #define PORT_HW_CFG_SPEED_CAPABILITY_D0_1G           0x00100000
 822                 #define PORT_HW_CFG_SPEED_CAPABILITY_D0_2_5G         0x00200000
 823                 #define PORT_HW_CFG_SPEED_CAPABILITY_D0_10G          0x00400000
 824                 #define PORT_HW_CFG_SPEED_CAPABILITY_D0_20G          0x00800000
 825                 #define PORT_HW_CFG_SPEED_CAPABILITY_D0_RESERVED     0xf0000000
 826
 827         /*  A place to hold the original MAC address as a backup */
 828         uint32_t backup_mac_upper;                      /* 0x2B4 */
 829         uint32_t backup_mac_lower;                      /* 0x2B8 */
 830
 831 };
 832
 833
 834 /****************************************************************************
 835  * Shared Feature configuration                                             *
 836  ****************************************************************************/
 837 struct shared_feat_cfg {                 /* NVRAM Offset */
 838
 839         uint32_t config;                        /* 0x450 */
 840         #define SHARED_FEATURE_BMC_ECHO_MODE_EN             0x00000001
 841
 842         /* Use NVRAM values instead of HW default values */
 843         #define SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_MASK \
 844                                                             0x00000002
 845                 #define SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_DISABLED \
 846                                                                      0x00000000
 847                 #define SHARED_FEAT_CFG_OVERRIDE_PREEMPHASIS_CFG_ENABLED \
 848                                                                      0x00000002
 849
 850         #define SHARED_FEAT_CFG_NCSI_ID_METHOD_MASK         0x00000008
 851                 #define SHARED_FEAT_CFG_NCSI_ID_METHOD_SPIO          0x00000000
 852                 #define SHARED_FEAT_CFG_NCSI_ID_METHOD_NVRAM         0x00000008
 853
 854         #define SHARED_FEAT_CFG_NCSI_ID_MASK                0x00000030
 855         #define SHARED_FEAT_CFG_NCSI_ID_SHIFT                        4
 856
 857         /*  Override the OTP back to single function mode. When using GPIO,
 858               high means only SF, 0 is according to CLP configuration */
 859         #define SHARED_FEAT_CFG_FORCE_SF_MODE_MASK          0x00000700
 860                 #define SHARED_FEAT_CFG_FORCE_SF_MODE_SHIFT          8
 861                 #define SHARED_FEAT_CFG_FORCE_SF_MODE_MF_ALLOWED     0x00000000
 862                 #define SHARED_FEAT_CFG_FORCE_SF_MODE_FORCED_SF      0x00000100
 863                 #define SHARED_FEAT_CFG_FORCE_SF_MODE_SPIO4          0x00000200
 864                 #define SHARED_FEAT_CFG_FORCE_SF_MODE_SWITCH_INDEPT  0x00000300
 865                 #define SHARED_FEAT_CFG_FORCE_SF_MODE_AFEX_MODE      0x00000400
 866
 867         /*  Act as if the FCoE license is invalid */
 868         #define SHARED_FEAT_CFG_PREVENT_FCOE                0x00001000
 869
 870     /*  Force FLR capability to all ports */
 871         #define SHARED_FEAT_CFG_FORCE_FLR_CAPABILITY        0x00002000
 872
 873         /*  Act as if the iSCSI license is invalid */
 874         #define SHARED_FEAT_CFG_PREVENT_ISCSI_MASK                    0x00004000
 875         #define SHARED_FEAT_CFG_PREVENT_ISCSI_SHIFT                   14
 876         #define SHARED_FEAT_CFG_PREVENT_ISCSI_DISABLED                0x00000000
 877         #define SHARED_FEAT_CFG_PREVENT_ISCSI_ENABLED                 0x00004000
 878
 879         /* The interval in seconds between sending LLDP packets. Set to zero
 880            to disable the feature */
 881         #define SHARED_FEAT_CFG_LLDP_XMIT_INTERVAL_MASK     0x00FF0000
 882         #define SHARED_FEAT_CFG_LLDP_XMIT_INTERVAL_SHIFT             16
 883
 884         /* The assigned device type ID for LLDP usage */
 885         #define SHARED_FEAT_CFG_LLDP_DEVICE_TYPE_ID_MASK    0xFF000000
 886         #define SHARED_FEAT_CFG_LLDP_DEVICE_TYPE_ID_SHIFT            24
 887
 888 };
 889
 890
 891 /****************************************************************************
 892  * Port Feature configuration                                               *
 893  ****************************************************************************/
 894 struct port_feat_cfg {              /* port 0: 0x454  port 1: 0x4c8 */
 895
 896         uint32_t config;
 897         #define PORT_FEAT_CFG_BAR1_SIZE_MASK                 0x0000000F
 898                 #define PORT_FEAT_CFG_BAR1_SIZE_SHIFT                 0
 899                 #define PORT_FEAT_CFG_BAR1_SIZE_DISABLED              0x00000000
 900                 #define PORT_FEAT_CFG_BAR1_SIZE_64K                   0x00000001
 901                 #define PORT_FEAT_CFG_BAR1_SIZE_128K                  0x00000002
 902                 #define PORT_FEAT_CFG_BAR1_SIZE_256K                  0x00000003
 903                 #define PORT_FEAT_CFG_BAR1_SIZE_512K                  0x00000004
 904                 #define PORT_FEAT_CFG_BAR1_SIZE_1M                    0x00000005
 905                 #define PORT_FEAT_CFG_BAR1_SIZE_2M                    0x00000006
 906                 #define PORT_FEAT_CFG_BAR1_SIZE_4M                    0x00000007
 907                 #define PORT_FEAT_CFG_BAR1_SIZE_8M                    0x00000008
 908                 #define PORT_FEAT_CFG_BAR1_SIZE_16M                   0x00000009
 909                 #define PORT_FEAT_CFG_BAR1_SIZE_32M                   0x0000000a
 910                 #define PORT_FEAT_CFG_BAR1_SIZE_64M                   0x0000000b
 911                 #define PORT_FEAT_CFG_BAR1_SIZE_128M                  0x0000000c
 912                 #define PORT_FEAT_CFG_BAR1_SIZE_256M                  0x0000000d
 913                 #define PORT_FEAT_CFG_BAR1_SIZE_512M                  0x0000000e
 914                 #define PORT_FEAT_CFG_BAR1_SIZE_1G                    0x0000000f
 915         #define PORT_FEAT_CFG_BAR2_SIZE_MASK                 0x000000F0
 916                 #define PORT_FEAT_CFG_BAR2_SIZE_SHIFT                 4
 917                 #define PORT_FEAT_CFG_BAR2_SIZE_DISABLED              0x00000000
 918                 #define PORT_FEAT_CFG_BAR2_SIZE_64K                   0x00000010
 919                 #define PORT_FEAT_CFG_BAR2_SIZE_128K                  0x00000020
 920                 #define PORT_FEAT_CFG_BAR2_SIZE_256K                  0x00000030
 921                 #define PORT_FEAT_CFG_BAR2_SIZE_512K                  0x00000040
 922                 #define PORT_FEAT_CFG_BAR2_SIZE_1M                    0x00000050
 923                 #define PORT_FEAT_CFG_BAR2_SIZE_2M                    0x00000060
 924                 #define PORT_FEAT_CFG_BAR2_SIZE_4M                    0x00000070
 925                 #define PORT_FEAT_CFG_BAR2_SIZE_8M                    0x00000080
 926                 #define PORT_FEAT_CFG_BAR2_SIZE_16M                   0x00000090
 927                 #define PORT_FEAT_CFG_BAR2_SIZE_32M                   0x000000a0
 928                 #define PORT_FEAT_CFG_BAR2_SIZE_64M                   0x000000b0
 929                 #define PORT_FEAT_CFG_BAR2_SIZE_128M                  0x000000c0
 930                 #define PORT_FEAT_CFG_BAR2_SIZE_256M                  0x000000d0
 931                 #define PORT_FEAT_CFG_BAR2_SIZE_512M                  0x000000e0
 932                 #define PORT_FEAT_CFG_BAR2_SIZE_1G                    0x000000f0
 933
 934         #define PORT_FEAT_CFG_DCBX_MASK                     0x00000100
 935                 #define PORT_FEAT_CFG_DCBX_DISABLED                  0x00000000
 936                 #define PORT_FEAT_CFG_DCBX_ENABLED                   0x00000100
 937
 938     #define PORT_FEAT_CFG_AUTOGREEEN_MASK               0x00000200
 939             #define PORT_FEAT_CFG_AUTOGREEEN_SHIFT               9
 940             #define PORT_FEAT_CFG_AUTOGREEEN_DISABLED            0x00000000
 941             #define PORT_FEAT_CFG_AUTOGREEEN_ENABLED             0x00000200
 942
 943         #define PORT_FEAT_CFG_STORAGE_PERSONALITY_MASK                0x00000C00
 944         #define PORT_FEAT_CFG_STORAGE_PERSONALITY_SHIFT               10
 945         #define PORT_FEAT_CFG_STORAGE_PERSONALITY_DEFAULT             0x00000000
 946         #define PORT_FEAT_CFG_STORAGE_PERSONALITY_FCOE                0x00000400
 947         #define PORT_FEAT_CFG_STORAGE_PERSONALITY_ISCSI               0x00000800
 948         #define PORT_FEAT_CFG_STORAGE_PERSONALITY_BOTH                0x00000c00
 949
 950         #define PORT_FEATURE_EN_SIZE_MASK                   0x0f000000
 951         #define PORT_FEATURE_EN_SIZE_SHIFT                       24
 952         #define PORT_FEATURE_WOL_ENABLED                         0x01000000
 953         #define PORT_FEATURE_MBA_ENABLED                         0x02000000
 954         #define PORT_FEATURE_MFW_ENABLED                         0x04000000
 955
 956         /* Advertise expansion ROM even if MBA is disabled */
 957         #define PORT_FEAT_CFG_FORCE_EXP_ROM_ADV_MASK        0x08000000
 958                 #define PORT_FEAT_CFG_FORCE_EXP_ROM_ADV_DISABLED     0x00000000
 959                 #define PORT_FEAT_CFG_FORCE_EXP_ROM_ADV_ENABLED      0x08000000
 960
 961         /* Check the optic vendor via i2c against a list of approved modules
 962            in a separate nvram image */
 963         #define PORT_FEAT_CFG_OPT_MDL_ENFRCMNT_MASK         0xE0000000
 964                 #define PORT_FEAT_CFG_OPT_MDL_ENFRCMNT_SHIFT         29
 965                 #define PORT_FEAT_CFG_OPT_MDL_ENFRCMNT_NO_ENFORCEMENT \
 966                                                                      0x00000000
 967                 #define PORT_FEAT_CFG_OPT_MDL_ENFRCMNT_DISABLE_TX_LASER \
 968                                                                      0x20000000
 969                 #define PORT_FEAT_CFG_OPT_MDL_ENFRCMNT_WARNING_MSG   0x40000000
 970                 #define PORT_FEAT_CFG_OPT_MDL_ENFRCMNT_POWER_DOWN    0x60000000
 971
 972         uint32_t wol_config;
 973         /* Default is used when driver sets to "auto" mode */
 974         #define PORT_FEATURE_WOL_ACPI_UPON_MGMT             0x00000010
 975
 976         uint32_t mba_config;
 977         #define PORT_FEATURE_MBA_BOOT_AGENT_TYPE_MASK       0x00000007
 978                 #define PORT_FEATURE_MBA_BOOT_AGENT_TYPE_SHIFT       0
 979                 #define PORT_FEATURE_MBA_BOOT_AGENT_TYPE_PXE         0x00000000
 980                 #define PORT_FEATURE_MBA_BOOT_AGENT_TYPE_RPL         0x00000001
 981                 #define PORT_FEATURE_MBA_BOOT_AGENT_TYPE_BOOTP       0x00000002
 982                 #define PORT_FEATURE_MBA_BOOT_AGENT_TYPE_ISCSIB      0x00000003
 983                 #define PORT_FEATURE_MBA_BOOT_AGENT_TYPE_FCOE_BOOT   0x00000004
 984                 #define PORT_FEATURE_MBA_BOOT_AGENT_TYPE_NONE        0x00000007
 985
 986         #define PORT_FEATURE_MBA_BOOT_RETRY_MASK            0x00000038
 987         #define PORT_FEATURE_MBA_BOOT_RETRY_SHIFT                    3
 988
 989     #define PORT_FEATURE_MBA_SETUP_PROMPT_ENABLE        0x00000400
 990         #define PORT_FEATURE_MBA_HOTKEY_MASK                0x00000800
 991                 #define PORT_FEATURE_MBA_HOTKEY_CTRL_S               0x00000000
 992                 #define PORT_FEATURE_MBA_HOTKEY_CTRL_B               0x00000800
 993
 994         #define PORT_FEATURE_MBA_EXP_ROM_SIZE_MASK          0x000FF000
 995                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_SHIFT          12
 996                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_DISABLED       0x00000000
 997                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_2K             0x00001000
 998                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_4K             0x00002000
 999                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_8K             0x00003000
1000                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_16K            0x00004000
1001                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_32K            0x00005000
1002                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_64K            0x00006000
1003                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_128K           0x00007000
1004                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_256K           0x00008000
1005                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_512K           0x00009000
1006                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_1M             0x0000a000
1007                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_2M             0x0000b000
1008                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_4M             0x0000c000
1009                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_8M             0x0000d000
1010                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_16M            0x0000e000
1011                 #define PORT_FEATURE_MBA_EXP_ROM_SIZE_32M            0x0000f000
1012         #define PORT_FEATURE_MBA_MSG_TIMEOUT_MASK           0x00F00000
1013         #define PORT_FEATURE_MBA_MSG_TIMEOUT_SHIFT                   20
1014         #define PORT_FEATURE_MBA_BIOS_BOOTSTRAP_MASK        0x03000000
1015                 #define PORT_FEATURE_MBA_BIOS_BOOTSTRAP_SHIFT        24
1016                 #define PORT_FEATURE_MBA_BIOS_BOOTSTRAP_AUTO         0x00000000
1017                 #define PORT_FEATURE_MBA_BIOS_BOOTSTRAP_BBS          0x01000000
1018                 #define PORT_FEATURE_MBA_BIOS_BOOTSTRAP_INT18H       0x02000000
1019                 #define PORT_FEATURE_MBA_BIOS_BOOTSTRAP_INT19H       0x03000000
1020         #define PORT_FEATURE_MBA_LINK_SPEED_MASK            0x3C000000
1021                 #define PORT_FEATURE_MBA_LINK_SPEED_SHIFT            26
1022                 #define PORT_FEATURE_MBA_LINK_SPEED_AUTO             0x00000000
1023                 #define PORT_FEATURE_MBA_LINK_SPEED_10M_HALF         0x04000000
1024                 #define PORT_FEATURE_MBA_LINK_SPEED_10M_FULL         0x08000000
1025                 #define PORT_FEATURE_MBA_LINK_SPEED_100M_HALF        0x0c000000
1026                 #define PORT_FEATURE_MBA_LINK_SPEED_100M_FULL        0x10000000
1027                 #define PORT_FEATURE_MBA_LINK_SPEED_1G               0x14000000
1028                 #define PORT_FEATURE_MBA_LINK_SPEED_2_5G             0x18000000
1029                 #define PORT_FEATURE_MBA_LINK_SPEED_10G              0x1c000000
1030                 #define PORT_FEATURE_MBA_LINK_SPEED_20G              0x20000000
1031
1032         uint32_t Reserved0;                                      /* 0x460 */
1033
1034         uint32_t mba_vlan_cfg;
1035         #define PORT_FEATURE_MBA_VLAN_TAG_MASK              0x0000FFFF
1036         #define PORT_FEATURE_MBA_VLAN_TAG_SHIFT                      0
1037         #define PORT_FEATURE_MBA_VLAN_EN                    0x00010000
1038
1039         uint32_t Reserved1;
1040         uint32_t smbus_config;
1041         #define PORT_FEATURE_SMBUS_ADDR_MASK                0x000000fe
1042         #define PORT_FEATURE_SMBUS_ADDR_SHIFT                        1
1043
1044         uint32_t vf_config;
1045         #define PORT_FEAT_CFG_VF_BAR2_SIZE_MASK             0x0000000F
1046                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_SHIFT             0
1047                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_DISABLED          0x00000000
1048                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_4K                0x00000001
1049                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_8K                0x00000002
1050                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_16K               0x00000003
1051                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_32K               0x00000004
1052                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_64K               0x00000005
1053                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_128K              0x00000006
1054                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_256K              0x00000007
1055                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_512K              0x00000008
1056                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_1M                0x00000009
1057                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_2M                0x0000000a
1058                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_4M                0x0000000b
1059                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_8M                0x0000000c
1060                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_16M               0x0000000d
1061                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_32M               0x0000000e
1062                 #define PORT_FEAT_CFG_VF_BAR2_SIZE_64M               0x0000000f
1063
1064         uint32_t link_config;    /* Used as HW defaults for the driver */
1065
1066     #define PORT_FEATURE_FLOW_CONTROL_MASK              0x00000700
1067                 #define PORT_FEATURE_FLOW_CONTROL_SHIFT              8
1068                 #define PORT_FEATURE_FLOW_CONTROL_AUTO               0x00000000
1069                 #define PORT_FEATURE_FLOW_CONTROL_TX                 0x00000100
1070                 #define PORT_FEATURE_FLOW_CONTROL_RX                 0x00000200
1071                 #define PORT_FEATURE_FLOW_CONTROL_BOTH               0x00000300
1072                 #define PORT_FEATURE_FLOW_CONTROL_NONE               0x00000400
1073                 #define PORT_FEATURE_FLOW_CONTROL_SAFC_RX            0x00000500
1074                 #define PORT_FEATURE_FLOW_CONTROL_SAFC_TX            0x00000600
1075                 #define PORT_FEATURE_FLOW_CONTROL_SAFC_BOTH          0x00000700
1076
1077     #define PORT_FEATURE_LINK_SPEED_MASK                0x000F0000
1078                 #define PORT_FEATURE_LINK_SPEED_SHIFT                16
1079                 #define PORT_FEATURE_LINK_SPEED_AUTO                 0x00000000
1080                 #define PORT_FEATURE_LINK_SPEED_10M_FULL             0x00010000
1081                 #define PORT_FEATURE_LINK_SPEED_10M_HALF             0x00020000
1082                 #define PORT_FEATURE_LINK_SPEED_100M_HALF            0x00030000
1083                 #define PORT_FEATURE_LINK_SPEED_100M_FULL            0x00040000
1084                 #define PORT_FEATURE_LINK_SPEED_1G                   0x00050000
1085                 #define PORT_FEATURE_LINK_SPEED_2_5G                 0x00060000
1086                 #define PORT_FEATURE_LINK_SPEED_10G_CX4              0x00070000
1087                 #define PORT_FEATURE_LINK_SPEED_20G                  0x00080000
1088
1089         #define PORT_FEATURE_CONNECTED_SWITCH_MASK          0x03000000
1090                 #define PORT_FEATURE_CONNECTED_SWITCH_SHIFT          24
1091                 /* (forced) low speed switch (< 10G) */
1092                 #define PORT_FEATURE_CON_SWITCH_1G_SWITCH            0x00000000
1093                 /* (forced) high speed switch (>= 10G) */
1094                 #define PORT_FEATURE_CON_SWITCH_10G_SWITCH           0x01000000
1095                 #define PORT_FEATURE_CON_SWITCH_AUTO_DETECT          0x02000000
1096                 #define PORT_FEATURE_CON_SWITCH_ONE_TIME_DETECT      0x03000000
1097
1098
1099         /* The default for MCP link configuration,
1100            uses the same defines as link_config */
1101         uint32_t mfw_wol_link_cfg;
1102
1103         /* The default for the driver of the second external phy,
1104            uses the same defines as link_config */
1105         uint32_t link_config2;                              /* 0x47C */
1106
1107         /* The default for MCP of the second external phy,
1108            uses the same defines as link_config */
1109         uint32_t mfw_wol_link_cfg2;                                 /* 0x480 */
1110
1111
1112         /*  EEE power saving mode */
1113         uint32_t eee_power_mode;                                 /* 0x484 */
1114         #define PORT_FEAT_CFG_EEE_POWER_MODE_MASK                     0x000000FF
1115         #define PORT_FEAT_CFG_EEE_POWER_MODE_SHIFT                    0
1116         #define PORT_FEAT_CFG_EEE_POWER_MODE_DISABLED                 0x00000000
1117         #define PORT_FEAT_CFG_EEE_POWER_MODE_BALANCED                 0x00000001
1118         #define PORT_FEAT_CFG_EEE_POWER_MODE_AGGRESSIVE               0x00000002
1119         #define PORT_FEAT_CFG_EEE_POWER_MODE_LOW_LATENCY              0x00000003
1120
1121
1122         uint32_t Reserved2[16];                                  /* 0x488 */
1123 };
1124
1125 /****************************************************************************
1126  * Device Information                                                       *
1127  ****************************************************************************/
1128 struct shm_dev_info {                           /* size */
1129
1130         uint32_t    bc_rev; /* 8 bits each: major, minor, build */             /* 4 */
1131
1132         struct shared_hw_cfg     shared_hw_config;            /* 40 */
1133
1134         struct port_hw_cfg       port_hw_config[PORT_MAX];     /* 400*2=800 */
1135
1136         struct shared_feat_cfg   shared_feature_config;            /* 4 */
1137
1138         struct port_feat_cfg     port_feature_config[PORT_MAX];/* 116*2=232 */
1139
1140 };
1141
1142 struct extended_dev_info_shared_cfg {             /* NVRAM OFFSET */
1143
1144         /*  Threshold in celcius to start using the fan */
1145         uint32_t temperature_monitor1;                           /* 0x4000 */
1146         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_THRESH_MASK     0x0000007F
1147         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_THRESH_SHIFT    0
1148
1149         /*  Threshold in celcius to shut down the board */
1150         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_THRESH_MASK    0x00007F00
1151         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_THRESH_SHIFT   8
1152
1153         /*  EPIO of fan temperature status */
1154         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_MASK       0x00FF0000
1155         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_SHIFT      16
1156         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_NA         0x00000000
1157         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO0      0x00010000
1158         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO1      0x00020000
1159         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO2      0x00030000
1160         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO3      0x00040000
1161         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO4      0x00050000
1162         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO5      0x00060000
1163         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO6      0x00070000
1164         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO7      0x00080000
1165         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO8      0x00090000
1166         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO9      0x000a0000
1167         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO10     0x000b0000
1168         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO11     0x000c0000
1169         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO12     0x000d0000
1170         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO13     0x000e0000
1171         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO14     0x000f0000
1172         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO15     0x00100000
1173         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO16     0x00110000
1174         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO17     0x00120000
1175         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO18     0x00130000
1176         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO19     0x00140000
1177         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO20     0x00150000
1178         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO21     0x00160000
1179         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO22     0x00170000
1180         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO23     0x00180000
1181         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO24     0x00190000
1182         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO25     0x001a0000
1183         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO26     0x001b0000
1184         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO27     0x001c0000
1185         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO28     0x001d0000
1186         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO29     0x001e0000
1187         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO30     0x001f0000
1188         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_FAN_EPIO_EPIO31     0x00200000
1189
1190         /*  EPIO of shut down temperature status */
1191         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_MASK      0xFF000000
1192         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_SHIFT     24
1193         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_NA        0x00000000
1194         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO0     0x01000000
1195         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO1     0x02000000
1196         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO2     0x03000000
1197         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO3     0x04000000
1198         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO4     0x05000000
1199         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO5     0x06000000
1200         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO6     0x07000000
1201         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO7     0x08000000
1202         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO8     0x09000000
1203         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO9     0x0a000000
1204         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO10    0x0b000000
1205         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO11    0x0c000000
1206         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO12    0x0d000000
1207         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO13    0x0e000000
1208         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO14    0x0f000000
1209         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO15    0x10000000
1210         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO16    0x11000000
1211         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO17    0x12000000
1212         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO18    0x13000000
1213         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO19    0x14000000
1214         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO20    0x15000000
1215         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO21    0x16000000
1216         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO22    0x17000000
1217         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO23    0x18000000
1218         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO24    0x19000000
1219         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO25    0x1a000000
1220         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO26    0x1b000000
1221         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO27    0x1c000000
1222         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO28    0x1d000000
1223         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO29    0x1e000000
1224         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO30    0x1f000000
1225         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SHUT_EPIO_EPIO31    0x20000000
1226
1227
1228         /*  EPIO of shut down temperature status */
1229         uint32_t temperature_monitor2;                           /* 0x4004 */
1230         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_PERIOD_MASK         0x0000FFFF
1231         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_PERIOD_SHIFT        0
1232
1233
1234         /*  MFW flavor to be used */
1235         uint32_t mfw_cfg;                                        /* 0x4008 */
1236         #define EXTENDED_DEV_INFO_SHARED_CFG_MFW_FLAVOR_MASK          0x000000FF
1237         #define EXTENDED_DEV_INFO_SHARED_CFG_MFW_FLAVOR_SHIFT         0
1238         #define EXTENDED_DEV_INFO_SHARED_CFG_MFW_FLAVOR_NA            0x00000000
1239         #define EXTENDED_DEV_INFO_SHARED_CFG_MFW_FLAVOR_A             0x00000001
1240
1241         /*  Should NIC data query remain enabled upon last drv unload */
1242         #define EXTENDED_DEV_INFO_SHARED_CFG_OCBB_EN_LAST_DRV_MASK     0x00000100
1243         #define EXTENDED_DEV_INFO_SHARED_CFG_OCBB_EN_LAST_DRV_SHIFT    8
1244         #define EXTENDED_DEV_INFO_SHARED_CFG_OCBB_EN_LAST_DRV_DISABLED 0x00000000
1245         #define EXTENDED_DEV_INFO_SHARED_CFG_OCBB_EN_LAST_DRV_ENABLED  0x00000100
1246
1247         /*  Hide DCBX feature in CCM/BACS menus */
1248         #define EXTENDED_DEV_INFO_SHARED_CFG_HIDE_DCBX_FEAT_MASK      0x00010000
1249         #define EXTENDED_DEV_INFO_SHARED_CFG_HIDE_DCBX_FEAT_SHIFT     16
1250         #define EXTENDED_DEV_INFO_SHARED_CFG_HIDE_DCBX_FEAT_DISABLED  0x00000000
1251         #define EXTENDED_DEV_INFO_SHARED_CFG_HIDE_DCBX_FEAT_ENABLED   0x00010000
1252
1253         uint32_t smbus_config;                                   /* 0x400C */
1254         #define EXTENDED_DEV_INFO_SHARED_CFG_SMBUS_ADDR_MASK          0x000000FF
1255         #define EXTENDED_DEV_INFO_SHARED_CFG_SMBUS_ADDR_SHIFT         0
1256
1257         /*  Switching regulator loop gain */
1258         uint32_t board_cfg;                                      /* 0x4010 */
1259         #define EXTENDED_DEV_INFO_SHARED_CFG_LOOP_GAIN_MASK           0x0000000F
1260         #define EXTENDED_DEV_INFO_SHARED_CFG_LOOP_GAIN_SHIFT          0
1261         #define EXTENDED_DEV_INFO_SHARED_CFG_LOOP_GAIN_HW_DEFAULT     0x00000000
1262         #define EXTENDED_DEV_INFO_SHARED_CFG_LOOP_GAIN_X2             0x00000008
1263         #define EXTENDED_DEV_INFO_SHARED_CFG_LOOP_GAIN_X4             0x00000009
1264         #define EXTENDED_DEV_INFO_SHARED_CFG_LOOP_GAIN_X8             0x0000000a
1265         #define EXTENDED_DEV_INFO_SHARED_CFG_LOOP_GAIN_X16            0x0000000b
1266         #define EXTENDED_DEV_INFO_SHARED_CFG_LOOP_GAIN_DIV8           0x0000000c
1267         #define EXTENDED_DEV_INFO_SHARED_CFG_LOOP_GAIN_DIV4           0x0000000d
1268         #define EXTENDED_DEV_INFO_SHARED_CFG_LOOP_GAIN_DIV2           0x0000000e
1269         #define EXTENDED_DEV_INFO_SHARED_CFG_LOOP_GAIN_X1             0x0000000f
1270
1271         /*  whether shadow swim feature is supported */
1272         #define EXTENDED_DEV_INFO_SHARED_CFG_SHADOW_SWIM_MASK         0x00000100
1273         #define EXTENDED_DEV_INFO_SHARED_CFG_SHADOW_SWIM_SHIFT        8
1274         #define EXTENDED_DEV_INFO_SHARED_CFG_SHADOW_SWIM_DISABLED     0x00000000
1275         #define EXTENDED_DEV_INFO_SHARED_CFG_SHADOW_SWIM_ENABLED      0x00000100
1276
1277     /*  whether to show/hide SRIOV menu in CCM */
1278         #define EXTENDED_DEV_INFO_SHARED_CFG_SRIOV_SHOW_MENU_MASK     0x00000200
1279         #define EXTENDED_DEV_INFO_SHARED_CFG_SRIOV_SHOW_MENU_SHIFT    9
1280         #define EXTENDED_DEV_INFO_SHARED_CFG_SRIOV_SHOW_MENU          0x00000000
1281         #define EXTENDED_DEV_INFO_SHARED_CFG_SRIOV_HIDE_MENU          0x00000200
1282
1283         /*  Threshold in celcius for max continuous operation */
1284         uint32_t temperature_report;                             /* 0x4014 */
1285         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_MCOT_MASK           0x0000007F
1286         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_MCOT_SHIFT          0
1287
1288         /*  Threshold in celcius for sensor caution */
1289         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SCT_MASK            0x00007F00
1290         #define EXTENDED_DEV_INFO_SHARED_CFG_TEMP_SCT_SHIFT           8
1291
1292         /*  wwn node prefix to be used (unless value is 0) */
1293         uint32_t wwn_prefix;                                     /* 0x4018 */
1294         #define EXTENDED_DEV_INFO_SHARED_CFG_WWN_NODE_PREFIX0_MASK    0x000000FF
1295         #define EXTENDED_DEV_INFO_SHARED_CFG_WWN_NODE_PREFIX0_SHIFT   0
1296
1297         #define EXTENDED_DEV_INFO_SHARED_CFG_WWN_NODE_PREFIX1_MASK    0x0000FF00
1298         #define EXTENDED_DEV_INFO_SHARED_CFG_WWN_NODE_PREFIX1_SHIFT   8
1299
1300         /*  wwn port prefix to be used (unless value is 0) */
1301         #define EXTENDED_DEV_INFO_SHARED_CFG_WWN_PORT_PREFIX0_MASK    0x00FF0000
1302         #define EXTENDED_DEV_INFO_SHARED_CFG_WWN_PORT_PREFIX0_SHIFT   16
1303
1304         /*  wwn port prefix to be used (unless value is 0) */
1305         #define EXTENDED_DEV_INFO_SHARED_CFG_WWN_PORT_PREFIX1_MASK    0xFF000000
1306         #define EXTENDED_DEV_INFO_SHARED_CFG_WWN_PORT_PREFIX1_SHIFT   24
1307
1308         /*  General debug nvm cfg */
1309         uint32_t dbg_cfg_flags;                                  /* 0x401C */
1310         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_MASK                 0x000FFFFF
1311         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_SHIFT                0
1312         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_ENABLE               0x00000001
1313         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_EN_SIGDET_FILTER     0x00000002
1314         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_SET_LP_TX_PRESET7    0x00000004
1315         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_SET_TX_ANA_DEFAULT   0x00000008
1316         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_SET_PLL_ANA_DEFAULT  0x00000010
1317         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_FORCE_G1PLL_RETUNE   0x00000020
1318         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_SET_RX_ANA_DEFAULT   0x00000040
1319         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_FORCE_SERDES_RX_CLK  0x00000080
1320         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_DIS_RX_LP_EIEOS      0x00000100
1321         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_FINALIZE_UCODE       0x00000200
1322         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_HOLDOFF_REQ          0x00000400
1323         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_RX_SIGDET_OVERRIDE   0x00000800
1324         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_GP_PORG_UC_RESET     0x00001000
1325         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_SUPPRESS_COMPEN_EVT  0x00002000
1326         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_ADJ_TXEQ_P0_P1       0x00004000
1327         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_G3_PLL_RETUNE        0x00008000
1328         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_SET_MAC_PHY_CTL8     0x00010000
1329         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_DIS_MAC_G3_FRM_ERR   0x00020000
1330         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_INFERRED_EI          0x00040000
1331         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_GEN3_COMPLI_ENA      0x00080000
1332
1333         /*  Debug signet rx threshold */
1334         uint32_t dbg_rx_sigdet_threshold;                        /* 0x4020 */
1335         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_RX_SIGDET_MASK       0x00000007
1336         #define EXTENDED_DEV_INFO_SHARED_CFG_DBG_RX_SIGDET_SHIFT      0
1337
1338     /*  Enable IFFE feature */
1339         uint32_t iffe_features;                                  /* 0x4024 */
1340         #define EXTENDED_DEV_INFO_SHARED_CFG_ENABLE_IFFE_MASK         0x00000001
1341         #define EXTENDED_DEV_INFO_SHARED_CFG_ENABLE_IFFE_SHIFT        0
1342         #define EXTENDED_DEV_INFO_SHARED_CFG_ENABLE_IFFE_DISABLED     0x00000000
1343         #define EXTENDED_DEV_INFO_SHARED_CFG_ENABLE_IFFE_ENABLED      0x00000001
1344
1345         /*  Allowable port enablement (bitmask for ports 3-1) */
1346         #define EXTENDED_DEV_INFO_SHARED_CFG_OVERRIDE_PORT_MASK       0x0000000E
1347         #define EXTENDED_DEV_INFO_SHARED_CFG_OVERRIDE_PORT_SHIFT      1
1348
1349         /*  Allow iSCSI offload override */
1350         #define EXTENDED_DEV_INFO_SHARED_CFG_OVERRIDE_ISCSI_MASK      0x00000010
1351         #define EXTENDED_DEV_INFO_SHARED_CFG_OVERRIDE_ISCSI_SHIFT     4
1352         #define EXTENDED_DEV_INFO_SHARED_CFG_OVERRIDE_ISCSI_DISABLED  0x00000000
1353         #define EXTENDED_DEV_INFO_SHARED_CFG_OVERRIDE_ISCSI_ENABLED   0x00000010
1354
1355         /*  Allow FCoE offload override */
1356         #define EXTENDED_DEV_INFO_SHARED_CFG_OVERRIDE_FCOE_MASK       0x00000020
1357         #define EXTENDED_DEV_INFO_SHARED_CFG_OVERRIDE_FCOE_SHIFT      5
1358         #define EXTENDED_DEV_INFO_SHARED_CFG_OVERRIDE_FCOE_DISABLED   0x00000000
1359         #define EXTENDED_DEV_INFO_SHARED_CFG_OVERRIDE_FCOE_ENABLED    0x00000020
1360
1361         /*  Tie to adaptor */
1362         #define EXTENDED_DEV_INFO_SHARED_CFG_TIE_ADAPTOR_MASK         0x00008000
1363         #define EXTENDED_DEV_INFO_SHARED_CFG_TIE_ADAPTOR_SHIFT        15
1364         #define EXTENDED_DEV_INFO_SHARED_CFG_TIE_ADAPTOR_DISABLED     0x00000000
1365         #define EXTENDED_DEV_INFO_SHARED_CFG_TIE_ADAPTOR_ENABLED      0x00008000
1366
1367         /*  Currently enabled port(s) (bitmask for ports 3-1) */
1368         uint32_t current_iffe_mask;                              /* 0x4028 */
1369         #define EXTENDED_DEV_INFO_SHARED_CFG_CURRENT_CFG_MASK         0x0000000E
1370         #define EXTENDED_DEV_INFO_SHARED_CFG_CURRENT_CFG_SHIFT        1
1371
1372         /*  Current iSCSI offload  */
1373         #define EXTENDED_DEV_INFO_SHARED_CFG_CURRENT_ISCSI_MASK       0x00000010
1374         #define EXTENDED_DEV_INFO_SHARED_CFG_CURRENT_ISCSI_SHIFT      4
1375         #define EXTENDED_DEV_INFO_SHARED_CFG_CURRENT_ISCSI_DISABLED   0x00000000
1376         #define EXTENDED_DEV_INFO_SHARED_CFG_CURRENT_ISCSI_ENABLED    0x00000010
1377
1378         /*  Current FCoE offload  */
1379         #define EXTENDED_DEV_INFO_SHARED_CFG_CURRENT_FCOE_MASK        0x00000020
1380         #define EXTENDED_DEV_INFO_SHARED_CFG_CURRENT_FCOE_SHIFT       5
1381         #define EXTENDED_DEV_INFO_SHARED_CFG_CURRENT_FCOE_DISABLED    0x00000000
1382         #define EXTENDED_DEV_INFO_SHARED_CFG_CURRENT_FCOE_ENABLED     0x00000020
1383
1384         /* FW set this pin to "0" (assert) these signal if either of its MAC
1385          * or PHY specific threshold values is exceeded.
1386          * Values are standard GPIO/EPIO pins.
1387          */
1388         uint32_t threshold_pin;                                  /* 0x402C */
1389         #define EXTENDED_DEV_INFO_SHARED_CFG_TCONTROL_PIN_MASK        0x000000FF
1390         #define EXTENDED_DEV_INFO_SHARED_CFG_TCONTROL_PIN_SHIFT       0
1391         #define EXTENDED_DEV_INFO_SHARED_CFG_TWARNING_PIN_MASK        0x0000FF00
1392         #define EXTENDED_DEV_INFO_SHARED_CFG_TWARNING_PIN_SHIFT       8
1393         #define EXTENDED_DEV_INFO_SHARED_CFG_TCRITICAL_PIN_MASK       0x00FF0000
1394         #define EXTENDED_DEV_INFO_SHARED_CFG_TCRITICAL_PIN_SHIFT      16
1395
1396         /* MAC die temperature threshold in Celsius. */
1397         uint32_t mac_threshold_val;                              /* 0x4030 */
1398         #define EXTENDED_DEV_INFO_SHARED_CFG_CONTROL_MAC_THRESH_MASK  0x000000FF
1399         #define EXTENDED_DEV_INFO_SHARED_CFG_CONTROL_MAC_THRESH_SHIFT 0
1400         #define EXTENDED_DEV_INFO_SHARED_CFG_WARNING_MAC_THRESH_MASK  0x0000FF00
1401         #define EXTENDED_DEV_INFO_SHARED_CFG_WARNING_MAC_THRESH_SHIFT 8
1402         #define EXTENDED_DEV_INFO_SHARED_CFG_CRITICAL_MAC_THRESH_MASK 0x00FF0000
1403         #define EXTENDED_DEV_INFO_SHARED_CFG_CRITICAL_MAC_THRESH_SHIFT 16
1404
1405         /*  PHY die temperature threshold in Celsius. */
1406         uint32_t phy_threshold_val;                              /* 0x4034 */
1407         #define EXTENDED_DEV_INFO_SHARED_CFG_CONTROL_PHY_THRESH_MASK  0x000000FF
1408         #define EXTENDED_DEV_INFO_SHARED_CFG_CONTROL_PHY_THRESH_SHIFT 0
1409         #define EXTENDED_DEV_INFO_SHARED_CFG_WARNING_PHY_THRESH_MASK  0x0000FF00
1410         #define EXTENDED_DEV_INFO_SHARED_CFG_WARNING_PHY_THRESH_SHIFT 8
1411         #define EXTENDED_DEV_INFO_SHARED_CFG_CRITICAL_PHY_THRESH_MASK 0x00FF0000
1412         #define EXTENDED_DEV_INFO_SHARED_CFG_CRITICAL_PHY_THRESH_SHIFT 16
1413
1414         /* External pins to communicate with host.
1415          * Values are standard GPIO/EPIO pins.
1416          */
1417         uint32_t host_pin;                                       /* 0x4038 */
1418         #define EXTENDED_DEV_INFO_SHARED_CFG_I2C_ISOLATE_MASK         0x000000FF
1419         #define EXTENDED_DEV_INFO_SHARED_CFG_I2C_ISOLATE_SHIFT        0
1420         #define EXTENDED_DEV_INFO_SHARED_CFG_MEZZ_FAULT_MASK          0x0000FF00
1421         #define EXTENDED_DEV_INFO_SHARED_CFG_MEZZ_FAULT_SHIFT         8
1422         #define EXTENDED_DEV_INFO_SHARED_CFG_MEZZ_VPD_UPDATE_MASK     0x00FF0000
1423         #define EXTENDED_DEV_INFO_SHARED_CFG_MEZZ_VPD_UPDATE_SHIFT    16
1424         #define EXTENDED_DEV_INFO_SHARED_CFG_VPD_CACHE_COMP_MASK      0xFF000000
1425         #define EXTENDED_DEV_INFO_SHARED_CFG_VPD_CACHE_COMP_SHIFT     24
1426 };
1427
1428
1429 #if !defined(__LITTLE_ENDIAN) && !defined(__BIG_ENDIAN)
1430         #error "Missing either LITTLE_ENDIAN or BIG_ENDIAN definition."
1431 #endif
1432
1433 #define FUNC_0              0
1434 #define FUNC_1              1
1435 #define FUNC_2              2
1436 #define FUNC_3              3
1437 #define FUNC_4              4
1438 #define FUNC_5              5
1439 #define FUNC_6              6
1440 #define FUNC_7              7
1441 #define E1H_FUNC_MAX            8
1442 #define E2_FUNC_MAX         4   /* per path */
1443
1444 #define VN_0                0
1445 #define VN_1                1
1446 #define VN_2                2
1447 #define VN_3                3
1448 #define E1VN_MAX            1
1449 #define E1HVN_MAX           4
1450
1451 #define E2_VF_MAX           64  /* HC_REG_VF_CONFIGURATION_SIZE */
1452 /* This value (in milliseconds) determines the frequency of the driver
1453  * issuing the PULSE message code.  The firmware monitors this periodic
1454  * pulse to determine when to switch to an OS-absent mode. */
1455 #define DRV_PULSE_PERIOD_MS     250
1456
1457 /* This value (in milliseconds) determines how long the driver should
1458  * wait for an acknowledgement from the firmware before timing out.  Once
1459  * the firmware has timed out, the driver will assume there is no firmware
1460  * running and there won't be any firmware-driver synchronization during a
1461  * driver reset. */
1462 #define FW_ACK_TIME_OUT_MS      5000
1463
1464 #define FW_ACK_POLL_TIME_MS     1
1465
1466 #define FW_ACK_NUM_OF_POLL  (FW_ACK_TIME_OUT_MS/FW_ACK_POLL_TIME_MS)
1467
1468 #define MFW_TRACE_SIGNATURE     0x54524342
1469
1470 /****************************************************************************
1471  * Driver <-> FW Mailbox                                                    *
1472  ****************************************************************************/
1473 struct drv_port_mb {
1474
1475         uint32_t link_status;
1476         /* Driver should update this field on any link change event */
1477
1478         #define LINK_STATUS_NONE                                (0<<0)
1479         #define LINK_STATUS_LINK_FLAG_MASK                      0x00000001
1480         #define LINK_STATUS_LINK_UP                             0x00000001
1481         #define LINK_STATUS_SPEED_AND_DUPLEX_MASK               0x0000001E
1482         #define LINK_STATUS_SPEED_AND_DUPLEX_AN_NOT_COMPLETE    (0<<1)
1483         #define LINK_STATUS_SPEED_AND_DUPLEX_10THD              (1<<1)
1484         #define LINK_STATUS_SPEED_AND_DUPLEX_10TFD              (2<<1)
1485         #define LINK_STATUS_SPEED_AND_DUPLEX_100TXHD            (3<<1)
1486         #define LINK_STATUS_SPEED_AND_DUPLEX_100T4              (4<<1)
1487         #define LINK_STATUS_SPEED_AND_DUPLEX_100TXFD            (5<<1)
1488         #define LINK_STATUS_SPEED_AND_DUPLEX_1000THD            (6<<1)
1489         #define LINK_STATUS_SPEED_AND_DUPLEX_1000TFD            (7<<1)
1490         #define LINK_STATUS_SPEED_AND_DUPLEX_1000XFD            (7<<1)
1491         #define LINK_STATUS_SPEED_AND_DUPLEX_2500THD            (8<<1)
1492         #define LINK_STATUS_SPEED_AND_DUPLEX_2500TFD            (9<<1)
1493         #define LINK_STATUS_SPEED_AND_DUPLEX_2500XFD            (9<<1)
1494         #define LINK_STATUS_SPEED_AND_DUPLEX_10GTFD             (10<<1)
1495         #define LINK_STATUS_SPEED_AND_DUPLEX_10GXFD             (10<<1)
1496         #define LINK_STATUS_SPEED_AND_DUPLEX_20GTFD             (11<<1)
1497         #define LINK_STATUS_SPEED_AND_DUPLEX_20GXFD             (11<<1)
1498
1499         #define LINK_STATUS_AUTO_NEGOTIATE_FLAG_MASK            0x00000020
1500         #define LINK_STATUS_AUTO_NEGOTIATE_ENABLED              0x00000020
1501
1502         #define LINK_STATUS_AUTO_NEGOTIATE_COMPLETE             0x00000040
1503         #define LINK_STATUS_PARALLEL_DETECTION_FLAG_MASK        0x00000080
1504         #define LINK_STATUS_PARALLEL_DETECTION_USED             0x00000080
1505
1506         #define LINK_STATUS_LINK_PARTNER_1000TFD_CAPABLE        0x00000200
1507         #define LINK_STATUS_LINK_PARTNER_1000THD_CAPABLE        0x00000400
1508         #define LINK_STATUS_LINK_PARTNER_100T4_CAPABLE          0x00000800
1509         #define LINK_STATUS_LINK_PARTNER_100TXFD_CAPABLE        0x00001000
1510         #define LINK_STATUS_LINK_PARTNER_100TXHD_CAPABLE        0x00002000
1511         #define LINK_STATUS_LINK_PARTNER_10TFD_CAPABLE          0x00004000
1512         #define LINK_STATUS_LINK_PARTNER_10THD_CAPABLE          0x00008000
1513
1514         #define LINK_STATUS_TX_FLOW_CONTROL_FLAG_MASK           0x00010000
1515         #define LINK_STATUS_TX_FLOW_CONTROL_ENABLED             0x00010000
1516
1517         #define LINK_STATUS_RX_FLOW_CONTROL_FLAG_MASK           0x00020000
1518         #define LINK_STATUS_RX_FLOW_CONTROL_ENABLED             0x00020000
1519
1520         #define LINK_STATUS_LINK_PARTNER_FLOW_CONTROL_MASK      0x000C0000
1521         #define LINK_STATUS_LINK_PARTNER_NOT_PAUSE_CAPABLE      (0<<18)
1522         #define LINK_STATUS_LINK_PARTNER_SYMMETRIC_PAUSE        (1<<18)
1523         #define LINK_STATUS_LINK_PARTNER_ASYMMETRIC_PAUSE       (2<<18)
1524         #define LINK_STATUS_LINK_PARTNER_BOTH_PAUSE             (3<<18)
1525
1526         #define LINK_STATUS_SERDES_LINK                         0x00100000
1527
1528         #define LINK_STATUS_LINK_PARTNER_2500XFD_CAPABLE        0x00200000
1529         #define LINK_STATUS_LINK_PARTNER_2500XHD_CAPABLE        0x00400000
1530         #define LINK_STATUS_LINK_PARTNER_10GXFD_CAPABLE         0x00800000
1531         #define LINK_STATUS_LINK_PARTNER_20GXFD_CAPABLE         0x10000000
1532
1533         #define LINK_STATUS_PFC_ENABLED                         0x20000000
1534
1535         #define LINK_STATUS_PHYSICAL_LINK_FLAG                  0x40000000
1536         #define LINK_STATUS_SFP_TX_FAULT                        0x80000000
1537
1538         uint32_t port_stx;
1539
1540         uint32_t stat_nig_timer;
1541
1542         /* MCP firmware does not use this field */
1543         uint32_t ext_phy_fw_version;
1544
1545 };
1546
1547
1548 struct drv_func_mb {
1549
1550         uint32_t drv_mb_header;
1551         #define DRV_MSG_CODE_MASK                       0xffff0000
1552         #define DRV_MSG_CODE_LOAD_REQ                   0x10000000
1553         #define DRV_MSG_CODE_LOAD_DONE                  0x11000000
1554         #define DRV_MSG_CODE_UNLOAD_REQ_WOL_EN          0x20000000
1555         #define DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS         0x20010000
1556         #define DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP         0x20020000
1557         #define DRV_MSG_CODE_UNLOAD_DONE                0x21000000
1558         #define DRV_MSG_CODE_DCC_OK                     0x30000000
1559         #define DRV_MSG_CODE_DCC_FAILURE                0x31000000
1560         #define DRV_MSG_CODE_DIAG_ENTER_REQ             0x50000000
1561         #define DRV_MSG_CODE_DIAG_EXIT_REQ              0x60000000
1562         #define DRV_MSG_CODE_VALIDATE_KEY               0x70000000
1563         #define DRV_MSG_CODE_GET_CURR_KEY               0x80000000
1564         #define DRV_MSG_CODE_GET_UPGRADE_KEY            0x81000000
1565         #define DRV_MSG_CODE_GET_MANUF_KEY              0x82000000
1566         #define DRV_MSG_CODE_LOAD_L2B_PRAM              0x90000000
1567
1568         /*
1569          * The optic module verification command requires bootcode
1570          * v5.0.6 or later, te specific optic module verification command
1571          * requires bootcode v5.2.12 or later
1572          */
1573         #define DRV_MSG_CODE_VRFY_FIRST_PHY_OPT_MDL     0xa0000000
1574         #define REQ_BC_VER_4_VRFY_FIRST_PHY_OPT_MDL     0x00050006
1575         #define DRV_MSG_CODE_VRFY_SPECIFIC_PHY_OPT_MDL  0xa1000000
1576         #define REQ_BC_VER_4_VRFY_SPECIFIC_PHY_OPT_MDL  0x00050234
1577         #define DRV_MSG_CODE_VRFY_AFEX_SUPPORTED        0xa2000000
1578         #define REQ_BC_VER_4_VRFY_AFEX_SUPPORTED        0x00070002
1579         #define REQ_BC_VER_4_SFP_TX_DISABLE_SUPPORTED   0x00070014
1580         #define REQ_BC_VER_4_MT_SUPPORTED               0x00070201
1581         #define REQ_BC_VER_4_PFC_STATS_SUPPORTED        0x00070201
1582         #define REQ_BC_VER_4_FCOE_FEATURES              0x00070209
1583
1584         #define DRV_MSG_CODE_DCBX_ADMIN_PMF_MSG         0xb0000000
1585         #define DRV_MSG_CODE_DCBX_PMF_DRV_OK            0xb2000000
1586         #define REQ_BC_VER_4_DCBX_ADMIN_MSG_NON_PMF     0x00070401
1587
1588         #define DRV_MSG_CODE_VF_DISABLED_DONE           0xc0000000
1589
1590         #define DRV_MSG_CODE_AFEX_DRIVER_SETMAC         0xd0000000
1591         #define DRV_MSG_CODE_AFEX_LISTGET_ACK           0xd1000000
1592         #define DRV_MSG_CODE_AFEX_LISTSET_ACK           0xd2000000
1593         #define DRV_MSG_CODE_AFEX_STATSGET_ACK          0xd3000000
1594         #define DRV_MSG_CODE_AFEX_VIFSET_ACK            0xd4000000
1595
1596         #define DRV_MSG_CODE_DRV_INFO_ACK               0xd8000000
1597         #define DRV_MSG_CODE_DRV_INFO_NACK              0xd9000000
1598
1599         #define DRV_MSG_CODE_EEE_RESULTS_ACK            0xda000000
1600
1601         #define DRV_MSG_CODE_RMMOD                      0xdb000000
1602         #define REQ_BC_VER_4_RMMOD_CMD                  0x0007080f
1603
1604         #define DRV_MSG_CODE_SET_MF_BW                  0xe0000000
1605         #define REQ_BC_VER_4_SET_MF_BW                  0x00060202
1606         #define DRV_MSG_CODE_SET_MF_BW_ACK              0xe1000000
1607
1608         #define DRV_MSG_CODE_LINK_STATUS_CHANGED        0x01000000
1609
1610         #define DRV_MSG_CODE_INITIATE_FLR               0x02000000
1611         #define REQ_BC_VER_4_INITIATE_FLR               0x00070213
1612
1613         #define BIOS_MSG_CODE_LIC_CHALLENGE             0xff010000
1614         #define BIOS_MSG_CODE_LIC_RESPONSE              0xff020000
1615         #define BIOS_MSG_CODE_VIRT_MAC_PRIM             0xff030000
1616         #define BIOS_MSG_CODE_VIRT_MAC_ISCSI            0xff040000
1617
1618         #define DRV_MSG_CODE_IMG_OFFSET_REQ             0xe2000000
1619         #define DRV_MSG_CODE_IMG_SIZE_REQ               0xe3000000
1620
1621         #define DRV_MSG_SEQ_NUMBER_MASK                 0x0000ffff
1622
1623         uint32_t drv_mb_param;
1624         #define DRV_MSG_CODE_SET_MF_BW_MIN_MASK         0x00ff0000
1625         #define DRV_MSG_CODE_SET_MF_BW_MAX_MASK         0xff000000
1626
1627         #define DRV_MSG_CODE_UNLOAD_NON_D3_POWER        0x00000001
1628         #define DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET     0x00000002
1629
1630         #define DRV_MSG_CODE_LOAD_REQ_WITH_LFA          0x0000100a
1631         #define DRV_MSG_CODE_LOAD_REQ_FORCE_LFA         0x00002000
1632
1633         #define DRV_MSG_CODE_USR_BLK_IMAGE_REQ          0x00000001
1634
1635         uint32_t fw_mb_header;
1636         #define FW_MSG_CODE_MASK                        0xffff0000
1637         #define FW_MSG_CODE_DRV_LOAD_COMMON             0x10100000
1638         #define FW_MSG_CODE_DRV_LOAD_PORT               0x10110000
1639         #define FW_MSG_CODE_DRV_LOAD_FUNCTION           0x10120000
1640         /* Load common chip is supported from bc 6.0.0  */
1641         #define REQ_BC_VER_4_DRV_LOAD_COMMON_CHIP       0x00060000
1642         #define FW_MSG_CODE_DRV_LOAD_COMMON_CHIP        0x10130000
1643
1644         #define FW_MSG_CODE_DRV_LOAD_REFUSED            0x10200000
1645         #define FW_MSG_CODE_DRV_LOAD_DONE               0x11100000
1646         #define FW_MSG_CODE_DRV_UNLOAD_COMMON           0x20100000
1647         #define FW_MSG_CODE_DRV_UNLOAD_PORT             0x20110000
1648         #define FW_MSG_CODE_DRV_UNLOAD_FUNCTION         0x20120000
1649         #define FW_MSG_CODE_DRV_UNLOAD_DONE             0x21100000
1650         #define FW_MSG_CODE_DCC_DONE                    0x30100000
1651         #define FW_MSG_CODE_LLDP_DONE                   0x40100000
1652         #define FW_MSG_CODE_DIAG_ENTER_DONE             0x50100000
1653         #define FW_MSG_CODE_DIAG_REFUSE                 0x50200000
1654         #define FW_MSG_CODE_DIAG_EXIT_DONE              0x60100000
1655         #define FW_MSG_CODE_VALIDATE_KEY_SUCCESS        0x70100000
1656         #define FW_MSG_CODE_VALIDATE_KEY_FAILURE        0x70200000
1657         #define FW_MSG_CODE_GET_KEY_DONE                0x80100000
1658         #define FW_MSG_CODE_NO_KEY                      0x80f00000
1659         #define FW_MSG_CODE_LIC_INFO_NOT_READY          0x80f80000
1660         #define FW_MSG_CODE_L2B_PRAM_LOADED             0x90100000
1661         #define FW_MSG_CODE_L2B_PRAM_T_LOAD_FAILURE     0x90210000
1662         #define FW_MSG_CODE_L2B_PRAM_C_LOAD_FAILURE     0x90220000
1663         #define FW_MSG_CODE_L2B_PRAM_X_LOAD_FAILURE     0x90230000
1664         #define FW_MSG_CODE_L2B_PRAM_U_LOAD_FAILURE     0x90240000
1665         #define FW_MSG_CODE_VRFY_OPT_MDL_SUCCESS        0xa0100000
1666         #define FW_MSG_CODE_VRFY_OPT_MDL_INVLD_IMG      0xa0200000
1667         #define FW_MSG_CODE_VRFY_OPT_MDL_UNAPPROVED     0xa0300000
1668         #define FW_MSG_CODE_VF_DISABLED_DONE            0xb0000000
1669         #define FW_MSG_CODE_HW_SET_INVALID_IMAGE        0xb0100000
1670
1671         #define FW_MSG_CODE_AFEX_DRIVER_SETMAC_DONE     0xd0100000
1672         #define FW_MSG_CODE_AFEX_LISTGET_ACK            0xd1100000
1673         #define FW_MSG_CODE_AFEX_LISTSET_ACK            0xd2100000
1674         #define FW_MSG_CODE_AFEX_STATSGET_ACK           0xd3100000
1675         #define FW_MSG_CODE_AFEX_VIFSET_ACK             0xd4100000
1676
1677         #define FW_MSG_CODE_DRV_INFO_ACK                0xd8100000
1678         #define FW_MSG_CODE_DRV_INFO_NACK               0xd9100000
1679
1680         #define FW_MSG_CODE_EEE_RESULS_ACK              0xda100000
1681
1682         #define FW_MSG_CODE_RMMOD_ACK                   0xdb100000
1683
1684         #define FW_MSG_CODE_SET_MF_BW_SENT              0xe0000000
1685         #define FW_MSG_CODE_SET_MF_BW_DONE              0xe1000000
1686
1687         #define FW_MSG_CODE_LINK_CHANGED_ACK            0x01100000
1688
1689         #define FW_MSG_CODE_FLR_ACK                     0x02000000
1690         #define FW_MSG_CODE_FLR_NACK                    0x02100000
1691
1692         #define FW_MSG_CODE_LIC_CHALLENGE               0xff010000
1693         #define FW_MSG_CODE_LIC_RESPONSE                0xff020000
1694         #define FW_MSG_CODE_VIRT_MAC_PRIM               0xff030000
1695         #define FW_MSG_CODE_VIRT_MAC_ISCSI              0xff040000
1696
1697         #define FW_MSG_CODE_IMG_OFFSET_RESPONSE         0xe2100000
1698         #define FW_MSG_CODE_IMG_SIZE_RESPONSE           0xe3100000
1699
1700         #define FW_MSG_SEQ_NUMBER_MASK                  0x0000ffff
1701
1702         uint32_t fw_mb_param;
1703
1704         #define FW_PARAM_INVALID_IMG                    0xffffffff
1705
1706         uint32_t drv_pulse_mb;
1707         #define DRV_PULSE_SEQ_MASK                      0x00007fff
1708         #define DRV_PULSE_SYSTEM_TIME_MASK              0xffff0000
1709         /*
1710          * The system time is in the format of
1711          * (year-2001)*12*32 + month*32 + day.
1712          */
1713         #define DRV_PULSE_ALWAYS_ALIVE                  0x00008000
1714         /*
1715          * Indicate to the firmware not to go into the
1716          * OS-absent when it is not getting driver pulse.
1717          * This is used for debugging as well for PXE(MBA).
1718          */
1719
1720         uint32_t mcp_pulse_mb;
1721         #define MCP_PULSE_SEQ_MASK                      0x00007fff
1722         #define MCP_PULSE_ALWAYS_ALIVE                  0x00008000
1723         /* Indicates to the driver not to assert due to lack
1724          * of MCP response */
1725         #define MCP_EVENT_MASK                          0xffff0000
1726         #define MCP_EVENT_OTHER_DRIVER_RESET_REQ        0x00010000
1727
1728         uint32_t iscsi_boot_signature;
1729         uint32_t iscsi_boot_block_offset;
1730
1731         uint32_t drv_status;
1732         #define DRV_STATUS_PMF                          0x00000001
1733         #define DRV_STATUS_VF_DISABLED                  0x00000002
1734         #define DRV_STATUS_SET_MF_BW                    0x00000004
1735         #define DRV_STATUS_LINK_EVENT                   0x00000008
1736
1737         #define DRV_STATUS_DCC_EVENT_MASK               0x0000ff00
1738         #define DRV_STATUS_DCC_DISABLE_ENABLE_PF        0x00000100
1739         #define DRV_STATUS_DCC_BANDWIDTH_ALLOCATION     0x00000200
1740         #define DRV_STATUS_DCC_CHANGE_MAC_ADDRESS       0x00000400
1741         #define DRV_STATUS_DCC_RESERVED1                0x00000800
1742         #define DRV_STATUS_DCC_SET_PROTOCOL             0x00001000
1743         #define DRV_STATUS_DCC_SET_PRIORITY             0x00002000
1744
1745         #define DRV_STATUS_DCBX_EVENT_MASK              0x000f0000
1746         #define DRV_STATUS_DCBX_NEGOTIATION_RESULTS     0x00010000
1747         #define DRV_STATUS_AFEX_EVENT_MASK              0x03f00000
1748         #define DRV_STATUS_AFEX_LISTGET_REQ             0x00100000
1749         #define DRV_STATUS_AFEX_LISTSET_REQ             0x00200000
1750         #define DRV_STATUS_AFEX_STATSGET_REQ            0x00400000
1751         #define DRV_STATUS_AFEX_VIFSET_REQ              0x00800000
1752
1753         #define DRV_STATUS_DRV_INFO_REQ                 0x04000000
1754
1755         #define DRV_STATUS_EEE_NEGOTIATION_RESULTS      0x08000000
1756
1757         uint32_t virt_mac_upper;
1758         #define VIRT_MAC_SIGN_MASK                      0xffff0000
1759         #define VIRT_MAC_SIGNATURE                      0x564d0000
1760         uint32_t virt_mac_lower;
1761
1762 };
1763
1764
1765 /****************************************************************************
1766  * Management firmware state                                                *
1767  ****************************************************************************/
1768 /* Allocate 440 bytes for management firmware */
1769 #define MGMTFW_STATE_WORD_SIZE                          110
1770
1771 struct mgmtfw_state {
1772         uint32_t opaque[MGMTFW_STATE_WORD_SIZE];
1773 };
1774
1775
1776 /****************************************************************************
1777  * Multi-Function configuration                                             *
1778  ****************************************************************************/
1779 struct shared_mf_cfg {
1780
1781         uint32_t clp_mb;
1782         #define SHARED_MF_CLP_SET_DEFAULT               0x00000000
1783         /* set by CLP */
1784         #define SHARED_MF_CLP_EXIT                      0x00000001
1785         /* set by MCP */
1786         #define SHARED_MF_CLP_EXIT_DONE                 0x00010000
1787
1788 };
1789
1790 struct port_mf_cfg {
1791
1792         uint32_t dynamic_cfg;    /* device control channel */
1793         #define PORT_MF_CFG_E1HOV_TAG_MASK              0x0000ffff
1794         #define PORT_MF_CFG_E1HOV_TAG_SHIFT             0
1795         #define PORT_MF_CFG_E1HOV_TAG_DEFAULT         PORT_MF_CFG_E1HOV_TAG_MASK
1796
1797         uint32_t reserved[1];
1798
1799 };
1800
1801 struct func_mf_cfg {
1802
1803         uint32_t config;
1804         /* E/R/I/D */
1805         /* function 0 of each port cannot be hidden */
1806         #define FUNC_MF_CFG_FUNC_HIDE                   0x00000001
1807
1808         #define FUNC_MF_CFG_PROTOCOL_MASK               0x00000006
1809         #define FUNC_MF_CFG_PROTOCOL_FCOE               0x00000000
1810         #define FUNC_MF_CFG_PROTOCOL_ETHERNET           0x00000002
1811         #define FUNC_MF_CFG_PROTOCOL_ETHERNET_WITH_RDMA 0x00000004
1812         #define FUNC_MF_CFG_PROTOCOL_ISCSI              0x00000006
1813         #define FUNC_MF_CFG_PROTOCOL_DEFAULT \
1814                                 FUNC_MF_CFG_PROTOCOL_ETHERNET_WITH_RDMA
1815
1816         #define FUNC_MF_CFG_FUNC_DISABLED               0x00000008
1817         #define FUNC_MF_CFG_FUNC_DELETED                0x00000010
1818
1819         #define FUNC_MF_CFG_FUNC_BOOT_MASK              0x00000060
1820         #define FUNC_MF_CFG_FUNC_BOOT_BIOS_CTRL         0x00000000
1821         #define FUNC_MF_CFG_FUNC_BOOT_VCM_DISABLED      0x00000020
1822         #define FUNC_MF_CFG_FUNC_BOOT_VCM_ENABLED       0x00000040
1823
1824         /* PRI */
1825         /* 0 - low priority, 3 - high priority */
1826         #define FUNC_MF_CFG_TRANSMIT_PRIORITY_MASK      0x00000300
1827         #define FUNC_MF_CFG_TRANSMIT_PRIORITY_SHIFT     8
1828         #define FUNC_MF_CFG_TRANSMIT_PRIORITY_DEFAULT   0x00000000
1829
1830         /* MINBW, MAXBW */
1831         /* value range - 0..100, increments in 100Mbps */
1832         #define FUNC_MF_CFG_MIN_BW_MASK                 0x00ff0000
1833         #define FUNC_MF_CFG_MIN_BW_SHIFT                16
1834         #define FUNC_MF_CFG_MIN_BW_DEFAULT              0x00000000
1835         #define FUNC_MF_CFG_MAX_BW_MASK                 0xff000000
1836         #define FUNC_MF_CFG_MAX_BW_SHIFT                24
1837         #define FUNC_MF_CFG_MAX_BW_DEFAULT              0x64000000
1838
1839         uint32_t mac_upper;         /* MAC */
1840         #define FUNC_MF_CFG_UPPERMAC_MASK               0x0000ffff
1841         #define FUNC_MF_CFG_UPPERMAC_SHIFT              0
1842         #define FUNC_MF_CFG_UPPERMAC_DEFAULT           FUNC_MF_CFG_UPPERMAC_MASK
1843         uint32_t mac_lower;
1844         #define FUNC_MF_CFG_LOWERMAC_DEFAULT            0xffffffff
1845
1846         uint32_t e1hov_tag;     /* VNI */
1847         #define FUNC_MF_CFG_E1HOV_TAG_MASK              0x0000ffff
1848         #define FUNC_MF_CFG_E1HOV_TAG_SHIFT             0
1849         #define FUNC_MF_CFG_E1HOV_TAG_DEFAULT         FUNC_MF_CFG_E1HOV_TAG_MASK
1850
1851         /* afex default VLAN ID - 12 bits */
1852         #define FUNC_MF_CFG_AFEX_VLAN_MASK              0x0fff0000
1853         #define FUNC_MF_CFG_AFEX_VLAN_SHIFT             16
1854
1855         uint32_t afex_config;
1856         #define FUNC_MF_CFG_AFEX_COS_FILTER_MASK                     0x000000ff
1857         #define FUNC_MF_CFG_AFEX_COS_FILTER_SHIFT                    0
1858         #define FUNC_MF_CFG_AFEX_MBA_ENABLED_MASK                    0x0000ff00
1859         #define FUNC_MF_CFG_AFEX_MBA_ENABLED_SHIFT                   8
1860         #define FUNC_MF_CFG_AFEX_MBA_ENABLED_VAL                     0x00000100
1861         #define FUNC_MF_CFG_AFEX_VLAN_MODE_MASK                      0x000f0000
1862         #define FUNC_MF_CFG_AFEX_VLAN_MODE_SHIFT                     16
1863
1864         uint32_t pf_allocation;
1865         /* number of vfs in function, if 0 - sriov disabled */
1866         #define FUNC_MF_CFG_NUMBER_OF_VFS_MASK                      0x000000FF
1867         #define FUNC_MF_CFG_NUMBER_OF_VFS_SHIFT                     0
1868 };
1869
1870 enum mf_cfg_afex_vlan_mode {
1871         FUNC_MF_CFG_AFEX_VLAN_TRUNK_MODE = 0,
1872         FUNC_MF_CFG_AFEX_VLAN_ACCESS_MODE,
1873         FUNC_MF_CFG_AFEX_VLAN_TRUNK_TAG_NATIVE_MODE
1874 };
1875
1876 /* This structure is not applicable and should not be accessed on 57711 */
1877 struct func_ext_cfg {
1878         uint32_t func_cfg;
1879         #define MACP_FUNC_CFG_FLAGS_MASK                0x0000007F
1880         #define MACP_FUNC_CFG_FLAGS_SHIFT               0
1881         #define MACP_FUNC_CFG_FLAGS_ENABLED             0x00000001
1882         #define MACP_FUNC_CFG_FLAGS_ETHERNET            0x00000002
1883         #define MACP_FUNC_CFG_FLAGS_ISCSI_OFFLOAD       0x00000004
1884         #define MACP_FUNC_CFG_FLAGS_FCOE_OFFLOAD        0x00000008
1885     #define MACP_FUNC_CFG_PAUSE_ON_HOST_RING        0x00000080
1886
1887         uint32_t iscsi_mac_addr_upper;
1888         uint32_t iscsi_mac_addr_lower;
1889
1890         uint32_t fcoe_mac_addr_upper;
1891         uint32_t fcoe_mac_addr_lower;
1892
1893         uint32_t fcoe_wwn_port_name_upper;
1894         uint32_t fcoe_wwn_port_name_lower;
1895
1896         uint32_t fcoe_wwn_node_name_upper;
1897         uint32_t fcoe_wwn_node_name_lower;
1898
1899         uint32_t preserve_data;
1900         #define MF_FUNC_CFG_PRESERVE_L2_MAC             (1<<0)
1901         #define MF_FUNC_CFG_PRESERVE_ISCSI_MAC          (1<<1)
1902         #define MF_FUNC_CFG_PRESERVE_FCOE_MAC           (1<<2)
1903         #define MF_FUNC_CFG_PRESERVE_FCOE_WWN_P         (1<<3)
1904         #define MF_FUNC_CFG_PRESERVE_FCOE_WWN_N         (1<<4)
1905         #define MF_FUNC_CFG_PRESERVE_TX_BW              (1<<5)
1906 };
1907
1908 struct mf_cfg {
1909
1910         struct shared_mf_cfg    shared_mf_config;       /* 0x4 */
1911         struct port_mf_cfg  port_mf_config[NVM_PATH_MAX][PORT_MAX];
1912     /* 0x10*2=0x20 */
1913         /* for all chips, there are 8 mf functions */
1914         struct func_mf_cfg  func_mf_config[E1H_FUNC_MAX]; /* 0x18 * 8 = 0xc0 */
1915         /*
1916          * Extended configuration per function  - this array does not exist and
1917          * should not be accessed on 57711
1918          */
1919         struct func_ext_cfg func_ext_config[E1H_FUNC_MAX]; /* 0x28 * 8 = 0x140*/
1920 }; /* 0x224 */
1921
1922 /****************************************************************************
1923  * Shared Memory Region                                                     *
1924  ****************************************************************************/
1925 struct shmem_region {                  /*   SharedMem Offset (size) */
1926
1927         uint32_t         validity_map[PORT_MAX];  /* 0x0 (4*2 = 0x8) */
1928         #define SHR_MEM_FORMAT_REV_MASK                     0xff000000
1929         #define SHR_MEM_FORMAT_REV_ID                       ('A'<<24)
1930         /* validity bits */
1931         #define SHR_MEM_VALIDITY_PCI_CFG                    0x00100000
1932         #define SHR_MEM_VALIDITY_MB                         0x00200000
1933         #define SHR_MEM_VALIDITY_DEV_INFO                   0x00400000
1934         #define SHR_MEM_VALIDITY_RESERVED                   0x00000007
1935         /* One licensing bit should be set */
1936         #define SHR_MEM_VALIDITY_LIC_KEY_IN_EFFECT_MASK     0x00000038
1937         #define SHR_MEM_VALIDITY_LIC_MANUF_KEY_IN_EFFECT    0x00000008
1938         #define SHR_MEM_VALIDITY_LIC_UPGRADE_KEY_IN_EFFECT  0x00000010
1939         #define SHR_MEM_VALIDITY_LIC_NO_KEY_IN_EFFECT       0x00000020
1940         /* Active MFW */
1941         #define SHR_MEM_VALIDITY_ACTIVE_MFW_UNKNOWN         0x00000000
1942         #define SHR_MEM_VALIDITY_ACTIVE_MFW_MASK            0x000001c0
1943         #define SHR_MEM_VALIDITY_ACTIVE_MFW_IPMI            0x00000040
1944         #define SHR_MEM_VALIDITY_ACTIVE_MFW_UMP             0x00000080
1945         #define SHR_MEM_VALIDITY_ACTIVE_MFW_NCSI            0x000000c0
1946         #define SHR_MEM_VALIDITY_ACTIVE_MFW_NONE            0x000001c0
1947
1948         struct shm_dev_info dev_info;        /* 0x8     (0x438) */
1949
1950         license_key_t       drv_lic_key[PORT_MAX]; /* 0x440 (52*2=0x68) */
1951
1952         /* FW information (for internal FW use) */
1953         uint32_t         fw_info_fio_offset;            /* 0x4a8       (0x4) */
1954         struct mgmtfw_state mgmtfw_state;       /* 0x4ac     (0x1b8) */
1955
1956         struct drv_port_mb  port_mb[PORT_MAX];  /* 0x664 (16*2=0x20) */
1957
1958
1959 #ifdef BMAPI
1960         /* This is a variable length array */
1961         /* the number of function depends on the chip type */
1962         struct drv_func_mb func_mb[1];  /* 0x684 (44*2/4/8=0x58/0xb0/0x160) */
1963 #else
1964         /* the number of function depends on the chip type */
1965         struct drv_func_mb  func_mb[];  /* 0x684 (44*2/4/8=0x58/0xb0/0x160) */
1966 #endif /* BMAPI */
1967
1968 }; /* 57711 = 0x7E4 | 57712 = 0x734 */
1969
1970 /****************************************************************************
1971  * Shared Memory 2 Region                                                   *
1972  ****************************************************************************/
1973 /* The fw_flr_ack is actually built in the following way:                   */
1974 /* 8 bit:  PF ack                                                           */
1975 /* 64 bit: VF ack                                                           */
1976 /* 8 bit:  ios_dis_ack                                                      */
1977 /* In order to maintain endianity in the mailbox hsi, we want to keep using */
1978 /* uint32_t. The fw must have the VF right after the PF since this is how it     */
1979 /* access arrays(it expects always the VF to reside after the PF, and that  */
1980 /* makes the calculation much easier for it. )                              */
1981 /* In order to answer both limitations, and keep the struct small, the code */
1982 /* will abuse the structure defined here to achieve the actual partition    */
1983 /* above                                                                    */
1984 /****************************************************************************/
1985 struct fw_flr_ack {
1986         uint32_t         pf_ack;
1987         uint32_t         vf_ack[1];
1988         uint32_t         iov_dis_ack;
1989 };
1990
1991 struct fw_flr_mb {
1992         uint32_t         aggint;
1993         uint32_t         opgen_addr;
1994         struct fw_flr_ack ack;
1995 };
1996
1997 struct eee_remote_vals {
1998         uint32_t         tx_tw;
1999         uint32_t         rx_tw;
2000 };
2001
2002 /**** SUPPORT FOR SHMEM ARRRAYS ***
2003  * The SHMEM HSI is aligned on 32 bit boundaries which makes it difficult to
2004  * define arrays with storage types smaller then unsigned dwords.
2005  * The macros below add generic support for SHMEM arrays with numeric elements
2006  * that can span 2,4,8 or 16 bits. The array underlying type is a 32 bit dword
2007  * array with individual bit-filed elements accessed using shifts and masks.
2008  *
2009  */
2010
2011 /* eb is the bitwidth of a single element */
2012 #define SHMEM_ARRAY_MASK(eb)            ((1<<(eb))-1)
2013 #define SHMEM_ARRAY_ENTRY(i, eb)        ((i)/(32/(eb)))
2014
2015 /* the bit-position macro allows the used to flip the order of the arrays
2016  * elements on a per byte or word boundary.
2017  *
2018  * example: an array with 8 entries each 4 bit wide. This array will fit into
2019  * a single dword. The diagrmas below show the array order of the nibbles.
2020  *
2021  * SHMEM_ARRAY_BITPOS(i, 4, 4) defines the stadard ordering:
2022  *
2023  *                |                |                |               |
2024  *   0    |   1   |   2    |   3   |   4    |   5   |   6   |   7   |
2025  *                |                |                |               |
2026  *
2027  * SHMEM_ARRAY_BITPOS(i, 4, 8) defines a flip ordering per byte:
2028  *
2029  *                |                |                |               |
2030  *   1   |   0    |   3    |   2   |   5    |   4   |   7   |   6   |
2031  *                |                |                |               |
2032  *
2033  * SHMEM_ARRAY_BITPOS(i, 4, 16) defines a flip ordering per word:
2034  *
2035  *                |                |                |               |
2036  *   3   |   2    |   1   |   0    |   7   |   6    |   5   |   4   |
2037  *                |                |                |               |
2038  */
2039 #define SHMEM_ARRAY_BITPOS(i, eb, fb)   \
2040         ((((32/(fb)) - 1 - ((i)/((fb)/(eb))) % (32/(fb))) * (fb)) + \
2041         (((i)%((fb)/(eb))) * (eb)))
2042
2043 #define SHMEM_ARRAY_GET(a, i, eb, fb)                                   \
2044         ((a[SHMEM_ARRAY_ENTRY(i, eb)] >> SHMEM_ARRAY_BITPOS(i, eb, fb)) &  \
2045         SHMEM_ARRAY_MASK(eb))
2046
2047 #define SHMEM_ARRAY_SET(a, i, eb, fb, val)                              \
2048 do {                                                                       \
2049         a[SHMEM_ARRAY_ENTRY(i, eb)] &= ~(SHMEM_ARRAY_MASK(eb) <<           \
2050         SHMEM_ARRAY_BITPOS(i, eb, fb));                                    \
2051         a[SHMEM_ARRAY_ENTRY(i, eb)] |= (((val) & SHMEM_ARRAY_MASK(eb)) <<  \
2052         SHMEM_ARRAY_BITPOS(i, eb, fb));                                    \
2053 } while (0)
2054
2055
2056 /****START OF DCBX STRUCTURES DECLARATIONS****/
2057 #define DCBX_MAX_NUM_PRI_PG_ENTRIES     8
2058 #define DCBX_PRI_PG_BITWIDTH            4
2059 #define DCBX_PRI_PG_FBITS               8
2060 #define DCBX_PRI_PG_GET(a, i)           \
2061         SHMEM_ARRAY_GET(a, i, DCBX_PRI_PG_BITWIDTH, DCBX_PRI_PG_FBITS)
2062 #define DCBX_PRI_PG_SET(a, i, val)      \
2063         SHMEM_ARRAY_SET(a, i, DCBX_PRI_PG_BITWIDTH, DCBX_PRI_PG_FBITS, val)
2064 #define DCBX_MAX_NUM_PG_BW_ENTRIES      8
2065 #define DCBX_BW_PG_BITWIDTH             8
2066 #define DCBX_PG_BW_GET(a, i)            \
2067         SHMEM_ARRAY_GET(a, i, DCBX_BW_PG_BITWIDTH, DCBX_BW_PG_BITWIDTH)
2068 #define DCBX_PG_BW_SET(a, i, val)       \
2069         SHMEM_ARRAY_SET(a, i, DCBX_BW_PG_BITWIDTH, DCBX_BW_PG_BITWIDTH, val)
2070 #define DCBX_STRICT_PRI_PG              15
2071 #define DCBX_MAX_APP_PROTOCOL           16
2072 #define DCBX_MAX_APP_LOCAL          32
2073 #define FCOE_APP_IDX                    0
2074 #define ISCSI_APP_IDX                   1
2075 #define PREDEFINED_APP_IDX_MAX          2
2076
2077
2078 /* Big/Little endian have the same representation. */
2079 struct dcbx_ets_feature {
2080         /*
2081          * For Admin MIB - is this feature supported by the
2082          * driver | For Local MIB - should this feature be enabled.
2083          */
2084         uint32_t enabled;
2085         uint32_t  pg_bw_tbl[2];
2086         uint32_t  pri_pg_tbl[1];
2087 };
2088
2089 /* Driver structure in LE */
2090 struct dcbx_pfc_feature {
2091 #ifdef __BIG_ENDIAN
2092         uint8_t pri_en_bitmap;
2093         #define DCBX_PFC_PRI_0 0x01
2094         #define DCBX_PFC_PRI_1 0x02
2095         #define DCBX_PFC_PRI_2 0x04
2096         #define DCBX_PFC_PRI_3 0x08
2097         #define DCBX_PFC_PRI_4 0x10
2098         #define DCBX_PFC_PRI_5 0x20
2099         #define DCBX_PFC_PRI_6 0x40
2100         #define DCBX_PFC_PRI_7 0x80
2101         uint8_t pfc_caps;
2102         uint8_t reserved;
2103         uint8_t enabled;
2104 #elif defined(__LITTLE_ENDIAN)
2105         uint8_t enabled;
2106         uint8_t reserved;
2107         uint8_t pfc_caps;
2108         uint8_t pri_en_bitmap;
2109         #define DCBX_PFC_PRI_0 0x01
2110         #define DCBX_PFC_PRI_1 0x02
2111         #define DCBX_PFC_PRI_2 0x04
2112         #define DCBX_PFC_PRI_3 0x08
2113         #define DCBX_PFC_PRI_4 0x10
2114         #define DCBX_PFC_PRI_5 0x20
2115         #define DCBX_PFC_PRI_6 0x40
2116         #define DCBX_PFC_PRI_7 0x80
2117 #endif
2118 };
2119
2120 struct dcbx_app_priority_entry {
2121 #ifdef __BIG_ENDIAN
2122         uint16_t  app_id;
2123         uint8_t  pri_bitmap;
2124         uint8_t  appBitfield;
2125         #define DCBX_APP_ENTRY_VALID         0x01
2126         #define DCBX_APP_ENTRY_SF_MASK       0x30
2127         #define DCBX_APP_ENTRY_SF_SHIFT      4
2128         #define DCBX_APP_SF_ETH_TYPE         0x10
2129         #define DCBX_APP_SF_PORT             0x20
2130 #elif defined(__LITTLE_ENDIAN)
2131         uint8_t appBitfield;
2132         #define DCBX_APP_ENTRY_VALID         0x01
2133         #define DCBX_APP_ENTRY_SF_MASK       0x30
2134         #define DCBX_APP_ENTRY_SF_SHIFT      4
2135         #define DCBX_APP_SF_ETH_TYPE         0x10
2136         #define DCBX_APP_SF_PORT             0x20
2137         uint8_t  pri_bitmap;
2138         uint16_t  app_id;
2139 #endif
2140 };
2141
2142
2143 /* FW structure in BE */
2144 struct dcbx_app_priority_feature {
2145 #ifdef __BIG_ENDIAN
2146         uint8_t reserved;
2147         uint8_t default_pri;
2148         uint8_t tc_supported;
2149         uint8_t enabled;
2150 #elif defined(__LITTLE_ENDIAN)
2151         uint8_t enabled;
2152         uint8_t tc_supported;
2153         uint8_t default_pri;
2154         uint8_t reserved;
2155 #endif
2156         struct dcbx_app_priority_entry  app_pri_tbl[DCBX_MAX_APP_PROTOCOL];
2157 };
2158
2159 /* FW structure in BE */
2160 struct dcbx_features {
2161         /* PG feature */
2162         struct dcbx_ets_feature ets;
2163         /* PFC feature */
2164         struct dcbx_pfc_feature pfc;
2165         /* APP feature */
2166         struct dcbx_app_priority_feature app;
2167 };
2168
2169 /* LLDP protocol parameters */
2170 /* FW structure in BE */
2171 struct lldp_params {
2172 #ifdef __BIG_ENDIAN
2173         uint8_t  msg_fast_tx_interval;
2174         uint8_t  msg_tx_hold;
2175         uint8_t  msg_tx_interval;
2176         uint8_t  admin_status;
2177         #define LLDP_TX_ONLY  0x01
2178         #define LLDP_RX_ONLY  0x02
2179         #define LLDP_TX_RX    0x03
2180         #define LLDP_DISABLED 0x04
2181         uint8_t  reserved1;
2182         uint8_t  tx_fast;
2183         uint8_t  tx_crd_max;
2184         uint8_t  tx_crd;
2185 #elif defined(__LITTLE_ENDIAN)
2186         uint8_t  admin_status;
2187         #define LLDP_TX_ONLY  0x01
2188         #define LLDP_RX_ONLY  0x02
2189         #define LLDP_TX_RX    0x03
2190         #define LLDP_DISABLED 0x04
2191         uint8_t  msg_tx_interval;
2192         uint8_t  msg_tx_hold;
2193         uint8_t  msg_fast_tx_interval;
2194         uint8_t  tx_crd;
2195         uint8_t  tx_crd_max;
2196         uint8_t  tx_fast;
2197         uint8_t  reserved1;
2198 #endif
2199         #define REM_CHASSIS_ID_STAT_LEN 4
2200         #define REM_PORT_ID_STAT_LEN 4
2201         /* Holds remote Chassis ID TLV header, subtype and 9B of payload. */
2202         uint32_t peer_chassis_id[REM_CHASSIS_ID_STAT_LEN];
2203         /* Holds remote Port ID TLV header, subtype and 9B of payload. */
2204         uint32_t peer_port_id[REM_PORT_ID_STAT_LEN];
2205 };
2206
2207 struct lldp_dcbx_stat {
2208         #define LOCAL_CHASSIS_ID_STAT_LEN 2
2209         #define LOCAL_PORT_ID_STAT_LEN 2
2210         /* Holds local Chassis ID 8B payload of constant subtype 4. */
2211         uint32_t local_chassis_id[LOCAL_CHASSIS_ID_STAT_LEN];
2212         /* Holds local Port ID 8B payload of constant subtype 3. */
2213         uint32_t local_port_id[LOCAL_PORT_ID_STAT_LEN];
2214         /* Number of DCBX frames transmitted. */
2215         uint32_t num_tx_dcbx_pkts;
2216         /* Number of DCBX frames received. */
2217         uint32_t num_rx_dcbx_pkts;
2218 };
2219
2220 /* ADMIN MIB - DCBX local machine default configuration. */
2221 struct lldp_admin_mib {
2222         uint32_t     ver_cfg_flags;
2223         #define DCBX_ETS_CONFIG_TX_ENABLED       0x00000001
2224         #define DCBX_PFC_CONFIG_TX_ENABLED       0x00000002
2225         #define DCBX_APP_CONFIG_TX_ENABLED       0x00000004
2226         #define DCBX_ETS_RECO_TX_ENABLED         0x00000008
2227         #define DCBX_ETS_RECO_VALID              0x00000010
2228         #define DCBX_ETS_WILLING                 0x00000020
2229         #define DCBX_PFC_WILLING                 0x00000040
2230         #define DCBX_APP_WILLING                 0x00000080
2231         #define DCBX_VERSION_CEE                 0x00000100
2232         #define DCBX_VERSION_IEEE                0x00000200
2233         #define DCBX_DCBX_ENABLED                0x00000400
2234         #define DCBX_CEE_VERSION_MASK            0x0000f000
2235         #define DCBX_CEE_VERSION_SHIFT           12
2236         #define DCBX_CEE_MAX_VERSION_MASK        0x000f0000
2237         #define DCBX_CEE_MAX_VERSION_SHIFT       16
2238         struct dcbx_features     features;
2239 };
2240
2241 /* REMOTE MIB - remote machine DCBX configuration. */
2242 struct lldp_remote_mib {
2243         uint32_t prefix_seq_num;
2244         uint32_t flags;
2245         #define DCBX_ETS_TLV_RX                  0x00000001
2246         #define DCBX_PFC_TLV_RX                  0x00000002
2247         #define DCBX_APP_TLV_RX                  0x00000004
2248         #define DCBX_ETS_RX_ERROR                0x00000010
2249         #define DCBX_PFC_RX_ERROR                0x00000020
2250         #define DCBX_APP_RX_ERROR                0x00000040
2251         #define DCBX_ETS_REM_WILLING             0x00000100
2252         #define DCBX_PFC_REM_WILLING             0x00000200
2253         #define DCBX_APP_REM_WILLING             0x00000400
2254         #define DCBX_REMOTE_ETS_RECO_VALID       0x00001000
2255         #define DCBX_REMOTE_MIB_VALID            0x00002000
2256         struct dcbx_features features;
2257         uint32_t suffix_seq_num;
2258 };
2259
2260 /* LOCAL MIB - operational DCBX configuration - transmitted on Tx LLDPDU. */
2261 struct lldp_local_mib {
2262         uint32_t prefix_seq_num;
2263         /* Indicates if there is mismatch with negotiation results. */
2264         uint32_t error;
2265         #define DCBX_LOCAL_ETS_ERROR             0x00000001
2266         #define DCBX_LOCAL_PFC_ERROR             0x00000002
2267         #define DCBX_LOCAL_APP_ERROR             0x00000004
2268         #define DCBX_LOCAL_PFC_MISMATCH          0x00000010
2269         #define DCBX_LOCAL_APP_MISMATCH          0x00000020
2270         #define DCBX_REMOTE_MIB_ERROR            0x00000040
2271         #define DCBX_REMOTE_ETS_TLV_NOT_FOUND    0x00000080
2272         #define DCBX_REMOTE_PFC_TLV_NOT_FOUND    0x00000100
2273         #define DCBX_REMOTE_APP_TLV_NOT_FOUND    0x00000200
2274         struct dcbx_features   features;
2275         uint32_t suffix_seq_num;
2276 };
2277
2278 struct lldp_local_mib_ext {
2279         uint32_t prefix_seq_num;
2280         /* APP TLV extension - 16 more entries for negotiation results*/
2281         struct dcbx_app_priority_entry  app_pri_tbl_ext[DCBX_MAX_APP_PROTOCOL];
2282         uint32_t suffix_seq_num;
2283 };
2284 /***END OF DCBX STRUCTURES DECLARATIONS***/
2285
2286 /***********************************************************/
2287 /*                         Elink section                   */
2288 /***********************************************************/
2289 #define SHMEM_LINK_CONFIG_SIZE 2
2290 struct shmem_lfa {
2291         uint32_t req_duplex;
2292         #define REQ_DUPLEX_PHY0_MASK        0x0000ffff
2293         #define REQ_DUPLEX_PHY0_SHIFT       0
2294         #define REQ_DUPLEX_PHY1_MASK        0xffff0000
2295         #define REQ_DUPLEX_PHY1_SHIFT       16
2296         uint32_t req_flow_ctrl;
2297         #define REQ_FLOW_CTRL_PHY0_MASK     0x0000ffff
2298         #define REQ_FLOW_CTRL_PHY0_SHIFT    0
2299         #define REQ_FLOW_CTRL_PHY1_MASK     0xffff0000
2300         #define REQ_FLOW_CTRL_PHY1_SHIFT    16
2301         uint32_t req_line_speed; /* Also determine AutoNeg */
2302         #define REQ_LINE_SPD_PHY0_MASK      0x0000ffff
2303         #define REQ_LINE_SPD_PHY0_SHIFT     0
2304         #define REQ_LINE_SPD_PHY1_MASK      0xffff0000
2305         #define REQ_LINE_SPD_PHY1_SHIFT     16
2306         uint32_t speed_cap_mask[SHMEM_LINK_CONFIG_SIZE];
2307         uint32_t additional_config;
2308         #define REQ_FC_AUTO_ADV_MASK        0x0000ffff
2309         #define REQ_FC_AUTO_ADV0_SHIFT      0
2310         #define NO_LFA_DUE_TO_DCC_MASK      0x00010000
2311         uint32_t lfa_sts;
2312         #define LFA_LINK_FLAP_REASON_OFFSET             0
2313         #define LFA_LINK_FLAP_REASON_MASK               0x000000ff
2314                 #define LFA_LINK_DOWN                       0x1
2315                 #define LFA_LOOPBACK_ENABLED            0x2
2316                 #define LFA_DUPLEX_MISMATCH                 0x3
2317                 #define LFA_MFW_IS_TOO_OLD                  0x4
2318                 #define LFA_LINK_SPEED_MISMATCH         0x5
2319                 #define LFA_FLOW_CTRL_MISMATCH          0x6
2320                 #define LFA_SPEED_CAP_MISMATCH          0x7
2321                 #define LFA_DCC_LFA_DISABLED            0x8
2322                 #define LFA_EEE_MISMATCH                0x9
2323
2324         #define LINK_FLAP_AVOIDANCE_COUNT_OFFSET        8
2325         #define LINK_FLAP_AVOIDANCE_COUNT_MASK          0x0000ff00
2326
2327         #define LINK_FLAP_COUNT_OFFSET                  16
2328         #define LINK_FLAP_COUNT_MASK                    0x00ff0000
2329
2330         #define LFA_FLAGS_MASK                          0xff000000
2331         #define SHMEM_LFA_DONT_CLEAR_STAT               (1<<24)
2332
2333 };
2334
2335 struct shmem2_region {
2336
2337         uint32_t size;                                  /* 0x0000 */
2338
2339         uint32_t dcc_support;                           /* 0x0004 */
2340         #define SHMEM_DCC_SUPPORT_NONE                      0x00000000
2341         #define SHMEM_DCC_SUPPORT_DISABLE_ENABLE_PF_TLV     0x00000001
2342         #define SHMEM_DCC_SUPPORT_BANDWIDTH_ALLOCATION_TLV  0x00000004
2343         #define SHMEM_DCC_SUPPORT_CHANGE_MAC_ADDRESS_TLV    0x00000008
2344         #define SHMEM_DCC_SUPPORT_SET_PROTOCOL_TLV          0x00000040
2345         #define SHMEM_DCC_SUPPORT_SET_PRIORITY_TLV          0x00000080
2346
2347         uint32_t ext_phy_fw_version2[PORT_MAX];         /* 0x0008 */
2348         /*
2349          * For backwards compatibility, if the mf_cfg_addr does not exist
2350          * (the size filed is smaller than 0xc) the mf_cfg resides at the
2351          * end of struct shmem_region
2352          */
2353         uint32_t mf_cfg_addr;                           /* 0x0010 */
2354         #define SHMEM_MF_CFG_ADDR_NONE                  0x00000000
2355
2356         struct fw_flr_mb flr_mb;                        /* 0x0014 */
2357         uint32_t dcbx_lldp_params_offset;                       /* 0x0028 */
2358         #define SHMEM_LLDP_DCBX_PARAMS_NONE             0x00000000
2359         uint32_t dcbx_neg_res_offset;                   /* 0x002c */
2360         #define SHMEM_DCBX_NEG_RES_NONE                 0x00000000
2361         uint32_t dcbx_remote_mib_offset;                        /* 0x0030 */
2362         #define SHMEM_DCBX_REMOTE_MIB_NONE              0x00000000
2363         /*
2364          * The other shmemX_base_addr holds the other path's shmem address
2365          * required for example in case of common phy init, or for path1 to know
2366          * the address of mcp debug trace which is located in offset from shmem
2367          * of path0
2368          */
2369         uint32_t other_shmem_base_addr;                 /* 0x0034 */
2370         uint32_t other_shmem2_base_addr;                        /* 0x0038 */
2371         /*
2372          * mcp_vf_disabled is set by the MCP to indicate the driver about VFs
2373          * which were disabled/flred
2374          */
2375         uint32_t mcp_vf_disabled[E2_VF_MAX / 32];               /* 0x003c */
2376
2377         /*
2378          * drv_ack_vf_disabled is set by the PF driver to ack handled disabled
2379          * VFs
2380          */
2381         uint32_t drv_ack_vf_disabled[E2_FUNC_MAX][E2_VF_MAX / 32]; /* 0x0044 */
2382
2383         uint32_t dcbx_lldp_dcbx_stat_offset;                    /* 0x0064 */
2384         #define SHMEM_LLDP_DCBX_STAT_NONE               0x00000000
2385
2386         /*
2387          * edebug_driver_if field is used to transfer messages between edebug
2388          * app to the driver through shmem2.
2389          *
2390          * message format:
2391          * bits 0-2 -  function number / instance of driver to perform request
2392          * bits 3-5 -  op code / is_ack?
2393          * bits 6-63 - data
2394          */
2395         uint32_t edebug_driver_if[2];                   /* 0x0068 */
2396         #define EDEBUG_DRIVER_IF_OP_CODE_GET_PHYS_ADDR  1
2397         #define EDEBUG_DRIVER_IF_OP_CODE_GET_BUS_ADDR   2
2398         #define EDEBUG_DRIVER_IF_OP_CODE_DISABLE_STAT   3
2399
2400         uint32_t nvm_retain_bitmap_addr;                        /* 0x0070 */
2401
2402         /* afex support of that driver */
2403         uint32_t afex_driver_support;                   /* 0x0074 */
2404         #define SHMEM_AFEX_VERSION_MASK                  0x100f
2405         #define SHMEM_AFEX_SUPPORTED_VERSION_ONE         0x1001
2406         #define SHMEM_AFEX_REDUCED_DRV_LOADED            0x8000
2407
2408         /* driver receives addr in scratchpad to which it should respond */
2409         uint32_t afex_scratchpad_addr_to_write[E2_FUNC_MAX];
2410
2411         /*
2412          * generic params from MCP to driver (value depends on the msg sent
2413          * to driver
2414          */
2415         uint32_t afex_param1_to_driver[E2_FUNC_MAX];            /* 0x0088 */
2416         uint32_t afex_param2_to_driver[E2_FUNC_MAX];            /* 0x0098 */
2417
2418         uint32_t swim_base_addr;                                /* 0x0108 */
2419         uint32_t swim_funcs;
2420         uint32_t swim_main_cb;
2421
2422         /*
2423          * bitmap notifying which VIF profiles stored in nvram are enabled by
2424          * switch
2425          */
2426         uint32_t afex_profiles_enabled[2];
2427
2428         /* generic flags controlled by the driver */
2429         uint32_t drv_flags;
2430         #define DRV_FLAGS_DCB_CONFIGURED                0x0
2431         #define DRV_FLAGS_DCB_CONFIGURATION_ABORTED     0x1
2432         #define DRV_FLAGS_DCB_MFW_CONFIGURED    0x2
2433
2434     #define DRV_FLAGS_PORT_MASK ((1 << DRV_FLAGS_DCB_CONFIGURED) | \
2435                         (1 << DRV_FLAGS_DCB_CONFIGURATION_ABORTED) | \
2436                         (1 << DRV_FLAGS_DCB_MFW_CONFIGURED))
2437         /* Port offset*/
2438         #define DRV_FLAGS_P0_OFFSET             0
2439         #define DRV_FLAGS_P1_OFFSET             16
2440         #define DRV_FLAGS_GET_PORT_OFFSET(_port)        ((0 == _port) ? \
2441                                                 DRV_FLAGS_P0_OFFSET : \
2442                                                 DRV_FLAGS_P1_OFFSET)
2443
2444         #define DRV_FLAGS_GET_PORT_MASK(_port)  (DRV_FLAGS_PORT_MASK << \
2445         DRV_FLAGS_GET_PORT_OFFSET(_port))
2446
2447         #define DRV_FLAGS_FILED_BY_PORT(_field_bit, _port)      (1 << ( \
2448         (_field_bit) + DRV_FLAGS_GET_PORT_OFFSET(_port)))
2449
2450         /* pointer to extended dev_info shared data copied from nvm image */
2451         uint32_t extended_dev_info_shared_addr;
2452         uint32_t ncsi_oem_data_addr;
2453
2454         uint32_t sensor_data_addr;
2455         uint32_t buffer_block_addr;
2456         uint32_t sensor_data_req_update_interval;
2457         uint32_t temperature_in_half_celsius;
2458         uint32_t glob_struct_in_host;
2459
2460         uint32_t dcbx_neg_res_ext_offset;
2461         #define SHMEM_DCBX_NEG_RES_EXT_NONE                     0x00000000
2462
2463         uint32_t drv_capabilities_flag[E2_FUNC_MAX];
2464         #define DRV_FLAGS_CAPABILITIES_LOADED_SUPPORTED 0x00000001
2465         #define DRV_FLAGS_CAPABILITIES_LOADED_L2        0x00000002
2466         #define DRV_FLAGS_CAPABILITIES_LOADED_FCOE      0x00000004
2467         #define DRV_FLAGS_CAPABILITIES_LOADED_ISCSI     0x00000008
2468
2469         uint32_t extended_dev_info_shared_cfg_size;
2470
2471         uint32_t dcbx_en[PORT_MAX];
2472
2473         /* The offset points to the multi threaded meta structure */
2474         uint32_t multi_thread_data_offset;
2475
2476         /* address of DMAable host address holding values from the drivers */
2477         uint32_t drv_info_host_addr_lo;
2478         uint32_t drv_info_host_addr_hi;
2479
2480         /* general values written by the MFW (such as current version) */
2481         uint32_t drv_info_control;
2482         #define DRV_INFO_CONTROL_VER_MASK          0x000000ff
2483         #define DRV_INFO_CONTROL_VER_SHIFT         0
2484         #define DRV_INFO_CONTROL_OP_CODE_MASK      0x0000ff00
2485         #define DRV_INFO_CONTROL_OP_CODE_SHIFT     8
2486         uint32_t ibft_host_addr; /* initialized by option ROM */
2487
2488         struct eee_remote_vals eee_remote_vals[PORT_MAX];
2489         uint32_t pf_allocation[E2_FUNC_MAX];
2490         #define PF_ALLOACTION_MSIX_VECTORS_MASK    0x000000ff /* real value, as PCI config space can show only maximum of 64 vectors */
2491         #define PF_ALLOACTION_MSIX_VECTORS_SHIFT   0
2492
2493         /* the status of EEE auto-negotiation
2494          * bits 15:0 the configured tx-lpi entry timer value. Depends on bit 31.
2495          * bits 19:16 the supported modes for EEE.
2496          * bits 23:20 the speeds advertised for EEE.
2497          * bits 27:24 the speeds the Link partner advertised for EEE.
2498          * The supported/adv. modes in bits 27:19 originate from the
2499          * SHMEM_EEE_XXX_ADV definitions (where XXX is replaced by speed).
2500          * bit 28 when 1'b1 EEE was requested.
2501          * bit 29 when 1'b1 tx lpi was requested.
2502          * bit 30 when 1'b1 EEE was negotiated. Tx lpi will be asserted if
2503          * 30:29 are 2'b11.
2504          * bit 31 when 1'b0 bits 15:0 contain a PORT_FEAT_CFG_EEE_ define as
2505          * value. When 1'b1 those bits contains a value times 16 microseconds.
2506          */
2507         uint32_t eee_status[PORT_MAX];
2508         #define SHMEM_EEE_TIMER_MASK               0x0000ffff
2509         #define SHMEM_EEE_SUPPORTED_MASK           0x000f0000
2510         #define SHMEM_EEE_SUPPORTED_SHIFT          16
2511         #define SHMEM_EEE_ADV_STATUS_MASK          0x00f00000
2512                 #define SHMEM_EEE_100M_ADV         (1<<0)
2513                 #define SHMEM_EEE_1G_ADV           (1U<<1)
2514                 #define SHMEM_EEE_10G_ADV          (1<<2)
2515         #define SHMEM_EEE_ADV_STATUS_SHIFT         20
2516         #define SHMEM_EEE_LP_ADV_STATUS_MASK       0x0f000000
2517         #define SHMEM_EEE_LP_ADV_STATUS_SHIFT      24
2518         #define SHMEM_EEE_REQUESTED_BIT            0x10000000
2519         #define SHMEM_EEE_LPI_REQUESTED_BIT        0x20000000
2520         #define SHMEM_EEE_ACTIVE_BIT               0x40000000
2521         #define SHMEM_EEE_TIME_OUTPUT_BIT          0x80000000
2522
2523         uint32_t sizeof_port_stats;
2524
2525         /* Link Flap Avoidance */
2526         uint32_t lfa_host_addr[PORT_MAX];
2527
2528     /* External PHY temperature in deg C. */
2529         uint32_t extphy_temps_in_celsius;
2530         #define EXTPHY1_TEMP_MASK                  0x0000ffff
2531         #define EXTPHY1_TEMP_SHIFT                 0
2532
2533         uint32_t ocdata_info_addr;                      /* Offset 0x148 */
2534         uint32_t drv_func_info_addr;                    /* Offset 0x14C */
2535         uint32_t drv_func_info_size;                    /* Offset 0x150 */
2536         uint32_t link_attr_sync[PORT_MAX];              /* Offset 0x154 */
2537         #define LINK_ATTR_SYNC_KR2_ENABLE       (1<<0)
2538 };
2539
2540
2541 struct emac_stats {
2542         uint32_t     rx_stat_ifhcinoctets;
2543         uint32_t     rx_stat_ifhcinbadoctets;
2544         uint32_t     rx_stat_etherstatsfragments;
2545         uint32_t     rx_stat_ifhcinucastpkts;
2546         uint32_t     rx_stat_ifhcinmulticastpkts;
2547         uint32_t     rx_stat_ifhcinbroadcastpkts;
2548         uint32_t     rx_stat_dot3statsfcserrors;
2549         uint32_t     rx_stat_dot3statsalignmenterrors;
2550         uint32_t     rx_stat_dot3statscarriersenseerrors;
2551         uint32_t     rx_stat_xonpauseframesreceived;
2552         uint32_t     rx_stat_xoffpauseframesreceived;
2553         uint32_t     rx_stat_maccontrolframesreceived;
2554         uint32_t     rx_stat_xoffstateentered;
2555         uint32_t     rx_stat_dot3statsframestoolong;
2556         uint32_t     rx_stat_etherstatsjabbers;
2557         uint32_t     rx_stat_etherstatsundersizepkts;
2558         uint32_t     rx_stat_etherstatspkts64octets;
2559         uint32_t     rx_stat_etherstatspkts65octetsto127octets;
2560         uint32_t     rx_stat_etherstatspkts128octetsto255octets;
2561         uint32_t     rx_stat_etherstatspkts256octetsto511octets;
2562         uint32_t     rx_stat_etherstatspkts512octetsto1023octets;
2563         uint32_t     rx_stat_etherstatspkts1024octetsto1522octets;
2564         uint32_t     rx_stat_etherstatspktsover1522octets;
2565
2566         uint32_t     rx_stat_falsecarriererrors;
2567
2568         uint32_t     tx_stat_ifhcoutoctets;
2569         uint32_t     tx_stat_ifhcoutbadoctets;
2570         uint32_t     tx_stat_etherstatscollisions;
2571         uint32_t     tx_stat_outxonsent;
2572         uint32_t     tx_stat_outxoffsent;
2573         uint32_t     tx_stat_flowcontroldone;
2574         uint32_t     tx_stat_dot3statssinglecollisionframes;
2575         uint32_t     tx_stat_dot3statsmultiplecollisionframes;
2576         uint32_t     tx_stat_dot3statsdeferredtransmissions;
2577         uint32_t     tx_stat_dot3statsexcessivecollisions;
2578         uint32_t     tx_stat_dot3statslatecollisions;
2579         uint32_t     tx_stat_ifhcoutucastpkts;
2580         uint32_t     tx_stat_ifhcoutmulticastpkts;
2581         uint32_t     tx_stat_ifhcoutbroadcastpkts;
2582         uint32_t     tx_stat_etherstatspkts64octets;
2583         uint32_t     tx_stat_etherstatspkts65octetsto127octets;
2584         uint32_t     tx_stat_etherstatspkts128octetsto255octets;
2585         uint32_t     tx_stat_etherstatspkts256octetsto511octets;
2586         uint32_t     tx_stat_etherstatspkts512octetsto1023octets;
2587         uint32_t     tx_stat_etherstatspkts1024octetsto1522octets;
2588         uint32_t     tx_stat_etherstatspktsover1522octets;
2589         uint32_t     tx_stat_dot3statsinternalmactransmiterrors;
2590 };
2591
2592
2593 struct bmac1_stats {
2594         uint32_t        tx_stat_gtpkt_lo;
2595         uint32_t        tx_stat_gtpkt_hi;
2596         uint32_t        tx_stat_gtxpf_lo;
2597         uint32_t        tx_stat_gtxpf_hi;
2598         uint32_t        tx_stat_gtfcs_lo;
2599         uint32_t        tx_stat_gtfcs_hi;
2600         uint32_t        tx_stat_gtmca_lo;
2601         uint32_t        tx_stat_gtmca_hi;
2602         uint32_t        tx_stat_gtbca_lo;
2603         uint32_t        tx_stat_gtbca_hi;
2604         uint32_t        tx_stat_gtfrg_lo;
2605         uint32_t        tx_stat_gtfrg_hi;
2606         uint32_t        tx_stat_gtovr_lo;
2607         uint32_t        tx_stat_gtovr_hi;
2608         uint32_t        tx_stat_gt64_lo;
2609         uint32_t        tx_stat_gt64_hi;
2610         uint32_t        tx_stat_gt127_lo;
2611         uint32_t        tx_stat_gt127_hi;
2612         uint32_t        tx_stat_gt255_lo;
2613         uint32_t        tx_stat_gt255_hi;
2614         uint32_t        tx_stat_gt511_lo;
2615         uint32_t        tx_stat_gt511_hi;
2616         uint32_t        tx_stat_gt1023_lo;
2617         uint32_t        tx_stat_gt1023_hi;
2618         uint32_t        tx_stat_gt1518_lo;
2619         uint32_t        tx_stat_gt1518_hi;
2620         uint32_t        tx_stat_gt2047_lo;
2621         uint32_t        tx_stat_gt2047_hi;
2622         uint32_t        tx_stat_gt4095_lo;
2623         uint32_t        tx_stat_gt4095_hi;
2624         uint32_t        tx_stat_gt9216_lo;
2625         uint32_t        tx_stat_gt9216_hi;
2626         uint32_t        tx_stat_gt16383_lo;
2627         uint32_t        tx_stat_gt16383_hi;
2628         uint32_t        tx_stat_gtmax_lo;
2629         uint32_t        tx_stat_gtmax_hi;
2630         uint32_t        tx_stat_gtufl_lo;
2631         uint32_t        tx_stat_gtufl_hi;
2632         uint32_t        tx_stat_gterr_lo;
2633         uint32_t        tx_stat_gterr_hi;
2634         uint32_t        tx_stat_gtbyt_lo;
2635         uint32_t        tx_stat_gtbyt_hi;
2636
2637         uint32_t        rx_stat_gr64_lo;
2638         uint32_t        rx_stat_gr64_hi;
2639         uint32_t        rx_stat_gr127_lo;
2640         uint32_t        rx_stat_gr127_hi;
2641         uint32_t        rx_stat_gr255_lo;
2642         uint32_t        rx_stat_gr255_hi;
2643         uint32_t        rx_stat_gr511_lo;
2644         uint32_t        rx_stat_gr511_hi;
2645         uint32_t        rx_stat_gr1023_lo;
2646         uint32_t        rx_stat_gr1023_hi;
2647         uint32_t        rx_stat_gr1518_lo;
2648         uint32_t        rx_stat_gr1518_hi;
2649         uint32_t        rx_stat_gr2047_lo;
2650         uint32_t        rx_stat_gr2047_hi;
2651         uint32_t        rx_stat_gr4095_lo;
2652         uint32_t        rx_stat_gr4095_hi;
2653         uint32_t        rx_stat_gr9216_lo;
2654         uint32_t        rx_stat_gr9216_hi;
2655         uint32_t        rx_stat_gr16383_lo;
2656         uint32_t        rx_stat_gr16383_hi;
2657         uint32_t        rx_stat_grmax_lo;
2658         uint32_t        rx_stat_grmax_hi;
2659         uint32_t        rx_stat_grpkt_lo;
2660         uint32_t        rx_stat_grpkt_hi;
2661         uint32_t        rx_stat_grfcs_lo;
2662         uint32_t        rx_stat_grfcs_hi;
2663         uint32_t        rx_stat_grmca_lo;
2664         uint32_t        rx_stat_grmca_hi;
2665         uint32_t        rx_stat_grbca_lo;
2666         uint32_t        rx_stat_grbca_hi;
2667         uint32_t        rx_stat_grxcf_lo;
2668         uint32_t        rx_stat_grxcf_hi;
2669         uint32_t        rx_stat_grxpf_lo;
2670         uint32_t        rx_stat_grxpf_hi;
2671         uint32_t        rx_stat_grxuo_lo;
2672         uint32_t        rx_stat_grxuo_hi;
2673         uint32_t        rx_stat_grjbr_lo;
2674         uint32_t        rx_stat_grjbr_hi;
2675         uint32_t        rx_stat_grovr_lo;
2676         uint32_t        rx_stat_grovr_hi;
2677         uint32_t        rx_stat_grflr_lo;
2678         uint32_t        rx_stat_grflr_hi;
2679         uint32_t        rx_stat_grmeg_lo;
2680         uint32_t        rx_stat_grmeg_hi;
2681         uint32_t        rx_stat_grmeb_lo;
2682         uint32_t        rx_stat_grmeb_hi;
2683         uint32_t        rx_stat_grbyt_lo;
2684         uint32_t        rx_stat_grbyt_hi;
2685         uint32_t        rx_stat_grund_lo;
2686         uint32_t        rx_stat_grund_hi;
2687         uint32_t        rx_stat_grfrg_lo;
2688         uint32_t        rx_stat_grfrg_hi;
2689         uint32_t        rx_stat_grerb_lo;
2690         uint32_t        rx_stat_grerb_hi;
2691         uint32_t        rx_stat_grfre_lo;
2692         uint32_t        rx_stat_grfre_hi;
2693         uint32_t        rx_stat_gripj_lo;
2694         uint32_t        rx_stat_gripj_hi;
2695 };
2696
2697 struct bmac2_stats {
2698         uint32_t        tx_stat_gtpk_lo; /* gtpok */
2699         uint32_t        tx_stat_gtpk_hi; /* gtpok */
2700         uint32_t        tx_stat_gtxpf_lo; /* gtpf */
2701         uint32_t        tx_stat_gtxpf_hi; /* gtpf */
2702         uint32_t        tx_stat_gtpp_lo; /* NEW BMAC2 */
2703         uint32_t        tx_stat_gtpp_hi; /* NEW BMAC2 */
2704         uint32_t        tx_stat_gtfcs_lo;
2705         uint32_t        tx_stat_gtfcs_hi;
2706         uint32_t        tx_stat_gtuca_lo; /* NEW BMAC2 */
2707         uint32_t        tx_stat_gtuca_hi; /* NEW BMAC2 */
2708         uint32_t        tx_stat_gtmca_lo;
2709         uint32_t        tx_stat_gtmca_hi;
2710         uint32_t        tx_stat_gtbca_lo;
2711         uint32_t        tx_stat_gtbca_hi;
2712         uint32_t        tx_stat_gtovr_lo;
2713         uint32_t        tx_stat_gtovr_hi;
2714         uint32_t        tx_stat_gtfrg_lo;
2715         uint32_t        tx_stat_gtfrg_hi;
2716         uint32_t        tx_stat_gtpkt1_lo; /* gtpkt */
2717         uint32_t        tx_stat_gtpkt1_hi; /* gtpkt */
2718         uint32_t        tx_stat_gt64_lo;
2719         uint32_t        tx_stat_gt64_hi;
2720         uint32_t        tx_stat_gt127_lo;
2721         uint32_t        tx_stat_gt127_hi;
2722         uint32_t        tx_stat_gt255_lo;
2723         uint32_t        tx_stat_gt255_hi;
2724         uint32_t        tx_stat_gt511_lo;
2725         uint32_t        tx_stat_gt511_hi;
2726         uint32_t        tx_stat_gt1023_lo;
2727         uint32_t        tx_stat_gt1023_hi;
2728         uint32_t        tx_stat_gt1518_lo;
2729         uint32_t        tx_stat_gt1518_hi;
2730         uint32_t        tx_stat_gt2047_lo;
2731         uint32_t        tx_stat_gt2047_hi;
2732         uint32_t        tx_stat_gt4095_lo;
2733         uint32_t        tx_stat_gt4095_hi;
2734         uint32_t        tx_stat_gt9216_lo;
2735         uint32_t        tx_stat_gt9216_hi;
2736         uint32_t        tx_stat_gt16383_lo;
2737         uint32_t        tx_stat_gt16383_hi;
2738         uint32_t        tx_stat_gtmax_lo;
2739         uint32_t        tx_stat_gtmax_hi;
2740         uint32_t        tx_stat_gtufl_lo;
2741         uint32_t        tx_stat_gtufl_hi;
2742         uint32_t        tx_stat_gterr_lo;
2743         uint32_t        tx_stat_gterr_hi;
2744         uint32_t        tx_stat_gtbyt_lo;
2745         uint32_t        tx_stat_gtbyt_hi;
2746
2747         uint32_t        rx_stat_gr64_lo;
2748         uint32_t        rx_stat_gr64_hi;
2749         uint32_t        rx_stat_gr127_lo;
2750         uint32_t        rx_stat_gr127_hi;
2751         uint32_t        rx_stat_gr255_lo;
2752         uint32_t        rx_stat_gr255_hi;
2753         uint32_t        rx_stat_gr511_lo;
2754         uint32_t        rx_stat_gr511_hi;
2755         uint32_t        rx_stat_gr1023_lo;
2756         uint32_t        rx_stat_gr1023_hi;
2757         uint32_t        rx_stat_gr1518_lo;
2758         uint32_t        rx_stat_gr1518_hi;
2759         uint32_t        rx_stat_gr2047_lo;
2760         uint32_t        rx_stat_gr2047_hi;
2761         uint32_t        rx_stat_gr4095_lo;
2762         uint32_t        rx_stat_gr4095_hi;
2763         uint32_t        rx_stat_gr9216_lo;
2764         uint32_t        rx_stat_gr9216_hi;
2765         uint32_t        rx_stat_gr16383_lo;
2766         uint32_t        rx_stat_gr16383_hi;
2767         uint32_t        rx_stat_grmax_lo;
2768         uint32_t        rx_stat_grmax_hi;
2769         uint32_t        rx_stat_grpkt_lo;
2770         uint32_t        rx_stat_grpkt_hi;
2771         uint32_t        rx_stat_grfcs_lo;
2772         uint32_t        rx_stat_grfcs_hi;
2773         uint32_t        rx_stat_gruca_lo;
2774         uint32_t        rx_stat_gruca_hi;
2775         uint32_t        rx_stat_grmca_lo;
2776         uint32_t        rx_stat_grmca_hi;
2777         uint32_t        rx_stat_grbca_lo;
2778         uint32_t        rx_stat_grbca_hi;
2779         uint32_t        rx_stat_grxpf_lo; /* grpf */
2780         uint32_t        rx_stat_grxpf_hi; /* grpf */
2781         uint32_t        rx_stat_grpp_lo;
2782         uint32_t        rx_stat_grpp_hi;
2783         uint32_t        rx_stat_grxuo_lo; /* gruo */
2784         uint32_t        rx_stat_grxuo_hi; /* gruo */
2785         uint32_t        rx_stat_grjbr_lo;
2786         uint32_t        rx_stat_grjbr_hi;
2787         uint32_t        rx_stat_grovr_lo;
2788         uint32_t        rx_stat_grovr_hi;
2789         uint32_t        rx_stat_grxcf_lo; /* grcf */
2790         uint32_t        rx_stat_grxcf_hi; /* grcf */
2791         uint32_t        rx_stat_grflr_lo;
2792         uint32_t        rx_stat_grflr_hi;
2793         uint32_t        rx_stat_grpok_lo;
2794         uint32_t        rx_stat_grpok_hi;
2795         uint32_t        rx_stat_grmeg_lo;
2796         uint32_t        rx_stat_grmeg_hi;
2797         uint32_t        rx_stat_grmeb_lo;
2798         uint32_t        rx_stat_grmeb_hi;
2799         uint32_t        rx_stat_grbyt_lo;
2800         uint32_t        rx_stat_grbyt_hi;
2801         uint32_t        rx_stat_grund_lo;
2802         uint32_t        rx_stat_grund_hi;
2803         uint32_t        rx_stat_grfrg_lo;
2804         uint32_t        rx_stat_grfrg_hi;
2805         uint32_t        rx_stat_grerb_lo; /* grerrbyt */
2806         uint32_t        rx_stat_grerb_hi; /* grerrbyt */
2807         uint32_t        rx_stat_grfre_lo; /* grfrerr */
2808         uint32_t        rx_stat_grfre_hi; /* grfrerr */
2809         uint32_t        rx_stat_gripj_lo;
2810         uint32_t        rx_stat_gripj_hi;
2811 };
2812
2813 struct mstat_stats {
2814         struct {
2815                 /* OTE MSTAT on E3 has a bug where this register's contents are
2816                  * actually tx_gtxpok + tx_gtxpf + (possibly)tx_gtxpp
2817                  */
2818                 uint32_t tx_gtxpok_lo;
2819                 uint32_t tx_gtxpok_hi;
2820                 uint32_t tx_gtxpf_lo;
2821                 uint32_t tx_gtxpf_hi;
2822                 uint32_t tx_gtxpp_lo;
2823                 uint32_t tx_gtxpp_hi;
2824                 uint32_t tx_gtfcs_lo;
2825                 uint32_t tx_gtfcs_hi;
2826                 uint32_t tx_gtuca_lo;
2827                 uint32_t tx_gtuca_hi;
2828                 uint32_t tx_gtmca_lo;
2829                 uint32_t tx_gtmca_hi;
2830                 uint32_t tx_gtgca_lo;
2831                 uint32_t tx_gtgca_hi;
2832                 uint32_t tx_gtpkt_lo;
2833                 uint32_t tx_gtpkt_hi;
2834                 uint32_t tx_gt64_lo;
2835                 uint32_t tx_gt64_hi;
2836                 uint32_t tx_gt127_lo;
2837                 uint32_t tx_gt127_hi;
2838                 uint32_t tx_gt255_lo;
2839                 uint32_t tx_gt255_hi;
2840                 uint32_t tx_gt511_lo;
2841                 uint32_t tx_gt511_hi;
2842                 uint32_t tx_gt1023_lo;
2843                 uint32_t tx_gt1023_hi;
2844                 uint32_t tx_gt1518_lo;
2845                 uint32_t tx_gt1518_hi;
2846                 uint32_t tx_gt2047_lo;
2847                 uint32_t tx_gt2047_hi;
2848                 uint32_t tx_gt4095_lo;
2849                 uint32_t tx_gt4095_hi;
2850                 uint32_t tx_gt9216_lo;
2851                 uint32_t tx_gt9216_hi;
2852                 uint32_t tx_gt16383_lo;
2853                 uint32_t tx_gt16383_hi;
2854                 uint32_t tx_gtufl_lo;
2855                 uint32_t tx_gtufl_hi;
2856                 uint32_t tx_gterr_lo;
2857                 uint32_t tx_gterr_hi;
2858                 uint32_t tx_gtbyt_lo;
2859                 uint32_t tx_gtbyt_hi;
2860                 uint32_t tx_collisions_lo;
2861                 uint32_t tx_collisions_hi;
2862                 uint32_t tx_singlecollision_lo;
2863                 uint32_t tx_singlecollision_hi;
2864                 uint32_t tx_multiplecollisions_lo;
2865                 uint32_t tx_multiplecollisions_hi;
2866                 uint32_t tx_deferred_lo;
2867                 uint32_t tx_deferred_hi;
2868                 uint32_t tx_excessivecollisions_lo;
2869                 uint32_t tx_excessivecollisions_hi;
2870                 uint32_t tx_latecollisions_lo;
2871                 uint32_t tx_latecollisions_hi;
2872         } stats_tx;
2873
2874         struct {
2875                 uint32_t rx_gr64_lo;
2876                 uint32_t rx_gr64_hi;
2877                 uint32_t rx_gr127_lo;
2878                 uint32_t rx_gr127_hi;
2879                 uint32_t rx_gr255_lo;
2880                 uint32_t rx_gr255_hi;
2881                 uint32_t rx_gr511_lo;
2882                 uint32_t rx_gr511_hi;
2883                 uint32_t rx_gr1023_lo;
2884                 uint32_t rx_gr1023_hi;
2885                 uint32_t rx_gr1518_lo;
2886                 uint32_t rx_gr1518_hi;
2887                 uint32_t rx_gr2047_lo;
2888                 uint32_t rx_gr2047_hi;
2889                 uint32_t rx_gr4095_lo;
2890                 uint32_t rx_gr4095_hi;
2891                 uint32_t rx_gr9216_lo;
2892                 uint32_t rx_gr9216_hi;
2893                 uint32_t rx_gr16383_lo;
2894                 uint32_t rx_gr16383_hi;
2895                 uint32_t rx_grpkt_lo;
2896                 uint32_t rx_grpkt_hi;
2897                 uint32_t rx_grfcs_lo;
2898                 uint32_t rx_grfcs_hi;
2899                 uint32_t rx_gruca_lo;
2900                 uint32_t rx_gruca_hi;
2901                 uint32_t rx_grmca_lo;
2902                 uint32_t rx_grmca_hi;
2903                 uint32_t rx_grbca_lo;
2904                 uint32_t rx_grbca_hi;
2905                 uint32_t rx_grxpf_lo;
2906                 uint32_t rx_grxpf_hi;
2907                 uint32_t rx_grxpp_lo;
2908                 uint32_t rx_grxpp_hi;
2909                 uint32_t rx_grxuo_lo;
2910                 uint32_t rx_grxuo_hi;
2911                 uint32_t rx_grovr_lo;
2912                 uint32_t rx_grovr_hi;
2913                 uint32_t rx_grxcf_lo;
2914                 uint32_t rx_grxcf_hi;
2915                 uint32_t rx_grflr_lo;
2916                 uint32_t rx_grflr_hi;
2917                 uint32_t rx_grpok_lo;
2918                 uint32_t rx_grpok_hi;
2919                 uint32_t rx_grbyt_lo;
2920                 uint32_t rx_grbyt_hi;
2921                 uint32_t rx_grund_lo;
2922                 uint32_t rx_grund_hi;
2923                 uint32_t rx_grfrg_lo;
2924                 uint32_t rx_grfrg_hi;
2925                 uint32_t rx_grerb_lo;
2926                 uint32_t rx_grerb_hi;
2927                 uint32_t rx_grfre_lo;
2928                 uint32_t rx_grfre_hi;
2929
2930                 uint32_t rx_alignmenterrors_lo;
2931                 uint32_t rx_alignmenterrors_hi;
2932                 uint32_t rx_falsecarrier_lo;
2933                 uint32_t rx_falsecarrier_hi;
2934                 uint32_t rx_llfcmsgcnt_lo;
2935                 uint32_t rx_llfcmsgcnt_hi;
2936         } stats_rx;
2937 };
2938
2939 union mac_stats {
2940         struct emac_stats       emac_stats;
2941         struct bmac1_stats      bmac1_stats;
2942         struct bmac2_stats      bmac2_stats;
2943         struct mstat_stats      mstat_stats;
2944 };
2945
2946
2947 struct mac_stx {
2948         /* in_bad_octets */
2949         uint32_t     rx_stat_ifhcinbadoctets_hi;
2950         uint32_t     rx_stat_ifhcinbadoctets_lo;
2951
2952         /* out_bad_octets */
2953         uint32_t     tx_stat_ifhcoutbadoctets_hi;
2954         uint32_t     tx_stat_ifhcoutbadoctets_lo;
2955
2956         /* crc_receive_errors */
2957         uint32_t     rx_stat_dot3statsfcserrors_hi;
2958         uint32_t     rx_stat_dot3statsfcserrors_lo;
2959         /* alignment_errors */
2960         uint32_t     rx_stat_dot3statsalignmenterrors_hi;
2961         uint32_t     rx_stat_dot3statsalignmenterrors_lo;
2962         /* carrier_sense_errors */
2963         uint32_t     rx_stat_dot3statscarriersenseerrors_hi;
2964         uint32_t     rx_stat_dot3statscarriersenseerrors_lo;
2965         /* false_carrier_detections */
2966         uint32_t     rx_stat_falsecarriererrors_hi;
2967         uint32_t     rx_stat_falsecarriererrors_lo;
2968
2969         /* runt_packets_received */
2970         uint32_t     rx_stat_etherstatsundersizepkts_hi;
2971         uint32_t     rx_stat_etherstatsundersizepkts_lo;
2972         /* jabber_packets_received */
2973         uint32_t     rx_stat_dot3statsframestoolong_hi;
2974         uint32_t     rx_stat_dot3statsframestoolong_lo;
2975
2976         /* error_runt_packets_received */
2977         uint32_t     rx_stat_etherstatsfragments_hi;
2978         uint32_t     rx_stat_etherstatsfragments_lo;
2979         /* error_jabber_packets_received */
2980         uint32_t     rx_stat_etherstatsjabbers_hi;
2981         uint32_t     rx_stat_etherstatsjabbers_lo;
2982
2983         /* control_frames_received */
2984         uint32_t     rx_stat_maccontrolframesreceived_hi;
2985         uint32_t     rx_stat_maccontrolframesreceived_lo;
2986         uint32_t     rx_stat_mac_xpf_hi;
2987         uint32_t     rx_stat_mac_xpf_lo;
2988         uint32_t     rx_stat_mac_xcf_hi;
2989         uint32_t     rx_stat_mac_xcf_lo;
2990
2991         /* xoff_state_entered */
2992         uint32_t     rx_stat_xoffstateentered_hi;
2993         uint32_t     rx_stat_xoffstateentered_lo;
2994         /* pause_xon_frames_received */
2995         uint32_t     rx_stat_xonpauseframesreceived_hi;
2996         uint32_t     rx_stat_xonpauseframesreceived_lo;
2997         /* pause_xoff_frames_received */
2998         uint32_t     rx_stat_xoffpauseframesreceived_hi;
2999         uint32_t     rx_stat_xoffpauseframesreceived_lo;
3000         /* pause_xon_frames_transmitted */
3001         uint32_t     tx_stat_outxonsent_hi;
3002         uint32_t     tx_stat_outxonsent_lo;
3003         /* pause_xoff_frames_transmitted */
3004         uint32_t     tx_stat_outxoffsent_hi;
3005         uint32_t     tx_stat_outxoffsent_lo;
3006         /* flow_control_done */
3007         uint32_t     tx_stat_flowcontroldone_hi;
3008         uint32_t     tx_stat_flowcontroldone_lo;
3009
3010         /* ether_stats_collisions */
3011         uint32_t     tx_stat_etherstatscollisions_hi;
3012         uint32_t     tx_stat_etherstatscollisions_lo;
3013         /* single_collision_transmit_frames */
3014         uint32_t     tx_stat_dot3statssinglecollisionframes_hi;
3015         uint32_t     tx_stat_dot3statssinglecollisionframes_lo;
3016         /* multiple_collision_transmit_frames */
3017         uint32_t     tx_stat_dot3statsmultiplecollisionframes_hi;
3018         uint32_t     tx_stat_dot3statsmultiplecollisionframes_lo;
3019         /* deferred_transmissions */
3020         uint32_t     tx_stat_dot3statsdeferredtransmissions_hi;
3021         uint32_t     tx_stat_dot3statsdeferredtransmissions_lo;
3022         /* excessive_collision_frames */
3023         uint32_t     tx_stat_dot3statsexcessivecollisions_hi;
3024         uint32_t     tx_stat_dot3statsexcessivecollisions_lo;
3025         /* late_collision_frames */
3026         uint32_t     tx_stat_dot3statslatecollisions_hi;
3027         uint32_t     tx_stat_dot3statslatecollisions_lo;
3028
3029         /* frames_transmitted_64_bytes */
3030         uint32_t     tx_stat_etherstatspkts64octets_hi;
3031         uint32_t     tx_stat_etherstatspkts64octets_lo;
3032         /* frames_transmitted_65_127_bytes */
3033         uint32_t     tx_stat_etherstatspkts65octetsto127octets_hi;
3034         uint32_t     tx_stat_etherstatspkts65octetsto127octets_lo;
3035         /* frames_transmitted_128_255_bytes */
3036         uint32_t     tx_stat_etherstatspkts128octetsto255octets_hi;
3037         uint32_t     tx_stat_etherstatspkts128octetsto255octets_lo;
3038         /* frames_transmitted_256_511_bytes */
3039         uint32_t     tx_stat_etherstatspkts256octetsto511octets_hi;
3040         uint32_t     tx_stat_etherstatspkts256octetsto511octets_lo;
3041         /* frames_transmitted_512_1023_bytes */
3042         uint32_t     tx_stat_etherstatspkts512octetsto1023octets_hi;
3043         uint32_t     tx_stat_etherstatspkts512octetsto1023octets_lo;
3044         /* frames_transmitted_1024_1522_bytes */
3045         uint32_t     tx_stat_etherstatspkts1024octetsto1522octets_hi;
3046         uint32_t     tx_stat_etherstatspkts1024octetsto1522octets_lo;
3047         /* frames_transmitted_1523_9022_bytes */
3048         uint32_t     tx_stat_etherstatspktsover1522octets_hi;
3049         uint32_t     tx_stat_etherstatspktsover1522octets_lo;
3050         uint32_t     tx_stat_mac_2047_hi;
3051         uint32_t     tx_stat_mac_2047_lo;
3052         uint32_t     tx_stat_mac_4095_hi;
3053         uint32_t     tx_stat_mac_4095_lo;
3054         uint32_t     tx_stat_mac_9216_hi;
3055         uint32_t     tx_stat_mac_9216_lo;
3056         uint32_t     tx_stat_mac_16383_hi;
3057         uint32_t     tx_stat_mac_16383_lo;
3058
3059         /* internal_mac_transmit_errors */
3060         uint32_t     tx_stat_dot3statsinternalmactransmiterrors_hi;
3061         uint32_t     tx_stat_dot3statsinternalmactransmiterrors_lo;
3062
3063         /* if_out_discards */
3064         uint32_t     tx_stat_mac_ufl_hi;
3065         uint32_t     tx_stat_mac_ufl_lo;
3066 };
3067
3068
3069 #define MAC_STX_IDX_MAX                     2
3070
3071 struct host_port_stats {
3072         uint32_t            host_port_stats_counter;
3073
3074         struct mac_stx mac_stx[MAC_STX_IDX_MAX];
3075
3076         uint32_t            brb_drop_hi;
3077         uint32_t            brb_drop_lo;
3078
3079         uint32_t            not_used; /* obsolete as of MFW 7.2.1 */
3080
3081         uint32_t            pfc_frames_tx_hi;
3082         uint32_t            pfc_frames_tx_lo;
3083         uint32_t            pfc_frames_rx_hi;
3084         uint32_t            pfc_frames_rx_lo;
3085
3086         uint32_t            eee_lpi_count_hi;
3087         uint32_t            eee_lpi_count_lo;
3088 };
3089
3090
3091 struct host_func_stats {
3092         uint32_t     host_func_stats_start;
3093
3094         uint32_t     total_bytes_received_hi;
3095         uint32_t     total_bytes_received_lo;
3096
3097         uint32_t     total_bytes_transmitted_hi;
3098         uint32_t     total_bytes_transmitted_lo;
3099
3100         uint32_t     total_unicast_packets_received_hi;
3101         uint32_t     total_unicast_packets_received_lo;
3102
3103         uint32_t     total_multicast_packets_received_hi;
3104         uint32_t     total_multicast_packets_received_lo;
3105
3106         uint32_t     total_broadcast_packets_received_hi;
3107         uint32_t     total_broadcast_packets_received_lo;
3108
3109         uint32_t     total_unicast_packets_transmitted_hi;
3110         uint32_t     total_unicast_packets_transmitted_lo;
3111
3112         uint32_t     total_multicast_packets_transmitted_hi;
3113         uint32_t     total_multicast_packets_transmitted_lo;
3114
3115         uint32_t     total_broadcast_packets_transmitted_hi;
3116         uint32_t     total_broadcast_packets_transmitted_lo;
3117
3118         uint32_t     valid_bytes_received_hi;
3119         uint32_t     valid_bytes_received_lo;
3120
3121         uint32_t     host_func_stats_end;
3122 };
3123
3124 /* VIC definitions */
3125 #define VICSTATST_UIF_INDEX 2
3126
3127 /*
3128  * stats collected for afex.
3129  * NOTE: structure is exactly as expected to be received by the switch.
3130  *       order must remain exactly as is unless protocol changes !
3131  */
3132 struct afex_stats {
3133         uint32_t tx_unicast_frames_hi;
3134         uint32_t tx_unicast_frames_lo;
3135         uint32_t tx_unicast_bytes_hi;
3136         uint32_t tx_unicast_bytes_lo;
3137         uint32_t tx_multicast_frames_hi;
3138         uint32_t tx_multicast_frames_lo;
3139         uint32_t tx_multicast_bytes_hi;
3140         uint32_t tx_multicast_bytes_lo;
3141         uint32_t tx_broadcast_frames_hi;
3142         uint32_t tx_broadcast_frames_lo;
3143         uint32_t tx_broadcast_bytes_hi;
3144         uint32_t tx_broadcast_bytes_lo;
3145         uint32_t tx_frames_discarded_hi;
3146         uint32_t tx_frames_discarded_lo;
3147         uint32_t tx_frames_dropped_hi;
3148         uint32_t tx_frames_dropped_lo;
3149
3150         uint32_t rx_unicast_frames_hi;
3151         uint32_t rx_unicast_frames_lo;
3152         uint32_t rx_unicast_bytes_hi;
3153         uint32_t rx_unicast_bytes_lo;
3154         uint32_t rx_multicast_frames_hi;
3155         uint32_t rx_multicast_frames_lo;
3156         uint32_t rx_multicast_bytes_hi;
3157         uint32_t rx_multicast_bytes_lo;
3158         uint32_t rx_broadcast_frames_hi;
3159         uint32_t rx_broadcast_frames_lo;
3160         uint32_t rx_broadcast_bytes_hi;
3161         uint32_t rx_broadcast_bytes_lo;
3162         uint32_t rx_frames_discarded_hi;
3163         uint32_t rx_frames_discarded_lo;
3164         uint32_t rx_frames_dropped_hi;
3165         uint32_t rx_frames_dropped_lo;
3166 };
3167
3168 /* To maintain backward compatibility between FW and drivers, new elements */
3169 /* should be added to the end of the structure. */
3170
3171 /* Per  Port Statistics    */
3172 struct port_info {
3173         uint32_t size; /* size of this structure (i.e. sizeof(port_info))  */
3174         uint32_t enabled;      /* 0 =Disabled, 1= Enabled */
3175         uint32_t link_speed;   /* multiplier of 100Mb */
3176         uint32_t wol_support;  /* WoL Support (i.e. Non-Zero if WOL supported ) */
3177         uint32_t flow_control; /* 802.3X Flow Ctrl. 0=off 1=RX 2=TX 3=RX&TX.*/
3178         uint32_t flex10;     /* Flex10 mode enabled. non zero = yes */
3179         uint32_t rx_drops;  /* RX Discards. Counters roll over, never reset */
3180         uint32_t rx_errors; /* RX Errors. Physical Port Stats L95, All PFs and NC-SI.
3181                                    This is flagged by Consumer as an error. */
3182         uint32_t rx_uncast_lo;   /* RX Unicast Packets. Free running counters: */
3183         uint32_t rx_uncast_hi;   /* RX Unicast Packets. Free running counters: */
3184         uint32_t rx_mcast_lo;    /* RX Multicast Packets  */
3185         uint32_t rx_mcast_hi;    /* RX Multicast Packets  */
3186         uint32_t rx_bcast_lo;    /* RX Broadcast Packets  */
3187         uint32_t rx_bcast_hi;    /* RX Broadcast Packets  */
3188         uint32_t tx_uncast_lo;   /* TX Unicast Packets   */
3189         uint32_t tx_uncast_hi;   /* TX Unicast Packets   */
3190         uint32_t tx_mcast_lo;    /* TX Multicast Packets  */
3191         uint32_t tx_mcast_hi;    /* TX Multicast Packets  */
3192         uint32_t tx_bcast_lo;    /* TX Broadcast Packets  */
3193         uint32_t tx_bcast_hi;    /* TX Broadcast Packets  */
3194         uint32_t tx_errors;      /* TX Errors              */
3195         uint32_t tx_discards;    /* TX Discards          */
3196         uint32_t rx_frames_lo;   /* RX Frames received  */
3197         uint32_t rx_frames_hi;   /* RX Frames received  */
3198         uint32_t rx_bytes_lo;    /* RX Bytes received    */
3199         uint32_t rx_bytes_hi;    /* RX Bytes received    */
3200         uint32_t tx_frames_lo;   /* TX Frames sent      */
3201         uint32_t tx_frames_hi;   /* TX Frames sent      */
3202         uint32_t tx_bytes_lo;    /* TX Bytes sent        */
3203         uint32_t tx_bytes_hi;    /* TX Bytes sent        */
3204         uint32_t link_status;  /* Port P Link Status. 1:0 bit for port enabled.
3205                                 1:1 bit for link good,
3206                                 2:1 Set if link changed between last poll. */
3207         uint32_t tx_pfc_frames_lo;   /* PFC Frames sent.    */
3208         uint32_t tx_pfc_frames_hi;   /* PFC Frames sent.    */
3209         uint32_t rx_pfc_frames_lo;   /* PFC Frames Received. */
3210         uint32_t rx_pfc_frames_hi;   /* PFC Frames Received. */
3211 };
3212
3213
3214 #define BNX2X_5710_FW_MAJOR_VERSION                     7
3215 #define BNX2X_5710_FW_MINOR_VERSION                     2
3216 #define BNX2X_5710_FW_REVISION_VERSION          51
3217 #define BNX2X_5710_FW_ENGINEERING_VERSION               0
3218 #define BNX2X_5710_FW_COMPILE_FLAGS                     1
3219
3220
3221 /*
3222  * attention bits $$KEEP_ENDIANNESS$$
3223  */
3224 struct atten_sp_status_block
3225 {
3226         uint32_t attn_bits /* 16 bit of attention signal lines */;
3227         uint32_t attn_bits_ack /* 16 bit of attention signal ack */;
3228         uint8_t status_block_id /* status block id */;
3229         uint8_t reserved0 /* resreved for padding */;
3230         uint16_t attn_bits_index /* attention bits running index */;
3231         uint32_t reserved1 /* resreved for padding */;
3232 };
3233
3234
3235 /*
3236  * The eth aggregative context of Cstorm
3237  */
3238 struct cstorm_eth_ag_context
3239 {
3240         uint32_t __reserved0[10];
3241 };
3242
3243
3244 /*
3245  * dmae command structure
3246  */
3247 struct dmae_command
3248 {
3249         uint32_t opcode;
3250 #define DMAE_COMMAND_SRC (0x1<<0) /* BitField opcode    Whether the source is the PCIe or the GRC. 0- The source is the PCIe 1- The source is the GRC. */
3251 #define DMAE_COMMAND_SRC_SHIFT 0
3252 #define DMAE_COMMAND_DST (0x3<<1) /* BitField opcode    The destination of the DMA can be: 0-None 1-PCIe 2-GRC 3-None  */
3253 #define DMAE_COMMAND_DST_SHIFT 1
3254 #define DMAE_COMMAND_C_DST (0x1<<3) /* BitField opcode  The destination of the completion: 0-PCIe 1-GRC */
3255 #define DMAE_COMMAND_C_DST_SHIFT 3
3256 #define DMAE_COMMAND_C_TYPE_ENABLE (0x1<<4) /* BitField opcode  Whether to write a completion word to the completion destination: 0-Do not write a completion word 1-Write the completion word  */
3257 #define DMAE_COMMAND_C_TYPE_ENABLE_SHIFT 4
3258 #define DMAE_COMMAND_C_TYPE_CRC_ENABLE (0x1<<5) /* BitField opcode      Whether to write a CRC word to the completion destination 0-Do not write a CRC word 1-Write a CRC word  */
3259 #define DMAE_COMMAND_C_TYPE_CRC_ENABLE_SHIFT 5
3260 #define DMAE_COMMAND_C_TYPE_CRC_OFFSET (0x7<<6) /* BitField opcode      The CRC word should be taken from the DMAE GRC space from address 9+X, where X is the value in these bits. */
3261 #define DMAE_COMMAND_C_TYPE_CRC_OFFSET_SHIFT 6
3262 #define DMAE_COMMAND_ENDIANITY (0x3<<9) /* BitField opcode      swapping mode. */
3263 #define DMAE_COMMAND_ENDIANITY_SHIFT 9
3264 #define DMAE_COMMAND_PORT (0x1<<11) /* BitField opcode  Which network port ID to present to the PCI request interface */
3265 #define DMAE_COMMAND_PORT_SHIFT 11
3266 #define DMAE_COMMAND_CRC_RESET (0x1<<12) /* BitField opcode     reset crc result */
3267 #define DMAE_COMMAND_CRC_RESET_SHIFT 12
3268 #define DMAE_COMMAND_SRC_RESET (0x1<<13) /* BitField opcode     reset source address in next go */
3269 #define DMAE_COMMAND_SRC_RESET_SHIFT 13
3270 #define DMAE_COMMAND_DST_RESET (0x1<<14) /* BitField opcode     reset dest address in next go */
3271 #define DMAE_COMMAND_DST_RESET_SHIFT 14
3272 #define DMAE_COMMAND_E1HVN (0x3<<15) /* BitField opcode vnic number E2 and onwards source vnic */
3273 #define DMAE_COMMAND_E1HVN_SHIFT 15
3274 #define DMAE_COMMAND_DST_VN (0x3<<17) /* BitField opcode        E2 and onwards dest vnic */
3275 #define DMAE_COMMAND_DST_VN_SHIFT 17
3276 #define DMAE_COMMAND_C_FUNC (0x1<<19) /* BitField opcode        E2 and onwards which function gets the completion src_vn(e1hvn)-0 dst_vn-1 */
3277 #define DMAE_COMMAND_C_FUNC_SHIFT 19
3278 #define DMAE_COMMAND_ERR_POLICY (0x3<<20) /* BitField opcode    E2 and onwards what to do when theres a completion and a PCI error regular-0 error indication-1 no completion-2 */
3279 #define DMAE_COMMAND_ERR_POLICY_SHIFT 20
3280 #define DMAE_COMMAND_RESERVED0 (0x3FF<<22) /* BitField opcode    */
3281 #define DMAE_COMMAND_RESERVED0_SHIFT 22
3282         uint32_t src_addr_lo /* source address low/grc address */;
3283         uint32_t src_addr_hi /* source address hi */;
3284         uint32_t dst_addr_lo /* dest address low/grc address */;
3285         uint32_t dst_addr_hi /* dest address hi */;
3286 #if defined(__BIG_ENDIAN)
3287         uint16_t opcode_iov;
3288 #define DMAE_COMMAND_SRC_VFID (0x3F<<0) /* BitField opcode_iovE2 and onward, set to 0 for backward compatibility        source VF id */
3289 #define DMAE_COMMAND_SRC_VFID_SHIFT 0
3290 #define DMAE_COMMAND_SRC_VFPF (0x1<<6) /* BitField opcode_iovE2 and onward, set to 0 for backward compatibility selects the source function PF-0, VF-1 */
3291 #define DMAE_COMMAND_SRC_VFPF_SHIFT 6
3292 #define DMAE_COMMAND_RESERVED1 (0x1<<7) /* BitField opcode_iovE2 and onward, set to 0 for backward compatibility         */
3293 #define DMAE_COMMAND_RESERVED1_SHIFT 7
3294 #define DMAE_COMMAND_DST_VFID (0x3F<<8) /* BitField opcode_iovE2 and onward, set to 0 for backward compatibility        destination VF id */
3295 #define DMAE_COMMAND_DST_VFID_SHIFT 8
3296 #define DMAE_COMMAND_DST_VFPF (0x1<<14) /* BitField opcode_iovE2 and onward, set to 0 for backward compatibility        selects the destination function PF-0, VF-1 */
3297 #define DMAE_COMMAND_DST_VFPF_SHIFT 14
3298 #define DMAE_COMMAND_RESERVED2 (0x1<<15) /* BitField opcode_iovE2 and onward, set to 0 for backward compatibility        */
3299 #define DMAE_COMMAND_RESERVED2_SHIFT 15
3300         uint16_t len /* copy length */;
3301 #elif defined(__LITTLE_ENDIAN)
3302         uint16_t len /* copy length */;
3303         uint16_t opcode_iov;
3304 #define DMAE_COMMAND_SRC_VFID (0x3F<<0) /* BitField opcode_iovE2 and onward, set to 0 for backward compatibility        source VF id */
3305 #define DMAE_COMMAND_SRC_VFID_SHIFT 0
3306 #define DMAE_COMMAND_SRC_VFPF (0x1<<6) /* BitField opcode_iovE2 and onward, set to 0 for backward compatibility selects the source function PF-0, VF-1 */
3307 #define DMAE_COMMAND_SRC_VFPF_SHIFT 6
3308 #define DMAE_COMMAND_RESERVED1 (0x1<<7) /* BitField opcode_iovE2 and onward, set to 0 for backward compatibility         */
3309 #define DMAE_COMMAND_RESERVED1_SHIFT 7
3310 #define DMAE_COMMAND_DST_VFID (0x3F<<8) /* BitField opcode_iovE2 and onward, set to 0 for backward compatibility        destination VF id */
3311 #define DMAE_COMMAND_DST_VFID_SHIFT 8
3312 #define DMAE_COMMAND_DST_VFPF (0x1<<14) /* BitField opcode_iovE2 and onward, set to 0 for backward compatibility        selects the destination function PF-0, VF-1 */
3313 #define DMAE_COMMAND_DST_VFPF_SHIFT 14
3314 #define DMAE_COMMAND_RESERVED2 (0x1<<15) /* BitField opcode_iovE2 and onward, set to 0 for backward compatibility        */
3315 #define DMAE_COMMAND_RESERVED2_SHIFT 15
3316 #endif
3317         uint32_t comp_addr_lo /* completion address low/grc address */;
3318         uint32_t comp_addr_hi /* completion address hi */;
3319         uint32_t comp_val /* value to write to completion address */;
3320         uint32_t crc32 /* crc32 result */;
3321         uint32_t crc32_c /* crc32_c result */;
3322 #if defined(__BIG_ENDIAN)
3323         uint16_t crc16_c /* crc16_c result */;
3324         uint16_t crc16 /* crc16 result */;
3325 #elif defined(__LITTLE_ENDIAN)
3326         uint16_t crc16 /* crc16 result */;
3327         uint16_t crc16_c /* crc16_c result */;
3328 #endif
3329 #if defined(__BIG_ENDIAN)
3330         uint16_t reserved3;
3331         uint16_t crc_t10 /* crc_t10 result */;
3332 #elif defined(__LITTLE_ENDIAN)
3333         uint16_t crc_t10 /* crc_t10 result */;
3334         uint16_t reserved3;
3335 #endif
3336 #if defined(__BIG_ENDIAN)
3337         uint16_t xsum8 /* checksum8 result */;
3338         uint16_t xsum16 /* checksum16 result */;
3339 #elif defined(__LITTLE_ENDIAN)
3340         uint16_t xsum16 /* checksum16 result */;
3341         uint16_t xsum8 /* checksum8 result */;
3342 #endif
3343 };
3344
3345
3346 /*
3347  * common data for all protocols
3348  */
3349 struct doorbell_hdr
3350 {
3351         uint8_t header;
3352 #define DOORBELL_HDR_RX (0x1<<0) /* BitField header     1 for rx doorbell, 0 for tx doorbell */
3353 #define DOORBELL_HDR_RX_SHIFT 0
3354 #define DOORBELL_HDR_DB_TYPE (0x1<<1) /* BitField header        0 for normal doorbell, 1 for advertise wnd doorbell */
3355 #define DOORBELL_HDR_DB_TYPE_SHIFT 1
3356 #define DOORBELL_HDR_DPM_SIZE (0x3<<2) /* BitField header       rdma tx only: DPM transaction size specifier (64/128/256/512 bytes) */
3357 #define DOORBELL_HDR_DPM_SIZE_SHIFT 2
3358 #define DOORBELL_HDR_CONN_TYPE (0xF<<4) /* BitField header      connection type */
3359 #define DOORBELL_HDR_CONN_TYPE_SHIFT 4
3360 };
3361
3362 /*
3363  * Ethernet doorbell
3364  */
3365 struct eth_tx_doorbell
3366 {
3367 #if defined(__BIG_ENDIAN)
3368         uint16_t npackets /* number of data bytes that were added in the doorbell */;
3369         uint8_t params;
3370 #define ETH_TX_DOORBELL_NUM_BDS (0x3F<<0) /* BitField params    number of buffer descriptors that were added in the doorbell */
3371 #define ETH_TX_DOORBELL_NUM_BDS_SHIFT 0
3372 #define ETH_TX_DOORBELL_RESERVED_TX_FIN_FLAG (0x1<<6) /* BitField params        tx fin command flag */
3373 #define ETH_TX_DOORBELL_RESERVED_TX_FIN_FLAG_SHIFT 6
3374 #define ETH_TX_DOORBELL_SPARE (0x1<<7) /* BitField params       doorbell queue spare flag */
3375 #define ETH_TX_DOORBELL_SPARE_SHIFT 7
3376         struct doorbell_hdr hdr;
3377 #elif defined(__LITTLE_ENDIAN)
3378         struct doorbell_hdr hdr;
3379         uint8_t params;
3380 #define ETH_TX_DOORBELL_NUM_BDS (0x3F<<0) /* BitField params    number of buffer descriptors that were added in the doorbell */
3381 #define ETH_TX_DOORBELL_NUM_BDS_SHIFT 0
3382 #define ETH_TX_DOORBELL_RESERVED_TX_FIN_FLAG (0x1<<6) /* BitField params        tx fin command flag */
3383 #define ETH_TX_DOORBELL_RESERVED_TX_FIN_FLAG_SHIFT 6
3384 #define ETH_TX_DOORBELL_SPARE (0x1<<7) /* BitField params       doorbell queue spare flag */
3385 #define ETH_TX_DOORBELL_SPARE_SHIFT 7
3386         uint16_t npackets /* number of data bytes that were added in the doorbell */;
3387 #endif
3388 };
3389
3390
3391 /*
3392  * 3 lines. status block $$KEEP_ENDIANNESS$$
3393  */
3394 struct hc_status_block_e1x
3395 {
3396         uint16_t index_values[HC_SB_MAX_INDICES_E1X] /* indices reported by cstorm */;
3397         uint16_t running_index[HC_SB_MAX_SM] /* Status Block running indices */;
3398         uint32_t rsrv[11];
3399 };
3400
3401 /*
3402  * host status block
3403  */
3404 struct host_hc_status_block_e1x
3405 {
3406         struct hc_status_block_e1x sb /* fast path indices */;
3407 };
3408
3409
3410 /*
3411  * 3 lines. status block $$KEEP_ENDIANNESS$$
3412  */
3413 struct hc_status_block_e2
3414 {
3415         uint16_t index_values[HC_SB_MAX_INDICES_E2] /* indices reported by cstorm */;
3416         uint16_t running_index[HC_SB_MAX_SM] /* Status Block running indices */;
3417         uint32_t reserved[11];
3418 };
3419
3420 /*
3421  * host status block
3422  */
3423 struct host_hc_status_block_e2
3424 {
3425         struct hc_status_block_e2 sb /* fast path indices */;
3426 };
3427
3428
3429 /*
3430  * 5 lines. slow-path status block $$KEEP_ENDIANNESS$$
3431  */
3432 struct hc_sp_status_block
3433 {
3434         uint16_t index_values[HC_SP_SB_MAX_INDICES] /* indices reported by cstorm */;
3435         uint16_t running_index /* Status Block running index */;
3436         uint16_t rsrv;
3437         uint32_t rsrv1;
3438 };
3439
3440 /*
3441  * host status block
3442  */
3443 struct host_sp_status_block
3444 {
3445         struct atten_sp_status_block atten_status_block /* attention bits section */;
3446         struct hc_sp_status_block sp_sb /* slow path indices */;
3447 };
3448
3449
3450 /*
3451  * IGU driver acknowledgment register
3452  */
3453 union igu_ack_register
3454 {
3455         struct {
3456 #if defined(__BIG_ENDIAN)
3457                 uint16_t sb_id_and_flags;
3458 #define IGU_ACK_REGISTER_STATUS_BLOCK_ID (0x1F<<0) /* BitField sb_id_and_flags  0-15: non default status blocks, 16: default status block */
3459 #define IGU_ACK_REGISTER_STATUS_BLOCK_ID_SHIFT 0
3460 #define IGU_ACK_REGISTER_STORM_ID (0x7<<5) /* BitField sb_id_and_flags  0-3:storm id, 4: attn status block (valid in default sb only) */
3461 #define IGU_ACK_REGISTER_STORM_ID_SHIFT 5
3462 #define IGU_ACK_REGISTER_UPDATE_INDEX (0x1<<8) /* BitField sb_id_and_flags      if set, acknowledges status block index */
3463 #define IGU_ACK_REGISTER_UPDATE_INDEX_SHIFT 8
3464 #define IGU_ACK_REGISTER_INTERRUPT_MODE (0x3<<9) /* BitField sb_id_and_flags    interrupt enable/disable/nop: use IGU_INT_xxx constants */
3465 #define IGU_ACK_REGISTER_INTERRUPT_MODE_SHIFT 9
3466 #define IGU_ACK_REGISTER_RESERVED (0x1F<<11) /* BitField sb_id_and_flags         */
3467 #define IGU_ACK_REGISTER_RESERVED_SHIFT 11
3468                 uint16_t status_block_index /* status block index acknowledgement */;
3469 #elif defined(__LITTLE_ENDIAN)
3470                 uint16_t status_block_index /* status block index acknowledgement */;
3471                 uint16_t sb_id_and_flags;
3472 #define IGU_ACK_REGISTER_STATUS_BLOCK_ID (0x1F<<0) /* BitField sb_id_and_flags  0-15: non default status blocks, 16: default status block */
3473 #define IGU_ACK_REGISTER_STATUS_BLOCK_ID_SHIFT 0
3474 #define IGU_ACK_REGISTER_STORM_ID (0x7<<5) /* BitField sb_id_and_flags  0-3:storm id, 4: attn status block (valid in default sb only) */
3475 #define IGU_ACK_REGISTER_STORM_ID_SHIFT 5
3476 #define IGU_ACK_REGISTER_UPDATE_INDEX (0x1<<8) /* BitField sb_id_and_flags      if set, acknowledges status block index */
3477 #define IGU_ACK_REGISTER_UPDATE_INDEX_SHIFT 8
3478 #define IGU_ACK_REGISTER_INTERRUPT_MODE (0x3<<9) /* BitField sb_id_and_flags    interrupt enable/disable/nop: use IGU_INT_xxx constants */
3479 #define IGU_ACK_REGISTER_INTERRUPT_MODE_SHIFT 9
3480 #define IGU_ACK_REGISTER_RESERVED (0x1F<<11) /* BitField sb_id_and_flags         */
3481 #define IGU_ACK_REGISTER_RESERVED_SHIFT 11
3482 #endif
3483         } sb;
3484         uint32_t raw_data;
3485 };
3486
3487
3488 /*
3489  * IGU driver acknowledgement register
3490  */
3491 struct igu_backward_compatible
3492 {
3493         uint32_t sb_id_and_flags;
3494 #define IGU_BACKWARD_COMPATIBLE_SB_INDEX (0xFFFF<<0) /* BitField sb_id_and_flags         */
3495 #define IGU_BACKWARD_COMPATIBLE_SB_INDEX_SHIFT 0
3496 #define IGU_BACKWARD_COMPATIBLE_SB_SELECT (0x1F<<16) /* BitField sb_id_and_flags         */
3497 #define IGU_BACKWARD_COMPATIBLE_SB_SELECT_SHIFT 16
3498 #define IGU_BACKWARD_COMPATIBLE_SEGMENT_ACCESS (0x7<<21) /* BitField sb_id_and_flags    0-3:storm id, 4: attn status block (valid in default sb only) */
3499 #define IGU_BACKWARD_COMPATIBLE_SEGMENT_ACCESS_SHIFT 21
3500 #define IGU_BACKWARD_COMPATIBLE_BUPDATE (0x1<<24) /* BitField sb_id_and_flags   if set, acknowledges status block index */
3501 #define IGU_BACKWARD_COMPATIBLE_BUPDATE_SHIFT 24
3502 #define IGU_BACKWARD_COMPATIBLE_ENABLE_INT (0x3<<25) /* BitField sb_id_and_flags        interrupt enable/disable/nop: use IGU_INT_xxx constants */
3503 #define IGU_BACKWARD_COMPATIBLE_ENABLE_INT_SHIFT 25
3504 #define IGU_BACKWARD_COMPATIBLE_RESERVED_0 (0x1F<<27) /* BitField sb_id_and_flags        */
3505 #define IGU_BACKWARD_COMPATIBLE_RESERVED_0_SHIFT 27
3506         uint32_t reserved_2;
3507 };
3508
3509
3510 /*
3511  * IGU driver acknowledgement register
3512  */
3513 struct igu_regular
3514 {
3515         uint32_t sb_id_and_flags;
3516 #define IGU_REGULAR_SB_INDEX (0xFFFFF<<0) /* BitField sb_id_and_flags    */
3517 #define IGU_REGULAR_SB_INDEX_SHIFT 0
3518 #define IGU_REGULAR_RESERVED0 (0x1<<20) /* BitField sb_id_and_flags      */
3519 #define IGU_REGULAR_RESERVED0_SHIFT 20
3520 #define IGU_REGULAR_SEGMENT_ACCESS (0x7<<21) /* BitField sb_id_and_flags        21-23 (use enum igu_seg_access) */
3521 #define IGU_REGULAR_SEGMENT_ACCESS_SHIFT 21
3522 #define IGU_REGULAR_BUPDATE (0x1<<24) /* BitField sb_id_and_flags        */
3523 #define IGU_REGULAR_BUPDATE_SHIFT 24
3524 #define IGU_REGULAR_ENABLE_INT (0x3<<25) /* BitField sb_id_and_flags    interrupt enable/disable/nop (use enum igu_int_cmd) */
3525 #define IGU_REGULAR_ENABLE_INT_SHIFT 25
3526 #define IGU_REGULAR_RESERVED_1 (0x1<<27) /* BitField sb_id_and_flags     */
3527 #define IGU_REGULAR_RESERVED_1_SHIFT 27
3528 #define IGU_REGULAR_CLEANUP_TYPE (0x3<<28) /* BitField sb_id_and_flags   */
3529 #define IGU_REGULAR_CLEANUP_TYPE_SHIFT 28
3530 #define IGU_REGULAR_CLEANUP_SET (0x1<<30) /* BitField sb_id_and_flags    */
3531 #define IGU_REGULAR_CLEANUP_SET_SHIFT 30
3532 #define IGU_REGULAR_BCLEANUP (0x1<<31) /* BitField sb_id_and_flags       */
3533 #define IGU_REGULAR_BCLEANUP_SHIFT 31
3534         uint32_t reserved_2;
3535 };
3536
3537 /*
3538  * IGU driver acknowledgement register
3539  */
3540 union igu_consprod_reg
3541 {
3542         struct igu_regular regular;
3543         struct igu_backward_compatible backward_compatible;
3544 };
3545
3546
3547 /*
3548  * Igu control commands
3549  */
3550 enum igu_ctrl_cmd
3551 {
3552         IGU_CTRL_CMD_TYPE_RD,
3553         IGU_CTRL_CMD_TYPE_WR,
3554         MAX_IGU_CTRL_CMD};
3555
3556
3557 /*
3558  * Control register for the IGU command register
3559  */
3560 struct igu_ctrl_reg
3561 {
3562         uint32_t ctrl_data;
3563 #define IGU_CTRL_REG_ADDRESS (0xFFF<<0) /* BitField ctrl_data    */
3564 #define IGU_CTRL_REG_ADDRESS_SHIFT 0
3565 #define IGU_CTRL_REG_FID (0x7F<<12) /* BitField ctrl_data        */
3566 #define IGU_CTRL_REG_FID_SHIFT 12
3567 #define IGU_CTRL_REG_RESERVED (0x1<<19) /* BitField ctrl_data    */
3568 #define IGU_CTRL_REG_RESERVED_SHIFT 19
3569 #define IGU_CTRL_REG_TYPE (0x1<<20) /* BitField ctrl_data        (use enum igu_ctrl_cmd) */
3570 #define IGU_CTRL_REG_TYPE_SHIFT 20
3571 #define IGU_CTRL_REG_UNUSED (0x7FF<<21) /* BitField ctrl_data    */
3572 #define IGU_CTRL_REG_UNUSED_SHIFT 21
3573 };
3574
3575
3576 /*
3577  * Igu interrupt command
3578  */
3579 enum igu_int_cmd
3580 {
3581         IGU_INT_ENABLE,
3582         IGU_INT_DISABLE,
3583         IGU_INT_NOP,
3584         IGU_INT_NOP2,
3585         MAX_IGU_INT_CMD};
3586
3587
3588 /*
3589  * Igu segments
3590  */
3591 enum igu_seg_access
3592 {
3593         IGU_SEG_ACCESS_NORM,
3594         IGU_SEG_ACCESS_DEF,
3595         IGU_SEG_ACCESS_ATTN,
3596         MAX_IGU_SEG_ACCESS};
3597
3598
3599 /*
3600  * Parser parsing flags field
3601  */
3602 struct parsing_flags
3603 {
3604         uint16_t flags;
3605 #define PARSING_FLAGS_ETHERNET_ADDRESS_TYPE (0x1<<0) /* BitField flagscontext flags     0=non-unicast, 1=unicast (use enum prs_flags_eth_addr_type) */
3606 #define PARSING_FLAGS_ETHERNET_ADDRESS_TYPE_SHIFT 0
3607 #define PARSING_FLAGS_VLAN (0x1<<1) /* BitField flagscontext flags      0 or 1 */
3608 #define PARSING_FLAGS_VLAN_SHIFT 1
3609 #define PARSING_FLAGS_EXTRA_VLAN (0x1<<2) /* BitField flagscontext flags        0 or 1 */
3610 #define PARSING_FLAGS_EXTRA_VLAN_SHIFT 2
3611 #define PARSING_FLAGS_OVER_ETHERNET_PROTOCOL (0x3<<3) /* BitField flagscontext flags    0=un-known, 1=Ipv4, 2=Ipv6,3=LLC SNAP un-known. LLC SNAP here refers only to LLC/SNAP packets that do not have Ipv4 or Ipv6 above them. Ipv4 and Ipv6 indications are even if they are over LLC/SNAP and not directly over Ethernet (use enum prs_flags_over_eth) */
3612 #define PARSING_FLAGS_OVER_ETHERNET_PROTOCOL_SHIFT 3
3613 #define PARSING_FLAGS_IP_OPTIONS (0x1<<5) /* BitField flagscontext flags        0=no IP options / extension headers. 1=IP options / extension header exist */
3614 #define PARSING_FLAGS_IP_OPTIONS_SHIFT 5
3615 #define PARSING_FLAGS_FRAGMENTATION_STATUS (0x1<<6) /* BitField flagscontext flags      0=non-fragmented, 1=fragmented */
3616 #define PARSING_FLAGS_FRAGMENTATION_STATUS_SHIFT 6
3617 #define PARSING_FLAGS_OVER_IP_PROTOCOL (0x3<<7) /* BitField flagscontext flags  0=un-known, 1=TCP, 2=UDP (use enum prs_flags_over_ip) */
3618 #define PARSING_FLAGS_OVER_IP_PROTOCOL_SHIFT 7
3619 #define PARSING_FLAGS_PURE_ACK_INDICATION (0x1<<9) /* BitField flagscontext flags       0=packet with data, 1=pure-ACK (use enum prs_flags_ack_type) */
3620 #define PARSING_FLAGS_PURE_ACK_INDICATION_SHIFT 9
3621 #define PARSING_FLAGS_TCP_OPTIONS_EXIST (0x1<<10) /* BitField flagscontext flags        0=no TCP options. 1=TCP options */
3622 #define PARSING_FLAGS_TCP_OPTIONS_EXIST_SHIFT 10
3623 #define PARSING_FLAGS_TIME_STAMP_EXIST_FLAG (0x1<<11) /* BitField flagscontext flags    According to the TCP header options parsing */
3624 #define PARSING_FLAGS_TIME_STAMP_EXIST_FLAG_SHIFT 11
3625 #define PARSING_FLAGS_CONNECTION_MATCH (0x1<<12) /* BitField flagscontext flags connection match in searcher indication */
3626 #define PARSING_FLAGS_CONNECTION_MATCH_SHIFT 12
3627 #define PARSING_FLAGS_LLC_SNAP (0x1<<13) /* BitField flagscontext flags LLC SNAP indication */
3628 #define PARSING_FLAGS_LLC_SNAP_SHIFT 13
3629 #define PARSING_FLAGS_RESERVED0 (0x3<<14) /* BitField flagscontext flags         */
3630 #define PARSING_FLAGS_RESERVED0_SHIFT 14
3631 };
3632
3633
3634 /*
3635  * Parsing flags for TCP ACK type
3636  */
3637 enum prs_flags_ack_type
3638 {
3639         PRS_FLAG_PUREACK_PIGGY,
3640         PRS_FLAG_PUREACK_PURE,
3641         MAX_PRS_FLAGS_ACK_TYPE};
3642
3643
3644 /*
3645  * Parsing flags for Ethernet address type
3646  */
3647 enum prs_flags_eth_addr_type
3648 {
3649         PRS_FLAG_ETHTYPE_NON_UNICAST,
3650         PRS_FLAG_ETHTYPE_UNICAST,
3651         MAX_PRS_FLAGS_ETH_ADDR_TYPE};
3652
3653
3654 /*
3655  * Parsing flags for over-ethernet protocol
3656  */
3657 enum prs_flags_over_eth
3658 {
3659         PRS_FLAG_OVERETH_UNKNOWN,
3660         PRS_FLAG_OVERETH_IPV4,
3661         PRS_FLAG_OVERETH_IPV6,
3662         PRS_FLAG_OVERETH_LLCSNAP_UNKNOWN,
3663         MAX_PRS_FLAGS_OVER_ETH};
3664
3665
3666 /*
3667  * Parsing flags for over-IP protocol
3668  */
3669 enum prs_flags_over_ip
3670 {
3671         PRS_FLAG_OVERIP_UNKNOWN,
3672         PRS_FLAG_OVERIP_TCP,
3673         PRS_FLAG_OVERIP_UDP,
3674         MAX_PRS_FLAGS_OVER_IP};
3675
3676
3677 /*
3678  * SDM operation gen command (generate aggregative interrupt)
3679  */
3680 struct sdm_op_gen
3681 {
3682         uint32_t command;
3683 #define SDM_OP_GEN_COMP_PARAM (0x1F<<0) /* BitField commandcomp_param and comp_type     thread ID/aggr interrupt number/counter depending on the completion type */
3684 #define SDM_OP_GEN_COMP_PARAM_SHIFT 0
3685 #define SDM_OP_GEN_COMP_TYPE (0x7<<5) /* BitField commandcomp_param and comp_type       Direct messages to CM / PCI switch are not supported in operation_gen completion */
3686 #define SDM_OP_GEN_COMP_TYPE_SHIFT 5
3687 #define SDM_OP_GEN_AGG_VECT_IDX (0xFF<<8) /* BitField commandcomp_param and comp_type   bit index in aggregated interrupt vector */
3688 #define SDM_OP_GEN_AGG_VECT_IDX_SHIFT 8
3689 #define SDM_OP_GEN_AGG_VECT_IDX_VALID (0x1<<16) /* BitField commandcomp_param and comp_type      */
3690 #define SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT 16
3691 #define SDM_OP_GEN_RESERVED (0x7FFF<<17) /* BitField commandcomp_param and comp_type     */
3692 #define SDM_OP_GEN_RESERVED_SHIFT 17
3693 };
3694
3695
3696 /*
3697  * Timers connection context
3698  */
3699 struct timers_block_context
3700 {
3701         uint32_t __reserved_0 /* data of client 0 of the timers block*/;
3702         uint32_t __reserved_1 /* data of client 1 of the timers block*/;
3703         uint32_t __reserved_2 /* data of client 2 of the timers block*/;
3704         uint32_t flags;
3705 #define __TIMERS_BLOCK_CONTEXT_NUM_OF_ACTIVE_TIMERS (0x3<<0) /* BitField flagscontext flags     number of active timers running */
3706 #define __TIMERS_BLOCK_CONTEXT_NUM_OF_ACTIVE_TIMERS_SHIFT 0
3707 #define TIMERS_BLOCK_CONTEXT_CONN_VALID_FLG (0x1<<2) /* BitField flagscontext flags     flag: is connection valid (should be set by driver to 1 in toe/iscsi connections) */
3708 #define TIMERS_BLOCK_CONTEXT_CONN_VALID_FLG_SHIFT 2
3709 #define __TIMERS_BLOCK_CONTEXT_RESERVED0 (0x1FFFFFFF<<3) /* BitField flagscontext flags  */
3710 #define __TIMERS_BLOCK_CONTEXT_RESERVED0_SHIFT 3
3711 };
3712
3713
3714 /*
3715  * The eth aggregative context of Tstorm
3716  */
3717 struct tstorm_eth_ag_context
3718 {
3719         uint32_t __reserved0[14];
3720 };
3721
3722
3723 /*
3724  * The eth aggregative context of Ustorm
3725  */
3726 struct ustorm_eth_ag_context
3727 {
3728         uint32_t __reserved0;
3729 #if defined(__BIG_ENDIAN)
3730         uint8_t cdu_usage /* Will be used by the CDU for validation of the CID/connection type on doorbells. */;
3731         uint8_t __reserved2;
3732         uint16_t __reserved1;
3733 #elif defined(__LITTLE_ENDIAN)
3734         uint16_t __reserved1;
3735         uint8_t __reserved2;
3736         uint8_t cdu_usage /* Will be used by the CDU for validation of the CID/connection type on doorbells. */;
3737 #endif
3738         uint32_t __reserved3[6];
3739 };
3740
3741
3742 /*
3743  * The eth aggregative context of Xstorm
3744  */
3745 struct xstorm_eth_ag_context
3746 {
3747         uint32_t reserved0;
3748 #if defined(__BIG_ENDIAN)
3749         uint8_t cdu_reserved /* Used by the CDU for validation and debugging */;
3750         uint8_t reserved2;
3751         uint16_t reserved1;
3752 #elif defined(__LITTLE_ENDIAN)
3753         uint16_t reserved1;
3754         uint8_t reserved2;
3755         uint8_t cdu_reserved /* Used by the CDU for validation and debugging */;
3756 #endif
3757         uint32_t reserved3[30];
3758 };
3759
3760
3761 /*
3762  * doorbell message sent to the chip
3763  */
3764 struct doorbell
3765 {
3766 #if defined(__BIG_ENDIAN)
3767         uint16_t zero_fill2 /* driver must zero this field! */;
3768         uint8_t zero_fill1 /* driver must zero this field! */;
3769         struct doorbell_hdr header;
3770 #elif defined(__LITTLE_ENDIAN)
3771         struct doorbell_hdr header;
3772         uint8_t zero_fill1 /* driver must zero this field! */;
3773         uint16_t zero_fill2 /* driver must zero this field! */;
3774 #endif
3775 };
3776
3777
3778 /*
3779  * doorbell message sent to the chip
3780  */
3781 struct doorbell_set_prod
3782 {
3783 #if defined(__BIG_ENDIAN)
3784         uint16_t prod /* Producer index to be set */;
3785         uint8_t zero_fill1 /* driver must zero this field! */;
3786         struct doorbell_hdr header;
3787 #elif defined(__LITTLE_ENDIAN)
3788         struct doorbell_hdr header;
3789         uint8_t zero_fill1 /* driver must zero this field! */;
3790         uint16_t prod /* Producer index to be set */;
3791 #endif
3792 };
3793
3794
3795 struct regpair
3796 {
3797         uint32_t lo /* low word for reg-pair */;
3798         uint32_t hi /* high word for reg-pair */;
3799 };
3800
3801
3802 struct regpair_native
3803 {
3804         uint32_t lo /* low word for reg-pair */;
3805         uint32_t hi /* high word for reg-pair */;
3806 };
3807
3808
3809 /*
3810  * Classify rule opcodes in E2/E3
3811  */
3812 enum classify_rule
3813 {
3814         CLASSIFY_RULE_OPCODE_MAC /* Add/remove a MAC address */,
3815         CLASSIFY_RULE_OPCODE_VLAN /* Add/remove a VLAN */,
3816         CLASSIFY_RULE_OPCODE_PAIR /* Add/remove a MAC-VLAN pair */,
3817         MAX_CLASSIFY_RULE};
3818
3819
3820 /*
3821  * Classify rule types in E2/E3
3822  */
3823 enum classify_rule_action_type
3824 {
3825         CLASSIFY_RULE_REMOVE,
3826         CLASSIFY_RULE_ADD,
3827         MAX_CLASSIFY_RULE_ACTION_TYPE};
3828
3829
3830 /*
3831  * client init ramrod data $$KEEP_ENDIANNESS$$
3832  */
3833 struct client_init_general_data
3834 {
3835         uint8_t client_id /* client_id */;
3836         uint8_t statistics_counter_id /* statistics counter id */;
3837         uint8_t statistics_en_flg /* statistics en flg */;
3838         uint8_t is_fcoe_flg /* is this an fcoe connection. (1 bit is used) */;
3839         uint8_t activate_flg /* if 0 - the client is deactivate else the client is activate client (1 bit is used) */;
3840         uint8_t sp_client_id /* the slow path rings client Id. */;
3841         uint16_t mtu /* Host MTU from client config */;
3842         uint8_t statistics_zero_flg /* if set FW will reset the statistic counter of this client */;
3843         uint8_t func_id /* PCI function ID (0-71) */;
3844         uint8_t cos /* The connection cos, if applicable */;
3845         uint8_t traffic_type;
3846         uint32_t reserved0;
3847 };
3848
3849
3850 /*
3851  * client init rx data $$KEEP_ENDIANNESS$$
3852  */
3853 struct client_init_rx_data
3854 {
3855         uint8_t tpa_en;
3856 #define CLIENT_INIT_RX_DATA_TPA_EN_IPV4 (0x1<<0) /* BitField tpa_entpa_enable   tpa enable flg ipv4 */
3857 #define CLIENT_INIT_RX_DATA_TPA_EN_IPV4_SHIFT 0
3858 #define CLIENT_INIT_RX_DATA_TPA_EN_IPV6 (0x1<<1) /* BitField tpa_entpa_enable   tpa enable flg ipv6 */
3859 #define CLIENT_INIT_RX_DATA_TPA_EN_IPV6_SHIFT 1
3860 #define CLIENT_INIT_RX_DATA_TPA_MODE (0x1<<2) /* BitField tpa_entpa_enable      tpa mode (LRO or GRO) (use enum tpa_mode) */
3861 #define CLIENT_INIT_RX_DATA_TPA_MODE_SHIFT 2
3862 #define CLIENT_INIT_RX_DATA_RESERVED5 (0x1F<<3) /* BitField tpa_entpa_enable     */
3863 #define CLIENT_INIT_RX_DATA_RESERVED5_SHIFT 3
3864         uint8_t vmqueue_mode_en_flg /* If set, working in VMQueue mode (always consume one sge) */;
3865         uint8_t extra_data_over_sgl_en_flg /* if set, put over sgl data from end of input message */;
3866         uint8_t cache_line_alignment_log_size /* The log size of cache line alignment in bytes. Must be a power of 2. */;
3867         uint8_t enable_dynamic_hc /* If set, dynamic HC is enabled */;
3868         uint8_t max_sges_for_packet /* The maximal number of SGEs that can be used for one packet. depends on MTU and SGE size. must be 0 if SGEs are disabled */;
3869         uint8_t client_qzone_id /* used in E2 only, to specify the HW queue zone ID used for this client rx producers */;
3870         uint8_t drop_ip_cs_err_flg /* If set, this client drops packets with IP checksum error */;
3871         uint8_t drop_tcp_cs_err_flg /* If set, this client drops packets with TCP checksum error */;
3872         uint8_t drop_ttl0_flg /* If set, this client drops packets with TTL=0 */;
3873         uint8_t drop_udp_cs_err_flg /* If set, this client drops packets with UDP checksum error */;
3874         uint8_t inner_vlan_removal_enable_flg /* If set, inner VLAN removal is enabled for this client */;
3875         uint8_t outer_vlan_removal_enable_flg /* If set, outer VLAN removal is enabled for this client */;
3876         uint8_t status_block_id /* rx status block id */;
3877         uint8_t rx_sb_index_number /* status block indices */;
3878         uint8_t dont_verify_rings_pause_thr_flg /* If set, the rings pause thresholds will not be verified by firmware. */;
3879         uint8_t max_tpa_queues /* maximal TPA queues allowed for this client */;
3880         uint8_t silent_vlan_removal_flg /* if set, and the vlan is equal to requested vlan according to mask, the vlan will be remove without notifying the driver */;
3881         uint16_t max_bytes_on_bd /* Maximum bytes that can be placed on a BD. The BD allocated size should include 2 more bytes (ip alignment) and alignment size (in case the address is not aligned) */;
3882         uint16_t sge_buff_size /* Size of the buffers pointed by SGEs */;
3883         uint8_t approx_mcast_engine_id /* In Everest2, if is_approx_mcast is set, this field specified which approximate multicast engine is associate with this client */;
3884         uint8_t rss_engine_id /* In Everest2, if rss_mode is set, this field specified which RSS engine is associate with this client */;
3885         struct regpair bd_page_base /* BD page base address at the host */;
3886         struct regpair sge_page_base /* SGE page base address at the host */;
3887         struct regpair cqe_page_base /* Completion queue base address */;
3888         uint8_t is_leading_rss;
3889         uint8_t is_approx_mcast;
3890         uint16_t max_agg_size /* maximal size for the aggregated TPA packets, reprted by the host */;
3891         uint16_t state;
3892 #define CLIENT_INIT_RX_DATA_UCAST_DROP_ALL (0x1<<0) /* BitField staterx filters state   drop all unicast packets */
3893 #define CLIENT_INIT_RX_DATA_UCAST_DROP_ALL_SHIFT 0
3894 #define CLIENT_INIT_RX_DATA_UCAST_ACCEPT_ALL (0x1<<1) /* BitField staterx filters state accept all unicast packets (subject to vlan) */
3895 #define CLIENT_INIT_RX_DATA_UCAST_ACCEPT_ALL_SHIFT 1
3896 #define CLIENT_INIT_RX_DATA_UCAST_ACCEPT_UNMATCHED (0x1<<2) /* BitField staterx filters state   accept all unmatched unicast packets (subject to vlan) */
3897 #define CLIENT_INIT_RX_DATA_UCAST_ACCEPT_UNMATCHED_SHIFT 2
3898 #define CLIENT_INIT_RX_DATA_MCAST_DROP_ALL (0x1<<3) /* BitField staterx filters state   drop all multicast packets */
3899 #define CLIENT_INIT_RX_DATA_MCAST_DROP_ALL_SHIFT 3
3900 #define CLIENT_INIT_RX_DATA_MCAST_ACCEPT_ALL (0x1<<4) /* BitField staterx filters state accept all multicast packets (subject to vlan) */
3901 #define CLIENT_INIT_RX_DATA_MCAST_ACCEPT_ALL_SHIFT 4
3902 #define CLIENT_INIT_RX_DATA_BCAST_ACCEPT_ALL (0x1<<5) /* BitField staterx filters state accept all broadcast packets (subject to vlan) */
3903 #define CLIENT_INIT_RX_DATA_BCAST_ACCEPT_ALL_SHIFT 5
3904 #define CLIENT_INIT_RX_DATA_ACCEPT_ANY_VLAN (0x1<<6) /* BitField staterx filters state  accept packets matched only by MAC (without checking vlan) */
3905 #define CLIENT_INIT_RX_DATA_ACCEPT_ANY_VLAN_SHIFT 6
3906 #define CLIENT_INIT_RX_DATA_RESERVED2 (0x1FF<<7) /* BitField staterx filters state       */
3907 #define CLIENT_INIT_RX_DATA_RESERVED2_SHIFT 7
3908         uint16_t cqe_pause_thr_low /* number of remaining cqes under which, we send pause message */;
3909         uint16_t cqe_pause_thr_high /* number of remaining cqes above which, we send un-pause message */;
3910         uint16_t bd_pause_thr_low /* number of remaining bds under which, we send pause message */;
3911         uint16_t bd_pause_thr_high /* number of remaining bds above which, we send un-pause message */;
3912         uint16_t sge_pause_thr_low /* number of remaining sges under which, we send pause message */;
3913         uint16_t sge_pause_thr_high /* number of remaining sges above which, we send un-pause message */;
3914         uint16_t rx_cos_mask /* the bits that will be set on pfc/ safc paket with will be genratet when this ring is full. for regular flow control set this to 1 */;
3915         uint16_t silent_vlan_value /* The vlan to compare, in case, silent vlan is set */;
3916         uint16_t silent_vlan_mask /* The vlan mask, in case, silent vlan is set */;
3917         uint32_t reserved6[2];
3918 };
3919
3920 /*
3921  * client init tx data $$KEEP_ENDIANNESS$$
3922  */
3923 struct client_init_tx_data
3924 {
3925         uint8_t enforce_security_flg /* if set, security checks will be made for this connection */;
3926         uint8_t tx_status_block_id /* the number of status block to update */;
3927         uint8_t tx_sb_index_number /* the index to use inside the status block */;
3928         uint8_t tss_leading_client_id /* client ID of the leading TSS client, for TX classification source knock out */;
3929         uint8_t tx_switching_flg /* if set, tx switching will be done to packets on this connection */;
3930         uint8_t anti_spoofing_flg /* if set, anti spoofing check will be done to packets on this connection */;
3931         uint16_t default_vlan /* default vlan tag (id+pri). (valid if default_vlan_flg is set) */;
3932         struct regpair tx_bd_page_base /* BD page base address at the host for TxBdCons */;
3933         uint16_t state;
3934 #define CLIENT_INIT_TX_DATA_UCAST_ACCEPT_ALL (0x1<<0) /* BitField statetx filters state accept all unicast packets (subject to vlan) */
3935 #define CLIENT_INIT_TX_DATA_UCAST_ACCEPT_ALL_SHIFT 0
3936 #define CLIENT_INIT_TX_DATA_MCAST_ACCEPT_ALL (0x1<<1) /* BitField statetx filters state accept all multicast packets (subject to vlan) */
3937 #define CLIENT_INIT_TX_DATA_MCAST_ACCEPT_ALL_SHIFT 1
3938 #define CLIENT_INIT_TX_DATA_BCAST_ACCEPT_ALL (0x1<<2) /* BitField statetx filters state accept all broadcast packets (subject to vlan) */
3939 #define CLIENT_INIT_TX_DATA_BCAST_ACCEPT_ALL_SHIFT 2
3940 #define CLIENT_INIT_TX_DATA_ACCEPT_ANY_VLAN (0x1<<3) /* BitField statetx filters state  accept packets matched only by MAC (without checking vlan) */
3941 #define CLIENT_INIT_TX_DATA_ACCEPT_ANY_VLAN_SHIFT 3
3942 #define CLIENT_INIT_TX_DATA_RESERVED0 (0xFFF<<4) /* BitField statetx filters state       */
3943 #define CLIENT_INIT_TX_DATA_RESERVED0_SHIFT 4
3944         uint8_t default_vlan_flg /* is default vlan valid for this client. */;
3945         uint8_t force_default_pri_flg /* if set, force default priority */;
3946         uint8_t tunnel_lso_inc_ip_id /* In case of LSO over IPv4 tunnel, whether to increment IP ID on external IP header or internal IP header */;
3947         uint8_t refuse_outband_vlan_flg /* if set, the FW will not add outband vlan on packet (even if will exist on BD). */;
3948         uint8_t tunnel_non_lso_pcsum_location /* In case of non-Lso encapsulated packets with L4 checksum offload, the pseudo checksum location - on packet or on BD. */;
3949         uint8_t tunnel_non_lso_outer_ip_csum_location /* In case of non-Lso encapsulated packets with outer L3 ip checksum offload, the pseudo checksum location - on packet or on BD. */;
3950 };
3951
3952 /*
3953  * client init ramrod data $$KEEP_ENDIANNESS$$
3954  */
3955 struct client_init_ramrod_data
3956 {
3957         struct client_init_general_data general /* client init general data */;
3958         struct client_init_rx_data rx /* client init rx data */;
3959         struct client_init_tx_data tx /* client init tx data */;
3960 };
3961
3962
3963 /*
3964  * client update ramrod data $$KEEP_ENDIANNESS$$
3965  */
3966 struct client_update_ramrod_data
3967 {
3968         uint8_t client_id /* the client to update */;
3969         uint8_t func_id /* PCI function ID this client belongs to (0-71) */;
3970         uint8_t inner_vlan_removal_enable_flg /* If set, inner VLAN removal is enabled for this client, will be change according to change flag */;
3971         uint8_t inner_vlan_removal_change_flg /* If set, inner VLAN removal flag will be set according to the enable flag */;
3972         uint8_t outer_vlan_removal_enable_flg /* If set, outer VLAN removal is enabled for this client, will be change according to change flag */;
3973         uint8_t outer_vlan_removal_change_flg /* If set, outer VLAN removal flag will be set according to the enable flag */;
3974         uint8_t anti_spoofing_enable_flg /* If set, anti spoofing is enabled for this client, will be change according to change flag */;
3975         uint8_t anti_spoofing_change_flg /* If set, anti spoofing flag will be set according to anti spoofing flag */;
3976         uint8_t activate_flg /* if 0 - the client is deactivate else the client is activate client (1 bit is used) */;
3977         uint8_t activate_change_flg /* If set, activate_flg will be checked */;
3978         uint16_t default_vlan /* default vlan tag (id+pri). (valid if default_vlan_flg is set) */;
3979         uint8_t default_vlan_enable_flg;
3980         uint8_t default_vlan_change_flg;
3981         uint16_t silent_vlan_value /* The vlan to compare, in case, silent vlan is set */;
3982         uint16_t silent_vlan_mask /* The vlan mask, in case, silent vlan is set */;
3983         uint8_t silent_vlan_removal_flg /* if set, and the vlan is equal to requested vlan according to mask, the vlan will be remove without notifying the driver */;
3984         uint8_t silent_vlan_change_flg;
3985         uint8_t refuse_outband_vlan_flg /* If set, the FW will not add outband vlan on packet (even if will exist on BD). */;
3986         uint8_t refuse_outband_vlan_change_flg /* If set, refuse_outband_vlan_flg will be updated. */;
3987         uint8_t tx_switching_flg /* If set, tx switching will be done to packets on this connection. */;
3988         uint8_t tx_switching_change_flg /* If set, tx_switching_flg will be updated. */;
3989         uint32_t reserved1;
3990         uint32_t echo /* echo value to be sent to driver on event ring */;
3991 };
3992
3993
3994 /*
3995  * The eth storm context of Cstorm
3996  */
3997 struct cstorm_eth_st_context
3998 {
3999         uint32_t __reserved0[4];
4000 };
4001
4002
4003 struct double_regpair
4004 {
4005         uint32_t regpair0_lo /* low word for reg-pair0 */;
4006         uint32_t regpair0_hi /* high word for reg-pair0 */;
4007         uint32_t regpair1_lo /* low word for reg-pair1 */;
4008         uint32_t regpair1_hi /* high word for reg-pair1 */;
4009 };
4010
4011
4012 /*
4013  * Ethernet address types used in ethernet tx BDs
4014  */
4015 enum eth_addr_type
4016 {
4017         UNKNOWN_ADDRESS,
4018         UNICAST_ADDRESS,
4019         MULTICAST_ADDRESS,
4020         BROADCAST_ADDRESS,
4021         MAX_ETH_ADDR_TYPE
4022 };
4023
4024
4025 /*
4026  *  $$KEEP_ENDIANNESS$$
4027  */
4028 struct eth_classify_cmd_header
4029 {
4030         uint8_t cmd_general_data;
4031 #define ETH_CLASSIFY_CMD_HEADER_RX_CMD (0x1<<0) /* BitField cmd_general_data    should this cmd be applied for Rx */
4032 #define ETH_CLASSIFY_CMD_HEADER_RX_CMD_SHIFT 0
4033 #define ETH_CLASSIFY_CMD_HEADER_TX_CMD (0x1<<1) /* BitField cmd_general_data    should this cmd be applied for Tx */
4034 #define ETH_CLASSIFY_CMD_HEADER_TX_CMD_SHIFT 1
4035 #define ETH_CLASSIFY_CMD_HEADER_OPCODE (0x3<<2) /* BitField cmd_general_data    command opcode for MAC/VLAN/PAIR (use enum classify_rule) */
4036 #define ETH_CLASSIFY_CMD_HEADER_OPCODE_SHIFT 2
4037 #define ETH_CLASSIFY_CMD_HEADER_IS_ADD (0x1<<4) /* BitField cmd_general_data     (use enum classify_rule_action_type) */
4038 #define ETH_CLASSIFY_CMD_HEADER_IS_ADD_SHIFT 4
4039 #define ETH_CLASSIFY_CMD_HEADER_RESERVED0 (0x7<<5) /* BitField cmd_general_data  */
4040 #define ETH_CLASSIFY_CMD_HEADER_RESERVED0_SHIFT 5
4041         uint8_t func_id /* the function id */;
4042         uint8_t client_id;
4043         uint8_t reserved1;
4044 };
4045
4046
4047 /*
4048  * header for eth classification config ramrod $$KEEP_ENDIANNESS$$
4049  */
4050 struct eth_classify_header
4051 {
4052         uint8_t rule_cnt /* number of rules in classification config ramrod */;
4053         uint8_t reserved0;
4054         uint16_t reserved1;
4055         uint32_t echo /* echo value to be sent to driver on event ring */;
4056 };
4057
4058
4059 /*
4060  * Command for adding/removing a MAC classification rule $$KEEP_ENDIANNESS$$
4061  */
4062 struct eth_classify_mac_cmd
4063 {
4064         struct eth_classify_cmd_header header;
4065         uint16_t reserved0;
4066         uint16_t inner_mac;
4067         uint16_t mac_lsb;
4068         uint16_t mac_mid;
4069         uint16_t mac_msb;
4070         uint16_t reserved1;
4071 };
4072
4073
4074 /*
4075  * Command for adding/removing a MAC-VLAN pair classification rule $$KEEP_ENDIANNESS$$
4076  */
4077 struct eth_classify_pair_cmd
4078 {
4079         struct eth_classify_cmd_header header;
4080         uint16_t reserved0;
4081         uint16_t inner_mac;
4082         uint16_t mac_lsb;
4083         uint16_t mac_mid;
4084         uint16_t mac_msb;
4085         uint16_t vlan;
4086 };
4087
4088
4089 /*
4090  * Command for adding/removing a VLAN classification rule $$KEEP_ENDIANNESS$$
4091  */
4092 struct eth_classify_vlan_cmd
4093 {
4094         struct eth_classify_cmd_header header;
4095         uint32_t reserved0;
4096         uint32_t reserved1;
4097         uint16_t reserved2;
4098         uint16_t vlan;
4099 };
4100
4101 /*
4102  * union for eth classification rule $$KEEP_ENDIANNESS$$
4103  */
4104 union eth_classify_rule_cmd
4105 {
4106         struct eth_classify_mac_cmd mac;
4107         struct eth_classify_vlan_cmd vlan;
4108         struct eth_classify_pair_cmd pair;
4109 };
4110
4111 /*
4112  * parameters for eth classification configuration ramrod $$KEEP_ENDIANNESS$$
4113  */
4114 struct eth_classify_rules_ramrod_data
4115 {
4116         struct eth_classify_header header;
4117         union eth_classify_rule_cmd rules[CLASSIFY_RULES_COUNT];
4118 };
4119
4120
4121 /*
4122  * The data contain client ID need to the ramrod $$KEEP_ENDIANNESS$$
4123  */
4124 struct eth_common_ramrod_data
4125 {
4126         uint32_t client_id /* id of this client. (5 bits are used) */;
4127         uint32_t reserved1;
4128 };
4129
4130
4131 /*
4132  * The eth storm context of Ustorm
4133  */
4134 struct ustorm_eth_st_context
4135 {
4136         uint32_t reserved0[52];
4137 };
4138
4139 /*
4140  * The eth storm context of Tstorm
4141  */
4142 struct tstorm_eth_st_context
4143 {
4144         uint32_t __reserved0[28];
4145 };
4146
4147 /*
4148  * The eth storm context of Xstorm
4149  */
4150 struct xstorm_eth_st_context
4151 {
4152         uint32_t reserved0[60];
4153 };
4154
4155 /*
4156  * Ethernet connection context
4157  */
4158 struct eth_context
4159 {
4160         struct ustorm_eth_st_context ustorm_st_context /* Ustorm storm context */;
4161         struct tstorm_eth_st_context tstorm_st_context /* Tstorm storm context */;
4162         struct xstorm_eth_ag_context xstorm_ag_context /* Xstorm aggregative context */;
4163         struct tstorm_eth_ag_context tstorm_ag_context /* Tstorm aggregative context */;
4164         struct cstorm_eth_ag_context cstorm_ag_context /* Cstorm aggregative context */;
4165         struct ustorm_eth_ag_context ustorm_ag_context /* Ustorm aggregative context */;
4166         struct timers_block_context timers_context /* Timers block context */;
4167         struct xstorm_eth_st_context xstorm_st_context /* Xstorm storm context */;
4168         struct cstorm_eth_st_context cstorm_st_context /* Cstorm storm context */;
4169 };
4170
4171
4172 /*
4173  * union for sgl and raw data.
4174  */
4175 union eth_sgl_or_raw_data
4176 {
4177         uint16_t sgl[8] /* Scatter-gather list of SGEs used by this packet. This list includes the indices of the SGEs. */;
4178         uint32_t raw_data[4] /* raw data from Tstorm to the driver. */;
4179 };
4180
4181 /*
4182  * eth FP end aggregation CQE parameters struct $$KEEP_ENDIANNESS$$
4183  */
4184 struct eth_end_agg_rx_cqe
4185 {
4186         uint8_t type_error_flags;
4187 #define ETH_END_AGG_RX_CQE_TYPE (0x3<<0) /* BitField type_error_flags    (use enum eth_rx_cqe_type) */
4188 #define ETH_END_AGG_RX_CQE_TYPE_SHIFT 0
4189 #define ETH_END_AGG_RX_CQE_SGL_RAW_SEL (0x1<<2) /* BitField type_error_flags     (use enum eth_rx_fp_sel) */
4190 #define ETH_END_AGG_RX_CQE_SGL_RAW_SEL_SHIFT 2
4191 #define ETH_END_AGG_RX_CQE_RESERVED0 (0x1F<<3) /* BitField type_error_flags      */
4192 #define ETH_END_AGG_RX_CQE_RESERVED0_SHIFT 3
4193         uint8_t reserved1;
4194         uint8_t queue_index /* The aggregation queue index of this packet */;
4195         uint8_t reserved2;
4196         uint32_t timestamp_delta /* timestamp delta between first packet to last packet in aggregation */;
4197         uint16_t num_of_coalesced_segs /* Num of coalesced segments. */;
4198         uint16_t pkt_len /* Packet length */;
4199         uint8_t pure_ack_count /* Number of pure acks coalesced. */;
4200         uint8_t reserved3;
4201         uint16_t reserved4;
4202         union eth_sgl_or_raw_data sgl_or_raw_data /* union for sgl and raw data. */;
4203         uint32_t reserved5[8];
4204 };
4205
4206
4207 /*
4208  * regular eth FP CQE parameters struct $$KEEP_ENDIANNESS$$
4209  */
4210 struct eth_fast_path_rx_cqe
4211 {
4212         uint8_t type_error_flags;
4213 #define ETH_FAST_PATH_RX_CQE_TYPE (0x3<<0) /* BitField type_error_flags  (use enum eth_rx_cqe_type) */
4214 #define ETH_FAST_PATH_RX_CQE_TYPE_SHIFT 0
4215 #define ETH_FAST_PATH_RX_CQE_SGL_RAW_SEL (0x1<<2) /* BitField type_error_flags   (use enum eth_rx_fp_sel) */
4216 #define ETH_FAST_PATH_RX_CQE_SGL_RAW_SEL_SHIFT 2
4217 #define ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG (0x1<<3) /* BitField type_error_flags   Physical layer errors */
4218 #define ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG_SHIFT 3
4219 #define ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG (0x1<<4) /* BitField type_error_flags      IP checksum error */
4220 #define ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG_SHIFT 4
4221 #define ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG (0x1<<5) /* BitField type_error_flags      TCP/UDP checksum error */
4222 #define ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG_SHIFT 5
4223 #define ETH_FAST_PATH_RX_CQE_RESERVED0 (0x3<<6) /* BitField type_error_flags     */
4224 #define ETH_FAST_PATH_RX_CQE_RESERVED0_SHIFT 6
4225         uint8_t status_flags;
4226 #define ETH_FAST_PATH_RX_CQE_RSS_HASH_TYPE (0x7<<0) /* BitField status_flags     (use enum eth_rss_hash_type) */
4227 #define ETH_FAST_PATH_RX_CQE_RSS_HASH_TYPE_SHIFT 0
4228 #define ETH_FAST_PATH_RX_CQE_RSS_HASH_FLG (0x1<<3) /* BitField status_flags     RSS hashing on/off */
4229 #define ETH_FAST_PATH_RX_CQE_RSS_HASH_FLG_SHIFT 3
4230 #define ETH_FAST_PATH_RX_CQE_BROADCAST_FLG (0x1<<4) /* BitField status_flags    if set to 1, this is a broadcast packet */
4231 #define ETH_FAST_PATH_RX_CQE_BROADCAST_FLG_SHIFT 4
4232 #define ETH_FAST_PATH_RX_CQE_MAC_MATCH_FLG (0x1<<5) /* BitField status_flags    if set to 1, the MAC address was matched in the tstorm CAM search */
4233 #define ETH_FAST_PATH_RX_CQE_MAC_MATCH_FLG_SHIFT 5
4234 #define ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG (0x1<<6) /* BitField status_flags        IP checksum validation was not performed (if packet is not IPv4) */
4235 #define ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG_SHIFT 6
4236 #define ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG (0x1<<7) /* BitField status_flags        TCP/UDP checksum validation was not performed (if packet is not TCP/UDP or IPv6 extheaders exist) */
4237 #define ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG_SHIFT 7
4238         uint8_t queue_index /* The aggregation queue index of this packet */;
4239         uint8_t placement_offset /* Placement offset from the start of the BD, in bytes */;
4240         uint32_t rss_hash_result /* RSS toeplitz hash result */;
4241         uint16_t vlan_tag /* Ethernet VLAN tag field */;
4242         uint16_t pkt_len_or_gro_seg_len /* Packet length (for non-TPA CQE) or GRO Segment Length (for TPA in GRO Mode) otherwise 0 */;
4243         uint16_t len_on_bd /* Number of bytes placed on the BD */;
4244         struct parsing_flags pars_flags;
4245         union eth_sgl_or_raw_data sgl_or_raw_data /* union for sgl and raw data. */;
4246         uint32_t reserved1[8];
4247 };
4248
4249
4250 /*
4251  * Command for setting classification flags for a client $$KEEP_ENDIANNESS$$
4252  */
4253 struct eth_filter_rules_cmd
4254 {
4255         uint8_t cmd_general_data;
4256 #define ETH_FILTER_RULES_CMD_RX_CMD (0x1<<0) /* BitField cmd_general_data       should this cmd be applied for Rx */
4257 #define ETH_FILTER_RULES_CMD_RX_CMD_SHIFT 0
4258 #define ETH_FILTER_RULES_CMD_TX_CMD (0x1<<1) /* BitField cmd_general_data       should this cmd be applied for Tx */
4259 #define ETH_FILTER_RULES_CMD_TX_CMD_SHIFT 1
4260 #define ETH_FILTER_RULES_CMD_RESERVED0 (0x3F<<2) /* BitField cmd_general_data    */
4261 #define ETH_FILTER_RULES_CMD_RESERVED0_SHIFT 2
4262         uint8_t func_id /* the function id */;
4263         uint8_t client_id /* the client id */;
4264         uint8_t reserved1;
4265         uint16_t state;
4266 #define ETH_FILTER_RULES_CMD_UCAST_DROP_ALL (0x1<<0) /* BitField state  drop all unicast packets */
4267 #define ETH_FILTER_RULES_CMD_UCAST_DROP_ALL_SHIFT 0
4268 #define ETH_FILTER_RULES_CMD_UCAST_ACCEPT_ALL (0x1<<1) /* BitField state        accept all unicast packets (subject to vlan) */
4269 #define ETH_FILTER_RULES_CMD_UCAST_ACCEPT_ALL_SHIFT 1
4270 #define ETH_FILTER_RULES_CMD_UCAST_ACCEPT_UNMATCHED (0x1<<2) /* BitField state  accept all unmatched unicast packets */
4271 #define ETH_FILTER_RULES_CMD_UCAST_ACCEPT_UNMATCHED_SHIFT 2
4272 #define ETH_FILTER_RULES_CMD_MCAST_DROP_ALL (0x1<<3) /* BitField state  drop all multicast packets */
4273 #define ETH_FILTER_RULES_CMD_MCAST_DROP_ALL_SHIFT 3
4274 #define ETH_FILTER_RULES_CMD_MCAST_ACCEPT_ALL (0x1<<4) /* BitField state        accept all multicast packets (subject to vlan) */
4275 #define ETH_FILTER_RULES_CMD_MCAST_ACCEPT_ALL_SHIFT 4
4276 #define ETH_FILTER_RULES_CMD_BCAST_ACCEPT_ALL (0x1<<5) /* BitField state        accept all broadcast packets (subject to vlan) */
4277 #define ETH_FILTER_RULES_CMD_BCAST_ACCEPT_ALL_SHIFT 5
4278 #define ETH_FILTER_RULES_CMD_ACCEPT_ANY_VLAN (0x1<<6) /* BitField state accept packets matched only by MAC (without checking vlan) */
4279 #define ETH_FILTER_RULES_CMD_ACCEPT_ANY_VLAN_SHIFT 6
4280 #define ETH_FILTER_RULES_CMD_RESERVED2 (0x1FF<<7) /* BitField state      */
4281 #define ETH_FILTER_RULES_CMD_RESERVED2_SHIFT 7
4282         uint16_t reserved3;
4283         struct regpair reserved4;
4284 };
4285
4286
4287 /*
4288  * parameters for eth classification filters ramrod $$KEEP_ENDIANNESS$$
4289  */
4290 struct eth_filter_rules_ramrod_data
4291 {
4292         struct eth_classify_header header;
4293         struct eth_filter_rules_cmd rules[FILTER_RULES_COUNT];
4294 };
4295
4296
4297 /*
4298  * parameters for eth classification configuration ramrod $$KEEP_ENDIANNESS$$
4299  */
4300 struct eth_general_rules_ramrod_data
4301 {
4302         struct eth_classify_header header;
4303         union eth_classify_rule_cmd rules[CLASSIFY_RULES_COUNT];
4304 };
4305
4306
4307 /*
4308  * The data for Halt ramrod
4309  */
4310 struct eth_halt_ramrod_data
4311 {
4312         uint32_t client_id /* id of this client. (5 bits are used) */;
4313         uint32_t reserved0;
4314 };
4315
4316
4317 /*
4318  * destination and source mac address.
4319  */
4320 struct eth_mac_addresses
4321 {
4322 #if defined(__BIG_ENDIAN)
4323         uint16_t dst_mid /* destination mac address 16 middle bits */;
4324         uint16_t dst_lo /* destination mac address 16 low bits */;
4325 #elif defined(__LITTLE_ENDIAN)
4326         uint16_t dst_lo /* destination mac address 16 low bits */;
4327         uint16_t dst_mid /* destination mac address 16 middle bits */;
4328 #endif
4329 #if defined(__BIG_ENDIAN)
4330         uint16_t src_lo /* source mac address 16 low bits */;
4331         uint16_t dst_hi /* destination mac address 16 high bits */;
4332 #elif defined(__LITTLE_ENDIAN)
4333         uint16_t dst_hi /* destination mac address 16 high bits */;
4334         uint16_t src_lo /* source mac address 16 low bits */;
4335 #endif
4336 #if defined(__BIG_ENDIAN)
4337         uint16_t src_hi /* source mac address 16 high bits */;
4338         uint16_t src_mid /* source mac address 16 middle bits */;
4339 #elif defined(__LITTLE_ENDIAN)
4340         uint16_t src_mid /* source mac address 16 middle bits */;
4341         uint16_t src_hi /* source mac address 16 high bits */;
4342 #endif
4343 };
4344
4345
4346 /*
4347  * tunneling related data.
4348  */
4349 struct eth_tunnel_data
4350 {
4351 #if defined(__BIG_ENDIAN)
4352         uint16_t dst_mid /* destination mac address 16 middle bits */;
4353         uint16_t dst_lo /* destination mac address 16 low bits */;
4354 #elif defined(__LITTLE_ENDIAN)
4355         uint16_t dst_lo /* destination mac address 16 low bits */;
4356         uint16_t dst_mid /* destination mac address 16 middle bits */;
4357 #endif
4358 #if defined(__BIG_ENDIAN)
4359         uint16_t fw_ip_hdr_csum /* Fw Ip header checksum (with ALL ip header fields) for the outer IP header */;
4360         uint16_t dst_hi /* destination mac address 16 high bits */;
4361 #elif defined(__LITTLE_ENDIAN)
4362         uint16_t dst_hi /* destination mac address 16 high bits */;
4363         uint16_t fw_ip_hdr_csum /* Fw Ip header checksum (with ALL ip header fields) for the outer IP header */;
4364 #endif
4365 #if defined(__BIG_ENDIAN)
4366         uint8_t flags;
4367 #define ETH_TUNNEL_DATA_IP_HDR_TYPE_OUTER (0x1<<0) /* BitField flags    Set in case outer IP header is ipV6 */
4368 #define ETH_TUNNEL_DATA_IP_HDR_TYPE_OUTER_SHIFT 0
4369 #define ETH_TUNNEL_DATA_RESERVED (0x7F<<1) /* BitField flags    Should be set with 0 */
4370 #define ETH_TUNNEL_DATA_RESERVED_SHIFT 1
4371         uint8_t ip_hdr_start_inner_w /* Inner IP header offset in WORDs (16-bit) from start of packet */;
4372         uint16_t pseudo_csum /* Pseudo checksum with  length  field=0 */;
4373 #elif defined(__LITTLE_ENDIAN)
4374         uint16_t pseudo_csum /* Pseudo checksum with  length  field=0 */;
4375         uint8_t ip_hdr_start_inner_w /* Inner IP header offset in WORDs (16-bit) from start of packet */;
4376         uint8_t flags;
4377 #define ETH_TUNNEL_DATA_IP_HDR_TYPE_OUTER (0x1<<0) /* BitField flags    Set in case outer IP header is ipV6 */
4378 #define ETH_TUNNEL_DATA_IP_HDR_TYPE_OUTER_SHIFT 0
4379 #define ETH_TUNNEL_DATA_RESERVED (0x7F<<1) /* BitField flags    Should be set with 0 */
4380 #define ETH_TUNNEL_DATA_RESERVED_SHIFT 1
4381 #endif
4382 };
4383
4384 /*
4385  * union for mac addresses and for tunneling data. considered as tunneling data only if (tunnel_exist == 1).
4386  */
4387 union eth_mac_addr_or_tunnel_data
4388 {
4389         struct eth_mac_addresses mac_addr /* destination and source mac addresses. */;
4390         struct eth_tunnel_data tunnel_data /* tunneling related data. */;
4391 };
4392
4393
4394 /*
4395  * Command for setting multicast classification for a client $$KEEP_ENDIANNESS$$
4396  */
4397 struct eth_multicast_rules_cmd
4398 {
4399         uint8_t cmd_general_data;
4400 #define ETH_MULTICAST_RULES_CMD_RX_CMD (0x1<<0) /* BitField cmd_general_data    should this cmd be applied for Rx */
4401 #define ETH_MULTICAST_RULES_CMD_RX_CMD_SHIFT 0
4402 #define ETH_MULTICAST_RULES_CMD_TX_CMD (0x1<<1) /* BitField cmd_general_data    should this cmd be applied for Tx */
4403 #define ETH_MULTICAST_RULES_CMD_TX_CMD_SHIFT 1
4404 #define ETH_MULTICAST_RULES_CMD_IS_ADD (0x1<<2) /* BitField cmd_general_data    1 for add rule, 0 for remove rule */
4405 #define ETH_MULTICAST_RULES_CMD_IS_ADD_SHIFT 2
4406 #define ETH_MULTICAST_RULES_CMD_RESERVED0 (0x1F<<3) /* BitField cmd_general_data         */
4407 #define ETH_MULTICAST_RULES_CMD_RESERVED0_SHIFT 3
4408         uint8_t func_id /* the function id */;
4409         uint8_t bin_id /* the bin to add this function to (0-255) */;
4410         uint8_t engine_id /* the approximate multicast engine id */;
4411         uint32_t reserved2;
4412         struct regpair reserved3;
4413 };
4414
4415
4416 /*
4417  * parameters for multicast classification ramrod $$KEEP_ENDIANNESS$$
4418  */
4419 struct eth_multicast_rules_ramrod_data
4420 {
4421         struct eth_classify_header header;
4422         struct eth_multicast_rules_cmd rules[MULTICAST_RULES_COUNT];
4423 };
4424
4425
4426 /*
4427  * Place holder for ramrods protocol specific data
4428  */
4429 struct ramrod_data
4430 {
4431         uint32_t data_lo;
4432         uint32_t data_hi;
4433 };
4434
4435 /*
4436  * union for ramrod data for Ethernet protocol (CQE) (force size of 16 bits)
4437  */
4438 union eth_ramrod_data
4439 {
4440         struct ramrod_data general;
4441 };
4442
4443
4444 /*
4445  * RSS toeplitz hash type, as reported in CQE
4446  */
4447 enum eth_rss_hash_type
4448 {
4449         DEFAULT_HASH_TYPE,
4450         IPV4_HASH_TYPE,
4451         TCP_IPV4_HASH_TYPE,
4452         IPV6_HASH_TYPE,
4453         TCP_IPV6_HASH_TYPE,
4454         VLAN_PRI_HASH_TYPE,
4455         E1HOV_PRI_HASH_TYPE,
4456         DSCP_HASH_TYPE,
4457         MAX_ETH_RSS_HASH_TYPE};
4458
4459
4460 /*
4461  * Ethernet RSS mode
4462  */
4463 enum eth_rss_mode
4464 {
4465         ETH_RSS_MODE_DISABLED,
4466         ETH_RSS_MODE_ESX51 /* RSS mode for Vmware ESX 5.1 (Only do RSS if packet is UDP with dst port that matches the UDP 4-tuble Destination Port mask and value) */,
4467         ETH_RSS_MODE_REGULAR /* Regular (ndis-like) RSS */,
4468         ETH_RSS_MODE_VLAN_PRI /* RSS based on inner-vlan priority field */,
4469         ETH_RSS_MODE_E1HOV_PRI /* RSS based on outer-vlan priority field */,
4470         ETH_RSS_MODE_IP_DSCP /* RSS based on IPv4 DSCP field */,
4471         MAX_ETH_RSS_MODE};
4472
4473
4474 /*
4475  * parameters for RSS update ramrod (E2) $$KEEP_ENDIANNESS$$
4476  */
4477 struct eth_rss_update_ramrod_data
4478 {
4479         uint8_t rss_engine_id;
4480         uint8_t capabilities;
4481 #define ETH_RSS_UPDATE_RAMROD_DATA_IPV4_CAPABILITY (0x1<<0) /* BitField capabilitiesFunction RSS capabilities   configuration of the IpV4 2-tupple capability */
4482 #define ETH_RSS_UPDATE_RAMROD_DATA_IPV4_CAPABILITY_SHIFT 0
4483 #define ETH_RSS_UPDATE_RAMROD_DATA_IPV4_TCP_CAPABILITY (0x1<<1) /* BitField capabilitiesFunction RSS capabilities       configuration of the IpV4 4-tupple capability for TCP */
4484 #define ETH_RSS_UPDATE_RAMROD_DATA_IPV4_TCP_CAPABILITY_SHIFT 1
4485 #define ETH_RSS_UPDATE_RAMROD_DATA_IPV4_UDP_CAPABILITY (0x1<<2) /* BitField capabilitiesFunction RSS capabilities       configuration of the IpV4 4-tupple capability for UDP */
4486 #define ETH_RSS_UPDATE_RAMROD_DATA_IPV4_UDP_CAPABILITY_SHIFT 2
4487 #define ETH_RSS_UPDATE_RAMROD_DATA_IPV6_CAPABILITY (0x1<<3) /* BitField capabilitiesFunction RSS capabilities   configuration of the IpV6 2-tupple capability */
4488 #define ETH_RSS_UPDATE_RAMROD_DATA_IPV6_CAPABILITY_SHIFT 3
4489 #define ETH_RSS_UPDATE_RAMROD_DATA_IPV6_TCP_CAPABILITY (0x1<<4) /* BitField capabilitiesFunction RSS capabilities       configuration of the IpV6 4-tupple capability for TCP */
4490 #define ETH_RSS_UPDATE_RAMROD_DATA_IPV6_TCP_CAPABILITY_SHIFT 4
4491 #define ETH_RSS_UPDATE_RAMROD_DATA_IPV6_UDP_CAPABILITY (0x1<<5) /* BitField capabilitiesFunction RSS capabilities       configuration of the IpV6 4-tupple capability for UDP */
4492 #define ETH_RSS_UPDATE_RAMROD_DATA_IPV6_UDP_CAPABILITY_SHIFT 5
4493 #define ETH_RSS_UPDATE_RAMROD_DATA_EN_5_TUPLE_CAPABILITY (0x1<<6) /* BitField capabilitiesFunction RSS capabilities     configuration of the 5-tupple capability */
4494 #define ETH_RSS_UPDATE_RAMROD_DATA_EN_5_TUPLE_CAPABILITY_SHIFT 6
4495 #define ETH_RSS_UPDATE_RAMROD_DATA_UPDATE_RSS_KEY (0x1<<7) /* BitField capabilitiesFunction RSS capabilities    if set update the rss keys */
4496 #define ETH_RSS_UPDATE_RAMROD_DATA_UPDATE_RSS_KEY_SHIFT 7
4497         uint8_t rss_result_mask /* The mask for the lower byte of RSS result - defines which section of the indirection table will be used. To enable all table put here 0x7F */;
4498         uint8_t rss_mode /* The RSS mode for this function */;
4499         uint16_t udp_4tuple_dst_port_mask /* If UDP 4-tuple enabled, packets that match the mask and value are 4-tupled, the rest are 2-tupled. (Set to 0 to match all) */;
4500         uint16_t udp_4tuple_dst_port_value /* If UDP 4-tuple enabled, packets that match the mask and value are 4-tupled, the rest are 2-tupled. (Set to 0 to match all) */;
4501         uint8_t indirection_table[T_ETH_INDIRECTION_TABLE_SIZE] /* RSS indirection table */;
4502         uint32_t rss_key[T_ETH_RSS_KEY] /* RSS key supplied as by OS */;
4503         uint32_t echo;
4504         uint32_t reserved3;
4505 };
4506
4507
4508 /*
4509  * The eth Rx Buffer Descriptor
4510  */
4511 struct eth_rx_bd
4512 {
4513         uint32_t addr_lo /* Single continuous buffer low pointer */;
4514         uint32_t addr_hi /* Single continuous buffer high pointer */;
4515 };
4516
4517
4518 /*
4519  * Eth Rx Cqe structure- general structure for ramrods $$KEEP_ENDIANNESS$$
4520  */
4521 struct common_ramrod_eth_rx_cqe
4522 {
4523         uint8_t ramrod_type;
4524 #define COMMON_RAMROD_ETH_RX_CQE_TYPE (0x3<<0) /* BitField ramrod_type   (use enum eth_rx_cqe_type) */
4525 #define COMMON_RAMROD_ETH_RX_CQE_TYPE_SHIFT 0
4526 #define COMMON_RAMROD_ETH_RX_CQE_ERROR (0x1<<2) /* BitField ramrod_type  */
4527 #define COMMON_RAMROD_ETH_RX_CQE_ERROR_SHIFT 2
4528 #define COMMON_RAMROD_ETH_RX_CQE_RESERVED0 (0x1F<<3) /* BitField ramrod_type     */
4529 #define COMMON_RAMROD_ETH_RX_CQE_RESERVED0_SHIFT 3
4530         uint8_t conn_type /* only 3 bits are used */;
4531         uint16_t reserved1 /* protocol specific data */;
4532         uint32_t conn_and_cmd_data;
4533 #define COMMON_RAMROD_ETH_RX_CQE_CID (0xFFFFFF<<0) /* BitField conn_and_cmd_data         */
4534 #define COMMON_RAMROD_ETH_RX_CQE_CID_SHIFT 0
4535 #define COMMON_RAMROD_ETH_RX_CQE_CMD_ID (0xFF<<24) /* BitField conn_and_cmd_data        command id of the ramrod- use RamrodCommandIdEnum */
4536 #define COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT 24
4537         struct ramrod_data protocol_data /* protocol specific data */;
4538         uint32_t echo;
4539         uint32_t reserved2[11];
4540 };
4541
4542 /*
4543  * Rx Last CQE in page (in ETH)
4544  */
4545 struct eth_rx_cqe_next_page
4546 {
4547         uint32_t addr_lo /* Next page low pointer */;
4548         uint32_t addr_hi /* Next page high pointer */;
4549         uint32_t reserved[14];
4550 };
4551
4552 /*
4553  * union for all eth rx cqe types (fix their sizes)
4554  */
4555 union eth_rx_cqe
4556 {
4557         struct eth_fast_path_rx_cqe fast_path_cqe;
4558         struct common_ramrod_eth_rx_cqe ramrod_cqe;
4559         struct eth_rx_cqe_next_page next_page_cqe;
4560         struct eth_end_agg_rx_cqe end_agg_cqe;
4561 };
4562
4563
4564 /*
4565  * Values for RX ETH CQE type field
4566  */
4567 enum eth_rx_cqe_type
4568 {
4569         RX_ETH_CQE_TYPE_ETH_FASTPATH /* Fast path CQE */,
4570         RX_ETH_CQE_TYPE_ETH_RAMROD /* Slow path CQE */,
4571         RX_ETH_CQE_TYPE_ETH_START_AGG /* Fast path CQE */,
4572         RX_ETH_CQE_TYPE_ETH_STOP_AGG /* Slow path CQE */,
4573         MAX_ETH_RX_CQE_TYPE};
4574
4575
4576 /*
4577  * Type of SGL/Raw field in ETH RX fast path CQE
4578  */
4579 enum eth_rx_fp_sel
4580 {
4581         ETH_FP_CQE_REGULAR /* Regular CQE- no extra data */,
4582         ETH_FP_CQE_RAW /* Extra data is raw data- iscsi OOO */,
4583         MAX_ETH_RX_FP_SEL};
4584
4585
4586 /*
4587  * The eth Rx SGE Descriptor
4588  */
4589 struct eth_rx_sge
4590 {
4591         uint32_t addr_lo /* Single continuous buffer low pointer */;
4592         uint32_t addr_hi /* Single continuous buffer high pointer */;
4593 };
4594
4595
4596 /*
4597  * common data for all protocols $$KEEP_ENDIANNESS$$
4598  */
4599 struct spe_hdr
4600 {
4601         uint32_t conn_and_cmd_data;
4602 #define SPE_HDR_CID (0xFFFFFF<<0) /* BitField conn_and_cmd_data  */
4603 #define SPE_HDR_CID_SHIFT 0
4604 #define SPE_HDR_CMD_ID (0xFF<<24) /* BitField conn_and_cmd_data command id of the ramrod- use enum common_spqe_cmd_id/eth_spqe_cmd_id/toe_spqe_cmd_id  */
4605 #define SPE_HDR_CMD_ID_SHIFT 24
4606         uint16_t type;
4607 #define SPE_HDR_CONN_TYPE (0xFF<<0) /* BitField type    connection type. (3 bits are used) (use enum connection_type) */
4608 #define SPE_HDR_CONN_TYPE_SHIFT 0
4609 #define SPE_HDR_FUNCTION_ID (0xFF<<8) /* BitField type   */
4610 #define SPE_HDR_FUNCTION_ID_SHIFT 8
4611         uint16_t reserved1;
4612 };
4613
4614 /*
4615  * specific data for ethernet slow path element
4616  */
4617 union eth_specific_data
4618 {
4619         uint8_t protocol_data[8] /* to fix this structure size to 8 bytes */;
4620         struct regpair client_update_ramrod_data /* The address of the data for client update ramrod */;
4621         struct regpair client_init_ramrod_init_data /* The data for client setup ramrod */;
4622         struct eth_halt_ramrod_data halt_ramrod_data /* Includes the client id to be deleted */;
4623         struct regpair update_data_addr /* physical address of the eth_rss_update_ramrod_data struct, as allocated by the driver */;
4624         struct eth_common_ramrod_data common_ramrod_data /* The data contain client ID need to the ramrod */;
4625         struct regpair classify_cfg_addr /* physical address of the eth_classify_rules_ramrod_data struct, as allocated by the driver */;
4626         struct regpair filter_cfg_addr /* physical address of the eth_filter_cfg_ramrod_data struct, as allocated by the driver */;
4627         struct regpair mcast_cfg_addr /* physical address of the eth_mcast_cfg_ramrod_data struct, as allocated by the driver */;
4628 };
4629
4630 /*
4631  * Ethernet slow path element
4632  */
4633 struct eth_spe
4634 {
4635         struct spe_hdr hdr /* common data for all protocols */;
4636         union eth_specific_data data /* data specific to ethernet protocol */;
4637 };
4638
4639
4640 /*
4641  * Ethernet command ID for slow path elements
4642  */
4643 enum eth_spqe_cmd_id
4644 {
4645         RAMROD_CMD_ID_ETH_UNUSED,
4646         RAMROD_CMD_ID_ETH_CLIENT_SETUP /* Setup a new L2 client */,
4647         RAMROD_CMD_ID_ETH_HALT /* Halt an L2 client */,
4648         RAMROD_CMD_ID_ETH_FORWARD_SETUP /* Setup a new FW channel */,
4649         RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP /* Setup a new Tx only queue */,
4650         RAMROD_CMD_ID_ETH_CLIENT_UPDATE /* Update an L2 client configuration */,
4651         RAMROD_CMD_ID_ETH_EMPTY /* Empty ramrod - used to synchronize iSCSI OOO */,
4652         RAMROD_CMD_ID_ETH_TERMINATE /* Terminate an L2 client */,
4653         RAMROD_CMD_ID_ETH_TPA_UPDATE /* update the tpa roles in L2 client */,
4654         RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES /* Add/remove classification filters for L2 client (in E2/E3 only) */,
4655         RAMROD_CMD_ID_ETH_FILTER_RULES /* Add/remove classification filters for L2 client (in E2/E3 only) */,
4656         RAMROD_CMD_ID_ETH_MULTICAST_RULES /* Add/remove multicast classification bin (in E2/E3 only) */,
4657         RAMROD_CMD_ID_ETH_RSS_UPDATE /* Update RSS configuration */,
4658         RAMROD_CMD_ID_ETH_SET_MAC /* Update RSS configuration */,
4659         MAX_ETH_SPQE_CMD_ID};
4660
4661
4662 /*
4663  * eth tpa update command
4664  */
4665 enum eth_tpa_update_command
4666 {
4667         TPA_UPDATE_NONE_COMMAND /* nop command */,
4668         TPA_UPDATE_ENABLE_COMMAND /* enable command */,
4669         TPA_UPDATE_DISABLE_COMMAND /* disable command */,
4670         MAX_ETH_TPA_UPDATE_COMMAND};
4671
4672
4673 /*
4674  * In case of LSO over IPv4 tunnel, whether to increment IP ID on external IP header or internal IP header
4675  */
4676 enum eth_tunnel_lso_inc_ip_id
4677 {
4678         EXT_HEADER /* Increment IP ID of external header (HW works on external, FW works on internal */,
4679         INT_HEADER /* Increment IP ID of internal header (HW works on internal, FW works on external */,
4680         MAX_ETH_TUNNEL_LSO_INC_IP_ID};
4681
4682
4683 /*
4684  * In case tunnel exist and L4 checksum offload (or outer ip header checksum), the pseudo checksum location, on packet or on BD.
4685  */
4686 enum eth_tunnel_non_lso_csum_location
4687 {
4688         CSUM_ON_PKT /* checksum is on the packet. */,
4689         CSUM_ON_BD /* checksum is on the BD. */,
4690         MAX_ETH_TUNNEL_NON_LSO_CSUM_LOCATION};
4691
4692
4693 /*
4694  * Tx regular BD structure $$KEEP_ENDIANNESS$$
4695  */
4696 struct eth_tx_bd
4697 {
4698         uint32_t addr_lo /* Single continuous buffer low pointer */;
4699         uint32_t addr_hi /* Single continuous buffer high pointer */;
4700         uint16_t total_pkt_bytes /* Size of the entire packet, valid for non-LSO packets */;
4701         uint16_t nbytes /* Size of the data represented by the BD */;
4702         uint8_t reserved[4] /* keeps same size as other eth tx bd types */;
4703 };
4704
4705
4706 /*
4707  * structure for easy accessibility to assembler
4708  */
4709 struct eth_tx_bd_flags
4710 {
4711         uint8_t as_bitfield;
4712 #define ETH_TX_BD_FLAGS_IP_CSUM (0x1<<0) /* BitField as_bitfield        IP CKSUM flag,Relevant in START */
4713 #define ETH_TX_BD_FLAGS_IP_CSUM_SHIFT 0
4714 #define ETH_TX_BD_FLAGS_L4_CSUM (0x1<<1) /* BitField as_bitfield        L4 CKSUM flag,Relevant in START */
4715 #define ETH_TX_BD_FLAGS_L4_CSUM_SHIFT 1
4716 #define ETH_TX_BD_FLAGS_VLAN_MODE (0x3<<2) /* BitField as_bitfield      00 - no vlan; 01 - inband Vlan; 10 outband Vlan (use enum eth_tx_vlan_type) */
4717 #define ETH_TX_BD_FLAGS_VLAN_MODE_SHIFT 2
4718 #define ETH_TX_BD_FLAGS_START_BD (0x1<<4) /* BitField as_bitfield       Start of packet BD */
4719 #define ETH_TX_BD_FLAGS_START_BD_SHIFT 4
4720 #define ETH_TX_BD_FLAGS_IS_UDP (0x1<<5) /* BitField as_bitfield flag that indicates that the current packet is a udp packet */
4721 #define ETH_TX_BD_FLAGS_IS_UDP_SHIFT 5
4722 #define ETH_TX_BD_FLAGS_SW_LSO (0x1<<6) /* BitField as_bitfield LSO flag, Relevant in START */
4723 #define ETH_TX_BD_FLAGS_SW_LSO_SHIFT 6
4724 #define ETH_TX_BD_FLAGS_IPV6 (0x1<<7) /* BitField as_bitfield   set in case ipV6 packet, Relevant in START */
4725 #define ETH_TX_BD_FLAGS_IPV6_SHIFT 7
4726 };
4727
4728 /*
4729  * The eth Tx Buffer Descriptor $$KEEP_ENDIANNESS$$
4730  */
4731 struct eth_tx_start_bd
4732 {
4733         uint64_t addr;
4734         uint16_t nbd /* Num of BDs in packet: include parsInfoBD, Relevant in START(only in Everest) */;
4735         uint16_t nbytes /* Size of the data represented by the BD */;
4736         uint16_t vlan_or_ethertype /* Vlan structure: vlan_id is in lsb, then cfi and then priority vlan_id 12 bits (lsb), cfi 1 bit, priority 3 bits. In E2, this field should be set with etherType for VFs with no vlan */;
4737         struct eth_tx_bd_flags bd_flags;
4738         uint8_t general_data;
4739 #define ETH_TX_START_BD_HDR_NBDS (0xF<<0) /* BitField general_data      contains the number of BDs that contain Ethernet/IP/TCP headers, for full/partial LSO modes */
4740 #define ETH_TX_START_BD_HDR_NBDS_SHIFT 0
4741 #define ETH_TX_START_BD_FORCE_VLAN_MODE (0x1<<4) /* BitField general_data       force vlan mode according to bds (vlan mode can change accroding to global configuration) */
4742 #define ETH_TX_START_BD_FORCE_VLAN_MODE_SHIFT 4
4743 #define ETH_TX_START_BD_PARSE_NBDS (0x3<<5) /* BitField general_data    Determines the number of parsing BDs in packet. Number of parsing BDs in packet is (parse_nbds+1). */
4744 #define ETH_TX_START_BD_PARSE_NBDS_SHIFT 5
4745 #define ETH_TX_START_BD_TUNNEL_EXIST (0x1<<7) /* BitField general_data  set in case of tunneling encapsulated packet */
4746 #define ETH_TX_START_BD_TUNNEL_EXIST_SHIFT 7
4747 };
4748
4749 /*
4750  * Tx parsing BD structure for ETH E1h $$KEEP_ENDIANNESS$$
4751  */
4752 struct eth_tx_parse_bd_e1x
4753 {
4754         uint16_t global_data;
4755 #define ETH_TX_PARSE_BD_E1X_IP_HDR_START_OFFSET_W (0xF<<0) /* BitField global_data      IP header Offset in WORDs from start of packet */
4756 #define ETH_TX_PARSE_BD_E1X_IP_HDR_START_OFFSET_W_SHIFT 0
4757 #define ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE (0x3<<4) /* BitField global_data      marks ethernet address type (use enum eth_addr_type) */
4758 #define ETH_TX_PARSE_BD_E1X_ETH_ADDR_TYPE_SHIFT 4
4759 #define ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN (0x1<<6) /* BitField global_data       */
4760 #define ETH_TX_PARSE_BD_E1X_PSEUDO_CS_WITHOUT_LEN_SHIFT 6
4761 #define ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN (0x1<<7) /* BitField global_data         */
4762 #define ETH_TX_PARSE_BD_E1X_LLC_SNAP_EN_SHIFT 7
4763 #define ETH_TX_PARSE_BD_E1X_NS_FLG (0x1<<8) /* BitField global_data     an optional addition to ECN that protects against accidental or malicious concealment of marked packets from the TCP sender. */
4764 #define ETH_TX_PARSE_BD_E1X_NS_FLG_SHIFT 8
4765 #define ETH_TX_PARSE_BD_E1X_RESERVED0 (0x7F<<9) /* BitField global_data reserved bit, should be set with 0 */
4766 #define ETH_TX_PARSE_BD_E1X_RESERVED0_SHIFT 9
4767         uint8_t tcp_flags;
4768 #define ETH_TX_PARSE_BD_E1X_FIN_FLG (0x1<<0) /* BitField tcp_flagsState flags   End of data flag */
4769 #define ETH_TX_PARSE_BD_E1X_FIN_FLG_SHIFT 0
4770 #define ETH_TX_PARSE_BD_E1X_SYN_FLG (0x1<<1) /* BitField tcp_flagsState flags   Synchronize sequence numbers flag */
4771 #define ETH_TX_PARSE_BD_E1X_SYN_FLG_SHIFT 1
4772 #define ETH_TX_PARSE_BD_E1X_RST_FLG (0x1<<2) /* BitField tcp_flagsState flags   Reset connection flag */
4773 #define ETH_TX_PARSE_BD_E1X_RST_FLG_SHIFT 2
4774 #define ETH_TX_PARSE_BD_E1X_PSH_FLG (0x1<<3) /* BitField tcp_flagsState flags   Push flag */
4775 #define ETH_TX_PARSE_BD_E1X_PSH_FLG_SHIFT 3
4776 #define ETH_TX_PARSE_BD_E1X_ACK_FLG (0x1<<4) /* BitField tcp_flagsState flags   Acknowledgment number valid flag */
4777 #define ETH_TX_PARSE_BD_E1X_ACK_FLG_SHIFT 4
4778 #define ETH_TX_PARSE_BD_E1X_URG_FLG (0x1<<5) /* BitField tcp_flagsState flags   Urgent pointer valid flag */
4779 #define ETH_TX_PARSE_BD_E1X_URG_FLG_SHIFT 5
4780 #define ETH_TX_PARSE_BD_E1X_ECE_FLG (0x1<<6) /* BitField tcp_flagsState flags   ECN-Echo */
4781 #define ETH_TX_PARSE_BD_E1X_ECE_FLG_SHIFT 6
4782 #define ETH_TX_PARSE_BD_E1X_CWR_FLG (0x1<<7) /* BitField tcp_flagsState flags   Congestion Window Reduced */
4783 #define ETH_TX_PARSE_BD_E1X_CWR_FLG_SHIFT 7
4784         uint8_t ip_hlen_w /* IP header length in WORDs */;
4785         uint16_t total_hlen_w /* IP+TCP+ETH */;
4786         uint16_t tcp_pseudo_csum /* Checksum of pseudo header with  length  field=0 */;
4787         uint16_t lso_mss /* for LSO mode */;
4788         uint16_t ip_id /* for LSO mode */;
4789         uint32_t tcp_send_seq /* for LSO mode */;
4790 };
4791
4792 /*
4793  * Tx parsing BD structure for ETH E2 $$KEEP_ENDIANNESS$$
4794  */
4795 struct eth_tx_parse_bd_e2
4796 {
4797         union eth_mac_addr_or_tunnel_data data /* union for mac addresses and for tunneling data. considered as tunneling data only if (tunnel_exist == 1). */;
4798         uint32_t parsing_data;
4799 #define ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W (0x7FF<<0) /* BitField parsing_data    TCP/UDP header Offset in WORDs from start of packet */
4800 #define ETH_TX_PARSE_BD_E2_L4_HDR_START_OFFSET_W_SHIFT 0
4801 #define ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW (0xF<<11) /* BitField parsing_data TCP header size in DOUBLE WORDS */
4802 #define ETH_TX_PARSE_BD_E2_TCP_HDR_LENGTH_DW_SHIFT 11
4803 #define ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR (0x1<<15) /* BitField parsing_data a flag to indicate an ipv6 packet with extension headers. If set on LSO packet, pseudo CS should be placed in TCP CS field without length field */
4804 #define ETH_TX_PARSE_BD_E2_IPV6_WITH_EXT_HDR_SHIFT 15
4805 #define ETH_TX_PARSE_BD_E2_LSO_MSS (0x3FFF<<16) /* BitField parsing_data        for LSO mode */
4806 #define ETH_TX_PARSE_BD_E2_LSO_MSS_SHIFT 16
4807 #define ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE (0x3<<30) /* BitField parsing_data     marks ethernet address type (use enum eth_addr_type) */
4808 #define ETH_TX_PARSE_BD_E2_ETH_ADDR_TYPE_SHIFT 30
4809 };
4810
4811 /*
4812  * Tx 2nd parsing BD structure for ETH packet $$KEEP_ENDIANNESS$$
4813  */
4814 struct eth_tx_parse_2nd_bd
4815 {
4816         uint16_t global_data;
4817 #define ETH_TX_PARSE_2ND_BD_IP_HDR_START_OUTER_W (0xF<<0) /* BitField global_data       Outer IP header offset in WORDs (16-bit) from start of packet */
4818 #define ETH_TX_PARSE_2ND_BD_IP_HDR_START_OUTER_W_SHIFT 0
4819 #define ETH_TX_PARSE_2ND_BD_RESERVED0 (0x1<<4) /* BitField global_data  should be set with 0 */
4820 #define ETH_TX_PARSE_2ND_BD_RESERVED0_SHIFT 4
4821 #define ETH_TX_PARSE_2ND_BD_LLC_SNAP_EN (0x1<<5) /* BitField global_data         */
4822 #define ETH_TX_PARSE_2ND_BD_LLC_SNAP_EN_SHIFT 5
4823 #define ETH_TX_PARSE_2ND_BD_NS_FLG (0x1<<6) /* BitField global_data     an optional addition to ECN that protects against accidental or malicious concealment of marked packets from the TCP sender. */
4824 #define ETH_TX_PARSE_2ND_BD_NS_FLG_SHIFT 6
4825 #define ETH_TX_PARSE_2ND_BD_TUNNEL_UDP_EXIST (0x1<<7) /* BitField global_data   Set in case UDP header exists in tunnel outer hedears. */
4826 #define ETH_TX_PARSE_2ND_BD_TUNNEL_UDP_EXIST_SHIFT 7
4827 #define ETH_TX_PARSE_2ND_BD_IP_HDR_LEN_OUTER_W (0x1F<<8) /* BitField global_data        Outer IP header length in WORDs (16-bit). Valid only for IpV4. */
4828 #define ETH_TX_PARSE_2ND_BD_IP_HDR_LEN_OUTER_W_SHIFT 8
4829 #define ETH_TX_PARSE_2ND_BD_RESERVED1 (0x7<<13) /* BitField global_data should be set with 0 */
4830 #define ETH_TX_PARSE_2ND_BD_RESERVED1_SHIFT 13
4831         uint16_t reserved2;
4832         uint8_t tcp_flags;
4833 #define ETH_TX_PARSE_2ND_BD_FIN_FLG (0x1<<0) /* BitField tcp_flagsState flags   End of data flag */
4834 #define ETH_TX_PARSE_2ND_BD_FIN_FLG_SHIFT 0
4835 #define ETH_TX_PARSE_2ND_BD_SYN_FLG (0x1<<1) /* BitField tcp_flagsState flags   Synchronize sequence numbers flag */
4836 #define ETH_TX_PARSE_2ND_BD_SYN_FLG_SHIFT 1
4837 #define ETH_TX_PARSE_2ND_BD_RST_FLG (0x1<<2) /* BitField tcp_flagsState flags   Reset connection flag */
4838 #define ETH_TX_PARSE_2ND_BD_RST_FLG_SHIFT 2
4839 #define ETH_TX_PARSE_2ND_BD_PSH_FLG (0x1<<3) /* BitField tcp_flagsState flags   Push flag */
4840 #define ETH_TX_PARSE_2ND_BD_PSH_FLG_SHIFT 3
4841 #define ETH_TX_PARSE_2ND_BD_ACK_FLG (0x1<<4) /* BitField tcp_flagsState flags   Acknowledgment number valid flag */
4842 #define ETH_TX_PARSE_2ND_BD_ACK_FLG_SHIFT 4
4843 #define ETH_TX_PARSE_2ND_BD_URG_FLG (0x1<<5) /* BitField tcp_flagsState flags   Urgent pointer valid flag */
4844 #define ETH_TX_PARSE_2ND_BD_URG_FLG_SHIFT 5
4845 #define ETH_TX_PARSE_2ND_BD_ECE_FLG (0x1<<6) /* BitField tcp_flagsState flags   ECN-Echo */
4846 #define ETH_TX_PARSE_2ND_BD_ECE_FLG_SHIFT 6
4847 #define ETH_TX_PARSE_2ND_BD_CWR_FLG (0x1<<7) /* BitField tcp_flagsState flags   Congestion Window Reduced */
4848 #define ETH_TX_PARSE_2ND_BD_CWR_FLG_SHIFT 7
4849         uint8_t reserved3;
4850         uint8_t tunnel_udp_hdr_start_w /* Offset (in WORDs) from start of packet to tunnel UDP header. (if exist) */;
4851         uint8_t fw_ip_hdr_to_payload_w /* In IpV4, the length (in WORDs) from the FW IpV4 header start to the payload start. In IpV6, the length (in WORDs) from the FW IpV6 header end to the payload start. However, if extension headers are included, their length is counted here as well. */;
4852         uint16_t fw_ip_csum_wo_len_flags_frag /* For the IP header which is set by the FW, the IP checksum without length, flags and fragment offset. */;
4853         uint16_t hw_ip_id /* The IP ID to be set by HW for LSO packets in tunnel mode. */;
4854         uint32_t tcp_send_seq /* The TCP sequence number for LSO packets. */;
4855 };
4856
4857 /*
4858  * The last BD in the BD memory will hold a pointer to the next BD memory
4859  */
4860 struct eth_tx_next_bd
4861 {
4862         uint32_t addr_lo /* Single continuous buffer low pointer */;
4863         uint32_t addr_hi /* Single continuous buffer high pointer */;
4864         uint8_t reserved[8] /* keeps same size as other eth tx bd types */;
4865 };
4866
4867 /*
4868  * union for 4 Bd types
4869  */
4870 union eth_tx_bd_types
4871 {
4872         struct eth_tx_start_bd start_bd /* the first bd in a packets */;
4873         struct eth_tx_bd reg_bd /* the common bd */;
4874         struct eth_tx_parse_bd_e1x parse_bd_e1x /* parsing info BD for e1/e1h */;
4875         struct eth_tx_parse_bd_e2 parse_bd_e2 /* parsing info BD for e2 */;
4876         struct eth_tx_parse_2nd_bd parse_2nd_bd /* 2nd parsing info BD */;
4877         struct eth_tx_next_bd next_bd /* Bd that contains the address of the next page */;
4878 };
4879
4880 /*
4881  * array of 13 bds as appears in the eth xstorm context
4882  */
4883 struct eth_tx_bds_array
4884 {
4885         union eth_tx_bd_types bds[13];
4886 };
4887
4888
4889 /*
4890  * VLAN mode on TX BDs
4891  */
4892 enum eth_tx_vlan_type
4893 {
4894         X_ETH_NO_VLAN,
4895         X_ETH_OUTBAND_VLAN,
4896         X_ETH_INBAND_VLAN,
4897         X_ETH_FW_ADDED_VLAN /* Driver should not use this! */,
4898         MAX_ETH_TX_VLAN_TYPE};
4899
4900
4901 /*
4902  * Ethernet VLAN filtering mode in E1x
4903  */
4904 enum eth_vlan_filter_mode
4905 {
4906         ETH_VLAN_FILTER_ANY_VLAN /* Don't filter by vlan */,
4907         ETH_VLAN_FILTER_SPECIFIC_VLAN /* Only the vlan_id is allowed */,
4908         ETH_VLAN_FILTER_CLASSIFY /* Vlan will be added to CAM for classification */,
4909         MAX_ETH_VLAN_FILTER_MODE};
4910
4911
4912 /*
4913  * MAC filtering configuration command header $$KEEP_ENDIANNESS$$
4914  */
4915 struct mac_configuration_hdr
4916 {
4917         uint8_t length /* number of entries valid in this command (6 bits) */;
4918         uint8_t offset /* offset of the first entry in the list */;
4919         uint16_t client_id /* the client id which this ramrod is sent on. 5b is used. */;
4920         uint32_t echo /* echo value to be sent to driver on event ring */;
4921 };
4922
4923 /*
4924  * MAC address in list for ramrod $$KEEP_ENDIANNESS$$
4925  */
4926 struct mac_configuration_entry
4927 {
4928         uint16_t lsb_mac_addr /* 2 LSB of MAC address (should be given in big endien - driver should do hton to this number!!!) */;
4929         uint16_t middle_mac_addr /* 2 middle bytes of MAC address (should be given in big endien - driver should do hton to this number!!!) */;
4930         uint16_t msb_mac_addr /* 2 MSB of MAC address (should be given in big endien - driver should do hton to this number!!!) */;
4931         uint16_t vlan_id /* The inner vlan id (12b). Used either in vlan_in_cam for mac_valn pair or for vlan filtering */;
4932         uint8_t pf_id /* The pf id, for multi function mode */;
4933         uint8_t flags;
4934 #define MAC_CONFIGURATION_ENTRY_ACTION_TYPE (0x1<<0) /* BitField flags  configures the action to be done in cam (used only is slow path handlers) (use enum set_mac_action_type) */
4935 #define MAC_CONFIGURATION_ENTRY_ACTION_TYPE_SHIFT 0
4936 #define MAC_CONFIGURATION_ENTRY_RDMA_MAC (0x1<<1) /* BitField flags     If set, this MAC also belongs to RDMA client */
4937 #define MAC_CONFIGURATION_ENTRY_RDMA_MAC_SHIFT 1
4938 #define MAC_CONFIGURATION_ENTRY_VLAN_FILTERING_MODE (0x3<<2) /* BitField flags   (use enum eth_vlan_filter_mode) */
4939 #define MAC_CONFIGURATION_ENTRY_VLAN_FILTERING_MODE_SHIFT 2
4940 #define MAC_CONFIGURATION_ENTRY_OVERRIDE_VLAN_REMOVAL (0x1<<4) /* BitField flags        BitField flags  0 - can't remove vlan 1 - can remove vlan. relevant only to everest1 */
4941 #define MAC_CONFIGURATION_ENTRY_OVERRIDE_VLAN_REMOVAL_SHIFT 4
4942 #define MAC_CONFIGURATION_ENTRY_BROADCAST (0x1<<5) /* BitField flags    BitField flags   0 - not broadcast 1 - broadcast. relevant only to everest1 */
4943 #define MAC_CONFIGURATION_ENTRY_BROADCAST_SHIFT 5
4944 #define MAC_CONFIGURATION_ENTRY_RESERVED1 (0x3<<6) /* BitField flags     */
4945 #define MAC_CONFIGURATION_ENTRY_RESERVED1_SHIFT 6
4946         uint16_t reserved0;
4947         uint32_t clients_bit_vector /* Bit vector for the clients which should receive this MAC. */;
4948 };
4949
4950 /*
4951  * MAC filtering configuration command
4952  */
4953 struct mac_configuration_cmd
4954 {
4955         struct mac_configuration_hdr hdr /* header */;
4956         struct mac_configuration_entry config_table[64] /* table of 64 MAC configuration entries: addresses and target table entries */;
4957 };
4958
4959
4960 /*
4961  * Set-MAC command type (in E1x)
4962  */
4963 enum set_mac_action_type
4964 {
4965         T_ETH_MAC_COMMAND_INVALIDATE,
4966         T_ETH_MAC_COMMAND_SET,
4967         MAX_SET_MAC_ACTION_TYPE};
4968
4969
4970 /*
4971  * Ethernet TPA Modes
4972  */
4973 enum tpa_mode
4974 {
4975         TPA_LRO /* LRO mode TPA */,
4976         TPA_GRO /* GRO mode TPA */,
4977         MAX_TPA_MODE};
4978
4979
4980 /*
4981  * tpa update ramrod data $$KEEP_ENDIANNESS$$
4982  */
4983 struct tpa_update_ramrod_data
4984 {
4985         uint8_t update_ipv4 /* none, enable or disable */;
4986         uint8_t update_ipv6 /* none, enable or disable */;
4987         uint8_t client_id /* client init flow control data */;
4988         uint8_t max_tpa_queues /* maximal TPA queues allowed for this client */;
4989         uint8_t max_sges_for_packet /* The maximal number of SGEs that can be used for one packet. depends on MTU and SGE size. must be 0 if SGEs are disabled */;
4990         uint8_t complete_on_both_clients /* If set and the client has different sp_client, completion will be sent to both rings */;
4991         uint8_t dont_verify_rings_pause_thr_flg /* If set, the rings pause thresholds will not be verified by firmware. */;
4992         uint8_t tpa_mode /* TPA mode to use (LRO or GRO) */;
4993         uint16_t sge_buff_size /* Size of the buffers pointed by SGEs */;
4994         uint16_t max_agg_size /* maximal size for the aggregated TPA packets, reprted by the host */;
4995         uint32_t sge_page_base_lo /* The address to fetch the next sges from (low) */;
4996         uint32_t sge_page_base_hi /* The address to fetch the next sges from (high) */;
4997         uint16_t sge_pause_thr_low /* number of remaining sges under which, we send pause message */;
4998         uint16_t sge_pause_thr_high /* number of remaining sges above which, we send un-pause message */;
4999 };
5000
5001
5002 /*
5003  * approximate-match multicast filtering for E1H per function in Tstorm
5004  */
5005 struct tstorm_eth_approximate_match_multicast_filtering
5006 {
5007         uint32_t mcast_add_hash_bit_array[8] /* Bit array for multicast hash filtering.Each bit supports a hash function result if to accept this multicast dst address. */;
5008 };
5009
5010
5011 /*
5012  * Common configuration parameters per function in Tstorm $$KEEP_ENDIANNESS$$
5013  */
5014 struct tstorm_eth_function_common_config
5015 {
5016         uint16_t config_flags;
5017 #define TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_CAPABILITY (0x1<<0) /* BitField config_flagsGeneral configuration flags      configuration of the port RSS IpV4 2-tupple capability */
5018 #define TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_CAPABILITY_SHIFT 0
5019 #define TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_TCP_CAPABILITY (0x1<<1) /* BitField config_flagsGeneral configuration flags  configuration of the port RSS IpV4 4-tupple capability */
5020 #define TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_TCP_CAPABILITY_SHIFT 1
5021 #define TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_CAPABILITY (0x1<<2) /* BitField config_flagsGeneral configuration flags      configuration of the port RSS IpV4 2-tupple capability */
5022 #define TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_CAPABILITY_SHIFT 2
5023 #define TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_TCP_CAPABILITY (0x1<<3) /* BitField config_flagsGeneral configuration flags  configuration of the port RSS IpV6 4-tupple capability */
5024 #define TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_TCP_CAPABILITY_SHIFT 3
5025 #define TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_MODE (0x7<<4) /* BitField config_flagsGeneral configuration flags RSS mode of operation (use enum eth_rss_mode) */
5026 #define TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_MODE_SHIFT 4
5027 #define TSTORM_ETH_FUNCTION_COMMON_CONFIG_VLAN_FILTERING_ENABLE (0x1<<7) /* BitField config_flagsGeneral configuration flags    0 - Don't filter by vlan, 1 - Filter according to the vlans specificied in mac_filter_config */
5028 #define TSTORM_ETH_FUNCTION_COMMON_CONFIG_VLAN_FILTERING_ENABLE_SHIFT 7
5029 #define __TSTORM_ETH_FUNCTION_COMMON_CONFIG_RESERVED0 (0xFF<<8) /* BitField config_flagsGeneral configuration flags      */
5030 #define __TSTORM_ETH_FUNCTION_COMMON_CONFIG_RESERVED0_SHIFT 8
5031         uint8_t rss_result_mask /* The mask for the lower byte of RSS result - defines which section of the indirection table will be used. To enable all table put here 0x7F */;
5032         uint8_t reserved1;
5033         uint16_t vlan_id[2] /* VLANs of this function. VLAN filtering is determine according to vlan_filtering_enable. */;
5034 };
5035
5036
5037 /*
5038  * MAC filtering configuration parameters per port in Tstorm $$KEEP_ENDIANNESS$$
5039  */
5040 struct tstorm_eth_mac_filter_config
5041 {
5042         uint32_t ucast_drop_all /* bit vector in which the clients which drop all unicast packets are set */;
5043         uint32_t ucast_accept_all /* bit vector in which clients that accept all unicast packets are set */;
5044         uint32_t mcast_drop_all /* bit vector in which the clients which drop all multicast packets are set */;
5045         uint32_t mcast_accept_all /* bit vector in which clients that accept all multicast packets are set */;
5046         uint32_t bcast_accept_all /* bit vector in which clients that accept all broadcast packets are set */;
5047         uint32_t vlan_filter[2] /* bit vector for VLAN filtering. Clients which enforce filtering of vlan[x] should be marked in vlan_filter[x]. The primary vlan is taken from the CAM target table. */;
5048         uint32_t unmatched_unicast /* bit vector in which clients that accept unmatched unicast packets are set */;
5049 };
5050
5051
5052 /*
5053  * tx only queue init ramrod data $$KEEP_ENDIANNESS$$
5054  */
5055 struct tx_queue_init_ramrod_data
5056 {
5057         struct client_init_general_data general /* client init general data */;
5058         struct client_init_tx_data tx /* client init tx data */;
5059 };
5060
5061
5062 /*
5063  * Three RX producers for ETH
5064  */
5065 union ustorm_eth_rx_producers
5066 {
5067         struct {
5068 #if defined(__BIG_ENDIAN)
5069                 uint16_t bd_prod /* Producer of the RX BD ring */;
5070                 uint16_t cqe_prod /* Producer of the RX CQE ring */;
5071 #elif defined(__LITTLE_ENDIAN)
5072                 uint16_t cqe_prod /* Producer of the RX CQE ring */;
5073                 uint16_t bd_prod /* Producer of the RX BD ring */;
5074 #endif
5075 #if defined(__BIG_ENDIAN)
5076                 uint16_t reserved;
5077                 uint16_t sge_prod /* Producer of the RX SGE ring */;
5078 #elif defined(__LITTLE_ENDIAN)
5079                 uint16_t sge_prod /* Producer of the RX SGE ring */;
5080                 uint16_t reserved;
5081 #endif
5082         } prod;
5083         uint32_t raw_data[2];
5084 };
5085
5086
5087 /*
5088  * The data afex vif list ramrod need $$KEEP_ENDIANNESS$$
5089  */
5090 struct afex_vif_list_ramrod_data
5091 {
5092         uint8_t afex_vif_list_command /* set get, clear all a VIF list id defined by enum vif_list_rule_kind */;
5093         uint8_t func_bit_map /* the function bit map to set */;
5094         uint16_t vif_list_index /* the VIF list, in a per pf vector  to add this function to */;
5095         uint8_t func_to_clear /* the func id to clear in case of clear func mode */;
5096         uint8_t echo;
5097         uint16_t reserved1;
5098 };
5099
5100
5101 /*
5102  * cfc delete event data  $$KEEP_ENDIANNESS$$
5103  */
5104 struct cfc_del_event_data
5105 {
5106         uint32_t cid /* cid of deleted connection */;
5107         uint32_t reserved0;
5108         uint32_t reserved1;
5109 };
5110
5111
5112 /*
5113  * per-port SAFC demo variables
5114  */
5115 struct cmng_flags_per_port
5116 {
5117         uint32_t cmng_enables;
5118 #define CMNG_FLAGS_PER_PORT_FAIRNESS_VN (0x1<<0) /* BitField cmng_enablesenables flag for fairness and rate shaping between protocols, vnics and COSes  if set, enable fairness between vnics */
5119 #define CMNG_FLAGS_PER_PORT_FAIRNESS_VN_SHIFT 0
5120 #define CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN (0x1<<1) /* BitField cmng_enablesenables flag for fairness and rate shaping between protocols, vnics and COSes      if set, enable rate shaping between vnics */
5121 #define CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN_SHIFT 1
5122 #define CMNG_FLAGS_PER_PORT_FAIRNESS_COS (0x1<<2) /* BitField cmng_enablesenables flag for fairness and rate shaping between protocols, vnics and COSes if set, enable fairness between COSes */
5123 #define CMNG_FLAGS_PER_PORT_FAIRNESS_COS_SHIFT 2
5124 #define CMNG_FLAGS_PER_PORT_FAIRNESS_COS_MODE (0x1<<3) /* BitField cmng_enablesenables flag for fairness and rate shaping between protocols, vnics and COSes     (use enum fairness_mode) */
5125 #define CMNG_FLAGS_PER_PORT_FAIRNESS_COS_MODE_SHIFT 3
5126 #define __CMNG_FLAGS_PER_PORT_RESERVED0 (0xFFFFFFF<<4) /* BitField cmng_enablesenables flag for fairness and rate shaping between protocols, vnics and COSes    reserved */
5127 #define __CMNG_FLAGS_PER_PORT_RESERVED0_SHIFT 4
5128         uint32_t __reserved1;
5129 };
5130
5131
5132 /*
5133  * per-port rate shaping variables
5134  */
5135 struct rate_shaping_vars_per_port
5136 {
5137         uint32_t rs_periodic_timeout /* timeout of periodic timer */;
5138         uint32_t rs_threshold /* threshold, below which we start to stop queues */;
5139 };
5140
5141 /*
5142  * per-port fairness variables
5143  */
5144 struct fairness_vars_per_port
5145 {
5146         uint32_t upper_bound /* Quota for a protocol/vnic */;
5147         uint32_t fair_threshold /* almost-empty threshold */;
5148         uint32_t fairness_timeout /* timeout of fairness timer */;
5149         uint32_t reserved0;
5150 };
5151
5152 /*
5153  * per-port SAFC variables
5154  */
5155 struct safc_struct_per_port
5156 {
5157 #if defined(__BIG_ENDIAN)
5158         uint16_t __reserved1;
5159         uint8_t __reserved0;
5160         uint8_t safc_timeout_usec /* timeout to stop queues on SAFC pause command */;
5161 #elif defined(__LITTLE_ENDIAN)
5162         uint8_t safc_timeout_usec /* timeout to stop queues on SAFC pause command */;
5163         uint8_t __reserved0;
5164         uint16_t __reserved1;
5165 #endif
5166         uint8_t cos_to_traffic_types[MAX_COS_NUMBER] /* translate cos to service traffics types */;
5167         uint16_t cos_to_pause_mask[NUM_OF_SAFC_BITS] /* QM pause mask for each class of service in the SAFC frame */;
5168 };
5169
5170 /*
5171  * Per-port congestion management variables
5172  */
5173 struct cmng_struct_per_port
5174 {
5175         struct rate_shaping_vars_per_port rs_vars;
5176         struct fairness_vars_per_port fair_vars;
5177         struct safc_struct_per_port safc_vars;
5178         struct cmng_flags_per_port flags;
5179 };
5180
5181 /*
5182  * a single rate shaping counter. can be used as protocol or vnic counter
5183  */
5184 struct rate_shaping_counter
5185 {
5186         uint32_t quota /* Quota for a protocol/vnic */;
5187 #if defined(__BIG_ENDIAN)
5188         uint16_t __reserved0;
5189         uint16_t rate /* Vnic/Protocol rate in units of Mega-bits/sec */;
5190 #elif defined(__LITTLE_ENDIAN)
5191         uint16_t rate /* Vnic/Protocol rate in units of Mega-bits/sec */;
5192         uint16_t __reserved0;
5193 #endif
5194 };
5195
5196 /*
5197  * per-vnic rate shaping variables
5198  */
5199 struct rate_shaping_vars_per_vn
5200 {
5201         struct rate_shaping_counter vn_counter /* per-vnic counter */;
5202 };
5203
5204 /*
5205  * per-vnic fairness variables
5206  */
5207 struct fairness_vars_per_vn
5208 {
5209         uint32_t cos_credit_delta[MAX_COS_NUMBER] /* used for incrementing the credit */;
5210         uint32_t vn_credit_delta /* used for incrementing the credit */;
5211         uint32_t __reserved0;
5212 };
5213
5214 /*
5215  * cmng port init state
5216  */
5217 struct cmng_vnic
5218 {
5219         struct rate_shaping_vars_per_vn vnic_max_rate[4];
5220         struct fairness_vars_per_vn vnic_min_rate[4];
5221 };
5222
5223 /*
5224  * cmng port init state
5225  */
5226 struct cmng_init
5227 {
5228         struct cmng_struct_per_port port;
5229         struct cmng_vnic vnic;
5230 };
5231
5232
5233 /*
5234  * driver parameters for congestion management init, all rates are in Mbps
5235  */
5236 struct cmng_init_input
5237 {
5238         uint32_t port_rate;
5239         uint16_t vnic_min_rate[4] /* rates are in Mbps */;
5240         uint16_t vnic_max_rate[4] /* rates are in Mbps */;
5241         uint16_t cos_min_rate[MAX_COS_NUMBER] /* rates are in Mbps */;
5242         uint16_t cos_to_pause_mask[MAX_COS_NUMBER];
5243         struct cmng_flags_per_port flags;
5244 };
5245
5246
5247 /*
5248  * Protocol-common command ID for slow path elements
5249  */
5250 enum common_spqe_cmd_id
5251 {
5252         RAMROD_CMD_ID_COMMON_UNUSED,
5253         RAMROD_CMD_ID_COMMON_FUNCTION_START /* Start a function (for PFs only) */,
5254         RAMROD_CMD_ID_COMMON_FUNCTION_STOP /* Stop a function (for PFs only) */,
5255         RAMROD_CMD_ID_COMMON_FUNCTION_UPDATE /* niv update function */,
5256         RAMROD_CMD_ID_COMMON_CFC_DEL /* Delete a connection from CFC */,
5257         RAMROD_CMD_ID_COMMON_CFC_DEL_WB /* Delete a connection from CFC (with write back) */,
5258         RAMROD_CMD_ID_COMMON_STAT_QUERY /* Collect statistics counters */,
5259         RAMROD_CMD_ID_COMMON_STOP_TRAFFIC /* Stop Tx traffic (before DCB updates) */,
5260         RAMROD_CMD_ID_COMMON_START_TRAFFIC /* Start Tx traffic (after DCB updates) */,
5261         RAMROD_CMD_ID_COMMON_AFEX_VIF_LISTS /* niv vif lists */,
5262         RAMROD_CMD_ID_COMMON_SET_TIMESYNC /* Set Timesync Parameters (E3 Only) */,
5263         MAX_COMMON_SPQE_CMD_ID};
5264
5265
5266 /*
5267  * Per-protocol connection types
5268  */
5269 enum connection_type
5270 {
5271         ETH_CONNECTION_TYPE /* Ethernet */,
5272         TOE_CONNECTION_TYPE /* TOE */,
5273         RDMA_CONNECTION_TYPE /* RDMA */,
5274         ISCSI_CONNECTION_TYPE /* iSCSI */,
5275         FCOE_CONNECTION_TYPE /* FCoE */,
5276         RESERVED_CONNECTION_TYPE_0,
5277         RESERVED_CONNECTION_TYPE_1,
5278         RESERVED_CONNECTION_TYPE_2,
5279         NONE_CONNECTION_TYPE /* General- used for common slow path */,
5280         MAX_CONNECTION_TYPE};
5281
5282
5283 /*
5284  * Cos modes
5285  */
5286 enum cos_mode
5287 {
5288         OVERRIDE_COS /* Firmware deduce cos according to DCB */,
5289         STATIC_COS /* Firmware has constant queues per CoS */,
5290         FW_WRR /* Firmware keep fairness between different CoSes */,
5291         MAX_COS_MODE};
5292
5293
5294 /*
5295  * Dynamic HC counters set by the driver
5296  */
5297 struct hc_dynamic_drv_counter
5298 {
5299         uint32_t val[HC_SB_MAX_DYNAMIC_INDICES] /* 4 bytes * 4 indices = 2 lines */;
5300 };
5301
5302 /*
5303  * zone A per-queue data
5304  */
5305 struct cstorm_queue_zone_data
5306 {
5307         struct hc_dynamic_drv_counter hc_dyn_drv_cnt /* 4 bytes * 4 indices = 2 lines */;
5308         struct regpair reserved[2];
5309 };
5310
5311
5312 /*
5313  * Vf-PF channel data in cstorm ram (non-triggered zone)
5314  */
5315 struct vf_pf_channel_zone_data
5316 {
5317         uint32_t msg_addr_lo /* the message address on VF memory */;
5318         uint32_t msg_addr_hi /* the message address on VF memory */;
5319 };
5320
5321 /*
5322  * zone for VF non-triggered data
5323  */
5324 struct non_trigger_vf_zone
5325 {
5326         struct vf_pf_channel_zone_data vf_pf_channel /* vf-pf channel zone data */;
5327 };
5328
5329 /*
5330  * Vf-PF channel trigger zone in cstorm ram
5331  */
5332 struct vf_pf_channel_zone_trigger
5333 {
5334         uint8_t addr_valid /* indicates that a vf-pf message is pending. MUST be set AFTER the message address.  */;
5335 };
5336
5337 /*
5338  * zone that triggers the in-bound interrupt
5339  */
5340 struct trigger_vf_zone
5341 {
5342 #if defined(__BIG_ENDIAN)
5343         uint16_t reserved1;
5344         uint8_t reserved0;
5345         struct vf_pf_channel_zone_trigger vf_pf_channel;
5346 #elif defined(__LITTLE_ENDIAN)
5347         struct vf_pf_channel_zone_trigger vf_pf_channel;
5348         uint8_t reserved0;
5349         uint16_t reserved1;
5350 #endif
5351         uint32_t reserved2;
5352 };
5353
5354 /*
5355  * zone B per-VF data
5356  */
5357 struct cstorm_vf_zone_data
5358 {
5359         struct non_trigger_vf_zone non_trigger /* zone for VF non-triggered data */;
5360         struct trigger_vf_zone trigger /* zone that triggers the in-bound interrupt */;
5361 };
5362
5363
5364 /*
5365  * Dynamic host coalescing init parameters, per state machine
5366  */
5367 struct dynamic_hc_sm_config
5368 {
5369         uint32_t threshold[3] /* thresholds of number of outstanding bytes */;
5370         uint8_t shift_per_protocol[HC_SB_MAX_DYNAMIC_INDICES] /* bytes difference of each protocol is shifted right by this value */;
5371         uint8_t hc_timeout0[HC_SB_MAX_DYNAMIC_INDICES] /* timeout for level 0 for each protocol, in units of usec */;
5372         uint8_t hc_timeout1[HC_SB_MAX_DYNAMIC_INDICES] /* timeout for level 1 for each protocol, in units of usec */;
5373         uint8_t hc_timeout2[HC_SB_MAX_DYNAMIC_INDICES] /* timeout for level 2 for each protocol, in units of usec */;
5374         uint8_t hc_timeout3[HC_SB_MAX_DYNAMIC_INDICES] /* timeout for level 3 for each protocol, in units of usec */;
5375 };
5376
5377 /*
5378  * Dynamic host coalescing init parameters
5379  */
5380 struct dynamic_hc_config
5381 {
5382         struct dynamic_hc_sm_config sm_config[HC_SB_MAX_SM] /* Configuration per state machine */;
5383 };
5384
5385
5386 struct e2_integ_data
5387 {
5388 #if defined(__BIG_ENDIAN)
5389         uint8_t flags;
5390 #define E2_INTEG_DATA_TESTING_EN (0x1<<0) /* BitField flags     integration testing enabled */
5391 #define E2_INTEG_DATA_TESTING_EN_SHIFT 0
5392 #define E2_INTEG_DATA_LB_TX (0x1<<1) /* BitField flags  flag indicating this connection will transmit on loopback */
5393 #define E2_INTEG_DATA_LB_TX_SHIFT 1
5394 #define E2_INTEG_DATA_COS_TX (0x1<<2) /* BitField flags flag indicating this connection will transmit according to cos field */
5395 #define E2_INTEG_DATA_COS_TX_SHIFT 2
5396 #define E2_INTEG_DATA_OPPORTUNISTICQM (0x1<<3) /* BitField flags        flag indicating this connection will activate the opportunistic QM credit flow */
5397 #define E2_INTEG_DATA_OPPORTUNISTICQM_SHIFT 3
5398 #define E2_INTEG_DATA_DPMTESTRELEASEDQ (0x1<<4) /* BitField flags       flag indicating this connection will release the door bell queue (DQ) */
5399 #define E2_INTEG_DATA_DPMTESTRELEASEDQ_SHIFT 4
5400 #define E2_INTEG_DATA_RESERVED (0x7<<5) /* BitField flags        */
5401 #define E2_INTEG_DATA_RESERVED_SHIFT 5
5402         uint8_t cos /* cos of the connection (relevant only in cos transmitting connections, when cosTx is set */;
5403         uint8_t voq /* voq to return credit on. Normally equal to port (i.e. always 0 in E2 operational connections). in cos tests equal to cos. in loopback tests equal to LB_PORT (=4) */;
5404         uint8_t pbf_queue /* pbf queue to transmit on. Normally equal to port (i.e. always 0 in E2 operational connections). in cos tests equal to cos. in loopback tests equal to LB_PORT (=4) */;
5405 #elif defined(__LITTLE_ENDIAN)
5406         uint8_t pbf_queue /* pbf queue to transmit on. Normally equal to port (i.e. always 0 in E2 operational connections). in cos tests equal to cos. in loopback tests equal to LB_PORT (=4) */;
5407         uint8_t voq /* voq to return credit on. Normally equal to port (i.e. always 0 in E2 operational connections). in cos tests equal to cos. in loopback tests equal to LB_PORT (=4) */;
5408         uint8_t cos /* cos of the connection (relevant only in cos transmitting connections, when cosTx is set */;
5409         uint8_t flags;
5410 #define E2_INTEG_DATA_TESTING_EN (0x1<<0) /* BitField flags     integration testing enabled */
5411 #define E2_INTEG_DATA_TESTING_EN_SHIFT 0
5412 #define E2_INTEG_DATA_LB_TX (0x1<<1) /* BitField flags  flag indicating this connection will transmit on loopback */
5413 #define E2_INTEG_DATA_LB_TX_SHIFT 1
5414 #define E2_INTEG_DATA_COS_TX (0x1<<2) /* BitField flags flag indicating this connection will transmit according to cos field */
5415 #define E2_INTEG_DATA_COS_TX_SHIFT 2
5416 #define E2_INTEG_DATA_OPPORTUNISTICQM (0x1<<3) /* BitField flags        flag indicating this connection will activate the opportunistic QM credit flow */
5417 #define E2_INTEG_DATA_OPPORTUNISTICQM_SHIFT 3
5418 #define E2_INTEG_DATA_DPMTESTRELEASEDQ (0x1<<4) /* BitField flags       flag indicating this connection will release the door bell queue (DQ) */
5419 #define E2_INTEG_DATA_DPMTESTRELEASEDQ_SHIFT 4
5420 #define E2_INTEG_DATA_RESERVED (0x7<<5) /* BitField flags        */
5421 #define E2_INTEG_DATA_RESERVED_SHIFT 5
5422 #endif
5423 #if defined(__BIG_ENDIAN)
5424         uint16_t reserved3;
5425         uint8_t reserved2;
5426         uint8_t ramEn /* context area reserved for reading enable bit from ram */;
5427 #elif defined(__LITTLE_ENDIAN)
5428         uint8_t ramEn /* context area reserved for reading enable bit from ram */;
5429         uint8_t reserved2;
5430         uint16_t reserved3;
5431 #endif
5432 };
5433
5434
5435 /*
5436  * set mac event data  $$KEEP_ENDIANNESS$$
5437  */
5438 struct eth_event_data
5439 {
5440         uint32_t echo /* set mac echo data to return to driver */;
5441         uint32_t reserved0;
5442         uint32_t reserved1;
5443 };
5444
5445
5446 /*
5447  * pf-vf event data  $$KEEP_ENDIANNESS$$
5448  */
5449 struct vf_pf_event_data
5450 {
5451         uint8_t vf_id /* VF ID (0-63) */;
5452         uint8_t reserved0;
5453         uint16_t reserved1;
5454         uint32_t msg_addr_lo /* message address on Vf (low 32 bits) */;
5455         uint32_t msg_addr_hi /* message address on Vf (high 32 bits) */;
5456 };
5457
5458 /*
5459  * VF FLR event data  $$KEEP_ENDIANNESS$$
5460  */
5461 struct vf_flr_event_data
5462 {
5463         uint8_t vf_id /* VF ID (0-63) */;
5464         uint8_t reserved0;
5465         uint16_t reserved1;
5466         uint32_t reserved2;
5467         uint32_t reserved3;
5468 };
5469
5470 /*
5471  * malicious VF event data  $$KEEP_ENDIANNESS$$
5472  */
5473 struct malicious_vf_event_data
5474 {
5475         uint8_t vf_id /* VF ID (0-63) */;
5476         uint8_t err_id /* reason for malicious notification */;
5477         uint16_t reserved1;
5478         uint32_t reserved2;
5479         uint32_t reserved3;
5480 };
5481
5482 /*
5483  * vif list event data  $$KEEP_ENDIANNESS$$
5484  */
5485 struct vif_list_event_data
5486 {
5487         uint8_t func_bit_map /* bit map of pf indice */;
5488         uint8_t echo;
5489         uint16_t reserved0;
5490         uint32_t reserved1;
5491         uint32_t reserved2;
5492 };
5493
5494 /*
5495  * function update event data  $$KEEP_ENDIANNESS$$
5496  */
5497 struct function_update_event_data
5498 {
5499         uint8_t echo;
5500         uint8_t reserved;
5501         uint16_t reserved0;
5502         uint32_t reserved1;
5503         uint32_t reserved2;
5504 };
5505
5506 /*
5507  * union for all event ring message types
5508  */
5509 union event_data
5510 {
5511         struct vf_pf_event_data vf_pf_event /* vf-pf event data */;
5512         struct eth_event_data eth_event /* set mac event data */;
5513         struct cfc_del_event_data cfc_del_event /* cfc delete event data */;
5514         struct vf_flr_event_data vf_flr_event /* vf flr event data */;
5515         struct malicious_vf_event_data malicious_vf_event /* malicious vf event data */;
5516         struct vif_list_event_data vif_list_event /* vif list event data */;
5517         struct function_update_event_data function_update_event /* function update event data */;
5518 };
5519
5520
5521 /*
5522  * per PF event ring data
5523  */
5524 struct event_ring_data
5525 {
5526         struct regpair_native base_addr /* ring base address */;
5527 #if defined(__BIG_ENDIAN)
5528         uint8_t index_id /* index ID within the status block */;
5529         uint8_t sb_id /* status block ID */;
5530         uint16_t producer /* event ring producer */;
5531 #elif defined(__LITTLE_ENDIAN)
5532         uint16_t producer /* event ring producer */;
5533         uint8_t sb_id /* status block ID */;
5534         uint8_t index_id /* index ID within the status block */;
5535 #endif
5536         uint32_t reserved0;
5537 };
5538
5539
5540 /*
5541  * event ring message element (each element is 128 bits) $$KEEP_ENDIANNESS$$
5542  */
5543 struct event_ring_msg
5544 {
5545         uint8_t opcode;
5546         uint8_t error /* error on the mesasage */;
5547         uint16_t reserved1;
5548         union event_data data /* message data (96 bits data) */;
5549 };
5550
5551 /*
5552  * event ring next page element (128 bits)
5553  */
5554 struct event_ring_next
5555 {
5556         struct regpair addr /* Address of the next page of the ring */;
5557         uint32_t reserved[2];
5558 };
5559
5560 /*
5561  * union for event ring element types (each element is 128 bits)
5562  */
5563 union event_ring_elem
5564 {
5565         struct event_ring_msg message /* event ring message */;
5566         struct event_ring_next next_page /* event ring next page */;
5567 };
5568
5569
5570 /*
5571  * Common event ring opcodes
5572  */
5573 enum event_ring_opcode
5574 {
5575         EVENT_RING_OPCODE_VF_PF_CHANNEL,
5576         EVENT_RING_OPCODE_FUNCTION_START /* Start a function (for PFs only) */,
5577         EVENT_RING_OPCODE_FUNCTION_STOP /* Stop a function (for PFs only) */,
5578         EVENT_RING_OPCODE_CFC_DEL /* Delete a connection from CFC */,
5579         EVENT_RING_OPCODE_CFC_DEL_WB /* Delete a connection from CFC (with write back) */,
5580         EVENT_RING_OPCODE_STAT_QUERY /* Collect statistics counters */,
5581         EVENT_RING_OPCODE_STOP_TRAFFIC /* Stop Tx traffic (before DCB updates) */,
5582         EVENT_RING_OPCODE_START_TRAFFIC /* Start Tx traffic (after DCB updates) */,
5583         EVENT_RING_OPCODE_VF_FLR /* VF FLR indication for PF */,
5584         EVENT_RING_OPCODE_MALICIOUS_VF /* Malicious VF operation detected */,
5585         EVENT_RING_OPCODE_FORWARD_SETUP /* Initialize forward channel */,
5586         EVENT_RING_OPCODE_RSS_UPDATE_RULES /* Update RSS configuration */,
5587         EVENT_RING_OPCODE_FUNCTION_UPDATE /* function update */,
5588         EVENT_RING_OPCODE_AFEX_VIF_LISTS /* event ring opcode niv vif lists */,
5589         EVENT_RING_OPCODE_SET_MAC /* Add/remove MAC (in E1x only) */,
5590         EVENT_RING_OPCODE_CLASSIFICATION_RULES /* Add/remove MAC or VLAN (in E2/E3 only) */,
5591         EVENT_RING_OPCODE_FILTERS_RULES /* Add/remove classification filters for L2 client (in E2/E3 only) */,
5592         EVENT_RING_OPCODE_MULTICAST_RULES /* Add/remove multicast classification bin (in E2/E3 only) */,
5593         EVENT_RING_OPCODE_SET_TIMESYNC /* Set Timesync Parameters (E3 Only) */,
5594         MAX_EVENT_RING_OPCODE};
5595
5596
5597 /*
5598  * Modes for fairness algorithm
5599  */
5600 enum fairness_mode
5601 {
5602         FAIRNESS_COS_WRR_MODE /* Weighted round robin mode (used in Google) */,
5603         FAIRNESS_COS_ETS_MODE /* ETS mode (used in FCoE) */,
5604         MAX_FAIRNESS_MODE};
5605
5606
5607 /*
5608  * Priority and cos $$KEEP_ENDIANNESS$$
5609  */
5610 struct priority_cos
5611 {
5612         uint8_t priority /* Priority */;
5613         uint8_t cos /* Cos */;
5614         uint16_t reserved1;
5615 };
5616
5617 /*
5618  * The data for flow control configuration $$KEEP_ENDIANNESS$$
5619  */
5620 struct flow_control_configuration
5621 {
5622         struct priority_cos traffic_type_to_priority_cos[MAX_TRAFFIC_TYPES] /* traffic_type to priority cos */;
5623         uint8_t dcb_enabled /* If DCB mode is enabled then traffic class to priority array is fully initialized and there must be inner VLAN */;
5624         uint8_t dcb_version /* DCB version Increase by one on each DCB update */;
5625         uint8_t dont_add_pri_0 /* In case, the priority is 0, and the packet has no vlan, the firmware wont add vlan */;
5626         uint8_t reserved1;
5627         uint32_t reserved2;
5628 };
5629
5630
5631 /*
5632  *  $$KEEP_ENDIANNESS$$
5633  */
5634 struct function_start_data
5635 {
5636         uint8_t function_mode /* the function mode */;
5637         uint8_t allow_npar_tx_switching /* If set, inter-pf tx switching is allowed in Switch Independent function mode. (E2/E3 Only) */;
5638         uint16_t sd_vlan_tag /* value of Vlan in case of switch depended multi-function mode */;
5639         uint16_t vif_id /* value of VIF id in case of NIV multi-function mode */;
5640         uint8_t path_id;
5641         uint8_t network_cos_mode /* The cos mode for network traffic. */;
5642         uint8_t dmae_cmd_id /* The DMAE command id to use for FW DMAE transactions */;
5643         uint8_t gre_tunnel_mode /* GRE Tunnel Mode to enable on the Function (E2/E3 Only) */;
5644         uint8_t gre_tunnel_rss /* Type of RSS to perform on GRE Tunneled packets */;
5645         uint8_t nvgre_clss_en /* If set, NVGRE tunneled packets are classified according to their inner MAC (gre_mode must be NVGRE_TUNNEL) */;
5646         uint16_t reserved1[2];
5647 };
5648
5649
5650 /*
5651  *  $$KEEP_ENDIANNESS$$
5652  */
5653 struct function_update_data
5654 {
5655         uint8_t vif_id_change_flg /* If set, vif_id will be checked */;
5656         uint8_t afex_default_vlan_change_flg /* If set, afex_default_vlan will be checked */;
5657         uint8_t allowed_priorities_change_flg /* If set, allowed_priorities will be checked */;
5658         uint8_t network_cos_mode_change_flg /* If set, network_cos_mode will be checked */;
5659         uint16_t vif_id /* value of VIF id in case of NIV multi-function mode */;
5660         uint16_t afex_default_vlan /* value of default Vlan in case of NIV mf */;
5661         uint8_t allowed_priorities /* bit vector of allowed Vlan priorities for this VIF */;
5662         uint8_t network_cos_mode /* The cos mode for network traffic. */;
5663         uint8_t lb_mode_en_change_flg /* If set, lb_mode_en will be checked */;
5664         uint8_t lb_mode_en /* If set, niv loopback mode will be enabled */;
5665         uint8_t tx_switch_suspend_change_flg /* If set, tx_switch_suspend will be checked */;
5666         uint8_t tx_switch_suspend /* If set, TX switching TO this function will be disabled and packets will be dropped */;
5667         uint8_t echo;
5668         uint8_t reserved1;
5669         uint8_t update_gre_cfg_flg /* If set, GRE config for the function will be updated according to the gre_tunnel_rss and nvgre_clss_en fields */;
5670         uint8_t gre_tunnel_mode /* GRE Tunnel Mode to enable on the Function (E2/E3 Only) */;
5671         uint8_t gre_tunnel_rss /* Type of RSS to perform on GRE Tunneled packets */;
5672         uint8_t nvgre_clss_en /* If set, NVGRE tunneled packets are classified according to their inner MAC (gre_mode must be NVGRE_TUNNEL) */;
5673         uint32_t reserved3;
5674 };
5675
5676
5677 /*
5678  * FW version stored in the Xstorm RAM
5679  */
5680 struct fw_version
5681 {
5682 #if defined(__BIG_ENDIAN)
5683         uint8_t engineering /* firmware current engineering version */;
5684         uint8_t revision /* firmware current revision version */;
5685         uint8_t minor /* firmware current minor version */;
5686         uint8_t major /* firmware current major version */;
5687 #elif defined(__LITTLE_ENDIAN)
5688         uint8_t major /* firmware current major version */;
5689         uint8_t minor /* firmware current minor version */;
5690         uint8_t revision /* firmware current revision version */;
5691         uint8_t engineering /* firmware current engineering version */;
5692 #endif
5693         uint32_t flags;
5694 #define FW_VERSION_OPTIMIZED (0x1<<0) /* BitField flags if set, this is optimized ASM */
5695 #define FW_VERSION_OPTIMIZED_SHIFT 0
5696 #define FW_VERSION_BIG_ENDIEN (0x1<<1) /* BitField flags        if set, this is big-endien ASM */
5697 #define FW_VERSION_BIG_ENDIEN_SHIFT 1
5698 #define FW_VERSION_CHIP_VERSION (0x3<<2) /* BitField flags      1 - E1H */
5699 #define FW_VERSION_CHIP_VERSION_SHIFT 2
5700 #define __FW_VERSION_RESERVED (0xFFFFFFF<<4) /* BitField flags   */
5701 #define __FW_VERSION_RESERVED_SHIFT 4
5702 };
5703
5704
5705 /*
5706  * GRE RSS Mode
5707  */
5708 enum gre_rss_mode
5709 {
5710         GRE_OUTER_HEADERS_RSS /* RSS for GRE Packets is performed on the outer headers */,
5711         GRE_INNER_HEADERS_RSS /* RSS for GRE Packets is performed on the inner headers */,
5712         NVGRE_KEY_ENTROPY_RSS /* RSS for NVGRE Packets is done based on a hash containing the entropy bits from the GRE Key Field (gre_tunnel must be NVGRE_TUNNEL) */,
5713         MAX_GRE_RSS_MODE};
5714
5715
5716 /*
5717  * GRE Tunnel Mode
5718  */
5719 enum gre_tunnel_type
5720 {
5721         NO_GRE_TUNNEL,
5722         NVGRE_TUNNEL /* NV-GRE Tunneling Microsoft L2 over GRE. GRE header contains mandatory Key Field. */,
5723         L2GRE_TUNNEL /* L2-GRE Tunneling General L2 over GRE. GRE can contain Key field with Tenant ID and Sequence Field */,
5724         IPGRE_TUNNEL /* IP-GRE Tunneling IP over GRE. GRE may contain Key field with Tenant ID, Sequence Field and/or Checksum Field */,
5725         MAX_GRE_TUNNEL_TYPE};
5726
5727
5728 /*
5729  * Dynamic Host-Coalescing - Driver(host) counters
5730  */
5731 struct hc_dynamic_sb_drv_counters
5732 {
5733         uint32_t dynamic_hc_drv_counter[HC_SB_MAX_DYNAMIC_INDICES] /* Dynamic HC counters written by drivers */;
5734 };
5735
5736
5737 /*
5738  * 2 bytes. configuration/state parameters for a single protocol index
5739  */
5740 struct hc_index_data
5741 {
5742 #if defined(__BIG_ENDIAN)
5743         uint8_t flags;
5744 #define HC_INDEX_DATA_SM_ID (0x1<<0) /* BitField flags  Index to a state machine. Can be 0 or 1 */
5745 #define HC_INDEX_DATA_SM_ID_SHIFT 0
5746 #define HC_INDEX_DATA_HC_ENABLED (0x1<<1) /* BitField flags     if set, host coalescing would be done for this index */
5747 #define HC_INDEX_DATA_HC_ENABLED_SHIFT 1
5748 #define HC_INDEX_DATA_DYNAMIC_HC_ENABLED (0x1<<2) /* BitField flags     if set, dynamic HC will be done for this index */
5749 #define HC_INDEX_DATA_DYNAMIC_HC_ENABLED_SHIFT 2
5750 #define HC_INDEX_DATA_RESERVE (0x1F<<3) /* BitField flags        */
5751 #define HC_INDEX_DATA_RESERVE_SHIFT 3
5752         uint8_t timeout /* the timeout values for this index. Units are 4 usec */;
5753 #elif defined(__LITTLE_ENDIAN)
5754         uint8_t timeout /* the timeout values for this index. Units are 4 usec */;
5755         uint8_t flags;
5756 #define HC_INDEX_DATA_SM_ID (0x1<<0) /* BitField flags  Index to a state machine. Can be 0 or 1 */
5757 #define HC_INDEX_DATA_SM_ID_SHIFT 0
5758 #define HC_INDEX_DATA_HC_ENABLED (0x1<<1) /* BitField flags     if set, host coalescing would be done for this index */
5759 #define HC_INDEX_DATA_HC_ENABLED_SHIFT 1
5760 #define HC_INDEX_DATA_DYNAMIC_HC_ENABLED (0x1<<2) /* BitField flags     if set, dynamic HC will be done for this index */
5761 #define HC_INDEX_DATA_DYNAMIC_HC_ENABLED_SHIFT 2
5762 #define HC_INDEX_DATA_RESERVE (0x1F<<3) /* BitField flags        */
5763 #define HC_INDEX_DATA_RESERVE_SHIFT 3
5764 #endif
5765 };
5766
5767
5768 /*
5769  * HC state-machine
5770  */
5771 struct hc_status_block_sm
5772 {
5773 #if defined(__BIG_ENDIAN)
5774         uint8_t igu_seg_id;
5775         uint8_t igu_sb_id /* sb_id within the IGU */;
5776         uint8_t timer_value /* Determines the time_to_expire */;
5777         uint8_t __flags;
5778 #elif defined(__LITTLE_ENDIAN)
5779         uint8_t __flags;
5780         uint8_t timer_value /* Determines the time_to_expire */;
5781         uint8_t igu_sb_id /* sb_id within the IGU */;
5782         uint8_t igu_seg_id;
5783 #endif
5784         uint32_t time_to_expire /* The time in which it expects to wake up */;
5785 };
5786
5787 /*
5788  * hold PCI identification variables- used in various places in firmware
5789  */
5790 struct pci_entity
5791 {
5792 #if defined(__BIG_ENDIAN)
5793         uint8_t vf_valid /* If set, this is a VF, otherwise it is PF */;
5794         uint8_t vf_id /* VF ID (0-63). Value of 0xFF means VF not valid */;
5795         uint8_t vnic_id /* Virtual NIC ID (0-3) */;
5796         uint8_t pf_id /* PCI physical function number (0-7). The LSB of this field is the port ID */;
5797 #elif defined(__LITTLE_ENDIAN)
5798         uint8_t pf_id /* PCI physical function number (0-7). The LSB of this field is the port ID */;
5799         uint8_t vnic_id /* Virtual NIC ID (0-3) */;
5800         uint8_t vf_id /* VF ID (0-63). Value of 0xFF means VF not valid */;
5801         uint8_t vf_valid /* If set, this is a VF, otherwise it is PF */;
5802 #endif
5803 };
5804
5805 /*
5806  * The fast-path status block meta-data, common to all chips
5807  */
5808 struct hc_sb_data
5809 {
5810         struct regpair_native host_sb_addr /* Host status block address */;
5811         struct hc_status_block_sm state_machine[HC_SB_MAX_SM] /* Holds the state machines of the status block */;
5812         struct pci_entity p_func /* vnic / port of the status block to be set by the driver */;
5813 #if defined(__BIG_ENDIAN)
5814         uint8_t rsrv0;
5815         uint8_t state;
5816         uint8_t dhc_qzone_id /* used in E2 only, to specify the HW queue zone ID used for this status block dynamic HC counters */;
5817         uint8_t same_igu_sb_1b /* Indicate that both state-machines acts like single sm */;
5818 #elif defined(__LITTLE_ENDIAN)
5819         uint8_t same_igu_sb_1b /* Indicate that both state-machines acts like single sm */;
5820         uint8_t dhc_qzone_id /* used in E2 only, to specify the HW queue zone ID used for this status block dynamic HC counters */;
5821         uint8_t state;
5822         uint8_t rsrv0;
5823 #endif
5824         struct regpair_native rsrv1[2];
5825 };
5826
5827
5828 /*
5829  * Segment types for host coaslescing
5830  */
5831 enum hc_segment
5832 {
5833         HC_REGULAR_SEGMENT,
5834         HC_DEFAULT_SEGMENT,
5835         MAX_HC_SEGMENT};
5836
5837
5838 /*
5839  * The fast-path status block meta-data
5840  */
5841 struct hc_sp_status_block_data
5842 {
5843         struct regpair_native host_sb_addr /* Host status block address */;
5844 #if defined(__BIG_ENDIAN)
5845         uint8_t rsrv1;
5846         uint8_t state;
5847         uint8_t igu_seg_id /* segment id of the IGU */;
5848         uint8_t igu_sb_id /* sb_id within the IGU */;
5849 #elif defined(__LITTLE_ENDIAN)
5850         uint8_t igu_sb_id /* sb_id within the IGU */;
5851         uint8_t igu_seg_id /* segment id of the IGU */;
5852         uint8_t state;
5853         uint8_t rsrv1;
5854 #endif
5855         struct pci_entity p_func /* vnic / port of the status block to be set by the driver */;
5856 };
5857
5858
5859 /*
5860  * The fast-path status block meta-data
5861  */
5862 struct hc_status_block_data_e1x
5863 {
5864         struct hc_index_data index_data[HC_SB_MAX_INDICES_E1X] /* configuration/state parameters for a single protocol index */;
5865         struct hc_sb_data common /* The fast-path status block meta-data, common to all chips */;
5866 };
5867
5868
5869 /*
5870  * The fast-path status block meta-data
5871  */
5872 struct hc_status_block_data_e2
5873 {
5874         struct hc_index_data index_data[HC_SB_MAX_INDICES_E2] /* configuration/state parameters for a single protocol index */;
5875         struct hc_sb_data common /* The fast-path status block meta-data, common to all chips */;
5876 };
5877
5878
5879 /*
5880  * IGU block operartion modes (in Everest2)
5881  */
5882 enum igu_mode
5883 {
5884         HC_IGU_BC_MODE /* Backward compatible mode */,
5885         HC_IGU_NBC_MODE /* Non-backward compatible mode */,
5886         MAX_IGU_MODE};
5887
5888
5889 /*
5890  * IP versions
5891  */
5892 enum ip_ver
5893 {
5894         IP_V4,
5895         IP_V6,
5896         MAX_IP_VER};
5897
5898
5899 /*
5900  * Malicious VF error ID
5901  */
5902 enum malicious_vf_error_id
5903 {
5904         VF_PF_CHANNEL_NOT_READY /* Writing to VF/PF channel when it is not ready */,
5905         ETH_ILLEGAL_BD_LENGTHS /* TX BD lengths error was detected */,
5906         ETH_PACKET_TOO_SHORT /* TX packet is shorter then reported on BDs */,
5907         ETH_PAYLOAD_TOO_BIG /* TX packet is greater then MTU */,
5908         ETH_ILLEGAL_ETH_TYPE /* TX packet reported without VLAN but eth type is 0x8100 */,
5909         ETH_ILLEGAL_LSO_HDR_LEN /* LSO header length on BDs and on hdr_nbd do not match */,
5910         ETH_TOO_MANY_BDS /* Tx packet has too many BDs */,
5911         ETH_ZERO_HDR_NBDS /* hdr_nbds field is zero */,
5912         ETH_START_BD_NOT_SET /* start_bd should be set on first TX BD in packet */,
5913         ETH_ILLEGAL_PARSE_NBDS /* Tx packet with parse_nbds field which is not legal */,
5914         ETH_IPV6_AND_CHECKSUM /* Tx packet with IP checksum on IPv6 */,
5915         ETH_VLAN_FLG_INCORRECT /* Tx packet with incorrect VLAN flag */,
5916         ETH_ILLEGAL_LSO_MSS /* Tx LSO packet with illegal MSS value */,
5917         ETH_TUNNEL_NOT_SUPPORTED /* Tunneling packets are not supported in current connection */,
5918         MAX_MALICIOUS_VF_ERROR_ID};
5919
5920
5921 /*
5922  * Multi-function modes
5923  */
5924 enum mf_mode
5925 {
5926         SINGLE_FUNCTION,
5927         MULTI_FUNCTION_SD /* Switch dependent (vlan based) */,
5928         MULTI_FUNCTION_SI /* Switch independent (mac based) */,
5929         MULTI_FUNCTION_AFEX /* Switch dependent (niv based) */,
5930         MAX_MF_MODE};
5931
5932
5933 /*
5934  * Protocol-common statistics collected by the Tstorm (per pf) $$KEEP_ENDIANNESS$$
5935  */
5936 struct tstorm_per_pf_stats
5937 {
5938         struct regpair rcv_error_bytes /* number of bytes received with errors */;
5939 };
5940
5941 /*
5942  *  $$KEEP_ENDIANNESS$$
5943  */
5944 struct per_pf_stats
5945 {
5946         struct tstorm_per_pf_stats tstorm_pf_statistics;
5947 };
5948
5949
5950 /*
5951  * Protocol-common statistics collected by the Tstorm (per port) $$KEEP_ENDIANNESS$$
5952  */
5953 struct tstorm_per_port_stats
5954 {
5955         uint32_t mac_discard /* number of packets with mac errors */;
5956         uint32_t mac_filter_discard /* the number of good frames dropped because of no perfect match to MAC/VLAN address */;
5957         uint32_t brb_truncate_discard /* the number of packtes that were dropped because they were truncated in BRB */;
5958         uint32_t mf_tag_discard /* the number of good frames dropped because of no match to the outer vlan/VNtag */;
5959         uint32_t packet_drop /* general packet drop conter- incremented for every packet drop */;
5960         uint32_t reserved;
5961 };
5962
5963 /*
5964  *  $$KEEP_ENDIANNESS$$
5965  */
5966 struct per_port_stats
5967 {
5968         struct tstorm_per_port_stats tstorm_port_statistics;
5969 };
5970
5971
5972 /*
5973  * Protocol-common statistics collected by the Tstorm (per client) $$KEEP_ENDIANNESS$$
5974  */
5975 struct tstorm_per_queue_stats
5976 {
5977         struct regpair rcv_ucast_bytes /* number of bytes in unicast packets received without errors and pass the filter */;
5978         uint32_t rcv_ucast_pkts /* number of unicast packets received without errors and pass the filter */;
5979         uint32_t checksum_discard /* number of total packets received with checksum error */;
5980         struct regpair rcv_bcast_bytes /* number of bytes in broadcast packets received without errors and pass the filter */;
5981         uint32_t rcv_bcast_pkts /* number of packets in broadcast packets received without errors and pass the filter */;
5982         uint32_t pkts_too_big_discard /* number of too long packets received */;
5983         struct regpair rcv_mcast_bytes /* number of bytes in multicast packets received without errors and pass the filter */;
5984         uint32_t rcv_mcast_pkts /* number of packets in multicast packets received without errors and pass the filter */;
5985         uint32_t ttl0_discard /* the number of good frames dropped because of TTL=0 */;
5986         uint16_t no_buff_discard;
5987         uint16_t reserved0;
5988         uint32_t reserved1;
5989 };
5990
5991 /*
5992  * Protocol-common statistics collected by the Ustorm (per client) $$KEEP_ENDIANNESS$$
5993  */
5994 struct ustorm_per_queue_stats
5995 {
5996         struct regpair ucast_no_buff_bytes /* the number of unicast bytes received from network dropped because of no buffer at host */;
5997         struct regpair mcast_no_buff_bytes /* the number of multicast bytes received from network dropped because of no buffer at host */;
5998         struct regpair bcast_no_buff_bytes /* the number of broadcast bytes received from network dropped because of no buffer at host */;
5999         uint32_t ucast_no_buff_pkts /* the number of unicast frames received from network dropped because of no buffer at host */;
6000         uint32_t mcast_no_buff_pkts /* the number of unicast frames received from network dropped because of no buffer at host */;
6001         uint32_t bcast_no_buff_pkts /* the number of unicast frames received from network dropped because of no buffer at host */;
6002         uint32_t coalesced_pkts /* the number of packets coalesced in all aggregations */;
6003         struct regpair coalesced_bytes /* the number of bytes coalesced in all aggregations */;
6004         uint32_t coalesced_events /* the number of aggregations */;
6005         uint32_t coalesced_aborts /* the number of exception which avoid aggregation */;
6006 };
6007
6008 /*
6009  * Protocol-common statistics collected by the Xstorm (per client)  $$KEEP_ENDIANNESS$$
6010  */
6011 struct xstorm_per_queue_stats
6012 {
6013         struct regpair ucast_bytes_sent /* number of total bytes sent without errors */;
6014         struct regpair mcast_bytes_sent /* number of total bytes sent without errors */;
6015         struct regpair bcast_bytes_sent /* number of total bytes sent without errors */;
6016         uint32_t ucast_pkts_sent /* number of total packets sent without errors */;
6017         uint32_t mcast_pkts_sent /* number of total packets sent without errors */;
6018         uint32_t bcast_pkts_sent /* number of total packets sent without errors */;
6019         uint32_t error_drop_pkts /* number of total packets drooped due to errors */;
6020 };
6021
6022 /*
6023  *  $$KEEP_ENDIANNESS$$
6024  */
6025 struct per_queue_stats
6026 {
6027         struct tstorm_per_queue_stats tstorm_queue_statistics;
6028         struct ustorm_per_queue_stats ustorm_queue_statistics;
6029         struct xstorm_per_queue_stats xstorm_queue_statistics;
6030 };
6031
6032
6033 /*
6034  * FW version stored in first line of pram $$KEEP_ENDIANNESS$$
6035  */
6036 struct pram_fw_version
6037 {
6038         uint8_t major /* firmware current major version */;
6039         uint8_t minor /* firmware current minor version */;
6040         uint8_t revision /* firmware current revision version */;
6041         uint8_t engineering /* firmware current engineering version */;
6042         uint8_t flags;
6043 #define PRAM_FW_VERSION_OPTIMIZED (0x1<<0) /* BitField flags    if set, this is optimized ASM */
6044 #define PRAM_FW_VERSION_OPTIMIZED_SHIFT 0
6045 #define PRAM_FW_VERSION_STORM_ID (0x3<<1) /* BitField flags     storm_id identification */
6046 #define PRAM_FW_VERSION_STORM_ID_SHIFT 1
6047 #define PRAM_FW_VERSION_BIG_ENDIEN (0x1<<3) /* BitField flags   if set, this is big-endien ASM */
6048 #define PRAM_FW_VERSION_BIG_ENDIEN_SHIFT 3
6049 #define PRAM_FW_VERSION_CHIP_VERSION (0x3<<4) /* BitField flags 1 - E1H */
6050 #define PRAM_FW_VERSION_CHIP_VERSION_SHIFT 4
6051 #define __PRAM_FW_VERSION_RESERVED0 (0x3<<6) /* BitField flags   */
6052 #define __PRAM_FW_VERSION_RESERVED0_SHIFT 6
6053 };
6054
6055
6056 /*
6057  * Ethernet slow path element
6058  */
6059 union protocol_common_specific_data
6060 {
6061         uint8_t protocol_data[8] /* to fix this structure size to 8 bytes */;
6062         struct regpair phy_address /* SPE physical address */;
6063         struct regpair mac_config_addr /* physical address of the MAC configuration command, as allocated by the driver */;
6064         struct afex_vif_list_ramrod_data afex_vif_list_data /* The data afex vif list ramrod need */;
6065 };
6066
6067 /*
6068  * The send queue element
6069  */
6070 struct protocol_common_spe
6071 {
6072         struct spe_hdr hdr /* SPE header */;
6073         union protocol_common_specific_data data /* data specific to common protocol */;
6074 };
6075
6076
6077 /*
6078  * The data for the Set Timesync Ramrod $$KEEP_ENDIANNESS$$
6079  */
6080 struct set_timesync_ramrod_data
6081 {
6082         uint8_t drift_adjust_cmd /* Timesync Drift Adjust Command */;
6083         uint8_t offset_cmd /* Timesync Offset Command */;
6084         uint8_t add_sub_drift_adjust_value /* Whether to add(1)/subtract(0) Drift Adjust Value from the Offset */;
6085         uint8_t drift_adjust_value /* Drift Adjust Value (in ns) */;
6086         uint32_t drift_adjust_period /* Drift Adjust Period (in us) */;
6087         struct regpair offset_delta /* Timesync Offset Delta (in ns) */;
6088 };
6089
6090
6091 /*
6092  * The send queue element
6093  */
6094 struct slow_path_element
6095 {
6096         struct spe_hdr hdr /* common data for all protocols */;
6097         struct regpair protocol_data /* additional data specific to the protocol */;
6098 };
6099
6100
6101 /*
6102  * Protocol-common statistics counter $$KEEP_ENDIANNESS$$
6103  */
6104 struct stats_counter
6105 {
6106         uint16_t xstats_counter /* xstorm statistics counter */;
6107         uint16_t reserved0;
6108         uint32_t reserved1;
6109         uint16_t tstats_counter /* tstorm statistics counter */;
6110         uint16_t reserved2;
6111         uint32_t reserved3;
6112         uint16_t ustats_counter /* ustorm statistics counter */;
6113         uint16_t reserved4;
6114         uint32_t reserved5;
6115         uint16_t cstats_counter /* ustorm statistics counter */;
6116         uint16_t reserved6;
6117         uint32_t reserved7;
6118 };
6119
6120
6121 /*
6122  *  $$KEEP_ENDIANNESS$$
6123  */
6124 struct stats_query_entry
6125 {
6126         uint8_t kind;
6127         uint8_t index /* queue index */;
6128         uint16_t funcID /* the func the statistic will send to */;
6129         uint32_t reserved;
6130         struct regpair address /* pxp address */;
6131 };
6132
6133 /*
6134  * statistic command $$KEEP_ENDIANNESS$$
6135  */
6136 struct stats_query_cmd_group
6137 {
6138         struct stats_query_entry query[STATS_QUERY_CMD_COUNT];
6139 };
6140
6141
6142 /*
6143  * statistic command header $$KEEP_ENDIANNESS$$
6144  */
6145 struct stats_query_header
6146 {
6147         uint8_t cmd_num /* command number */;
6148         uint8_t reserved0;
6149         uint16_t drv_stats_counter;
6150         uint32_t reserved1;
6151         struct regpair stats_counters_addrs /* stats counter */;
6152 };
6153
6154
6155 /*
6156  * Types of statistcis query entry
6157  */
6158 enum stats_query_type
6159 {
6160         STATS_TYPE_QUEUE,
6161         STATS_TYPE_PORT,
6162         STATS_TYPE_PF,
6163         STATS_TYPE_TOE,
6164         STATS_TYPE_FCOE,
6165         MAX_STATS_QUERY_TYPE};
6166
6167
6168 /*
6169  * Indicate of the function status block state
6170  */
6171 enum status_block_state
6172 {
6173         SB_DISABLED,
6174         SB_ENABLED,
6175         SB_CLEANED,
6176         MAX_STATUS_BLOCK_STATE};
6177
6178
6179 /*
6180  * Storm IDs (including attentions for IGU related enums)
6181  */
6182 enum storm_id
6183 {
6184         USTORM_ID,
6185         CSTORM_ID,
6186         XSTORM_ID,
6187         TSTORM_ID,
6188         ATTENTION_ID,
6189         MAX_STORM_ID};
6190
6191
6192 /*
6193  * Taffic types used in ETS and flow control algorithms
6194  */
6195 enum traffic_type
6196 {
6197         LLFC_TRAFFIC_TYPE_NW /* Networking */,
6198         LLFC_TRAFFIC_TYPE_FCOE /* FCoE */,
6199         LLFC_TRAFFIC_TYPE_ISCSI /* iSCSI */,
6200         MAX_TRAFFIC_TYPE};
6201
6202
6203 /*
6204  * zone A per-queue data
6205  */
6206 struct tstorm_queue_zone_data
6207 {
6208         struct regpair reserved[4];
6209 };
6210
6211
6212 /*
6213  * zone B per-VF data
6214  */
6215 struct tstorm_vf_zone_data
6216 {
6217         struct regpair reserved;
6218 };
6219
6220
6221 /*
6222  * Add or Subtract Value for Set Timesync Ramrod
6223  */
6224 enum ts_add_sub_value
6225 {
6226         TS_SUB_VALUE /* Subtract Value */,
6227         TS_ADD_VALUE /* Add Value */,
6228         MAX_TS_ADD_SUB_VALUE};
6229
6230
6231 /*
6232  * Drift-Adjust Commands for Set Timesync Ramrod
6233  */
6234 enum ts_drift_adjust_cmd
6235 {
6236         TS_DRIFT_ADJUST_KEEP /* Keep Drift-Adjust at current values */,
6237         TS_DRIFT_ADJUST_SET /* Set Drift-Adjust */,
6238         TS_DRIFT_ADJUST_RESET /* Reset Drift-Adjust */,
6239         MAX_TS_DRIFT_ADJUST_CMD};
6240
6241
6242 /*
6243  * Offset Commands for Set Timesync Ramrod
6244  */
6245 enum ts_offset_cmd
6246 {
6247         TS_OFFSET_KEEP /* Keep Offset at current values */,
6248         TS_OFFSET_INC /* Increase Offset by Offset Delta */,
6249         TS_OFFSET_DEC /* Decrease Offset by Offset Delta */,
6250         MAX_TS_OFFSET_CMD};
6251
6252
6253 /*
6254  * zone A per-queue data
6255  */
6256 struct ustorm_queue_zone_data
6257 {
6258         union ustorm_eth_rx_producers eth_rx_producers /* ETH RX rings producers */;
6259         struct regpair reserved[3];
6260 };
6261
6262
6263 /*
6264  * zone B per-VF data
6265  */
6266 struct ustorm_vf_zone_data
6267 {
6268         struct regpair reserved;
6269 };
6270
6271
6272 /*
6273  * data per VF-PF channel
6274  */
6275 struct vf_pf_channel_data
6276 {
6277 #if defined(__BIG_ENDIAN)
6278         uint16_t reserved0;
6279         uint8_t valid /* flag for channel validity. (cleared when identify a VF as malicious) */;
6280         uint8_t state /* channel state (ready / waiting for ack) */;
6281 #elif defined(__LITTLE_ENDIAN)
6282         uint8_t state /* channel state (ready / waiting for ack) */;
6283         uint8_t valid /* flag for channel validity. (cleared when identify a VF as malicious) */;
6284         uint16_t reserved0;
6285 #endif
6286         uint32_t reserved1;
6287 };
6288
6289
6290 /*
6291  * State of VF-PF channel
6292  */
6293 enum vf_pf_channel_state
6294 {
6295         VF_PF_CHANNEL_STATE_READY /* Channel is ready to accept a message from VF */,
6296         VF_PF_CHANNEL_STATE_WAITING_FOR_ACK /* Channel waits for an ACK from PF */,
6297         MAX_VF_PF_CHANNEL_STATE};
6298
6299
6300 /*
6301  * vif_list_rule_kind
6302  */
6303 enum vif_list_rule_kind
6304 {
6305         VIF_LIST_RULE_SET,
6306         VIF_LIST_RULE_GET,
6307         VIF_LIST_RULE_CLEAR_ALL,
6308         VIF_LIST_RULE_CLEAR_FUNC,
6309         MAX_VIF_LIST_RULE_KIND};
6310
6311
6312 /*
6313  * zone A per-queue data
6314  */
6315 struct xstorm_queue_zone_data
6316 {
6317         struct regpair reserved[4];
6318 };
6319
6320
6321 /*
6322  * zone B per-VF data
6323  */
6324 struct xstorm_vf_zone_data
6325 {
6326         struct regpair reserved;
6327 };
6328
6329
6330 #endif /* ECORE_HSI_H */