drivers/net/cxgbe/base/t4fw_interface.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2014-2018 Chelsio Communications.
   3  * All rights reserved.
   4  */
   5
   6 #ifndef _T4FW_INTERFACE_H_
   7 #define _T4FW_INTERFACE_H_
   8
   9 /******************************************************************************
  10  *   R E T U R N   V A L U E S
  11  ********************************/
  12
  13 enum fw_retval {
  14         FW_SUCCESS              = 0,    /* completed successfully */
  15         FW_EPERM                = 1,    /* operation not permitted */
  16         FW_ENOENT               = 2,    /* no such file or directory */
  17         FW_EIO                  = 5,    /* input/output error; hw bad */
  18         FW_ENOEXEC              = 8,    /* exec format error; inv microcode */
  19         FW_EAGAIN               = 11,   /* try again */
  20         FW_ENOMEM               = 12,   /* out of memory */
  21         FW_EFAULT               = 14,   /* bad address; fw bad */
  22         FW_EBUSY                = 16,   /* resource busy */
  23         FW_EEXIST               = 17,   /* file exists */
  24         FW_ENODEV               = 19,   /* no such device */
  25         FW_EINVAL               = 22,   /* invalid argument */
  26         FW_ENOSPC               = 28,   /* no space left on device */
  27         FW_ENOSYS               = 38,   /* functionality not implemented */
  28         FW_ENODATA              = 61,   /* no data available */
  29         FW_EPROTO               = 71,   /* protocol error */
  30         FW_EADDRINUSE           = 98,   /* address already in use */
  31         FW_EADDRNOTAVAIL        = 99,   /* cannot assigned requested address */
  32         FW_ENETDOWN             = 100,  /* network is down */
  33         FW_ENETUNREACH          = 101,  /* network is unreachable */
  34         FW_ENOBUFS              = 105,  /* no buffer space available */
  35         FW_ETIMEDOUT            = 110,  /* timeout */
  36         FW_EINPROGRESS          = 115,  /* fw internal */
  37 };
  38
  39 /******************************************************************************
  40  *   M E M O R Y   T Y P E s
  41  ******************************/
  42
  43 enum fw_memtype {
  44         FW_MEMTYPE_EDC0         = 0x0,
  45         FW_MEMTYPE_EDC1         = 0x1,
  46         FW_MEMTYPE_EXTMEM       = 0x2,
  47         FW_MEMTYPE_FLASH        = 0x4,
  48         FW_MEMTYPE_INTERNAL     = 0x5,
  49         FW_MEMTYPE_EXTMEM1      = 0x6,
  50 };
  51
  52 /******************************************************************************
  53  *   W O R K   R E Q U E S T s
  54  ********************************/
  55
  56 enum fw_wr_opcodes {
  57         FW_ETH_TX_PKT_WR        = 0x08,
  58         FW_ETH_TX_PKTS_WR       = 0x09,
  59         FW_ETH_TX_PKT_VM_WR     = 0x11,
  60         FW_ETH_TX_PKTS_VM_WR    = 0x12,
  61         FW_ETH_TX_PKTS2_WR      = 0x78,
  62 };
  63
  64 /*
  65  * Generic work request header flit0
  66  */
  67 struct fw_wr_hdr {
  68         __be32 hi;
  69         __be32 lo;
  70 };
  71
  72 /* work request opcode (hi)
  73  */
  74 #define S_FW_WR_OP              24
  75 #define M_FW_WR_OP              0xff
  76 #define V_FW_WR_OP(x)           ((x) << S_FW_WR_OP)
  77 #define G_FW_WR_OP(x)           (((x) >> S_FW_WR_OP) & M_FW_WR_OP)
  78
  79 /* work request immediate data length (hi)
  80  */
  81 #define S_FW_WR_IMMDLEN 0
  82 #define M_FW_WR_IMMDLEN 0xff
  83 #define V_FW_WR_IMMDLEN(x)      ((x) << S_FW_WR_IMMDLEN)
  84 #define G_FW_WR_IMMDLEN(x)      \
  85         (((x) >> S_FW_WR_IMMDLEN) & M_FW_WR_IMMDLEN)
  86
  87 /* egress queue status update to egress queue status entry (lo)
  88  */
  89 #define S_FW_WR_EQUEQ           30
  90 #define M_FW_WR_EQUEQ           0x1
  91 #define V_FW_WR_EQUEQ(x)        ((x) << S_FW_WR_EQUEQ)
  92 #define G_FW_WR_EQUEQ(x)        (((x) >> S_FW_WR_EQUEQ) & M_FW_WR_EQUEQ)
  93 #define F_FW_WR_EQUEQ           V_FW_WR_EQUEQ(1U)
  94
  95 /* length in units of 16-bytes (lo)
  96  */
  97 #define S_FW_WR_LEN16           0
  98 #define M_FW_WR_LEN16           0xff
  99 #define V_FW_WR_LEN16(x)        ((x) << S_FW_WR_LEN16)
 100 #define G_FW_WR_LEN16(x)        (((x) >> S_FW_WR_LEN16) & M_FW_WR_LEN16)
 101
 102 struct fw_eth_tx_pkt_wr {
 103         __be32 op_immdlen;
 104         __be32 equiq_to_len16;
 105         __be64 r3;
 106 };
 107
 108 #define S_FW_ETH_TX_PKT_WR_IMMDLEN      0
 109 #define M_FW_ETH_TX_PKT_WR_IMMDLEN      0x1ff
 110 #define V_FW_ETH_TX_PKT_WR_IMMDLEN(x)   ((x) << S_FW_ETH_TX_PKT_WR_IMMDLEN)
 111 #define G_FW_ETH_TX_PKT_WR_IMMDLEN(x)   \
 112         (((x) >> S_FW_ETH_TX_PKT_WR_IMMDLEN) & M_FW_ETH_TX_PKT_WR_IMMDLEN)
 113
 114 struct fw_eth_tx_pkts_wr {
 115         __be32 op_pkd;
 116         __be32 equiq_to_len16;
 117         __be32 r3;
 118         __be16 plen;
 119         __u8   npkt;
 120         __u8   type;
 121 };
 122
 123 struct fw_eth_tx_pkt_vm_wr {
 124         __be32 op_immdlen;
 125         __be32 equiq_to_len16;
 126         __be32 r3[2];
 127         __u8   ethmacdst[6];
 128         __u8   ethmacsrc[6];
 129         __be16 ethtype;
 130         __be16 vlantci;
 131 };
 132
 133 struct fw_eth_tx_pkts_vm_wr {
 134         __be32 op_pkd;
 135         __be32 equiq_to_len16;
 136         __be32 r3;
 137         __be16 plen;
 138         __u8   npkt;
 139         __u8   r4;
 140         __u8   ethmacdst[6];
 141         __u8   ethmacsrc[6];
 142         __be16 ethtype;
 143         __be16 vlantci;
 144 };
 145
 146 /******************************************************************************
 147  *  C O M M A N D s
 148  *********************/
 149
 150 /*
 151  * The maximum length of time, in miliseconds, that we expect any firmware
 152  * command to take to execute and return a reply to the host.  The RESET
 153  * and INITIALIZE commands can take a fair amount of time to execute but
 154  * most execute in far less time than this maximum.  This constant is used
 155  * by host software to determine how long to wait for a firmware command
 156  * reply before declaring the firmware as dead/unreachable ...
 157  */
 158 #define FW_CMD_MAX_TIMEOUT      10000
 159
 160 /*
 161  * If a host driver does a HELLO and discovers that there's already a MASTER
 162  * selected, we may have to wait for that MASTER to finish issuing RESET,
 163  * configuration and INITIALIZE commands.  Also, there's a possibility that
 164  * our own HELLO may get lost if it happens right as the MASTER is issuign a
 165  * RESET command, so we need to be willing to make a few retries of our HELLO.
 166  */
 167 #define FW_CMD_HELLO_TIMEOUT    (3 * FW_CMD_MAX_TIMEOUT)
 168 #define FW_CMD_HELLO_RETRIES    3
 169
 170 enum fw_cmd_opcodes {
 171         FW_LDST_CMD                    = 0x01,
 172         FW_RESET_CMD                   = 0x03,
 173         FW_HELLO_CMD                   = 0x04,
 174         FW_BYE_CMD                     = 0x05,
 175         FW_INITIALIZE_CMD              = 0x06,
 176         FW_CAPS_CONFIG_CMD             = 0x07,
 177         FW_PARAMS_CMD                  = 0x08,
 178         FW_PFVF_CMD                    = 0x09,
 179         FW_IQ_CMD                      = 0x10,
 180         FW_EQ_ETH_CMD                  = 0x12,
 181         FW_EQ_CTRL_CMD                 = 0x13,
 182         FW_VI_CMD                      = 0x14,
 183         FW_VI_MAC_CMD                  = 0x15,
 184         FW_VI_RXMODE_CMD               = 0x16,
 185         FW_VI_ENABLE_CMD               = 0x17,
 186         FW_VI_STATS_CMD                = 0x1a,
 187         FW_PORT_CMD                    = 0x1b,
 188         FW_RSS_IND_TBL_CMD             = 0x20,
 189         FW_RSS_GLB_CONFIG_CMD          = 0x22,
 190         FW_RSS_VI_CONFIG_CMD           = 0x23,
 191         FW_DEBUG_CMD                   = 0x81,
 192 };
 193
 194 enum fw_cmd_cap {
 195         FW_CMD_CAP_PORT         = 0x04,
 196 };
 197
 198 /*
 199  * Generic command header flit0
 200  */
 201 struct fw_cmd_hdr {
 202         __be32 hi;
 203         __be32 lo;
 204 };
 205
 206 #define S_FW_CMD_OP             24
 207 #define M_FW_CMD_OP             0xff
 208 #define V_FW_CMD_OP(x)          ((x) << S_FW_CMD_OP)
 209 #define G_FW_CMD_OP(x)          (((x) >> S_FW_CMD_OP) & M_FW_CMD_OP)
 210
 211 #define S_FW_CMD_REQUEST        23
 212 #define M_FW_CMD_REQUEST        0x1
 213 #define V_FW_CMD_REQUEST(x)     ((x) << S_FW_CMD_REQUEST)
 214 #define G_FW_CMD_REQUEST(x)     (((x) >> S_FW_CMD_REQUEST) & M_FW_CMD_REQUEST)
 215 #define F_FW_CMD_REQUEST        V_FW_CMD_REQUEST(1U)
 216
 217 #define S_FW_CMD_READ           22
 218 #define M_FW_CMD_READ           0x1
 219 #define V_FW_CMD_READ(x)        ((x) << S_FW_CMD_READ)
 220 #define G_FW_CMD_READ(x)        (((x) >> S_FW_CMD_READ) & M_FW_CMD_READ)
 221 #define F_FW_CMD_READ           V_FW_CMD_READ(1U)
 222
 223 #define S_FW_CMD_WRITE          21
 224 #define M_FW_CMD_WRITE          0x1
 225 #define V_FW_CMD_WRITE(x)       ((x) << S_FW_CMD_WRITE)
 226 #define G_FW_CMD_WRITE(x)       (((x) >> S_FW_CMD_WRITE) & M_FW_CMD_WRITE)
 227 #define F_FW_CMD_WRITE          V_FW_CMD_WRITE(1U)
 228
 229 #define S_FW_CMD_EXEC           20
 230 #define M_FW_CMD_EXEC           0x1
 231 #define V_FW_CMD_EXEC(x)        ((x) << S_FW_CMD_EXEC)
 232 #define G_FW_CMD_EXEC(x)        (((x) >> S_FW_CMD_EXEC) & M_FW_CMD_EXEC)
 233 #define F_FW_CMD_EXEC           V_FW_CMD_EXEC(1U)
 234
 235 #define S_FW_CMD_RETVAL         8
 236 #define M_FW_CMD_RETVAL         0xff
 237 #define V_FW_CMD_RETVAL(x)      ((x) << S_FW_CMD_RETVAL)
 238 #define G_FW_CMD_RETVAL(x)      (((x) >> S_FW_CMD_RETVAL) & M_FW_CMD_RETVAL)
 239
 240 #define S_FW_CMD_LEN16          0
 241 #define M_FW_CMD_LEN16          0xff
 242 #define V_FW_CMD_LEN16(x)       ((x) << S_FW_CMD_LEN16)
 243 #define G_FW_CMD_LEN16(x)       (((x) >> S_FW_CMD_LEN16) & M_FW_CMD_LEN16)
 244
 245 #define FW_LEN16(fw_struct) V_FW_CMD_LEN16(sizeof(fw_struct) / 16)
 246
 247 /* address spaces
 248  */
 249 enum fw_ldst_addrspc {
 250         FW_LDST_ADDRSPC_TP_PIO    = 0x0010,
 251 };
 252
 253 struct fw_ldst_cmd {
 254         __be32 op_to_addrspace;
 255         __be32 cycles_to_len16;
 256         union fw_ldst {
 257                 struct fw_ldst_addrval {
 258                         __be32 addr;
 259                         __be32 val;
 260                 } addrval;
 261                 struct fw_ldst_idctxt {
 262                         __be32 physid;
 263                         __be32 msg_ctxtflush;
 264                         __be32 ctxt_data7;
 265                         __be32 ctxt_data6;
 266                         __be32 ctxt_data5;
 267                         __be32 ctxt_data4;
 268                         __be32 ctxt_data3;
 269                         __be32 ctxt_data2;
 270                         __be32 ctxt_data1;
 271                         __be32 ctxt_data0;
 272                 } idctxt;
 273                 struct fw_ldst_mdio {
 274                         __be16 paddr_mmd;
 275                         __be16 raddr;
 276                         __be16 vctl;
 277                         __be16 rval;
 278                 } mdio;
 279                 struct fw_ldst_mps {
 280                         __be16 fid_ctl;
 281                         __be16 rplcpf_pkd;
 282                         __be32 rplc127_96;
 283                         __be32 rplc95_64;
 284                         __be32 rplc63_32;
 285                         __be32 rplc31_0;
 286                         __be32 atrb;
 287                         __be16 vlan[16];
 288                 } mps;
 289                 struct fw_ldst_func {
 290                         __u8   access_ctl;
 291                         __u8   mod_index;
 292                         __be16 ctl_id;
 293                         __be32 offset;
 294                         __be64 data0;
 295                         __be64 data1;
 296                 } func;
 297                 struct fw_ldst_pcie {
 298                         __u8   ctrl_to_fn;
 299                         __u8   bnum;
 300                         __u8   r;
 301                         __u8   ext_r;
 302                         __u8   select_naccess;
 303                         __u8   pcie_fn;
 304                         __be16 nset_pkd;
 305                         __be32 data[12];
 306                 } pcie;
 307                 struct fw_ldst_i2c_deprecated {
 308                         __u8   pid_pkd;
 309                         __u8   base;
 310                         __u8   boffset;
 311                         __u8   data;
 312                         __be32 r9;
 313                 } i2c_deprecated;
 314                 struct fw_ldst_i2c {
 315                         __u8   pid;
 316                         __u8   did;
 317                         __u8   boffset;
 318                         __u8   blen;
 319                         __be32 r9;
 320                         __u8   data[48];
 321                 } i2c;
 322                 struct fw_ldst_le {
 323                         __be32 index;
 324                         __be32 r9;
 325                         __u8   val[33];
 326                         __u8   r11[7];
 327                 } le;
 328         } u;
 329 };
 330
 331 #define S_FW_LDST_CMD_ADDRSPACE         0
 332 #define M_FW_LDST_CMD_ADDRSPACE         0xff
 333 #define V_FW_LDST_CMD_ADDRSPACE(x)      ((x) << S_FW_LDST_CMD_ADDRSPACE)
 334
 335 struct fw_reset_cmd {
 336         __be32 op_to_write;
 337         __be32 retval_len16;
 338         __be32 val;
 339         __be32 halt_pkd;
 340 };
 341
 342 #define S_FW_RESET_CMD_HALT     31
 343 #define M_FW_RESET_CMD_HALT     0x1
 344 #define V_FW_RESET_CMD_HALT(x)  ((x) << S_FW_RESET_CMD_HALT)
 345 #define G_FW_RESET_CMD_HALT(x)  \
 346         (((x) >> S_FW_RESET_CMD_HALT) & M_FW_RESET_CMD_HALT)
 347 #define F_FW_RESET_CMD_HALT     V_FW_RESET_CMD_HALT(1U)
 348
 349 enum {
 350         FW_HELLO_CMD_STAGE_OS           = 0,
 351 };
 352
 353 struct fw_hello_cmd {
 354         __be32 op_to_write;
 355         __be32 retval_len16;
 356         __be32 err_to_clearinit;
 357         __be32 fwrev;
 358 };
 359
 360 #define S_FW_HELLO_CMD_ERR      31
 361 #define M_FW_HELLO_CMD_ERR      0x1
 362 #define V_FW_HELLO_CMD_ERR(x)   ((x) << S_FW_HELLO_CMD_ERR)
 363 #define G_FW_HELLO_CMD_ERR(x)   \
 364         (((x) >> S_FW_HELLO_CMD_ERR) & M_FW_HELLO_CMD_ERR)
 365 #define F_FW_HELLO_CMD_ERR      V_FW_HELLO_CMD_ERR(1U)
 366
 367 #define S_FW_HELLO_CMD_INIT     30
 368 #define M_FW_HELLO_CMD_INIT     0x1
 369 #define V_FW_HELLO_CMD_INIT(x)  ((x) << S_FW_HELLO_CMD_INIT)
 370 #define G_FW_HELLO_CMD_INIT(x)  \
 371         (((x) >> S_FW_HELLO_CMD_INIT) & M_FW_HELLO_CMD_INIT)
 372 #define F_FW_HELLO_CMD_INIT     V_FW_HELLO_CMD_INIT(1U)
 373
 374 #define S_FW_HELLO_CMD_MASTERDIS        29
 375 #define M_FW_HELLO_CMD_MASTERDIS        0x1
 376 #define V_FW_HELLO_CMD_MASTERDIS(x)     ((x) << S_FW_HELLO_CMD_MASTERDIS)
 377 #define G_FW_HELLO_CMD_MASTERDIS(x)     \
 378         (((x) >> S_FW_HELLO_CMD_MASTERDIS) & M_FW_HELLO_CMD_MASTERDIS)
 379 #define F_FW_HELLO_CMD_MASTERDIS        V_FW_HELLO_CMD_MASTERDIS(1U)
 380
 381 #define S_FW_HELLO_CMD_MASTERFORCE      28
 382 #define M_FW_HELLO_CMD_MASTERFORCE      0x1
 383 #define V_FW_HELLO_CMD_MASTERFORCE(x)   ((x) << S_FW_HELLO_CMD_MASTERFORCE)
 384 #define G_FW_HELLO_CMD_MASTERFORCE(x)   \
 385         (((x) >> S_FW_HELLO_CMD_MASTERFORCE) & M_FW_HELLO_CMD_MASTERFORCE)
 386 #define F_FW_HELLO_CMD_MASTERFORCE      V_FW_HELLO_CMD_MASTERFORCE(1U)
 387
 388 #define S_FW_HELLO_CMD_MBMASTER         24
 389 #define M_FW_HELLO_CMD_MBMASTER         0xf
 390 #define V_FW_HELLO_CMD_MBMASTER(x)      ((x) << S_FW_HELLO_CMD_MBMASTER)
 391 #define G_FW_HELLO_CMD_MBMASTER(x)      \
 392         (((x) >> S_FW_HELLO_CMD_MBMASTER) & M_FW_HELLO_CMD_MBMASTER)
 393
 394 #define S_FW_HELLO_CMD_MBASYNCNOT       20
 395 #define M_FW_HELLO_CMD_MBASYNCNOT       0x7
 396 #define V_FW_HELLO_CMD_MBASYNCNOT(x)    ((x) << S_FW_HELLO_CMD_MBASYNCNOT)
 397 #define G_FW_HELLO_CMD_MBASYNCNOT(x)    \
 398         (((x) >> S_FW_HELLO_CMD_MBASYNCNOT) & M_FW_HELLO_CMD_MBASYNCNOT)
 399
 400 #define S_FW_HELLO_CMD_STAGE    17
 401 #define M_FW_HELLO_CMD_STAGE    0x7
 402 #define V_FW_HELLO_CMD_STAGE(x) ((x) << S_FW_HELLO_CMD_STAGE)
 403 #define G_FW_HELLO_CMD_STAGE(x) \
 404         (((x) >> S_FW_HELLO_CMD_STAGE) & M_FW_HELLO_CMD_STAGE)
 405
 406 #define S_FW_HELLO_CMD_CLEARINIT        16
 407 #define M_FW_HELLO_CMD_CLEARINIT        0x1
 408 #define V_FW_HELLO_CMD_CLEARINIT(x)     ((x) << S_FW_HELLO_CMD_CLEARINIT)
 409 #define G_FW_HELLO_CMD_CLEARINIT(x)     \
 410         (((x) >> S_FW_HELLO_CMD_CLEARINIT) & M_FW_HELLO_CMD_CLEARINIT)
 411 #define F_FW_HELLO_CMD_CLEARINIT        V_FW_HELLO_CMD_CLEARINIT(1U)
 412
 413 struct fw_bye_cmd {
 414         __be32 op_to_write;
 415         __be32 retval_len16;
 416         __be64 r3;
 417 };
 418
 419 struct fw_initialize_cmd {
 420         __be32 op_to_write;
 421         __be32 retval_len16;
 422         __be64 r3;
 423 };
 424
 425 enum fw_caps_config_nic {
 426         FW_CAPS_CONFIG_NIC_HASHFILTER   = 0x00000020,
 427         FW_CAPS_CONFIG_NIC_ETHOFLD      = 0x00000040,
 428 };
 429
 430 enum fw_memtype_cf {
 431         FW_MEMTYPE_CF_FLASH             = FW_MEMTYPE_FLASH,
 432 };
 433
 434 struct fw_caps_config_cmd {
 435         __be32 op_to_write;
 436         __be32 cfvalid_to_len16;
 437         __be32 r2;
 438         __be32 hwmbitmap;
 439         __be16 nbmcaps;
 440         __be16 linkcaps;
 441         __be16 switchcaps;
 442         __be16 r3;
 443         __be16 niccaps;
 444         __be16 toecaps;
 445         __be16 rdmacaps;
 446         __be16 r4;
 447         __be16 iscsicaps;
 448         __be16 fcoecaps;
 449         __be32 cfcsum;
 450         __be32 finiver;
 451         __be32 finicsum;
 452 };
 453
 454 #define S_FW_CAPS_CONFIG_CMD_CFVALID    27
 455 #define M_FW_CAPS_CONFIG_CMD_CFVALID    0x1
 456 #define V_FW_CAPS_CONFIG_CMD_CFVALID(x) ((x) << S_FW_CAPS_CONFIG_CMD_CFVALID)
 457 #define G_FW_CAPS_CONFIG_CMD_CFVALID(x) \
 458         (((x) >> S_FW_CAPS_CONFIG_CMD_CFVALID) & M_FW_CAPS_CONFIG_CMD_CFVALID)
 459 #define F_FW_CAPS_CONFIG_CMD_CFVALID    V_FW_CAPS_CONFIG_CMD_CFVALID(1U)
 460
 461 #define S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF         24
 462 #define M_FW_CAPS_CONFIG_CMD_MEMTYPE_CF         0x7
 463 #define V_FW_CAPS_CONFIG_CMD_MEMTYPE_CF(x)      \
 464         ((x) << S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF)
 465 #define G_FW_CAPS_CONFIG_CMD_MEMTYPE_CF(x)      \
 466         (((x) >> S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF) & \
 467          M_FW_CAPS_CONFIG_CMD_MEMTYPE_CF)
 468
 469 #define S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF      16
 470 #define M_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF      0xff
 471 #define V_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF(x)   \
 472         ((x) << S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF)
 473 #define G_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF(x)   \
 474         (((x) >> S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF) & \
 475          M_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF)
 476
 477 /*
 478  * params command mnemonics
 479  */
 480 enum fw_params_mnem {
 481         FW_PARAMS_MNEM_DEV              = 1,    /* device params */
 482         FW_PARAMS_MNEM_PFVF             = 2,    /* function params */
 483         FW_PARAMS_MNEM_REG              = 3,    /* limited register access */
 484         FW_PARAMS_MNEM_DMAQ             = 4,    /* dma queue params */
 485 };
 486
 487 /*
 488  * device parameters
 489  */
 490 enum fw_params_param_dev {
 491         FW_PARAMS_PARAM_DEV_CCLK        = 0x00, /* chip core clock in khz */
 492         FW_PARAMS_PARAM_DEV_PORTVEC     = 0x01, /* the port vector */
 493         FW_PARAMS_PARAM_DEV_NTID        = 0x02, /* reads the number of TIDs
 494                                                  * allocated by the device's
 495                                                  * Lookup Engine
 496                                                  */
 497         FW_PARAMS_PARAM_DEV_FWREV       = 0x0B, /* fw version */
 498         FW_PARAMS_PARAM_DEV_TPREV       = 0x0C, /* tp version */
 499         FW_PARAMS_PARAM_DEV_ULPTX_MEMWRITE_DSGL = 0x17,
 500 };
 501
 502 /*
 503  * physical and virtual function parameters
 504  */
 505 enum fw_params_param_pfvf {
 506         FW_PARAMS_PARAM_PFVF_FILTER_START = 0x05,
 507         FW_PARAMS_PARAM_PFVF_FILTER_END = 0x06,
 508         FW_PARAMS_PARAM_PFVF_CPLFW4MSG_ENCAP = 0x31,
 509         FW_PARAMS_PARAM_PFVF_PORT_CAPS32 = 0x3A
 510 };
 511
 512 /*
 513  * dma queue parameters
 514  */
 515 enum fw_params_param_dmaq {
 516         FW_PARAMS_PARAM_DMAQ_IQ_INTCNTTHRESH = 0x01,
 517         FW_PARAMS_PARAM_DMAQ_CONM_CTXT = 0x20,
 518 };
 519
 520 #define S_FW_PARAMS_MNEM        24
 521 #define M_FW_PARAMS_MNEM        0xff
 522 #define V_FW_PARAMS_MNEM(x)     ((x) << S_FW_PARAMS_MNEM)
 523 #define G_FW_PARAMS_MNEM(x)     \
 524         (((x) >> S_FW_PARAMS_MNEM) & M_FW_PARAMS_MNEM)
 525
 526 #define S_FW_PARAMS_PARAM_X     16
 527 #define M_FW_PARAMS_PARAM_X     0xff
 528 #define V_FW_PARAMS_PARAM_X(x) ((x) << S_FW_PARAMS_PARAM_X)
 529 #define G_FW_PARAMS_PARAM_X(x) \
 530         (((x) >> S_FW_PARAMS_PARAM_X) & M_FW_PARAMS_PARAM_X)
 531
 532 #define S_FW_PARAMS_PARAM_Y     8
 533 #define M_FW_PARAMS_PARAM_Y     0xff
 534 #define V_FW_PARAMS_PARAM_Y(x) ((x) << S_FW_PARAMS_PARAM_Y)
 535 #define G_FW_PARAMS_PARAM_Y(x) \
 536         (((x) >> S_FW_PARAMS_PARAM_Y) & M_FW_PARAMS_PARAM_Y)
 537
 538 #define S_FW_PARAMS_PARAM_Z     0
 539 #define M_FW_PARAMS_PARAM_Z     0xff
 540 #define V_FW_PARAMS_PARAM_Z(x) ((x) << S_FW_PARAMS_PARAM_Z)
 541 #define G_FW_PARAMS_PARAM_Z(x) \
 542         (((x) >> S_FW_PARAMS_PARAM_Z) & M_FW_PARAMS_PARAM_Z)
 543
 544 #define S_FW_PARAMS_PARAM_YZ    0
 545 #define M_FW_PARAMS_PARAM_YZ    0xffff
 546 #define V_FW_PARAMS_PARAM_YZ(x) ((x) << S_FW_PARAMS_PARAM_YZ)
 547 #define G_FW_PARAMS_PARAM_YZ(x) \
 548         (((x) >> S_FW_PARAMS_PARAM_YZ) & M_FW_PARAMS_PARAM_YZ)
 549
 550 #define S_FW_PARAMS_PARAM_XYZ           0
 551 #define M_FW_PARAMS_PARAM_XYZ           0xffffff
 552 #define V_FW_PARAMS_PARAM_XYZ(x)        ((x) << S_FW_PARAMS_PARAM_XYZ)
 553
 554 struct fw_params_cmd {
 555         __be32 op_to_vfn;
 556         __be32 retval_len16;
 557         struct fw_params_param {
 558                 __be32 mnem;
 559                 __be32 val;
 560         } param[7];
 561 };
 562
 563 #define S_FW_PARAMS_CMD_PFN     8
 564 #define M_FW_PARAMS_CMD_PFN     0x7
 565 #define V_FW_PARAMS_CMD_PFN(x)  ((x) << S_FW_PARAMS_CMD_PFN)
 566 #define G_FW_PARAMS_CMD_PFN(x)  \
 567         (((x) >> S_FW_PARAMS_CMD_PFN) & M_FW_PARAMS_CMD_PFN)
 568
 569 #define S_FW_PARAMS_CMD_VFN     0
 570 #define M_FW_PARAMS_CMD_VFN     0xff
 571 #define V_FW_PARAMS_CMD_VFN(x)  ((x) << S_FW_PARAMS_CMD_VFN)
 572 #define G_FW_PARAMS_CMD_VFN(x)  \
 573         (((x) >> S_FW_PARAMS_CMD_VFN) & M_FW_PARAMS_CMD_VFN)
 574
 575 struct fw_pfvf_cmd {
 576         __be32 op_to_vfn;
 577         __be32 retval_len16;
 578         __be32 niqflint_niq;
 579         __be32 type_to_neq;
 580         __be32 tc_to_nexactf;
 581         __be32 r_caps_to_nethctrl;
 582         __be16 nricq;
 583         __be16 nriqp;
 584         __be32 r4;
 585 };
 586
 587 #define S_FW_PFVF_CMD_NIQFLINT          20
 588 #define M_FW_PFVF_CMD_NIQFLINT          0xfff
 589 #define G_FW_PFVF_CMD_NIQFLINT(x)       \
 590         (((x) >> S_FW_PFVF_CMD_NIQFLINT) & M_FW_PFVF_CMD_NIQFLINT)
 591
 592 #define S_FW_PFVF_CMD_NIQ               0
 593 #define M_FW_PFVF_CMD_NIQ               0xfffff
 594 #define G_FW_PFVF_CMD_NIQ(x)            \
 595         (((x) >> S_FW_PFVF_CMD_NIQ) & M_FW_PFVF_CMD_NIQ)
 596
 597 #define S_FW_PFVF_CMD_PMASK             20
 598 #define M_FW_PFVF_CMD_PMASK             0xf
 599 #define G_FW_PFVF_CMD_PMASK(x)          \
 600         (((x) >> S_FW_PFVF_CMD_PMASK) & M_FW_PFVF_CMD_PMASK)
 601
 602 #define S_FW_PFVF_CMD_NEQ               0
 603 #define M_FW_PFVF_CMD_NEQ               0xfffff
 604 #define G_FW_PFVF_CMD_NEQ(x)            \
 605         (((x) >> S_FW_PFVF_CMD_NEQ) & M_FW_PFVF_CMD_NEQ)
 606
 607 #define S_FW_PFVF_CMD_TC                24
 608 #define M_FW_PFVF_CMD_TC                0xff
 609 #define G_FW_PFVF_CMD_TC(x)             \
 610         (((x) >> S_FW_PFVF_CMD_TC) & M_FW_PFVF_CMD_TC)
 611
 612 #define S_FW_PFVF_CMD_NVI               16
 613 #define M_FW_PFVF_CMD_NVI               0xff
 614 #define G_FW_PFVF_CMD_NVI(x)            \
 615         (((x) >> S_FW_PFVF_CMD_NVI) & M_FW_PFVF_CMD_NVI)
 616
 617 #define S_FW_PFVF_CMD_NEXACTF           0
 618 #define M_FW_PFVF_CMD_NEXACTF           0xffff
 619 #define G_FW_PFVF_CMD_NEXACTF(x)        \
 620         (((x) >> S_FW_PFVF_CMD_NEXACTF) & M_FW_PFVF_CMD_NEXACTF)
 621
 622 #define S_FW_PFVF_CMD_R_CAPS            24
 623 #define M_FW_PFVF_CMD_R_CAPS            0xff
 624 #define G_FW_PFVF_CMD_R_CAPS(x)         \
 625         (((x) >> S_FW_PFVF_CMD_R_CAPS) & M_FW_PFVF_CMD_R_CAPS)
 626
 627 #define S_FW_PFVF_CMD_WX_CAPS           16
 628 #define M_FW_PFVF_CMD_WX_CAPS           0xff
 629 #define G_FW_PFVF_CMD_WX_CAPS(x)        \
 630         (((x) >> S_FW_PFVF_CMD_WX_CAPS) & M_FW_PFVF_CMD_WX_CAPS)
 631
 632 #define S_FW_PFVF_CMD_NETHCTRL          0
 633 #define M_FW_PFVF_CMD_NETHCTRL          0xffff
 634 #define G_FW_PFVF_CMD_NETHCTRL(x)       \
 635         (((x) >> S_FW_PFVF_CMD_NETHCTRL) & M_FW_PFVF_CMD_NETHCTRL)
 636
 637 /*
 638  * ingress queue type; the first 1K ingress queues can have associated 0,
 639  * 1 or 2 free lists and an interrupt, all other ingress queues lack these
 640  * capabilities
 641  */
 642 enum fw_iq_type {
 643         FW_IQ_TYPE_FL_INT_CAP,
 644 };
 645
 646 struct fw_iq_cmd {
 647         __be32 op_to_vfn;
 648         __be32 alloc_to_len16;
 649         __be16 physiqid;
 650         __be16 iqid;
 651         __be16 fl0id;
 652         __be16 fl1id;
 653         __be32 type_to_iqandstindex;
 654         __be16 iqdroprss_to_iqesize;
 655         __be16 iqsize;
 656         __be64 iqaddr;
 657         __be32 iqns_to_fl0congen;
 658         __be16 fl0dcaen_to_fl0cidxfthresh;
 659         __be16 fl0size;
 660         __be64 fl0addr;
 661         __be32 fl1cngchmap_to_fl1congen;
 662         __be16 fl1dcaen_to_fl1cidxfthresh;
 663         __be16 fl1size;
 664         __be64 fl1addr;
 665 };
 666
 667 #define S_FW_IQ_CMD_PFN         8
 668 #define M_FW_IQ_CMD_PFN         0x7
 669 #define V_FW_IQ_CMD_PFN(x)      ((x) << S_FW_IQ_CMD_PFN)
 670 #define G_FW_IQ_CMD_PFN(x)      (((x) >> S_FW_IQ_CMD_PFN) & M_FW_IQ_CMD_PFN)
 671
 672 #define S_FW_IQ_CMD_VFN         0
 673 #define M_FW_IQ_CMD_VFN         0xff
 674 #define V_FW_IQ_CMD_VFN(x)      ((x) << S_FW_IQ_CMD_VFN)
 675 #define G_FW_IQ_CMD_VFN(x)      (((x) >> S_FW_IQ_CMD_VFN) & M_FW_IQ_CMD_VFN)
 676
 677 #define S_FW_IQ_CMD_ALLOC       31
 678 #define M_FW_IQ_CMD_ALLOC       0x1
 679 #define V_FW_IQ_CMD_ALLOC(x)    ((x) << S_FW_IQ_CMD_ALLOC)
 680 #define G_FW_IQ_CMD_ALLOC(x)    \
 681         (((x) >> S_FW_IQ_CMD_ALLOC) & M_FW_IQ_CMD_ALLOC)
 682 #define F_FW_IQ_CMD_ALLOC       V_FW_IQ_CMD_ALLOC(1U)
 683
 684 #define S_FW_IQ_CMD_FREE        30
 685 #define M_FW_IQ_CMD_FREE        0x1
 686 #define V_FW_IQ_CMD_FREE(x)     ((x) << S_FW_IQ_CMD_FREE)
 687 #define G_FW_IQ_CMD_FREE(x)     (((x) >> S_FW_IQ_CMD_FREE) & M_FW_IQ_CMD_FREE)
 688 #define F_FW_IQ_CMD_FREE        V_FW_IQ_CMD_FREE(1U)
 689
 690 #define S_FW_IQ_CMD_IQSTART     28
 691 #define M_FW_IQ_CMD_IQSTART     0x1
 692 #define V_FW_IQ_CMD_IQSTART(x)  ((x) << S_FW_IQ_CMD_IQSTART)
 693 #define G_FW_IQ_CMD_IQSTART(x)  \
 694         (((x) >> S_FW_IQ_CMD_IQSTART) & M_FW_IQ_CMD_IQSTART)
 695 #define F_FW_IQ_CMD_IQSTART     V_FW_IQ_CMD_IQSTART(1U)
 696
 697 #define S_FW_IQ_CMD_IQSTOP      27
 698 #define M_FW_IQ_CMD_IQSTOP      0x1
 699 #define V_FW_IQ_CMD_IQSTOP(x)   ((x) << S_FW_IQ_CMD_IQSTOP)
 700 #define G_FW_IQ_CMD_IQSTOP(x)   \
 701         (((x) >> S_FW_IQ_CMD_IQSTOP) & M_FW_IQ_CMD_IQSTOP)
 702 #define F_FW_IQ_CMD_IQSTOP      V_FW_IQ_CMD_IQSTOP(1U)
 703
 704 #define S_FW_IQ_CMD_TYPE        29
 705 #define M_FW_IQ_CMD_TYPE        0x7
 706 #define V_FW_IQ_CMD_TYPE(x)     ((x) << S_FW_IQ_CMD_TYPE)
 707 #define G_FW_IQ_CMD_TYPE(x)     (((x) >> S_FW_IQ_CMD_TYPE) & M_FW_IQ_CMD_TYPE)
 708
 709 #define S_FW_IQ_CMD_IQASYNCH    28
 710 #define M_FW_IQ_CMD_IQASYNCH    0x1
 711 #define V_FW_IQ_CMD_IQASYNCH(x) ((x) << S_FW_IQ_CMD_IQASYNCH)
 712 #define G_FW_IQ_CMD_IQASYNCH(x) \
 713         (((x) >> S_FW_IQ_CMD_IQASYNCH) & M_FW_IQ_CMD_IQASYNCH)
 714 #define F_FW_IQ_CMD_IQASYNCH    V_FW_IQ_CMD_IQASYNCH(1U)
 715
 716 #define S_FW_IQ_CMD_VIID        16
 717 #define M_FW_IQ_CMD_VIID        0xfff
 718 #define V_FW_IQ_CMD_VIID(x)     ((x) << S_FW_IQ_CMD_VIID)
 719 #define G_FW_IQ_CMD_VIID(x)     (((x) >> S_FW_IQ_CMD_VIID) & M_FW_IQ_CMD_VIID)
 720
 721 #define S_FW_IQ_CMD_IQANDST     15
 722 #define M_FW_IQ_CMD_IQANDST     0x1
 723 #define V_FW_IQ_CMD_IQANDST(x)  ((x) << S_FW_IQ_CMD_IQANDST)
 724 #define G_FW_IQ_CMD_IQANDST(x)  \
 725         (((x) >> S_FW_IQ_CMD_IQANDST) & M_FW_IQ_CMD_IQANDST)
 726 #define F_FW_IQ_CMD_IQANDST     V_FW_IQ_CMD_IQANDST(1U)
 727
 728 #define S_FW_IQ_CMD_IQANUD      12
 729 #define M_FW_IQ_CMD_IQANUD      0x3
 730 #define V_FW_IQ_CMD_IQANUD(x)   ((x) << S_FW_IQ_CMD_IQANUD)
 731 #define G_FW_IQ_CMD_IQANUD(x)   \
 732         (((x) >> S_FW_IQ_CMD_IQANUD) & M_FW_IQ_CMD_IQANUD)
 733
 734 #define S_FW_IQ_CMD_IQANDSTINDEX        0
 735 #define M_FW_IQ_CMD_IQANDSTINDEX        0xfff
 736 #define V_FW_IQ_CMD_IQANDSTINDEX(x)     ((x) << S_FW_IQ_CMD_IQANDSTINDEX)
 737 #define G_FW_IQ_CMD_IQANDSTINDEX(x)     \
 738         (((x) >> S_FW_IQ_CMD_IQANDSTINDEX) & M_FW_IQ_CMD_IQANDSTINDEX)
 739
 740 #define S_FW_IQ_CMD_IQGTSMODE           14
 741 #define M_FW_IQ_CMD_IQGTSMODE           0x1
 742 #define V_FW_IQ_CMD_IQGTSMODE(x)        ((x) << S_FW_IQ_CMD_IQGTSMODE)
 743 #define G_FW_IQ_CMD_IQGTSMODE(x)        \
 744         (((x) >> S_FW_IQ_CMD_IQGTSMODE) & M_FW_IQ_CMD_IQGTSMODE)
 745 #define F_FW_IQ_CMD_IQGTSMODE   V_FW_IQ_CMD_IQGTSMODE(1U)
 746
 747 #define S_FW_IQ_CMD_IQPCIECH    12
 748 #define M_FW_IQ_CMD_IQPCIECH    0x3
 749 #define V_FW_IQ_CMD_IQPCIECH(x) ((x) << S_FW_IQ_CMD_IQPCIECH)
 750 #define G_FW_IQ_CMD_IQPCIECH(x) \
 751         (((x) >> S_FW_IQ_CMD_IQPCIECH) & M_FW_IQ_CMD_IQPCIECH)
 752
 753 #define S_FW_IQ_CMD_IQINTCNTTHRESH      4
 754 #define M_FW_IQ_CMD_IQINTCNTTHRESH      0x3
 755 #define V_FW_IQ_CMD_IQINTCNTTHRESH(x)   ((x) << S_FW_IQ_CMD_IQINTCNTTHRESH)
 756 #define G_FW_IQ_CMD_IQINTCNTTHRESH(x)   \
 757         (((x) >> S_FW_IQ_CMD_IQINTCNTTHRESH) & M_FW_IQ_CMD_IQINTCNTTHRESH)
 758
 759 #define S_FW_IQ_CMD_IQESIZE     0
 760 #define M_FW_IQ_CMD_IQESIZE     0x3
 761 #define V_FW_IQ_CMD_IQESIZE(x)  ((x) << S_FW_IQ_CMD_IQESIZE)
 762 #define G_FW_IQ_CMD_IQESIZE(x)  \
 763         (((x) >> S_FW_IQ_CMD_IQESIZE) & M_FW_IQ_CMD_IQESIZE)
 764
 765 #define S_FW_IQ_CMD_IQRO                30
 766 #define M_FW_IQ_CMD_IQRO                0x1
 767 #define V_FW_IQ_CMD_IQRO(x)             ((x) << S_FW_IQ_CMD_IQRO)
 768 #define G_FW_IQ_CMD_IQRO(x)             \
 769         (((x) >> S_FW_IQ_CMD_IQRO) & M_FW_IQ_CMD_IQRO)
 770 #define F_FW_IQ_CMD_IQRO                V_FW_IQ_CMD_IQRO(1U)
 771
 772 #define S_FW_IQ_CMD_IQFLINTCONGEN       27
 773 #define M_FW_IQ_CMD_IQFLINTCONGEN       0x1
 774 #define V_FW_IQ_CMD_IQFLINTCONGEN(x)    ((x) << S_FW_IQ_CMD_IQFLINTCONGEN)
 775 #define G_FW_IQ_CMD_IQFLINTCONGEN(x)    \
 776         (((x) >> S_FW_IQ_CMD_IQFLINTCONGEN) & M_FW_IQ_CMD_IQFLINTCONGEN)
 777 #define F_FW_IQ_CMD_IQFLINTCONGEN       V_FW_IQ_CMD_IQFLINTCONGEN(1U)
 778
 779 #define S_FW_IQ_CMD_FL0CNGCHMAP         20
 780 #define M_FW_IQ_CMD_FL0CNGCHMAP         0xf
 781 #define V_FW_IQ_CMD_FL0CNGCHMAP(x)      ((x) << S_FW_IQ_CMD_FL0CNGCHMAP)
 782 #define G_FW_IQ_CMD_FL0CNGCHMAP(x)      \
 783         (((x) >> S_FW_IQ_CMD_FL0CNGCHMAP) & M_FW_IQ_CMD_FL0CNGCHMAP)
 784
 785 #define S_FW_IQ_CMD_FL0DATARO           12
 786 #define M_FW_IQ_CMD_FL0DATARO           0x1
 787 #define V_FW_IQ_CMD_FL0DATARO(x)        ((x) << S_FW_IQ_CMD_FL0DATARO)
 788 #define G_FW_IQ_CMD_FL0DATARO(x)        \
 789         (((x) >> S_FW_IQ_CMD_FL0DATARO) & M_FW_IQ_CMD_FL0DATARO)
 790 #define F_FW_IQ_CMD_FL0DATARO   V_FW_IQ_CMD_FL0DATARO(1U)
 791
 792 #define S_FW_IQ_CMD_FL0CONGCIF          11
 793 #define M_FW_IQ_CMD_FL0CONGCIF          0x1
 794 #define V_FW_IQ_CMD_FL0CONGCIF(x)       ((x) << S_FW_IQ_CMD_FL0CONGCIF)
 795 #define G_FW_IQ_CMD_FL0CONGCIF(x)       \
 796         (((x) >> S_FW_IQ_CMD_FL0CONGCIF) & M_FW_IQ_CMD_FL0CONGCIF)
 797 #define F_FW_IQ_CMD_FL0CONGCIF  V_FW_IQ_CMD_FL0CONGCIF(1U)
 798
 799 #define S_FW_IQ_CMD_FL0FETCHRO          6
 800 #define M_FW_IQ_CMD_FL0FETCHRO          0x1
 801 #define V_FW_IQ_CMD_FL0FETCHRO(x)       ((x) << S_FW_IQ_CMD_FL0FETCHRO)
 802 #define G_FW_IQ_CMD_FL0FETCHRO(x)       \
 803         (((x) >> S_FW_IQ_CMD_FL0FETCHRO) & M_FW_IQ_CMD_FL0FETCHRO)
 804 #define F_FW_IQ_CMD_FL0FETCHRO  V_FW_IQ_CMD_FL0FETCHRO(1U)
 805
 806 #define S_FW_IQ_CMD_FL0HOSTFCMODE       4
 807 #define M_FW_IQ_CMD_FL0HOSTFCMODE       0x3
 808 #define V_FW_IQ_CMD_FL0HOSTFCMODE(x)    ((x) << S_FW_IQ_CMD_FL0HOSTFCMODE)
 809 #define G_FW_IQ_CMD_FL0HOSTFCMODE(x)    \
 810         (((x) >> S_FW_IQ_CMD_FL0HOSTFCMODE) & M_FW_IQ_CMD_FL0HOSTFCMODE)
 811
 812 #define S_FW_IQ_CMD_FL0PADEN    2
 813 #define M_FW_IQ_CMD_FL0PADEN    0x1
 814 #define V_FW_IQ_CMD_FL0PADEN(x) ((x) << S_FW_IQ_CMD_FL0PADEN)
 815 #define G_FW_IQ_CMD_FL0PADEN(x) \
 816         (((x) >> S_FW_IQ_CMD_FL0PADEN) & M_FW_IQ_CMD_FL0PADEN)
 817 #define F_FW_IQ_CMD_FL0PADEN    V_FW_IQ_CMD_FL0PADEN(1U)
 818
 819 #define S_FW_IQ_CMD_FL0PACKEN           1
 820 #define M_FW_IQ_CMD_FL0PACKEN           0x1
 821 #define V_FW_IQ_CMD_FL0PACKEN(x)        ((x) << S_FW_IQ_CMD_FL0PACKEN)
 822 #define G_FW_IQ_CMD_FL0PACKEN(x)        \
 823         (((x) >> S_FW_IQ_CMD_FL0PACKEN) & M_FW_IQ_CMD_FL0PACKEN)
 824 #define F_FW_IQ_CMD_FL0PACKEN   V_FW_IQ_CMD_FL0PACKEN(1U)
 825
 826 #define S_FW_IQ_CMD_FL0CONGEN           0
 827 #define M_FW_IQ_CMD_FL0CONGEN           0x1
 828 #define V_FW_IQ_CMD_FL0CONGEN(x)        ((x) << S_FW_IQ_CMD_FL0CONGEN)
 829 #define G_FW_IQ_CMD_FL0CONGEN(x)        \
 830         (((x) >> S_FW_IQ_CMD_FL0CONGEN) & M_FW_IQ_CMD_FL0CONGEN)
 831 #define F_FW_IQ_CMD_FL0CONGEN   V_FW_IQ_CMD_FL0CONGEN(1U)
 832
 833 #define S_FW_IQ_CMD_FL0FBMIN    7
 834 #define M_FW_IQ_CMD_FL0FBMIN    0x7
 835 #define V_FW_IQ_CMD_FL0FBMIN(x) ((x) << S_FW_IQ_CMD_FL0FBMIN)
 836 #define G_FW_IQ_CMD_FL0FBMIN(x) \
 837         (((x) >> S_FW_IQ_CMD_FL0FBMIN) & M_FW_IQ_CMD_FL0FBMIN)
 838
 839 #define S_FW_IQ_CMD_FL0FBMAX    4
 840 #define M_FW_IQ_CMD_FL0FBMAX    0x7
 841 #define V_FW_IQ_CMD_FL0FBMAX(x) ((x) << S_FW_IQ_CMD_FL0FBMAX)
 842 #define G_FW_IQ_CMD_FL0FBMAX(x) \
 843         (((x) >> S_FW_IQ_CMD_FL0FBMAX) & M_FW_IQ_CMD_FL0FBMAX)
 844
 845 struct fw_eq_eth_cmd {
 846         __be32 op_to_vfn;
 847         __be32 alloc_to_len16;
 848         __be32 eqid_pkd;
 849         __be32 physeqid_pkd;
 850         __be32 fetchszm_to_iqid;
 851         __be32 dcaen_to_eqsize;
 852         __be64 eqaddr;
 853         __be32 autoequiqe_to_viid;
 854         __be32 r8_lo;
 855         __be64 r9;
 856 };
 857
 858 #define S_FW_EQ_ETH_CMD_PFN     8
 859 #define M_FW_EQ_ETH_CMD_PFN     0x7
 860 #define V_FW_EQ_ETH_CMD_PFN(x)  ((x) << S_FW_EQ_ETH_CMD_PFN)
 861 #define G_FW_EQ_ETH_CMD_PFN(x)  \
 862         (((x) >> S_FW_EQ_ETH_CMD_PFN) & M_FW_EQ_ETH_CMD_PFN)
 863
 864 #define S_FW_EQ_ETH_CMD_VFN     0
 865 #define M_FW_EQ_ETH_CMD_VFN     0xff
 866 #define V_FW_EQ_ETH_CMD_VFN(x)  ((x) << S_FW_EQ_ETH_CMD_VFN)
 867 #define G_FW_EQ_ETH_CMD_VFN(x)  \
 868         (((x) >> S_FW_EQ_ETH_CMD_VFN) & M_FW_EQ_ETH_CMD_VFN)
 869
 870 #define S_FW_EQ_ETH_CMD_ALLOC           31
 871 #define M_FW_EQ_ETH_CMD_ALLOC           0x1
 872 #define V_FW_EQ_ETH_CMD_ALLOC(x)        ((x) << S_FW_EQ_ETH_CMD_ALLOC)
 873 #define G_FW_EQ_ETH_CMD_ALLOC(x)        \
 874         (((x) >> S_FW_EQ_ETH_CMD_ALLOC) & M_FW_EQ_ETH_CMD_ALLOC)
 875 #define F_FW_EQ_ETH_CMD_ALLOC   V_FW_EQ_ETH_CMD_ALLOC(1U)
 876
 877 #define S_FW_EQ_ETH_CMD_FREE    30
 878 #define M_FW_EQ_ETH_CMD_FREE    0x1
 879 #define V_FW_EQ_ETH_CMD_FREE(x) ((x) << S_FW_EQ_ETH_CMD_FREE)
 880 #define G_FW_EQ_ETH_CMD_FREE(x) \
 881         (((x) >> S_FW_EQ_ETH_CMD_FREE) & M_FW_EQ_ETH_CMD_FREE)
 882 #define F_FW_EQ_ETH_CMD_FREE    V_FW_EQ_ETH_CMD_FREE(1U)
 883
 884 #define S_FW_EQ_ETH_CMD_EQSTART         28
 885 #define M_FW_EQ_ETH_CMD_EQSTART         0x1
 886 #define V_FW_EQ_ETH_CMD_EQSTART(x)      ((x) << S_FW_EQ_ETH_CMD_EQSTART)
 887 #define G_FW_EQ_ETH_CMD_EQSTART(x)      \
 888         (((x) >> S_FW_EQ_ETH_CMD_EQSTART) & M_FW_EQ_ETH_CMD_EQSTART)
 889 #define F_FW_EQ_ETH_CMD_EQSTART V_FW_EQ_ETH_CMD_EQSTART(1U)
 890
 891 #define S_FW_EQ_ETH_CMD_EQID    0
 892 #define M_FW_EQ_ETH_CMD_EQID    0xfffff
 893 #define V_FW_EQ_ETH_CMD_EQID(x) ((x) << S_FW_EQ_ETH_CMD_EQID)
 894 #define G_FW_EQ_ETH_CMD_EQID(x) \
 895         (((x) >> S_FW_EQ_ETH_CMD_EQID) & M_FW_EQ_ETH_CMD_EQID)
 896
 897 #define S_FW_EQ_ETH_CMD_PHYSEQID        0
 898 #define M_FW_EQ_ETH_CMD_PHYSEQID        0xfffff
 899 #define G_FW_EQ_ETH_CMD_PHYSEQID(x)     \
 900         (((x) >> S_FW_EQ_ETH_CMD_PHYSEQID) & M_FW_EQ_ETH_CMD_PHYSEQID)
 901
 902 #define S_FW_EQ_ETH_CMD_FETCHRO         22
 903 #define M_FW_EQ_ETH_CMD_FETCHRO         0x1
 904 #define V_FW_EQ_ETH_CMD_FETCHRO(x)      ((x) << S_FW_EQ_ETH_CMD_FETCHRO)
 905 #define G_FW_EQ_ETH_CMD_FETCHRO(x)      \
 906         (((x) >> S_FW_EQ_ETH_CMD_FETCHRO) & M_FW_EQ_ETH_CMD_FETCHRO)
 907 #define F_FW_EQ_ETH_CMD_FETCHRO V_FW_EQ_ETH_CMD_FETCHRO(1U)
 908
 909 #define S_FW_EQ_ETH_CMD_HOSTFCMODE      20
 910 #define M_FW_EQ_ETH_CMD_HOSTFCMODE      0x3
 911 #define V_FW_EQ_ETH_CMD_HOSTFCMODE(x)   ((x) << S_FW_EQ_ETH_CMD_HOSTFCMODE)
 912 #define G_FW_EQ_ETH_CMD_HOSTFCMODE(x)   \
 913         (((x) >> S_FW_EQ_ETH_CMD_HOSTFCMODE) & M_FW_EQ_ETH_CMD_HOSTFCMODE)
 914
 915 #define S_FW_EQ_ETH_CMD_PCIECHN         16
 916 #define M_FW_EQ_ETH_CMD_PCIECHN         0x3
 917 #define V_FW_EQ_ETH_CMD_PCIECHN(x)      ((x) << S_FW_EQ_ETH_CMD_PCIECHN)
 918 #define G_FW_EQ_ETH_CMD_PCIECHN(x)      \
 919         (((x) >> S_FW_EQ_ETH_CMD_PCIECHN) & M_FW_EQ_ETH_CMD_PCIECHN)
 920
 921 #define S_FW_EQ_ETH_CMD_IQID    0
 922 #define M_FW_EQ_ETH_CMD_IQID    0xffff
 923 #define V_FW_EQ_ETH_CMD_IQID(x) ((x) << S_FW_EQ_ETH_CMD_IQID)
 924 #define G_FW_EQ_ETH_CMD_IQID(x) \
 925         (((x) >> S_FW_EQ_ETH_CMD_IQID) & M_FW_EQ_ETH_CMD_IQID)
 926
 927 #define S_FW_EQ_ETH_CMD_FBMIN           23
 928 #define M_FW_EQ_ETH_CMD_FBMIN           0x7
 929 #define V_FW_EQ_ETH_CMD_FBMIN(x)        ((x) << S_FW_EQ_ETH_CMD_FBMIN)
 930 #define G_FW_EQ_ETH_CMD_FBMIN(x)        \
 931         (((x) >> S_FW_EQ_ETH_CMD_FBMIN) & M_FW_EQ_ETH_CMD_FBMIN)
 932
 933 #define S_FW_EQ_ETH_CMD_FBMAX           20
 934 #define M_FW_EQ_ETH_CMD_FBMAX           0x7
 935 #define V_FW_EQ_ETH_CMD_FBMAX(x)        ((x) << S_FW_EQ_ETH_CMD_FBMAX)
 936 #define G_FW_EQ_ETH_CMD_FBMAX(x)        \
 937         (((x) >> S_FW_EQ_ETH_CMD_FBMAX) & M_FW_EQ_ETH_CMD_FBMAX)
 938
 939 #define S_FW_EQ_ETH_CMD_CIDXFTHRESH     16
 940 #define M_FW_EQ_ETH_CMD_CIDXFTHRESH     0x7
 941 #define V_FW_EQ_ETH_CMD_CIDXFTHRESH(x)  ((x) << S_FW_EQ_ETH_CMD_CIDXFTHRESH)
 942 #define G_FW_EQ_ETH_CMD_CIDXFTHRESH(x)  \
 943         (((x) >> S_FW_EQ_ETH_CMD_CIDXFTHRESH) & M_FW_EQ_ETH_CMD_CIDXFTHRESH)
 944
 945 #define S_FW_EQ_ETH_CMD_EQSIZE          0
 946 #define M_FW_EQ_ETH_CMD_EQSIZE          0xffff
 947 #define V_FW_EQ_ETH_CMD_EQSIZE(x)       ((x) << S_FW_EQ_ETH_CMD_EQSIZE)
 948 #define G_FW_EQ_ETH_CMD_EQSIZE(x)       \
 949         (((x) >> S_FW_EQ_ETH_CMD_EQSIZE) & M_FW_EQ_ETH_CMD_EQSIZE)
 950
 951 #define S_FW_EQ_ETH_CMD_AUTOEQUEQE      30
 952 #define M_FW_EQ_ETH_CMD_AUTOEQUEQE      0x1
 953 #define V_FW_EQ_ETH_CMD_AUTOEQUEQE(x)   ((x) << S_FW_EQ_ETH_CMD_AUTOEQUEQE)
 954 #define G_FW_EQ_ETH_CMD_AUTOEQUEQE(x)   \
 955         (((x) >> S_FW_EQ_ETH_CMD_AUTOEQUEQE) & M_FW_EQ_ETH_CMD_AUTOEQUEQE)
 956 #define F_FW_EQ_ETH_CMD_AUTOEQUEQE      V_FW_EQ_ETH_CMD_AUTOEQUEQE(1U)
 957
 958 #define S_FW_EQ_ETH_CMD_VIID    16
 959 #define M_FW_EQ_ETH_CMD_VIID    0xfff
 960 #define V_FW_EQ_ETH_CMD_VIID(x) ((x) << S_FW_EQ_ETH_CMD_VIID)
 961 #define G_FW_EQ_ETH_CMD_VIID(x) \
 962         (((x) >> S_FW_EQ_ETH_CMD_VIID) & M_FW_EQ_ETH_CMD_VIID)
 963
 964 struct fw_eq_ctrl_cmd {
 965         __be32 op_to_vfn;
 966         __be32 alloc_to_len16;
 967         __be32 cmpliqid_eqid;
 968         __be32 physeqid_pkd;
 969         __be32 fetchszm_to_iqid;
 970         __be32 dcaen_to_eqsize;
 971         __be64 eqaddr;
 972 };
 973
 974 #define S_FW_EQ_CTRL_CMD_PFN            8
 975 #define V_FW_EQ_CTRL_CMD_PFN(x)         ((x) << S_FW_EQ_CTRL_CMD_PFN)
 976
 977 #define S_FW_EQ_CTRL_CMD_VFN            0
 978 #define V_FW_EQ_CTRL_CMD_VFN(x)         ((x) << S_FW_EQ_CTRL_CMD_VFN)
 979
 980 #define S_FW_EQ_CTRL_CMD_ALLOC          31
 981 #define V_FW_EQ_CTRL_CMD_ALLOC(x)       ((x) << S_FW_EQ_CTRL_CMD_ALLOC)
 982 #define F_FW_EQ_CTRL_CMD_ALLOC          V_FW_EQ_CTRL_CMD_ALLOC(1U)
 983
 984 #define S_FW_EQ_CTRL_CMD_FREE           30
 985 #define V_FW_EQ_CTRL_CMD_FREE(x)        ((x) << S_FW_EQ_CTRL_CMD_FREE)
 986 #define F_FW_EQ_CTRL_CMD_FREE           V_FW_EQ_CTRL_CMD_FREE(1U)
 987
 988 #define S_FW_EQ_CTRL_CMD_EQSTART        28
 989 #define V_FW_EQ_CTRL_CMD_EQSTART(x)     ((x) << S_FW_EQ_CTRL_CMD_EQSTART)
 990 #define F_FW_EQ_CTRL_CMD_EQSTART        V_FW_EQ_CTRL_CMD_EQSTART(1U)
 991
 992 #define S_FW_EQ_CTRL_CMD_CMPLIQID       20
 993 #define V_FW_EQ_CTRL_CMD_CMPLIQID(x)    ((x) << S_FW_EQ_CTRL_CMD_CMPLIQID)
 994
 995 #define S_FW_EQ_CTRL_CMD_EQID           0
 996 #define M_FW_EQ_CTRL_CMD_EQID           0xfffff
 997 #define V_FW_EQ_CTRL_CMD_EQID(x)        ((x) << S_FW_EQ_CTRL_CMD_EQID)
 998 #define G_FW_EQ_CTRL_CMD_EQID(x)        \
 999         (((x) >> S_FW_EQ_CTRL_CMD_EQID) & M_FW_EQ_CTRL_CMD_EQID)
1000
1001 #define S_FW_EQ_CTRL_CMD_PHYSEQID       0
1002 #define M_FW_EQ_CTRL_CMD_PHYSEQID       0xfffff
1003 #define V_FW_EQ_CTRL_CMD_PHYSEQID(x)    ((x) << S_FW_EQ_CTRL_CMD_PHYSEQID)
1004 #define G_FW_EQ_CTRL_CMD_PHYSEQID(x)    \
1005         (((x) >> S_FW_EQ_CTRL_CMD_PHYSEQID) & M_FW_EQ_CTRL_CMD_PHYSEQID)
1006
1007 #define S_FW_EQ_CTRL_CMD_FETCHRO        22
1008 #define V_FW_EQ_CTRL_CMD_FETCHRO(x)     ((x) << S_FW_EQ_CTRL_CMD_FETCHRO)
1009 #define F_FW_EQ_CTRL_CMD_FETCHRO        V_FW_EQ_CTRL_CMD_FETCHRO(1U)
1010
1011 #define S_FW_EQ_CTRL_CMD_HOSTFCMODE     20
1012 #define M_FW_EQ_CTRL_CMD_HOSTFCMODE     0x3
1013 #define V_FW_EQ_CTRL_CMD_HOSTFCMODE(x)  ((x) << S_FW_EQ_CTRL_CMD_HOSTFCMODE)
1014
1015 #define S_FW_EQ_CTRL_CMD_PCIECHN        16
1016 #define V_FW_EQ_CTRL_CMD_PCIECHN(x)     ((x) << S_FW_EQ_CTRL_CMD_PCIECHN)
1017
1018 #define S_FW_EQ_CTRL_CMD_IQID           0
1019 #define V_FW_EQ_CTRL_CMD_IQID(x)        ((x) << S_FW_EQ_CTRL_CMD_IQID)
1020
1021 #define S_FW_EQ_CTRL_CMD_FBMIN          23
1022 #define V_FW_EQ_CTRL_CMD_FBMIN(x)       ((x) << S_FW_EQ_CTRL_CMD_FBMIN)
1023
1024 #define S_FW_EQ_CTRL_CMD_FBMAX          20
1025 #define V_FW_EQ_CTRL_CMD_FBMAX(x)       ((x) << S_FW_EQ_CTRL_CMD_FBMAX)
1026
1027 #define S_FW_EQ_CTRL_CMD_CIDXFTHRESH    16
1028 #define V_FW_EQ_CTRL_CMD_CIDXFTHRESH(x) ((x) << S_FW_EQ_CTRL_CMD_CIDXFTHRESH)
1029
1030 #define S_FW_EQ_CTRL_CMD_EQSIZE         0
1031 #define V_FW_EQ_CTRL_CMD_EQSIZE(x)      ((x) << S_FW_EQ_CTRL_CMD_EQSIZE)
1032
1033 enum fw_vi_func {
1034         FW_VI_FUNC_ETH,
1035 };
1036
1037 struct fw_vi_cmd {
1038         __be32 op_to_vfn;
1039         __be32 alloc_to_len16;
1040         __be16 type_to_viid;
1041         __u8   mac[6];
1042         __u8   portid_pkd;
1043         __u8   nmac;
1044         __u8   nmac0[6];
1045         __be16 norss_rsssize;
1046         __u8   nmac1[6];
1047         __be16 idsiiq_pkd;
1048         __u8   nmac2[6];
1049         __be16 idseiq_pkd;
1050         __u8   nmac3[6];
1051         __be64 r9;
1052         __be64 r10;
1053 };
1054
1055 #define S_FW_VI_CMD_PFN         8
1056 #define M_FW_VI_CMD_PFN         0x7
1057 #define V_FW_VI_CMD_PFN(x)      ((x) << S_FW_VI_CMD_PFN)
1058 #define G_FW_VI_CMD_PFN(x)      (((x) >> S_FW_VI_CMD_PFN) & M_FW_VI_CMD_PFN)
1059
1060 #define S_FW_VI_CMD_VFN         0
1061 #define M_FW_VI_CMD_VFN         0xff
1062 #define V_FW_VI_CMD_VFN(x)      ((x) << S_FW_VI_CMD_VFN)
1063 #define G_FW_VI_CMD_VFN(x)      (((x) >> S_FW_VI_CMD_VFN) & M_FW_VI_CMD_VFN)
1064
1065 #define S_FW_VI_CMD_ALLOC       31
1066 #define M_FW_VI_CMD_ALLOC       0x1
1067 #define V_FW_VI_CMD_ALLOC(x)    ((x) << S_FW_VI_CMD_ALLOC)
1068 #define G_FW_VI_CMD_ALLOC(x)    \
1069         (((x) >> S_FW_VI_CMD_ALLOC) & M_FW_VI_CMD_ALLOC)
1070 #define F_FW_VI_CMD_ALLOC       V_FW_VI_CMD_ALLOC(1U)
1071
1072 #define S_FW_VI_CMD_FREE        30
1073 #define M_FW_VI_CMD_FREE        0x1
1074 #define V_FW_VI_CMD_FREE(x)     ((x) << S_FW_VI_CMD_FREE)
1075 #define G_FW_VI_CMD_FREE(x)     (((x) >> S_FW_VI_CMD_FREE) & M_FW_VI_CMD_FREE)
1076 #define F_FW_VI_CMD_FREE        V_FW_VI_CMD_FREE(1U)
1077
1078 #define S_FW_VI_CMD_TYPE        15
1079 #define M_FW_VI_CMD_TYPE        0x1
1080 #define V_FW_VI_CMD_TYPE(x)     ((x) << S_FW_VI_CMD_TYPE)
1081 #define G_FW_VI_CMD_TYPE(x)     (((x) >> S_FW_VI_CMD_TYPE) & M_FW_VI_CMD_TYPE)
1082 #define F_FW_VI_CMD_TYPE        V_FW_VI_CMD_TYPE(1U)
1083
1084 #define S_FW_VI_CMD_FUNC        12
1085 #define M_FW_VI_CMD_FUNC        0x7
1086 #define V_FW_VI_CMD_FUNC(x)     ((x) << S_FW_VI_CMD_FUNC)
1087 #define G_FW_VI_CMD_FUNC(x)     (((x) >> S_FW_VI_CMD_FUNC) & M_FW_VI_CMD_FUNC)
1088
1089 #define S_FW_VI_CMD_VIID        0
1090 #define M_FW_VI_CMD_VIID        0xfff
1091 #define V_FW_VI_CMD_VIID(x)     ((x) << S_FW_VI_CMD_VIID)
1092 #define G_FW_VI_CMD_VIID(x)     (((x) >> S_FW_VI_CMD_VIID) & M_FW_VI_CMD_VIID)
1093
1094 #define S_FW_VI_CMD_PORTID      4
1095 #define M_FW_VI_CMD_PORTID      0xf
1096 #define V_FW_VI_CMD_PORTID(x)   ((x) << S_FW_VI_CMD_PORTID)
1097 #define G_FW_VI_CMD_PORTID(x)   \
1098         (((x) >> S_FW_VI_CMD_PORTID) & M_FW_VI_CMD_PORTID)
1099
1100 #define S_FW_VI_CMD_RSSSIZE     0
1101 #define M_FW_VI_CMD_RSSSIZE     0x7ff
1102 #define V_FW_VI_CMD_RSSSIZE(x)  ((x) << S_FW_VI_CMD_RSSSIZE)
1103 #define G_FW_VI_CMD_RSSSIZE(x)  \
1104         (((x) >> S_FW_VI_CMD_RSSSIZE) & M_FW_VI_CMD_RSSSIZE)
1105
1106 /* Special VI_MAC command index ids */
1107 #define FW_VI_MAC_ADD_MAC               0x3FF
1108 #define FW_VI_MAC_ADD_PERSIST_MAC       0x3FE
1109
1110 enum fw_vi_mac_smac {
1111         FW_VI_MAC_MPS_TCAM_ENTRY,
1112         FW_VI_MAC_SMT_AND_MPSTCAM
1113 };
1114
1115 struct fw_vi_mac_cmd {
1116         __be32 op_to_viid;
1117         __be32 freemacs_to_len16;
1118         union fw_vi_mac {
1119                 struct fw_vi_mac_exact {
1120                         __be16 valid_to_idx;
1121                         __u8   macaddr[6];
1122                 } exact[7];
1123                 struct fw_vi_mac_hash {
1124                         __be64 hashvec;
1125                 } hash;
1126         } u;
1127 };
1128
1129 #define S_FW_VI_MAC_CMD_VIID    0
1130 #define M_FW_VI_MAC_CMD_VIID    0xfff
1131 #define V_FW_VI_MAC_CMD_VIID(x) ((x) << S_FW_VI_MAC_CMD_VIID)
1132 #define G_FW_VI_MAC_CMD_VIID(x) \
1133         (((x) >> S_FW_VI_MAC_CMD_VIID) & M_FW_VI_MAC_CMD_VIID)
1134
1135 #define S_FW_VI_MAC_CMD_VALID           15
1136 #define M_FW_VI_MAC_CMD_VALID           0x1
1137 #define V_FW_VI_MAC_CMD_VALID(x)        ((x) << S_FW_VI_MAC_CMD_VALID)
1138 #define G_FW_VI_MAC_CMD_VALID(x)        \
1139         (((x) >> S_FW_VI_MAC_CMD_VALID) & M_FW_VI_MAC_CMD_VALID)
1140 #define F_FW_VI_MAC_CMD_VALID   V_FW_VI_MAC_CMD_VALID(1U)
1141
1142 #define S_FW_VI_MAC_CMD_SMAC_RESULT     10
1143 #define M_FW_VI_MAC_CMD_SMAC_RESULT     0x3
1144 #define V_FW_VI_MAC_CMD_SMAC_RESULT(x)  ((x) << S_FW_VI_MAC_CMD_SMAC_RESULT)
1145 #define G_FW_VI_MAC_CMD_SMAC_RESULT(x)  \
1146         (((x) >> S_FW_VI_MAC_CMD_SMAC_RESULT) & M_FW_VI_MAC_CMD_SMAC_RESULT)
1147
1148 #define S_FW_VI_MAC_CMD_IDX     0
1149 #define M_FW_VI_MAC_CMD_IDX     0x3ff
1150 #define V_FW_VI_MAC_CMD_IDX(x)  ((x) << S_FW_VI_MAC_CMD_IDX)
1151 #define G_FW_VI_MAC_CMD_IDX(x)  \
1152         (((x) >> S_FW_VI_MAC_CMD_IDX) & M_FW_VI_MAC_CMD_IDX)
1153
1154 struct fw_vi_rxmode_cmd {
1155         __be32 op_to_viid;
1156         __be32 retval_len16;
1157         __be32 mtu_to_vlanexen;
1158         __be32 r4_lo;
1159 };
1160
1161 #define S_FW_VI_RXMODE_CMD_VIID         0
1162 #define M_FW_VI_RXMODE_CMD_VIID         0xfff
1163 #define V_FW_VI_RXMODE_CMD_VIID(x)      ((x) << S_FW_VI_RXMODE_CMD_VIID)
1164 #define G_FW_VI_RXMODE_CMD_VIID(x)      \
1165         (((x) >> S_FW_VI_RXMODE_CMD_VIID) & M_FW_VI_RXMODE_CMD_VIID)
1166
1167 #define S_FW_VI_RXMODE_CMD_MTU          16
1168 #define M_FW_VI_RXMODE_CMD_MTU          0xffff
1169 #define V_FW_VI_RXMODE_CMD_MTU(x)       ((x) << S_FW_VI_RXMODE_CMD_MTU)
1170 #define G_FW_VI_RXMODE_CMD_MTU(x)       \
1171         (((x) >> S_FW_VI_RXMODE_CMD_MTU) & M_FW_VI_RXMODE_CMD_MTU)
1172
1173 #define S_FW_VI_RXMODE_CMD_PROMISCEN    14
1174 #define M_FW_VI_RXMODE_CMD_PROMISCEN    0x3
1175 #define V_FW_VI_RXMODE_CMD_PROMISCEN(x) ((x) << S_FW_VI_RXMODE_CMD_PROMISCEN)
1176 #define G_FW_VI_RXMODE_CMD_PROMISCEN(x) \
1177         (((x) >> S_FW_VI_RXMODE_CMD_PROMISCEN) & M_FW_VI_RXMODE_CMD_PROMISCEN)
1178
1179 #define S_FW_VI_RXMODE_CMD_ALLMULTIEN           12
1180 #define M_FW_VI_RXMODE_CMD_ALLMULTIEN           0x3
1181 #define V_FW_VI_RXMODE_CMD_ALLMULTIEN(x)        \
1182         ((x) << S_FW_VI_RXMODE_CMD_ALLMULTIEN)
1183 #define G_FW_VI_RXMODE_CMD_ALLMULTIEN(x)        \
1184         (((x) >> S_FW_VI_RXMODE_CMD_ALLMULTIEN) & M_FW_VI_RXMODE_CMD_ALLMULTIEN)
1185
1186 #define S_FW_VI_RXMODE_CMD_BROADCASTEN          10
1187 #define M_FW_VI_RXMODE_CMD_BROADCASTEN          0x3
1188 #define V_FW_VI_RXMODE_CMD_BROADCASTEN(x)       \
1189         ((x) << S_FW_VI_RXMODE_CMD_BROADCASTEN)
1190 #define G_FW_VI_RXMODE_CMD_BROADCASTEN(x)       \
1191         (((x) >> S_FW_VI_RXMODE_CMD_BROADCASTEN) & \
1192          M_FW_VI_RXMODE_CMD_BROADCASTEN)
1193
1194 #define S_FW_VI_RXMODE_CMD_VLANEXEN     8
1195 #define M_FW_VI_RXMODE_CMD_VLANEXEN     0x3
1196 #define V_FW_VI_RXMODE_CMD_VLANEXEN(x)  ((x) << S_FW_VI_RXMODE_CMD_VLANEXEN)
1197 #define G_FW_VI_RXMODE_CMD_VLANEXEN(x)  \
1198         (((x) >> S_FW_VI_RXMODE_CMD_VLANEXEN) & M_FW_VI_RXMODE_CMD_VLANEXEN)
1199
1200 struct fw_vi_enable_cmd {
1201         __be32 op_to_viid;
1202         __be32 ien_to_len16;
1203         __be16 blinkdur;
1204         __be16 r3;
1205         __be32 r4;
1206 };
1207
1208 #define S_FW_VI_ENABLE_CMD_VIID         0
1209 #define M_FW_VI_ENABLE_CMD_VIID         0xfff
1210 #define V_FW_VI_ENABLE_CMD_VIID(x)      ((x) << S_FW_VI_ENABLE_CMD_VIID)
1211 #define G_FW_VI_ENABLE_CMD_VIID(x)      \
1212         (((x) >> S_FW_VI_ENABLE_CMD_VIID) & M_FW_VI_ENABLE_CMD_VIID)
1213
1214 #define S_FW_VI_ENABLE_CMD_IEN          31
1215 #define M_FW_VI_ENABLE_CMD_IEN          0x1
1216 #define V_FW_VI_ENABLE_CMD_IEN(x)       ((x) << S_FW_VI_ENABLE_CMD_IEN)
1217 #define G_FW_VI_ENABLE_CMD_IEN(x)       \
1218         (((x) >> S_FW_VI_ENABLE_CMD_IEN) & M_FW_VI_ENABLE_CMD_IEN)
1219 #define F_FW_VI_ENABLE_CMD_IEN  V_FW_VI_ENABLE_CMD_IEN(1U)
1220
1221 #define S_FW_VI_ENABLE_CMD_EEN          30
1222 #define M_FW_VI_ENABLE_CMD_EEN          0x1
1223 #define V_FW_VI_ENABLE_CMD_EEN(x)       ((x) << S_FW_VI_ENABLE_CMD_EEN)
1224 #define G_FW_VI_ENABLE_CMD_EEN(x)       \
1225         (((x) >> S_FW_VI_ENABLE_CMD_EEN) & M_FW_VI_ENABLE_CMD_EEN)
1226 #define F_FW_VI_ENABLE_CMD_EEN  V_FW_VI_ENABLE_CMD_EEN(1U)
1227
1228 #define S_FW_VI_ENABLE_CMD_DCB_INFO     28
1229 #define M_FW_VI_ENABLE_CMD_DCB_INFO     0x1
1230 #define V_FW_VI_ENABLE_CMD_DCB_INFO(x)  ((x) << S_FW_VI_ENABLE_CMD_DCB_INFO)
1231 #define G_FW_VI_ENABLE_CMD_DCB_INFO(x)  \
1232         (((x) >> S_FW_VI_ENABLE_CMD_DCB_INFO) & M_FW_VI_ENABLE_CMD_DCB_INFO)
1233 #define F_FW_VI_ENABLE_CMD_DCB_INFO     V_FW_VI_ENABLE_CMD_DCB_INFO(1U)
1234
1235 /* VI VF stats offset definitions */
1236 #define VI_VF_NUM_STATS 16
1237
1238 /* VI PF stats offset definitions */
1239 #define VI_PF_NUM_STATS 17
1240 enum fw_vi_stats_pf_index {
1241         FW_VI_PF_STAT_TX_BCAST_BYTES_IX,
1242         FW_VI_PF_STAT_TX_BCAST_FRAMES_IX,
1243         FW_VI_PF_STAT_TX_MCAST_BYTES_IX,
1244         FW_VI_PF_STAT_TX_MCAST_FRAMES_IX,
1245         FW_VI_PF_STAT_TX_UCAST_BYTES_IX,
1246         FW_VI_PF_STAT_TX_UCAST_FRAMES_IX,
1247         FW_VI_PF_STAT_TX_OFLD_BYTES_IX,
1248         FW_VI_PF_STAT_TX_OFLD_FRAMES_IX,
1249         FW_VI_PF_STAT_RX_BYTES_IX,
1250         FW_VI_PF_STAT_RX_FRAMES_IX,
1251         FW_VI_PF_STAT_RX_BCAST_BYTES_IX,
1252         FW_VI_PF_STAT_RX_BCAST_FRAMES_IX,
1253         FW_VI_PF_STAT_RX_MCAST_BYTES_IX,
1254         FW_VI_PF_STAT_RX_MCAST_FRAMES_IX,
1255         FW_VI_PF_STAT_RX_UCAST_BYTES_IX,
1256         FW_VI_PF_STAT_RX_UCAST_FRAMES_IX,
1257         FW_VI_PF_STAT_RX_ERR_FRAMES_IX
1258 };
1259
1260 struct fw_vi_stats_cmd {
1261         __be32 op_to_viid;
1262         __be32 retval_len16;
1263         union fw_vi_stats {
1264                 struct fw_vi_stats_ctl {
1265                         __be16 nstats_ix;
1266                         __be16 r6;
1267                         __be32 r7;
1268                         __be64 stat0;
1269                         __be64 stat1;
1270                         __be64 stat2;
1271                         __be64 stat3;
1272                         __be64 stat4;
1273                         __be64 stat5;
1274                 } ctl;
1275                 struct fw_vi_stats_pf {
1276                         __be64 tx_bcast_bytes;
1277                         __be64 tx_bcast_frames;
1278                         __be64 tx_mcast_bytes;
1279                         __be64 tx_mcast_frames;
1280                         __be64 tx_ucast_bytes;
1281                         __be64 tx_ucast_frames;
1282                         __be64 tx_offload_bytes;
1283                         __be64 tx_offload_frames;
1284                         __be64 rx_pf_bytes;
1285                         __be64 rx_pf_frames;
1286                         __be64 rx_bcast_bytes;
1287                         __be64 rx_bcast_frames;
1288                         __be64 rx_mcast_bytes;
1289                         __be64 rx_mcast_frames;
1290                         __be64 rx_ucast_bytes;
1291                         __be64 rx_ucast_frames;
1292                         __be64 rx_err_frames;
1293                 } pf;
1294                 struct fw_vi_stats_vf {
1295                         __be64 tx_bcast_bytes;
1296                         __be64 tx_bcast_frames;
1297                         __be64 tx_mcast_bytes;
1298                         __be64 tx_mcast_frames;
1299                         __be64 tx_ucast_bytes;
1300                         __be64 tx_ucast_frames;
1301                         __be64 tx_drop_frames;
1302                         __be64 tx_offload_bytes;
1303                         __be64 tx_offload_frames;
1304                         __be64 rx_bcast_bytes;
1305                         __be64 rx_bcast_frames;
1306                         __be64 rx_mcast_bytes;
1307                         __be64 rx_mcast_frames;
1308                         __be64 rx_ucast_bytes;
1309                         __be64 rx_ucast_frames;
1310                         __be64 rx_err_frames;
1311                 } vf;
1312         } u;
1313 };
1314
1315 #define S_FW_VI_STATS_CMD_VIID          0
1316 #define V_FW_VI_STATS_CMD_VIID(x)       ((x) << S_FW_VI_STATS_CMD_VIID)
1317
1318 #define S_FW_VI_STATS_CMD_NSTATS        12
1319 #define V_FW_VI_STATS_CMD_NSTATS(x)     ((x) << S_FW_VI_STATS_CMD_NSTATS)
1320
1321 #define S_FW_VI_STATS_CMD_IX            0
1322 #define V_FW_VI_STATS_CMD_IX(x)         ((x) << S_FW_VI_STATS_CMD_IX)
1323
1324 /* old 16-bit port capabilities bitmap */
1325 enum fw_port_cap {
1326         FW_PORT_CAP_SPEED_100M          = 0x0001,
1327         FW_PORT_CAP_SPEED_1G            = 0x0002,
1328         FW_PORT_CAP_SPEED_25G           = 0x0004,
1329         FW_PORT_CAP_SPEED_10G           = 0x0008,
1330         FW_PORT_CAP_SPEED_40G           = 0x0010,
1331         FW_PORT_CAP_SPEED_100G          = 0x0020,
1332         FW_PORT_CAP_FC_RX               = 0x0040,
1333         FW_PORT_CAP_FC_TX               = 0x0080,
1334         FW_PORT_CAP_ANEG                = 0x0100,
1335         FW_PORT_CAP_MDIX                = 0x0200,
1336         FW_PORT_CAP_MDIAUTO             = 0x0400,
1337         FW_PORT_CAP_FEC_RS              = 0x0800,
1338         FW_PORT_CAP_FEC_BASER_RS        = 0x1000,
1339         FW_PORT_CAP_FEC_RESERVED        = 0x2000,
1340         FW_PORT_CAP_802_3_PAUSE         = 0x4000,
1341         FW_PORT_CAP_802_3_ASM_DIR       = 0x8000,
1342 };
1343
1344 #define S_FW_PORT_CAP_SPEED     0
1345 #define M_FW_PORT_CAP_SPEED     0x3f
1346 #define V_FW_PORT_CAP_SPEED(x)  ((x) << S_FW_PORT_CAP_SPEED)
1347 #define G_FW_PORT_CAP_SPEED(x) \
1348         (((x) >> S_FW_PORT_CAP_SPEED) & M_FW_PORT_CAP_SPEED)
1349
1350 enum fw_port_mdi {
1351         FW_PORT_CAP_MDI_AUTO,
1352 };
1353
1354 #define S_FW_PORT_CAP_MDI 9
1355 #define M_FW_PORT_CAP_MDI 3
1356 #define V_FW_PORT_CAP_MDI(x) ((x) << S_FW_PORT_CAP_MDI)
1357 #define G_FW_PORT_CAP_MDI(x) (((x) >> S_FW_PORT_CAP_MDI) & M_FW_PORT_CAP_MDI)
1358
1359 /* new 32-bit port capabilities bitmap (fw_port_cap32_t) */
1360 #define FW_PORT_CAP32_SPEED_100M        0x00000001UL
1361 #define FW_PORT_CAP32_SPEED_1G          0x00000002UL
1362 #define FW_PORT_CAP32_SPEED_10G         0x00000004UL
1363 #define FW_PORT_CAP32_SPEED_25G         0x00000008UL
1364 #define FW_PORT_CAP32_SPEED_40G         0x00000010UL
1365 #define FW_PORT_CAP32_SPEED_50G         0x00000020UL
1366 #define FW_PORT_CAP32_SPEED_100G        0x00000040UL
1367 #define FW_PORT_CAP32_FC_RX             0x00010000UL
1368 #define FW_PORT_CAP32_FC_TX             0x00020000UL
1369 #define FW_PORT_CAP32_802_3_PAUSE       0x00040000UL
1370 #define FW_PORT_CAP32_802_3_ASM_DIR     0x00080000UL
1371 #define FW_PORT_CAP32_ANEG              0x00100000UL
1372 #define FW_PORT_CAP32_MDIX              0x00200000UL
1373 #define FW_PORT_CAP32_MDIAUTO           0x00400000UL
1374 #define FW_PORT_CAP32_FEC_RS            0x00800000UL
1375 #define FW_PORT_CAP32_FEC_BASER_RS      0x01000000UL
1376
1377 #define S_FW_PORT_CAP32_SPEED           0
1378 #define M_FW_PORT_CAP32_SPEED           0xfff
1379 #define V_FW_PORT_CAP32_SPEED(x)        ((x) << S_FW_PORT_CAP32_SPEED)
1380 #define G_FW_PORT_CAP32_SPEED(x) \
1381         (((x) >> S_FW_PORT_CAP32_SPEED) & M_FW_PORT_CAP32_SPEED)
1382
1383 enum fw_port_mdi32 {
1384         FW_PORT_CAP32_MDI_AUTO,
1385 };
1386
1387 #define S_FW_PORT_CAP32_MDI 21
1388 #define M_FW_PORT_CAP32_MDI 3
1389 #define V_FW_PORT_CAP32_MDI(x) ((x) << S_FW_PORT_CAP32_MDI)
1390 #define G_FW_PORT_CAP32_MDI(x) \
1391         (((x) >> S_FW_PORT_CAP32_MDI) & M_FW_PORT_CAP32_MDI)
1392
1393 enum fw_port_action {
1394         FW_PORT_ACTION_L1_CFG           = 0x0001,
1395         FW_PORT_ACTION_GET_PORT_INFO    = 0x0003,
1396         FW_PORT_ACTION_L1_CFG32         = 0x0009,
1397         FW_PORT_ACTION_GET_PORT_INFO32  = 0x000a,
1398 };
1399
1400 struct fw_port_cmd {
1401         __be32 op_to_portid;
1402         __be32 action_to_len16;
1403         union fw_port {
1404                 struct fw_port_l1cfg {
1405                         __be32 rcap;
1406                         __be32 r;
1407                 } l1cfg;
1408                 struct fw_port_l2cfg {
1409                         __u8   ctlbf;
1410                         __u8   ovlan3_to_ivlan0;
1411                         __be16 ivlantype;
1412                         __be16 txipg_force_pinfo;
1413                         __be16 mtu;
1414                         __be16 ovlan0mask;
1415                         __be16 ovlan0type;
1416                         __be16 ovlan1mask;
1417                         __be16 ovlan1type;
1418                         __be16 ovlan2mask;
1419                         __be16 ovlan2type;
1420                         __be16 ovlan3mask;
1421                         __be16 ovlan3type;
1422                 } l2cfg;
1423                 struct fw_port_info {
1424                         __be32 lstatus_to_modtype;
1425                         __be16 pcap;
1426                         __be16 acap;
1427                         __be16 mtu;
1428                         __u8   cbllen;
1429                         __u8   auxlinfo;
1430                         __u8   dcbxdis_pkd;
1431                         __u8   r8_lo;
1432                         __be16 lpacap;
1433                         __be64 r9;
1434                 } info;
1435                 struct fw_port_diags {
1436                         __u8   diagop;
1437                         __u8   r[3];
1438                         __be32 diagval;
1439                 } diags;
1440                 union fw_port_dcb {
1441                         struct fw_port_dcb_pgid {
1442                                 __u8   type;
1443                                 __u8   apply_pkd;
1444                                 __u8   r10_lo[2];
1445                                 __be32 pgid;
1446                                 __be64 r11;
1447                         } pgid;
1448                         struct fw_port_dcb_pgrate {
1449                                 __u8   type;
1450                                 __u8   apply_pkd;
1451                                 __u8   r10_lo[5];
1452                                 __u8   num_tcs_supported;
1453                                 __u8   pgrate[8];
1454                                 __u8   tsa[8];
1455                         } pgrate;
1456                         struct fw_port_dcb_priorate {
1457                                 __u8   type;
1458                                 __u8   apply_pkd;
1459                                 __u8   r10_lo[6];
1460                                 __u8   strict_priorate[8];
1461                         } priorate;
1462                         struct fw_port_dcb_pfc {
1463                                 __u8   type;
1464                                 __u8   pfcen;
1465                                 __u8   r10[5];
1466                                 __u8   max_pfc_tcs;
1467                                 __be64 r11;
1468                         } pfc;
1469                         struct fw_port_app_priority {
1470                                 __u8   type;
1471                                 __u8   r10[2];
1472                                 __u8   idx;
1473                                 __u8   user_prio_map;
1474                                 __u8   sel_field;
1475                                 __be16 protocolid;
1476                                 __be64 r12;
1477                         } app_priority;
1478                         struct fw_port_dcb_control {
1479                                 __u8   type;
1480                                 __u8   all_syncd_pkd;
1481                                 __be16 dcb_version_to_app_state;
1482                                 __be32 r11;
1483                                 __be64 r12;
1484                         } control;
1485                 } dcb;
1486                 struct fw_port_l1cfg32 {
1487                         __be32 rcap32;
1488                         __be32 r;
1489                 } l1cfg32;
1490                 struct fw_port_info32 {
1491                         __be32 lstatus32_to_cbllen32;
1492                         __be32 auxlinfo32_mtu32;
1493                         __be32 linkattr32;
1494                         __be32 pcaps32;
1495                         __be32 acaps32;
1496                         __be32 lpacaps32;
1497                 } info32;
1498         } u;
1499 };
1500
1501 #define S_FW_PORT_CMD_PORTID    0
1502 #define M_FW_PORT_CMD_PORTID    0xf
1503 #define V_FW_PORT_CMD_PORTID(x) ((x) << S_FW_PORT_CMD_PORTID)
1504 #define G_FW_PORT_CMD_PORTID(x) \
1505         (((x) >> S_FW_PORT_CMD_PORTID) & M_FW_PORT_CMD_PORTID)
1506
1507 #define S_FW_PORT_CMD_ACTION    16
1508 #define M_FW_PORT_CMD_ACTION    0xffff
1509 #define V_FW_PORT_CMD_ACTION(x) ((x) << S_FW_PORT_CMD_ACTION)
1510 #define G_FW_PORT_CMD_ACTION(x) \
1511         (((x) >> S_FW_PORT_CMD_ACTION) & M_FW_PORT_CMD_ACTION)
1512
1513 #define S_FW_PORT_CMD_LSTATUS           31
1514 #define M_FW_PORT_CMD_LSTATUS           0x1
1515 #define V_FW_PORT_CMD_LSTATUS(x)        ((x) << S_FW_PORT_CMD_LSTATUS)
1516 #define G_FW_PORT_CMD_LSTATUS(x)        \
1517         (((x) >> S_FW_PORT_CMD_LSTATUS) & M_FW_PORT_CMD_LSTATUS)
1518 #define F_FW_PORT_CMD_LSTATUS   V_FW_PORT_CMD_LSTATUS(1U)
1519
1520 #define S_FW_PORT_CMD_LSPEED    24
1521 #define M_FW_PORT_CMD_LSPEED    0x3f
1522 #define V_FW_PORT_CMD_LSPEED(x) ((x) << S_FW_PORT_CMD_LSPEED)
1523 #define G_FW_PORT_CMD_LSPEED(x) \
1524         (((x) >> S_FW_PORT_CMD_LSPEED) & M_FW_PORT_CMD_LSPEED)
1525
1526 #define S_FW_PORT_CMD_TXPAUSE           23
1527 #define M_FW_PORT_CMD_TXPAUSE           0x1
1528 #define V_FW_PORT_CMD_TXPAUSE(x)        ((x) << S_FW_PORT_CMD_TXPAUSE)
1529 #define G_FW_PORT_CMD_TXPAUSE(x)        \
1530         (((x) >> S_FW_PORT_CMD_TXPAUSE) & M_FW_PORT_CMD_TXPAUSE)
1531 #define F_FW_PORT_CMD_TXPAUSE   V_FW_PORT_CMD_TXPAUSE(1U)
1532
1533 #define S_FW_PORT_CMD_RXPAUSE           22
1534 #define M_FW_PORT_CMD_RXPAUSE           0x1
1535 #define V_FW_PORT_CMD_RXPAUSE(x)        ((x) << S_FW_PORT_CMD_RXPAUSE)
1536 #define G_FW_PORT_CMD_RXPAUSE(x)        \
1537         (((x) >> S_FW_PORT_CMD_RXPAUSE) & M_FW_PORT_CMD_RXPAUSE)
1538 #define F_FW_PORT_CMD_RXPAUSE   V_FW_PORT_CMD_RXPAUSE(1U)
1539
1540 #define S_FW_PORT_CMD_MDIOCAP           21
1541 #define M_FW_PORT_CMD_MDIOCAP           0x1
1542 #define V_FW_PORT_CMD_MDIOCAP(x)        ((x) << S_FW_PORT_CMD_MDIOCAP)
1543 #define G_FW_PORT_CMD_MDIOCAP(x)        \
1544         (((x) >> S_FW_PORT_CMD_MDIOCAP) & M_FW_PORT_CMD_MDIOCAP)
1545 #define F_FW_PORT_CMD_MDIOCAP   V_FW_PORT_CMD_MDIOCAP(1U)
1546
1547 #define S_FW_PORT_CMD_MDIOADDR          16
1548 #define M_FW_PORT_CMD_MDIOADDR          0x1f
1549 #define V_FW_PORT_CMD_MDIOADDR(x)       ((x) << S_FW_PORT_CMD_MDIOADDR)
1550 #define G_FW_PORT_CMD_MDIOADDR(x)       \
1551         (((x) >> S_FW_PORT_CMD_MDIOADDR) & M_FW_PORT_CMD_MDIOADDR)
1552
1553 #define S_FW_PORT_CMD_PTYPE     8
1554 #define M_FW_PORT_CMD_PTYPE     0x1f
1555 #define V_FW_PORT_CMD_PTYPE(x)  ((x) << S_FW_PORT_CMD_PTYPE)
1556 #define G_FW_PORT_CMD_PTYPE(x)  \
1557         (((x) >> S_FW_PORT_CMD_PTYPE) & M_FW_PORT_CMD_PTYPE)
1558
1559 #define S_FW_PORT_CMD_LINKDNRC          5
1560 #define M_FW_PORT_CMD_LINKDNRC          0x7
1561 #define V_FW_PORT_CMD_LINKDNRC(x)       ((x) << S_FW_PORT_CMD_LINKDNRC)
1562 #define G_FW_PORT_CMD_LINKDNRC(x)       \
1563         (((x) >> S_FW_PORT_CMD_LINKDNRC) & M_FW_PORT_CMD_LINKDNRC)
1564
1565 #define S_FW_PORT_CMD_MODTYPE           0
1566 #define M_FW_PORT_CMD_MODTYPE           0x1f
1567 #define V_FW_PORT_CMD_MODTYPE(x)        ((x) << S_FW_PORT_CMD_MODTYPE)
1568 #define G_FW_PORT_CMD_MODTYPE(x)        \
1569         (((x) >> S_FW_PORT_CMD_MODTYPE) & M_FW_PORT_CMD_MODTYPE)
1570
1571 #define S_FW_PORT_CMD_LSTATUS32                31
1572 #define M_FW_PORT_CMD_LSTATUS32                0x1
1573 #define V_FW_PORT_CMD_LSTATUS32(x)     ((x) << S_FW_PORT_CMD_LSTATUS32)
1574 #define F_FW_PORT_CMD_LSTATUS32        V_FW_PORT_CMD_LSTATUS32(1U)
1575
1576 #define S_FW_PORT_CMD_LINKDNRC32       28
1577 #define M_FW_PORT_CMD_LINKDNRC32       0x7
1578 #define G_FW_PORT_CMD_LINKDNRC32(x)    \
1579         (((x) >> S_FW_PORT_CMD_LINKDNRC32) & M_FW_PORT_CMD_LINKDNRC32)
1580
1581 #define S_FW_PORT_CMD_MDIOCAP32                26
1582 #define M_FW_PORT_CMD_MDIOCAP32                0x1
1583 #define V_FW_PORT_CMD_MDIOCAP32(x)     ((x) << S_FW_PORT_CMD_MDIOCAP32)
1584 #define F_FW_PORT_CMD_MDIOCAP32        V_FW_PORT_CMD_MDIOCAP32(1U)
1585
1586 #define S_FW_PORT_CMD_MDIOADDR32       21
1587 #define M_FW_PORT_CMD_MDIOADDR32       0x1f
1588 #define G_FW_PORT_CMD_MDIOADDR32(x)    \
1589         (((x) >> S_FW_PORT_CMD_MDIOADDR32) & M_FW_PORT_CMD_MDIOADDR32)
1590
1591 #define S_FW_PORT_CMD_PORTTYPE32        13
1592 #define M_FW_PORT_CMD_PORTTYPE32        0xff
1593 #define G_FW_PORT_CMD_PORTTYPE32(x)     \
1594         (((x) >> S_FW_PORT_CMD_PORTTYPE32) & M_FW_PORT_CMD_PORTTYPE32)
1595
1596 #define S_FW_PORT_CMD_MODTYPE32                8
1597 #define M_FW_PORT_CMD_MODTYPE32                0x1f
1598 #define G_FW_PORT_CMD_MODTYPE32(x)     \
1599         (((x) >> S_FW_PORT_CMD_MODTYPE32) & M_FW_PORT_CMD_MODTYPE32)
1600
1601 /*
1602  * These are configured into the VPD and hence tools that generate
1603  * VPD may use this enumeration.
1604  * extPHY #lanes T4_I2C extI2C BP_Eq BP_ANEG Speed
1605  *
1606  * REMEMBER:
1607  * Update the Common Code t4_hw.c:t4_get_port_type_description()
1608  * with any new Firmware Port Technology Types!
1609  */
1610 enum fw_port_type {
1611         FW_PORT_TYPE_FIBER_XFI  =  0, /* Y, 1, N, Y, N, N, 10G */
1612         FW_PORT_TYPE_FIBER_XAUI =  1, /* Y, 4, N, Y, N, N, 10G */
1613         FW_PORT_TYPE_BT_SGMII   =  2, /* Y, 1, No, No, No, No, 1G/100M */
1614         FW_PORT_TYPE_BT_XFI     =  3, /* Y, 1, No, No, No, No, 10G */
1615         FW_PORT_TYPE_BT_XAUI    =  4, /* Y, 4, No, No, No, No, 10G/1G/100M? */
1616         FW_PORT_TYPE_KX4        =  5, /* No, 4, No, No, Yes, Yes, 10G */
1617         FW_PORT_TYPE_CX4        =  6, /* No, 4, No, No, No, No, 10G */
1618         FW_PORT_TYPE_KX         =  7, /* No, 1, No, No, Yes, No, 1G */
1619         FW_PORT_TYPE_KR         =  8, /* No, 1, No, No, Yes, Yes, 10G */
1620         FW_PORT_TYPE_SFP        =  9, /* No, 1, Yes, No, No, No, 10G */
1621         FW_PORT_TYPE_BP_AP      = 10,
1622         /* No, 1, No, No, Yes, Yes, 10G, BP ANGE */
1623         FW_PORT_TYPE_BP4_AP     = 11,
1624         /* No, 4, No, No, Yes, Yes, 10G, BP ANGE */
1625         FW_PORT_TYPE_QSFP_10G   = 12, /* No, 1, Yes, No, No, No, 10G */
1626         FW_PORT_TYPE_QSA        = 13, /* No, 1, Yes, No, No, No, 10G */
1627         FW_PORT_TYPE_QSFP       = 14, /* No, 4, Yes, No, No, No, 40G */
1628         FW_PORT_TYPE_BP40_BA    = 15,
1629         /* No, 4, No, No, Yes, Yes, 40G/10G/1G, BP ANGE */
1630         FW_PORT_TYPE_KR4_100G   = 16, /* No, 4, 100G/40G/25G, Backplane */
1631         FW_PORT_TYPE_CR4_QSFP   = 17, /* No, 4, 100G/40G/25G */
1632         FW_PORT_TYPE_CR_QSFP    = 18, /* No, 1, 25G Spider cable */
1633         FW_PORT_TYPE_CR2_QSFP   = 19, /* No, 2, 50G */
1634         FW_PORT_TYPE_SFP28      = 20, /* No, 1, 25G/10G/1G */
1635         FW_PORT_TYPE_KR_SFP28   = 21, /* No, 1, 25G/10G/1G using Backplane */
1636         FW_PORT_TYPE_NONE = M_FW_PORT_CMD_PTYPE
1637 };
1638
1639 /* These are read from module's EEPROM and determined once the
1640  * module is inserted.
1641  */
1642 enum fw_port_module_type {
1643         FW_PORT_MOD_TYPE_NA             = 0x0,
1644         FW_PORT_MOD_TYPE_LR             = 0x1,
1645         FW_PORT_MOD_TYPE_SR             = 0x2,
1646         FW_PORT_MOD_TYPE_ER             = 0x3,
1647         FW_PORT_MOD_TYPE_TWINAX_PASSIVE = 0x4,
1648         FW_PORT_MOD_TYPE_TWINAX_ACTIVE  = 0x5,
1649         FW_PORT_MOD_TYPE_LRM            = 0x6,
1650         FW_PORT_MOD_TYPE_ERROR          = M_FW_PORT_CMD_MODTYPE - 3,
1651         FW_PORT_MOD_TYPE_UNKNOWN        = M_FW_PORT_CMD_MODTYPE - 2,
1652         FW_PORT_MOD_TYPE_NOTSUPPORTED   = M_FW_PORT_CMD_MODTYPE - 1,
1653         FW_PORT_MOD_TYPE_NONE           = M_FW_PORT_CMD_MODTYPE
1654 };
1655
1656 /* used by FW and tools may use this to generate VPD */
1657 enum fw_port_mod_sub_type {
1658         FW_PORT_MOD_SUB_TYPE_NA,
1659         FW_PORT_MOD_SUB_TYPE_MV88E114X  = 0x1,
1660         FW_PORT_MOD_SUB_TYPE_TN8022     = 0x2,
1661         FW_PORT_MOD_SUB_TYPE_AQ1202     = 0x3,
1662         FW_PORT_MOD_SUB_TYPE_88x3120    = 0x4,
1663         FW_PORT_MOD_SUB_TYPE_BCM84834   = 0x5,
1664         FW_PORT_MOD_SUB_TYPE_BCM5482    = 0x6,
1665         FW_PORT_MOD_SUB_TYPE_BCM84856   = 0x7,
1666         FW_PORT_MOD_SUB_TYPE_BT_VSC8634 = 0x8,
1667
1668         /*
1669          * The following will never been in the VPD.  They are TWINAX cable
1670          * lengths decoded from SFP+ module i2c PROMs.  These should almost
1671          * certainly go somewhere else ...
1672          */
1673         FW_PORT_MOD_SUB_TYPE_TWINAX_1   = 0x9,
1674         FW_PORT_MOD_SUB_TYPE_TWINAX_3   = 0xA,
1675         FW_PORT_MOD_SUB_TYPE_TWINAX_5   = 0xB,
1676         FW_PORT_MOD_SUB_TYPE_TWINAX_7   = 0xC,
1677 };
1678
1679 /* link down reason codes (3b) */
1680 enum fw_port_link_dn_rc {
1681         FW_PORT_LINK_DN_RC_NONE,
1682         FW_PORT_LINK_DN_RC_REMFLT,      /* Remote fault detected */
1683         FW_PORT_LINK_DN_ANEG_F,         /* Auto-negotiation fault */
1684         FW_PORT_LINK_DN_RESERVED3,
1685         FW_PORT_LINK_DN_OVERHEAT,       /* Port overheated */
1686         FW_PORT_LINK_DN_UNKNOWN,        /* Unable to determine reason */
1687         FW_PORT_LINK_DN_RX_LOS,         /* No RX signal detected */
1688         FW_PORT_LINK_DN_RESERVED7
1689 };
1690
1691 /* port stats */
1692 #define FW_NUM_PORT_STATS 50
1693 #define FW_NUM_PORT_TX_STATS 23
1694 #define FW_NUM_PORT_RX_STATS 27
1695
1696 enum fw_port_stats_tx_index {
1697         FW_STAT_TX_PORT_BYTES_IX,
1698         FW_STAT_TX_PORT_FRAMES_IX,
1699         FW_STAT_TX_PORT_BCAST_IX,
1700         FW_STAT_TX_PORT_MCAST_IX,
1701         FW_STAT_TX_PORT_UCAST_IX,
1702         FW_STAT_TX_PORT_ERROR_IX,
1703         FW_STAT_TX_PORT_64B_IX,
1704         FW_STAT_TX_PORT_65B_127B_IX,
1705         FW_STAT_TX_PORT_128B_255B_IX,
1706         FW_STAT_TX_PORT_256B_511B_IX,
1707         FW_STAT_TX_PORT_512B_1023B_IX,
1708         FW_STAT_TX_PORT_1024B_1518B_IX,
1709         FW_STAT_TX_PORT_1519B_MAX_IX,
1710         FW_STAT_TX_PORT_DROP_IX,
1711         FW_STAT_TX_PORT_PAUSE_IX,
1712         FW_STAT_TX_PORT_PPP0_IX,
1713         FW_STAT_TX_PORT_PPP1_IX,
1714         FW_STAT_TX_PORT_PPP2_IX,
1715         FW_STAT_TX_PORT_PPP3_IX,
1716         FW_STAT_TX_PORT_PPP4_IX,
1717         FW_STAT_TX_PORT_PPP5_IX,
1718         FW_STAT_TX_PORT_PPP6_IX,
1719         FW_STAT_TX_PORT_PPP7_IX
1720 };
1721
1722 enum fw_port_stat_rx_index {
1723         FW_STAT_RX_PORT_BYTES_IX,
1724         FW_STAT_RX_PORT_FRAMES_IX,
1725         FW_STAT_RX_PORT_BCAST_IX,
1726         FW_STAT_RX_PORT_MCAST_IX,
1727         FW_STAT_RX_PORT_UCAST_IX,
1728         FW_STAT_RX_PORT_MTU_ERROR_IX,
1729         FW_STAT_RX_PORT_MTU_CRC_ERROR_IX,
1730         FW_STAT_RX_PORT_CRC_ERROR_IX,
1731         FW_STAT_RX_PORT_LEN_ERROR_IX,
1732         FW_STAT_RX_PORT_SYM_ERROR_IX,
1733         FW_STAT_RX_PORT_64B_IX,
1734         FW_STAT_RX_PORT_65B_127B_IX,
1735         FW_STAT_RX_PORT_128B_255B_IX,
1736         FW_STAT_RX_PORT_256B_511B_IX,
1737         FW_STAT_RX_PORT_512B_1023B_IX,
1738         FW_STAT_RX_PORT_1024B_1518B_IX,
1739         FW_STAT_RX_PORT_1519B_MAX_IX,
1740         FW_STAT_RX_PORT_PAUSE_IX,
1741         FW_STAT_RX_PORT_PPP0_IX,
1742         FW_STAT_RX_PORT_PPP1_IX,
1743         FW_STAT_RX_PORT_PPP2_IX,
1744         FW_STAT_RX_PORT_PPP3_IX,
1745         FW_STAT_RX_PORT_PPP4_IX,
1746         FW_STAT_RX_PORT_PPP5_IX,
1747         FW_STAT_RX_PORT_PPP6_IX,
1748         FW_STAT_RX_PORT_PPP7_IX,
1749         FW_STAT_RX_PORT_LESS_64B_IX
1750 };
1751
1752 struct fw_port_stats_cmd {
1753         __be32 op_to_portid;
1754         __be32 retval_len16;
1755         union fw_port_stats {
1756                 struct fw_port_stats_ctl {
1757                         __u8   nstats_bg_bm;
1758                         __u8   tx_ix;
1759                         __be16 r6;
1760                         __be32 r7;
1761                         __be64 stat0;
1762                         __be64 stat1;
1763                         __be64 stat2;
1764                         __be64 stat3;
1765                         __be64 stat4;
1766                         __be64 stat5;
1767                 } ctl;
1768                 struct fw_port_stats_all {
1769                         __be64 tx_bytes;
1770                         __be64 tx_frames;
1771                         __be64 tx_bcast;
1772                         __be64 tx_mcast;
1773                         __be64 tx_ucast;
1774                         __be64 tx_error;
1775                         __be64 tx_64b;
1776                         __be64 tx_65b_127b;
1777                         __be64 tx_128b_255b;
1778                         __be64 tx_256b_511b;
1779                         __be64 tx_512b_1023b;
1780                         __be64 tx_1024b_1518b;
1781                         __be64 tx_1519b_max;
1782                         __be64 tx_drop;
1783                         __be64 tx_pause;
1784                         __be64 tx_ppp0;
1785                         __be64 tx_ppp1;
1786                         __be64 tx_ppp2;
1787                         __be64 tx_ppp3;
1788                         __be64 tx_ppp4;
1789                         __be64 tx_ppp5;
1790                         __be64 tx_ppp6;
1791                         __be64 tx_ppp7;
1792                         __be64 rx_bytes;
1793                         __be64 rx_frames;
1794                         __be64 rx_bcast;
1795                         __be64 rx_mcast;
1796                         __be64 rx_ucast;
1797                         __be64 rx_mtu_error;
1798                         __be64 rx_mtu_crc_error;
1799                         __be64 rx_crc_error;
1800                         __be64 rx_len_error;
1801                         __be64 rx_sym_error;
1802                         __be64 rx_64b;
1803                         __be64 rx_65b_127b;
1804                         __be64 rx_128b_255b;
1805                         __be64 rx_256b_511b;
1806                         __be64 rx_512b_1023b;
1807                         __be64 rx_1024b_1518b;
1808                         __be64 rx_1519b_max;
1809                         __be64 rx_pause;
1810                         __be64 rx_ppp0;
1811                         __be64 rx_ppp1;
1812                         __be64 rx_ppp2;
1813                         __be64 rx_ppp3;
1814                         __be64 rx_ppp4;
1815                         __be64 rx_ppp5;
1816                         __be64 rx_ppp6;
1817                         __be64 rx_ppp7;
1818                         __be64 rx_less_64b;
1819                         __be64 rx_bg_drop;
1820                         __be64 rx_bg_trunc;
1821                 } all;
1822         } u;
1823 };
1824
1825 struct fw_rss_ind_tbl_cmd {
1826         __be32 op_to_viid;
1827         __be32 retval_len16;
1828         __be16 niqid;
1829         __be16 startidx;
1830         __be32 r3;
1831         __be32 iq0_to_iq2;
1832         __be32 iq3_to_iq5;
1833         __be32 iq6_to_iq8;
1834         __be32 iq9_to_iq11;
1835         __be32 iq12_to_iq14;
1836         __be32 iq15_to_iq17;
1837         __be32 iq18_to_iq20;
1838         __be32 iq21_to_iq23;
1839         __be32 iq24_to_iq26;
1840         __be32 iq27_to_iq29;
1841         __be32 iq30_iq31;
1842         __be32 r15_lo;
1843 };
1844
1845 #define S_FW_RSS_IND_TBL_CMD_VIID       0
1846 #define M_FW_RSS_IND_TBL_CMD_VIID       0xfff
1847 #define V_FW_RSS_IND_TBL_CMD_VIID(x)    ((x) << S_FW_RSS_IND_TBL_CMD_VIID)
1848 #define G_FW_RSS_IND_TBL_CMD_VIID(x)    \
1849         (((x) >> S_FW_RSS_IND_TBL_CMD_VIID) & M_FW_RSS_IND_TBL_CMD_VIID)
1850
1851 #define S_FW_RSS_IND_TBL_CMD_IQ0        20
1852 #define M_FW_RSS_IND_TBL_CMD_IQ0        0x3ff
1853 #define V_FW_RSS_IND_TBL_CMD_IQ0(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ0)
1854 #define G_FW_RSS_IND_TBL_CMD_IQ0(x)     \
1855         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ0) & M_FW_RSS_IND_TBL_CMD_IQ0)
1856
1857 #define S_FW_RSS_IND_TBL_CMD_IQ1        10
1858 #define M_FW_RSS_IND_TBL_CMD_IQ1        0x3ff
1859 #define V_FW_RSS_IND_TBL_CMD_IQ1(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ1)
1860 #define G_FW_RSS_IND_TBL_CMD_IQ1(x)     \
1861         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ1) & M_FW_RSS_IND_TBL_CMD_IQ1)
1862
1863 #define S_FW_RSS_IND_TBL_CMD_IQ2        0
1864 #define M_FW_RSS_IND_TBL_CMD_IQ2        0x3ff
1865 #define V_FW_RSS_IND_TBL_CMD_IQ2(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ2)
1866 #define G_FW_RSS_IND_TBL_CMD_IQ2(x)     \
1867         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ2) & M_FW_RSS_IND_TBL_CMD_IQ2)
1868
1869 struct fw_rss_glb_config_cmd {
1870         __be32 op_to_write;
1871         __be32 retval_len16;
1872         union fw_rss_glb_config {
1873                 struct fw_rss_glb_config_manual {
1874                         __be32 mode_pkd;
1875                         __be32 r3;
1876                         __be64 r4;
1877                         __be64 r5;
1878                 } manual;
1879                 struct fw_rss_glb_config_basicvirtual {
1880                         __be32 mode_keymode;
1881                         __be32 synmapen_to_hashtoeplitz;
1882                         __be64 r8;
1883                         __be64 r9;
1884                 } basicvirtual;
1885         } u;
1886 };
1887
1888 #define S_FW_RSS_GLB_CONFIG_CMD_MODE    28
1889 #define M_FW_RSS_GLB_CONFIG_CMD_MODE    0xf
1890 #define G_FW_RSS_GLB_CONFIG_CMD_MODE(x) \
1891         (((x) >> S_FW_RSS_GLB_CONFIG_CMD_MODE) & M_FW_RSS_GLB_CONFIG_CMD_MODE)
1892
1893 #define FW_RSS_GLB_CONFIG_CMD_MODE_BASICVIRTUAL 1
1894
1895 #define S_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN 8
1896 #define V_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN(x) \
1897         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN)
1898 #define F_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN V_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN(1U)
1899
1900 #define S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6 7
1901 #define V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6(x) \
1902         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6)
1903 #define F_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6 \
1904         V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6(1U)
1905
1906 #define S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6 6
1907 #define V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6(x) \
1908         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6)
1909 #define F_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6 \
1910         V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6(1U)
1911
1912 #define S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4 5
1913 #define V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4(x) \
1914         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4)
1915 #define F_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4 \
1916         V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4(1U)
1917
1918 #define S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4 4
1919 #define V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4(x) \
1920         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4)
1921 #define F_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4 \
1922         V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4(1U)
1923
1924 #define S_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN 3
1925 #define V_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN(x) \
1926         ((x) << S_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN)
1927 #define F_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN V_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN(1U)
1928
1929 #define S_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN 2
1930 #define V_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN(x) \
1931         ((x) << S_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN)
1932 #define F_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN V_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN(1U)
1933
1934 #define S_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP 1
1935 #define V_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP(x) \
1936         ((x) << S_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP)
1937 #define F_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP \
1938         V_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP(1U)
1939
1940 #define S_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ 0
1941 #define V_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ(x) \
1942         ((x) << S_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ)
1943 #define F_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ \
1944         V_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ(1U)
1945
1946 struct fw_rss_vi_config_cmd {
1947         __be32 op_to_viid;
1948         __be32 retval_len16;
1949         union fw_rss_vi_config {
1950                 struct fw_rss_vi_config_manual {
1951                         __be64 r3;
1952                         __be64 r4;
1953                         __be64 r5;
1954                 } manual;
1955                 struct fw_rss_vi_config_basicvirtual {
1956                         __be32 r6;
1957                         __be32 defaultq_to_udpen;
1958                         __be64 r9;
1959                         __be64 r10;
1960                 } basicvirtual;
1961         } u;
1962 };
1963
1964 #define S_FW_RSS_VI_CONFIG_CMD_VIID     0
1965 #define M_FW_RSS_VI_CONFIG_CMD_VIID     0xfff
1966 #define V_FW_RSS_VI_CONFIG_CMD_VIID(x)  ((x) << S_FW_RSS_VI_CONFIG_CMD_VIID)
1967 #define G_FW_RSS_VI_CONFIG_CMD_VIID(x)  \
1968         (((x) >> S_FW_RSS_VI_CONFIG_CMD_VIID) & M_FW_RSS_VI_CONFIG_CMD_VIID)
1969
1970 #define S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ         16
1971 #define M_FW_RSS_VI_CONFIG_CMD_DEFAULTQ         0x3ff
1972 #define V_FW_RSS_VI_CONFIG_CMD_DEFAULTQ(x)      \
1973         ((x) << S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ)
1974 #define G_FW_RSS_VI_CONFIG_CMD_DEFAULTQ(x)      \
1975         (((x) >> S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ) & \
1976          M_FW_RSS_VI_CONFIG_CMD_DEFAULTQ)
1977
1978 #define S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     4
1979 #define M_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     0x1
1980 #define V_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(x)  \
1981         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN)
1982 #define G_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(x)  \
1983         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN) & \
1984          M_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN)
1985 #define F_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     \
1986         V_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(1U)
1987
1988 #define S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      3
1989 #define M_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      0x1
1990 #define V_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(x)   \
1991         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN)
1992 #define G_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(x)   \
1993         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN) & \
1994          M_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN)
1995 #define F_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      \
1996         V_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(1U)
1997
1998 #define S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     2
1999 #define M_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     0x1
2000 #define V_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(x)  \
2001         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN)
2002 #define G_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(x)  \
2003         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN) & \
2004          M_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN)
2005 #define F_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     \
2006         V_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(1U)
2007
2008 #define S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      1
2009 #define M_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      0x1
2010 #define V_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(x)   \
2011         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN)
2012 #define G_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(x)   \
2013         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN) & \
2014          M_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN)
2015 #define F_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      \
2016         V_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(1U)
2017
2018 #define S_FW_RSS_VI_CONFIG_CMD_UDPEN    0
2019 #define M_FW_RSS_VI_CONFIG_CMD_UDPEN    0x1
2020 #define V_FW_RSS_VI_CONFIG_CMD_UDPEN(x) ((x) << S_FW_RSS_VI_CONFIG_CMD_UDPEN)
2021 #define G_FW_RSS_VI_CONFIG_CMD_UDPEN(x) \
2022         (((x) >> S_FW_RSS_VI_CONFIG_CMD_UDPEN) & M_FW_RSS_VI_CONFIG_CMD_UDPEN)
2023 #define F_FW_RSS_VI_CONFIG_CMD_UDPEN    V_FW_RSS_VI_CONFIG_CMD_UDPEN(1U)
2024
2025 /******************************************************************************
2026  *   D E B U G   C O M M A N D s
2027  ******************************************************/
2028
2029 struct fw_debug_cmd {
2030         __be32 op_type;
2031         __be32 len16_pkd;
2032         union fw_debug {
2033                 struct fw_debug_assert {
2034                         __be32 fcid;
2035                         __be32 line;
2036                         __be32 x;
2037                         __be32 y;
2038                         __u8   filename_0_7[8];
2039                         __u8   filename_8_15[8];
2040                         __be64 r3;
2041                 } assert;
2042                 struct fw_debug_prt {
2043                         __be16 dprtstridx;
2044                         __be16 r3[3];
2045                         __be32 dprtstrparam0;
2046                         __be32 dprtstrparam1;
2047                         __be32 dprtstrparam2;
2048                         __be32 dprtstrparam3;
2049                 } prt;
2050         } u;
2051 };
2052
2053 #define S_FW_DEBUG_CMD_TYPE     0
2054 #define M_FW_DEBUG_CMD_TYPE     0xff
2055 #define V_FW_DEBUG_CMD_TYPE(x)  ((x) << S_FW_DEBUG_CMD_TYPE)
2056 #define G_FW_DEBUG_CMD_TYPE(x)  \
2057         (((x) >> S_FW_DEBUG_CMD_TYPE) & M_FW_DEBUG_CMD_TYPE)
2058
2059 /******************************************************************************
2060  *   P C I E   F W   R E G I S T E R
2061  **************************************/
2062
2063 /*
2064  * Register definitions for the PCIE_FW register which the firmware uses
2065  * to retain status across RESETs.  This register should be considered
2066  * as a READ-ONLY register for Host Software and only to be used to
2067  * track firmware initialization/error state, etc.
2068  */
2069 #define S_PCIE_FW_ERR           31
2070 #define M_PCIE_FW_ERR           0x1
2071 #define V_PCIE_FW_ERR(x)        ((x) << S_PCIE_FW_ERR)
2072 #define G_PCIE_FW_ERR(x)        (((x) >> S_PCIE_FW_ERR) & M_PCIE_FW_ERR)
2073 #define F_PCIE_FW_ERR           V_PCIE_FW_ERR(1U)
2074
2075 #define S_PCIE_FW_INIT          30
2076 #define M_PCIE_FW_INIT          0x1
2077 #define V_PCIE_FW_INIT(x)       ((x) << S_PCIE_FW_INIT)
2078 #define G_PCIE_FW_INIT(x)       (((x) >> S_PCIE_FW_INIT) & M_PCIE_FW_INIT)
2079 #define F_PCIE_FW_INIT          V_PCIE_FW_INIT(1U)
2080
2081 #define S_PCIE_FW_HALT          29
2082 #define M_PCIE_FW_HALT          0x1
2083 #define V_PCIE_FW_HALT(x)       ((x) << S_PCIE_FW_HALT)
2084 #define G_PCIE_FW_HALT(x)       (((x) >> S_PCIE_FW_HALT) & M_PCIE_FW_HALT)
2085 #define F_PCIE_FW_HALT          V_PCIE_FW_HALT(1U)
2086
2087 #define S_PCIE_FW_EVAL          24
2088 #define M_PCIE_FW_EVAL          0x7
2089 #define V_PCIE_FW_EVAL(x)       ((x) << S_PCIE_FW_EVAL)
2090 #define G_PCIE_FW_EVAL(x)       (((x) >> S_PCIE_FW_EVAL) & M_PCIE_FW_EVAL)
2091
2092 #define S_PCIE_FW_MASTER_VLD    15
2093 #define M_PCIE_FW_MASTER_VLD    0x1
2094 #define V_PCIE_FW_MASTER_VLD(x) ((x) << S_PCIE_FW_MASTER_VLD)
2095 #define G_PCIE_FW_MASTER_VLD(x) \
2096         (((x) >> S_PCIE_FW_MASTER_VLD) & M_PCIE_FW_MASTER_VLD)
2097 #define F_PCIE_FW_MASTER_VLD    V_PCIE_FW_MASTER_VLD(1U)
2098
2099 #define S_PCIE_FW_MASTER        12
2100 #define M_PCIE_FW_MASTER        0x7
2101 #define V_PCIE_FW_MASTER(x)     ((x) << S_PCIE_FW_MASTER)
2102 #define G_PCIE_FW_MASTER(x)     (((x) >> S_PCIE_FW_MASTER) & M_PCIE_FW_MASTER)
2103
2104 /******************************************************************************
2105  *   B I N A R Y   H E A D E R   F O R M A T
2106  **********************************************/
2107
2108 /*
2109  * firmware binary header format
2110  */
2111 struct fw_hdr {
2112         __u8    ver;
2113         __u8    chip;                   /* terminator chip family */
2114         __be16  len512;                 /* bin length in units of 512-bytes */
2115         __be32  fw_ver;                 /* firmware version */
2116         __be32  tp_microcode_ver;       /* tcp processor microcode version */
2117         __u8    intfver_nic;
2118         __u8    intfver_vnic;
2119         __u8    intfver_ofld;
2120         __u8    intfver_ri;
2121         __u8    intfver_iscsipdu;
2122         __u8    intfver_iscsi;
2123         __u8    intfver_fcoepdu;
2124         __u8    intfver_fcoe;
2125         __u32   reserved2;
2126         __u32   reserved3;
2127         __u32   magic;                  /* runtime or bootstrap fw */
2128         __be32  flags;
2129         __be32  reserved6[23];
2130 };
2131
2132 #define S_FW_HDR_FW_VER_MAJOR   24
2133 #define M_FW_HDR_FW_VER_MAJOR   0xff
2134 #define V_FW_HDR_FW_VER_MAJOR(x) \
2135         ((x) << S_FW_HDR_FW_VER_MAJOR)
2136 #define G_FW_HDR_FW_VER_MAJOR(x) \
2137         (((x) >> S_FW_HDR_FW_VER_MAJOR) & M_FW_HDR_FW_VER_MAJOR)
2138
2139 #define S_FW_HDR_FW_VER_MINOR   16
2140 #define M_FW_HDR_FW_VER_MINOR   0xff
2141 #define V_FW_HDR_FW_VER_MINOR(x) \
2142         ((x) << S_FW_HDR_FW_VER_MINOR)
2143 #define G_FW_HDR_FW_VER_MINOR(x) \
2144         (((x) >> S_FW_HDR_FW_VER_MINOR) & M_FW_HDR_FW_VER_MINOR)
2145
2146 #define S_FW_HDR_FW_VER_MICRO   8
2147 #define M_FW_HDR_FW_VER_MICRO   0xff
2148 #define V_FW_HDR_FW_VER_MICRO(x) \
2149         ((x) << S_FW_HDR_FW_VER_MICRO)
2150 #define G_FW_HDR_FW_VER_MICRO(x) \
2151         (((x) >> S_FW_HDR_FW_VER_MICRO) & M_FW_HDR_FW_VER_MICRO)
2152
2153 #define S_FW_HDR_FW_VER_BUILD   0
2154 #define M_FW_HDR_FW_VER_BUILD   0xff
2155 #define V_FW_HDR_FW_VER_BUILD(x) \
2156         ((x) << S_FW_HDR_FW_VER_BUILD)
2157 #define G_FW_HDR_FW_VER_BUILD(x) \
2158         (((x) >> S_FW_HDR_FW_VER_BUILD) & M_FW_HDR_FW_VER_BUILD)
2159
2160 #endif /* _T4FW_INTERFACE_H_ */