drivers/net/cxgbe/base/t4fw_interface.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2014-2018 Chelsio Communications.
   3  * All rights reserved.
   4  */
   5
   6 #ifndef _T4FW_INTERFACE_H_
   7 #define _T4FW_INTERFACE_H_
   8
   9 /******************************************************************************
  10  *   R E T U R N   V A L U E S
  11  ********************************/
  12
  13 enum fw_retval {
  14         FW_SUCCESS              = 0,    /* completed successfully */
  15         FW_EPERM                = 1,    /* operation not permitted */
  16         FW_ENOENT               = 2,    /* no such file or directory */
  17         FW_EIO                  = 5,    /* input/output error; hw bad */
  18         FW_ENOEXEC              = 8,    /* exec format error; inv microcode */
  19         FW_EAGAIN               = 11,   /* try again */
  20         FW_ENOMEM               = 12,   /* out of memory */
  21         FW_EFAULT               = 14,   /* bad address; fw bad */
  22         FW_EBUSY                = 16,   /* resource busy */
  23         FW_EEXIST               = 17,   /* file exists */
  24         FW_ENODEV               = 19,   /* no such device */
  25         FW_EINVAL               = 22,   /* invalid argument */
  26         FW_ENOSPC               = 28,   /* no space left on device */
  27         FW_ENOSYS               = 38,   /* functionality not implemented */
  28         FW_ENODATA              = 61,   /* no data available */
  29         FW_EPROTO               = 71,   /* protocol error */
  30         FW_EADDRINUSE           = 98,   /* address already in use */
  31         FW_EADDRNOTAVAIL        = 99,   /* cannot assigned requested address */
  32         FW_ENETDOWN             = 100,  /* network is down */
  33         FW_ENETUNREACH          = 101,  /* network is unreachable */
  34         FW_ENOBUFS              = 105,  /* no buffer space available */
  35         FW_ETIMEDOUT            = 110,  /* timeout */
  36         FW_EINPROGRESS          = 115,  /* fw internal */
  37 };
  38
  39 /******************************************************************************
  40  *   M E M O R Y   T Y P E s
  41  ******************************/
  42
  43 enum fw_memtype {
  44         FW_MEMTYPE_EDC0         = 0x0,
  45         FW_MEMTYPE_EDC1         = 0x1,
  46         FW_MEMTYPE_EXTMEM       = 0x2,
  47         FW_MEMTYPE_FLASH        = 0x4,
  48         FW_MEMTYPE_INTERNAL     = 0x5,
  49         FW_MEMTYPE_EXTMEM1      = 0x6,
  50 };
  51
  52 /******************************************************************************
  53  *   W O R K   R E Q U E S T s
  54  ********************************/
  55
  56 enum fw_wr_opcodes {
  57         FW_ETH_TX_PKT_WR        = 0x08,
  58         FW_ETH_TX_PKTS_WR       = 0x09,
  59         FW_ETH_TX_PKT_VM_WR     = 0x11,
  60         FW_ETH_TX_PKTS_VM_WR    = 0x12,
  61         FW_ETH_TX_PKTS2_WR      = 0x78,
  62 };
  63
  64 /*
  65  * Generic work request header flit0
  66  */
  67 struct fw_wr_hdr {
  68         __be32 hi;
  69         __be32 lo;
  70 };
  71
  72 /* work request opcode (hi)
  73  */
  74 #define S_FW_WR_OP              24
  75 #define M_FW_WR_OP              0xff
  76 #define V_FW_WR_OP(x)           ((x) << S_FW_WR_OP)
  77 #define G_FW_WR_OP(x)           (((x) >> S_FW_WR_OP) & M_FW_WR_OP)
  78
  79 /* work request immediate data length (hi)
  80  */
  81 #define S_FW_WR_IMMDLEN 0
  82 #define M_FW_WR_IMMDLEN 0xff
  83 #define V_FW_WR_IMMDLEN(x)      ((x) << S_FW_WR_IMMDLEN)
  84 #define G_FW_WR_IMMDLEN(x)      \
  85         (((x) >> S_FW_WR_IMMDLEN) & M_FW_WR_IMMDLEN)
  86
  87 /* egress queue status update to egress queue status entry (lo)
  88  */
  89 #define S_FW_WR_EQUEQ           30
  90 #define M_FW_WR_EQUEQ           0x1
  91 #define V_FW_WR_EQUEQ(x)        ((x) << S_FW_WR_EQUEQ)
  92 #define G_FW_WR_EQUEQ(x)        (((x) >> S_FW_WR_EQUEQ) & M_FW_WR_EQUEQ)
  93 #define F_FW_WR_EQUEQ           V_FW_WR_EQUEQ(1U)
  94
  95 /* length in units of 16-bytes (lo)
  96  */
  97 #define S_FW_WR_LEN16           0
  98 #define M_FW_WR_LEN16           0xff
  99 #define V_FW_WR_LEN16(x)        ((x) << S_FW_WR_LEN16)
 100 #define G_FW_WR_LEN16(x)        (((x) >> S_FW_WR_LEN16) & M_FW_WR_LEN16)
 101
 102 struct fw_eth_tx_pkt_wr {
 103         __be32 op_immdlen;
 104         __be32 equiq_to_len16;
 105         __be64 r3;
 106 };
 107
 108 #define S_FW_ETH_TX_PKT_WR_IMMDLEN      0
 109 #define M_FW_ETH_TX_PKT_WR_IMMDLEN      0x1ff
 110 #define V_FW_ETH_TX_PKT_WR_IMMDLEN(x)   ((x) << S_FW_ETH_TX_PKT_WR_IMMDLEN)
 111 #define G_FW_ETH_TX_PKT_WR_IMMDLEN(x)   \
 112         (((x) >> S_FW_ETH_TX_PKT_WR_IMMDLEN) & M_FW_ETH_TX_PKT_WR_IMMDLEN)
 113
 114 struct fw_eth_tx_pkts_wr {
 115         __be32 op_pkd;
 116         __be32 equiq_to_len16;
 117         __be32 r3;
 118         __be16 plen;
 119         __u8   npkt;
 120         __u8   type;
 121 };
 122
 123 struct fw_eth_tx_pkt_vm_wr {
 124         __be32 op_immdlen;
 125         __be32 equiq_to_len16;
 126         __be32 r3[2];
 127         __u8   ethmacdst[6];
 128         __u8   ethmacsrc[6];
 129         __be16 ethtype;
 130         __be16 vlantci;
 131 };
 132
 133 struct fw_eth_tx_pkts_vm_wr {
 134         __be32 op_pkd;
 135         __be32 equiq_to_len16;
 136         __be32 r3;
 137         __be16 plen;
 138         __u8   npkt;
 139         __u8   r4;
 140         __u8   ethmacdst[6];
 141         __u8   ethmacsrc[6];
 142         __be16 ethtype;
 143         __be16 vlantci;
 144 };
 145
 146 /******************************************************************************
 147  *  C O M M A N D s
 148  *********************/
 149
 150 /*
 151  * The maximum length of time, in miliseconds, that we expect any firmware
 152  * command to take to execute and return a reply to the host.  The RESET
 153  * and INITIALIZE commands can take a fair amount of time to execute but
 154  * most execute in far less time than this maximum.  This constant is used
 155  * by host software to determine how long to wait for a firmware command
 156  * reply before declaring the firmware as dead/unreachable ...
 157  */
 158 #define FW_CMD_MAX_TIMEOUT      10000
 159
 160 /*
 161  * If a host driver does a HELLO and discovers that there's already a MASTER
 162  * selected, we may have to wait for that MASTER to finish issuing RESET,
 163  * configuration and INITIALIZE commands.  Also, there's a possibility that
 164  * our own HELLO may get lost if it happens right as the MASTER is issuign a
 165  * RESET command, so we need to be willing to make a few retries of our HELLO.
 166  */
 167 #define FW_CMD_HELLO_TIMEOUT    (3 * FW_CMD_MAX_TIMEOUT)
 168 #define FW_CMD_HELLO_RETRIES    3
 169
 170 enum fw_cmd_opcodes {
 171         FW_LDST_CMD                    = 0x01,
 172         FW_RESET_CMD                   = 0x03,
 173         FW_HELLO_CMD                   = 0x04,
 174         FW_BYE_CMD                     = 0x05,
 175         FW_INITIALIZE_CMD              = 0x06,
 176         FW_CAPS_CONFIG_CMD             = 0x07,
 177         FW_PARAMS_CMD                  = 0x08,
 178         FW_PFVF_CMD                    = 0x09,
 179         FW_IQ_CMD                      = 0x10,
 180         FW_EQ_ETH_CMD                  = 0x12,
 181         FW_VI_CMD                      = 0x14,
 182         FW_VI_MAC_CMD                  = 0x15,
 183         FW_VI_RXMODE_CMD               = 0x16,
 184         FW_VI_ENABLE_CMD               = 0x17,
 185         FW_VI_STATS_CMD                = 0x1a,
 186         FW_PORT_CMD                    = 0x1b,
 187         FW_RSS_IND_TBL_CMD             = 0x20,
 188         FW_RSS_GLB_CONFIG_CMD          = 0x22,
 189         FW_RSS_VI_CONFIG_CMD           = 0x23,
 190         FW_DEBUG_CMD                   = 0x81,
 191 };
 192
 193 enum fw_cmd_cap {
 194         FW_CMD_CAP_PORT         = 0x04,
 195 };
 196
 197 /*
 198  * Generic command header flit0
 199  */
 200 struct fw_cmd_hdr {
 201         __be32 hi;
 202         __be32 lo;
 203 };
 204
 205 #define S_FW_CMD_OP             24
 206 #define M_FW_CMD_OP             0xff
 207 #define V_FW_CMD_OP(x)          ((x) << S_FW_CMD_OP)
 208 #define G_FW_CMD_OP(x)          (((x) >> S_FW_CMD_OP) & M_FW_CMD_OP)
 209
 210 #define S_FW_CMD_REQUEST        23
 211 #define M_FW_CMD_REQUEST        0x1
 212 #define V_FW_CMD_REQUEST(x)     ((x) << S_FW_CMD_REQUEST)
 213 #define G_FW_CMD_REQUEST(x)     (((x) >> S_FW_CMD_REQUEST) & M_FW_CMD_REQUEST)
 214 #define F_FW_CMD_REQUEST        V_FW_CMD_REQUEST(1U)
 215
 216 #define S_FW_CMD_READ           22
 217 #define M_FW_CMD_READ           0x1
 218 #define V_FW_CMD_READ(x)        ((x) << S_FW_CMD_READ)
 219 #define G_FW_CMD_READ(x)        (((x) >> S_FW_CMD_READ) & M_FW_CMD_READ)
 220 #define F_FW_CMD_READ           V_FW_CMD_READ(1U)
 221
 222 #define S_FW_CMD_WRITE          21
 223 #define M_FW_CMD_WRITE          0x1
 224 #define V_FW_CMD_WRITE(x)       ((x) << S_FW_CMD_WRITE)
 225 #define G_FW_CMD_WRITE(x)       (((x) >> S_FW_CMD_WRITE) & M_FW_CMD_WRITE)
 226 #define F_FW_CMD_WRITE          V_FW_CMD_WRITE(1U)
 227
 228 #define S_FW_CMD_EXEC           20
 229 #define M_FW_CMD_EXEC           0x1
 230 #define V_FW_CMD_EXEC(x)        ((x) << S_FW_CMD_EXEC)
 231 #define G_FW_CMD_EXEC(x)        (((x) >> S_FW_CMD_EXEC) & M_FW_CMD_EXEC)
 232 #define F_FW_CMD_EXEC           V_FW_CMD_EXEC(1U)
 233
 234 #define S_FW_CMD_RETVAL         8
 235 #define M_FW_CMD_RETVAL         0xff
 236 #define V_FW_CMD_RETVAL(x)      ((x) << S_FW_CMD_RETVAL)
 237 #define G_FW_CMD_RETVAL(x)      (((x) >> S_FW_CMD_RETVAL) & M_FW_CMD_RETVAL)
 238
 239 #define S_FW_CMD_LEN16          0
 240 #define M_FW_CMD_LEN16          0xff
 241 #define V_FW_CMD_LEN16(x)       ((x) << S_FW_CMD_LEN16)
 242 #define G_FW_CMD_LEN16(x)       (((x) >> S_FW_CMD_LEN16) & M_FW_CMD_LEN16)
 243
 244 #define FW_LEN16(fw_struct) V_FW_CMD_LEN16(sizeof(fw_struct) / 16)
 245
 246 /* address spaces
 247  */
 248 enum fw_ldst_addrspc {
 249         FW_LDST_ADDRSPC_TP_PIO    = 0x0010,
 250 };
 251
 252 struct fw_ldst_cmd {
 253         __be32 op_to_addrspace;
 254         __be32 cycles_to_len16;
 255         union fw_ldst {
 256                 struct fw_ldst_addrval {
 257                         __be32 addr;
 258                         __be32 val;
 259                 } addrval;
 260                 struct fw_ldst_idctxt {
 261                         __be32 physid;
 262                         __be32 msg_ctxtflush;
 263                         __be32 ctxt_data7;
 264                         __be32 ctxt_data6;
 265                         __be32 ctxt_data5;
 266                         __be32 ctxt_data4;
 267                         __be32 ctxt_data3;
 268                         __be32 ctxt_data2;
 269                         __be32 ctxt_data1;
 270                         __be32 ctxt_data0;
 271                 } idctxt;
 272                 struct fw_ldst_mdio {
 273                         __be16 paddr_mmd;
 274                         __be16 raddr;
 275                         __be16 vctl;
 276                         __be16 rval;
 277                 } mdio;
 278                 struct fw_ldst_mps {
 279                         __be16 fid_ctl;
 280                         __be16 rplcpf_pkd;
 281                         __be32 rplc127_96;
 282                         __be32 rplc95_64;
 283                         __be32 rplc63_32;
 284                         __be32 rplc31_0;
 285                         __be32 atrb;
 286                         __be16 vlan[16];
 287                 } mps;
 288                 struct fw_ldst_func {
 289                         __u8   access_ctl;
 290                         __u8   mod_index;
 291                         __be16 ctl_id;
 292                         __be32 offset;
 293                         __be64 data0;
 294                         __be64 data1;
 295                 } func;
 296                 struct fw_ldst_pcie {
 297                         __u8   ctrl_to_fn;
 298                         __u8   bnum;
 299                         __u8   r;
 300                         __u8   ext_r;
 301                         __u8   select_naccess;
 302                         __u8   pcie_fn;
 303                         __be16 nset_pkd;
 304                         __be32 data[12];
 305                 } pcie;
 306                 struct fw_ldst_i2c_deprecated {
 307                         __u8   pid_pkd;
 308                         __u8   base;
 309                         __u8   boffset;
 310                         __u8   data;
 311                         __be32 r9;
 312                 } i2c_deprecated;
 313                 struct fw_ldst_i2c {
 314                         __u8   pid;
 315                         __u8   did;
 316                         __u8   boffset;
 317                         __u8   blen;
 318                         __be32 r9;
 319                         __u8   data[48];
 320                 } i2c;
 321                 struct fw_ldst_le {
 322                         __be32 index;
 323                         __be32 r9;
 324                         __u8   val[33];
 325                         __u8   r11[7];
 326                 } le;
 327         } u;
 328 };
 329
 330 #define S_FW_LDST_CMD_ADDRSPACE         0
 331 #define M_FW_LDST_CMD_ADDRSPACE         0xff
 332 #define V_FW_LDST_CMD_ADDRSPACE(x)      ((x) << S_FW_LDST_CMD_ADDRSPACE)
 333
 334 struct fw_reset_cmd {
 335         __be32 op_to_write;
 336         __be32 retval_len16;
 337         __be32 val;
 338         __be32 halt_pkd;
 339 };
 340
 341 #define S_FW_RESET_CMD_HALT     31
 342 #define M_FW_RESET_CMD_HALT     0x1
 343 #define V_FW_RESET_CMD_HALT(x)  ((x) << S_FW_RESET_CMD_HALT)
 344 #define G_FW_RESET_CMD_HALT(x)  \
 345         (((x) >> S_FW_RESET_CMD_HALT) & M_FW_RESET_CMD_HALT)
 346 #define F_FW_RESET_CMD_HALT     V_FW_RESET_CMD_HALT(1U)
 347
 348 enum {
 349         FW_HELLO_CMD_STAGE_OS           = 0,
 350 };
 351
 352 struct fw_hello_cmd {
 353         __be32 op_to_write;
 354         __be32 retval_len16;
 355         __be32 err_to_clearinit;
 356         __be32 fwrev;
 357 };
 358
 359 #define S_FW_HELLO_CMD_ERR      31
 360 #define M_FW_HELLO_CMD_ERR      0x1
 361 #define V_FW_HELLO_CMD_ERR(x)   ((x) << S_FW_HELLO_CMD_ERR)
 362 #define G_FW_HELLO_CMD_ERR(x)   \
 363         (((x) >> S_FW_HELLO_CMD_ERR) & M_FW_HELLO_CMD_ERR)
 364 #define F_FW_HELLO_CMD_ERR      V_FW_HELLO_CMD_ERR(1U)
 365
 366 #define S_FW_HELLO_CMD_INIT     30
 367 #define M_FW_HELLO_CMD_INIT     0x1
 368 #define V_FW_HELLO_CMD_INIT(x)  ((x) << S_FW_HELLO_CMD_INIT)
 369 #define G_FW_HELLO_CMD_INIT(x)  \
 370         (((x) >> S_FW_HELLO_CMD_INIT) & M_FW_HELLO_CMD_INIT)
 371 #define F_FW_HELLO_CMD_INIT     V_FW_HELLO_CMD_INIT(1U)
 372
 373 #define S_FW_HELLO_CMD_MASTERDIS        29
 374 #define M_FW_HELLO_CMD_MASTERDIS        0x1
 375 #define V_FW_HELLO_CMD_MASTERDIS(x)     ((x) << S_FW_HELLO_CMD_MASTERDIS)
 376 #define G_FW_HELLO_CMD_MASTERDIS(x)     \
 377         (((x) >> S_FW_HELLO_CMD_MASTERDIS) & M_FW_HELLO_CMD_MASTERDIS)
 378 #define F_FW_HELLO_CMD_MASTERDIS        V_FW_HELLO_CMD_MASTERDIS(1U)
 379
 380 #define S_FW_HELLO_CMD_MASTERFORCE      28
 381 #define M_FW_HELLO_CMD_MASTERFORCE      0x1
 382 #define V_FW_HELLO_CMD_MASTERFORCE(x)   ((x) << S_FW_HELLO_CMD_MASTERFORCE)
 383 #define G_FW_HELLO_CMD_MASTERFORCE(x)   \
 384         (((x) >> S_FW_HELLO_CMD_MASTERFORCE) & M_FW_HELLO_CMD_MASTERFORCE)
 385 #define F_FW_HELLO_CMD_MASTERFORCE      V_FW_HELLO_CMD_MASTERFORCE(1U)
 386
 387 #define S_FW_HELLO_CMD_MBMASTER         24
 388 #define M_FW_HELLO_CMD_MBMASTER         0xf
 389 #define V_FW_HELLO_CMD_MBMASTER(x)      ((x) << S_FW_HELLO_CMD_MBMASTER)
 390 #define G_FW_HELLO_CMD_MBMASTER(x)      \
 391         (((x) >> S_FW_HELLO_CMD_MBMASTER) & M_FW_HELLO_CMD_MBMASTER)
 392
 393 #define S_FW_HELLO_CMD_MBASYNCNOT       20
 394 #define M_FW_HELLO_CMD_MBASYNCNOT       0x7
 395 #define V_FW_HELLO_CMD_MBASYNCNOT(x)    ((x) << S_FW_HELLO_CMD_MBASYNCNOT)
 396 #define G_FW_HELLO_CMD_MBASYNCNOT(x)    \
 397         (((x) >> S_FW_HELLO_CMD_MBASYNCNOT) & M_FW_HELLO_CMD_MBASYNCNOT)
 398
 399 #define S_FW_HELLO_CMD_STAGE    17
 400 #define M_FW_HELLO_CMD_STAGE    0x7
 401 #define V_FW_HELLO_CMD_STAGE(x) ((x) << S_FW_HELLO_CMD_STAGE)
 402 #define G_FW_HELLO_CMD_STAGE(x) \
 403         (((x) >> S_FW_HELLO_CMD_STAGE) & M_FW_HELLO_CMD_STAGE)
 404
 405 #define S_FW_HELLO_CMD_CLEARINIT        16
 406 #define M_FW_HELLO_CMD_CLEARINIT        0x1
 407 #define V_FW_HELLO_CMD_CLEARINIT(x)     ((x) << S_FW_HELLO_CMD_CLEARINIT)
 408 #define G_FW_HELLO_CMD_CLEARINIT(x)     \
 409         (((x) >> S_FW_HELLO_CMD_CLEARINIT) & M_FW_HELLO_CMD_CLEARINIT)
 410 #define F_FW_HELLO_CMD_CLEARINIT        V_FW_HELLO_CMD_CLEARINIT(1U)
 411
 412 struct fw_bye_cmd {
 413         __be32 op_to_write;
 414         __be32 retval_len16;
 415         __be64 r3;
 416 };
 417
 418 struct fw_initialize_cmd {
 419         __be32 op_to_write;
 420         __be32 retval_len16;
 421         __be64 r3;
 422 };
 423
 424 enum fw_caps_config_nic {
 425         FW_CAPS_CONFIG_NIC_HASHFILTER   = 0x00000020,
 426         FW_CAPS_CONFIG_NIC_ETHOFLD      = 0x00000040,
 427 };
 428
 429 enum fw_memtype_cf {
 430         FW_MEMTYPE_CF_FLASH             = FW_MEMTYPE_FLASH,
 431 };
 432
 433 struct fw_caps_config_cmd {
 434         __be32 op_to_write;
 435         __be32 cfvalid_to_len16;
 436         __be32 r2;
 437         __be32 hwmbitmap;
 438         __be16 nbmcaps;
 439         __be16 linkcaps;
 440         __be16 switchcaps;
 441         __be16 r3;
 442         __be16 niccaps;
 443         __be16 toecaps;
 444         __be16 rdmacaps;
 445         __be16 r4;
 446         __be16 iscsicaps;
 447         __be16 fcoecaps;
 448         __be32 cfcsum;
 449         __be32 finiver;
 450         __be32 finicsum;
 451 };
 452
 453 #define S_FW_CAPS_CONFIG_CMD_CFVALID    27
 454 #define M_FW_CAPS_CONFIG_CMD_CFVALID    0x1
 455 #define V_FW_CAPS_CONFIG_CMD_CFVALID(x) ((x) << S_FW_CAPS_CONFIG_CMD_CFVALID)
 456 #define G_FW_CAPS_CONFIG_CMD_CFVALID(x) \
 457         (((x) >> S_FW_CAPS_CONFIG_CMD_CFVALID) & M_FW_CAPS_CONFIG_CMD_CFVALID)
 458 #define F_FW_CAPS_CONFIG_CMD_CFVALID    V_FW_CAPS_CONFIG_CMD_CFVALID(1U)
 459
 460 #define S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF         24
 461 #define M_FW_CAPS_CONFIG_CMD_MEMTYPE_CF         0x7
 462 #define V_FW_CAPS_CONFIG_CMD_MEMTYPE_CF(x)      \
 463         ((x) << S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF)
 464 #define G_FW_CAPS_CONFIG_CMD_MEMTYPE_CF(x)      \
 465         (((x) >> S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF) & \
 466          M_FW_CAPS_CONFIG_CMD_MEMTYPE_CF)
 467
 468 #define S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF      16
 469 #define M_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF      0xff
 470 #define V_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF(x)   \
 471         ((x) << S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF)
 472 #define G_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF(x)   \
 473         (((x) >> S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF) & \
 474          M_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF)
 475
 476 /*
 477  * params command mnemonics
 478  */
 479 enum fw_params_mnem {
 480         FW_PARAMS_MNEM_DEV              = 1,    /* device params */
 481         FW_PARAMS_MNEM_PFVF             = 2,    /* function params */
 482         FW_PARAMS_MNEM_REG              = 3,    /* limited register access */
 483         FW_PARAMS_MNEM_DMAQ             = 4,    /* dma queue params */
 484 };
 485
 486 /*
 487  * device parameters
 488  */
 489 enum fw_params_param_dev {
 490         FW_PARAMS_PARAM_DEV_CCLK        = 0x00, /* chip core clock in khz */
 491         FW_PARAMS_PARAM_DEV_PORTVEC     = 0x01, /* the port vector */
 492         FW_PARAMS_PARAM_DEV_NTID        = 0x02, /* reads the number of TIDs
 493                                                  * allocated by the device's
 494                                                  * Lookup Engine
 495                                                  */
 496         FW_PARAMS_PARAM_DEV_FWREV       = 0x0B, /* fw version */
 497         FW_PARAMS_PARAM_DEV_TPREV       = 0x0C, /* tp version */
 498         FW_PARAMS_PARAM_DEV_ULPTX_MEMWRITE_DSGL = 0x17,
 499 };
 500
 501 /*
 502  * physical and virtual function parameters
 503  */
 504 enum fw_params_param_pfvf {
 505         FW_PARAMS_PARAM_PFVF_FILTER_START = 0x05,
 506         FW_PARAMS_PARAM_PFVF_FILTER_END = 0x06,
 507         FW_PARAMS_PARAM_PFVF_CPLFW4MSG_ENCAP = 0x31,
 508         FW_PARAMS_PARAM_PFVF_PORT_CAPS32 = 0x3A
 509 };
 510
 511 /*
 512  * dma queue parameters
 513  */
 514 enum fw_params_param_dmaq {
 515         FW_PARAMS_PARAM_DMAQ_IQ_INTCNTTHRESH = 0x01,
 516         FW_PARAMS_PARAM_DMAQ_CONM_CTXT = 0x20,
 517 };
 518
 519 #define S_FW_PARAMS_MNEM        24
 520 #define M_FW_PARAMS_MNEM        0xff
 521 #define V_FW_PARAMS_MNEM(x)     ((x) << S_FW_PARAMS_MNEM)
 522 #define G_FW_PARAMS_MNEM(x)     \
 523         (((x) >> S_FW_PARAMS_MNEM) & M_FW_PARAMS_MNEM)
 524
 525 #define S_FW_PARAMS_PARAM_X     16
 526 #define M_FW_PARAMS_PARAM_X     0xff
 527 #define V_FW_PARAMS_PARAM_X(x) ((x) << S_FW_PARAMS_PARAM_X)
 528 #define G_FW_PARAMS_PARAM_X(x) \
 529         (((x) >> S_FW_PARAMS_PARAM_X) & M_FW_PARAMS_PARAM_X)
 530
 531 #define S_FW_PARAMS_PARAM_Y     8
 532 #define M_FW_PARAMS_PARAM_Y     0xff
 533 #define V_FW_PARAMS_PARAM_Y(x) ((x) << S_FW_PARAMS_PARAM_Y)
 534 #define G_FW_PARAMS_PARAM_Y(x) \
 535         (((x) >> S_FW_PARAMS_PARAM_Y) & M_FW_PARAMS_PARAM_Y)
 536
 537 #define S_FW_PARAMS_PARAM_Z     0
 538 #define M_FW_PARAMS_PARAM_Z     0xff
 539 #define V_FW_PARAMS_PARAM_Z(x) ((x) << S_FW_PARAMS_PARAM_Z)
 540 #define G_FW_PARAMS_PARAM_Z(x) \
 541         (((x) >> S_FW_PARAMS_PARAM_Z) & M_FW_PARAMS_PARAM_Z)
 542
 543 #define S_FW_PARAMS_PARAM_YZ    0
 544 #define M_FW_PARAMS_PARAM_YZ    0xffff
 545 #define V_FW_PARAMS_PARAM_YZ(x) ((x) << S_FW_PARAMS_PARAM_YZ)
 546 #define G_FW_PARAMS_PARAM_YZ(x) \
 547         (((x) >> S_FW_PARAMS_PARAM_YZ) & M_FW_PARAMS_PARAM_YZ)
 548
 549 #define S_FW_PARAMS_PARAM_XYZ           0
 550 #define M_FW_PARAMS_PARAM_XYZ           0xffffff
 551 #define V_FW_PARAMS_PARAM_XYZ(x)        ((x) << S_FW_PARAMS_PARAM_XYZ)
 552
 553 struct fw_params_cmd {
 554         __be32 op_to_vfn;
 555         __be32 retval_len16;
 556         struct fw_params_param {
 557                 __be32 mnem;
 558                 __be32 val;
 559         } param[7];
 560 };
 561
 562 #define S_FW_PARAMS_CMD_PFN     8
 563 #define M_FW_PARAMS_CMD_PFN     0x7
 564 #define V_FW_PARAMS_CMD_PFN(x)  ((x) << S_FW_PARAMS_CMD_PFN)
 565 #define G_FW_PARAMS_CMD_PFN(x)  \
 566         (((x) >> S_FW_PARAMS_CMD_PFN) & M_FW_PARAMS_CMD_PFN)
 567
 568 #define S_FW_PARAMS_CMD_VFN     0
 569 #define M_FW_PARAMS_CMD_VFN     0xff
 570 #define V_FW_PARAMS_CMD_VFN(x)  ((x) << S_FW_PARAMS_CMD_VFN)
 571 #define G_FW_PARAMS_CMD_VFN(x)  \
 572         (((x) >> S_FW_PARAMS_CMD_VFN) & M_FW_PARAMS_CMD_VFN)
 573
 574 struct fw_pfvf_cmd {
 575         __be32 op_to_vfn;
 576         __be32 retval_len16;
 577         __be32 niqflint_niq;
 578         __be32 type_to_neq;
 579         __be32 tc_to_nexactf;
 580         __be32 r_caps_to_nethctrl;
 581         __be16 nricq;
 582         __be16 nriqp;
 583         __be32 r4;
 584 };
 585
 586 #define S_FW_PFVF_CMD_NIQFLINT          20
 587 #define M_FW_PFVF_CMD_NIQFLINT          0xfff
 588 #define G_FW_PFVF_CMD_NIQFLINT(x)       \
 589         (((x) >> S_FW_PFVF_CMD_NIQFLINT) & M_FW_PFVF_CMD_NIQFLINT)
 590
 591 #define S_FW_PFVF_CMD_NIQ               0
 592 #define M_FW_PFVF_CMD_NIQ               0xfffff
 593 #define G_FW_PFVF_CMD_NIQ(x)            \
 594         (((x) >> S_FW_PFVF_CMD_NIQ) & M_FW_PFVF_CMD_NIQ)
 595
 596 #define S_FW_PFVF_CMD_PMASK             20
 597 #define M_FW_PFVF_CMD_PMASK             0xf
 598 #define G_FW_PFVF_CMD_PMASK(x)          \
 599         (((x) >> S_FW_PFVF_CMD_PMASK) & M_FW_PFVF_CMD_PMASK)
 600
 601 #define S_FW_PFVF_CMD_NEQ               0
 602 #define M_FW_PFVF_CMD_NEQ               0xfffff
 603 #define G_FW_PFVF_CMD_NEQ(x)            \
 604         (((x) >> S_FW_PFVF_CMD_NEQ) & M_FW_PFVF_CMD_NEQ)
 605
 606 #define S_FW_PFVF_CMD_TC                24
 607 #define M_FW_PFVF_CMD_TC                0xff
 608 #define G_FW_PFVF_CMD_TC(x)             \
 609         (((x) >> S_FW_PFVF_CMD_TC) & M_FW_PFVF_CMD_TC)
 610
 611 #define S_FW_PFVF_CMD_NVI               16
 612 #define M_FW_PFVF_CMD_NVI               0xff
 613 #define G_FW_PFVF_CMD_NVI(x)            \
 614         (((x) >> S_FW_PFVF_CMD_NVI) & M_FW_PFVF_CMD_NVI)
 615
 616 #define S_FW_PFVF_CMD_NEXACTF           0
 617 #define M_FW_PFVF_CMD_NEXACTF           0xffff
 618 #define G_FW_PFVF_CMD_NEXACTF(x)        \
 619         (((x) >> S_FW_PFVF_CMD_NEXACTF) & M_FW_PFVF_CMD_NEXACTF)
 620
 621 #define S_FW_PFVF_CMD_R_CAPS            24
 622 #define M_FW_PFVF_CMD_R_CAPS            0xff
 623 #define G_FW_PFVF_CMD_R_CAPS(x)         \
 624         (((x) >> S_FW_PFVF_CMD_R_CAPS) & M_FW_PFVF_CMD_R_CAPS)
 625
 626 #define S_FW_PFVF_CMD_WX_CAPS           16
 627 #define M_FW_PFVF_CMD_WX_CAPS           0xff
 628 #define G_FW_PFVF_CMD_WX_CAPS(x)        \
 629         (((x) >> S_FW_PFVF_CMD_WX_CAPS) & M_FW_PFVF_CMD_WX_CAPS)
 630
 631 #define S_FW_PFVF_CMD_NETHCTRL          0
 632 #define M_FW_PFVF_CMD_NETHCTRL          0xffff
 633 #define G_FW_PFVF_CMD_NETHCTRL(x)       \
 634         (((x) >> S_FW_PFVF_CMD_NETHCTRL) & M_FW_PFVF_CMD_NETHCTRL)
 635
 636 /*
 637  * ingress queue type; the first 1K ingress queues can have associated 0,
 638  * 1 or 2 free lists and an interrupt, all other ingress queues lack these
 639  * capabilities
 640  */
 641 enum fw_iq_type {
 642         FW_IQ_TYPE_FL_INT_CAP,
 643 };
 644
 645 struct fw_iq_cmd {
 646         __be32 op_to_vfn;
 647         __be32 alloc_to_len16;
 648         __be16 physiqid;
 649         __be16 iqid;
 650         __be16 fl0id;
 651         __be16 fl1id;
 652         __be32 type_to_iqandstindex;
 653         __be16 iqdroprss_to_iqesize;
 654         __be16 iqsize;
 655         __be64 iqaddr;
 656         __be32 iqns_to_fl0congen;
 657         __be16 fl0dcaen_to_fl0cidxfthresh;
 658         __be16 fl0size;
 659         __be64 fl0addr;
 660         __be32 fl1cngchmap_to_fl1congen;
 661         __be16 fl1dcaen_to_fl1cidxfthresh;
 662         __be16 fl1size;
 663         __be64 fl1addr;
 664 };
 665
 666 #define S_FW_IQ_CMD_PFN         8
 667 #define M_FW_IQ_CMD_PFN         0x7
 668 #define V_FW_IQ_CMD_PFN(x)      ((x) << S_FW_IQ_CMD_PFN)
 669 #define G_FW_IQ_CMD_PFN(x)      (((x) >> S_FW_IQ_CMD_PFN) & M_FW_IQ_CMD_PFN)
 670
 671 #define S_FW_IQ_CMD_VFN         0
 672 #define M_FW_IQ_CMD_VFN         0xff
 673 #define V_FW_IQ_CMD_VFN(x)      ((x) << S_FW_IQ_CMD_VFN)
 674 #define G_FW_IQ_CMD_VFN(x)      (((x) >> S_FW_IQ_CMD_VFN) & M_FW_IQ_CMD_VFN)
 675
 676 #define S_FW_IQ_CMD_ALLOC       31
 677 #define M_FW_IQ_CMD_ALLOC       0x1
 678 #define V_FW_IQ_CMD_ALLOC(x)    ((x) << S_FW_IQ_CMD_ALLOC)
 679 #define G_FW_IQ_CMD_ALLOC(x)    \
 680         (((x) >> S_FW_IQ_CMD_ALLOC) & M_FW_IQ_CMD_ALLOC)
 681 #define F_FW_IQ_CMD_ALLOC       V_FW_IQ_CMD_ALLOC(1U)
 682
 683 #define S_FW_IQ_CMD_FREE        30
 684 #define M_FW_IQ_CMD_FREE        0x1
 685 #define V_FW_IQ_CMD_FREE(x)     ((x) << S_FW_IQ_CMD_FREE)
 686 #define G_FW_IQ_CMD_FREE(x)     (((x) >> S_FW_IQ_CMD_FREE) & M_FW_IQ_CMD_FREE)
 687 #define F_FW_IQ_CMD_FREE        V_FW_IQ_CMD_FREE(1U)
 688
 689 #define S_FW_IQ_CMD_IQSTART     28
 690 #define M_FW_IQ_CMD_IQSTART     0x1
 691 #define V_FW_IQ_CMD_IQSTART(x)  ((x) << S_FW_IQ_CMD_IQSTART)
 692 #define G_FW_IQ_CMD_IQSTART(x)  \
 693         (((x) >> S_FW_IQ_CMD_IQSTART) & M_FW_IQ_CMD_IQSTART)
 694 #define F_FW_IQ_CMD_IQSTART     V_FW_IQ_CMD_IQSTART(1U)
 695
 696 #define S_FW_IQ_CMD_IQSTOP      27
 697 #define M_FW_IQ_CMD_IQSTOP      0x1
 698 #define V_FW_IQ_CMD_IQSTOP(x)   ((x) << S_FW_IQ_CMD_IQSTOP)
 699 #define G_FW_IQ_CMD_IQSTOP(x)   \
 700         (((x) >> S_FW_IQ_CMD_IQSTOP) & M_FW_IQ_CMD_IQSTOP)
 701 #define F_FW_IQ_CMD_IQSTOP      V_FW_IQ_CMD_IQSTOP(1U)
 702
 703 #define S_FW_IQ_CMD_TYPE        29
 704 #define M_FW_IQ_CMD_TYPE        0x7
 705 #define V_FW_IQ_CMD_TYPE(x)     ((x) << S_FW_IQ_CMD_TYPE)
 706 #define G_FW_IQ_CMD_TYPE(x)     (((x) >> S_FW_IQ_CMD_TYPE) & M_FW_IQ_CMD_TYPE)
 707
 708 #define S_FW_IQ_CMD_IQASYNCH    28
 709 #define M_FW_IQ_CMD_IQASYNCH    0x1
 710 #define V_FW_IQ_CMD_IQASYNCH(x) ((x) << S_FW_IQ_CMD_IQASYNCH)
 711 #define G_FW_IQ_CMD_IQASYNCH(x) \
 712         (((x) >> S_FW_IQ_CMD_IQASYNCH) & M_FW_IQ_CMD_IQASYNCH)
 713 #define F_FW_IQ_CMD_IQASYNCH    V_FW_IQ_CMD_IQASYNCH(1U)
 714
 715 #define S_FW_IQ_CMD_VIID        16
 716 #define M_FW_IQ_CMD_VIID        0xfff
 717 #define V_FW_IQ_CMD_VIID(x)     ((x) << S_FW_IQ_CMD_VIID)
 718 #define G_FW_IQ_CMD_VIID(x)     (((x) >> S_FW_IQ_CMD_VIID) & M_FW_IQ_CMD_VIID)
 719
 720 #define S_FW_IQ_CMD_IQANDST     15
 721 #define M_FW_IQ_CMD_IQANDST     0x1
 722 #define V_FW_IQ_CMD_IQANDST(x)  ((x) << S_FW_IQ_CMD_IQANDST)
 723 #define G_FW_IQ_CMD_IQANDST(x)  \
 724         (((x) >> S_FW_IQ_CMD_IQANDST) & M_FW_IQ_CMD_IQANDST)
 725 #define F_FW_IQ_CMD_IQANDST     V_FW_IQ_CMD_IQANDST(1U)
 726
 727 #define S_FW_IQ_CMD_IQANUD      12
 728 #define M_FW_IQ_CMD_IQANUD      0x3
 729 #define V_FW_IQ_CMD_IQANUD(x)   ((x) << S_FW_IQ_CMD_IQANUD)
 730 #define G_FW_IQ_CMD_IQANUD(x)   \
 731         (((x) >> S_FW_IQ_CMD_IQANUD) & M_FW_IQ_CMD_IQANUD)
 732
 733 #define S_FW_IQ_CMD_IQANDSTINDEX        0
 734 #define M_FW_IQ_CMD_IQANDSTINDEX        0xfff
 735 #define V_FW_IQ_CMD_IQANDSTINDEX(x)     ((x) << S_FW_IQ_CMD_IQANDSTINDEX)
 736 #define G_FW_IQ_CMD_IQANDSTINDEX(x)     \
 737         (((x) >> S_FW_IQ_CMD_IQANDSTINDEX) & M_FW_IQ_CMD_IQANDSTINDEX)
 738
 739 #define S_FW_IQ_CMD_IQGTSMODE           14
 740 #define M_FW_IQ_CMD_IQGTSMODE           0x1
 741 #define V_FW_IQ_CMD_IQGTSMODE(x)        ((x) << S_FW_IQ_CMD_IQGTSMODE)
 742 #define G_FW_IQ_CMD_IQGTSMODE(x)        \
 743         (((x) >> S_FW_IQ_CMD_IQGTSMODE) & M_FW_IQ_CMD_IQGTSMODE)
 744 #define F_FW_IQ_CMD_IQGTSMODE   V_FW_IQ_CMD_IQGTSMODE(1U)
 745
 746 #define S_FW_IQ_CMD_IQPCIECH    12
 747 #define M_FW_IQ_CMD_IQPCIECH    0x3
 748 #define V_FW_IQ_CMD_IQPCIECH(x) ((x) << S_FW_IQ_CMD_IQPCIECH)
 749 #define G_FW_IQ_CMD_IQPCIECH(x) \
 750         (((x) >> S_FW_IQ_CMD_IQPCIECH) & M_FW_IQ_CMD_IQPCIECH)
 751
 752 #define S_FW_IQ_CMD_IQINTCNTTHRESH      4
 753 #define M_FW_IQ_CMD_IQINTCNTTHRESH      0x3
 754 #define V_FW_IQ_CMD_IQINTCNTTHRESH(x)   ((x) << S_FW_IQ_CMD_IQINTCNTTHRESH)
 755 #define G_FW_IQ_CMD_IQINTCNTTHRESH(x)   \
 756         (((x) >> S_FW_IQ_CMD_IQINTCNTTHRESH) & M_FW_IQ_CMD_IQINTCNTTHRESH)
 757
 758 #define S_FW_IQ_CMD_IQESIZE     0
 759 #define M_FW_IQ_CMD_IQESIZE     0x3
 760 #define V_FW_IQ_CMD_IQESIZE(x)  ((x) << S_FW_IQ_CMD_IQESIZE)
 761 #define G_FW_IQ_CMD_IQESIZE(x)  \
 762         (((x) >> S_FW_IQ_CMD_IQESIZE) & M_FW_IQ_CMD_IQESIZE)
 763
 764 #define S_FW_IQ_CMD_IQRO                30
 765 #define M_FW_IQ_CMD_IQRO                0x1
 766 #define V_FW_IQ_CMD_IQRO(x)             ((x) << S_FW_IQ_CMD_IQRO)
 767 #define G_FW_IQ_CMD_IQRO(x)             \
 768         (((x) >> S_FW_IQ_CMD_IQRO) & M_FW_IQ_CMD_IQRO)
 769 #define F_FW_IQ_CMD_IQRO                V_FW_IQ_CMD_IQRO(1U)
 770
 771 #define S_FW_IQ_CMD_IQFLINTCONGEN       27
 772 #define M_FW_IQ_CMD_IQFLINTCONGEN       0x1
 773 #define V_FW_IQ_CMD_IQFLINTCONGEN(x)    ((x) << S_FW_IQ_CMD_IQFLINTCONGEN)
 774 #define G_FW_IQ_CMD_IQFLINTCONGEN(x)    \
 775         (((x) >> S_FW_IQ_CMD_IQFLINTCONGEN) & M_FW_IQ_CMD_IQFLINTCONGEN)
 776 #define F_FW_IQ_CMD_IQFLINTCONGEN       V_FW_IQ_CMD_IQFLINTCONGEN(1U)
 777
 778 #define S_FW_IQ_CMD_FL0CNGCHMAP         20
 779 #define M_FW_IQ_CMD_FL0CNGCHMAP         0xf
 780 #define V_FW_IQ_CMD_FL0CNGCHMAP(x)      ((x) << S_FW_IQ_CMD_FL0CNGCHMAP)
 781 #define G_FW_IQ_CMD_FL0CNGCHMAP(x)      \
 782         (((x) >> S_FW_IQ_CMD_FL0CNGCHMAP) & M_FW_IQ_CMD_FL0CNGCHMAP)
 783
 784 #define S_FW_IQ_CMD_FL0DATARO           12
 785 #define M_FW_IQ_CMD_FL0DATARO           0x1
 786 #define V_FW_IQ_CMD_FL0DATARO(x)        ((x) << S_FW_IQ_CMD_FL0DATARO)
 787 #define G_FW_IQ_CMD_FL0DATARO(x)        \
 788         (((x) >> S_FW_IQ_CMD_FL0DATARO) & M_FW_IQ_CMD_FL0DATARO)
 789 #define F_FW_IQ_CMD_FL0DATARO   V_FW_IQ_CMD_FL0DATARO(1U)
 790
 791 #define S_FW_IQ_CMD_FL0CONGCIF          11
 792 #define M_FW_IQ_CMD_FL0CONGCIF          0x1
 793 #define V_FW_IQ_CMD_FL0CONGCIF(x)       ((x) << S_FW_IQ_CMD_FL0CONGCIF)
 794 #define G_FW_IQ_CMD_FL0CONGCIF(x)       \
 795         (((x) >> S_FW_IQ_CMD_FL0CONGCIF) & M_FW_IQ_CMD_FL0CONGCIF)
 796 #define F_FW_IQ_CMD_FL0CONGCIF  V_FW_IQ_CMD_FL0CONGCIF(1U)
 797
 798 #define S_FW_IQ_CMD_FL0FETCHRO          6
 799 #define M_FW_IQ_CMD_FL0FETCHRO          0x1
 800 #define V_FW_IQ_CMD_FL0FETCHRO(x)       ((x) << S_FW_IQ_CMD_FL0FETCHRO)
 801 #define G_FW_IQ_CMD_FL0FETCHRO(x)       \
 802         (((x) >> S_FW_IQ_CMD_FL0FETCHRO) & M_FW_IQ_CMD_FL0FETCHRO)
 803 #define F_FW_IQ_CMD_FL0FETCHRO  V_FW_IQ_CMD_FL0FETCHRO(1U)
 804
 805 #define S_FW_IQ_CMD_FL0HOSTFCMODE       4
 806 #define M_FW_IQ_CMD_FL0HOSTFCMODE       0x3
 807 #define V_FW_IQ_CMD_FL0HOSTFCMODE(x)    ((x) << S_FW_IQ_CMD_FL0HOSTFCMODE)
 808 #define G_FW_IQ_CMD_FL0HOSTFCMODE(x)    \
 809         (((x) >> S_FW_IQ_CMD_FL0HOSTFCMODE) & M_FW_IQ_CMD_FL0HOSTFCMODE)
 810
 811 #define S_FW_IQ_CMD_FL0PADEN    2
 812 #define M_FW_IQ_CMD_FL0PADEN    0x1
 813 #define V_FW_IQ_CMD_FL0PADEN(x) ((x) << S_FW_IQ_CMD_FL0PADEN)
 814 #define G_FW_IQ_CMD_FL0PADEN(x) \
 815         (((x) >> S_FW_IQ_CMD_FL0PADEN) & M_FW_IQ_CMD_FL0PADEN)
 816 #define F_FW_IQ_CMD_FL0PADEN    V_FW_IQ_CMD_FL0PADEN(1U)
 817
 818 #define S_FW_IQ_CMD_FL0PACKEN           1
 819 #define M_FW_IQ_CMD_FL0PACKEN           0x1
 820 #define V_FW_IQ_CMD_FL0PACKEN(x)        ((x) << S_FW_IQ_CMD_FL0PACKEN)
 821 #define G_FW_IQ_CMD_FL0PACKEN(x)        \
 822         (((x) >> S_FW_IQ_CMD_FL0PACKEN) & M_FW_IQ_CMD_FL0PACKEN)
 823 #define F_FW_IQ_CMD_FL0PACKEN   V_FW_IQ_CMD_FL0PACKEN(1U)
 824
 825 #define S_FW_IQ_CMD_FL0CONGEN           0
 826 #define M_FW_IQ_CMD_FL0CONGEN           0x1
 827 #define V_FW_IQ_CMD_FL0CONGEN(x)        ((x) << S_FW_IQ_CMD_FL0CONGEN)
 828 #define G_FW_IQ_CMD_FL0CONGEN(x)        \
 829         (((x) >> S_FW_IQ_CMD_FL0CONGEN) & M_FW_IQ_CMD_FL0CONGEN)
 830 #define F_FW_IQ_CMD_FL0CONGEN   V_FW_IQ_CMD_FL0CONGEN(1U)
 831
 832 #define S_FW_IQ_CMD_FL0FBMIN    7
 833 #define M_FW_IQ_CMD_FL0FBMIN    0x7
 834 #define V_FW_IQ_CMD_FL0FBMIN(x) ((x) << S_FW_IQ_CMD_FL0FBMIN)
 835 #define G_FW_IQ_CMD_FL0FBMIN(x) \
 836         (((x) >> S_FW_IQ_CMD_FL0FBMIN) & M_FW_IQ_CMD_FL0FBMIN)
 837
 838 #define S_FW_IQ_CMD_FL0FBMAX    4
 839 #define M_FW_IQ_CMD_FL0FBMAX    0x7
 840 #define V_FW_IQ_CMD_FL0FBMAX(x) ((x) << S_FW_IQ_CMD_FL0FBMAX)
 841 #define G_FW_IQ_CMD_FL0FBMAX(x) \
 842         (((x) >> S_FW_IQ_CMD_FL0FBMAX) & M_FW_IQ_CMD_FL0FBMAX)
 843
 844 struct fw_eq_eth_cmd {
 845         __be32 op_to_vfn;
 846         __be32 alloc_to_len16;
 847         __be32 eqid_pkd;
 848         __be32 physeqid_pkd;
 849         __be32 fetchszm_to_iqid;
 850         __be32 dcaen_to_eqsize;
 851         __be64 eqaddr;
 852         __be32 autoequiqe_to_viid;
 853         __be32 r8_lo;
 854         __be64 r9;
 855 };
 856
 857 #define S_FW_EQ_ETH_CMD_PFN     8
 858 #define M_FW_EQ_ETH_CMD_PFN     0x7
 859 #define V_FW_EQ_ETH_CMD_PFN(x)  ((x) << S_FW_EQ_ETH_CMD_PFN)
 860 #define G_FW_EQ_ETH_CMD_PFN(x)  \
 861         (((x) >> S_FW_EQ_ETH_CMD_PFN) & M_FW_EQ_ETH_CMD_PFN)
 862
 863 #define S_FW_EQ_ETH_CMD_VFN     0
 864 #define M_FW_EQ_ETH_CMD_VFN     0xff
 865 #define V_FW_EQ_ETH_CMD_VFN(x)  ((x) << S_FW_EQ_ETH_CMD_VFN)
 866 #define G_FW_EQ_ETH_CMD_VFN(x)  \
 867         (((x) >> S_FW_EQ_ETH_CMD_VFN) & M_FW_EQ_ETH_CMD_VFN)
 868
 869 #define S_FW_EQ_ETH_CMD_ALLOC           31
 870 #define M_FW_EQ_ETH_CMD_ALLOC           0x1
 871 #define V_FW_EQ_ETH_CMD_ALLOC(x)        ((x) << S_FW_EQ_ETH_CMD_ALLOC)
 872 #define G_FW_EQ_ETH_CMD_ALLOC(x)        \
 873         (((x) >> S_FW_EQ_ETH_CMD_ALLOC) & M_FW_EQ_ETH_CMD_ALLOC)
 874 #define F_FW_EQ_ETH_CMD_ALLOC   V_FW_EQ_ETH_CMD_ALLOC(1U)
 875
 876 #define S_FW_EQ_ETH_CMD_FREE    30
 877 #define M_FW_EQ_ETH_CMD_FREE    0x1
 878 #define V_FW_EQ_ETH_CMD_FREE(x) ((x) << S_FW_EQ_ETH_CMD_FREE)
 879 #define G_FW_EQ_ETH_CMD_FREE(x) \
 880         (((x) >> S_FW_EQ_ETH_CMD_FREE) & M_FW_EQ_ETH_CMD_FREE)
 881 #define F_FW_EQ_ETH_CMD_FREE    V_FW_EQ_ETH_CMD_FREE(1U)
 882
 883 #define S_FW_EQ_ETH_CMD_EQSTART         28
 884 #define M_FW_EQ_ETH_CMD_EQSTART         0x1
 885 #define V_FW_EQ_ETH_CMD_EQSTART(x)      ((x) << S_FW_EQ_ETH_CMD_EQSTART)
 886 #define G_FW_EQ_ETH_CMD_EQSTART(x)      \
 887         (((x) >> S_FW_EQ_ETH_CMD_EQSTART) & M_FW_EQ_ETH_CMD_EQSTART)
 888 #define F_FW_EQ_ETH_CMD_EQSTART V_FW_EQ_ETH_CMD_EQSTART(1U)
 889
 890 #define S_FW_EQ_ETH_CMD_EQID    0
 891 #define M_FW_EQ_ETH_CMD_EQID    0xfffff
 892 #define V_FW_EQ_ETH_CMD_EQID(x) ((x) << S_FW_EQ_ETH_CMD_EQID)
 893 #define G_FW_EQ_ETH_CMD_EQID(x) \
 894         (((x) >> S_FW_EQ_ETH_CMD_EQID) & M_FW_EQ_ETH_CMD_EQID)
 895
 896 #define S_FW_EQ_ETH_CMD_PHYSEQID        0
 897 #define M_FW_EQ_ETH_CMD_PHYSEQID        0xfffff
 898 #define G_FW_EQ_ETH_CMD_PHYSEQID(x)     \
 899         (((x) >> S_FW_EQ_ETH_CMD_PHYSEQID) & M_FW_EQ_ETH_CMD_PHYSEQID)
 900
 901 #define S_FW_EQ_ETH_CMD_FETCHRO         22
 902 #define M_FW_EQ_ETH_CMD_FETCHRO         0x1
 903 #define V_FW_EQ_ETH_CMD_FETCHRO(x)      ((x) << S_FW_EQ_ETH_CMD_FETCHRO)
 904 #define G_FW_EQ_ETH_CMD_FETCHRO(x)      \
 905         (((x) >> S_FW_EQ_ETH_CMD_FETCHRO) & M_FW_EQ_ETH_CMD_FETCHRO)
 906 #define F_FW_EQ_ETH_CMD_FETCHRO V_FW_EQ_ETH_CMD_FETCHRO(1U)
 907
 908 #define S_FW_EQ_ETH_CMD_HOSTFCMODE      20
 909 #define M_FW_EQ_ETH_CMD_HOSTFCMODE      0x3
 910 #define V_FW_EQ_ETH_CMD_HOSTFCMODE(x)   ((x) << S_FW_EQ_ETH_CMD_HOSTFCMODE)
 911 #define G_FW_EQ_ETH_CMD_HOSTFCMODE(x)   \
 912         (((x) >> S_FW_EQ_ETH_CMD_HOSTFCMODE) & M_FW_EQ_ETH_CMD_HOSTFCMODE)
 913
 914 #define S_FW_EQ_ETH_CMD_PCIECHN         16
 915 #define M_FW_EQ_ETH_CMD_PCIECHN         0x3
 916 #define V_FW_EQ_ETH_CMD_PCIECHN(x)      ((x) << S_FW_EQ_ETH_CMD_PCIECHN)
 917 #define G_FW_EQ_ETH_CMD_PCIECHN(x)      \
 918         (((x) >> S_FW_EQ_ETH_CMD_PCIECHN) & M_FW_EQ_ETH_CMD_PCIECHN)
 919
 920 #define S_FW_EQ_ETH_CMD_IQID    0
 921 #define M_FW_EQ_ETH_CMD_IQID    0xffff
 922 #define V_FW_EQ_ETH_CMD_IQID(x) ((x) << S_FW_EQ_ETH_CMD_IQID)
 923 #define G_FW_EQ_ETH_CMD_IQID(x) \
 924         (((x) >> S_FW_EQ_ETH_CMD_IQID) & M_FW_EQ_ETH_CMD_IQID)
 925
 926 #define S_FW_EQ_ETH_CMD_FBMIN           23
 927 #define M_FW_EQ_ETH_CMD_FBMIN           0x7
 928 #define V_FW_EQ_ETH_CMD_FBMIN(x)        ((x) << S_FW_EQ_ETH_CMD_FBMIN)
 929 #define G_FW_EQ_ETH_CMD_FBMIN(x)        \
 930         (((x) >> S_FW_EQ_ETH_CMD_FBMIN) & M_FW_EQ_ETH_CMD_FBMIN)
 931
 932 #define S_FW_EQ_ETH_CMD_FBMAX           20
 933 #define M_FW_EQ_ETH_CMD_FBMAX           0x7
 934 #define V_FW_EQ_ETH_CMD_FBMAX(x)        ((x) << S_FW_EQ_ETH_CMD_FBMAX)
 935 #define G_FW_EQ_ETH_CMD_FBMAX(x)        \
 936         (((x) >> S_FW_EQ_ETH_CMD_FBMAX) & M_FW_EQ_ETH_CMD_FBMAX)
 937
 938 #define S_FW_EQ_ETH_CMD_CIDXFTHRESH     16
 939 #define M_FW_EQ_ETH_CMD_CIDXFTHRESH     0x7
 940 #define V_FW_EQ_ETH_CMD_CIDXFTHRESH(x)  ((x) << S_FW_EQ_ETH_CMD_CIDXFTHRESH)
 941 #define G_FW_EQ_ETH_CMD_CIDXFTHRESH(x)  \
 942         (((x) >> S_FW_EQ_ETH_CMD_CIDXFTHRESH) & M_FW_EQ_ETH_CMD_CIDXFTHRESH)
 943
 944 #define S_FW_EQ_ETH_CMD_EQSIZE          0
 945 #define M_FW_EQ_ETH_CMD_EQSIZE          0xffff
 946 #define V_FW_EQ_ETH_CMD_EQSIZE(x)       ((x) << S_FW_EQ_ETH_CMD_EQSIZE)
 947 #define G_FW_EQ_ETH_CMD_EQSIZE(x)       \
 948         (((x) >> S_FW_EQ_ETH_CMD_EQSIZE) & M_FW_EQ_ETH_CMD_EQSIZE)
 949
 950 #define S_FW_EQ_ETH_CMD_AUTOEQUEQE      30
 951 #define M_FW_EQ_ETH_CMD_AUTOEQUEQE      0x1
 952 #define V_FW_EQ_ETH_CMD_AUTOEQUEQE(x)   ((x) << S_FW_EQ_ETH_CMD_AUTOEQUEQE)
 953 #define G_FW_EQ_ETH_CMD_AUTOEQUEQE(x)   \
 954         (((x) >> S_FW_EQ_ETH_CMD_AUTOEQUEQE) & M_FW_EQ_ETH_CMD_AUTOEQUEQE)
 955 #define F_FW_EQ_ETH_CMD_AUTOEQUEQE      V_FW_EQ_ETH_CMD_AUTOEQUEQE(1U)
 956
 957 #define S_FW_EQ_ETH_CMD_VIID    16
 958 #define M_FW_EQ_ETH_CMD_VIID    0xfff
 959 #define V_FW_EQ_ETH_CMD_VIID(x) ((x) << S_FW_EQ_ETH_CMD_VIID)
 960 #define G_FW_EQ_ETH_CMD_VIID(x) \
 961         (((x) >> S_FW_EQ_ETH_CMD_VIID) & M_FW_EQ_ETH_CMD_VIID)
 962
 963 enum fw_vi_func {
 964         FW_VI_FUNC_ETH,
 965 };
 966
 967 struct fw_vi_cmd {
 968         __be32 op_to_vfn;
 969         __be32 alloc_to_len16;
 970         __be16 type_to_viid;
 971         __u8   mac[6];
 972         __u8   portid_pkd;
 973         __u8   nmac;
 974         __u8   nmac0[6];
 975         __be16 norss_rsssize;
 976         __u8   nmac1[6];
 977         __be16 idsiiq_pkd;
 978         __u8   nmac2[6];
 979         __be16 idseiq_pkd;
 980         __u8   nmac3[6];
 981         __be64 r9;
 982         __be64 r10;
 983 };
 984
 985 #define S_FW_VI_CMD_PFN         8
 986 #define M_FW_VI_CMD_PFN         0x7
 987 #define V_FW_VI_CMD_PFN(x)      ((x) << S_FW_VI_CMD_PFN)
 988 #define G_FW_VI_CMD_PFN(x)      (((x) >> S_FW_VI_CMD_PFN) & M_FW_VI_CMD_PFN)
 989
 990 #define S_FW_VI_CMD_VFN         0
 991 #define M_FW_VI_CMD_VFN         0xff
 992 #define V_FW_VI_CMD_VFN(x)      ((x) << S_FW_VI_CMD_VFN)
 993 #define G_FW_VI_CMD_VFN(x)      (((x) >> S_FW_VI_CMD_VFN) & M_FW_VI_CMD_VFN)
 994
 995 #define S_FW_VI_CMD_ALLOC       31
 996 #define M_FW_VI_CMD_ALLOC       0x1
 997 #define V_FW_VI_CMD_ALLOC(x)    ((x) << S_FW_VI_CMD_ALLOC)
 998 #define G_FW_VI_CMD_ALLOC(x)    \
 999         (((x) >> S_FW_VI_CMD_ALLOC) & M_FW_VI_CMD_ALLOC)
1000 #define F_FW_VI_CMD_ALLOC       V_FW_VI_CMD_ALLOC(1U)
1001
1002 #define S_FW_VI_CMD_FREE        30
1003 #define M_FW_VI_CMD_FREE        0x1
1004 #define V_FW_VI_CMD_FREE(x)     ((x) << S_FW_VI_CMD_FREE)
1005 #define G_FW_VI_CMD_FREE(x)     (((x) >> S_FW_VI_CMD_FREE) & M_FW_VI_CMD_FREE)
1006 #define F_FW_VI_CMD_FREE        V_FW_VI_CMD_FREE(1U)
1007
1008 #define S_FW_VI_CMD_TYPE        15
1009 #define M_FW_VI_CMD_TYPE        0x1
1010 #define V_FW_VI_CMD_TYPE(x)     ((x) << S_FW_VI_CMD_TYPE)
1011 #define G_FW_VI_CMD_TYPE(x)     (((x) >> S_FW_VI_CMD_TYPE) & M_FW_VI_CMD_TYPE)
1012 #define F_FW_VI_CMD_TYPE        V_FW_VI_CMD_TYPE(1U)
1013
1014 #define S_FW_VI_CMD_FUNC        12
1015 #define M_FW_VI_CMD_FUNC        0x7
1016 #define V_FW_VI_CMD_FUNC(x)     ((x) << S_FW_VI_CMD_FUNC)
1017 #define G_FW_VI_CMD_FUNC(x)     (((x) >> S_FW_VI_CMD_FUNC) & M_FW_VI_CMD_FUNC)
1018
1019 #define S_FW_VI_CMD_VIID        0
1020 #define M_FW_VI_CMD_VIID        0xfff
1021 #define V_FW_VI_CMD_VIID(x)     ((x) << S_FW_VI_CMD_VIID)
1022 #define G_FW_VI_CMD_VIID(x)     (((x) >> S_FW_VI_CMD_VIID) & M_FW_VI_CMD_VIID)
1023
1024 #define S_FW_VI_CMD_PORTID      4
1025 #define M_FW_VI_CMD_PORTID      0xf
1026 #define V_FW_VI_CMD_PORTID(x)   ((x) << S_FW_VI_CMD_PORTID)
1027 #define G_FW_VI_CMD_PORTID(x)   \
1028         (((x) >> S_FW_VI_CMD_PORTID) & M_FW_VI_CMD_PORTID)
1029
1030 #define S_FW_VI_CMD_RSSSIZE     0
1031 #define M_FW_VI_CMD_RSSSIZE     0x7ff
1032 #define V_FW_VI_CMD_RSSSIZE(x)  ((x) << S_FW_VI_CMD_RSSSIZE)
1033 #define G_FW_VI_CMD_RSSSIZE(x)  \
1034         (((x) >> S_FW_VI_CMD_RSSSIZE) & M_FW_VI_CMD_RSSSIZE)
1035
1036 /* Special VI_MAC command index ids */
1037 #define FW_VI_MAC_ADD_MAC               0x3FF
1038 #define FW_VI_MAC_ADD_PERSIST_MAC       0x3FE
1039
1040 enum fw_vi_mac_smac {
1041         FW_VI_MAC_MPS_TCAM_ENTRY,
1042         FW_VI_MAC_SMT_AND_MPSTCAM
1043 };
1044
1045 struct fw_vi_mac_cmd {
1046         __be32 op_to_viid;
1047         __be32 freemacs_to_len16;
1048         union fw_vi_mac {
1049                 struct fw_vi_mac_exact {
1050                         __be16 valid_to_idx;
1051                         __u8   macaddr[6];
1052                 } exact[7];
1053                 struct fw_vi_mac_hash {
1054                         __be64 hashvec;
1055                 } hash;
1056         } u;
1057 };
1058
1059 #define S_FW_VI_MAC_CMD_VIID    0
1060 #define M_FW_VI_MAC_CMD_VIID    0xfff
1061 #define V_FW_VI_MAC_CMD_VIID(x) ((x) << S_FW_VI_MAC_CMD_VIID)
1062 #define G_FW_VI_MAC_CMD_VIID(x) \
1063         (((x) >> S_FW_VI_MAC_CMD_VIID) & M_FW_VI_MAC_CMD_VIID)
1064
1065 #define S_FW_VI_MAC_CMD_VALID           15
1066 #define M_FW_VI_MAC_CMD_VALID           0x1
1067 #define V_FW_VI_MAC_CMD_VALID(x)        ((x) << S_FW_VI_MAC_CMD_VALID)
1068 #define G_FW_VI_MAC_CMD_VALID(x)        \
1069         (((x) >> S_FW_VI_MAC_CMD_VALID) & M_FW_VI_MAC_CMD_VALID)
1070 #define F_FW_VI_MAC_CMD_VALID   V_FW_VI_MAC_CMD_VALID(1U)
1071
1072 #define S_FW_VI_MAC_CMD_SMAC_RESULT     10
1073 #define M_FW_VI_MAC_CMD_SMAC_RESULT     0x3
1074 #define V_FW_VI_MAC_CMD_SMAC_RESULT(x)  ((x) << S_FW_VI_MAC_CMD_SMAC_RESULT)
1075 #define G_FW_VI_MAC_CMD_SMAC_RESULT(x)  \
1076         (((x) >> S_FW_VI_MAC_CMD_SMAC_RESULT) & M_FW_VI_MAC_CMD_SMAC_RESULT)
1077
1078 #define S_FW_VI_MAC_CMD_IDX     0
1079 #define M_FW_VI_MAC_CMD_IDX     0x3ff
1080 #define V_FW_VI_MAC_CMD_IDX(x)  ((x) << S_FW_VI_MAC_CMD_IDX)
1081 #define G_FW_VI_MAC_CMD_IDX(x)  \
1082         (((x) >> S_FW_VI_MAC_CMD_IDX) & M_FW_VI_MAC_CMD_IDX)
1083
1084 struct fw_vi_rxmode_cmd {
1085         __be32 op_to_viid;
1086         __be32 retval_len16;
1087         __be32 mtu_to_vlanexen;
1088         __be32 r4_lo;
1089 };
1090
1091 #define S_FW_VI_RXMODE_CMD_VIID         0
1092 #define M_FW_VI_RXMODE_CMD_VIID         0xfff
1093 #define V_FW_VI_RXMODE_CMD_VIID(x)      ((x) << S_FW_VI_RXMODE_CMD_VIID)
1094 #define G_FW_VI_RXMODE_CMD_VIID(x)      \
1095         (((x) >> S_FW_VI_RXMODE_CMD_VIID) & M_FW_VI_RXMODE_CMD_VIID)
1096
1097 #define S_FW_VI_RXMODE_CMD_MTU          16
1098 #define M_FW_VI_RXMODE_CMD_MTU          0xffff
1099 #define V_FW_VI_RXMODE_CMD_MTU(x)       ((x) << S_FW_VI_RXMODE_CMD_MTU)
1100 #define G_FW_VI_RXMODE_CMD_MTU(x)       \
1101         (((x) >> S_FW_VI_RXMODE_CMD_MTU) & M_FW_VI_RXMODE_CMD_MTU)
1102
1103 #define S_FW_VI_RXMODE_CMD_PROMISCEN    14
1104 #define M_FW_VI_RXMODE_CMD_PROMISCEN    0x3
1105 #define V_FW_VI_RXMODE_CMD_PROMISCEN(x) ((x) << S_FW_VI_RXMODE_CMD_PROMISCEN)
1106 #define G_FW_VI_RXMODE_CMD_PROMISCEN(x) \
1107         (((x) >> S_FW_VI_RXMODE_CMD_PROMISCEN) & M_FW_VI_RXMODE_CMD_PROMISCEN)
1108
1109 #define S_FW_VI_RXMODE_CMD_ALLMULTIEN           12
1110 #define M_FW_VI_RXMODE_CMD_ALLMULTIEN           0x3
1111 #define V_FW_VI_RXMODE_CMD_ALLMULTIEN(x)        \
1112         ((x) << S_FW_VI_RXMODE_CMD_ALLMULTIEN)
1113 #define G_FW_VI_RXMODE_CMD_ALLMULTIEN(x)        \
1114         (((x) >> S_FW_VI_RXMODE_CMD_ALLMULTIEN) & M_FW_VI_RXMODE_CMD_ALLMULTIEN)
1115
1116 #define S_FW_VI_RXMODE_CMD_BROADCASTEN          10
1117 #define M_FW_VI_RXMODE_CMD_BROADCASTEN          0x3
1118 #define V_FW_VI_RXMODE_CMD_BROADCASTEN(x)       \
1119         ((x) << S_FW_VI_RXMODE_CMD_BROADCASTEN)
1120 #define G_FW_VI_RXMODE_CMD_BROADCASTEN(x)       \
1121         (((x) >> S_FW_VI_RXMODE_CMD_BROADCASTEN) & \
1122          M_FW_VI_RXMODE_CMD_BROADCASTEN)
1123
1124 #define S_FW_VI_RXMODE_CMD_VLANEXEN     8
1125 #define M_FW_VI_RXMODE_CMD_VLANEXEN     0x3
1126 #define V_FW_VI_RXMODE_CMD_VLANEXEN(x)  ((x) << S_FW_VI_RXMODE_CMD_VLANEXEN)
1127 #define G_FW_VI_RXMODE_CMD_VLANEXEN(x)  \
1128         (((x) >> S_FW_VI_RXMODE_CMD_VLANEXEN) & M_FW_VI_RXMODE_CMD_VLANEXEN)
1129
1130 struct fw_vi_enable_cmd {
1131         __be32 op_to_viid;
1132         __be32 ien_to_len16;
1133         __be16 blinkdur;
1134         __be16 r3;
1135         __be32 r4;
1136 };
1137
1138 #define S_FW_VI_ENABLE_CMD_VIID         0
1139 #define M_FW_VI_ENABLE_CMD_VIID         0xfff
1140 #define V_FW_VI_ENABLE_CMD_VIID(x)      ((x) << S_FW_VI_ENABLE_CMD_VIID)
1141 #define G_FW_VI_ENABLE_CMD_VIID(x)      \
1142         (((x) >> S_FW_VI_ENABLE_CMD_VIID) & M_FW_VI_ENABLE_CMD_VIID)
1143
1144 #define S_FW_VI_ENABLE_CMD_IEN          31
1145 #define M_FW_VI_ENABLE_CMD_IEN          0x1
1146 #define V_FW_VI_ENABLE_CMD_IEN(x)       ((x) << S_FW_VI_ENABLE_CMD_IEN)
1147 #define G_FW_VI_ENABLE_CMD_IEN(x)       \
1148         (((x) >> S_FW_VI_ENABLE_CMD_IEN) & M_FW_VI_ENABLE_CMD_IEN)
1149 #define F_FW_VI_ENABLE_CMD_IEN  V_FW_VI_ENABLE_CMD_IEN(1U)
1150
1151 #define S_FW_VI_ENABLE_CMD_EEN          30
1152 #define M_FW_VI_ENABLE_CMD_EEN          0x1
1153 #define V_FW_VI_ENABLE_CMD_EEN(x)       ((x) << S_FW_VI_ENABLE_CMD_EEN)
1154 #define G_FW_VI_ENABLE_CMD_EEN(x)       \
1155         (((x) >> S_FW_VI_ENABLE_CMD_EEN) & M_FW_VI_ENABLE_CMD_EEN)
1156 #define F_FW_VI_ENABLE_CMD_EEN  V_FW_VI_ENABLE_CMD_EEN(1U)
1157
1158 #define S_FW_VI_ENABLE_CMD_DCB_INFO     28
1159 #define M_FW_VI_ENABLE_CMD_DCB_INFO     0x1
1160 #define V_FW_VI_ENABLE_CMD_DCB_INFO(x)  ((x) << S_FW_VI_ENABLE_CMD_DCB_INFO)
1161 #define G_FW_VI_ENABLE_CMD_DCB_INFO(x)  \
1162         (((x) >> S_FW_VI_ENABLE_CMD_DCB_INFO) & M_FW_VI_ENABLE_CMD_DCB_INFO)
1163 #define F_FW_VI_ENABLE_CMD_DCB_INFO     V_FW_VI_ENABLE_CMD_DCB_INFO(1U)
1164
1165 /* VI VF stats offset definitions */
1166 #define VI_VF_NUM_STATS 16
1167
1168 /* VI PF stats offset definitions */
1169 #define VI_PF_NUM_STATS 17
1170 enum fw_vi_stats_pf_index {
1171         FW_VI_PF_STAT_TX_BCAST_BYTES_IX,
1172         FW_VI_PF_STAT_TX_BCAST_FRAMES_IX,
1173         FW_VI_PF_STAT_TX_MCAST_BYTES_IX,
1174         FW_VI_PF_STAT_TX_MCAST_FRAMES_IX,
1175         FW_VI_PF_STAT_TX_UCAST_BYTES_IX,
1176         FW_VI_PF_STAT_TX_UCAST_FRAMES_IX,
1177         FW_VI_PF_STAT_TX_OFLD_BYTES_IX,
1178         FW_VI_PF_STAT_TX_OFLD_FRAMES_IX,
1179         FW_VI_PF_STAT_RX_BYTES_IX,
1180         FW_VI_PF_STAT_RX_FRAMES_IX,
1181         FW_VI_PF_STAT_RX_BCAST_BYTES_IX,
1182         FW_VI_PF_STAT_RX_BCAST_FRAMES_IX,
1183         FW_VI_PF_STAT_RX_MCAST_BYTES_IX,
1184         FW_VI_PF_STAT_RX_MCAST_FRAMES_IX,
1185         FW_VI_PF_STAT_RX_UCAST_BYTES_IX,
1186         FW_VI_PF_STAT_RX_UCAST_FRAMES_IX,
1187         FW_VI_PF_STAT_RX_ERR_FRAMES_IX
1188 };
1189
1190 struct fw_vi_stats_cmd {
1191         __be32 op_to_viid;
1192         __be32 retval_len16;
1193         union fw_vi_stats {
1194                 struct fw_vi_stats_ctl {
1195                         __be16 nstats_ix;
1196                         __be16 r6;
1197                         __be32 r7;
1198                         __be64 stat0;
1199                         __be64 stat1;
1200                         __be64 stat2;
1201                         __be64 stat3;
1202                         __be64 stat4;
1203                         __be64 stat5;
1204                 } ctl;
1205                 struct fw_vi_stats_pf {
1206                         __be64 tx_bcast_bytes;
1207                         __be64 tx_bcast_frames;
1208                         __be64 tx_mcast_bytes;
1209                         __be64 tx_mcast_frames;
1210                         __be64 tx_ucast_bytes;
1211                         __be64 tx_ucast_frames;
1212                         __be64 tx_offload_bytes;
1213                         __be64 tx_offload_frames;
1214                         __be64 rx_pf_bytes;
1215                         __be64 rx_pf_frames;
1216                         __be64 rx_bcast_bytes;
1217                         __be64 rx_bcast_frames;
1218                         __be64 rx_mcast_bytes;
1219                         __be64 rx_mcast_frames;
1220                         __be64 rx_ucast_bytes;
1221                         __be64 rx_ucast_frames;
1222                         __be64 rx_err_frames;
1223                 } pf;
1224                 struct fw_vi_stats_vf {
1225                         __be64 tx_bcast_bytes;
1226                         __be64 tx_bcast_frames;
1227                         __be64 tx_mcast_bytes;
1228                         __be64 tx_mcast_frames;
1229                         __be64 tx_ucast_bytes;
1230                         __be64 tx_ucast_frames;
1231                         __be64 tx_drop_frames;
1232                         __be64 tx_offload_bytes;
1233                         __be64 tx_offload_frames;
1234                         __be64 rx_bcast_bytes;
1235                         __be64 rx_bcast_frames;
1236                         __be64 rx_mcast_bytes;
1237                         __be64 rx_mcast_frames;
1238                         __be64 rx_ucast_bytes;
1239                         __be64 rx_ucast_frames;
1240                         __be64 rx_err_frames;
1241                 } vf;
1242         } u;
1243 };
1244
1245 #define S_FW_VI_STATS_CMD_VIID          0
1246 #define V_FW_VI_STATS_CMD_VIID(x)       ((x) << S_FW_VI_STATS_CMD_VIID)
1247
1248 #define S_FW_VI_STATS_CMD_NSTATS        12
1249 #define V_FW_VI_STATS_CMD_NSTATS(x)     ((x) << S_FW_VI_STATS_CMD_NSTATS)
1250
1251 #define S_FW_VI_STATS_CMD_IX            0
1252 #define V_FW_VI_STATS_CMD_IX(x)         ((x) << S_FW_VI_STATS_CMD_IX)
1253
1254 /* old 16-bit port capabilities bitmap */
1255 enum fw_port_cap {
1256         FW_PORT_CAP_SPEED_100M          = 0x0001,
1257         FW_PORT_CAP_SPEED_1G            = 0x0002,
1258         FW_PORT_CAP_SPEED_25G           = 0x0004,
1259         FW_PORT_CAP_SPEED_10G           = 0x0008,
1260         FW_PORT_CAP_SPEED_40G           = 0x0010,
1261         FW_PORT_CAP_SPEED_100G          = 0x0020,
1262         FW_PORT_CAP_FC_RX               = 0x0040,
1263         FW_PORT_CAP_FC_TX               = 0x0080,
1264         FW_PORT_CAP_ANEG                = 0x0100,
1265         FW_PORT_CAP_MDIX                = 0x0200,
1266         FW_PORT_CAP_MDIAUTO             = 0x0400,
1267         FW_PORT_CAP_FEC_RS              = 0x0800,
1268         FW_PORT_CAP_FEC_BASER_RS        = 0x1000,
1269         FW_PORT_CAP_FEC_RESERVED        = 0x2000,
1270         FW_PORT_CAP_802_3_PAUSE         = 0x4000,
1271         FW_PORT_CAP_802_3_ASM_DIR       = 0x8000,
1272 };
1273
1274 #define S_FW_PORT_CAP_SPEED     0
1275 #define M_FW_PORT_CAP_SPEED     0x3f
1276 #define V_FW_PORT_CAP_SPEED(x)  ((x) << S_FW_PORT_CAP_SPEED)
1277 #define G_FW_PORT_CAP_SPEED(x) \
1278         (((x) >> S_FW_PORT_CAP_SPEED) & M_FW_PORT_CAP_SPEED)
1279
1280 enum fw_port_mdi {
1281         FW_PORT_CAP_MDI_AUTO,
1282 };
1283
1284 #define S_FW_PORT_CAP_MDI 9
1285 #define M_FW_PORT_CAP_MDI 3
1286 #define V_FW_PORT_CAP_MDI(x) ((x) << S_FW_PORT_CAP_MDI)
1287 #define G_FW_PORT_CAP_MDI(x) (((x) >> S_FW_PORT_CAP_MDI) & M_FW_PORT_CAP_MDI)
1288
1289 /* new 32-bit port capabilities bitmap (fw_port_cap32_t) */
1290 #define FW_PORT_CAP32_SPEED_100M        0x00000001UL
1291 #define FW_PORT_CAP32_SPEED_1G          0x00000002UL
1292 #define FW_PORT_CAP32_SPEED_10G         0x00000004UL
1293 #define FW_PORT_CAP32_SPEED_25G         0x00000008UL
1294 #define FW_PORT_CAP32_SPEED_40G         0x00000010UL
1295 #define FW_PORT_CAP32_SPEED_50G         0x00000020UL
1296 #define FW_PORT_CAP32_SPEED_100G        0x00000040UL
1297 #define FW_PORT_CAP32_FC_RX             0x00010000UL
1298 #define FW_PORT_CAP32_FC_TX             0x00020000UL
1299 #define FW_PORT_CAP32_802_3_PAUSE       0x00040000UL
1300 #define FW_PORT_CAP32_802_3_ASM_DIR     0x00080000UL
1301 #define FW_PORT_CAP32_ANEG              0x00100000UL
1302 #define FW_PORT_CAP32_MDIX              0x00200000UL
1303 #define FW_PORT_CAP32_MDIAUTO           0x00400000UL
1304 #define FW_PORT_CAP32_FEC_RS            0x00800000UL
1305 #define FW_PORT_CAP32_FEC_BASER_RS      0x01000000UL
1306
1307 #define S_FW_PORT_CAP32_SPEED           0
1308 #define M_FW_PORT_CAP32_SPEED           0xfff
1309 #define V_FW_PORT_CAP32_SPEED(x)        ((x) << S_FW_PORT_CAP32_SPEED)
1310 #define G_FW_PORT_CAP32_SPEED(x) \
1311         (((x) >> S_FW_PORT_CAP32_SPEED) & M_FW_PORT_CAP32_SPEED)
1312
1313 enum fw_port_mdi32 {
1314         FW_PORT_CAP32_MDI_AUTO,
1315 };
1316
1317 #define S_FW_PORT_CAP32_MDI 21
1318 #define M_FW_PORT_CAP32_MDI 3
1319 #define V_FW_PORT_CAP32_MDI(x) ((x) << S_FW_PORT_CAP32_MDI)
1320 #define G_FW_PORT_CAP32_MDI(x) \
1321         (((x) >> S_FW_PORT_CAP32_MDI) & M_FW_PORT_CAP32_MDI)
1322
1323 enum fw_port_action {
1324         FW_PORT_ACTION_L1_CFG           = 0x0001,
1325         FW_PORT_ACTION_GET_PORT_INFO    = 0x0003,
1326         FW_PORT_ACTION_L1_CFG32         = 0x0009,
1327         FW_PORT_ACTION_GET_PORT_INFO32  = 0x000a,
1328 };
1329
1330 struct fw_port_cmd {
1331         __be32 op_to_portid;
1332         __be32 action_to_len16;
1333         union fw_port {
1334                 struct fw_port_l1cfg {
1335                         __be32 rcap;
1336                         __be32 r;
1337                 } l1cfg;
1338                 struct fw_port_l2cfg {
1339                         __u8   ctlbf;
1340                         __u8   ovlan3_to_ivlan0;
1341                         __be16 ivlantype;
1342                         __be16 txipg_force_pinfo;
1343                         __be16 mtu;
1344                         __be16 ovlan0mask;
1345                         __be16 ovlan0type;
1346                         __be16 ovlan1mask;
1347                         __be16 ovlan1type;
1348                         __be16 ovlan2mask;
1349                         __be16 ovlan2type;
1350                         __be16 ovlan3mask;
1351                         __be16 ovlan3type;
1352                 } l2cfg;
1353                 struct fw_port_info {
1354                         __be32 lstatus_to_modtype;
1355                         __be16 pcap;
1356                         __be16 acap;
1357                         __be16 mtu;
1358                         __u8   cbllen;
1359                         __u8   auxlinfo;
1360                         __u8   dcbxdis_pkd;
1361                         __u8   r8_lo;
1362                         __be16 lpacap;
1363                         __be64 r9;
1364                 } info;
1365                 struct fw_port_diags {
1366                         __u8   diagop;
1367                         __u8   r[3];
1368                         __be32 diagval;
1369                 } diags;
1370                 union fw_port_dcb {
1371                         struct fw_port_dcb_pgid {
1372                                 __u8   type;
1373                                 __u8   apply_pkd;
1374                                 __u8   r10_lo[2];
1375                                 __be32 pgid;
1376                                 __be64 r11;
1377                         } pgid;
1378                         struct fw_port_dcb_pgrate {
1379                                 __u8   type;
1380                                 __u8   apply_pkd;
1381                                 __u8   r10_lo[5];
1382                                 __u8   num_tcs_supported;
1383                                 __u8   pgrate[8];
1384                                 __u8   tsa[8];
1385                         } pgrate;
1386                         struct fw_port_dcb_priorate {
1387                                 __u8   type;
1388                                 __u8   apply_pkd;
1389                                 __u8   r10_lo[6];
1390                                 __u8   strict_priorate[8];
1391                         } priorate;
1392                         struct fw_port_dcb_pfc {
1393                                 __u8   type;
1394                                 __u8   pfcen;
1395                                 __u8   r10[5];
1396                                 __u8   max_pfc_tcs;
1397                                 __be64 r11;
1398                         } pfc;
1399                         struct fw_port_app_priority {
1400                                 __u8   type;
1401                                 __u8   r10[2];
1402                                 __u8   idx;
1403                                 __u8   user_prio_map;
1404                                 __u8   sel_field;
1405                                 __be16 protocolid;
1406                                 __be64 r12;
1407                         } app_priority;
1408                         struct fw_port_dcb_control {
1409                                 __u8   type;
1410                                 __u8   all_syncd_pkd;
1411                                 __be16 dcb_version_to_app_state;
1412                                 __be32 r11;
1413                                 __be64 r12;
1414                         } control;
1415                 } dcb;
1416                 struct fw_port_l1cfg32 {
1417                         __be32 rcap32;
1418                         __be32 r;
1419                 } l1cfg32;
1420                 struct fw_port_info32 {
1421                         __be32 lstatus32_to_cbllen32;
1422                         __be32 auxlinfo32_mtu32;
1423                         __be32 linkattr32;
1424                         __be32 pcaps32;
1425                         __be32 acaps32;
1426                         __be32 lpacaps32;
1427                 } info32;
1428         } u;
1429 };
1430
1431 #define S_FW_PORT_CMD_PORTID    0
1432 #define M_FW_PORT_CMD_PORTID    0xf
1433 #define V_FW_PORT_CMD_PORTID(x) ((x) << S_FW_PORT_CMD_PORTID)
1434 #define G_FW_PORT_CMD_PORTID(x) \
1435         (((x) >> S_FW_PORT_CMD_PORTID) & M_FW_PORT_CMD_PORTID)
1436
1437 #define S_FW_PORT_CMD_ACTION    16
1438 #define M_FW_PORT_CMD_ACTION    0xffff
1439 #define V_FW_PORT_CMD_ACTION(x) ((x) << S_FW_PORT_CMD_ACTION)
1440 #define G_FW_PORT_CMD_ACTION(x) \
1441         (((x) >> S_FW_PORT_CMD_ACTION) & M_FW_PORT_CMD_ACTION)
1442
1443 #define S_FW_PORT_CMD_LSTATUS           31
1444 #define M_FW_PORT_CMD_LSTATUS           0x1
1445 #define V_FW_PORT_CMD_LSTATUS(x)        ((x) << S_FW_PORT_CMD_LSTATUS)
1446 #define G_FW_PORT_CMD_LSTATUS(x)        \
1447         (((x) >> S_FW_PORT_CMD_LSTATUS) & M_FW_PORT_CMD_LSTATUS)
1448 #define F_FW_PORT_CMD_LSTATUS   V_FW_PORT_CMD_LSTATUS(1U)
1449
1450 #define S_FW_PORT_CMD_LSPEED    24
1451 #define M_FW_PORT_CMD_LSPEED    0x3f
1452 #define V_FW_PORT_CMD_LSPEED(x) ((x) << S_FW_PORT_CMD_LSPEED)
1453 #define G_FW_PORT_CMD_LSPEED(x) \
1454         (((x) >> S_FW_PORT_CMD_LSPEED) & M_FW_PORT_CMD_LSPEED)
1455
1456 #define S_FW_PORT_CMD_TXPAUSE           23
1457 #define M_FW_PORT_CMD_TXPAUSE           0x1
1458 #define V_FW_PORT_CMD_TXPAUSE(x)        ((x) << S_FW_PORT_CMD_TXPAUSE)
1459 #define G_FW_PORT_CMD_TXPAUSE(x)        \
1460         (((x) >> S_FW_PORT_CMD_TXPAUSE) & M_FW_PORT_CMD_TXPAUSE)
1461 #define F_FW_PORT_CMD_TXPAUSE   V_FW_PORT_CMD_TXPAUSE(1U)
1462
1463 #define S_FW_PORT_CMD_RXPAUSE           22
1464 #define M_FW_PORT_CMD_RXPAUSE           0x1
1465 #define V_FW_PORT_CMD_RXPAUSE(x)        ((x) << S_FW_PORT_CMD_RXPAUSE)
1466 #define G_FW_PORT_CMD_RXPAUSE(x)        \
1467         (((x) >> S_FW_PORT_CMD_RXPAUSE) & M_FW_PORT_CMD_RXPAUSE)
1468 #define F_FW_PORT_CMD_RXPAUSE   V_FW_PORT_CMD_RXPAUSE(1U)
1469
1470 #define S_FW_PORT_CMD_MDIOCAP           21
1471 #define M_FW_PORT_CMD_MDIOCAP           0x1
1472 #define V_FW_PORT_CMD_MDIOCAP(x)        ((x) << S_FW_PORT_CMD_MDIOCAP)
1473 #define G_FW_PORT_CMD_MDIOCAP(x)        \
1474         (((x) >> S_FW_PORT_CMD_MDIOCAP) & M_FW_PORT_CMD_MDIOCAP)
1475 #define F_FW_PORT_CMD_MDIOCAP   V_FW_PORT_CMD_MDIOCAP(1U)
1476
1477 #define S_FW_PORT_CMD_MDIOADDR          16
1478 #define M_FW_PORT_CMD_MDIOADDR          0x1f
1479 #define V_FW_PORT_CMD_MDIOADDR(x)       ((x) << S_FW_PORT_CMD_MDIOADDR)
1480 #define G_FW_PORT_CMD_MDIOADDR(x)       \
1481         (((x) >> S_FW_PORT_CMD_MDIOADDR) & M_FW_PORT_CMD_MDIOADDR)
1482
1483 #define S_FW_PORT_CMD_PTYPE     8
1484 #define M_FW_PORT_CMD_PTYPE     0x1f
1485 #define V_FW_PORT_CMD_PTYPE(x)  ((x) << S_FW_PORT_CMD_PTYPE)
1486 #define G_FW_PORT_CMD_PTYPE(x)  \
1487         (((x) >> S_FW_PORT_CMD_PTYPE) & M_FW_PORT_CMD_PTYPE)
1488
1489 #define S_FW_PORT_CMD_LINKDNRC          5
1490 #define M_FW_PORT_CMD_LINKDNRC          0x7
1491 #define V_FW_PORT_CMD_LINKDNRC(x)       ((x) << S_FW_PORT_CMD_LINKDNRC)
1492 #define G_FW_PORT_CMD_LINKDNRC(x)       \
1493         (((x) >> S_FW_PORT_CMD_LINKDNRC) & M_FW_PORT_CMD_LINKDNRC)
1494
1495 #define S_FW_PORT_CMD_MODTYPE           0
1496 #define M_FW_PORT_CMD_MODTYPE           0x1f
1497 #define V_FW_PORT_CMD_MODTYPE(x)        ((x) << S_FW_PORT_CMD_MODTYPE)
1498 #define G_FW_PORT_CMD_MODTYPE(x)        \
1499         (((x) >> S_FW_PORT_CMD_MODTYPE) & M_FW_PORT_CMD_MODTYPE)
1500
1501 #define S_FW_PORT_CMD_LSTATUS32                31
1502 #define M_FW_PORT_CMD_LSTATUS32                0x1
1503 #define V_FW_PORT_CMD_LSTATUS32(x)     ((x) << S_FW_PORT_CMD_LSTATUS32)
1504 #define F_FW_PORT_CMD_LSTATUS32        V_FW_PORT_CMD_LSTATUS32(1U)
1505
1506 #define S_FW_PORT_CMD_LINKDNRC32       28
1507 #define M_FW_PORT_CMD_LINKDNRC32       0x7
1508 #define G_FW_PORT_CMD_LINKDNRC32(x)    \
1509         (((x) >> S_FW_PORT_CMD_LINKDNRC32) & M_FW_PORT_CMD_LINKDNRC32)
1510
1511 #define S_FW_PORT_CMD_MDIOCAP32                26
1512 #define M_FW_PORT_CMD_MDIOCAP32                0x1
1513 #define V_FW_PORT_CMD_MDIOCAP32(x)     ((x) << S_FW_PORT_CMD_MDIOCAP32)
1514 #define F_FW_PORT_CMD_MDIOCAP32        V_FW_PORT_CMD_MDIOCAP32(1U)
1515
1516 #define S_FW_PORT_CMD_MDIOADDR32       21
1517 #define M_FW_PORT_CMD_MDIOADDR32       0x1f
1518 #define G_FW_PORT_CMD_MDIOADDR32(x)    \
1519         (((x) >> S_FW_PORT_CMD_MDIOADDR32) & M_FW_PORT_CMD_MDIOADDR32)
1520
1521 #define S_FW_PORT_CMD_PORTTYPE32        13
1522 #define M_FW_PORT_CMD_PORTTYPE32        0xff
1523 #define G_FW_PORT_CMD_PORTTYPE32(x)     \
1524         (((x) >> S_FW_PORT_CMD_PORTTYPE32) & M_FW_PORT_CMD_PORTTYPE32)
1525
1526 #define S_FW_PORT_CMD_MODTYPE32                8
1527 #define M_FW_PORT_CMD_MODTYPE32                0x1f
1528 #define G_FW_PORT_CMD_MODTYPE32(x)     \
1529         (((x) >> S_FW_PORT_CMD_MODTYPE32) & M_FW_PORT_CMD_MODTYPE32)
1530
1531 /*
1532  * These are configured into the VPD and hence tools that generate
1533  * VPD may use this enumeration.
1534  * extPHY #lanes T4_I2C extI2C BP_Eq BP_ANEG Speed
1535  *
1536  * REMEMBER:
1537  * Update the Common Code t4_hw.c:t4_get_port_type_description()
1538  * with any new Firmware Port Technology Types!
1539  */
1540 enum fw_port_type {
1541         FW_PORT_TYPE_FIBER_XFI  =  0, /* Y, 1, N, Y, N, N, 10G */
1542         FW_PORT_TYPE_FIBER_XAUI =  1, /* Y, 4, N, Y, N, N, 10G */
1543         FW_PORT_TYPE_BT_SGMII   =  2, /* Y, 1, No, No, No, No, 1G/100M */
1544         FW_PORT_TYPE_BT_XFI     =  3, /* Y, 1, No, No, No, No, 10G */
1545         FW_PORT_TYPE_BT_XAUI    =  4, /* Y, 4, No, No, No, No, 10G/1G/100M? */
1546         FW_PORT_TYPE_KX4        =  5, /* No, 4, No, No, Yes, Yes, 10G */
1547         FW_PORT_TYPE_CX4        =  6, /* No, 4, No, No, No, No, 10G */
1548         FW_PORT_TYPE_KX         =  7, /* No, 1, No, No, Yes, No, 1G */
1549         FW_PORT_TYPE_KR         =  8, /* No, 1, No, No, Yes, Yes, 10G */
1550         FW_PORT_TYPE_SFP        =  9, /* No, 1, Yes, No, No, No, 10G */
1551         FW_PORT_TYPE_BP_AP      = 10,
1552         /* No, 1, No, No, Yes, Yes, 10G, BP ANGE */
1553         FW_PORT_TYPE_BP4_AP     = 11,
1554         /* No, 4, No, No, Yes, Yes, 10G, BP ANGE */
1555         FW_PORT_TYPE_QSFP_10G   = 12, /* No, 1, Yes, No, No, No, 10G */
1556         FW_PORT_TYPE_QSA        = 13, /* No, 1, Yes, No, No, No, 10G */
1557         FW_PORT_TYPE_QSFP       = 14, /* No, 4, Yes, No, No, No, 40G */
1558         FW_PORT_TYPE_BP40_BA    = 15,
1559         /* No, 4, No, No, Yes, Yes, 40G/10G/1G, BP ANGE */
1560         FW_PORT_TYPE_KR4_100G   = 16, /* No, 4, 100G/40G/25G, Backplane */
1561         FW_PORT_TYPE_CR4_QSFP   = 17, /* No, 4, 100G/40G/25G */
1562         FW_PORT_TYPE_CR_QSFP    = 18, /* No, 1, 25G Spider cable */
1563         FW_PORT_TYPE_CR2_QSFP   = 19, /* No, 2, 50G */
1564         FW_PORT_TYPE_SFP28      = 20, /* No, 1, 25G/10G/1G */
1565         FW_PORT_TYPE_KR_SFP28   = 21, /* No, 1, 25G/10G/1G using Backplane */
1566         FW_PORT_TYPE_NONE = M_FW_PORT_CMD_PTYPE
1567 };
1568
1569 /* These are read from module's EEPROM and determined once the
1570  * module is inserted.
1571  */
1572 enum fw_port_module_type {
1573         FW_PORT_MOD_TYPE_NA             = 0x0,
1574         FW_PORT_MOD_TYPE_LR             = 0x1,
1575         FW_PORT_MOD_TYPE_SR             = 0x2,
1576         FW_PORT_MOD_TYPE_ER             = 0x3,
1577         FW_PORT_MOD_TYPE_TWINAX_PASSIVE = 0x4,
1578         FW_PORT_MOD_TYPE_TWINAX_ACTIVE  = 0x5,
1579         FW_PORT_MOD_TYPE_LRM            = 0x6,
1580         FW_PORT_MOD_TYPE_ERROR          = M_FW_PORT_CMD_MODTYPE - 3,
1581         FW_PORT_MOD_TYPE_UNKNOWN        = M_FW_PORT_CMD_MODTYPE - 2,
1582         FW_PORT_MOD_TYPE_NOTSUPPORTED   = M_FW_PORT_CMD_MODTYPE - 1,
1583         FW_PORT_MOD_TYPE_NONE           = M_FW_PORT_CMD_MODTYPE
1584 };
1585
1586 /* used by FW and tools may use this to generate VPD */
1587 enum fw_port_mod_sub_type {
1588         FW_PORT_MOD_SUB_TYPE_NA,
1589         FW_PORT_MOD_SUB_TYPE_MV88E114X  = 0x1,
1590         FW_PORT_MOD_SUB_TYPE_TN8022     = 0x2,
1591         FW_PORT_MOD_SUB_TYPE_AQ1202     = 0x3,
1592         FW_PORT_MOD_SUB_TYPE_88x3120    = 0x4,
1593         FW_PORT_MOD_SUB_TYPE_BCM84834   = 0x5,
1594         FW_PORT_MOD_SUB_TYPE_BCM5482    = 0x6,
1595         FW_PORT_MOD_SUB_TYPE_BCM84856   = 0x7,
1596         FW_PORT_MOD_SUB_TYPE_BT_VSC8634 = 0x8,
1597
1598         /*
1599          * The following will never been in the VPD.  They are TWINAX cable
1600          * lengths decoded from SFP+ module i2c PROMs.  These should almost
1601          * certainly go somewhere else ...
1602          */
1603         FW_PORT_MOD_SUB_TYPE_TWINAX_1   = 0x9,
1604         FW_PORT_MOD_SUB_TYPE_TWINAX_3   = 0xA,
1605         FW_PORT_MOD_SUB_TYPE_TWINAX_5   = 0xB,
1606         FW_PORT_MOD_SUB_TYPE_TWINAX_7   = 0xC,
1607 };
1608
1609 /* link down reason codes (3b) */
1610 enum fw_port_link_dn_rc {
1611         FW_PORT_LINK_DN_RC_NONE,
1612         FW_PORT_LINK_DN_RC_REMFLT,      /* Remote fault detected */
1613         FW_PORT_LINK_DN_ANEG_F,         /* Auto-negotiation fault */
1614         FW_PORT_LINK_DN_RESERVED3,
1615         FW_PORT_LINK_DN_OVERHEAT,       /* Port overheated */
1616         FW_PORT_LINK_DN_UNKNOWN,        /* Unable to determine reason */
1617         FW_PORT_LINK_DN_RX_LOS,         /* No RX signal detected */
1618         FW_PORT_LINK_DN_RESERVED7
1619 };
1620
1621 /* port stats */
1622 #define FW_NUM_PORT_STATS 50
1623 #define FW_NUM_PORT_TX_STATS 23
1624 #define FW_NUM_PORT_RX_STATS 27
1625
1626 enum fw_port_stats_tx_index {
1627         FW_STAT_TX_PORT_BYTES_IX,
1628         FW_STAT_TX_PORT_FRAMES_IX,
1629         FW_STAT_TX_PORT_BCAST_IX,
1630         FW_STAT_TX_PORT_MCAST_IX,
1631         FW_STAT_TX_PORT_UCAST_IX,
1632         FW_STAT_TX_PORT_ERROR_IX,
1633         FW_STAT_TX_PORT_64B_IX,
1634         FW_STAT_TX_PORT_65B_127B_IX,
1635         FW_STAT_TX_PORT_128B_255B_IX,
1636         FW_STAT_TX_PORT_256B_511B_IX,
1637         FW_STAT_TX_PORT_512B_1023B_IX,
1638         FW_STAT_TX_PORT_1024B_1518B_IX,
1639         FW_STAT_TX_PORT_1519B_MAX_IX,
1640         FW_STAT_TX_PORT_DROP_IX,
1641         FW_STAT_TX_PORT_PAUSE_IX,
1642         FW_STAT_TX_PORT_PPP0_IX,
1643         FW_STAT_TX_PORT_PPP1_IX,
1644         FW_STAT_TX_PORT_PPP2_IX,
1645         FW_STAT_TX_PORT_PPP3_IX,
1646         FW_STAT_TX_PORT_PPP4_IX,
1647         FW_STAT_TX_PORT_PPP5_IX,
1648         FW_STAT_TX_PORT_PPP6_IX,
1649         FW_STAT_TX_PORT_PPP7_IX
1650 };
1651
1652 enum fw_port_stat_rx_index {
1653         FW_STAT_RX_PORT_BYTES_IX,
1654         FW_STAT_RX_PORT_FRAMES_IX,
1655         FW_STAT_RX_PORT_BCAST_IX,
1656         FW_STAT_RX_PORT_MCAST_IX,
1657         FW_STAT_RX_PORT_UCAST_IX,
1658         FW_STAT_RX_PORT_MTU_ERROR_IX,
1659         FW_STAT_RX_PORT_MTU_CRC_ERROR_IX,
1660         FW_STAT_RX_PORT_CRC_ERROR_IX,
1661         FW_STAT_RX_PORT_LEN_ERROR_IX,
1662         FW_STAT_RX_PORT_SYM_ERROR_IX,
1663         FW_STAT_RX_PORT_64B_IX,
1664         FW_STAT_RX_PORT_65B_127B_IX,
1665         FW_STAT_RX_PORT_128B_255B_IX,
1666         FW_STAT_RX_PORT_256B_511B_IX,
1667         FW_STAT_RX_PORT_512B_1023B_IX,
1668         FW_STAT_RX_PORT_1024B_1518B_IX,
1669         FW_STAT_RX_PORT_1519B_MAX_IX,
1670         FW_STAT_RX_PORT_PAUSE_IX,
1671         FW_STAT_RX_PORT_PPP0_IX,
1672         FW_STAT_RX_PORT_PPP1_IX,
1673         FW_STAT_RX_PORT_PPP2_IX,
1674         FW_STAT_RX_PORT_PPP3_IX,
1675         FW_STAT_RX_PORT_PPP4_IX,
1676         FW_STAT_RX_PORT_PPP5_IX,
1677         FW_STAT_RX_PORT_PPP6_IX,
1678         FW_STAT_RX_PORT_PPP7_IX,
1679         FW_STAT_RX_PORT_LESS_64B_IX
1680 };
1681
1682 struct fw_port_stats_cmd {
1683         __be32 op_to_portid;
1684         __be32 retval_len16;
1685         union fw_port_stats {
1686                 struct fw_port_stats_ctl {
1687                         __u8   nstats_bg_bm;
1688                         __u8   tx_ix;
1689                         __be16 r6;
1690                         __be32 r7;
1691                         __be64 stat0;
1692                         __be64 stat1;
1693                         __be64 stat2;
1694                         __be64 stat3;
1695                         __be64 stat4;
1696                         __be64 stat5;
1697                 } ctl;
1698                 struct fw_port_stats_all {
1699                         __be64 tx_bytes;
1700                         __be64 tx_frames;
1701                         __be64 tx_bcast;
1702                         __be64 tx_mcast;
1703                         __be64 tx_ucast;
1704                         __be64 tx_error;
1705                         __be64 tx_64b;
1706                         __be64 tx_65b_127b;
1707                         __be64 tx_128b_255b;
1708                         __be64 tx_256b_511b;
1709                         __be64 tx_512b_1023b;
1710                         __be64 tx_1024b_1518b;
1711                         __be64 tx_1519b_max;
1712                         __be64 tx_drop;
1713                         __be64 tx_pause;
1714                         __be64 tx_ppp0;
1715                         __be64 tx_ppp1;
1716                         __be64 tx_ppp2;
1717                         __be64 tx_ppp3;
1718                         __be64 tx_ppp4;
1719                         __be64 tx_ppp5;
1720                         __be64 tx_ppp6;
1721                         __be64 tx_ppp7;
1722                         __be64 rx_bytes;
1723                         __be64 rx_frames;
1724                         __be64 rx_bcast;
1725                         __be64 rx_mcast;
1726                         __be64 rx_ucast;
1727                         __be64 rx_mtu_error;
1728                         __be64 rx_mtu_crc_error;
1729                         __be64 rx_crc_error;
1730                         __be64 rx_len_error;
1731                         __be64 rx_sym_error;
1732                         __be64 rx_64b;
1733                         __be64 rx_65b_127b;
1734                         __be64 rx_128b_255b;
1735                         __be64 rx_256b_511b;
1736                         __be64 rx_512b_1023b;
1737                         __be64 rx_1024b_1518b;
1738                         __be64 rx_1519b_max;
1739                         __be64 rx_pause;
1740                         __be64 rx_ppp0;
1741                         __be64 rx_ppp1;
1742                         __be64 rx_ppp2;
1743                         __be64 rx_ppp3;
1744                         __be64 rx_ppp4;
1745                         __be64 rx_ppp5;
1746                         __be64 rx_ppp6;
1747                         __be64 rx_ppp7;
1748                         __be64 rx_less_64b;
1749                         __be64 rx_bg_drop;
1750                         __be64 rx_bg_trunc;
1751                 } all;
1752         } u;
1753 };
1754
1755 struct fw_rss_ind_tbl_cmd {
1756         __be32 op_to_viid;
1757         __be32 retval_len16;
1758         __be16 niqid;
1759         __be16 startidx;
1760         __be32 r3;
1761         __be32 iq0_to_iq2;
1762         __be32 iq3_to_iq5;
1763         __be32 iq6_to_iq8;
1764         __be32 iq9_to_iq11;
1765         __be32 iq12_to_iq14;
1766         __be32 iq15_to_iq17;
1767         __be32 iq18_to_iq20;
1768         __be32 iq21_to_iq23;
1769         __be32 iq24_to_iq26;
1770         __be32 iq27_to_iq29;
1771         __be32 iq30_iq31;
1772         __be32 r15_lo;
1773 };
1774
1775 #define S_FW_RSS_IND_TBL_CMD_VIID       0
1776 #define M_FW_RSS_IND_TBL_CMD_VIID       0xfff
1777 #define V_FW_RSS_IND_TBL_CMD_VIID(x)    ((x) << S_FW_RSS_IND_TBL_CMD_VIID)
1778 #define G_FW_RSS_IND_TBL_CMD_VIID(x)    \
1779         (((x) >> S_FW_RSS_IND_TBL_CMD_VIID) & M_FW_RSS_IND_TBL_CMD_VIID)
1780
1781 #define S_FW_RSS_IND_TBL_CMD_IQ0        20
1782 #define M_FW_RSS_IND_TBL_CMD_IQ0        0x3ff
1783 #define V_FW_RSS_IND_TBL_CMD_IQ0(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ0)
1784 #define G_FW_RSS_IND_TBL_CMD_IQ0(x)     \
1785         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ0) & M_FW_RSS_IND_TBL_CMD_IQ0)
1786
1787 #define S_FW_RSS_IND_TBL_CMD_IQ1        10
1788 #define M_FW_RSS_IND_TBL_CMD_IQ1        0x3ff
1789 #define V_FW_RSS_IND_TBL_CMD_IQ1(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ1)
1790 #define G_FW_RSS_IND_TBL_CMD_IQ1(x)     \
1791         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ1) & M_FW_RSS_IND_TBL_CMD_IQ1)
1792
1793 #define S_FW_RSS_IND_TBL_CMD_IQ2        0
1794 #define M_FW_RSS_IND_TBL_CMD_IQ2        0x3ff
1795 #define V_FW_RSS_IND_TBL_CMD_IQ2(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ2)
1796 #define G_FW_RSS_IND_TBL_CMD_IQ2(x)     \
1797         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ2) & M_FW_RSS_IND_TBL_CMD_IQ2)
1798
1799 struct fw_rss_glb_config_cmd {
1800         __be32 op_to_write;
1801         __be32 retval_len16;
1802         union fw_rss_glb_config {
1803                 struct fw_rss_glb_config_manual {
1804                         __be32 mode_pkd;
1805                         __be32 r3;
1806                         __be64 r4;
1807                         __be64 r5;
1808                 } manual;
1809                 struct fw_rss_glb_config_basicvirtual {
1810                         __be32 mode_keymode;
1811                         __be32 synmapen_to_hashtoeplitz;
1812                         __be64 r8;
1813                         __be64 r9;
1814                 } basicvirtual;
1815         } u;
1816 };
1817
1818 #define S_FW_RSS_GLB_CONFIG_CMD_MODE    28
1819 #define M_FW_RSS_GLB_CONFIG_CMD_MODE    0xf
1820 #define G_FW_RSS_GLB_CONFIG_CMD_MODE(x) \
1821         (((x) >> S_FW_RSS_GLB_CONFIG_CMD_MODE) & M_FW_RSS_GLB_CONFIG_CMD_MODE)
1822
1823 #define FW_RSS_GLB_CONFIG_CMD_MODE_BASICVIRTUAL 1
1824
1825 #define S_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN 8
1826 #define V_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN(x) \
1827         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN)
1828 #define F_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN V_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN(1U)
1829
1830 #define S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6 7
1831 #define V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6(x) \
1832         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6)
1833 #define F_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6 \
1834         V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6(1U)
1835
1836 #define S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6 6
1837 #define V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6(x) \
1838         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6)
1839 #define F_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6 \
1840         V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6(1U)
1841
1842 #define S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4 5
1843 #define V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4(x) \
1844         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4)
1845 #define F_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4 \
1846         V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4(1U)
1847
1848 #define S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4 4
1849 #define V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4(x) \
1850         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4)
1851 #define F_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4 \
1852         V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4(1U)
1853
1854 #define S_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN 3
1855 #define V_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN(x) \
1856         ((x) << S_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN)
1857 #define F_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN V_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN(1U)
1858
1859 #define S_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN 2
1860 #define V_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN(x) \
1861         ((x) << S_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN)
1862 #define F_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN V_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN(1U)
1863
1864 #define S_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP 1
1865 #define V_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP(x) \
1866         ((x) << S_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP)
1867 #define F_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP \
1868         V_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP(1U)
1869
1870 #define S_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ 0
1871 #define V_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ(x) \
1872         ((x) << S_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ)
1873 #define F_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ \
1874         V_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ(1U)
1875
1876 struct fw_rss_vi_config_cmd {
1877         __be32 op_to_viid;
1878         __be32 retval_len16;
1879         union fw_rss_vi_config {
1880                 struct fw_rss_vi_config_manual {
1881                         __be64 r3;
1882                         __be64 r4;
1883                         __be64 r5;
1884                 } manual;
1885                 struct fw_rss_vi_config_basicvirtual {
1886                         __be32 r6;
1887                         __be32 defaultq_to_udpen;
1888                         __be64 r9;
1889                         __be64 r10;
1890                 } basicvirtual;
1891         } u;
1892 };
1893
1894 #define S_FW_RSS_VI_CONFIG_CMD_VIID     0
1895 #define M_FW_RSS_VI_CONFIG_CMD_VIID     0xfff
1896 #define V_FW_RSS_VI_CONFIG_CMD_VIID(x)  ((x) << S_FW_RSS_VI_CONFIG_CMD_VIID)
1897 #define G_FW_RSS_VI_CONFIG_CMD_VIID(x)  \
1898         (((x) >> S_FW_RSS_VI_CONFIG_CMD_VIID) & M_FW_RSS_VI_CONFIG_CMD_VIID)
1899
1900 #define S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ         16
1901 #define M_FW_RSS_VI_CONFIG_CMD_DEFAULTQ         0x3ff
1902 #define V_FW_RSS_VI_CONFIG_CMD_DEFAULTQ(x)      \
1903         ((x) << S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ)
1904 #define G_FW_RSS_VI_CONFIG_CMD_DEFAULTQ(x)      \
1905         (((x) >> S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ) & \
1906          M_FW_RSS_VI_CONFIG_CMD_DEFAULTQ)
1907
1908 #define S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     4
1909 #define M_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     0x1
1910 #define V_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(x)  \
1911         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN)
1912 #define G_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(x)  \
1913         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN) & \
1914          M_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN)
1915 #define F_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     \
1916         V_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(1U)
1917
1918 #define S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      3
1919 #define M_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      0x1
1920 #define V_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(x)   \
1921         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN)
1922 #define G_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(x)   \
1923         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN) & \
1924          M_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN)
1925 #define F_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      \
1926         V_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(1U)
1927
1928 #define S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     2
1929 #define M_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     0x1
1930 #define V_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(x)  \
1931         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN)
1932 #define G_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(x)  \
1933         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN) & \
1934          M_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN)
1935 #define F_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     \
1936         V_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(1U)
1937
1938 #define S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      1
1939 #define M_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      0x1
1940 #define V_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(x)   \
1941         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN)
1942 #define G_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(x)   \
1943         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN) & \
1944          M_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN)
1945 #define F_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      \
1946         V_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(1U)
1947
1948 #define S_FW_RSS_VI_CONFIG_CMD_UDPEN    0
1949 #define M_FW_RSS_VI_CONFIG_CMD_UDPEN    0x1
1950 #define V_FW_RSS_VI_CONFIG_CMD_UDPEN(x) ((x) << S_FW_RSS_VI_CONFIG_CMD_UDPEN)
1951 #define G_FW_RSS_VI_CONFIG_CMD_UDPEN(x) \
1952         (((x) >> S_FW_RSS_VI_CONFIG_CMD_UDPEN) & M_FW_RSS_VI_CONFIG_CMD_UDPEN)
1953 #define F_FW_RSS_VI_CONFIG_CMD_UDPEN    V_FW_RSS_VI_CONFIG_CMD_UDPEN(1U)
1954
1955 /******************************************************************************
1956  *   D E B U G   C O M M A N D s
1957  ******************************************************/
1958
1959 struct fw_debug_cmd {
1960         __be32 op_type;
1961         __be32 len16_pkd;
1962         union fw_debug {
1963                 struct fw_debug_assert {
1964                         __be32 fcid;
1965                         __be32 line;
1966                         __be32 x;
1967                         __be32 y;
1968                         __u8   filename_0_7[8];
1969                         __u8   filename_8_15[8];
1970                         __be64 r3;
1971                 } assert;
1972                 struct fw_debug_prt {
1973                         __be16 dprtstridx;
1974                         __be16 r3[3];
1975                         __be32 dprtstrparam0;
1976                         __be32 dprtstrparam1;
1977                         __be32 dprtstrparam2;
1978                         __be32 dprtstrparam3;
1979                 } prt;
1980         } u;
1981 };
1982
1983 #define S_FW_DEBUG_CMD_TYPE     0
1984 #define M_FW_DEBUG_CMD_TYPE     0xff
1985 #define V_FW_DEBUG_CMD_TYPE(x)  ((x) << S_FW_DEBUG_CMD_TYPE)
1986 #define G_FW_DEBUG_CMD_TYPE(x)  \
1987         (((x) >> S_FW_DEBUG_CMD_TYPE) & M_FW_DEBUG_CMD_TYPE)
1988
1989 /******************************************************************************
1990  *   P C I E   F W   R E G I S T E R
1991  **************************************/
1992
1993 /*
1994  * Register definitions for the PCIE_FW register which the firmware uses
1995  * to retain status across RESETs.  This register should be considered
1996  * as a READ-ONLY register for Host Software and only to be used to
1997  * track firmware initialization/error state, etc.
1998  */
1999 #define S_PCIE_FW_ERR           31
2000 #define M_PCIE_FW_ERR           0x1
2001 #define V_PCIE_FW_ERR(x)        ((x) << S_PCIE_FW_ERR)
2002 #define G_PCIE_FW_ERR(x)        (((x) >> S_PCIE_FW_ERR) & M_PCIE_FW_ERR)
2003 #define F_PCIE_FW_ERR           V_PCIE_FW_ERR(1U)
2004
2005 #define S_PCIE_FW_INIT          30
2006 #define M_PCIE_FW_INIT          0x1
2007 #define V_PCIE_FW_INIT(x)       ((x) << S_PCIE_FW_INIT)
2008 #define G_PCIE_FW_INIT(x)       (((x) >> S_PCIE_FW_INIT) & M_PCIE_FW_INIT)
2009 #define F_PCIE_FW_INIT          V_PCIE_FW_INIT(1U)
2010
2011 #define S_PCIE_FW_HALT          29
2012 #define M_PCIE_FW_HALT          0x1
2013 #define V_PCIE_FW_HALT(x)       ((x) << S_PCIE_FW_HALT)
2014 #define G_PCIE_FW_HALT(x)       (((x) >> S_PCIE_FW_HALT) & M_PCIE_FW_HALT)
2015 #define F_PCIE_FW_HALT          V_PCIE_FW_HALT(1U)
2016
2017 #define S_PCIE_FW_EVAL          24
2018 #define M_PCIE_FW_EVAL          0x7
2019 #define V_PCIE_FW_EVAL(x)       ((x) << S_PCIE_FW_EVAL)
2020 #define G_PCIE_FW_EVAL(x)       (((x) >> S_PCIE_FW_EVAL) & M_PCIE_FW_EVAL)
2021
2022 #define S_PCIE_FW_MASTER_VLD    15
2023 #define M_PCIE_FW_MASTER_VLD    0x1
2024 #define V_PCIE_FW_MASTER_VLD(x) ((x) << S_PCIE_FW_MASTER_VLD)
2025 #define G_PCIE_FW_MASTER_VLD(x) \
2026         (((x) >> S_PCIE_FW_MASTER_VLD) & M_PCIE_FW_MASTER_VLD)
2027 #define F_PCIE_FW_MASTER_VLD    V_PCIE_FW_MASTER_VLD(1U)
2028
2029 #define S_PCIE_FW_MASTER        12
2030 #define M_PCIE_FW_MASTER        0x7
2031 #define V_PCIE_FW_MASTER(x)     ((x) << S_PCIE_FW_MASTER)
2032 #define G_PCIE_FW_MASTER(x)     (((x) >> S_PCIE_FW_MASTER) & M_PCIE_FW_MASTER)
2033
2034 /******************************************************************************
2035  *   B I N A R Y   H E A D E R   F O R M A T
2036  **********************************************/
2037
2038 /*
2039  * firmware binary header format
2040  */
2041 struct fw_hdr {
2042         __u8    ver;
2043         __u8    chip;                   /* terminator chip family */
2044         __be16  len512;                 /* bin length in units of 512-bytes */
2045         __be32  fw_ver;                 /* firmware version */
2046         __be32  tp_microcode_ver;       /* tcp processor microcode version */
2047         __u8    intfver_nic;
2048         __u8    intfver_vnic;
2049         __u8    intfver_ofld;
2050         __u8    intfver_ri;
2051         __u8    intfver_iscsipdu;
2052         __u8    intfver_iscsi;
2053         __u8    intfver_fcoepdu;
2054         __u8    intfver_fcoe;
2055         __u32   reserved2;
2056         __u32   reserved3;
2057         __u32   magic;                  /* runtime or bootstrap fw */
2058         __be32  flags;
2059         __be32  reserved6[23];
2060 };
2061
2062 #define S_FW_HDR_FW_VER_MAJOR   24
2063 #define M_FW_HDR_FW_VER_MAJOR   0xff
2064 #define V_FW_HDR_FW_VER_MAJOR(x) \
2065         ((x) << S_FW_HDR_FW_VER_MAJOR)
2066 #define G_FW_HDR_FW_VER_MAJOR(x) \
2067         (((x) >> S_FW_HDR_FW_VER_MAJOR) & M_FW_HDR_FW_VER_MAJOR)
2068
2069 #define S_FW_HDR_FW_VER_MINOR   16
2070 #define M_FW_HDR_FW_VER_MINOR   0xff
2071 #define V_FW_HDR_FW_VER_MINOR(x) \
2072         ((x) << S_FW_HDR_FW_VER_MINOR)
2073 #define G_FW_HDR_FW_VER_MINOR(x) \
2074         (((x) >> S_FW_HDR_FW_VER_MINOR) & M_FW_HDR_FW_VER_MINOR)
2075
2076 #define S_FW_HDR_FW_VER_MICRO   8
2077 #define M_FW_HDR_FW_VER_MICRO   0xff
2078 #define V_FW_HDR_FW_VER_MICRO(x) \
2079         ((x) << S_FW_HDR_FW_VER_MICRO)
2080 #define G_FW_HDR_FW_VER_MICRO(x) \
2081         (((x) >> S_FW_HDR_FW_VER_MICRO) & M_FW_HDR_FW_VER_MICRO)
2082
2083 #define S_FW_HDR_FW_VER_BUILD   0
2084 #define M_FW_HDR_FW_VER_BUILD   0xff
2085 #define V_FW_HDR_FW_VER_BUILD(x) \
2086         ((x) << S_FW_HDR_FW_VER_BUILD)
2087 #define G_FW_HDR_FW_VER_BUILD(x) \
2088         (((x) >> S_FW_HDR_FW_VER_BUILD) & M_FW_HDR_FW_VER_BUILD)
2089
2090 #endif /* _T4FW_INTERFACE_H_ */