drivers/net/cxgbe/base/t4fw_interface.h

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright(c) 2014-2017 Chelsio Communications.
   5  *   All rights reserved.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of Chelsio Communications nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #ifndef _T4FW_INTERFACE_H_
  35 #define _T4FW_INTERFACE_H_
  36
  37 /******************************************************************************
  38  *   R E T U R N   V A L U E S
  39  ********************************/
  40
  41 enum fw_retval {
  42         FW_SUCCESS              = 0,    /* completed successfully */
  43         FW_EPERM                = 1,    /* operation not permitted */
  44         FW_ENOENT               = 2,    /* no such file or directory */
  45         FW_EIO                  = 5,    /* input/output error; hw bad */
  46         FW_ENOEXEC              = 8,    /* exec format error; inv microcode */
  47         FW_EAGAIN               = 11,   /* try again */
  48         FW_ENOMEM               = 12,   /* out of memory */
  49         FW_EFAULT               = 14,   /* bad address; fw bad */
  50         FW_EBUSY                = 16,   /* resource busy */
  51         FW_EEXIST               = 17,   /* file exists */
  52         FW_ENODEV               = 19,   /* no such device */
  53         FW_EINVAL               = 22,   /* invalid argument */
  54         FW_ENOSPC               = 28,   /* no space left on device */
  55         FW_ENOSYS               = 38,   /* functionality not implemented */
  56         FW_ENODATA              = 61,   /* no data available */
  57         FW_EPROTO               = 71,   /* protocol error */
  58         FW_EADDRINUSE           = 98,   /* address already in use */
  59         FW_EADDRNOTAVAIL        = 99,   /* cannot assigned requested address */
  60         FW_ENETDOWN             = 100,  /* network is down */
  61         FW_ENETUNREACH          = 101,  /* network is unreachable */
  62         FW_ENOBUFS              = 105,  /* no buffer space available */
  63         FW_ETIMEDOUT            = 110,  /* timeout */
  64         FW_EINPROGRESS          = 115,  /* fw internal */
  65 };
  66
  67 /******************************************************************************
  68  *   M E M O R Y   T Y P E s
  69  ******************************/
  70
  71 enum fw_memtype {
  72         FW_MEMTYPE_EDC0         = 0x0,
  73         FW_MEMTYPE_EDC1         = 0x1,
  74         FW_MEMTYPE_EXTMEM       = 0x2,
  75         FW_MEMTYPE_FLASH        = 0x4,
  76         FW_MEMTYPE_INTERNAL     = 0x5,
  77         FW_MEMTYPE_EXTMEM1      = 0x6,
  78 };
  79
  80 /******************************************************************************
  81  *   W O R K   R E Q U E S T s
  82  ********************************/
  83
  84 enum fw_wr_opcodes {
  85         FW_ETH_TX_PKT_WR        = 0x08,
  86         FW_ETH_TX_PKTS_WR       = 0x09,
  87         FW_ETH_TX_PKTS2_WR      = 0x78,
  88 };
  89
  90 /*
  91  * Generic work request header flit0
  92  */
  93 struct fw_wr_hdr {
  94         __be32 hi;
  95         __be32 lo;
  96 };
  97
  98 /* work request opcode (hi)
  99  */
 100 #define S_FW_WR_OP              24
 101 #define M_FW_WR_OP              0xff
 102 #define V_FW_WR_OP(x)           ((x) << S_FW_WR_OP)
 103 #define G_FW_WR_OP(x)           (((x) >> S_FW_WR_OP) & M_FW_WR_OP)
 104
 105 /* work request immediate data length (hi)
 106  */
 107 #define S_FW_WR_IMMDLEN 0
 108 #define M_FW_WR_IMMDLEN 0xff
 109 #define V_FW_WR_IMMDLEN(x)      ((x) << S_FW_WR_IMMDLEN)
 110 #define G_FW_WR_IMMDLEN(x)      \
 111         (((x) >> S_FW_WR_IMMDLEN) & M_FW_WR_IMMDLEN)
 112
 113 /* egress queue status update to egress queue status entry (lo)
 114  */
 115 #define S_FW_WR_EQUEQ           30
 116 #define M_FW_WR_EQUEQ           0x1
 117 #define V_FW_WR_EQUEQ(x)        ((x) << S_FW_WR_EQUEQ)
 118 #define G_FW_WR_EQUEQ(x)        (((x) >> S_FW_WR_EQUEQ) & M_FW_WR_EQUEQ)
 119 #define F_FW_WR_EQUEQ           V_FW_WR_EQUEQ(1U)
 120
 121 /* length in units of 16-bytes (lo)
 122  */
 123 #define S_FW_WR_LEN16           0
 124 #define M_FW_WR_LEN16           0xff
 125 #define V_FW_WR_LEN16(x)        ((x) << S_FW_WR_LEN16)
 126 #define G_FW_WR_LEN16(x)        (((x) >> S_FW_WR_LEN16) & M_FW_WR_LEN16)
 127
 128 struct fw_eth_tx_pkt_wr {
 129         __be32 op_immdlen;
 130         __be32 equiq_to_len16;
 131         __be64 r3;
 132 };
 133
 134 #define S_FW_ETH_TX_PKT_WR_IMMDLEN      0
 135 #define M_FW_ETH_TX_PKT_WR_IMMDLEN      0x1ff
 136 #define V_FW_ETH_TX_PKT_WR_IMMDLEN(x)   ((x) << S_FW_ETH_TX_PKT_WR_IMMDLEN)
 137 #define G_FW_ETH_TX_PKT_WR_IMMDLEN(x)   \
 138         (((x) >> S_FW_ETH_TX_PKT_WR_IMMDLEN) & M_FW_ETH_TX_PKT_WR_IMMDLEN)
 139
 140 struct fw_eth_tx_pkts_wr {
 141         __be32 op_pkd;
 142         __be32 equiq_to_len16;
 143         __be32 r3;
 144         __be16 plen;
 145         __u8   npkt;
 146         __u8   type;
 147 };
 148
 149 /******************************************************************************
 150  *  C O M M A N D s
 151  *********************/
 152
 153 /*
 154  * The maximum length of time, in miliseconds, that we expect any firmware
 155  * command to take to execute and return a reply to the host.  The RESET
 156  * and INITIALIZE commands can take a fair amount of time to execute but
 157  * most execute in far less time than this maximum.  This constant is used
 158  * by host software to determine how long to wait for a firmware command
 159  * reply before declaring the firmware as dead/unreachable ...
 160  */
 161 #define FW_CMD_MAX_TIMEOUT      10000
 162
 163 /*
 164  * If a host driver does a HELLO and discovers that there's already a MASTER
 165  * selected, we may have to wait for that MASTER to finish issuing RESET,
 166  * configuration and INITIALIZE commands.  Also, there's a possibility that
 167  * our own HELLO may get lost if it happens right as the MASTER is issuign a
 168  * RESET command, so we need to be willing to make a few retries of our HELLO.
 169  */
 170 #define FW_CMD_HELLO_TIMEOUT    (3 * FW_CMD_MAX_TIMEOUT)
 171 #define FW_CMD_HELLO_RETRIES    3
 172
 173 enum fw_cmd_opcodes {
 174         FW_LDST_CMD                    = 0x01,
 175         FW_RESET_CMD                   = 0x03,
 176         FW_HELLO_CMD                   = 0x04,
 177         FW_BYE_CMD                     = 0x05,
 178         FW_INITIALIZE_CMD              = 0x06,
 179         FW_CAPS_CONFIG_CMD             = 0x07,
 180         FW_PARAMS_CMD                  = 0x08,
 181         FW_PFVF_CMD                    = 0x09,
 182         FW_IQ_CMD                      = 0x10,
 183         FW_EQ_ETH_CMD                  = 0x12,
 184         FW_VI_CMD                      = 0x14,
 185         FW_VI_MAC_CMD                  = 0x15,
 186         FW_VI_RXMODE_CMD               = 0x16,
 187         FW_VI_ENABLE_CMD               = 0x17,
 188         FW_PORT_CMD                    = 0x1b,
 189         FW_RSS_IND_TBL_CMD             = 0x20,
 190         FW_RSS_GLB_CONFIG_CMD          = 0x22,
 191         FW_RSS_VI_CONFIG_CMD           = 0x23,
 192         FW_DEBUG_CMD                   = 0x81,
 193 };
 194
 195 enum fw_cmd_cap {
 196         FW_CMD_CAP_PORT         = 0x04,
 197 };
 198
 199 /*
 200  * Generic command header flit0
 201  */
 202 struct fw_cmd_hdr {
 203         __be32 hi;
 204         __be32 lo;
 205 };
 206
 207 #define S_FW_CMD_OP             24
 208 #define M_FW_CMD_OP             0xff
 209 #define V_FW_CMD_OP(x)          ((x) << S_FW_CMD_OP)
 210 #define G_FW_CMD_OP(x)          (((x) >> S_FW_CMD_OP) & M_FW_CMD_OP)
 211
 212 #define S_FW_CMD_REQUEST        23
 213 #define M_FW_CMD_REQUEST        0x1
 214 #define V_FW_CMD_REQUEST(x)     ((x) << S_FW_CMD_REQUEST)
 215 #define G_FW_CMD_REQUEST(x)     (((x) >> S_FW_CMD_REQUEST) & M_FW_CMD_REQUEST)
 216 #define F_FW_CMD_REQUEST        V_FW_CMD_REQUEST(1U)
 217
 218 #define S_FW_CMD_READ           22
 219 #define M_FW_CMD_READ           0x1
 220 #define V_FW_CMD_READ(x)        ((x) << S_FW_CMD_READ)
 221 #define G_FW_CMD_READ(x)        (((x) >> S_FW_CMD_READ) & M_FW_CMD_READ)
 222 #define F_FW_CMD_READ           V_FW_CMD_READ(1U)
 223
 224 #define S_FW_CMD_WRITE          21
 225 #define M_FW_CMD_WRITE          0x1
 226 #define V_FW_CMD_WRITE(x)       ((x) << S_FW_CMD_WRITE)
 227 #define G_FW_CMD_WRITE(x)       (((x) >> S_FW_CMD_WRITE) & M_FW_CMD_WRITE)
 228 #define F_FW_CMD_WRITE          V_FW_CMD_WRITE(1U)
 229
 230 #define S_FW_CMD_EXEC           20
 231 #define M_FW_CMD_EXEC           0x1
 232 #define V_FW_CMD_EXEC(x)        ((x) << S_FW_CMD_EXEC)
 233 #define G_FW_CMD_EXEC(x)        (((x) >> S_FW_CMD_EXEC) & M_FW_CMD_EXEC)
 234 #define F_FW_CMD_EXEC           V_FW_CMD_EXEC(1U)
 235
 236 #define S_FW_CMD_RETVAL         8
 237 #define M_FW_CMD_RETVAL         0xff
 238 #define V_FW_CMD_RETVAL(x)      ((x) << S_FW_CMD_RETVAL)
 239 #define G_FW_CMD_RETVAL(x)      (((x) >> S_FW_CMD_RETVAL) & M_FW_CMD_RETVAL)
 240
 241 #define S_FW_CMD_LEN16          0
 242 #define M_FW_CMD_LEN16          0xff
 243 #define V_FW_CMD_LEN16(x)       ((x) << S_FW_CMD_LEN16)
 244 #define G_FW_CMD_LEN16(x)       (((x) >> S_FW_CMD_LEN16) & M_FW_CMD_LEN16)
 245
 246 #define FW_LEN16(fw_struct) V_FW_CMD_LEN16(sizeof(fw_struct) / 16)
 247
 248 /* address spaces
 249  */
 250 enum fw_ldst_addrspc {
 251         FW_LDST_ADDRSPC_TP_PIO    = 0x0010,
 252 };
 253
 254 struct fw_ldst_cmd {
 255         __be32 op_to_addrspace;
 256         __be32 cycles_to_len16;
 257         union fw_ldst {
 258                 struct fw_ldst_addrval {
 259                         __be32 addr;
 260                         __be32 val;
 261                 } addrval;
 262                 struct fw_ldst_idctxt {
 263                         __be32 physid;
 264                         __be32 msg_ctxtflush;
 265                         __be32 ctxt_data7;
 266                         __be32 ctxt_data6;
 267                         __be32 ctxt_data5;
 268                         __be32 ctxt_data4;
 269                         __be32 ctxt_data3;
 270                         __be32 ctxt_data2;
 271                         __be32 ctxt_data1;
 272                         __be32 ctxt_data0;
 273                 } idctxt;
 274                 struct fw_ldst_mdio {
 275                         __be16 paddr_mmd;
 276                         __be16 raddr;
 277                         __be16 vctl;
 278                         __be16 rval;
 279                 } mdio;
 280                 struct fw_ldst_mps {
 281                         __be16 fid_ctl;
 282                         __be16 rplcpf_pkd;
 283                         __be32 rplc127_96;
 284                         __be32 rplc95_64;
 285                         __be32 rplc63_32;
 286                         __be32 rplc31_0;
 287                         __be32 atrb;
 288                         __be16 vlan[16];
 289                 } mps;
 290                 struct fw_ldst_func {
 291                         __u8   access_ctl;
 292                         __u8   mod_index;
 293                         __be16 ctl_id;
 294                         __be32 offset;
 295                         __be64 data0;
 296                         __be64 data1;
 297                 } func;
 298                 struct fw_ldst_pcie {
 299                         __u8   ctrl_to_fn;
 300                         __u8   bnum;
 301                         __u8   r;
 302                         __u8   ext_r;
 303                         __u8   select_naccess;
 304                         __u8   pcie_fn;
 305                         __be16 nset_pkd;
 306                         __be32 data[12];
 307                 } pcie;
 308                 struct fw_ldst_i2c_deprecated {
 309                         __u8   pid_pkd;
 310                         __u8   base;
 311                         __u8   boffset;
 312                         __u8   data;
 313                         __be32 r9;
 314                 } i2c_deprecated;
 315                 struct fw_ldst_i2c {
 316                         __u8   pid;
 317                         __u8   did;
 318                         __u8   boffset;
 319                         __u8   blen;
 320                         __be32 r9;
 321                         __u8   data[48];
 322                 } i2c;
 323                 struct fw_ldst_le {
 324                         __be32 index;
 325                         __be32 r9;
 326                         __u8   val[33];
 327                         __u8   r11[7];
 328                 } le;
 329         } u;
 330 };
 331
 332 #define S_FW_LDST_CMD_ADDRSPACE         0
 333 #define M_FW_LDST_CMD_ADDRSPACE         0xff
 334 #define V_FW_LDST_CMD_ADDRSPACE(x)      ((x) << S_FW_LDST_CMD_ADDRSPACE)
 335
 336 struct fw_reset_cmd {
 337         __be32 op_to_write;
 338         __be32 retval_len16;
 339         __be32 val;
 340         __be32 halt_pkd;
 341 };
 342
 343 #define S_FW_RESET_CMD_HALT     31
 344 #define M_FW_RESET_CMD_HALT     0x1
 345 #define V_FW_RESET_CMD_HALT(x)  ((x) << S_FW_RESET_CMD_HALT)
 346 #define G_FW_RESET_CMD_HALT(x)  \
 347         (((x) >> S_FW_RESET_CMD_HALT) & M_FW_RESET_CMD_HALT)
 348 #define F_FW_RESET_CMD_HALT     V_FW_RESET_CMD_HALT(1U)
 349
 350 enum {
 351         FW_HELLO_CMD_STAGE_OS           = 0,
 352 };
 353
 354 struct fw_hello_cmd {
 355         __be32 op_to_write;
 356         __be32 retval_len16;
 357         __be32 err_to_clearinit;
 358         __be32 fwrev;
 359 };
 360
 361 #define S_FW_HELLO_CMD_ERR      31
 362 #define M_FW_HELLO_CMD_ERR      0x1
 363 #define V_FW_HELLO_CMD_ERR(x)   ((x) << S_FW_HELLO_CMD_ERR)
 364 #define G_FW_HELLO_CMD_ERR(x)   \
 365         (((x) >> S_FW_HELLO_CMD_ERR) & M_FW_HELLO_CMD_ERR)
 366 #define F_FW_HELLO_CMD_ERR      V_FW_HELLO_CMD_ERR(1U)
 367
 368 #define S_FW_HELLO_CMD_INIT     30
 369 #define M_FW_HELLO_CMD_INIT     0x1
 370 #define V_FW_HELLO_CMD_INIT(x)  ((x) << S_FW_HELLO_CMD_INIT)
 371 #define G_FW_HELLO_CMD_INIT(x)  \
 372         (((x) >> S_FW_HELLO_CMD_INIT) & M_FW_HELLO_CMD_INIT)
 373 #define F_FW_HELLO_CMD_INIT     V_FW_HELLO_CMD_INIT(1U)
 374
 375 #define S_FW_HELLO_CMD_MASTERDIS        29
 376 #define M_FW_HELLO_CMD_MASTERDIS        0x1
 377 #define V_FW_HELLO_CMD_MASTERDIS(x)     ((x) << S_FW_HELLO_CMD_MASTERDIS)
 378 #define G_FW_HELLO_CMD_MASTERDIS(x)     \
 379         (((x) >> S_FW_HELLO_CMD_MASTERDIS) & M_FW_HELLO_CMD_MASTERDIS)
 380 #define F_FW_HELLO_CMD_MASTERDIS        V_FW_HELLO_CMD_MASTERDIS(1U)
 381
 382 #define S_FW_HELLO_CMD_MASTERFORCE      28
 383 #define M_FW_HELLO_CMD_MASTERFORCE      0x1
 384 #define V_FW_HELLO_CMD_MASTERFORCE(x)   ((x) << S_FW_HELLO_CMD_MASTERFORCE)
 385 #define G_FW_HELLO_CMD_MASTERFORCE(x)   \
 386         (((x) >> S_FW_HELLO_CMD_MASTERFORCE) & M_FW_HELLO_CMD_MASTERFORCE)
 387 #define F_FW_HELLO_CMD_MASTERFORCE      V_FW_HELLO_CMD_MASTERFORCE(1U)
 388
 389 #define S_FW_HELLO_CMD_MBMASTER         24
 390 #define M_FW_HELLO_CMD_MBMASTER         0xf
 391 #define V_FW_HELLO_CMD_MBMASTER(x)      ((x) << S_FW_HELLO_CMD_MBMASTER)
 392 #define G_FW_HELLO_CMD_MBMASTER(x)      \
 393         (((x) >> S_FW_HELLO_CMD_MBMASTER) & M_FW_HELLO_CMD_MBMASTER)
 394
 395 #define S_FW_HELLO_CMD_MBASYNCNOT       20
 396 #define M_FW_HELLO_CMD_MBASYNCNOT       0x7
 397 #define V_FW_HELLO_CMD_MBASYNCNOT(x)    ((x) << S_FW_HELLO_CMD_MBASYNCNOT)
 398 #define G_FW_HELLO_CMD_MBASYNCNOT(x)    \
 399         (((x) >> S_FW_HELLO_CMD_MBASYNCNOT) & M_FW_HELLO_CMD_MBASYNCNOT)
 400
 401 #define S_FW_HELLO_CMD_STAGE    17
 402 #define M_FW_HELLO_CMD_STAGE    0x7
 403 #define V_FW_HELLO_CMD_STAGE(x) ((x) << S_FW_HELLO_CMD_STAGE)
 404 #define G_FW_HELLO_CMD_STAGE(x) \
 405         (((x) >> S_FW_HELLO_CMD_STAGE) & M_FW_HELLO_CMD_STAGE)
 406
 407 #define S_FW_HELLO_CMD_CLEARINIT        16
 408 #define M_FW_HELLO_CMD_CLEARINIT        0x1
 409 #define V_FW_HELLO_CMD_CLEARINIT(x)     ((x) << S_FW_HELLO_CMD_CLEARINIT)
 410 #define G_FW_HELLO_CMD_CLEARINIT(x)     \
 411         (((x) >> S_FW_HELLO_CMD_CLEARINIT) & M_FW_HELLO_CMD_CLEARINIT)
 412 #define F_FW_HELLO_CMD_CLEARINIT        V_FW_HELLO_CMD_CLEARINIT(1U)
 413
 414 struct fw_bye_cmd {
 415         __be32 op_to_write;
 416         __be32 retval_len16;
 417         __be64 r3;
 418 };
 419
 420 struct fw_initialize_cmd {
 421         __be32 op_to_write;
 422         __be32 retval_len16;
 423         __be64 r3;
 424 };
 425
 426 enum fw_caps_config_nic {
 427         FW_CAPS_CONFIG_NIC_HASHFILTER   = 0x00000020,
 428         FW_CAPS_CONFIG_NIC_ETHOFLD      = 0x00000040,
 429 };
 430
 431 enum fw_memtype_cf {
 432         FW_MEMTYPE_CF_FLASH             = FW_MEMTYPE_FLASH,
 433 };
 434
 435 struct fw_caps_config_cmd {
 436         __be32 op_to_write;
 437         __be32 cfvalid_to_len16;
 438         __be32 r2;
 439         __be32 hwmbitmap;
 440         __be16 nbmcaps;
 441         __be16 linkcaps;
 442         __be16 switchcaps;
 443         __be16 r3;
 444         __be16 niccaps;
 445         __be16 toecaps;
 446         __be16 rdmacaps;
 447         __be16 r4;
 448         __be16 iscsicaps;
 449         __be16 fcoecaps;
 450         __be32 cfcsum;
 451         __be32 finiver;
 452         __be32 finicsum;
 453 };
 454
 455 #define S_FW_CAPS_CONFIG_CMD_CFVALID    27
 456 #define M_FW_CAPS_CONFIG_CMD_CFVALID    0x1
 457 #define V_FW_CAPS_CONFIG_CMD_CFVALID(x) ((x) << S_FW_CAPS_CONFIG_CMD_CFVALID)
 458 #define G_FW_CAPS_CONFIG_CMD_CFVALID(x) \
 459         (((x) >> S_FW_CAPS_CONFIG_CMD_CFVALID) & M_FW_CAPS_CONFIG_CMD_CFVALID)
 460 #define F_FW_CAPS_CONFIG_CMD_CFVALID    V_FW_CAPS_CONFIG_CMD_CFVALID(1U)
 461
 462 #define S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF         24
 463 #define M_FW_CAPS_CONFIG_CMD_MEMTYPE_CF         0x7
 464 #define V_FW_CAPS_CONFIG_CMD_MEMTYPE_CF(x)      \
 465         ((x) << S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF)
 466 #define G_FW_CAPS_CONFIG_CMD_MEMTYPE_CF(x)      \
 467         (((x) >> S_FW_CAPS_CONFIG_CMD_MEMTYPE_CF) & \
 468          M_FW_CAPS_CONFIG_CMD_MEMTYPE_CF)
 469
 470 #define S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF      16
 471 #define M_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF      0xff
 472 #define V_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF(x)   \
 473         ((x) << S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF)
 474 #define G_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF(x)   \
 475         (((x) >> S_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF) & \
 476          M_FW_CAPS_CONFIG_CMD_MEMADDR64K_CF)
 477
 478 /*
 479  * params command mnemonics
 480  */
 481 enum fw_params_mnem {
 482         FW_PARAMS_MNEM_DEV              = 1,    /* device params */
 483         FW_PARAMS_MNEM_PFVF             = 2,    /* function params */
 484         FW_PARAMS_MNEM_REG              = 3,    /* limited register access */
 485         FW_PARAMS_MNEM_DMAQ             = 4,    /* dma queue params */
 486 };
 487
 488 /*
 489  * device parameters
 490  */
 491 enum fw_params_param_dev {
 492         FW_PARAMS_PARAM_DEV_CCLK        = 0x00, /* chip core clock in khz */
 493         FW_PARAMS_PARAM_DEV_PORTVEC     = 0x01, /* the port vector */
 494         FW_PARAMS_PARAM_DEV_FWREV       = 0x0B, /* fw version */
 495         FW_PARAMS_PARAM_DEV_TPREV       = 0x0C, /* tp version */
 496         FW_PARAMS_PARAM_DEV_ULPTX_MEMWRITE_DSGL = 0x17,
 497 };
 498
 499 /*
 500  * physical and virtual function parameters
 501  */
 502 enum fw_params_param_pfvf {
 503         FW_PARAMS_PARAM_PFVF_CPLFW4MSG_ENCAP = 0x31,
 504         FW_PARAMS_PARAM_PFVF_PORT_CAPS32 = 0x3A
 505 };
 506
 507 /*
 508  * dma queue parameters
 509  */
 510 enum fw_params_param_dmaq {
 511         FW_PARAMS_PARAM_DMAQ_IQ_INTCNTTHRESH = 0x01,
 512         FW_PARAMS_PARAM_DMAQ_CONM_CTXT = 0x20,
 513 };
 514
 515 #define S_FW_PARAMS_MNEM        24
 516 #define M_FW_PARAMS_MNEM        0xff
 517 #define V_FW_PARAMS_MNEM(x)     ((x) << S_FW_PARAMS_MNEM)
 518 #define G_FW_PARAMS_MNEM(x)     \
 519         (((x) >> S_FW_PARAMS_MNEM) & M_FW_PARAMS_MNEM)
 520
 521 #define S_FW_PARAMS_PARAM_X     16
 522 #define M_FW_PARAMS_PARAM_X     0xff
 523 #define V_FW_PARAMS_PARAM_X(x) ((x) << S_FW_PARAMS_PARAM_X)
 524 #define G_FW_PARAMS_PARAM_X(x) \
 525         (((x) >> S_FW_PARAMS_PARAM_X) & M_FW_PARAMS_PARAM_X)
 526
 527 #define S_FW_PARAMS_PARAM_Y     8
 528 #define M_FW_PARAMS_PARAM_Y     0xff
 529 #define V_FW_PARAMS_PARAM_Y(x) ((x) << S_FW_PARAMS_PARAM_Y)
 530 #define G_FW_PARAMS_PARAM_Y(x) \
 531         (((x) >> S_FW_PARAMS_PARAM_Y) & M_FW_PARAMS_PARAM_Y)
 532
 533 #define S_FW_PARAMS_PARAM_Z     0
 534 #define M_FW_PARAMS_PARAM_Z     0xff
 535 #define V_FW_PARAMS_PARAM_Z(x) ((x) << S_FW_PARAMS_PARAM_Z)
 536 #define G_FW_PARAMS_PARAM_Z(x) \
 537         (((x) >> S_FW_PARAMS_PARAM_Z) & M_FW_PARAMS_PARAM_Z)
 538
 539 #define S_FW_PARAMS_PARAM_YZ    0
 540 #define M_FW_PARAMS_PARAM_YZ    0xffff
 541 #define V_FW_PARAMS_PARAM_YZ(x) ((x) << S_FW_PARAMS_PARAM_YZ)
 542 #define G_FW_PARAMS_PARAM_YZ(x) \
 543         (((x) >> S_FW_PARAMS_PARAM_YZ) & M_FW_PARAMS_PARAM_YZ)
 544
 545 #define S_FW_PARAMS_PARAM_XYZ           0
 546 #define M_FW_PARAMS_PARAM_XYZ           0xffffff
 547 #define V_FW_PARAMS_PARAM_XYZ(x)        ((x) << S_FW_PARAMS_PARAM_XYZ)
 548
 549 struct fw_params_cmd {
 550         __be32 op_to_vfn;
 551         __be32 retval_len16;
 552         struct fw_params_param {
 553                 __be32 mnem;
 554                 __be32 val;
 555         } param[7];
 556 };
 557
 558 #define S_FW_PARAMS_CMD_PFN     8
 559 #define M_FW_PARAMS_CMD_PFN     0x7
 560 #define V_FW_PARAMS_CMD_PFN(x)  ((x) << S_FW_PARAMS_CMD_PFN)
 561 #define G_FW_PARAMS_CMD_PFN(x)  \
 562         (((x) >> S_FW_PARAMS_CMD_PFN) & M_FW_PARAMS_CMD_PFN)
 563
 564 #define S_FW_PARAMS_CMD_VFN     0
 565 #define M_FW_PARAMS_CMD_VFN     0xff
 566 #define V_FW_PARAMS_CMD_VFN(x)  ((x) << S_FW_PARAMS_CMD_VFN)
 567 #define G_FW_PARAMS_CMD_VFN(x)  \
 568         (((x) >> S_FW_PARAMS_CMD_VFN) & M_FW_PARAMS_CMD_VFN)
 569
 570 struct fw_pfvf_cmd {
 571         __be32 op_to_vfn;
 572         __be32 retval_len16;
 573         __be32 niqflint_niq;
 574         __be32 type_to_neq;
 575         __be32 tc_to_nexactf;
 576         __be32 r_caps_to_nethctrl;
 577         __be16 nricq;
 578         __be16 nriqp;
 579         __be32 r4;
 580 };
 581
 582 #define S_FW_PFVF_CMD_NIQFLINT          20
 583 #define M_FW_PFVF_CMD_NIQFLINT          0xfff
 584 #define G_FW_PFVF_CMD_NIQFLINT(x)       \
 585         (((x) >> S_FW_PFVF_CMD_NIQFLINT) & M_FW_PFVF_CMD_NIQFLINT)
 586
 587 #define S_FW_PFVF_CMD_NIQ               0
 588 #define M_FW_PFVF_CMD_NIQ               0xfffff
 589 #define G_FW_PFVF_CMD_NIQ(x)            \
 590         (((x) >> S_FW_PFVF_CMD_NIQ) & M_FW_PFVF_CMD_NIQ)
 591
 592 #define S_FW_PFVF_CMD_PMASK             20
 593 #define M_FW_PFVF_CMD_PMASK             0xf
 594 #define G_FW_PFVF_CMD_PMASK(x)          \
 595         (((x) >> S_FW_PFVF_CMD_PMASK) & M_FW_PFVF_CMD_PMASK)
 596
 597 #define S_FW_PFVF_CMD_NEQ               0
 598 #define M_FW_PFVF_CMD_NEQ               0xfffff
 599 #define G_FW_PFVF_CMD_NEQ(x)            \
 600         (((x) >> S_FW_PFVF_CMD_NEQ) & M_FW_PFVF_CMD_NEQ)
 601
 602 #define S_FW_PFVF_CMD_TC                24
 603 #define M_FW_PFVF_CMD_TC                0xff
 604 #define G_FW_PFVF_CMD_TC(x)             \
 605         (((x) >> S_FW_PFVF_CMD_TC) & M_FW_PFVF_CMD_TC)
 606
 607 #define S_FW_PFVF_CMD_NVI               16
 608 #define M_FW_PFVF_CMD_NVI               0xff
 609 #define G_FW_PFVF_CMD_NVI(x)            \
 610         (((x) >> S_FW_PFVF_CMD_NVI) & M_FW_PFVF_CMD_NVI)
 611
 612 #define S_FW_PFVF_CMD_NEXACTF           0
 613 #define M_FW_PFVF_CMD_NEXACTF           0xffff
 614 #define G_FW_PFVF_CMD_NEXACTF(x)        \
 615         (((x) >> S_FW_PFVF_CMD_NEXACTF) & M_FW_PFVF_CMD_NEXACTF)
 616
 617 #define S_FW_PFVF_CMD_R_CAPS            24
 618 #define M_FW_PFVF_CMD_R_CAPS            0xff
 619 #define G_FW_PFVF_CMD_R_CAPS(x)         \
 620         (((x) >> S_FW_PFVF_CMD_R_CAPS) & M_FW_PFVF_CMD_R_CAPS)
 621
 622 #define S_FW_PFVF_CMD_WX_CAPS           16
 623 #define M_FW_PFVF_CMD_WX_CAPS           0xff
 624 #define G_FW_PFVF_CMD_WX_CAPS(x)        \
 625         (((x) >> S_FW_PFVF_CMD_WX_CAPS) & M_FW_PFVF_CMD_WX_CAPS)
 626
 627 #define S_FW_PFVF_CMD_NETHCTRL          0
 628 #define M_FW_PFVF_CMD_NETHCTRL          0xffff
 629 #define G_FW_PFVF_CMD_NETHCTRL(x)       \
 630         (((x) >> S_FW_PFVF_CMD_NETHCTRL) & M_FW_PFVF_CMD_NETHCTRL)
 631
 632 /*
 633  * ingress queue type; the first 1K ingress queues can have associated 0,
 634  * 1 or 2 free lists and an interrupt, all other ingress queues lack these
 635  * capabilities
 636  */
 637 enum fw_iq_type {
 638         FW_IQ_TYPE_FL_INT_CAP,
 639 };
 640
 641 struct fw_iq_cmd {
 642         __be32 op_to_vfn;
 643         __be32 alloc_to_len16;
 644         __be16 physiqid;
 645         __be16 iqid;
 646         __be16 fl0id;
 647         __be16 fl1id;
 648         __be32 type_to_iqandstindex;
 649         __be16 iqdroprss_to_iqesize;
 650         __be16 iqsize;
 651         __be64 iqaddr;
 652         __be32 iqns_to_fl0congen;
 653         __be16 fl0dcaen_to_fl0cidxfthresh;
 654         __be16 fl0size;
 655         __be64 fl0addr;
 656         __be32 fl1cngchmap_to_fl1congen;
 657         __be16 fl1dcaen_to_fl1cidxfthresh;
 658         __be16 fl1size;
 659         __be64 fl1addr;
 660 };
 661
 662 #define S_FW_IQ_CMD_PFN         8
 663 #define M_FW_IQ_CMD_PFN         0x7
 664 #define V_FW_IQ_CMD_PFN(x)      ((x) << S_FW_IQ_CMD_PFN)
 665 #define G_FW_IQ_CMD_PFN(x)      (((x) >> S_FW_IQ_CMD_PFN) & M_FW_IQ_CMD_PFN)
 666
 667 #define S_FW_IQ_CMD_VFN         0
 668 #define M_FW_IQ_CMD_VFN         0xff
 669 #define V_FW_IQ_CMD_VFN(x)      ((x) << S_FW_IQ_CMD_VFN)
 670 #define G_FW_IQ_CMD_VFN(x)      (((x) >> S_FW_IQ_CMD_VFN) & M_FW_IQ_CMD_VFN)
 671
 672 #define S_FW_IQ_CMD_ALLOC       31
 673 #define M_FW_IQ_CMD_ALLOC       0x1
 674 #define V_FW_IQ_CMD_ALLOC(x)    ((x) << S_FW_IQ_CMD_ALLOC)
 675 #define G_FW_IQ_CMD_ALLOC(x)    \
 676         (((x) >> S_FW_IQ_CMD_ALLOC) & M_FW_IQ_CMD_ALLOC)
 677 #define F_FW_IQ_CMD_ALLOC       V_FW_IQ_CMD_ALLOC(1U)
 678
 679 #define S_FW_IQ_CMD_FREE        30
 680 #define M_FW_IQ_CMD_FREE        0x1
 681 #define V_FW_IQ_CMD_FREE(x)     ((x) << S_FW_IQ_CMD_FREE)
 682 #define G_FW_IQ_CMD_FREE(x)     (((x) >> S_FW_IQ_CMD_FREE) & M_FW_IQ_CMD_FREE)
 683 #define F_FW_IQ_CMD_FREE        V_FW_IQ_CMD_FREE(1U)
 684
 685 #define S_FW_IQ_CMD_IQSTART     28
 686 #define M_FW_IQ_CMD_IQSTART     0x1
 687 #define V_FW_IQ_CMD_IQSTART(x)  ((x) << S_FW_IQ_CMD_IQSTART)
 688 #define G_FW_IQ_CMD_IQSTART(x)  \
 689         (((x) >> S_FW_IQ_CMD_IQSTART) & M_FW_IQ_CMD_IQSTART)
 690 #define F_FW_IQ_CMD_IQSTART     V_FW_IQ_CMD_IQSTART(1U)
 691
 692 #define S_FW_IQ_CMD_IQSTOP      27
 693 #define M_FW_IQ_CMD_IQSTOP      0x1
 694 #define V_FW_IQ_CMD_IQSTOP(x)   ((x) << S_FW_IQ_CMD_IQSTOP)
 695 #define G_FW_IQ_CMD_IQSTOP(x)   \
 696         (((x) >> S_FW_IQ_CMD_IQSTOP) & M_FW_IQ_CMD_IQSTOP)
 697 #define F_FW_IQ_CMD_IQSTOP      V_FW_IQ_CMD_IQSTOP(1U)
 698
 699 #define S_FW_IQ_CMD_TYPE        29
 700 #define M_FW_IQ_CMD_TYPE        0x7
 701 #define V_FW_IQ_CMD_TYPE(x)     ((x) << S_FW_IQ_CMD_TYPE)
 702 #define G_FW_IQ_CMD_TYPE(x)     (((x) >> S_FW_IQ_CMD_TYPE) & M_FW_IQ_CMD_TYPE)
 703
 704 #define S_FW_IQ_CMD_IQASYNCH    28
 705 #define M_FW_IQ_CMD_IQASYNCH    0x1
 706 #define V_FW_IQ_CMD_IQASYNCH(x) ((x) << S_FW_IQ_CMD_IQASYNCH)
 707 #define G_FW_IQ_CMD_IQASYNCH(x) \
 708         (((x) >> S_FW_IQ_CMD_IQASYNCH) & M_FW_IQ_CMD_IQASYNCH)
 709 #define F_FW_IQ_CMD_IQASYNCH    V_FW_IQ_CMD_IQASYNCH(1U)
 710
 711 #define S_FW_IQ_CMD_VIID        16
 712 #define M_FW_IQ_CMD_VIID        0xfff
 713 #define V_FW_IQ_CMD_VIID(x)     ((x) << S_FW_IQ_CMD_VIID)
 714 #define G_FW_IQ_CMD_VIID(x)     (((x) >> S_FW_IQ_CMD_VIID) & M_FW_IQ_CMD_VIID)
 715
 716 #define S_FW_IQ_CMD_IQANDST     15
 717 #define M_FW_IQ_CMD_IQANDST     0x1
 718 #define V_FW_IQ_CMD_IQANDST(x)  ((x) << S_FW_IQ_CMD_IQANDST)
 719 #define G_FW_IQ_CMD_IQANDST(x)  \
 720         (((x) >> S_FW_IQ_CMD_IQANDST) & M_FW_IQ_CMD_IQANDST)
 721 #define F_FW_IQ_CMD_IQANDST     V_FW_IQ_CMD_IQANDST(1U)
 722
 723 #define S_FW_IQ_CMD_IQANUD      12
 724 #define M_FW_IQ_CMD_IQANUD      0x3
 725 #define V_FW_IQ_CMD_IQANUD(x)   ((x) << S_FW_IQ_CMD_IQANUD)
 726 #define G_FW_IQ_CMD_IQANUD(x)   \
 727         (((x) >> S_FW_IQ_CMD_IQANUD) & M_FW_IQ_CMD_IQANUD)
 728
 729 #define S_FW_IQ_CMD_IQANDSTINDEX        0
 730 #define M_FW_IQ_CMD_IQANDSTINDEX        0xfff
 731 #define V_FW_IQ_CMD_IQANDSTINDEX(x)     ((x) << S_FW_IQ_CMD_IQANDSTINDEX)
 732 #define G_FW_IQ_CMD_IQANDSTINDEX(x)     \
 733         (((x) >> S_FW_IQ_CMD_IQANDSTINDEX) & M_FW_IQ_CMD_IQANDSTINDEX)
 734
 735 #define S_FW_IQ_CMD_IQGTSMODE           14
 736 #define M_FW_IQ_CMD_IQGTSMODE           0x1
 737 #define V_FW_IQ_CMD_IQGTSMODE(x)        ((x) << S_FW_IQ_CMD_IQGTSMODE)
 738 #define G_FW_IQ_CMD_IQGTSMODE(x)        \
 739         (((x) >> S_FW_IQ_CMD_IQGTSMODE) & M_FW_IQ_CMD_IQGTSMODE)
 740 #define F_FW_IQ_CMD_IQGTSMODE   V_FW_IQ_CMD_IQGTSMODE(1U)
 741
 742 #define S_FW_IQ_CMD_IQPCIECH    12
 743 #define M_FW_IQ_CMD_IQPCIECH    0x3
 744 #define V_FW_IQ_CMD_IQPCIECH(x) ((x) << S_FW_IQ_CMD_IQPCIECH)
 745 #define G_FW_IQ_CMD_IQPCIECH(x) \
 746         (((x) >> S_FW_IQ_CMD_IQPCIECH) & M_FW_IQ_CMD_IQPCIECH)
 747
 748 #define S_FW_IQ_CMD_IQINTCNTTHRESH      4
 749 #define M_FW_IQ_CMD_IQINTCNTTHRESH      0x3
 750 #define V_FW_IQ_CMD_IQINTCNTTHRESH(x)   ((x) << S_FW_IQ_CMD_IQINTCNTTHRESH)
 751 #define G_FW_IQ_CMD_IQINTCNTTHRESH(x)   \
 752         (((x) >> S_FW_IQ_CMD_IQINTCNTTHRESH) & M_FW_IQ_CMD_IQINTCNTTHRESH)
 753
 754 #define S_FW_IQ_CMD_IQESIZE     0
 755 #define M_FW_IQ_CMD_IQESIZE     0x3
 756 #define V_FW_IQ_CMD_IQESIZE(x)  ((x) << S_FW_IQ_CMD_IQESIZE)
 757 #define G_FW_IQ_CMD_IQESIZE(x)  \
 758         (((x) >> S_FW_IQ_CMD_IQESIZE) & M_FW_IQ_CMD_IQESIZE)
 759
 760 #define S_FW_IQ_CMD_IQRO                30
 761 #define M_FW_IQ_CMD_IQRO                0x1
 762 #define V_FW_IQ_CMD_IQRO(x)             ((x) << S_FW_IQ_CMD_IQRO)
 763 #define G_FW_IQ_CMD_IQRO(x)             \
 764         (((x) >> S_FW_IQ_CMD_IQRO) & M_FW_IQ_CMD_IQRO)
 765 #define F_FW_IQ_CMD_IQRO                V_FW_IQ_CMD_IQRO(1U)
 766
 767 #define S_FW_IQ_CMD_IQFLINTCONGEN       27
 768 #define M_FW_IQ_CMD_IQFLINTCONGEN       0x1
 769 #define V_FW_IQ_CMD_IQFLINTCONGEN(x)    ((x) << S_FW_IQ_CMD_IQFLINTCONGEN)
 770 #define G_FW_IQ_CMD_IQFLINTCONGEN(x)    \
 771         (((x) >> S_FW_IQ_CMD_IQFLINTCONGEN) & M_FW_IQ_CMD_IQFLINTCONGEN)
 772 #define F_FW_IQ_CMD_IQFLINTCONGEN       V_FW_IQ_CMD_IQFLINTCONGEN(1U)
 773
 774 #define S_FW_IQ_CMD_FL0CNGCHMAP         20
 775 #define M_FW_IQ_CMD_FL0CNGCHMAP         0xf
 776 #define V_FW_IQ_CMD_FL0CNGCHMAP(x)      ((x) << S_FW_IQ_CMD_FL0CNGCHMAP)
 777 #define G_FW_IQ_CMD_FL0CNGCHMAP(x)      \
 778         (((x) >> S_FW_IQ_CMD_FL0CNGCHMAP) & M_FW_IQ_CMD_FL0CNGCHMAP)
 779
 780 #define S_FW_IQ_CMD_FL0DATARO           12
 781 #define M_FW_IQ_CMD_FL0DATARO           0x1
 782 #define V_FW_IQ_CMD_FL0DATARO(x)        ((x) << S_FW_IQ_CMD_FL0DATARO)
 783 #define G_FW_IQ_CMD_FL0DATARO(x)        \
 784         (((x) >> S_FW_IQ_CMD_FL0DATARO) & M_FW_IQ_CMD_FL0DATARO)
 785 #define F_FW_IQ_CMD_FL0DATARO   V_FW_IQ_CMD_FL0DATARO(1U)
 786
 787 #define S_FW_IQ_CMD_FL0CONGCIF          11
 788 #define M_FW_IQ_CMD_FL0CONGCIF          0x1
 789 #define V_FW_IQ_CMD_FL0CONGCIF(x)       ((x) << S_FW_IQ_CMD_FL0CONGCIF)
 790 #define G_FW_IQ_CMD_FL0CONGCIF(x)       \
 791         (((x) >> S_FW_IQ_CMD_FL0CONGCIF) & M_FW_IQ_CMD_FL0CONGCIF)
 792 #define F_FW_IQ_CMD_FL0CONGCIF  V_FW_IQ_CMD_FL0CONGCIF(1U)
 793
 794 #define S_FW_IQ_CMD_FL0FETCHRO          6
 795 #define M_FW_IQ_CMD_FL0FETCHRO          0x1
 796 #define V_FW_IQ_CMD_FL0FETCHRO(x)       ((x) << S_FW_IQ_CMD_FL0FETCHRO)
 797 #define G_FW_IQ_CMD_FL0FETCHRO(x)       \
 798         (((x) >> S_FW_IQ_CMD_FL0FETCHRO) & M_FW_IQ_CMD_FL0FETCHRO)
 799 #define F_FW_IQ_CMD_FL0FETCHRO  V_FW_IQ_CMD_FL0FETCHRO(1U)
 800
 801 #define S_FW_IQ_CMD_FL0HOSTFCMODE       4
 802 #define M_FW_IQ_CMD_FL0HOSTFCMODE       0x3
 803 #define V_FW_IQ_CMD_FL0HOSTFCMODE(x)    ((x) << S_FW_IQ_CMD_FL0HOSTFCMODE)
 804 #define G_FW_IQ_CMD_FL0HOSTFCMODE(x)    \
 805         (((x) >> S_FW_IQ_CMD_FL0HOSTFCMODE) & M_FW_IQ_CMD_FL0HOSTFCMODE)
 806
 807 #define S_FW_IQ_CMD_FL0PADEN    2
 808 #define M_FW_IQ_CMD_FL0PADEN    0x1
 809 #define V_FW_IQ_CMD_FL0PADEN(x) ((x) << S_FW_IQ_CMD_FL0PADEN)
 810 #define G_FW_IQ_CMD_FL0PADEN(x) \
 811         (((x) >> S_FW_IQ_CMD_FL0PADEN) & M_FW_IQ_CMD_FL0PADEN)
 812 #define F_FW_IQ_CMD_FL0PADEN    V_FW_IQ_CMD_FL0PADEN(1U)
 813
 814 #define S_FW_IQ_CMD_FL0PACKEN           1
 815 #define M_FW_IQ_CMD_FL0PACKEN           0x1
 816 #define V_FW_IQ_CMD_FL0PACKEN(x)        ((x) << S_FW_IQ_CMD_FL0PACKEN)
 817 #define G_FW_IQ_CMD_FL0PACKEN(x)        \
 818         (((x) >> S_FW_IQ_CMD_FL0PACKEN) & M_FW_IQ_CMD_FL0PACKEN)
 819 #define F_FW_IQ_CMD_FL0PACKEN   V_FW_IQ_CMD_FL0PACKEN(1U)
 820
 821 #define S_FW_IQ_CMD_FL0CONGEN           0
 822 #define M_FW_IQ_CMD_FL0CONGEN           0x1
 823 #define V_FW_IQ_CMD_FL0CONGEN(x)        ((x) << S_FW_IQ_CMD_FL0CONGEN)
 824 #define G_FW_IQ_CMD_FL0CONGEN(x)        \
 825         (((x) >> S_FW_IQ_CMD_FL0CONGEN) & M_FW_IQ_CMD_FL0CONGEN)
 826 #define F_FW_IQ_CMD_FL0CONGEN   V_FW_IQ_CMD_FL0CONGEN(1U)
 827
 828 #define S_FW_IQ_CMD_FL0FBMIN    7
 829 #define M_FW_IQ_CMD_FL0FBMIN    0x7
 830 #define V_FW_IQ_CMD_FL0FBMIN(x) ((x) << S_FW_IQ_CMD_FL0FBMIN)
 831 #define G_FW_IQ_CMD_FL0FBMIN(x) \
 832         (((x) >> S_FW_IQ_CMD_FL0FBMIN) & M_FW_IQ_CMD_FL0FBMIN)
 833
 834 #define S_FW_IQ_CMD_FL0FBMAX    4
 835 #define M_FW_IQ_CMD_FL0FBMAX    0x7
 836 #define V_FW_IQ_CMD_FL0FBMAX(x) ((x) << S_FW_IQ_CMD_FL0FBMAX)
 837 #define G_FW_IQ_CMD_FL0FBMAX(x) \
 838         (((x) >> S_FW_IQ_CMD_FL0FBMAX) & M_FW_IQ_CMD_FL0FBMAX)
 839
 840 struct fw_eq_eth_cmd {
 841         __be32 op_to_vfn;
 842         __be32 alloc_to_len16;
 843         __be32 eqid_pkd;
 844         __be32 physeqid_pkd;
 845         __be32 fetchszm_to_iqid;
 846         __be32 dcaen_to_eqsize;
 847         __be64 eqaddr;
 848         __be32 autoequiqe_to_viid;
 849         __be32 r8_lo;
 850         __be64 r9;
 851 };
 852
 853 #define S_FW_EQ_ETH_CMD_PFN     8
 854 #define M_FW_EQ_ETH_CMD_PFN     0x7
 855 #define V_FW_EQ_ETH_CMD_PFN(x)  ((x) << S_FW_EQ_ETH_CMD_PFN)
 856 #define G_FW_EQ_ETH_CMD_PFN(x)  \
 857         (((x) >> S_FW_EQ_ETH_CMD_PFN) & M_FW_EQ_ETH_CMD_PFN)
 858
 859 #define S_FW_EQ_ETH_CMD_VFN     0
 860 #define M_FW_EQ_ETH_CMD_VFN     0xff
 861 #define V_FW_EQ_ETH_CMD_VFN(x)  ((x) << S_FW_EQ_ETH_CMD_VFN)
 862 #define G_FW_EQ_ETH_CMD_VFN(x)  \
 863         (((x) >> S_FW_EQ_ETH_CMD_VFN) & M_FW_EQ_ETH_CMD_VFN)
 864
 865 #define S_FW_EQ_ETH_CMD_ALLOC           31
 866 #define M_FW_EQ_ETH_CMD_ALLOC           0x1
 867 #define V_FW_EQ_ETH_CMD_ALLOC(x)        ((x) << S_FW_EQ_ETH_CMD_ALLOC)
 868 #define G_FW_EQ_ETH_CMD_ALLOC(x)        \
 869         (((x) >> S_FW_EQ_ETH_CMD_ALLOC) & M_FW_EQ_ETH_CMD_ALLOC)
 870 #define F_FW_EQ_ETH_CMD_ALLOC   V_FW_EQ_ETH_CMD_ALLOC(1U)
 871
 872 #define S_FW_EQ_ETH_CMD_FREE    30
 873 #define M_FW_EQ_ETH_CMD_FREE    0x1
 874 #define V_FW_EQ_ETH_CMD_FREE(x) ((x) << S_FW_EQ_ETH_CMD_FREE)
 875 #define G_FW_EQ_ETH_CMD_FREE(x) \
 876         (((x) >> S_FW_EQ_ETH_CMD_FREE) & M_FW_EQ_ETH_CMD_FREE)
 877 #define F_FW_EQ_ETH_CMD_FREE    V_FW_EQ_ETH_CMD_FREE(1U)
 878
 879 #define S_FW_EQ_ETH_CMD_EQSTART         28
 880 #define M_FW_EQ_ETH_CMD_EQSTART         0x1
 881 #define V_FW_EQ_ETH_CMD_EQSTART(x)      ((x) << S_FW_EQ_ETH_CMD_EQSTART)
 882 #define G_FW_EQ_ETH_CMD_EQSTART(x)      \
 883         (((x) >> S_FW_EQ_ETH_CMD_EQSTART) & M_FW_EQ_ETH_CMD_EQSTART)
 884 #define F_FW_EQ_ETH_CMD_EQSTART V_FW_EQ_ETH_CMD_EQSTART(1U)
 885
 886 #define S_FW_EQ_ETH_CMD_EQID    0
 887 #define M_FW_EQ_ETH_CMD_EQID    0xfffff
 888 #define V_FW_EQ_ETH_CMD_EQID(x) ((x) << S_FW_EQ_ETH_CMD_EQID)
 889 #define G_FW_EQ_ETH_CMD_EQID(x) \
 890         (((x) >> S_FW_EQ_ETH_CMD_EQID) & M_FW_EQ_ETH_CMD_EQID)
 891
 892 #define S_FW_EQ_ETH_CMD_PHYSEQID        0
 893 #define M_FW_EQ_ETH_CMD_PHYSEQID        0xfffff
 894 #define G_FW_EQ_ETH_CMD_PHYSEQID(x)     \
 895         (((x) >> S_FW_EQ_ETH_CMD_PHYSEQID) & M_FW_EQ_ETH_CMD_PHYSEQID)
 896
 897 #define S_FW_EQ_ETH_CMD_FETCHRO         22
 898 #define M_FW_EQ_ETH_CMD_FETCHRO         0x1
 899 #define V_FW_EQ_ETH_CMD_FETCHRO(x)      ((x) << S_FW_EQ_ETH_CMD_FETCHRO)
 900 #define G_FW_EQ_ETH_CMD_FETCHRO(x)      \
 901         (((x) >> S_FW_EQ_ETH_CMD_FETCHRO) & M_FW_EQ_ETH_CMD_FETCHRO)
 902 #define F_FW_EQ_ETH_CMD_FETCHRO V_FW_EQ_ETH_CMD_FETCHRO(1U)
 903
 904 #define S_FW_EQ_ETH_CMD_HOSTFCMODE      20
 905 #define M_FW_EQ_ETH_CMD_HOSTFCMODE      0x3
 906 #define V_FW_EQ_ETH_CMD_HOSTFCMODE(x)   ((x) << S_FW_EQ_ETH_CMD_HOSTFCMODE)
 907 #define G_FW_EQ_ETH_CMD_HOSTFCMODE(x)   \
 908         (((x) >> S_FW_EQ_ETH_CMD_HOSTFCMODE) & M_FW_EQ_ETH_CMD_HOSTFCMODE)
 909
 910 #define S_FW_EQ_ETH_CMD_PCIECHN         16
 911 #define M_FW_EQ_ETH_CMD_PCIECHN         0x3
 912 #define V_FW_EQ_ETH_CMD_PCIECHN(x)      ((x) << S_FW_EQ_ETH_CMD_PCIECHN)
 913 #define G_FW_EQ_ETH_CMD_PCIECHN(x)      \
 914         (((x) >> S_FW_EQ_ETH_CMD_PCIECHN) & M_FW_EQ_ETH_CMD_PCIECHN)
 915
 916 #define S_FW_EQ_ETH_CMD_IQID    0
 917 #define M_FW_EQ_ETH_CMD_IQID    0xffff
 918 #define V_FW_EQ_ETH_CMD_IQID(x) ((x) << S_FW_EQ_ETH_CMD_IQID)
 919 #define G_FW_EQ_ETH_CMD_IQID(x) \
 920         (((x) >> S_FW_EQ_ETH_CMD_IQID) & M_FW_EQ_ETH_CMD_IQID)
 921
 922 #define S_FW_EQ_ETH_CMD_FBMIN           23
 923 #define M_FW_EQ_ETH_CMD_FBMIN           0x7
 924 #define V_FW_EQ_ETH_CMD_FBMIN(x)        ((x) << S_FW_EQ_ETH_CMD_FBMIN)
 925 #define G_FW_EQ_ETH_CMD_FBMIN(x)        \
 926         (((x) >> S_FW_EQ_ETH_CMD_FBMIN) & M_FW_EQ_ETH_CMD_FBMIN)
 927
 928 #define S_FW_EQ_ETH_CMD_FBMAX           20
 929 #define M_FW_EQ_ETH_CMD_FBMAX           0x7
 930 #define V_FW_EQ_ETH_CMD_FBMAX(x)        ((x) << S_FW_EQ_ETH_CMD_FBMAX)
 931 #define G_FW_EQ_ETH_CMD_FBMAX(x)        \
 932         (((x) >> S_FW_EQ_ETH_CMD_FBMAX) & M_FW_EQ_ETH_CMD_FBMAX)
 933
 934 #define S_FW_EQ_ETH_CMD_CIDXFTHRESH     16
 935 #define M_FW_EQ_ETH_CMD_CIDXFTHRESH     0x7
 936 #define V_FW_EQ_ETH_CMD_CIDXFTHRESH(x)  ((x) << S_FW_EQ_ETH_CMD_CIDXFTHRESH)
 937 #define G_FW_EQ_ETH_CMD_CIDXFTHRESH(x)  \
 938         (((x) >> S_FW_EQ_ETH_CMD_CIDXFTHRESH) & M_FW_EQ_ETH_CMD_CIDXFTHRESH)
 939
 940 #define S_FW_EQ_ETH_CMD_EQSIZE          0
 941 #define M_FW_EQ_ETH_CMD_EQSIZE          0xffff
 942 #define V_FW_EQ_ETH_CMD_EQSIZE(x)       ((x) << S_FW_EQ_ETH_CMD_EQSIZE)
 943 #define G_FW_EQ_ETH_CMD_EQSIZE(x)       \
 944         (((x) >> S_FW_EQ_ETH_CMD_EQSIZE) & M_FW_EQ_ETH_CMD_EQSIZE)
 945
 946 #define S_FW_EQ_ETH_CMD_AUTOEQUEQE      30
 947 #define M_FW_EQ_ETH_CMD_AUTOEQUEQE      0x1
 948 #define V_FW_EQ_ETH_CMD_AUTOEQUEQE(x)   ((x) << S_FW_EQ_ETH_CMD_AUTOEQUEQE)
 949 #define G_FW_EQ_ETH_CMD_AUTOEQUEQE(x)   \
 950         (((x) >> S_FW_EQ_ETH_CMD_AUTOEQUEQE) & M_FW_EQ_ETH_CMD_AUTOEQUEQE)
 951 #define F_FW_EQ_ETH_CMD_AUTOEQUEQE      V_FW_EQ_ETH_CMD_AUTOEQUEQE(1U)
 952
 953 #define S_FW_EQ_ETH_CMD_VIID    16
 954 #define M_FW_EQ_ETH_CMD_VIID    0xfff
 955 #define V_FW_EQ_ETH_CMD_VIID(x) ((x) << S_FW_EQ_ETH_CMD_VIID)
 956 #define G_FW_EQ_ETH_CMD_VIID(x) \
 957         (((x) >> S_FW_EQ_ETH_CMD_VIID) & M_FW_EQ_ETH_CMD_VIID)
 958
 959 enum fw_vi_func {
 960         FW_VI_FUNC_ETH,
 961 };
 962
 963 struct fw_vi_cmd {
 964         __be32 op_to_vfn;
 965         __be32 alloc_to_len16;
 966         __be16 type_to_viid;
 967         __u8   mac[6];
 968         __u8   portid_pkd;
 969         __u8   nmac;
 970         __u8   nmac0[6];
 971         __be16 norss_rsssize;
 972         __u8   nmac1[6];
 973         __be16 idsiiq_pkd;
 974         __u8   nmac2[6];
 975         __be16 idseiq_pkd;
 976         __u8   nmac3[6];
 977         __be64 r9;
 978         __be64 r10;
 979 };
 980
 981 #define S_FW_VI_CMD_PFN         8
 982 #define M_FW_VI_CMD_PFN         0x7
 983 #define V_FW_VI_CMD_PFN(x)      ((x) << S_FW_VI_CMD_PFN)
 984 #define G_FW_VI_CMD_PFN(x)      (((x) >> S_FW_VI_CMD_PFN) & M_FW_VI_CMD_PFN)
 985
 986 #define S_FW_VI_CMD_VFN         0
 987 #define M_FW_VI_CMD_VFN         0xff
 988 #define V_FW_VI_CMD_VFN(x)      ((x) << S_FW_VI_CMD_VFN)
 989 #define G_FW_VI_CMD_VFN(x)      (((x) >> S_FW_VI_CMD_VFN) & M_FW_VI_CMD_VFN)
 990
 991 #define S_FW_VI_CMD_ALLOC       31
 992 #define M_FW_VI_CMD_ALLOC       0x1
 993 #define V_FW_VI_CMD_ALLOC(x)    ((x) << S_FW_VI_CMD_ALLOC)
 994 #define G_FW_VI_CMD_ALLOC(x)    \
 995         (((x) >> S_FW_VI_CMD_ALLOC) & M_FW_VI_CMD_ALLOC)
 996 #define F_FW_VI_CMD_ALLOC       V_FW_VI_CMD_ALLOC(1U)
 997
 998 #define S_FW_VI_CMD_FREE        30
 999 #define M_FW_VI_CMD_FREE        0x1
1000 #define V_FW_VI_CMD_FREE(x)     ((x) << S_FW_VI_CMD_FREE)
1001 #define G_FW_VI_CMD_FREE(x)     (((x) >> S_FW_VI_CMD_FREE) & M_FW_VI_CMD_FREE)
1002 #define F_FW_VI_CMD_FREE        V_FW_VI_CMD_FREE(1U)
1003
1004 #define S_FW_VI_CMD_TYPE        15
1005 #define M_FW_VI_CMD_TYPE        0x1
1006 #define V_FW_VI_CMD_TYPE(x)     ((x) << S_FW_VI_CMD_TYPE)
1007 #define G_FW_VI_CMD_TYPE(x)     (((x) >> S_FW_VI_CMD_TYPE) & M_FW_VI_CMD_TYPE)
1008 #define F_FW_VI_CMD_TYPE        V_FW_VI_CMD_TYPE(1U)
1009
1010 #define S_FW_VI_CMD_FUNC        12
1011 #define M_FW_VI_CMD_FUNC        0x7
1012 #define V_FW_VI_CMD_FUNC(x)     ((x) << S_FW_VI_CMD_FUNC)
1013 #define G_FW_VI_CMD_FUNC(x)     (((x) >> S_FW_VI_CMD_FUNC) & M_FW_VI_CMD_FUNC)
1014
1015 #define S_FW_VI_CMD_VIID        0
1016 #define M_FW_VI_CMD_VIID        0xfff
1017 #define V_FW_VI_CMD_VIID(x)     ((x) << S_FW_VI_CMD_VIID)
1018 #define G_FW_VI_CMD_VIID(x)     (((x) >> S_FW_VI_CMD_VIID) & M_FW_VI_CMD_VIID)
1019
1020 #define S_FW_VI_CMD_PORTID      4
1021 #define M_FW_VI_CMD_PORTID      0xf
1022 #define V_FW_VI_CMD_PORTID(x)   ((x) << S_FW_VI_CMD_PORTID)
1023 #define G_FW_VI_CMD_PORTID(x)   \
1024         (((x) >> S_FW_VI_CMD_PORTID) & M_FW_VI_CMD_PORTID)
1025
1026 #define S_FW_VI_CMD_RSSSIZE     0
1027 #define M_FW_VI_CMD_RSSSIZE     0x7ff
1028 #define V_FW_VI_CMD_RSSSIZE(x)  ((x) << S_FW_VI_CMD_RSSSIZE)
1029 #define G_FW_VI_CMD_RSSSIZE(x)  \
1030         (((x) >> S_FW_VI_CMD_RSSSIZE) & M_FW_VI_CMD_RSSSIZE)
1031
1032 /* Special VI_MAC command index ids */
1033 #define FW_VI_MAC_ADD_MAC               0x3FF
1034 #define FW_VI_MAC_ADD_PERSIST_MAC       0x3FE
1035
1036 enum fw_vi_mac_smac {
1037         FW_VI_MAC_MPS_TCAM_ENTRY,
1038         FW_VI_MAC_SMT_AND_MPSTCAM
1039 };
1040
1041 struct fw_vi_mac_cmd {
1042         __be32 op_to_viid;
1043         __be32 freemacs_to_len16;
1044         union fw_vi_mac {
1045                 struct fw_vi_mac_exact {
1046                         __be16 valid_to_idx;
1047                         __u8   macaddr[6];
1048                 } exact[7];
1049                 struct fw_vi_mac_hash {
1050                         __be64 hashvec;
1051                 } hash;
1052         } u;
1053 };
1054
1055 #define S_FW_VI_MAC_CMD_VIID    0
1056 #define M_FW_VI_MAC_CMD_VIID    0xfff
1057 #define V_FW_VI_MAC_CMD_VIID(x) ((x) << S_FW_VI_MAC_CMD_VIID)
1058 #define G_FW_VI_MAC_CMD_VIID(x) \
1059         (((x) >> S_FW_VI_MAC_CMD_VIID) & M_FW_VI_MAC_CMD_VIID)
1060
1061 #define S_FW_VI_MAC_CMD_VALID           15
1062 #define M_FW_VI_MAC_CMD_VALID           0x1
1063 #define V_FW_VI_MAC_CMD_VALID(x)        ((x) << S_FW_VI_MAC_CMD_VALID)
1064 #define G_FW_VI_MAC_CMD_VALID(x)        \
1065         (((x) >> S_FW_VI_MAC_CMD_VALID) & M_FW_VI_MAC_CMD_VALID)
1066 #define F_FW_VI_MAC_CMD_VALID   V_FW_VI_MAC_CMD_VALID(1U)
1067
1068 #define S_FW_VI_MAC_CMD_SMAC_RESULT     10
1069 #define M_FW_VI_MAC_CMD_SMAC_RESULT     0x3
1070 #define V_FW_VI_MAC_CMD_SMAC_RESULT(x)  ((x) << S_FW_VI_MAC_CMD_SMAC_RESULT)
1071 #define G_FW_VI_MAC_CMD_SMAC_RESULT(x)  \
1072         (((x) >> S_FW_VI_MAC_CMD_SMAC_RESULT) & M_FW_VI_MAC_CMD_SMAC_RESULT)
1073
1074 #define S_FW_VI_MAC_CMD_IDX     0
1075 #define M_FW_VI_MAC_CMD_IDX     0x3ff
1076 #define V_FW_VI_MAC_CMD_IDX(x)  ((x) << S_FW_VI_MAC_CMD_IDX)
1077 #define G_FW_VI_MAC_CMD_IDX(x)  \
1078         (((x) >> S_FW_VI_MAC_CMD_IDX) & M_FW_VI_MAC_CMD_IDX)
1079
1080 struct fw_vi_rxmode_cmd {
1081         __be32 op_to_viid;
1082         __be32 retval_len16;
1083         __be32 mtu_to_vlanexen;
1084         __be32 r4_lo;
1085 };
1086
1087 #define S_FW_VI_RXMODE_CMD_VIID         0
1088 #define M_FW_VI_RXMODE_CMD_VIID         0xfff
1089 #define V_FW_VI_RXMODE_CMD_VIID(x)      ((x) << S_FW_VI_RXMODE_CMD_VIID)
1090 #define G_FW_VI_RXMODE_CMD_VIID(x)      \
1091         (((x) >> S_FW_VI_RXMODE_CMD_VIID) & M_FW_VI_RXMODE_CMD_VIID)
1092
1093 #define S_FW_VI_RXMODE_CMD_MTU          16
1094 #define M_FW_VI_RXMODE_CMD_MTU          0xffff
1095 #define V_FW_VI_RXMODE_CMD_MTU(x)       ((x) << S_FW_VI_RXMODE_CMD_MTU)
1096 #define G_FW_VI_RXMODE_CMD_MTU(x)       \
1097         (((x) >> S_FW_VI_RXMODE_CMD_MTU) & M_FW_VI_RXMODE_CMD_MTU)
1098
1099 #define S_FW_VI_RXMODE_CMD_PROMISCEN    14
1100 #define M_FW_VI_RXMODE_CMD_PROMISCEN    0x3
1101 #define V_FW_VI_RXMODE_CMD_PROMISCEN(x) ((x) << S_FW_VI_RXMODE_CMD_PROMISCEN)
1102 #define G_FW_VI_RXMODE_CMD_PROMISCEN(x) \
1103         (((x) >> S_FW_VI_RXMODE_CMD_PROMISCEN) & M_FW_VI_RXMODE_CMD_PROMISCEN)
1104
1105 #define S_FW_VI_RXMODE_CMD_ALLMULTIEN           12
1106 #define M_FW_VI_RXMODE_CMD_ALLMULTIEN           0x3
1107 #define V_FW_VI_RXMODE_CMD_ALLMULTIEN(x)        \
1108         ((x) << S_FW_VI_RXMODE_CMD_ALLMULTIEN)
1109 #define G_FW_VI_RXMODE_CMD_ALLMULTIEN(x)        \
1110         (((x) >> S_FW_VI_RXMODE_CMD_ALLMULTIEN) & M_FW_VI_RXMODE_CMD_ALLMULTIEN)
1111
1112 #define S_FW_VI_RXMODE_CMD_BROADCASTEN          10
1113 #define M_FW_VI_RXMODE_CMD_BROADCASTEN          0x3
1114 #define V_FW_VI_RXMODE_CMD_BROADCASTEN(x)       \
1115         ((x) << S_FW_VI_RXMODE_CMD_BROADCASTEN)
1116 #define G_FW_VI_RXMODE_CMD_BROADCASTEN(x)       \
1117         (((x) >> S_FW_VI_RXMODE_CMD_BROADCASTEN) & \
1118          M_FW_VI_RXMODE_CMD_BROADCASTEN)
1119
1120 #define S_FW_VI_RXMODE_CMD_VLANEXEN     8
1121 #define M_FW_VI_RXMODE_CMD_VLANEXEN     0x3
1122 #define V_FW_VI_RXMODE_CMD_VLANEXEN(x)  ((x) << S_FW_VI_RXMODE_CMD_VLANEXEN)
1123 #define G_FW_VI_RXMODE_CMD_VLANEXEN(x)  \
1124         (((x) >> S_FW_VI_RXMODE_CMD_VLANEXEN) & M_FW_VI_RXMODE_CMD_VLANEXEN)
1125
1126 struct fw_vi_enable_cmd {
1127         __be32 op_to_viid;
1128         __be32 ien_to_len16;
1129         __be16 blinkdur;
1130         __be16 r3;
1131         __be32 r4;
1132 };
1133
1134 #define S_FW_VI_ENABLE_CMD_VIID         0
1135 #define M_FW_VI_ENABLE_CMD_VIID         0xfff
1136 #define V_FW_VI_ENABLE_CMD_VIID(x)      ((x) << S_FW_VI_ENABLE_CMD_VIID)
1137 #define G_FW_VI_ENABLE_CMD_VIID(x)      \
1138         (((x) >> S_FW_VI_ENABLE_CMD_VIID) & M_FW_VI_ENABLE_CMD_VIID)
1139
1140 #define S_FW_VI_ENABLE_CMD_IEN          31
1141 #define M_FW_VI_ENABLE_CMD_IEN          0x1
1142 #define V_FW_VI_ENABLE_CMD_IEN(x)       ((x) << S_FW_VI_ENABLE_CMD_IEN)
1143 #define G_FW_VI_ENABLE_CMD_IEN(x)       \
1144         (((x) >> S_FW_VI_ENABLE_CMD_IEN) & M_FW_VI_ENABLE_CMD_IEN)
1145 #define F_FW_VI_ENABLE_CMD_IEN  V_FW_VI_ENABLE_CMD_IEN(1U)
1146
1147 #define S_FW_VI_ENABLE_CMD_EEN          30
1148 #define M_FW_VI_ENABLE_CMD_EEN          0x1
1149 #define V_FW_VI_ENABLE_CMD_EEN(x)       ((x) << S_FW_VI_ENABLE_CMD_EEN)
1150 #define G_FW_VI_ENABLE_CMD_EEN(x)       \
1151         (((x) >> S_FW_VI_ENABLE_CMD_EEN) & M_FW_VI_ENABLE_CMD_EEN)
1152 #define F_FW_VI_ENABLE_CMD_EEN  V_FW_VI_ENABLE_CMD_EEN(1U)
1153
1154 #define S_FW_VI_ENABLE_CMD_DCB_INFO     28
1155 #define M_FW_VI_ENABLE_CMD_DCB_INFO     0x1
1156 #define V_FW_VI_ENABLE_CMD_DCB_INFO(x)  ((x) << S_FW_VI_ENABLE_CMD_DCB_INFO)
1157 #define G_FW_VI_ENABLE_CMD_DCB_INFO(x)  \
1158         (((x) >> S_FW_VI_ENABLE_CMD_DCB_INFO) & M_FW_VI_ENABLE_CMD_DCB_INFO)
1159 #define F_FW_VI_ENABLE_CMD_DCB_INFO     V_FW_VI_ENABLE_CMD_DCB_INFO(1U)
1160
1161 /* VI PF stats offset definitions */
1162 #define VI_PF_NUM_STATS 17
1163 enum fw_vi_stats_pf_index {
1164         FW_VI_PF_STAT_TX_BCAST_BYTES_IX,
1165         FW_VI_PF_STAT_TX_BCAST_FRAMES_IX,
1166         FW_VI_PF_STAT_TX_MCAST_BYTES_IX,
1167         FW_VI_PF_STAT_TX_MCAST_FRAMES_IX,
1168         FW_VI_PF_STAT_TX_UCAST_BYTES_IX,
1169         FW_VI_PF_STAT_TX_UCAST_FRAMES_IX,
1170         FW_VI_PF_STAT_TX_OFLD_BYTES_IX,
1171         FW_VI_PF_STAT_TX_OFLD_FRAMES_IX,
1172         FW_VI_PF_STAT_RX_BYTES_IX,
1173         FW_VI_PF_STAT_RX_FRAMES_IX,
1174         FW_VI_PF_STAT_RX_BCAST_BYTES_IX,
1175         FW_VI_PF_STAT_RX_BCAST_FRAMES_IX,
1176         FW_VI_PF_STAT_RX_MCAST_BYTES_IX,
1177         FW_VI_PF_STAT_RX_MCAST_FRAMES_IX,
1178         FW_VI_PF_STAT_RX_UCAST_BYTES_IX,
1179         FW_VI_PF_STAT_RX_UCAST_FRAMES_IX,
1180         FW_VI_PF_STAT_RX_ERR_FRAMES_IX
1181 };
1182
1183 struct fw_vi_stats_cmd {
1184         __be32 op_to_viid;
1185         __be32 retval_len16;
1186         union fw_vi_stats {
1187                 struct fw_vi_stats_ctl {
1188                         __be16 nstats_ix;
1189                         __be16 r6;
1190                         __be32 r7;
1191                         __be64 stat0;
1192                         __be64 stat1;
1193                         __be64 stat2;
1194                         __be64 stat3;
1195                         __be64 stat4;
1196                         __be64 stat5;
1197                 } ctl;
1198                 struct fw_vi_stats_pf {
1199                         __be64 tx_bcast_bytes;
1200                         __be64 tx_bcast_frames;
1201                         __be64 tx_mcast_bytes;
1202                         __be64 tx_mcast_frames;
1203                         __be64 tx_ucast_bytes;
1204                         __be64 tx_ucast_frames;
1205                         __be64 tx_offload_bytes;
1206                         __be64 tx_offload_frames;
1207                         __be64 rx_pf_bytes;
1208                         __be64 rx_pf_frames;
1209                         __be64 rx_bcast_bytes;
1210                         __be64 rx_bcast_frames;
1211                         __be64 rx_mcast_bytes;
1212                         __be64 rx_mcast_frames;
1213                         __be64 rx_ucast_bytes;
1214                         __be64 rx_ucast_frames;
1215                         __be64 rx_err_frames;
1216                 } pf;
1217                 struct fw_vi_stats_vf {
1218                         __be64 tx_bcast_bytes;
1219                         __be64 tx_bcast_frames;
1220                         __be64 tx_mcast_bytes;
1221                         __be64 tx_mcast_frames;
1222                         __be64 tx_ucast_bytes;
1223                         __be64 tx_ucast_frames;
1224                         __be64 tx_drop_frames;
1225                         __be64 tx_offload_bytes;
1226                         __be64 tx_offload_frames;
1227                         __be64 rx_bcast_bytes;
1228                         __be64 rx_bcast_frames;
1229                         __be64 rx_mcast_bytes;
1230                         __be64 rx_mcast_frames;
1231                         __be64 rx_ucast_bytes;
1232                         __be64 rx_ucast_frames;
1233                         __be64 rx_err_frames;
1234                 } vf;
1235         } u;
1236 };
1237
1238 /* old 16-bit port capabilities bitmap */
1239 enum fw_port_cap {
1240         FW_PORT_CAP_SPEED_100M          = 0x0001,
1241         FW_PORT_CAP_SPEED_1G            = 0x0002,
1242         FW_PORT_CAP_SPEED_25G           = 0x0004,
1243         FW_PORT_CAP_SPEED_10G           = 0x0008,
1244         FW_PORT_CAP_SPEED_40G           = 0x0010,
1245         FW_PORT_CAP_SPEED_100G          = 0x0020,
1246         FW_PORT_CAP_FC_RX               = 0x0040,
1247         FW_PORT_CAP_FC_TX               = 0x0080,
1248         FW_PORT_CAP_ANEG                = 0x0100,
1249         FW_PORT_CAP_MDIX                = 0x0200,
1250         FW_PORT_CAP_MDIAUTO             = 0x0400,
1251         FW_PORT_CAP_FEC_RS              = 0x0800,
1252         FW_PORT_CAP_FEC_BASER_RS        = 0x1000,
1253         FW_PORT_CAP_FEC_RESERVED        = 0x2000,
1254         FW_PORT_CAP_802_3_PAUSE         = 0x4000,
1255         FW_PORT_CAP_802_3_ASM_DIR       = 0x8000,
1256 };
1257
1258 #define S_FW_PORT_CAP_SPEED     0
1259 #define M_FW_PORT_CAP_SPEED     0x3f
1260 #define V_FW_PORT_CAP_SPEED(x)  ((x) << S_FW_PORT_CAP_SPEED)
1261 #define G_FW_PORT_CAP_SPEED(x) \
1262         (((x) >> S_FW_PORT_CAP_SPEED) & M_FW_PORT_CAP_SPEED)
1263
1264 enum fw_port_mdi {
1265         FW_PORT_CAP_MDI_AUTO,
1266 };
1267
1268 #define S_FW_PORT_CAP_MDI 9
1269 #define M_FW_PORT_CAP_MDI 3
1270 #define V_FW_PORT_CAP_MDI(x) ((x) << S_FW_PORT_CAP_MDI)
1271 #define G_FW_PORT_CAP_MDI(x) (((x) >> S_FW_PORT_CAP_MDI) & M_FW_PORT_CAP_MDI)
1272
1273 /* new 32-bit port capabilities bitmap (fw_port_cap32_t) */
1274 #define FW_PORT_CAP32_SPEED_100M        0x00000001UL
1275 #define FW_PORT_CAP32_SPEED_1G          0x00000002UL
1276 #define FW_PORT_CAP32_SPEED_10G         0x00000004UL
1277 #define FW_PORT_CAP32_SPEED_25G         0x00000008UL
1278 #define FW_PORT_CAP32_SPEED_40G         0x00000010UL
1279 #define FW_PORT_CAP32_SPEED_50G         0x00000020UL
1280 #define FW_PORT_CAP32_SPEED_100G        0x00000040UL
1281 #define FW_PORT_CAP32_FC_RX             0x00010000UL
1282 #define FW_PORT_CAP32_FC_TX             0x00020000UL
1283 #define FW_PORT_CAP32_802_3_PAUSE       0x00040000UL
1284 #define FW_PORT_CAP32_802_3_ASM_DIR     0x00080000UL
1285 #define FW_PORT_CAP32_ANEG              0x00100000UL
1286 #define FW_PORT_CAP32_MDIX              0x00200000UL
1287 #define FW_PORT_CAP32_MDIAUTO           0x00400000UL
1288 #define FW_PORT_CAP32_FEC_RS            0x00800000UL
1289 #define FW_PORT_CAP32_FEC_BASER_RS      0x01000000UL
1290
1291 #define S_FW_PORT_CAP32_SPEED           0
1292 #define M_FW_PORT_CAP32_SPEED           0xfff
1293 #define V_FW_PORT_CAP32_SPEED(x)        ((x) << S_FW_PORT_CAP32_SPEED)
1294 #define G_FW_PORT_CAP32_SPEED(x) \
1295         (((x) >> S_FW_PORT_CAP32_SPEED) & M_FW_PORT_CAP32_SPEED)
1296
1297 enum fw_port_mdi32 {
1298         FW_PORT_CAP32_MDI_AUTO,
1299 };
1300
1301 #define S_FW_PORT_CAP32_MDI 21
1302 #define M_FW_PORT_CAP32_MDI 3
1303 #define V_FW_PORT_CAP32_MDI(x) ((x) << S_FW_PORT_CAP32_MDI)
1304 #define G_FW_PORT_CAP32_MDI(x) \
1305         (((x) >> S_FW_PORT_CAP32_MDI) & M_FW_PORT_CAP32_MDI)
1306
1307 enum fw_port_action {
1308         FW_PORT_ACTION_L1_CFG           = 0x0001,
1309         FW_PORT_ACTION_GET_PORT_INFO    = 0x0003,
1310         FW_PORT_ACTION_L1_CFG32         = 0x0009,
1311         FW_PORT_ACTION_GET_PORT_INFO32  = 0x000a,
1312 };
1313
1314 struct fw_port_cmd {
1315         __be32 op_to_portid;
1316         __be32 action_to_len16;
1317         union fw_port {
1318                 struct fw_port_l1cfg {
1319                         __be32 rcap;
1320                         __be32 r;
1321                 } l1cfg;
1322                 struct fw_port_l2cfg {
1323                         __u8   ctlbf;
1324                         __u8   ovlan3_to_ivlan0;
1325                         __be16 ivlantype;
1326                         __be16 txipg_force_pinfo;
1327                         __be16 mtu;
1328                         __be16 ovlan0mask;
1329                         __be16 ovlan0type;
1330                         __be16 ovlan1mask;
1331                         __be16 ovlan1type;
1332                         __be16 ovlan2mask;
1333                         __be16 ovlan2type;
1334                         __be16 ovlan3mask;
1335                         __be16 ovlan3type;
1336                 } l2cfg;
1337                 struct fw_port_info {
1338                         __be32 lstatus_to_modtype;
1339                         __be16 pcap;
1340                         __be16 acap;
1341                         __be16 mtu;
1342                         __u8   cbllen;
1343                         __u8   auxlinfo;
1344                         __u8   dcbxdis_pkd;
1345                         __u8   r8_lo;
1346                         __be16 lpacap;
1347                         __be64 r9;
1348                 } info;
1349                 struct fw_port_diags {
1350                         __u8   diagop;
1351                         __u8   r[3];
1352                         __be32 diagval;
1353                 } diags;
1354                 union fw_port_dcb {
1355                         struct fw_port_dcb_pgid {
1356                                 __u8   type;
1357                                 __u8   apply_pkd;
1358                                 __u8   r10_lo[2];
1359                                 __be32 pgid;
1360                                 __be64 r11;
1361                         } pgid;
1362                         struct fw_port_dcb_pgrate {
1363                                 __u8   type;
1364                                 __u8   apply_pkd;
1365                                 __u8   r10_lo[5];
1366                                 __u8   num_tcs_supported;
1367                                 __u8   pgrate[8];
1368                                 __u8   tsa[8];
1369                         } pgrate;
1370                         struct fw_port_dcb_priorate {
1371                                 __u8   type;
1372                                 __u8   apply_pkd;
1373                                 __u8   r10_lo[6];
1374                                 __u8   strict_priorate[8];
1375                         } priorate;
1376                         struct fw_port_dcb_pfc {
1377                                 __u8   type;
1378                                 __u8   pfcen;
1379                                 __u8   r10[5];
1380                                 __u8   max_pfc_tcs;
1381                                 __be64 r11;
1382                         } pfc;
1383                         struct fw_port_app_priority {
1384                                 __u8   type;
1385                                 __u8   r10[2];
1386                                 __u8   idx;
1387                                 __u8   user_prio_map;
1388                                 __u8   sel_field;
1389                                 __be16 protocolid;
1390                                 __be64 r12;
1391                         } app_priority;
1392                         struct fw_port_dcb_control {
1393                                 __u8   type;
1394                                 __u8   all_syncd_pkd;
1395                                 __be16 dcb_version_to_app_state;
1396                                 __be32 r11;
1397                                 __be64 r12;
1398                         } control;
1399                 } dcb;
1400                 struct fw_port_l1cfg32 {
1401                         __be32 rcap32;
1402                         __be32 r;
1403                 } l1cfg32;
1404                 struct fw_port_info32 {
1405                         __be32 lstatus32_to_cbllen32;
1406                         __be32 auxlinfo32_mtu32;
1407                         __be32 linkattr32;
1408                         __be32 pcaps32;
1409                         __be32 acaps32;
1410                         __be32 lpacaps32;
1411                 } info32;
1412         } u;
1413 };
1414
1415 #define S_FW_PORT_CMD_PORTID    0
1416 #define M_FW_PORT_CMD_PORTID    0xf
1417 #define V_FW_PORT_CMD_PORTID(x) ((x) << S_FW_PORT_CMD_PORTID)
1418 #define G_FW_PORT_CMD_PORTID(x) \
1419         (((x) >> S_FW_PORT_CMD_PORTID) & M_FW_PORT_CMD_PORTID)
1420
1421 #define S_FW_PORT_CMD_ACTION    16
1422 #define M_FW_PORT_CMD_ACTION    0xffff
1423 #define V_FW_PORT_CMD_ACTION(x) ((x) << S_FW_PORT_CMD_ACTION)
1424 #define G_FW_PORT_CMD_ACTION(x) \
1425         (((x) >> S_FW_PORT_CMD_ACTION) & M_FW_PORT_CMD_ACTION)
1426
1427 #define S_FW_PORT_CMD_LSTATUS           31
1428 #define M_FW_PORT_CMD_LSTATUS           0x1
1429 #define V_FW_PORT_CMD_LSTATUS(x)        ((x) << S_FW_PORT_CMD_LSTATUS)
1430 #define G_FW_PORT_CMD_LSTATUS(x)        \
1431         (((x) >> S_FW_PORT_CMD_LSTATUS) & M_FW_PORT_CMD_LSTATUS)
1432 #define F_FW_PORT_CMD_LSTATUS   V_FW_PORT_CMD_LSTATUS(1U)
1433
1434 #define S_FW_PORT_CMD_LSPEED    24
1435 #define M_FW_PORT_CMD_LSPEED    0x3f
1436 #define V_FW_PORT_CMD_LSPEED(x) ((x) << S_FW_PORT_CMD_LSPEED)
1437 #define G_FW_PORT_CMD_LSPEED(x) \
1438         (((x) >> S_FW_PORT_CMD_LSPEED) & M_FW_PORT_CMD_LSPEED)
1439
1440 #define S_FW_PORT_CMD_TXPAUSE           23
1441 #define M_FW_PORT_CMD_TXPAUSE           0x1
1442 #define V_FW_PORT_CMD_TXPAUSE(x)        ((x) << S_FW_PORT_CMD_TXPAUSE)
1443 #define G_FW_PORT_CMD_TXPAUSE(x)        \
1444         (((x) >> S_FW_PORT_CMD_TXPAUSE) & M_FW_PORT_CMD_TXPAUSE)
1445 #define F_FW_PORT_CMD_TXPAUSE   V_FW_PORT_CMD_TXPAUSE(1U)
1446
1447 #define S_FW_PORT_CMD_RXPAUSE           22
1448 #define M_FW_PORT_CMD_RXPAUSE           0x1
1449 #define V_FW_PORT_CMD_RXPAUSE(x)        ((x) << S_FW_PORT_CMD_RXPAUSE)
1450 #define G_FW_PORT_CMD_RXPAUSE(x)        \
1451         (((x) >> S_FW_PORT_CMD_RXPAUSE) & M_FW_PORT_CMD_RXPAUSE)
1452 #define F_FW_PORT_CMD_RXPAUSE   V_FW_PORT_CMD_RXPAUSE(1U)
1453
1454 #define S_FW_PORT_CMD_MDIOCAP           21
1455 #define M_FW_PORT_CMD_MDIOCAP           0x1
1456 #define V_FW_PORT_CMD_MDIOCAP(x)        ((x) << S_FW_PORT_CMD_MDIOCAP)
1457 #define G_FW_PORT_CMD_MDIOCAP(x)        \
1458         (((x) >> S_FW_PORT_CMD_MDIOCAP) & M_FW_PORT_CMD_MDIOCAP)
1459 #define F_FW_PORT_CMD_MDIOCAP   V_FW_PORT_CMD_MDIOCAP(1U)
1460
1461 #define S_FW_PORT_CMD_MDIOADDR          16
1462 #define M_FW_PORT_CMD_MDIOADDR          0x1f
1463 #define V_FW_PORT_CMD_MDIOADDR(x)       ((x) << S_FW_PORT_CMD_MDIOADDR)
1464 #define G_FW_PORT_CMD_MDIOADDR(x)       \
1465         (((x) >> S_FW_PORT_CMD_MDIOADDR) & M_FW_PORT_CMD_MDIOADDR)
1466
1467 #define S_FW_PORT_CMD_PTYPE     8
1468 #define M_FW_PORT_CMD_PTYPE     0x1f
1469 #define V_FW_PORT_CMD_PTYPE(x)  ((x) << S_FW_PORT_CMD_PTYPE)
1470 #define G_FW_PORT_CMD_PTYPE(x)  \
1471         (((x) >> S_FW_PORT_CMD_PTYPE) & M_FW_PORT_CMD_PTYPE)
1472
1473 #define S_FW_PORT_CMD_LINKDNRC          5
1474 #define M_FW_PORT_CMD_LINKDNRC          0x7
1475 #define V_FW_PORT_CMD_LINKDNRC(x)       ((x) << S_FW_PORT_CMD_LINKDNRC)
1476 #define G_FW_PORT_CMD_LINKDNRC(x)       \
1477         (((x) >> S_FW_PORT_CMD_LINKDNRC) & M_FW_PORT_CMD_LINKDNRC)
1478
1479 #define S_FW_PORT_CMD_MODTYPE           0
1480 #define M_FW_PORT_CMD_MODTYPE           0x1f
1481 #define V_FW_PORT_CMD_MODTYPE(x)        ((x) << S_FW_PORT_CMD_MODTYPE)
1482 #define G_FW_PORT_CMD_MODTYPE(x)        \
1483         (((x) >> S_FW_PORT_CMD_MODTYPE) & M_FW_PORT_CMD_MODTYPE)
1484
1485 #define S_FW_PORT_CMD_LSTATUS32                31
1486 #define M_FW_PORT_CMD_LSTATUS32                0x1
1487 #define V_FW_PORT_CMD_LSTATUS32(x)     ((x) << S_FW_PORT_CMD_LSTATUS32)
1488 #define F_FW_PORT_CMD_LSTATUS32        V_FW_PORT_CMD_LSTATUS32(1U)
1489
1490 #define S_FW_PORT_CMD_LINKDNRC32       28
1491 #define M_FW_PORT_CMD_LINKDNRC32       0x7
1492 #define G_FW_PORT_CMD_LINKDNRC32(x)    \
1493         (((x) >> S_FW_PORT_CMD_LINKDNRC32) & M_FW_PORT_CMD_LINKDNRC32)
1494
1495 #define S_FW_PORT_CMD_MDIOCAP32                26
1496 #define M_FW_PORT_CMD_MDIOCAP32                0x1
1497 #define V_FW_PORT_CMD_MDIOCAP32(x)     ((x) << S_FW_PORT_CMD_MDIOCAP32)
1498 #define F_FW_PORT_CMD_MDIOCAP32        V_FW_PORT_CMD_MDIOCAP32(1U)
1499
1500 #define S_FW_PORT_CMD_MDIOADDR32       21
1501 #define M_FW_PORT_CMD_MDIOADDR32       0x1f
1502 #define G_FW_PORT_CMD_MDIOADDR32(x)    \
1503         (((x) >> S_FW_PORT_CMD_MDIOADDR32) & M_FW_PORT_CMD_MDIOADDR32)
1504
1505 #define S_FW_PORT_CMD_PORTTYPE32        13
1506 #define M_FW_PORT_CMD_PORTTYPE32        0xff
1507 #define G_FW_PORT_CMD_PORTTYPE32(x)     \
1508         (((x) >> S_FW_PORT_CMD_PORTTYPE32) & M_FW_PORT_CMD_PORTTYPE32)
1509
1510 #define S_FW_PORT_CMD_MODTYPE32                8
1511 #define M_FW_PORT_CMD_MODTYPE32                0x1f
1512 #define G_FW_PORT_CMD_MODTYPE32(x)     \
1513         (((x) >> S_FW_PORT_CMD_MODTYPE32) & M_FW_PORT_CMD_MODTYPE32)
1514
1515 /*
1516  * These are configured into the VPD and hence tools that generate
1517  * VPD may use this enumeration.
1518  * extPHY #lanes T4_I2C extI2C BP_Eq BP_ANEG Speed
1519  *
1520  * REMEMBER:
1521  * Update the Common Code t4_hw.c:t4_get_port_type_description()
1522  * with any new Firmware Port Technology Types!
1523  */
1524 enum fw_port_type {
1525         FW_PORT_TYPE_FIBER_XFI  =  0, /* Y, 1, N, Y, N, N, 10G */
1526         FW_PORT_TYPE_FIBER_XAUI =  1, /* Y, 4, N, Y, N, N, 10G */
1527         FW_PORT_TYPE_BT_SGMII   =  2, /* Y, 1, No, No, No, No, 1G/100M */
1528         FW_PORT_TYPE_BT_XFI     =  3, /* Y, 1, No, No, No, No, 10G */
1529         FW_PORT_TYPE_BT_XAUI    =  4, /* Y, 4, No, No, No, No, 10G/1G/100M? */
1530         FW_PORT_TYPE_KX4        =  5, /* No, 4, No, No, Yes, Yes, 10G */
1531         FW_PORT_TYPE_CX4        =  6, /* No, 4, No, No, No, No, 10G */
1532         FW_PORT_TYPE_KX         =  7, /* No, 1, No, No, Yes, No, 1G */
1533         FW_PORT_TYPE_KR         =  8, /* No, 1, No, No, Yes, Yes, 10G */
1534         FW_PORT_TYPE_SFP        =  9, /* No, 1, Yes, No, No, No, 10G */
1535         FW_PORT_TYPE_BP_AP      = 10,
1536         /* No, 1, No, No, Yes, Yes, 10G, BP ANGE */
1537         FW_PORT_TYPE_BP4_AP     = 11,
1538         /* No, 4, No, No, Yes, Yes, 10G, BP ANGE */
1539         FW_PORT_TYPE_QSFP_10G   = 12, /* No, 1, Yes, No, No, No, 10G */
1540         FW_PORT_TYPE_QSA        = 13, /* No, 1, Yes, No, No, No, 10G */
1541         FW_PORT_TYPE_QSFP       = 14, /* No, 4, Yes, No, No, No, 40G */
1542         FW_PORT_TYPE_BP40_BA    = 15,
1543         /* No, 4, No, No, Yes, Yes, 40G/10G/1G, BP ANGE */
1544         FW_PORT_TYPE_KR4_100G   = 16, /* No, 4, 100G/40G/25G, Backplane */
1545         FW_PORT_TYPE_CR4_QSFP   = 17, /* No, 4, 100G/40G/25G */
1546         FW_PORT_TYPE_CR_QSFP    = 18, /* No, 1, 25G Spider cable */
1547         FW_PORT_TYPE_CR2_QSFP   = 19, /* No, 2, 50G */
1548         FW_PORT_TYPE_SFP28      = 20, /* No, 1, 25G/10G/1G */
1549         FW_PORT_TYPE_KR_SFP28   = 21, /* No, 1, 25G/10G/1G using Backplane */
1550         FW_PORT_TYPE_NONE = M_FW_PORT_CMD_PTYPE
1551 };
1552
1553 /* These are read from module's EEPROM and determined once the
1554  * module is inserted.
1555  */
1556 enum fw_port_module_type {
1557         FW_PORT_MOD_TYPE_NA             = 0x0,
1558         FW_PORT_MOD_TYPE_LR             = 0x1,
1559         FW_PORT_MOD_TYPE_SR             = 0x2,
1560         FW_PORT_MOD_TYPE_ER             = 0x3,
1561         FW_PORT_MOD_TYPE_TWINAX_PASSIVE = 0x4,
1562         FW_PORT_MOD_TYPE_TWINAX_ACTIVE  = 0x5,
1563         FW_PORT_MOD_TYPE_LRM            = 0x6,
1564         FW_PORT_MOD_TYPE_ERROR          = M_FW_PORT_CMD_MODTYPE - 3,
1565         FW_PORT_MOD_TYPE_UNKNOWN        = M_FW_PORT_CMD_MODTYPE - 2,
1566         FW_PORT_MOD_TYPE_NOTSUPPORTED   = M_FW_PORT_CMD_MODTYPE - 1,
1567         FW_PORT_MOD_TYPE_NONE           = M_FW_PORT_CMD_MODTYPE
1568 };
1569
1570 /* used by FW and tools may use this to generate VPD */
1571 enum fw_port_mod_sub_type {
1572         FW_PORT_MOD_SUB_TYPE_NA,
1573         FW_PORT_MOD_SUB_TYPE_MV88E114X  = 0x1,
1574         FW_PORT_MOD_SUB_TYPE_TN8022     = 0x2,
1575         FW_PORT_MOD_SUB_TYPE_AQ1202     = 0x3,
1576         FW_PORT_MOD_SUB_TYPE_88x3120    = 0x4,
1577         FW_PORT_MOD_SUB_TYPE_BCM84834   = 0x5,
1578         FW_PORT_MOD_SUB_TYPE_BCM5482    = 0x6,
1579         FW_PORT_MOD_SUB_TYPE_BCM84856   = 0x7,
1580         FW_PORT_MOD_SUB_TYPE_BT_VSC8634 = 0x8,
1581
1582         /*
1583          * The following will never been in the VPD.  They are TWINAX cable
1584          * lengths decoded from SFP+ module i2c PROMs.  These should almost
1585          * certainly go somewhere else ...
1586          */
1587         FW_PORT_MOD_SUB_TYPE_TWINAX_1   = 0x9,
1588         FW_PORT_MOD_SUB_TYPE_TWINAX_3   = 0xA,
1589         FW_PORT_MOD_SUB_TYPE_TWINAX_5   = 0xB,
1590         FW_PORT_MOD_SUB_TYPE_TWINAX_7   = 0xC,
1591 };
1592
1593 /* link down reason codes (3b) */
1594 enum fw_port_link_dn_rc {
1595         FW_PORT_LINK_DN_RC_NONE,
1596         FW_PORT_LINK_DN_RC_REMFLT,      /* Remote fault detected */
1597         FW_PORT_LINK_DN_ANEG_F,         /* Auto-negotiation fault */
1598         FW_PORT_LINK_DN_RESERVED3,
1599         FW_PORT_LINK_DN_OVERHEAT,       /* Port overheated */
1600         FW_PORT_LINK_DN_UNKNOWN,        /* Unable to determine reason */
1601         FW_PORT_LINK_DN_RX_LOS,         /* No RX signal detected */
1602         FW_PORT_LINK_DN_RESERVED7
1603 };
1604
1605 /* port stats */
1606 #define FW_NUM_PORT_STATS 50
1607 #define FW_NUM_PORT_TX_STATS 23
1608 #define FW_NUM_PORT_RX_STATS 27
1609
1610 enum fw_port_stats_tx_index {
1611         FW_STAT_TX_PORT_BYTES_IX,
1612         FW_STAT_TX_PORT_FRAMES_IX,
1613         FW_STAT_TX_PORT_BCAST_IX,
1614         FW_STAT_TX_PORT_MCAST_IX,
1615         FW_STAT_TX_PORT_UCAST_IX,
1616         FW_STAT_TX_PORT_ERROR_IX,
1617         FW_STAT_TX_PORT_64B_IX,
1618         FW_STAT_TX_PORT_65B_127B_IX,
1619         FW_STAT_TX_PORT_128B_255B_IX,
1620         FW_STAT_TX_PORT_256B_511B_IX,
1621         FW_STAT_TX_PORT_512B_1023B_IX,
1622         FW_STAT_TX_PORT_1024B_1518B_IX,
1623         FW_STAT_TX_PORT_1519B_MAX_IX,
1624         FW_STAT_TX_PORT_DROP_IX,
1625         FW_STAT_TX_PORT_PAUSE_IX,
1626         FW_STAT_TX_PORT_PPP0_IX,
1627         FW_STAT_TX_PORT_PPP1_IX,
1628         FW_STAT_TX_PORT_PPP2_IX,
1629         FW_STAT_TX_PORT_PPP3_IX,
1630         FW_STAT_TX_PORT_PPP4_IX,
1631         FW_STAT_TX_PORT_PPP5_IX,
1632         FW_STAT_TX_PORT_PPP6_IX,
1633         FW_STAT_TX_PORT_PPP7_IX
1634 };
1635
1636 enum fw_port_stat_rx_index {
1637         FW_STAT_RX_PORT_BYTES_IX,
1638         FW_STAT_RX_PORT_FRAMES_IX,
1639         FW_STAT_RX_PORT_BCAST_IX,
1640         FW_STAT_RX_PORT_MCAST_IX,
1641         FW_STAT_RX_PORT_UCAST_IX,
1642         FW_STAT_RX_PORT_MTU_ERROR_IX,
1643         FW_STAT_RX_PORT_MTU_CRC_ERROR_IX,
1644         FW_STAT_RX_PORT_CRC_ERROR_IX,
1645         FW_STAT_RX_PORT_LEN_ERROR_IX,
1646         FW_STAT_RX_PORT_SYM_ERROR_IX,
1647         FW_STAT_RX_PORT_64B_IX,
1648         FW_STAT_RX_PORT_65B_127B_IX,
1649         FW_STAT_RX_PORT_128B_255B_IX,
1650         FW_STAT_RX_PORT_256B_511B_IX,
1651         FW_STAT_RX_PORT_512B_1023B_IX,
1652         FW_STAT_RX_PORT_1024B_1518B_IX,
1653         FW_STAT_RX_PORT_1519B_MAX_IX,
1654         FW_STAT_RX_PORT_PAUSE_IX,
1655         FW_STAT_RX_PORT_PPP0_IX,
1656         FW_STAT_RX_PORT_PPP1_IX,
1657         FW_STAT_RX_PORT_PPP2_IX,
1658         FW_STAT_RX_PORT_PPP3_IX,
1659         FW_STAT_RX_PORT_PPP4_IX,
1660         FW_STAT_RX_PORT_PPP5_IX,
1661         FW_STAT_RX_PORT_PPP6_IX,
1662         FW_STAT_RX_PORT_PPP7_IX,
1663         FW_STAT_RX_PORT_LESS_64B_IX
1664 };
1665
1666 struct fw_port_stats_cmd {
1667         __be32 op_to_portid;
1668         __be32 retval_len16;
1669         union fw_port_stats {
1670                 struct fw_port_stats_ctl {
1671                         __u8   nstats_bg_bm;
1672                         __u8   tx_ix;
1673                         __be16 r6;
1674                         __be32 r7;
1675                         __be64 stat0;
1676                         __be64 stat1;
1677                         __be64 stat2;
1678                         __be64 stat3;
1679                         __be64 stat4;
1680                         __be64 stat5;
1681                 } ctl;
1682                 struct fw_port_stats_all {
1683                         __be64 tx_bytes;
1684                         __be64 tx_frames;
1685                         __be64 tx_bcast;
1686                         __be64 tx_mcast;
1687                         __be64 tx_ucast;
1688                         __be64 tx_error;
1689                         __be64 tx_64b;
1690                         __be64 tx_65b_127b;
1691                         __be64 tx_128b_255b;
1692                         __be64 tx_256b_511b;
1693                         __be64 tx_512b_1023b;
1694                         __be64 tx_1024b_1518b;
1695                         __be64 tx_1519b_max;
1696                         __be64 tx_drop;
1697                         __be64 tx_pause;
1698                         __be64 tx_ppp0;
1699                         __be64 tx_ppp1;
1700                         __be64 tx_ppp2;
1701                         __be64 tx_ppp3;
1702                         __be64 tx_ppp4;
1703                         __be64 tx_ppp5;
1704                         __be64 tx_ppp6;
1705                         __be64 tx_ppp7;
1706                         __be64 rx_bytes;
1707                         __be64 rx_frames;
1708                         __be64 rx_bcast;
1709                         __be64 rx_mcast;
1710                         __be64 rx_ucast;
1711                         __be64 rx_mtu_error;
1712                         __be64 rx_mtu_crc_error;
1713                         __be64 rx_crc_error;
1714                         __be64 rx_len_error;
1715                         __be64 rx_sym_error;
1716                         __be64 rx_64b;
1717                         __be64 rx_65b_127b;
1718                         __be64 rx_128b_255b;
1719                         __be64 rx_256b_511b;
1720                         __be64 rx_512b_1023b;
1721                         __be64 rx_1024b_1518b;
1722                         __be64 rx_1519b_max;
1723                         __be64 rx_pause;
1724                         __be64 rx_ppp0;
1725                         __be64 rx_ppp1;
1726                         __be64 rx_ppp2;
1727                         __be64 rx_ppp3;
1728                         __be64 rx_ppp4;
1729                         __be64 rx_ppp5;
1730                         __be64 rx_ppp6;
1731                         __be64 rx_ppp7;
1732                         __be64 rx_less_64b;
1733                         __be64 rx_bg_drop;
1734                         __be64 rx_bg_trunc;
1735                 } all;
1736         } u;
1737 };
1738
1739 struct fw_rss_ind_tbl_cmd {
1740         __be32 op_to_viid;
1741         __be32 retval_len16;
1742         __be16 niqid;
1743         __be16 startidx;
1744         __be32 r3;
1745         __be32 iq0_to_iq2;
1746         __be32 iq3_to_iq5;
1747         __be32 iq6_to_iq8;
1748         __be32 iq9_to_iq11;
1749         __be32 iq12_to_iq14;
1750         __be32 iq15_to_iq17;
1751         __be32 iq18_to_iq20;
1752         __be32 iq21_to_iq23;
1753         __be32 iq24_to_iq26;
1754         __be32 iq27_to_iq29;
1755         __be32 iq30_iq31;
1756         __be32 r15_lo;
1757 };
1758
1759 #define S_FW_RSS_IND_TBL_CMD_VIID       0
1760 #define M_FW_RSS_IND_TBL_CMD_VIID       0xfff
1761 #define V_FW_RSS_IND_TBL_CMD_VIID(x)    ((x) << S_FW_RSS_IND_TBL_CMD_VIID)
1762 #define G_FW_RSS_IND_TBL_CMD_VIID(x)    \
1763         (((x) >> S_FW_RSS_IND_TBL_CMD_VIID) & M_FW_RSS_IND_TBL_CMD_VIID)
1764
1765 #define S_FW_RSS_IND_TBL_CMD_IQ0        20
1766 #define M_FW_RSS_IND_TBL_CMD_IQ0        0x3ff
1767 #define V_FW_RSS_IND_TBL_CMD_IQ0(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ0)
1768 #define G_FW_RSS_IND_TBL_CMD_IQ0(x)     \
1769         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ0) & M_FW_RSS_IND_TBL_CMD_IQ0)
1770
1771 #define S_FW_RSS_IND_TBL_CMD_IQ1        10
1772 #define M_FW_RSS_IND_TBL_CMD_IQ1        0x3ff
1773 #define V_FW_RSS_IND_TBL_CMD_IQ1(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ1)
1774 #define G_FW_RSS_IND_TBL_CMD_IQ1(x)     \
1775         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ1) & M_FW_RSS_IND_TBL_CMD_IQ1)
1776
1777 #define S_FW_RSS_IND_TBL_CMD_IQ2        0
1778 #define M_FW_RSS_IND_TBL_CMD_IQ2        0x3ff
1779 #define V_FW_RSS_IND_TBL_CMD_IQ2(x)     ((x) << S_FW_RSS_IND_TBL_CMD_IQ2)
1780 #define G_FW_RSS_IND_TBL_CMD_IQ2(x)     \
1781         (((x) >> S_FW_RSS_IND_TBL_CMD_IQ2) & M_FW_RSS_IND_TBL_CMD_IQ2)
1782
1783 struct fw_rss_glb_config_cmd {
1784         __be32 op_to_write;
1785         __be32 retval_len16;
1786         union fw_rss_glb_config {
1787                 struct fw_rss_glb_config_manual {
1788                         __be32 mode_pkd;
1789                         __be32 r3;
1790                         __be64 r4;
1791                         __be64 r5;
1792                 } manual;
1793                 struct fw_rss_glb_config_basicvirtual {
1794                         __be32 mode_keymode;
1795                         __be32 synmapen_to_hashtoeplitz;
1796                         __be64 r8;
1797                         __be64 r9;
1798                 } basicvirtual;
1799         } u;
1800 };
1801
1802 #define S_FW_RSS_GLB_CONFIG_CMD_MODE    28
1803 #define M_FW_RSS_GLB_CONFIG_CMD_MODE    0xf
1804 #define G_FW_RSS_GLB_CONFIG_CMD_MODE(x) \
1805         (((x) >> S_FW_RSS_GLB_CONFIG_CMD_MODE) & M_FW_RSS_GLB_CONFIG_CMD_MODE)
1806
1807 #define FW_RSS_GLB_CONFIG_CMD_MODE_BASICVIRTUAL 1
1808
1809 #define S_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN 8
1810 #define V_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN(x) \
1811         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN)
1812 #define F_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN V_FW_RSS_GLB_CONFIG_CMD_SYNMAPEN(1U)
1813
1814 #define S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6 7
1815 #define V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6(x) \
1816         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6)
1817 #define F_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6 \
1818         V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV6(1U)
1819
1820 #define S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6 6
1821 #define V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6(x) \
1822         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6)
1823 #define F_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6 \
1824         V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV6(1U)
1825
1826 #define S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4 5
1827 #define V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4(x) \
1828         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4)
1829 #define F_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4 \
1830         V_FW_RSS_GLB_CONFIG_CMD_SYN4TUPENIPV4(1U)
1831
1832 #define S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4 4
1833 #define V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4(x) \
1834         ((x) << S_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4)
1835 #define F_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4 \
1836         V_FW_RSS_GLB_CONFIG_CMD_SYN2TUPENIPV4(1U)
1837
1838 #define S_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN 3
1839 #define V_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN(x) \
1840         ((x) << S_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN)
1841 #define F_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN V_FW_RSS_GLB_CONFIG_CMD_OFDMAPEN(1U)
1842
1843 #define S_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN 2
1844 #define V_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN(x) \
1845         ((x) << S_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN)
1846 #define F_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN V_FW_RSS_GLB_CONFIG_CMD_TNLMAPEN(1U)
1847
1848 #define S_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP 1
1849 #define V_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP(x) \
1850         ((x) << S_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP)
1851 #define F_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP \
1852         V_FW_RSS_GLB_CONFIG_CMD_TNLALLLKP(1U)
1853
1854 #define S_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ 0
1855 #define V_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ(x) \
1856         ((x) << S_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ)
1857 #define F_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ \
1858         V_FW_RSS_GLB_CONFIG_CMD_HASHTOEPLITZ(1U)
1859
1860 struct fw_rss_vi_config_cmd {
1861         __be32 op_to_viid;
1862         __be32 retval_len16;
1863         union fw_rss_vi_config {
1864                 struct fw_rss_vi_config_manual {
1865                         __be64 r3;
1866                         __be64 r4;
1867                         __be64 r5;
1868                 } manual;
1869                 struct fw_rss_vi_config_basicvirtual {
1870                         __be32 r6;
1871                         __be32 defaultq_to_udpen;
1872                         __be64 r9;
1873                         __be64 r10;
1874                 } basicvirtual;
1875         } u;
1876 };
1877
1878 #define S_FW_RSS_VI_CONFIG_CMD_VIID     0
1879 #define M_FW_RSS_VI_CONFIG_CMD_VIID     0xfff
1880 #define V_FW_RSS_VI_CONFIG_CMD_VIID(x)  ((x) << S_FW_RSS_VI_CONFIG_CMD_VIID)
1881 #define G_FW_RSS_VI_CONFIG_CMD_VIID(x)  \
1882         (((x) >> S_FW_RSS_VI_CONFIG_CMD_VIID) & M_FW_RSS_VI_CONFIG_CMD_VIID)
1883
1884 #define S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ         16
1885 #define M_FW_RSS_VI_CONFIG_CMD_DEFAULTQ         0x3ff
1886 #define V_FW_RSS_VI_CONFIG_CMD_DEFAULTQ(x)      \
1887         ((x) << S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ)
1888 #define G_FW_RSS_VI_CONFIG_CMD_DEFAULTQ(x)      \
1889         (((x) >> S_FW_RSS_VI_CONFIG_CMD_DEFAULTQ) & \
1890          M_FW_RSS_VI_CONFIG_CMD_DEFAULTQ)
1891
1892 #define S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     4
1893 #define M_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     0x1
1894 #define V_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(x)  \
1895         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN)
1896 #define G_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(x)  \
1897         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN) & \
1898          M_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN)
1899 #define F_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN     \
1900         V_FW_RSS_VI_CONFIG_CMD_IP6FOURTUPEN(1U)
1901
1902 #define S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      3
1903 #define M_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      0x1
1904 #define V_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(x)   \
1905         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN)
1906 #define G_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(x)   \
1907         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN) & \
1908          M_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN)
1909 #define F_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN      \
1910         V_FW_RSS_VI_CONFIG_CMD_IP6TWOTUPEN(1U)
1911
1912 #define S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     2
1913 #define M_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     0x1
1914 #define V_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(x)  \
1915         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN)
1916 #define G_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(x)  \
1917         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN) & \
1918          M_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN)
1919 #define F_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN     \
1920         V_FW_RSS_VI_CONFIG_CMD_IP4FOURTUPEN(1U)
1921
1922 #define S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      1
1923 #define M_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      0x1
1924 #define V_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(x)   \
1925         ((x) << S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN)
1926 #define G_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(x)   \
1927         (((x) >> S_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN) & \
1928          M_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN)
1929 #define F_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN      \
1930         V_FW_RSS_VI_CONFIG_CMD_IP4TWOTUPEN(1U)
1931
1932 #define S_FW_RSS_VI_CONFIG_CMD_UDPEN    0
1933 #define M_FW_RSS_VI_CONFIG_CMD_UDPEN    0x1
1934 #define V_FW_RSS_VI_CONFIG_CMD_UDPEN(x) ((x) << S_FW_RSS_VI_CONFIG_CMD_UDPEN)
1935 #define G_FW_RSS_VI_CONFIG_CMD_UDPEN(x) \
1936         (((x) >> S_FW_RSS_VI_CONFIG_CMD_UDPEN) & M_FW_RSS_VI_CONFIG_CMD_UDPEN)
1937 #define F_FW_RSS_VI_CONFIG_CMD_UDPEN    V_FW_RSS_VI_CONFIG_CMD_UDPEN(1U)
1938
1939 /******************************************************************************
1940  *   D E B U G   C O M M A N D s
1941  ******************************************************/
1942
1943 struct fw_debug_cmd {
1944         __be32 op_type;
1945         __be32 len16_pkd;
1946         union fw_debug {
1947                 struct fw_debug_assert {
1948                         __be32 fcid;
1949                         __be32 line;
1950                         __be32 x;
1951                         __be32 y;
1952                         __u8   filename_0_7[8];
1953                         __u8   filename_8_15[8];
1954                         __be64 r3;
1955                 } assert;
1956                 struct fw_debug_prt {
1957                         __be16 dprtstridx;
1958                         __be16 r3[3];
1959                         __be32 dprtstrparam0;
1960                         __be32 dprtstrparam1;
1961                         __be32 dprtstrparam2;
1962                         __be32 dprtstrparam3;
1963                 } prt;
1964         } u;
1965 };
1966
1967 #define S_FW_DEBUG_CMD_TYPE     0
1968 #define M_FW_DEBUG_CMD_TYPE     0xff
1969 #define V_FW_DEBUG_CMD_TYPE(x)  ((x) << S_FW_DEBUG_CMD_TYPE)
1970 #define G_FW_DEBUG_CMD_TYPE(x)  \
1971         (((x) >> S_FW_DEBUG_CMD_TYPE) & M_FW_DEBUG_CMD_TYPE)
1972
1973 /******************************************************************************
1974  *   P C I E   F W   R E G I S T E R
1975  **************************************/
1976
1977 /*
1978  * Register definitions for the PCIE_FW register which the firmware uses
1979  * to retain status across RESETs.  This register should be considered
1980  * as a READ-ONLY register for Host Software and only to be used to
1981  * track firmware initialization/error state, etc.
1982  */
1983 #define S_PCIE_FW_ERR           31
1984 #define M_PCIE_FW_ERR           0x1
1985 #define V_PCIE_FW_ERR(x)        ((x) << S_PCIE_FW_ERR)
1986 #define G_PCIE_FW_ERR(x)        (((x) >> S_PCIE_FW_ERR) & M_PCIE_FW_ERR)
1987 #define F_PCIE_FW_ERR           V_PCIE_FW_ERR(1U)
1988
1989 #define S_PCIE_FW_INIT          30
1990 #define M_PCIE_FW_INIT          0x1
1991 #define V_PCIE_FW_INIT(x)       ((x) << S_PCIE_FW_INIT)
1992 #define G_PCIE_FW_INIT(x)       (((x) >> S_PCIE_FW_INIT) & M_PCIE_FW_INIT)
1993 #define F_PCIE_FW_INIT          V_PCIE_FW_INIT(1U)
1994
1995 #define S_PCIE_FW_HALT          29
1996 #define M_PCIE_FW_HALT          0x1
1997 #define V_PCIE_FW_HALT(x)       ((x) << S_PCIE_FW_HALT)
1998 #define G_PCIE_FW_HALT(x)       (((x) >> S_PCIE_FW_HALT) & M_PCIE_FW_HALT)
1999 #define F_PCIE_FW_HALT          V_PCIE_FW_HALT(1U)
2000
2001 #define S_PCIE_FW_EVAL          24
2002 #define M_PCIE_FW_EVAL          0x7
2003 #define V_PCIE_FW_EVAL(x)       ((x) << S_PCIE_FW_EVAL)
2004 #define G_PCIE_FW_EVAL(x)       (((x) >> S_PCIE_FW_EVAL) & M_PCIE_FW_EVAL)
2005
2006 #define S_PCIE_FW_MASTER_VLD    15
2007 #define M_PCIE_FW_MASTER_VLD    0x1
2008 #define V_PCIE_FW_MASTER_VLD(x) ((x) << S_PCIE_FW_MASTER_VLD)
2009 #define G_PCIE_FW_MASTER_VLD(x) \
2010         (((x) >> S_PCIE_FW_MASTER_VLD) & M_PCIE_FW_MASTER_VLD)
2011 #define F_PCIE_FW_MASTER_VLD    V_PCIE_FW_MASTER_VLD(1U)
2012
2013 #define S_PCIE_FW_MASTER        12
2014 #define M_PCIE_FW_MASTER        0x7
2015 #define V_PCIE_FW_MASTER(x)     ((x) << S_PCIE_FW_MASTER)
2016 #define G_PCIE_FW_MASTER(x)     (((x) >> S_PCIE_FW_MASTER) & M_PCIE_FW_MASTER)
2017
2018 /******************************************************************************
2019  *   B I N A R Y   H E A D E R   F O R M A T
2020  **********************************************/
2021
2022 /*
2023  * firmware binary header format
2024  */
2025 struct fw_hdr {
2026         __u8    ver;
2027         __u8    chip;                   /* terminator chip family */
2028         __be16  len512;                 /* bin length in units of 512-bytes */
2029         __be32  fw_ver;                 /* firmware version */
2030         __be32  tp_microcode_ver;       /* tcp processor microcode version */
2031         __u8    intfver_nic;
2032         __u8    intfver_vnic;
2033         __u8    intfver_ofld;
2034         __u8    intfver_ri;
2035         __u8    intfver_iscsipdu;
2036         __u8    intfver_iscsi;
2037         __u8    intfver_fcoepdu;
2038         __u8    intfver_fcoe;
2039         __u32   reserved2;
2040         __u32   reserved3;
2041         __u32   magic;                  /* runtime or bootstrap fw */
2042         __be32  flags;
2043         __be32  reserved6[23];
2044 };
2045
2046 #define S_FW_HDR_FW_VER_MAJOR   24
2047 #define M_FW_HDR_FW_VER_MAJOR   0xff
2048 #define V_FW_HDR_FW_VER_MAJOR(x) \
2049         ((x) << S_FW_HDR_FW_VER_MAJOR)
2050 #define G_FW_HDR_FW_VER_MAJOR(x) \
2051         (((x) >> S_FW_HDR_FW_VER_MAJOR) & M_FW_HDR_FW_VER_MAJOR)
2052
2053 #define S_FW_HDR_FW_VER_MINOR   16
2054 #define M_FW_HDR_FW_VER_MINOR   0xff
2055 #define V_FW_HDR_FW_VER_MINOR(x) \
2056         ((x) << S_FW_HDR_FW_VER_MINOR)
2057 #define G_FW_HDR_FW_VER_MINOR(x) \
2058         (((x) >> S_FW_HDR_FW_VER_MINOR) & M_FW_HDR_FW_VER_MINOR)
2059
2060 #define S_FW_HDR_FW_VER_MICRO   8
2061 #define M_FW_HDR_FW_VER_MICRO   0xff
2062 #define V_FW_HDR_FW_VER_MICRO(x) \
2063         ((x) << S_FW_HDR_FW_VER_MICRO)
2064 #define G_FW_HDR_FW_VER_MICRO(x) \
2065         (((x) >> S_FW_HDR_FW_VER_MICRO) & M_FW_HDR_FW_VER_MICRO)
2066
2067 #define S_FW_HDR_FW_VER_BUILD   0
2068 #define M_FW_HDR_FW_VER_BUILD   0xff
2069 #define V_FW_HDR_FW_VER_BUILD(x) \
2070         ((x) << S_FW_HDR_FW_VER_BUILD)
2071 #define G_FW_HDR_FW_VER_BUILD(x) \
2072         (((x) >> S_FW_HDR_FW_VER_BUILD) & M_FW_HDR_FW_VER_BUILD)
2073
2074 #endif /* _T4FW_INTERFACE_H_ */