drivers/net/ena/base/ena_defs/ena_eth_io_defs.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright (c) 2015-2020 Amazon.com, Inc. or its affiliates.
   3  * All rights reserved.
   4  */
   5 #ifndef _ENA_ETH_IO_H_
   6 #define _ENA_ETH_IO_H_
   7
   8 enum ena_eth_io_l3_proto_index {
   9         ENA_ETH_IO_L3_PROTO_UNKNOWN                 = 0,
  10         ENA_ETH_IO_L3_PROTO_IPV4                    = 8,
  11         ENA_ETH_IO_L3_PROTO_IPV6                    = 11,
  12         ENA_ETH_IO_L3_PROTO_FCOE                    = 21,
  13         ENA_ETH_IO_L3_PROTO_ROCE                    = 22,
  14 };
  15
  16 enum ena_eth_io_l4_proto_index {
  17         ENA_ETH_IO_L4_PROTO_UNKNOWN                 = 0,
  18         ENA_ETH_IO_L4_PROTO_TCP                     = 12,
  19         ENA_ETH_IO_L4_PROTO_UDP                     = 13,
  20         ENA_ETH_IO_L4_PROTO_ROUTEABLE_ROCE          = 23,
  21 };
  22
  23 struct ena_eth_io_tx_desc {
  24         /* 15:0 : length - Buffer length in bytes, must
  25          *    include any packet trailers that the ENA supposed
  26          *    to update like End-to-End CRC, Authentication GMAC
  27          *    etc. This length must not include the
  28          *    'Push_Buffer' length. This length must not include
  29          *    the 4-byte added in the end for 802.3 Ethernet FCS
  30          * 21:16 : req_id_hi - Request ID[15:10]
  31          * 22 : reserved22 - MBZ
  32          * 23 : meta_desc - MBZ
  33          * 24 : phase
  34          * 25 : reserved1 - MBZ
  35          * 26 : first - Indicates first descriptor in
  36          *    transaction
  37          * 27 : last - Indicates last descriptor in
  38          *    transaction
  39          * 28 : comp_req - Indicates whether completion
  40          *    should be posted, after packet is transmitted.
  41          *    Valid only for first descriptor
  42          * 30:29 : reserved29 - MBZ
  43          * 31 : reserved31 - MBZ
  44          */
  45         uint32_t len_ctrl;
  46
  47         /* 3:0 : l3_proto_idx - L3 protocol. This field
  48          *    required when l3_csum_en,l3_csum or tso_en are set.
  49          * 4 : DF - IPv4 DF, must be 0 if packet is IPv4 and
  50          *    DF flags of the IPv4 header is 0. Otherwise must
  51          *    be set to 1
  52          * 6:5 : reserved5
  53          * 7 : tso_en - Enable TSO, For TCP only.
  54          * 12:8 : l4_proto_idx - L4 protocol. This field need
  55          *    to be set when l4_csum_en or tso_en are set.
  56          * 13 : l3_csum_en - enable IPv4 header checksum.
  57          * 14 : l4_csum_en - enable TCP/UDP checksum.
  58          * 15 : ethernet_fcs_dis - when set, the controller
  59          *    will not append the 802.3 Ethernet Frame Check
  60          *    Sequence to the packet
  61          * 16 : reserved16
  62          * 17 : l4_csum_partial - L4 partial checksum. when
  63          *    set to 0, the ENA calculates the L4 checksum,
  64          *    where the Destination Address required for the
  65          *    TCP/UDP pseudo-header is taken from the actual
  66          *    packet L3 header. when set to 1, the ENA doesn't
  67          *    calculate the sum of the pseudo-header, instead,
  68          *    the checksum field of the L4 is used instead. When
  69          *    TSO enabled, the checksum of the pseudo-header
  70          *    must not include the tcp length field. L4 partial
  71          *    checksum should be used for IPv6 packet that
  72          *    contains Routing Headers.
  73          * 20:18 : reserved18 - MBZ
  74          * 21 : reserved21 - MBZ
  75          * 31:22 : req_id_lo - Request ID[9:0]
  76          */
  77         uint32_t meta_ctrl;
  78
  79         uint32_t buff_addr_lo;
  80
  81         /* address high and header size
  82          * 15:0 : addr_hi - Buffer Pointer[47:32]
  83          * 23:16 : reserved16_w2
  84          * 31:24 : header_length - Header length. For Low
  85          *    Latency Queues, this fields indicates the number
  86          *    of bytes written to the headers' memory. For
  87          *    normal queues, if packet is TCP or UDP, and longer
  88          *    than max_header_size, then this field should be
  89          *    set to the sum of L4 header offset and L4 header
  90          *    size(without options), otherwise, this field
  91          *    should be set to 0. For both modes, this field
  92          *    must not exceed the max_header_size.
  93          *    max_header_size value is reported by the Max
  94          *    Queues Feature descriptor
  95          */
  96         uint32_t buff_addr_hi_hdr_sz;
  97 };
  98
  99 struct ena_eth_io_tx_meta_desc {
 100         /* 9:0 : req_id_lo - Request ID[9:0]
 101          * 11:10 : reserved10 - MBZ
 102          * 12 : reserved12 - MBZ
 103          * 13 : reserved13 - MBZ
 104          * 14 : ext_valid - if set, offset fields in Word2
 105          *    are valid Also MSS High in Word 0 and bits [31:24]
 106          *    in Word 3
 107          * 15 : reserved15
 108          * 19:16 : mss_hi
 109          * 20 : eth_meta_type - 0: Tx Metadata Descriptor, 1:
 110          *    Extended Metadata Descriptor
 111          * 21 : meta_store - Store extended metadata in queue
 112          *    cache
 113          * 22 : reserved22 - MBZ
 114          * 23 : meta_desc - MBO
 115          * 24 : phase
 116          * 25 : reserved25 - MBZ
 117          * 26 : first - Indicates first descriptor in
 118          *    transaction
 119          * 27 : last - Indicates last descriptor in
 120          *    transaction
 121          * 28 : comp_req - Indicates whether completion
 122          *    should be posted, after packet is transmitted.
 123          *    Valid only for first descriptor
 124          * 30:29 : reserved29 - MBZ
 125          * 31 : reserved31 - MBZ
 126          */
 127         uint32_t len_ctrl;
 128
 129         /* 5:0 : req_id_hi
 130          * 31:6 : reserved6 - MBZ
 131          */
 132         uint32_t word1;
 133
 134         /* 7:0 : l3_hdr_len
 135          * 15:8 : l3_hdr_off
 136          * 21:16 : l4_hdr_len_in_words - counts the L4 header
 137          *    length in words. there is an explicit assumption
 138          *    that L4 header appears right after L3 header and
 139          *    L4 offset is based on l3_hdr_off+l3_hdr_len
 140          * 31:22 : mss_lo
 141          */
 142         uint32_t word2;
 143
 144         uint32_t reserved;
 145 };
 146
 147 struct ena_eth_io_tx_cdesc {
 148         /* Request ID[15:0] */
 149         uint16_t req_id;
 150
 151         uint8_t status;
 152
 153         /* flags
 154          * 0 : phase
 155          * 7:1 : reserved1
 156          */
 157         uint8_t flags;
 158
 159         uint16_t sub_qid;
 160
 161         uint16_t sq_head_idx;
 162 };
 163
 164 struct ena_eth_io_rx_desc {
 165         /* In bytes. 0 means 64KB */
 166         uint16_t length;
 167
 168         /* MBZ */
 169         uint8_t reserved2;
 170
 171         /* 0 : phase
 172          * 1 : reserved1 - MBZ
 173          * 2 : first - Indicates first descriptor in
 174          *    transaction
 175          * 3 : last - Indicates last descriptor in transaction
 176          * 4 : comp_req
 177          * 5 : reserved5 - MBO
 178          * 7:6 : reserved6 - MBZ
 179          */
 180         uint8_t ctrl;
 181
 182         uint16_t req_id;
 183
 184         /* MBZ */
 185         uint16_t reserved6;
 186
 187         uint32_t buff_addr_lo;
 188
 189         uint16_t buff_addr_hi;
 190
 191         /* MBZ */
 192         uint16_t reserved16_w3;
 193 };
 194
 195 /* 4-word format Note: all ethernet parsing information are valid only when
 196  * last=1
 197  */
 198 struct ena_eth_io_rx_cdesc_base {
 199         /* 4:0 : l3_proto_idx
 200          * 6:5 : src_vlan_cnt
 201          * 7 : reserved7 - MBZ
 202          * 12:8 : l4_proto_idx
 203          * 13 : l3_csum_err - when set, either the L3
 204          *    checksum error detected, or, the controller didn't
 205          *    validate the checksum. This bit is valid only when
 206          *    l3_proto_idx indicates IPv4 packet
 207          * 14 : l4_csum_err - when set, either the L4
 208          *    checksum error detected, or, the controller didn't
 209          *    validate the checksum. This bit is valid only when
 210          *    l4_proto_idx indicates TCP/UDP packet, and,
 211          *    ipv4_frag is not set. This bit is valid only when
 212          *    l4_csum_checked below is set.
 213          * 15 : ipv4_frag - Indicates IPv4 fragmented packet
 214          * 16 : l4_csum_checked - L4 checksum was verified
 215          *    (could be OK or error), when cleared the status of
 216          *    checksum is unknown
 217          * 23:17 : reserved17 - MBZ
 218          * 24 : phase
 219          * 25 : l3_csum2 - second checksum engine result
 220          * 26 : first - Indicates first descriptor in
 221          *    transaction
 222          * 27 : last - Indicates last descriptor in
 223          *    transaction
 224          * 29:28 : reserved28
 225          * 30 : buffer - 0: Metadata descriptor. 1: Buffer
 226          *    Descriptor was used
 227          * 31 : reserved31
 228          */
 229         uint32_t status;
 230
 231         uint16_t length;
 232
 233         uint16_t req_id;
 234
 235         /* 32-bit hash result */
 236         uint32_t hash;
 237
 238         uint16_t sub_qid;
 239
 240         uint8_t offset;
 241
 242         uint8_t reserved;
 243 };
 244
 245 /* 8-word format */
 246 struct ena_eth_io_rx_cdesc_ext {
 247         struct ena_eth_io_rx_cdesc_base base;
 248
 249         uint32_t buff_addr_lo;
 250
 251         uint16_t buff_addr_hi;
 252
 253         uint16_t reserved16;
 254
 255         uint32_t reserved_w6;
 256
 257         uint32_t reserved_w7;
 258 };
 259
 260 struct ena_eth_io_intr_reg {
 261         /* 14:0 : rx_intr_delay
 262          * 29:15 : tx_intr_delay
 263          * 30 : intr_unmask
 264          * 31 : reserved
 265          */
 266         uint32_t intr_control;
 267 };
 268
 269 struct ena_eth_io_numa_node_cfg_reg {
 270         /* 7:0 : numa
 271          * 30:8 : reserved
 272          * 31 : enabled
 273          */
 274         uint32_t numa_cfg;
 275 };
 276
 277 /* tx_desc */
 278 #define ENA_ETH_IO_TX_DESC_LENGTH_MASK                      GENMASK(15, 0)
 279 #define ENA_ETH_IO_TX_DESC_REQ_ID_HI_SHIFT                  16
 280 #define ENA_ETH_IO_TX_DESC_REQ_ID_HI_MASK                   GENMASK(21, 16)
 281 #define ENA_ETH_IO_TX_DESC_META_DESC_SHIFT                  23
 282 #define ENA_ETH_IO_TX_DESC_META_DESC_MASK                   BIT(23)
 283 #define ENA_ETH_IO_TX_DESC_PHASE_SHIFT                      24
 284 #define ENA_ETH_IO_TX_DESC_PHASE_MASK                       BIT(24)
 285 #define ENA_ETH_IO_TX_DESC_FIRST_SHIFT                      26
 286 #define ENA_ETH_IO_TX_DESC_FIRST_MASK                       BIT(26)
 287 #define ENA_ETH_IO_TX_DESC_LAST_SHIFT                       27
 288 #define ENA_ETH_IO_TX_DESC_LAST_MASK                        BIT(27)
 289 #define ENA_ETH_IO_TX_DESC_COMP_REQ_SHIFT                   28
 290 #define ENA_ETH_IO_TX_DESC_COMP_REQ_MASK                    BIT(28)
 291 #define ENA_ETH_IO_TX_DESC_L3_PROTO_IDX_MASK                GENMASK(3, 0)
 292 #define ENA_ETH_IO_TX_DESC_DF_SHIFT                         4
 293 #define ENA_ETH_IO_TX_DESC_DF_MASK                          BIT(4)
 294 #define ENA_ETH_IO_TX_DESC_TSO_EN_SHIFT                     7
 295 #define ENA_ETH_IO_TX_DESC_TSO_EN_MASK                      BIT(7)
 296 #define ENA_ETH_IO_TX_DESC_L4_PROTO_IDX_SHIFT               8
 297 #define ENA_ETH_IO_TX_DESC_L4_PROTO_IDX_MASK                GENMASK(12, 8)
 298 #define ENA_ETH_IO_TX_DESC_L3_CSUM_EN_SHIFT                 13
 299 #define ENA_ETH_IO_TX_DESC_L3_CSUM_EN_MASK                  BIT(13)
 300 #define ENA_ETH_IO_TX_DESC_L4_CSUM_EN_SHIFT                 14
 301 #define ENA_ETH_IO_TX_DESC_L4_CSUM_EN_MASK                  BIT(14)
 302 #define ENA_ETH_IO_TX_DESC_ETHERNET_FCS_DIS_SHIFT           15
 303 #define ENA_ETH_IO_TX_DESC_ETHERNET_FCS_DIS_MASK            BIT(15)
 304 #define ENA_ETH_IO_TX_DESC_L4_CSUM_PARTIAL_SHIFT            17
 305 #define ENA_ETH_IO_TX_DESC_L4_CSUM_PARTIAL_MASK             BIT(17)
 306 #define ENA_ETH_IO_TX_DESC_REQ_ID_LO_SHIFT                  22
 307 #define ENA_ETH_IO_TX_DESC_REQ_ID_LO_MASK                   GENMASK(31, 22)
 308 #define ENA_ETH_IO_TX_DESC_ADDR_HI_MASK                     GENMASK(15, 0)
 309 #define ENA_ETH_IO_TX_DESC_HEADER_LENGTH_SHIFT              24
 310 #define ENA_ETH_IO_TX_DESC_HEADER_LENGTH_MASK               GENMASK(31, 24)
 311
 312 /* tx_meta_desc */
 313 #define ENA_ETH_IO_TX_META_DESC_REQ_ID_LO_MASK              GENMASK(9, 0)
 314 #define ENA_ETH_IO_TX_META_DESC_EXT_VALID_SHIFT             14
 315 #define ENA_ETH_IO_TX_META_DESC_EXT_VALID_MASK              BIT(14)
 316 #define ENA_ETH_IO_TX_META_DESC_MSS_HI_SHIFT                16
 317 #define ENA_ETH_IO_TX_META_DESC_MSS_HI_MASK                 GENMASK(19, 16)
 318 #define ENA_ETH_IO_TX_META_DESC_ETH_META_TYPE_SHIFT         20
 319 #define ENA_ETH_IO_TX_META_DESC_ETH_META_TYPE_MASK          BIT(20)
 320 #define ENA_ETH_IO_TX_META_DESC_META_STORE_SHIFT            21
 321 #define ENA_ETH_IO_TX_META_DESC_META_STORE_MASK             BIT(21)
 322 #define ENA_ETH_IO_TX_META_DESC_META_DESC_SHIFT             23
 323 #define ENA_ETH_IO_TX_META_DESC_META_DESC_MASK              BIT(23)
 324 #define ENA_ETH_IO_TX_META_DESC_PHASE_SHIFT                 24
 325 #define ENA_ETH_IO_TX_META_DESC_PHASE_MASK                  BIT(24)
 326 #define ENA_ETH_IO_TX_META_DESC_FIRST_SHIFT                 26
 327 #define ENA_ETH_IO_TX_META_DESC_FIRST_MASK                  BIT(26)
 328 #define ENA_ETH_IO_TX_META_DESC_LAST_SHIFT                  27
 329 #define ENA_ETH_IO_TX_META_DESC_LAST_MASK                   BIT(27)
 330 #define ENA_ETH_IO_TX_META_DESC_COMP_REQ_SHIFT              28
 331 #define ENA_ETH_IO_TX_META_DESC_COMP_REQ_MASK               BIT(28)
 332 #define ENA_ETH_IO_TX_META_DESC_REQ_ID_HI_MASK              GENMASK(5, 0)
 333 #define ENA_ETH_IO_TX_META_DESC_L3_HDR_LEN_MASK             GENMASK(7, 0)
 334 #define ENA_ETH_IO_TX_META_DESC_L3_HDR_OFF_SHIFT            8
 335 #define ENA_ETH_IO_TX_META_DESC_L3_HDR_OFF_MASK             GENMASK(15, 8)
 336 #define ENA_ETH_IO_TX_META_DESC_L4_HDR_LEN_IN_WORDS_SHIFT   16
 337 #define ENA_ETH_IO_TX_META_DESC_L4_HDR_LEN_IN_WORDS_MASK    GENMASK(21, 16)
 338 #define ENA_ETH_IO_TX_META_DESC_MSS_LO_SHIFT                22
 339 #define ENA_ETH_IO_TX_META_DESC_MSS_LO_MASK                 GENMASK(31, 22)
 340
 341 /* tx_cdesc */
 342 #define ENA_ETH_IO_TX_CDESC_PHASE_MASK                      BIT(0)
 343
 344 /* rx_desc */
 345 #define ENA_ETH_IO_RX_DESC_PHASE_MASK                       BIT(0)
 346 #define ENA_ETH_IO_RX_DESC_FIRST_SHIFT                      2
 347 #define ENA_ETH_IO_RX_DESC_FIRST_MASK                       BIT(2)
 348 #define ENA_ETH_IO_RX_DESC_LAST_SHIFT                       3
 349 #define ENA_ETH_IO_RX_DESC_LAST_MASK                        BIT(3)
 350 #define ENA_ETH_IO_RX_DESC_COMP_REQ_SHIFT                   4
 351 #define ENA_ETH_IO_RX_DESC_COMP_REQ_MASK                    BIT(4)
 352
 353 /* rx_cdesc_base */
 354 #define ENA_ETH_IO_RX_CDESC_BASE_L3_PROTO_IDX_MASK          GENMASK(4, 0)
 355 #define ENA_ETH_IO_RX_CDESC_BASE_SRC_VLAN_CNT_SHIFT         5
 356 #define ENA_ETH_IO_RX_CDESC_BASE_SRC_VLAN_CNT_MASK          GENMASK(6, 5)
 357 #define ENA_ETH_IO_RX_CDESC_BASE_L4_PROTO_IDX_SHIFT         8
 358 #define ENA_ETH_IO_RX_CDESC_BASE_L4_PROTO_IDX_MASK          GENMASK(12, 8)
 359 #define ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM_ERR_SHIFT          13
 360 #define ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM_ERR_MASK           BIT(13)
 361 #define ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_ERR_SHIFT          14
 362 #define ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_ERR_MASK           BIT(14)
 363 #define ENA_ETH_IO_RX_CDESC_BASE_IPV4_FRAG_SHIFT            15
 364 #define ENA_ETH_IO_RX_CDESC_BASE_IPV4_FRAG_MASK             BIT(15)
 365 #define ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_CHECKED_SHIFT      16
 366 #define ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_CHECKED_MASK       BIT(16)
 367 #define ENA_ETH_IO_RX_CDESC_BASE_PHASE_SHIFT                24
 368 #define ENA_ETH_IO_RX_CDESC_BASE_PHASE_MASK                 BIT(24)
 369 #define ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM2_SHIFT             25
 370 #define ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM2_MASK              BIT(25)
 371 #define ENA_ETH_IO_RX_CDESC_BASE_FIRST_SHIFT                26
 372 #define ENA_ETH_IO_RX_CDESC_BASE_FIRST_MASK                 BIT(26)
 373 #define ENA_ETH_IO_RX_CDESC_BASE_LAST_SHIFT                 27
 374 #define ENA_ETH_IO_RX_CDESC_BASE_LAST_MASK                  BIT(27)
 375 #define ENA_ETH_IO_RX_CDESC_BASE_BUFFER_SHIFT               30
 376 #define ENA_ETH_IO_RX_CDESC_BASE_BUFFER_MASK                BIT(30)
 377
 378 /* intr_reg */
 379 #define ENA_ETH_IO_INTR_REG_RX_INTR_DELAY_MASK              GENMASK(14, 0)
 380 #define ENA_ETH_IO_INTR_REG_TX_INTR_DELAY_SHIFT             15
 381 #define ENA_ETH_IO_INTR_REG_TX_INTR_DELAY_MASK              GENMASK(29, 15)
 382 #define ENA_ETH_IO_INTR_REG_INTR_UNMASK_SHIFT               30
 383 #define ENA_ETH_IO_INTR_REG_INTR_UNMASK_MASK                BIT(30)
 384
 385 /* numa_node_cfg_reg */
 386 #define ENA_ETH_IO_NUMA_NODE_CFG_REG_NUMA_MASK              GENMASK(7, 0)
 387 #define ENA_ETH_IO_NUMA_NODE_CFG_REG_ENABLED_SHIFT          31
 388 #define ENA_ETH_IO_NUMA_NODE_CFG_REG_ENABLED_MASK           BIT(31)
 389
 390 #if !defined(DEFS_LINUX_MAINLINE)
 391 static inline uint32_t get_ena_eth_io_tx_desc_length(const struct ena_eth_io_tx_desc *p)
 392 {
 393         return p->len_ctrl & ENA_ETH_IO_TX_DESC_LENGTH_MASK;
 394 }
 395
 396 static inline void set_ena_eth_io_tx_desc_length(struct ena_eth_io_tx_desc *p, uint32_t val)
 397 {
 398         p->len_ctrl |= val & ENA_ETH_IO_TX_DESC_LENGTH_MASK;
 399 }
 400
 401 static inline uint32_t get_ena_eth_io_tx_desc_req_id_hi(const struct ena_eth_io_tx_desc *p)
 402 {
 403         return (p->len_ctrl & ENA_ETH_IO_TX_DESC_REQ_ID_HI_MASK) >> ENA_ETH_IO_TX_DESC_REQ_ID_HI_SHIFT;
 404 }
 405
 406 static inline void set_ena_eth_io_tx_desc_req_id_hi(struct ena_eth_io_tx_desc *p, uint32_t val)
 407 {
 408         p->len_ctrl |= (val << ENA_ETH_IO_TX_DESC_REQ_ID_HI_SHIFT) & ENA_ETH_IO_TX_DESC_REQ_ID_HI_MASK;
 409 }
 410
 411 static inline uint32_t get_ena_eth_io_tx_desc_meta_desc(const struct ena_eth_io_tx_desc *p)
 412 {
 413         return (p->len_ctrl & ENA_ETH_IO_TX_DESC_META_DESC_MASK) >> ENA_ETH_IO_TX_DESC_META_DESC_SHIFT;
 414 }
 415
 416 static inline void set_ena_eth_io_tx_desc_meta_desc(struct ena_eth_io_tx_desc *p, uint32_t val)
 417 {
 418         p->len_ctrl |= (val << ENA_ETH_IO_TX_DESC_META_DESC_SHIFT) & ENA_ETH_IO_TX_DESC_META_DESC_MASK;
 419 }
 420
 421 static inline uint32_t get_ena_eth_io_tx_desc_phase(const struct ena_eth_io_tx_desc *p)
 422 {
 423         return (p->len_ctrl & ENA_ETH_IO_TX_DESC_PHASE_MASK) >> ENA_ETH_IO_TX_DESC_PHASE_SHIFT;
 424 }
 425
 426 static inline void set_ena_eth_io_tx_desc_phase(struct ena_eth_io_tx_desc *p, uint32_t val)
 427 {
 428         p->len_ctrl |= (val << ENA_ETH_IO_TX_DESC_PHASE_SHIFT) & ENA_ETH_IO_TX_DESC_PHASE_MASK;
 429 }
 430
 431 static inline uint32_t get_ena_eth_io_tx_desc_first(const struct ena_eth_io_tx_desc *p)
 432 {
 433         return (p->len_ctrl & ENA_ETH_IO_TX_DESC_FIRST_MASK) >> ENA_ETH_IO_TX_DESC_FIRST_SHIFT;
 434 }
 435
 436 static inline void set_ena_eth_io_tx_desc_first(struct ena_eth_io_tx_desc *p, uint32_t val)
 437 {
 438         p->len_ctrl |= (val << ENA_ETH_IO_TX_DESC_FIRST_SHIFT) & ENA_ETH_IO_TX_DESC_FIRST_MASK;
 439 }
 440
 441 static inline uint32_t get_ena_eth_io_tx_desc_last(const struct ena_eth_io_tx_desc *p)
 442 {
 443         return (p->len_ctrl & ENA_ETH_IO_TX_DESC_LAST_MASK) >> ENA_ETH_IO_TX_DESC_LAST_SHIFT;
 444 }
 445
 446 static inline void set_ena_eth_io_tx_desc_last(struct ena_eth_io_tx_desc *p, uint32_t val)
 447 {
 448         p->len_ctrl |= (val << ENA_ETH_IO_TX_DESC_LAST_SHIFT) & ENA_ETH_IO_TX_DESC_LAST_MASK;
 449 }
 450
 451 static inline uint32_t get_ena_eth_io_tx_desc_comp_req(const struct ena_eth_io_tx_desc *p)
 452 {
 453         return (p->len_ctrl & ENA_ETH_IO_TX_DESC_COMP_REQ_MASK) >> ENA_ETH_IO_TX_DESC_COMP_REQ_SHIFT;
 454 }
 455
 456 static inline void set_ena_eth_io_tx_desc_comp_req(struct ena_eth_io_tx_desc *p, uint32_t val)
 457 {
 458         p->len_ctrl |= (val << ENA_ETH_IO_TX_DESC_COMP_REQ_SHIFT) & ENA_ETH_IO_TX_DESC_COMP_REQ_MASK;
 459 }
 460
 461 static inline uint32_t get_ena_eth_io_tx_desc_l3_proto_idx(const struct ena_eth_io_tx_desc *p)
 462 {
 463         return p->meta_ctrl & ENA_ETH_IO_TX_DESC_L3_PROTO_IDX_MASK;
 464 }
 465
 466 static inline void set_ena_eth_io_tx_desc_l3_proto_idx(struct ena_eth_io_tx_desc *p, uint32_t val)
 467 {
 468         p->meta_ctrl |= val & ENA_ETH_IO_TX_DESC_L3_PROTO_IDX_MASK;
 469 }
 470
 471 static inline uint32_t get_ena_eth_io_tx_desc_DF(const struct ena_eth_io_tx_desc *p)
 472 {
 473         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_DF_MASK) >> ENA_ETH_IO_TX_DESC_DF_SHIFT;
 474 }
 475
 476 static inline void set_ena_eth_io_tx_desc_DF(struct ena_eth_io_tx_desc *p, uint32_t val)
 477 {
 478         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_DF_SHIFT) & ENA_ETH_IO_TX_DESC_DF_MASK;
 479 }
 480
 481 static inline uint32_t get_ena_eth_io_tx_desc_tso_en(const struct ena_eth_io_tx_desc *p)
 482 {
 483         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_TSO_EN_MASK) >> ENA_ETH_IO_TX_DESC_TSO_EN_SHIFT;
 484 }
 485
 486 static inline void set_ena_eth_io_tx_desc_tso_en(struct ena_eth_io_tx_desc *p, uint32_t val)
 487 {
 488         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_TSO_EN_SHIFT) & ENA_ETH_IO_TX_DESC_TSO_EN_MASK;
 489 }
 490
 491 static inline uint32_t get_ena_eth_io_tx_desc_l4_proto_idx(const struct ena_eth_io_tx_desc *p)
 492 {
 493         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_L4_PROTO_IDX_MASK) >> ENA_ETH_IO_TX_DESC_L4_PROTO_IDX_SHIFT;
 494 }
 495
 496 static inline void set_ena_eth_io_tx_desc_l4_proto_idx(struct ena_eth_io_tx_desc *p, uint32_t val)
 497 {
 498         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_L4_PROTO_IDX_SHIFT) & ENA_ETH_IO_TX_DESC_L4_PROTO_IDX_MASK;
 499 }
 500
 501 static inline uint32_t get_ena_eth_io_tx_desc_l3_csum_en(const struct ena_eth_io_tx_desc *p)
 502 {
 503         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_L3_CSUM_EN_MASK) >> ENA_ETH_IO_TX_DESC_L3_CSUM_EN_SHIFT;
 504 }
 505
 506 static inline void set_ena_eth_io_tx_desc_l3_csum_en(struct ena_eth_io_tx_desc *p, uint32_t val)
 507 {
 508         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_L3_CSUM_EN_SHIFT) & ENA_ETH_IO_TX_DESC_L3_CSUM_EN_MASK;
 509 }
 510
 511 static inline uint32_t get_ena_eth_io_tx_desc_l4_csum_en(const struct ena_eth_io_tx_desc *p)
 512 {
 513         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_L4_CSUM_EN_MASK) >> ENA_ETH_IO_TX_DESC_L4_CSUM_EN_SHIFT;
 514 }
 515
 516 static inline void set_ena_eth_io_tx_desc_l4_csum_en(struct ena_eth_io_tx_desc *p, uint32_t val)
 517 {
 518         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_L4_CSUM_EN_SHIFT) & ENA_ETH_IO_TX_DESC_L4_CSUM_EN_MASK;
 519 }
 520
 521 static inline uint32_t get_ena_eth_io_tx_desc_ethernet_fcs_dis(const struct ena_eth_io_tx_desc *p)
 522 {
 523         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_ETHERNET_FCS_DIS_MASK) >> ENA_ETH_IO_TX_DESC_ETHERNET_FCS_DIS_SHIFT;
 524 }
 525
 526 static inline void set_ena_eth_io_tx_desc_ethernet_fcs_dis(struct ena_eth_io_tx_desc *p, uint32_t val)
 527 {
 528         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_ETHERNET_FCS_DIS_SHIFT) & ENA_ETH_IO_TX_DESC_ETHERNET_FCS_DIS_MASK;
 529 }
 530
 531 static inline uint32_t get_ena_eth_io_tx_desc_l4_csum_partial(const struct ena_eth_io_tx_desc *p)
 532 {
 533         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_L4_CSUM_PARTIAL_MASK) >> ENA_ETH_IO_TX_DESC_L4_CSUM_PARTIAL_SHIFT;
 534 }
 535
 536 static inline void set_ena_eth_io_tx_desc_l4_csum_partial(struct ena_eth_io_tx_desc *p, uint32_t val)
 537 {
 538         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_L4_CSUM_PARTIAL_SHIFT) & ENA_ETH_IO_TX_DESC_L4_CSUM_PARTIAL_MASK;
 539 }
 540
 541 static inline uint32_t get_ena_eth_io_tx_desc_req_id_lo(const struct ena_eth_io_tx_desc *p)
 542 {
 543         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_REQ_ID_LO_MASK) >> ENA_ETH_IO_TX_DESC_REQ_ID_LO_SHIFT;
 544 }
 545
 546 static inline void set_ena_eth_io_tx_desc_req_id_lo(struct ena_eth_io_tx_desc *p, uint32_t val)
 547 {
 548         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_REQ_ID_LO_SHIFT) & ENA_ETH_IO_TX_DESC_REQ_ID_LO_MASK;
 549 }
 550
 551 static inline uint32_t get_ena_eth_io_tx_desc_addr_hi(const struct ena_eth_io_tx_desc *p)
 552 {
 553         return p->buff_addr_hi_hdr_sz & ENA_ETH_IO_TX_DESC_ADDR_HI_MASK;
 554 }
 555
 556 static inline void set_ena_eth_io_tx_desc_addr_hi(struct ena_eth_io_tx_desc *p, uint32_t val)
 557 {
 558         p->buff_addr_hi_hdr_sz |= val & ENA_ETH_IO_TX_DESC_ADDR_HI_MASK;
 559 }
 560
 561 static inline uint32_t get_ena_eth_io_tx_desc_header_length(const struct ena_eth_io_tx_desc *p)
 562 {
 563         return (p->buff_addr_hi_hdr_sz & ENA_ETH_IO_TX_DESC_HEADER_LENGTH_MASK) >> ENA_ETH_IO_TX_DESC_HEADER_LENGTH_SHIFT;
 564 }
 565
 566 static inline void set_ena_eth_io_tx_desc_header_length(struct ena_eth_io_tx_desc *p, uint32_t val)
 567 {
 568         p->buff_addr_hi_hdr_sz |= (val << ENA_ETH_IO_TX_DESC_HEADER_LENGTH_SHIFT) & ENA_ETH_IO_TX_DESC_HEADER_LENGTH_MASK;
 569 }
 570
 571 static inline uint32_t get_ena_eth_io_tx_meta_desc_req_id_lo(const struct ena_eth_io_tx_meta_desc *p)
 572 {
 573         return p->len_ctrl & ENA_ETH_IO_TX_META_DESC_REQ_ID_LO_MASK;
 574 }
 575
 576 static inline void set_ena_eth_io_tx_meta_desc_req_id_lo(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 577 {
 578         p->len_ctrl |= val & ENA_ETH_IO_TX_META_DESC_REQ_ID_LO_MASK;
 579 }
 580
 581 static inline uint32_t get_ena_eth_io_tx_meta_desc_ext_valid(const struct ena_eth_io_tx_meta_desc *p)
 582 {
 583         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_EXT_VALID_MASK) >> ENA_ETH_IO_TX_META_DESC_EXT_VALID_SHIFT;
 584 }
 585
 586 static inline void set_ena_eth_io_tx_meta_desc_ext_valid(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 587 {
 588         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_EXT_VALID_SHIFT) & ENA_ETH_IO_TX_META_DESC_EXT_VALID_MASK;
 589 }
 590
 591 static inline uint32_t get_ena_eth_io_tx_meta_desc_mss_hi(const struct ena_eth_io_tx_meta_desc *p)
 592 {
 593         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_MSS_HI_MASK) >> ENA_ETH_IO_TX_META_DESC_MSS_HI_SHIFT;
 594 }
 595
 596 static inline void set_ena_eth_io_tx_meta_desc_mss_hi(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 597 {
 598         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_MSS_HI_SHIFT) & ENA_ETH_IO_TX_META_DESC_MSS_HI_MASK;
 599 }
 600
 601 static inline uint32_t get_ena_eth_io_tx_meta_desc_eth_meta_type(const struct ena_eth_io_tx_meta_desc *p)
 602 {
 603         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_ETH_META_TYPE_MASK) >> ENA_ETH_IO_TX_META_DESC_ETH_META_TYPE_SHIFT;
 604 }
 605
 606 static inline void set_ena_eth_io_tx_meta_desc_eth_meta_type(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 607 {
 608         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_ETH_META_TYPE_SHIFT) & ENA_ETH_IO_TX_META_DESC_ETH_META_TYPE_MASK;
 609 }
 610
 611 static inline uint32_t get_ena_eth_io_tx_meta_desc_meta_store(const struct ena_eth_io_tx_meta_desc *p)
 612 {
 613         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_META_STORE_MASK) >> ENA_ETH_IO_TX_META_DESC_META_STORE_SHIFT;
 614 }
 615
 616 static inline void set_ena_eth_io_tx_meta_desc_meta_store(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 617 {
 618         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_META_STORE_SHIFT) & ENA_ETH_IO_TX_META_DESC_META_STORE_MASK;
 619 }
 620
 621 static inline uint32_t get_ena_eth_io_tx_meta_desc_meta_desc(const struct ena_eth_io_tx_meta_desc *p)
 622 {
 623         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_META_DESC_MASK) >> ENA_ETH_IO_TX_META_DESC_META_DESC_SHIFT;
 624 }
 625
 626 static inline void set_ena_eth_io_tx_meta_desc_meta_desc(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 627 {
 628         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_META_DESC_SHIFT) & ENA_ETH_IO_TX_META_DESC_META_DESC_MASK;
 629 }
 630
 631 static inline uint32_t get_ena_eth_io_tx_meta_desc_phase(const struct ena_eth_io_tx_meta_desc *p)
 632 {
 633         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_PHASE_MASK) >> ENA_ETH_IO_TX_META_DESC_PHASE_SHIFT;
 634 }
 635
 636 static inline void set_ena_eth_io_tx_meta_desc_phase(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 637 {
 638         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_PHASE_SHIFT) & ENA_ETH_IO_TX_META_DESC_PHASE_MASK;
 639 }
 640
 641 static inline uint32_t get_ena_eth_io_tx_meta_desc_first(const struct ena_eth_io_tx_meta_desc *p)
 642 {
 643         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_FIRST_MASK) >> ENA_ETH_IO_TX_META_DESC_FIRST_SHIFT;
 644 }
 645
 646 static inline void set_ena_eth_io_tx_meta_desc_first(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 647 {
 648         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_FIRST_SHIFT) & ENA_ETH_IO_TX_META_DESC_FIRST_MASK;
 649 }
 650
 651 static inline uint32_t get_ena_eth_io_tx_meta_desc_last(const struct ena_eth_io_tx_meta_desc *p)
 652 {
 653         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_LAST_MASK) >> ENA_ETH_IO_TX_META_DESC_LAST_SHIFT;
 654 }
 655
 656 static inline void set_ena_eth_io_tx_meta_desc_last(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 657 {
 658         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_LAST_SHIFT) & ENA_ETH_IO_TX_META_DESC_LAST_MASK;
 659 }
 660
 661 static inline uint32_t get_ena_eth_io_tx_meta_desc_comp_req(const struct ena_eth_io_tx_meta_desc *p)
 662 {
 663         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_COMP_REQ_MASK) >> ENA_ETH_IO_TX_META_DESC_COMP_REQ_SHIFT;
 664 }
 665
 666 static inline void set_ena_eth_io_tx_meta_desc_comp_req(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 667 {
 668         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_COMP_REQ_SHIFT) & ENA_ETH_IO_TX_META_DESC_COMP_REQ_MASK;
 669 }
 670
 671 static inline uint32_t get_ena_eth_io_tx_meta_desc_req_id_hi(const struct ena_eth_io_tx_meta_desc *p)
 672 {
 673         return p->word1 & ENA_ETH_IO_TX_META_DESC_REQ_ID_HI_MASK;
 674 }
 675
 676 static inline void set_ena_eth_io_tx_meta_desc_req_id_hi(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 677 {
 678         p->word1 |= val & ENA_ETH_IO_TX_META_DESC_REQ_ID_HI_MASK;
 679 }
 680
 681 static inline uint32_t get_ena_eth_io_tx_meta_desc_l3_hdr_len(const struct ena_eth_io_tx_meta_desc *p)
 682 {
 683         return p->word2 & ENA_ETH_IO_TX_META_DESC_L3_HDR_LEN_MASK;
 684 }
 685
 686 static inline void set_ena_eth_io_tx_meta_desc_l3_hdr_len(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 687 {
 688         p->word2 |= val & ENA_ETH_IO_TX_META_DESC_L3_HDR_LEN_MASK;
 689 }
 690
 691 static inline uint32_t get_ena_eth_io_tx_meta_desc_l3_hdr_off(const struct ena_eth_io_tx_meta_desc *p)
 692 {
 693         return (p->word2 & ENA_ETH_IO_TX_META_DESC_L3_HDR_OFF_MASK) >> ENA_ETH_IO_TX_META_DESC_L3_HDR_OFF_SHIFT;
 694 }
 695
 696 static inline void set_ena_eth_io_tx_meta_desc_l3_hdr_off(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 697 {
 698         p->word2 |= (val << ENA_ETH_IO_TX_META_DESC_L3_HDR_OFF_SHIFT) & ENA_ETH_IO_TX_META_DESC_L3_HDR_OFF_MASK;
 699 }
 700
 701 static inline uint32_t get_ena_eth_io_tx_meta_desc_l4_hdr_len_in_words(const struct ena_eth_io_tx_meta_desc *p)
 702 {
 703         return (p->word2 & ENA_ETH_IO_TX_META_DESC_L4_HDR_LEN_IN_WORDS_MASK) >> ENA_ETH_IO_TX_META_DESC_L4_HDR_LEN_IN_WORDS_SHIFT;
 704 }
 705
 706 static inline void set_ena_eth_io_tx_meta_desc_l4_hdr_len_in_words(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 707 {
 708         p->word2 |= (val << ENA_ETH_IO_TX_META_DESC_L4_HDR_LEN_IN_WORDS_SHIFT) & ENA_ETH_IO_TX_META_DESC_L4_HDR_LEN_IN_WORDS_MASK;
 709 }
 710
 711 static inline uint32_t get_ena_eth_io_tx_meta_desc_mss_lo(const struct ena_eth_io_tx_meta_desc *p)
 712 {
 713         return (p->word2 & ENA_ETH_IO_TX_META_DESC_MSS_LO_MASK) >> ENA_ETH_IO_TX_META_DESC_MSS_LO_SHIFT;
 714 }
 715
 716 static inline void set_ena_eth_io_tx_meta_desc_mss_lo(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 717 {
 718         p->word2 |= (val << ENA_ETH_IO_TX_META_DESC_MSS_LO_SHIFT) & ENA_ETH_IO_TX_META_DESC_MSS_LO_MASK;
 719 }
 720
 721 static inline uint8_t get_ena_eth_io_tx_cdesc_phase(const struct ena_eth_io_tx_cdesc *p)
 722 {
 723         return p->flags & ENA_ETH_IO_TX_CDESC_PHASE_MASK;
 724 }
 725
 726 static inline void set_ena_eth_io_tx_cdesc_phase(struct ena_eth_io_tx_cdesc *p, uint8_t val)
 727 {
 728         p->flags |= val & ENA_ETH_IO_TX_CDESC_PHASE_MASK;
 729 }
 730
 731 static inline uint8_t get_ena_eth_io_rx_desc_phase(const struct ena_eth_io_rx_desc *p)
 732 {
 733         return p->ctrl & ENA_ETH_IO_RX_DESC_PHASE_MASK;
 734 }
 735
 736 static inline void set_ena_eth_io_rx_desc_phase(struct ena_eth_io_rx_desc *p, uint8_t val)
 737 {
 738         p->ctrl |= val & ENA_ETH_IO_RX_DESC_PHASE_MASK;
 739 }
 740
 741 static inline uint8_t get_ena_eth_io_rx_desc_first(const struct ena_eth_io_rx_desc *p)
 742 {
 743         return (p->ctrl & ENA_ETH_IO_RX_DESC_FIRST_MASK) >> ENA_ETH_IO_RX_DESC_FIRST_SHIFT;
 744 }
 745
 746 static inline void set_ena_eth_io_rx_desc_first(struct ena_eth_io_rx_desc *p, uint8_t val)
 747 {
 748         p->ctrl |= (val << ENA_ETH_IO_RX_DESC_FIRST_SHIFT) & ENA_ETH_IO_RX_DESC_FIRST_MASK;
 749 }
 750
 751 static inline uint8_t get_ena_eth_io_rx_desc_last(const struct ena_eth_io_rx_desc *p)
 752 {
 753         return (p->ctrl & ENA_ETH_IO_RX_DESC_LAST_MASK) >> ENA_ETH_IO_RX_DESC_LAST_SHIFT;
 754 }
 755
 756 static inline void set_ena_eth_io_rx_desc_last(struct ena_eth_io_rx_desc *p, uint8_t val)
 757 {
 758         p->ctrl |= (val << ENA_ETH_IO_RX_DESC_LAST_SHIFT) & ENA_ETH_IO_RX_DESC_LAST_MASK;
 759 }
 760
 761 static inline uint8_t get_ena_eth_io_rx_desc_comp_req(const struct ena_eth_io_rx_desc *p)
 762 {
 763         return (p->ctrl & ENA_ETH_IO_RX_DESC_COMP_REQ_MASK) >> ENA_ETH_IO_RX_DESC_COMP_REQ_SHIFT;
 764 }
 765
 766 static inline void set_ena_eth_io_rx_desc_comp_req(struct ena_eth_io_rx_desc *p, uint8_t val)
 767 {
 768         p->ctrl |= (val << ENA_ETH_IO_RX_DESC_COMP_REQ_SHIFT) & ENA_ETH_IO_RX_DESC_COMP_REQ_MASK;
 769 }
 770
 771 static inline uint32_t get_ena_eth_io_rx_cdesc_base_l3_proto_idx(const struct ena_eth_io_rx_cdesc_base *p)
 772 {
 773         return p->status & ENA_ETH_IO_RX_CDESC_BASE_L3_PROTO_IDX_MASK;
 774 }
 775
 776 static inline void set_ena_eth_io_rx_cdesc_base_l3_proto_idx(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 777 {
 778         p->status |= val & ENA_ETH_IO_RX_CDESC_BASE_L3_PROTO_IDX_MASK;
 779 }
 780
 781 static inline uint32_t get_ena_eth_io_rx_cdesc_base_src_vlan_cnt(const struct ena_eth_io_rx_cdesc_base *p)
 782 {
 783         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_SRC_VLAN_CNT_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_SRC_VLAN_CNT_SHIFT;
 784 }
 785
 786 static inline void set_ena_eth_io_rx_cdesc_base_src_vlan_cnt(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 787 {
 788         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_SRC_VLAN_CNT_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_SRC_VLAN_CNT_MASK;
 789 }
 790
 791 static inline uint32_t get_ena_eth_io_rx_cdesc_base_l4_proto_idx(const struct ena_eth_io_rx_cdesc_base *p)
 792 {
 793         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_L4_PROTO_IDX_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_L4_PROTO_IDX_SHIFT;
 794 }
 795
 796 static inline void set_ena_eth_io_rx_cdesc_base_l4_proto_idx(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 797 {
 798         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_L4_PROTO_IDX_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_L4_PROTO_IDX_MASK;
 799 }
 800
 801 static inline uint32_t get_ena_eth_io_rx_cdesc_base_l3_csum_err(const struct ena_eth_io_rx_cdesc_base *p)
 802 {
 803         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM_ERR_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM_ERR_SHIFT;
 804 }
 805
 806 static inline void set_ena_eth_io_rx_cdesc_base_l3_csum_err(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 807 {
 808         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM_ERR_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM_ERR_MASK;
 809 }
 810
 811 static inline uint32_t get_ena_eth_io_rx_cdesc_base_l4_csum_err(const struct ena_eth_io_rx_cdesc_base *p)
 812 {
 813         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_ERR_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_ERR_SHIFT;
 814 }
 815
 816 static inline void set_ena_eth_io_rx_cdesc_base_l4_csum_err(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 817 {
 818         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_ERR_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_ERR_MASK;
 819 }
 820
 821 static inline uint32_t get_ena_eth_io_rx_cdesc_base_ipv4_frag(const struct ena_eth_io_rx_cdesc_base *p)
 822 {
 823         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_IPV4_FRAG_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_IPV4_FRAG_SHIFT;
 824 }
 825
 826 static inline void set_ena_eth_io_rx_cdesc_base_ipv4_frag(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 827 {
 828         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_IPV4_FRAG_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_IPV4_FRAG_MASK;
 829 }
 830
 831 static inline uint32_t get_ena_eth_io_rx_cdesc_base_l4_csum_checked(const struct ena_eth_io_rx_cdesc_base *p)
 832 {
 833         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_CHECKED_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_CHECKED_SHIFT;
 834 }
 835
 836 static inline void set_ena_eth_io_rx_cdesc_base_l4_csum_checked(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 837 {
 838         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_CHECKED_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_CHECKED_MASK;
 839 }
 840
 841 static inline uint32_t get_ena_eth_io_rx_cdesc_base_phase(const struct ena_eth_io_rx_cdesc_base *p)
 842 {
 843         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_PHASE_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_PHASE_SHIFT;
 844 }
 845
 846 static inline void set_ena_eth_io_rx_cdesc_base_phase(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 847 {
 848         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_PHASE_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_PHASE_MASK;
 849 }
 850
 851 static inline uint32_t get_ena_eth_io_rx_cdesc_base_l3_csum2(const struct ena_eth_io_rx_cdesc_base *p)
 852 {
 853         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM2_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM2_SHIFT;
 854 }
 855
 856 static inline void set_ena_eth_io_rx_cdesc_base_l3_csum2(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 857 {
 858         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM2_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM2_MASK;
 859 }
 860
 861 static inline uint32_t get_ena_eth_io_rx_cdesc_base_first(const struct ena_eth_io_rx_cdesc_base *p)
 862 {
 863         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_FIRST_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_FIRST_SHIFT;
 864 }
 865
 866 static inline void set_ena_eth_io_rx_cdesc_base_first(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 867 {
 868         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_FIRST_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_FIRST_MASK;
 869 }
 870
 871 static inline uint32_t get_ena_eth_io_rx_cdesc_base_last(const struct ena_eth_io_rx_cdesc_base *p)
 872 {
 873         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_LAST_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_LAST_SHIFT;
 874 }
 875
 876 static inline void set_ena_eth_io_rx_cdesc_base_last(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 877 {
 878         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_LAST_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_LAST_MASK;
 879 }
 880
 881 static inline uint32_t get_ena_eth_io_rx_cdesc_base_buffer(const struct ena_eth_io_rx_cdesc_base *p)
 882 {
 883         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_BUFFER_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_BUFFER_SHIFT;
 884 }
 885
 886 static inline void set_ena_eth_io_rx_cdesc_base_buffer(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 887 {
 888         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_BUFFER_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_BUFFER_MASK;
 889 }
 890
 891 static inline uint32_t get_ena_eth_io_intr_reg_rx_intr_delay(const struct ena_eth_io_intr_reg *p)
 892 {
 893         return p->intr_control & ENA_ETH_IO_INTR_REG_RX_INTR_DELAY_MASK;
 894 }
 895
 896 static inline void set_ena_eth_io_intr_reg_rx_intr_delay(struct ena_eth_io_intr_reg *p, uint32_t val)
 897 {
 898         p->intr_control |= val & ENA_ETH_IO_INTR_REG_RX_INTR_DELAY_MASK;
 899 }
 900
 901 static inline uint32_t get_ena_eth_io_intr_reg_tx_intr_delay(const struct ena_eth_io_intr_reg *p)
 902 {
 903         return (p->intr_control & ENA_ETH_IO_INTR_REG_TX_INTR_DELAY_MASK) >> ENA_ETH_IO_INTR_REG_TX_INTR_DELAY_SHIFT;
 904 }
 905
 906 static inline void set_ena_eth_io_intr_reg_tx_intr_delay(struct ena_eth_io_intr_reg *p, uint32_t val)
 907 {
 908         p->intr_control |= (val << ENA_ETH_IO_INTR_REG_TX_INTR_DELAY_SHIFT) & ENA_ETH_IO_INTR_REG_TX_INTR_DELAY_MASK;
 909 }
 910
 911 static inline uint32_t get_ena_eth_io_intr_reg_intr_unmask(const struct ena_eth_io_intr_reg *p)
 912 {
 913         return (p->intr_control & ENA_ETH_IO_INTR_REG_INTR_UNMASK_MASK) >> ENA_ETH_IO_INTR_REG_INTR_UNMASK_SHIFT;
 914 }
 915
 916 static inline void set_ena_eth_io_intr_reg_intr_unmask(struct ena_eth_io_intr_reg *p, uint32_t val)
 917 {
 918         p->intr_control |= (val << ENA_ETH_IO_INTR_REG_INTR_UNMASK_SHIFT) & ENA_ETH_IO_INTR_REG_INTR_UNMASK_MASK;
 919 }
 920
 921 static inline uint32_t get_ena_eth_io_numa_node_cfg_reg_numa(const struct ena_eth_io_numa_node_cfg_reg *p)
 922 {
 923         return p->numa_cfg & ENA_ETH_IO_NUMA_NODE_CFG_REG_NUMA_MASK;
 924 }
 925
 926 static inline void set_ena_eth_io_numa_node_cfg_reg_numa(struct ena_eth_io_numa_node_cfg_reg *p, uint32_t val)
 927 {
 928         p->numa_cfg |= val & ENA_ETH_IO_NUMA_NODE_CFG_REG_NUMA_MASK;
 929 }
 930
 931 static inline uint32_t get_ena_eth_io_numa_node_cfg_reg_enabled(const struct ena_eth_io_numa_node_cfg_reg *p)
 932 {
 933         return (p->numa_cfg & ENA_ETH_IO_NUMA_NODE_CFG_REG_ENABLED_MASK) >> ENA_ETH_IO_NUMA_NODE_CFG_REG_ENABLED_SHIFT;
 934 }
 935
 936 static inline void set_ena_eth_io_numa_node_cfg_reg_enabled(struct ena_eth_io_numa_node_cfg_reg *p, uint32_t val)
 937 {
 938         p->numa_cfg |= (val << ENA_ETH_IO_NUMA_NODE_CFG_REG_ENABLED_SHIFT) & ENA_ETH_IO_NUMA_NODE_CFG_REG_ENABLED_MASK;
 939 }
 940
 941 #endif /* !defined(DEFS_LINUX_MAINLINE) */
 942 #endif /* _ENA_ETH_IO_H_ */