drivers/net/ena/base/ena_defs/ena_eth_io_defs.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright (c) 2015-2019 Amazon.com, Inc. or its affiliates.
   3  * All rights reserved.
   4  */
   5
   6 #ifndef _ENA_ETH_IO_H_
   7 #define _ENA_ETH_IO_H_
   8
   9 enum ena_eth_io_l3_proto_index {
  10         ENA_ETH_IO_L3_PROTO_UNKNOWN                 = 0,
  11         ENA_ETH_IO_L3_PROTO_IPV4                    = 8,
  12         ENA_ETH_IO_L3_PROTO_IPV6                    = 11,
  13         ENA_ETH_IO_L3_PROTO_FCOE                    = 21,
  14         ENA_ETH_IO_L3_PROTO_ROCE                    = 22,
  15 };
  16
  17 enum ena_eth_io_l4_proto_index {
  18         ENA_ETH_IO_L4_PROTO_UNKNOWN                 = 0,
  19         ENA_ETH_IO_L4_PROTO_TCP                     = 12,
  20         ENA_ETH_IO_L4_PROTO_UDP                     = 13,
  21         ENA_ETH_IO_L4_PROTO_ROUTEABLE_ROCE          = 23,
  22 };
  23
  24 struct ena_eth_io_tx_desc {
  25         /* 15:0 : length - Buffer length in bytes, must
  26          *    include any packet trailers that the ENA supposed
  27          *    to update like End-to-End CRC, Authentication GMAC
  28          *    etc. This length must not include the
  29          *    'Push_Buffer' length. This length must not include
  30          *    the 4-byte added in the end for 802.3 Ethernet FCS
  31          * 21:16 : req_id_hi - Request ID[15:10]
  32          * 22 : reserved22 - MBZ
  33          * 23 : meta_desc - MBZ
  34          * 24 : phase
  35          * 25 : reserved1 - MBZ
  36          * 26 : first - Indicates first descriptor in
  37          *    transaction
  38          * 27 : last - Indicates last descriptor in
  39          *    transaction
  40          * 28 : comp_req - Indicates whether completion
  41          *    should be posted, after packet is transmitted.
  42          *    Valid only for first descriptor
  43          * 30:29 : reserved29 - MBZ
  44          * 31 : reserved31 - MBZ
  45          */
  46         uint32_t len_ctrl;
  47
  48         /* 3:0 : l3_proto_idx - L3 protocol. This field
  49          *    required when l3_csum_en,l3_csum or tso_en are set.
  50          * 4 : DF - IPv4 DF, must be 0 if packet is IPv4 and
  51          *    DF flags of the IPv4 header is 0. Otherwise must
  52          *    be set to 1
  53          * 6:5 : reserved5
  54          * 7 : tso_en - Enable TSO, For TCP only.
  55          * 12:8 : l4_proto_idx - L4 protocol. This field need
  56          *    to be set when l4_csum_en or tso_en are set.
  57          * 13 : l3_csum_en - enable IPv4 header checksum.
  58          * 14 : l4_csum_en - enable TCP/UDP checksum.
  59          * 15 : ethernet_fcs_dis - when set, the controller
  60          *    will not append the 802.3 Ethernet Frame Check
  61          *    Sequence to the packet
  62          * 16 : reserved16
  63          * 17 : l4_csum_partial - L4 partial checksum. when
  64          *    set to 0, the ENA calculates the L4 checksum,
  65          *    where the Destination Address required for the
  66          *    TCP/UDP pseudo-header is taken from the actual
  67          *    packet L3 header. when set to 1, the ENA doesn't
  68          *    calculate the sum of the pseudo-header, instead,
  69          *    the checksum field of the L4 is used instead. When
  70          *    TSO enabled, the checksum of the pseudo-header
  71          *    must not include the tcp length field. L4 partial
  72          *    checksum should be used for IPv6 packet that
  73          *    contains Routing Headers.
  74          * 20:18 : reserved18 - MBZ
  75          * 21 : reserved21 - MBZ
  76          * 31:22 : req_id_lo - Request ID[9:0]
  77          */
  78         uint32_t meta_ctrl;
  79
  80         uint32_t buff_addr_lo;
  81
  82         /* address high and header size
  83          * 15:0 : addr_hi - Buffer Pointer[47:32]
  84          * 23:16 : reserved16_w2
  85          * 31:24 : header_length - Header length. For Low
  86          *    Latency Queues, this fields indicates the number
  87          *    of bytes written to the headers' memory. For
  88          *    normal queues, if packet is TCP or UDP, and longer
  89          *    than max_header_size, then this field should be
  90          *    set to the sum of L4 header offset and L4 header
  91          *    size(without options), otherwise, this field
  92          *    should be set to 0. For both modes, this field
  93          *    must not exceed the max_header_size.
  94          *    max_header_size value is reported by the Max
  95          *    Queues Feature descriptor
  96          */
  97         uint32_t buff_addr_hi_hdr_sz;
  98 };
  99
 100 struct ena_eth_io_tx_meta_desc {
 101         /* 9:0 : req_id_lo - Request ID[9:0]
 102          * 11:10 : reserved10 - MBZ
 103          * 12 : reserved12 - MBZ
 104          * 13 : reserved13 - MBZ
 105          * 14 : ext_valid - if set, offset fields in Word2
 106          *    are valid Also MSS High in Word 0 and bits [31:24]
 107          *    in Word 3
 108          * 15 : reserved15
 109          * 19:16 : mss_hi
 110          * 20 : eth_meta_type - 0: Tx Metadata Descriptor, 1:
 111          *    Extended Metadata Descriptor
 112          * 21 : meta_store - Store extended metadata in queue
 113          *    cache
 114          * 22 : reserved22 - MBZ
 115          * 23 : meta_desc - MBO
 116          * 24 : phase
 117          * 25 : reserved25 - MBZ
 118          * 26 : first - Indicates first descriptor in
 119          *    transaction
 120          * 27 : last - Indicates last descriptor in
 121          *    transaction
 122          * 28 : comp_req - Indicates whether completion
 123          *    should be posted, after packet is transmitted.
 124          *    Valid only for first descriptor
 125          * 30:29 : reserved29 - MBZ
 126          * 31 : reserved31 - MBZ
 127          */
 128         uint32_t len_ctrl;
 129
 130         /* 5:0 : req_id_hi
 131          * 31:6 : reserved6 - MBZ
 132          */
 133         uint32_t word1;
 134
 135         /* 7:0 : l3_hdr_len
 136          * 15:8 : l3_hdr_off
 137          * 21:16 : l4_hdr_len_in_words - counts the L4 header
 138          *    length in words. there is an explicit assumption
 139          *    that L4 header appears right after L3 header and
 140          *    L4 offset is based on l3_hdr_off+l3_hdr_len
 141          * 31:22 : mss_lo
 142          */
 143         uint32_t word2;
 144
 145         uint32_t reserved;
 146 };
 147
 148 struct ena_eth_io_tx_cdesc {
 149         /* Request ID[15:0] */
 150         uint16_t req_id;
 151
 152         uint8_t status;
 153
 154         /* flags
 155          * 0 : phase
 156          * 7:1 : reserved1
 157          */
 158         uint8_t flags;
 159
 160         uint16_t sub_qid;
 161
 162         uint16_t sq_head_idx;
 163 };
 164
 165 struct ena_eth_io_rx_desc {
 166         /* In bytes. 0 means 64KB */
 167         uint16_t length;
 168
 169         /* MBZ */
 170         uint8_t reserved2;
 171
 172         /* 0 : phase
 173          * 1 : reserved1 - MBZ
 174          * 2 : first - Indicates first descriptor in
 175          *    transaction
 176          * 3 : last - Indicates last descriptor in transaction
 177          * 4 : comp_req
 178          * 5 : reserved5 - MBO
 179          * 7:6 : reserved6 - MBZ
 180          */
 181         uint8_t ctrl;
 182
 183         uint16_t req_id;
 184
 185         /* MBZ */
 186         uint16_t reserved6;
 187
 188         uint32_t buff_addr_lo;
 189
 190         uint16_t buff_addr_hi;
 191
 192         /* MBZ */
 193         uint16_t reserved16_w3;
 194 };
 195
 196 /* 4-word format Note: all ethernet parsing information are valid only when
 197  * last=1
 198  */
 199 struct ena_eth_io_rx_cdesc_base {
 200         /* 4:0 : l3_proto_idx
 201          * 6:5 : src_vlan_cnt
 202          * 7 : reserved7 - MBZ
 203          * 12:8 : l4_proto_idx
 204          * 13 : l3_csum_err - when set, either the L3
 205          *    checksum error detected, or, the controller didn't
 206          *    validate the checksum. This bit is valid only when
 207          *    l3_proto_idx indicates IPv4 packet
 208          * 14 : l4_csum_err - when set, either the L4
 209          *    checksum error detected, or, the controller didn't
 210          *    validate the checksum. This bit is valid only when
 211          *    l4_proto_idx indicates TCP/UDP packet, and,
 212          *    ipv4_frag is not set. This bit is valid only when
 213          *    l4_csum_checked below is set.
 214          * 15 : ipv4_frag - Indicates IPv4 fragmented packet
 215          * 16 : l4_csum_checked - L4 checksum was verified
 216          *    (could be OK or error), when cleared the status of
 217          *    checksum is unknown
 218          * 23:17 : reserved16
 219          * 24 : phase
 220          * 25 : l3_csum2 - second checksum engine result
 221          * 26 : first - Indicates first descriptor in
 222          *    transaction
 223          * 27 : last - Indicates last descriptor in
 224          *    transaction
 225          * 29:28 : reserved28
 226          * 30 : buffer - 0: Metadata descriptor. 1: Buffer
 227          *    Descriptor was used
 228          * 31 : reserved31
 229          */
 230         uint32_t status;
 231
 232         uint16_t length;
 233
 234         uint16_t req_id;
 235
 236         /* 32-bit hash result */
 237         uint32_t hash;
 238
 239         uint16_t sub_qid;
 240
 241         uint16_t reserved;
 242 };
 243
 244 /* 8-word format */
 245 struct ena_eth_io_rx_cdesc_ext {
 246         struct ena_eth_io_rx_cdesc_base base;
 247
 248         uint32_t buff_addr_lo;
 249
 250         uint16_t buff_addr_hi;
 251
 252         uint16_t reserved16;
 253
 254         uint32_t reserved_w6;
 255
 256         uint32_t reserved_w7;
 257 };
 258
 259 struct ena_eth_io_intr_reg {
 260         /* 14:0 : rx_intr_delay
 261          * 29:15 : tx_intr_delay
 262          * 30 : intr_unmask
 263          * 31 : reserved
 264          */
 265         uint32_t intr_control;
 266 };
 267
 268 struct ena_eth_io_numa_node_cfg_reg {
 269         /* 7:0 : numa
 270          * 30:8 : reserved
 271          * 31 : enabled
 272          */
 273         uint32_t numa_cfg;
 274 };
 275
 276 /* tx_desc */
 277 #define ENA_ETH_IO_TX_DESC_LENGTH_MASK                      GENMASK(15, 0)
 278 #define ENA_ETH_IO_TX_DESC_REQ_ID_HI_SHIFT                  16
 279 #define ENA_ETH_IO_TX_DESC_REQ_ID_HI_MASK                   GENMASK(21, 16)
 280 #define ENA_ETH_IO_TX_DESC_META_DESC_SHIFT                  23
 281 #define ENA_ETH_IO_TX_DESC_META_DESC_MASK                   BIT(23)
 282 #define ENA_ETH_IO_TX_DESC_PHASE_SHIFT                      24
 283 #define ENA_ETH_IO_TX_DESC_PHASE_MASK                       BIT(24)
 284 #define ENA_ETH_IO_TX_DESC_FIRST_SHIFT                      26
 285 #define ENA_ETH_IO_TX_DESC_FIRST_MASK                       BIT(26)
 286 #define ENA_ETH_IO_TX_DESC_LAST_SHIFT                       27
 287 #define ENA_ETH_IO_TX_DESC_LAST_MASK                        BIT(27)
 288 #define ENA_ETH_IO_TX_DESC_COMP_REQ_SHIFT                   28
 289 #define ENA_ETH_IO_TX_DESC_COMP_REQ_MASK                    BIT(28)
 290 #define ENA_ETH_IO_TX_DESC_L3_PROTO_IDX_MASK                GENMASK(3, 0)
 291 #define ENA_ETH_IO_TX_DESC_DF_SHIFT                         4
 292 #define ENA_ETH_IO_TX_DESC_DF_MASK                          BIT(4)
 293 #define ENA_ETH_IO_TX_DESC_TSO_EN_SHIFT                     7
 294 #define ENA_ETH_IO_TX_DESC_TSO_EN_MASK                      BIT(7)
 295 #define ENA_ETH_IO_TX_DESC_L4_PROTO_IDX_SHIFT               8
 296 #define ENA_ETH_IO_TX_DESC_L4_PROTO_IDX_MASK                GENMASK(12, 8)
 297 #define ENA_ETH_IO_TX_DESC_L3_CSUM_EN_SHIFT                 13
 298 #define ENA_ETH_IO_TX_DESC_L3_CSUM_EN_MASK                  BIT(13)
 299 #define ENA_ETH_IO_TX_DESC_L4_CSUM_EN_SHIFT                 14
 300 #define ENA_ETH_IO_TX_DESC_L4_CSUM_EN_MASK                  BIT(14)
 301 #define ENA_ETH_IO_TX_DESC_ETHERNET_FCS_DIS_SHIFT           15
 302 #define ENA_ETH_IO_TX_DESC_ETHERNET_FCS_DIS_MASK            BIT(15)
 303 #define ENA_ETH_IO_TX_DESC_L4_CSUM_PARTIAL_SHIFT            17
 304 #define ENA_ETH_IO_TX_DESC_L4_CSUM_PARTIAL_MASK             BIT(17)
 305 #define ENA_ETH_IO_TX_DESC_REQ_ID_LO_SHIFT                  22
 306 #define ENA_ETH_IO_TX_DESC_REQ_ID_LO_MASK                   GENMASK(31, 22)
 307 #define ENA_ETH_IO_TX_DESC_ADDR_HI_MASK                     GENMASK(15, 0)
 308 #define ENA_ETH_IO_TX_DESC_HEADER_LENGTH_SHIFT              24
 309 #define ENA_ETH_IO_TX_DESC_HEADER_LENGTH_MASK               GENMASK(31, 24)
 310
 311 /* tx_meta_desc */
 312 #define ENA_ETH_IO_TX_META_DESC_REQ_ID_LO_MASK              GENMASK(9, 0)
 313 #define ENA_ETH_IO_TX_META_DESC_EXT_VALID_SHIFT             14
 314 #define ENA_ETH_IO_TX_META_DESC_EXT_VALID_MASK              BIT(14)
 315 #define ENA_ETH_IO_TX_META_DESC_MSS_HI_SHIFT                16
 316 #define ENA_ETH_IO_TX_META_DESC_MSS_HI_MASK                 GENMASK(19, 16)
 317 #define ENA_ETH_IO_TX_META_DESC_ETH_META_TYPE_SHIFT         20
 318 #define ENA_ETH_IO_TX_META_DESC_ETH_META_TYPE_MASK          BIT(20)
 319 #define ENA_ETH_IO_TX_META_DESC_META_STORE_SHIFT            21
 320 #define ENA_ETH_IO_TX_META_DESC_META_STORE_MASK             BIT(21)
 321 #define ENA_ETH_IO_TX_META_DESC_META_DESC_SHIFT             23
 322 #define ENA_ETH_IO_TX_META_DESC_META_DESC_MASK              BIT(23)
 323 #define ENA_ETH_IO_TX_META_DESC_PHASE_SHIFT                 24
 324 #define ENA_ETH_IO_TX_META_DESC_PHASE_MASK                  BIT(24)
 325 #define ENA_ETH_IO_TX_META_DESC_FIRST_SHIFT                 26
 326 #define ENA_ETH_IO_TX_META_DESC_FIRST_MASK                  BIT(26)
 327 #define ENA_ETH_IO_TX_META_DESC_LAST_SHIFT                  27
 328 #define ENA_ETH_IO_TX_META_DESC_LAST_MASK                   BIT(27)
 329 #define ENA_ETH_IO_TX_META_DESC_COMP_REQ_SHIFT              28
 330 #define ENA_ETH_IO_TX_META_DESC_COMP_REQ_MASK               BIT(28)
 331 #define ENA_ETH_IO_TX_META_DESC_REQ_ID_HI_MASK              GENMASK(5, 0)
 332 #define ENA_ETH_IO_TX_META_DESC_L3_HDR_LEN_MASK             GENMASK(7, 0)
 333 #define ENA_ETH_IO_TX_META_DESC_L3_HDR_OFF_SHIFT            8
 334 #define ENA_ETH_IO_TX_META_DESC_L3_HDR_OFF_MASK             GENMASK(15, 8)
 335 #define ENA_ETH_IO_TX_META_DESC_L4_HDR_LEN_IN_WORDS_SHIFT   16
 336 #define ENA_ETH_IO_TX_META_DESC_L4_HDR_LEN_IN_WORDS_MASK    GENMASK(21, 16)
 337 #define ENA_ETH_IO_TX_META_DESC_MSS_LO_SHIFT                22
 338 #define ENA_ETH_IO_TX_META_DESC_MSS_LO_MASK                 GENMASK(31, 22)
 339
 340 /* tx_cdesc */
 341 #define ENA_ETH_IO_TX_CDESC_PHASE_MASK                      BIT(0)
 342
 343 /* rx_desc */
 344 #define ENA_ETH_IO_RX_DESC_PHASE_MASK                       BIT(0)
 345 #define ENA_ETH_IO_RX_DESC_FIRST_SHIFT                      2
 346 #define ENA_ETH_IO_RX_DESC_FIRST_MASK                       BIT(2)
 347 #define ENA_ETH_IO_RX_DESC_LAST_SHIFT                       3
 348 #define ENA_ETH_IO_RX_DESC_LAST_MASK                        BIT(3)
 349 #define ENA_ETH_IO_RX_DESC_COMP_REQ_SHIFT                   4
 350 #define ENA_ETH_IO_RX_DESC_COMP_REQ_MASK                    BIT(4)
 351
 352 /* rx_cdesc_base */
 353 #define ENA_ETH_IO_RX_CDESC_BASE_L3_PROTO_IDX_MASK          GENMASK(4, 0)
 354 #define ENA_ETH_IO_RX_CDESC_BASE_SRC_VLAN_CNT_SHIFT         5
 355 #define ENA_ETH_IO_RX_CDESC_BASE_SRC_VLAN_CNT_MASK          GENMASK(6, 5)
 356 #define ENA_ETH_IO_RX_CDESC_BASE_L4_PROTO_IDX_SHIFT         8
 357 #define ENA_ETH_IO_RX_CDESC_BASE_L4_PROTO_IDX_MASK          GENMASK(12, 8)
 358 #define ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM_ERR_SHIFT          13
 359 #define ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM_ERR_MASK           BIT(13)
 360 #define ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_ERR_SHIFT          14
 361 #define ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_ERR_MASK           BIT(14)
 362 #define ENA_ETH_IO_RX_CDESC_BASE_IPV4_FRAG_SHIFT            15
 363 #define ENA_ETH_IO_RX_CDESC_BASE_IPV4_FRAG_MASK             BIT(15)
 364 #define ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_CHECKED_SHIFT      16
 365 #define ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_CHECKED_MASK       BIT(16)
 366 #define ENA_ETH_IO_RX_CDESC_BASE_PHASE_SHIFT                24
 367 #define ENA_ETH_IO_RX_CDESC_BASE_PHASE_MASK                 BIT(24)
 368 #define ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM2_SHIFT             25
 369 #define ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM2_MASK              BIT(25)
 370 #define ENA_ETH_IO_RX_CDESC_BASE_FIRST_SHIFT                26
 371 #define ENA_ETH_IO_RX_CDESC_BASE_FIRST_MASK                 BIT(26)
 372 #define ENA_ETH_IO_RX_CDESC_BASE_LAST_SHIFT                 27
 373 #define ENA_ETH_IO_RX_CDESC_BASE_LAST_MASK                  BIT(27)
 374 #define ENA_ETH_IO_RX_CDESC_BASE_BUFFER_SHIFT               30
 375 #define ENA_ETH_IO_RX_CDESC_BASE_BUFFER_MASK                BIT(30)
 376
 377 /* intr_reg */
 378 #define ENA_ETH_IO_INTR_REG_RX_INTR_DELAY_MASK              GENMASK(14, 0)
 379 #define ENA_ETH_IO_INTR_REG_TX_INTR_DELAY_SHIFT             15
 380 #define ENA_ETH_IO_INTR_REG_TX_INTR_DELAY_MASK              GENMASK(29, 15)
 381 #define ENA_ETH_IO_INTR_REG_INTR_UNMASK_SHIFT               30
 382 #define ENA_ETH_IO_INTR_REG_INTR_UNMASK_MASK                BIT(30)
 383
 384 /* numa_node_cfg_reg */
 385 #define ENA_ETH_IO_NUMA_NODE_CFG_REG_NUMA_MASK              GENMASK(7, 0)
 386 #define ENA_ETH_IO_NUMA_NODE_CFG_REG_ENABLED_SHIFT          31
 387 #define ENA_ETH_IO_NUMA_NODE_CFG_REG_ENABLED_MASK           BIT(31)
 388
 389 #if !defined(DEFS_LINUX_MAINLINE)
 390 static inline uint32_t get_ena_eth_io_tx_desc_length(const struct ena_eth_io_tx_desc *p)
 391 {
 392         return p->len_ctrl & ENA_ETH_IO_TX_DESC_LENGTH_MASK;
 393 }
 394
 395 static inline void set_ena_eth_io_tx_desc_length(struct ena_eth_io_tx_desc *p, uint32_t val)
 396 {
 397         p->len_ctrl |= val & ENA_ETH_IO_TX_DESC_LENGTH_MASK;
 398 }
 399
 400 static inline uint32_t get_ena_eth_io_tx_desc_req_id_hi(const struct ena_eth_io_tx_desc *p)
 401 {
 402         return (p->len_ctrl & ENA_ETH_IO_TX_DESC_REQ_ID_HI_MASK) >> ENA_ETH_IO_TX_DESC_REQ_ID_HI_SHIFT;
 403 }
 404
 405 static inline void set_ena_eth_io_tx_desc_req_id_hi(struct ena_eth_io_tx_desc *p, uint32_t val)
 406 {
 407         p->len_ctrl |= (val << ENA_ETH_IO_TX_DESC_REQ_ID_HI_SHIFT) & ENA_ETH_IO_TX_DESC_REQ_ID_HI_MASK;
 408 }
 409
 410 static inline uint32_t get_ena_eth_io_tx_desc_meta_desc(const struct ena_eth_io_tx_desc *p)
 411 {
 412         return (p->len_ctrl & ENA_ETH_IO_TX_DESC_META_DESC_MASK) >> ENA_ETH_IO_TX_DESC_META_DESC_SHIFT;
 413 }
 414
 415 static inline void set_ena_eth_io_tx_desc_meta_desc(struct ena_eth_io_tx_desc *p, uint32_t val)
 416 {
 417         p->len_ctrl |= (val << ENA_ETH_IO_TX_DESC_META_DESC_SHIFT) & ENA_ETH_IO_TX_DESC_META_DESC_MASK;
 418 }
 419
 420 static inline uint32_t get_ena_eth_io_tx_desc_phase(const struct ena_eth_io_tx_desc *p)
 421 {
 422         return (p->len_ctrl & ENA_ETH_IO_TX_DESC_PHASE_MASK) >> ENA_ETH_IO_TX_DESC_PHASE_SHIFT;
 423 }
 424
 425 static inline void set_ena_eth_io_tx_desc_phase(struct ena_eth_io_tx_desc *p, uint32_t val)
 426 {
 427         p->len_ctrl |= (val << ENA_ETH_IO_TX_DESC_PHASE_SHIFT) & ENA_ETH_IO_TX_DESC_PHASE_MASK;
 428 }
 429
 430 static inline uint32_t get_ena_eth_io_tx_desc_first(const struct ena_eth_io_tx_desc *p)
 431 {
 432         return (p->len_ctrl & ENA_ETH_IO_TX_DESC_FIRST_MASK) >> ENA_ETH_IO_TX_DESC_FIRST_SHIFT;
 433 }
 434
 435 static inline void set_ena_eth_io_tx_desc_first(struct ena_eth_io_tx_desc *p, uint32_t val)
 436 {
 437         p->len_ctrl |= (val << ENA_ETH_IO_TX_DESC_FIRST_SHIFT) & ENA_ETH_IO_TX_DESC_FIRST_MASK;
 438 }
 439
 440 static inline uint32_t get_ena_eth_io_tx_desc_last(const struct ena_eth_io_tx_desc *p)
 441 {
 442         return (p->len_ctrl & ENA_ETH_IO_TX_DESC_LAST_MASK) >> ENA_ETH_IO_TX_DESC_LAST_SHIFT;
 443 }
 444
 445 static inline void set_ena_eth_io_tx_desc_last(struct ena_eth_io_tx_desc *p, uint32_t val)
 446 {
 447         p->len_ctrl |= (val << ENA_ETH_IO_TX_DESC_LAST_SHIFT) & ENA_ETH_IO_TX_DESC_LAST_MASK;
 448 }
 449
 450 static inline uint32_t get_ena_eth_io_tx_desc_comp_req(const struct ena_eth_io_tx_desc *p)
 451 {
 452         return (p->len_ctrl & ENA_ETH_IO_TX_DESC_COMP_REQ_MASK) >> ENA_ETH_IO_TX_DESC_COMP_REQ_SHIFT;
 453 }
 454
 455 static inline void set_ena_eth_io_tx_desc_comp_req(struct ena_eth_io_tx_desc *p, uint32_t val)
 456 {
 457         p->len_ctrl |= (val << ENA_ETH_IO_TX_DESC_COMP_REQ_SHIFT) & ENA_ETH_IO_TX_DESC_COMP_REQ_MASK;
 458 }
 459
 460 static inline uint32_t get_ena_eth_io_tx_desc_l3_proto_idx(const struct ena_eth_io_tx_desc *p)
 461 {
 462         return p->meta_ctrl & ENA_ETH_IO_TX_DESC_L3_PROTO_IDX_MASK;
 463 }
 464
 465 static inline void set_ena_eth_io_tx_desc_l3_proto_idx(struct ena_eth_io_tx_desc *p, uint32_t val)
 466 {
 467         p->meta_ctrl |= val & ENA_ETH_IO_TX_DESC_L3_PROTO_IDX_MASK;
 468 }
 469
 470 static inline uint32_t get_ena_eth_io_tx_desc_DF(const struct ena_eth_io_tx_desc *p)
 471 {
 472         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_DF_MASK) >> ENA_ETH_IO_TX_DESC_DF_SHIFT;
 473 }
 474
 475 static inline void set_ena_eth_io_tx_desc_DF(struct ena_eth_io_tx_desc *p, uint32_t val)
 476 {
 477         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_DF_SHIFT) & ENA_ETH_IO_TX_DESC_DF_MASK;
 478 }
 479
 480 static inline uint32_t get_ena_eth_io_tx_desc_tso_en(const struct ena_eth_io_tx_desc *p)
 481 {
 482         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_TSO_EN_MASK) >> ENA_ETH_IO_TX_DESC_TSO_EN_SHIFT;
 483 }
 484
 485 static inline void set_ena_eth_io_tx_desc_tso_en(struct ena_eth_io_tx_desc *p, uint32_t val)
 486 {
 487         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_TSO_EN_SHIFT) & ENA_ETH_IO_TX_DESC_TSO_EN_MASK;
 488 }
 489
 490 static inline uint32_t get_ena_eth_io_tx_desc_l4_proto_idx(const struct ena_eth_io_tx_desc *p)
 491 {
 492         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_L4_PROTO_IDX_MASK) >> ENA_ETH_IO_TX_DESC_L4_PROTO_IDX_SHIFT;
 493 }
 494
 495 static inline void set_ena_eth_io_tx_desc_l4_proto_idx(struct ena_eth_io_tx_desc *p, uint32_t val)
 496 {
 497         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_L4_PROTO_IDX_SHIFT) & ENA_ETH_IO_TX_DESC_L4_PROTO_IDX_MASK;
 498 }
 499
 500 static inline uint32_t get_ena_eth_io_tx_desc_l3_csum_en(const struct ena_eth_io_tx_desc *p)
 501 {
 502         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_L3_CSUM_EN_MASK) >> ENA_ETH_IO_TX_DESC_L3_CSUM_EN_SHIFT;
 503 }
 504
 505 static inline void set_ena_eth_io_tx_desc_l3_csum_en(struct ena_eth_io_tx_desc *p, uint32_t val)
 506 {
 507         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_L3_CSUM_EN_SHIFT) & ENA_ETH_IO_TX_DESC_L3_CSUM_EN_MASK;
 508 }
 509
 510 static inline uint32_t get_ena_eth_io_tx_desc_l4_csum_en(const struct ena_eth_io_tx_desc *p)
 511 {
 512         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_L4_CSUM_EN_MASK) >> ENA_ETH_IO_TX_DESC_L4_CSUM_EN_SHIFT;
 513 }
 514
 515 static inline void set_ena_eth_io_tx_desc_l4_csum_en(struct ena_eth_io_tx_desc *p, uint32_t val)
 516 {
 517         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_L4_CSUM_EN_SHIFT) & ENA_ETH_IO_TX_DESC_L4_CSUM_EN_MASK;
 518 }
 519
 520 static inline uint32_t get_ena_eth_io_tx_desc_ethernet_fcs_dis(const struct ena_eth_io_tx_desc *p)
 521 {
 522         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_ETHERNET_FCS_DIS_MASK) >> ENA_ETH_IO_TX_DESC_ETHERNET_FCS_DIS_SHIFT;
 523 }
 524
 525 static inline void set_ena_eth_io_tx_desc_ethernet_fcs_dis(struct ena_eth_io_tx_desc *p, uint32_t val)
 526 {
 527         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_ETHERNET_FCS_DIS_SHIFT) & ENA_ETH_IO_TX_DESC_ETHERNET_FCS_DIS_MASK;
 528 }
 529
 530 static inline uint32_t get_ena_eth_io_tx_desc_l4_csum_partial(const struct ena_eth_io_tx_desc *p)
 531 {
 532         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_L4_CSUM_PARTIAL_MASK) >> ENA_ETH_IO_TX_DESC_L4_CSUM_PARTIAL_SHIFT;
 533 }
 534
 535 static inline void set_ena_eth_io_tx_desc_l4_csum_partial(struct ena_eth_io_tx_desc *p, uint32_t val)
 536 {
 537         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_L4_CSUM_PARTIAL_SHIFT) & ENA_ETH_IO_TX_DESC_L4_CSUM_PARTIAL_MASK;
 538 }
 539
 540 static inline uint32_t get_ena_eth_io_tx_desc_req_id_lo(const struct ena_eth_io_tx_desc *p)
 541 {
 542         return (p->meta_ctrl & ENA_ETH_IO_TX_DESC_REQ_ID_LO_MASK) >> ENA_ETH_IO_TX_DESC_REQ_ID_LO_SHIFT;
 543 }
 544
 545 static inline void set_ena_eth_io_tx_desc_req_id_lo(struct ena_eth_io_tx_desc *p, uint32_t val)
 546 {
 547         p->meta_ctrl |= (val << ENA_ETH_IO_TX_DESC_REQ_ID_LO_SHIFT) & ENA_ETH_IO_TX_DESC_REQ_ID_LO_MASK;
 548 }
 549
 550 static inline uint32_t get_ena_eth_io_tx_desc_addr_hi(const struct ena_eth_io_tx_desc *p)
 551 {
 552         return p->buff_addr_hi_hdr_sz & ENA_ETH_IO_TX_DESC_ADDR_HI_MASK;
 553 }
 554
 555 static inline void set_ena_eth_io_tx_desc_addr_hi(struct ena_eth_io_tx_desc *p, uint32_t val)
 556 {
 557         p->buff_addr_hi_hdr_sz |= val & ENA_ETH_IO_TX_DESC_ADDR_HI_MASK;
 558 }
 559
 560 static inline uint32_t get_ena_eth_io_tx_desc_header_length(const struct ena_eth_io_tx_desc *p)
 561 {
 562         return (p->buff_addr_hi_hdr_sz & ENA_ETH_IO_TX_DESC_HEADER_LENGTH_MASK) >> ENA_ETH_IO_TX_DESC_HEADER_LENGTH_SHIFT;
 563 }
 564
 565 static inline void set_ena_eth_io_tx_desc_header_length(struct ena_eth_io_tx_desc *p, uint32_t val)
 566 {
 567         p->buff_addr_hi_hdr_sz |= (val << ENA_ETH_IO_TX_DESC_HEADER_LENGTH_SHIFT) & ENA_ETH_IO_TX_DESC_HEADER_LENGTH_MASK;
 568 }
 569
 570 static inline uint32_t get_ena_eth_io_tx_meta_desc_req_id_lo(const struct ena_eth_io_tx_meta_desc *p)
 571 {
 572         return p->len_ctrl & ENA_ETH_IO_TX_META_DESC_REQ_ID_LO_MASK;
 573 }
 574
 575 static inline void set_ena_eth_io_tx_meta_desc_req_id_lo(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 576 {
 577         p->len_ctrl |= val & ENA_ETH_IO_TX_META_DESC_REQ_ID_LO_MASK;
 578 }
 579
 580 static inline uint32_t get_ena_eth_io_tx_meta_desc_ext_valid(const struct ena_eth_io_tx_meta_desc *p)
 581 {
 582         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_EXT_VALID_MASK) >> ENA_ETH_IO_TX_META_DESC_EXT_VALID_SHIFT;
 583 }
 584
 585 static inline void set_ena_eth_io_tx_meta_desc_ext_valid(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 586 {
 587         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_EXT_VALID_SHIFT) & ENA_ETH_IO_TX_META_DESC_EXT_VALID_MASK;
 588 }
 589
 590 static inline uint32_t get_ena_eth_io_tx_meta_desc_mss_hi(const struct ena_eth_io_tx_meta_desc *p)
 591 {
 592         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_MSS_HI_MASK) >> ENA_ETH_IO_TX_META_DESC_MSS_HI_SHIFT;
 593 }
 594
 595 static inline void set_ena_eth_io_tx_meta_desc_mss_hi(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 596 {
 597         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_MSS_HI_SHIFT) & ENA_ETH_IO_TX_META_DESC_MSS_HI_MASK;
 598 }
 599
 600 static inline uint32_t get_ena_eth_io_tx_meta_desc_eth_meta_type(const struct ena_eth_io_tx_meta_desc *p)
 601 {
 602         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_ETH_META_TYPE_MASK) >> ENA_ETH_IO_TX_META_DESC_ETH_META_TYPE_SHIFT;
 603 }
 604
 605 static inline void set_ena_eth_io_tx_meta_desc_eth_meta_type(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 606 {
 607         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_ETH_META_TYPE_SHIFT) & ENA_ETH_IO_TX_META_DESC_ETH_META_TYPE_MASK;
 608 }
 609
 610 static inline uint32_t get_ena_eth_io_tx_meta_desc_meta_store(const struct ena_eth_io_tx_meta_desc *p)
 611 {
 612         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_META_STORE_MASK) >> ENA_ETH_IO_TX_META_DESC_META_STORE_SHIFT;
 613 }
 614
 615 static inline void set_ena_eth_io_tx_meta_desc_meta_store(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 616 {
 617         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_META_STORE_SHIFT) & ENA_ETH_IO_TX_META_DESC_META_STORE_MASK;
 618 }
 619
 620 static inline uint32_t get_ena_eth_io_tx_meta_desc_meta_desc(const struct ena_eth_io_tx_meta_desc *p)
 621 {
 622         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_META_DESC_MASK) >> ENA_ETH_IO_TX_META_DESC_META_DESC_SHIFT;
 623 }
 624
 625 static inline void set_ena_eth_io_tx_meta_desc_meta_desc(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 626 {
 627         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_META_DESC_SHIFT) & ENA_ETH_IO_TX_META_DESC_META_DESC_MASK;
 628 }
 629
 630 static inline uint32_t get_ena_eth_io_tx_meta_desc_phase(const struct ena_eth_io_tx_meta_desc *p)
 631 {
 632         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_PHASE_MASK) >> ENA_ETH_IO_TX_META_DESC_PHASE_SHIFT;
 633 }
 634
 635 static inline void set_ena_eth_io_tx_meta_desc_phase(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 636 {
 637         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_PHASE_SHIFT) & ENA_ETH_IO_TX_META_DESC_PHASE_MASK;
 638 }
 639
 640 static inline uint32_t get_ena_eth_io_tx_meta_desc_first(const struct ena_eth_io_tx_meta_desc *p)
 641 {
 642         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_FIRST_MASK) >> ENA_ETH_IO_TX_META_DESC_FIRST_SHIFT;
 643 }
 644
 645 static inline void set_ena_eth_io_tx_meta_desc_first(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 646 {
 647         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_FIRST_SHIFT) & ENA_ETH_IO_TX_META_DESC_FIRST_MASK;
 648 }
 649
 650 static inline uint32_t get_ena_eth_io_tx_meta_desc_last(const struct ena_eth_io_tx_meta_desc *p)
 651 {
 652         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_LAST_MASK) >> ENA_ETH_IO_TX_META_DESC_LAST_SHIFT;
 653 }
 654
 655 static inline void set_ena_eth_io_tx_meta_desc_last(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 656 {
 657         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_LAST_SHIFT) & ENA_ETH_IO_TX_META_DESC_LAST_MASK;
 658 }
 659
 660 static inline uint32_t get_ena_eth_io_tx_meta_desc_comp_req(const struct ena_eth_io_tx_meta_desc *p)
 661 {
 662         return (p->len_ctrl & ENA_ETH_IO_TX_META_DESC_COMP_REQ_MASK) >> ENA_ETH_IO_TX_META_DESC_COMP_REQ_SHIFT;
 663 }
 664
 665 static inline void set_ena_eth_io_tx_meta_desc_comp_req(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 666 {
 667         p->len_ctrl |= (val << ENA_ETH_IO_TX_META_DESC_COMP_REQ_SHIFT) & ENA_ETH_IO_TX_META_DESC_COMP_REQ_MASK;
 668 }
 669
 670 static inline uint32_t get_ena_eth_io_tx_meta_desc_req_id_hi(const struct ena_eth_io_tx_meta_desc *p)
 671 {
 672         return p->word1 & ENA_ETH_IO_TX_META_DESC_REQ_ID_HI_MASK;
 673 }
 674
 675 static inline void set_ena_eth_io_tx_meta_desc_req_id_hi(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 676 {
 677         p->word1 |= val & ENA_ETH_IO_TX_META_DESC_REQ_ID_HI_MASK;
 678 }
 679
 680 static inline uint32_t get_ena_eth_io_tx_meta_desc_l3_hdr_len(const struct ena_eth_io_tx_meta_desc *p)
 681 {
 682         return p->word2 & ENA_ETH_IO_TX_META_DESC_L3_HDR_LEN_MASK;
 683 }
 684
 685 static inline void set_ena_eth_io_tx_meta_desc_l3_hdr_len(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 686 {
 687         p->word2 |= val & ENA_ETH_IO_TX_META_DESC_L3_HDR_LEN_MASK;
 688 }
 689
 690 static inline uint32_t get_ena_eth_io_tx_meta_desc_l3_hdr_off(const struct ena_eth_io_tx_meta_desc *p)
 691 {
 692         return (p->word2 & ENA_ETH_IO_TX_META_DESC_L3_HDR_OFF_MASK) >> ENA_ETH_IO_TX_META_DESC_L3_HDR_OFF_SHIFT;
 693 }
 694
 695 static inline void set_ena_eth_io_tx_meta_desc_l3_hdr_off(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 696 {
 697         p->word2 |= (val << ENA_ETH_IO_TX_META_DESC_L3_HDR_OFF_SHIFT) & ENA_ETH_IO_TX_META_DESC_L3_HDR_OFF_MASK;
 698 }
 699
 700 static inline uint32_t get_ena_eth_io_tx_meta_desc_l4_hdr_len_in_words(const struct ena_eth_io_tx_meta_desc *p)
 701 {
 702         return (p->word2 & ENA_ETH_IO_TX_META_DESC_L4_HDR_LEN_IN_WORDS_MASK) >> ENA_ETH_IO_TX_META_DESC_L4_HDR_LEN_IN_WORDS_SHIFT;
 703 }
 704
 705 static inline void set_ena_eth_io_tx_meta_desc_l4_hdr_len_in_words(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 706 {
 707         p->word2 |= (val << ENA_ETH_IO_TX_META_DESC_L4_HDR_LEN_IN_WORDS_SHIFT) & ENA_ETH_IO_TX_META_DESC_L4_HDR_LEN_IN_WORDS_MASK;
 708 }
 709
 710 static inline uint32_t get_ena_eth_io_tx_meta_desc_mss_lo(const struct ena_eth_io_tx_meta_desc *p)
 711 {
 712         return (p->word2 & ENA_ETH_IO_TX_META_DESC_MSS_LO_MASK) >> ENA_ETH_IO_TX_META_DESC_MSS_LO_SHIFT;
 713 }
 714
 715 static inline void set_ena_eth_io_tx_meta_desc_mss_lo(struct ena_eth_io_tx_meta_desc *p, uint32_t val)
 716 {
 717         p->word2 |= (val << ENA_ETH_IO_TX_META_DESC_MSS_LO_SHIFT) & ENA_ETH_IO_TX_META_DESC_MSS_LO_MASK;
 718 }
 719
 720 static inline uint8_t get_ena_eth_io_tx_cdesc_phase(const struct ena_eth_io_tx_cdesc *p)
 721 {
 722         return p->flags & ENA_ETH_IO_TX_CDESC_PHASE_MASK;
 723 }
 724
 725 static inline void set_ena_eth_io_tx_cdesc_phase(struct ena_eth_io_tx_cdesc *p, uint8_t val)
 726 {
 727         p->flags |= val & ENA_ETH_IO_TX_CDESC_PHASE_MASK;
 728 }
 729
 730 static inline uint8_t get_ena_eth_io_rx_desc_phase(const struct ena_eth_io_rx_desc *p)
 731 {
 732         return p->ctrl & ENA_ETH_IO_RX_DESC_PHASE_MASK;
 733 }
 734
 735 static inline void set_ena_eth_io_rx_desc_phase(struct ena_eth_io_rx_desc *p, uint8_t val)
 736 {
 737         p->ctrl |= val & ENA_ETH_IO_RX_DESC_PHASE_MASK;
 738 }
 739
 740 static inline uint8_t get_ena_eth_io_rx_desc_first(const struct ena_eth_io_rx_desc *p)
 741 {
 742         return (p->ctrl & ENA_ETH_IO_RX_DESC_FIRST_MASK) >> ENA_ETH_IO_RX_DESC_FIRST_SHIFT;
 743 }
 744
 745 static inline void set_ena_eth_io_rx_desc_first(struct ena_eth_io_rx_desc *p, uint8_t val)
 746 {
 747         p->ctrl |= (val << ENA_ETH_IO_RX_DESC_FIRST_SHIFT) & ENA_ETH_IO_RX_DESC_FIRST_MASK;
 748 }
 749
 750 static inline uint8_t get_ena_eth_io_rx_desc_last(const struct ena_eth_io_rx_desc *p)
 751 {
 752         return (p->ctrl & ENA_ETH_IO_RX_DESC_LAST_MASK) >> ENA_ETH_IO_RX_DESC_LAST_SHIFT;
 753 }
 754
 755 static inline void set_ena_eth_io_rx_desc_last(struct ena_eth_io_rx_desc *p, uint8_t val)
 756 {
 757         p->ctrl |= (val << ENA_ETH_IO_RX_DESC_LAST_SHIFT) & ENA_ETH_IO_RX_DESC_LAST_MASK;
 758 }
 759
 760 static inline uint8_t get_ena_eth_io_rx_desc_comp_req(const struct ena_eth_io_rx_desc *p)
 761 {
 762         return (p->ctrl & ENA_ETH_IO_RX_DESC_COMP_REQ_MASK) >> ENA_ETH_IO_RX_DESC_COMP_REQ_SHIFT;
 763 }
 764
 765 static inline void set_ena_eth_io_rx_desc_comp_req(struct ena_eth_io_rx_desc *p, uint8_t val)
 766 {
 767         p->ctrl |= (val << ENA_ETH_IO_RX_DESC_COMP_REQ_SHIFT) & ENA_ETH_IO_RX_DESC_COMP_REQ_MASK;
 768 }
 769
 770 static inline uint32_t get_ena_eth_io_rx_cdesc_base_l3_proto_idx(const struct ena_eth_io_rx_cdesc_base *p)
 771 {
 772         return p->status & ENA_ETH_IO_RX_CDESC_BASE_L3_PROTO_IDX_MASK;
 773 }
 774
 775 static inline void set_ena_eth_io_rx_cdesc_base_l3_proto_idx(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 776 {
 777         p->status |= val & ENA_ETH_IO_RX_CDESC_BASE_L3_PROTO_IDX_MASK;
 778 }
 779
 780 static inline uint32_t get_ena_eth_io_rx_cdesc_base_src_vlan_cnt(const struct ena_eth_io_rx_cdesc_base *p)
 781 {
 782         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_SRC_VLAN_CNT_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_SRC_VLAN_CNT_SHIFT;
 783 }
 784
 785 static inline void set_ena_eth_io_rx_cdesc_base_src_vlan_cnt(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 786 {
 787         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_SRC_VLAN_CNT_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_SRC_VLAN_CNT_MASK;
 788 }
 789
 790 static inline uint32_t get_ena_eth_io_rx_cdesc_base_l4_proto_idx(const struct ena_eth_io_rx_cdesc_base *p)
 791 {
 792         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_L4_PROTO_IDX_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_L4_PROTO_IDX_SHIFT;
 793 }
 794
 795 static inline void set_ena_eth_io_rx_cdesc_base_l4_proto_idx(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 796 {
 797         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_L4_PROTO_IDX_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_L4_PROTO_IDX_MASK;
 798 }
 799
 800 static inline uint32_t get_ena_eth_io_rx_cdesc_base_l3_csum_err(const struct ena_eth_io_rx_cdesc_base *p)
 801 {
 802         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM_ERR_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM_ERR_SHIFT;
 803 }
 804
 805 static inline void set_ena_eth_io_rx_cdesc_base_l3_csum_err(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 806 {
 807         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM_ERR_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM_ERR_MASK;
 808 }
 809
 810 static inline uint32_t get_ena_eth_io_rx_cdesc_base_l4_csum_err(const struct ena_eth_io_rx_cdesc_base *p)
 811 {
 812         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_ERR_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_ERR_SHIFT;
 813 }
 814
 815 static inline void set_ena_eth_io_rx_cdesc_base_l4_csum_err(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 816 {
 817         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_ERR_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_ERR_MASK;
 818 }
 819
 820 static inline uint32_t get_ena_eth_io_rx_cdesc_base_ipv4_frag(const struct ena_eth_io_rx_cdesc_base *p)
 821 {
 822         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_IPV4_FRAG_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_IPV4_FRAG_SHIFT;
 823 }
 824
 825 static inline void set_ena_eth_io_rx_cdesc_base_ipv4_frag(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 826 {
 827         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_IPV4_FRAG_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_IPV4_FRAG_MASK;
 828 }
 829
 830 static inline uint32_t get_ena_eth_io_rx_cdesc_base_l4_csum_checked(const struct ena_eth_io_rx_cdesc_base *p)
 831 {
 832         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_CHECKED_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_CHECKED_SHIFT;
 833 }
 834
 835 static inline void set_ena_eth_io_rx_cdesc_base_l4_csum_checked(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 836 {
 837         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_CHECKED_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_L4_CSUM_CHECKED_MASK;
 838 }
 839
 840 static inline uint32_t get_ena_eth_io_rx_cdesc_base_phase(const struct ena_eth_io_rx_cdesc_base *p)
 841 {
 842         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_PHASE_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_PHASE_SHIFT;
 843 }
 844
 845 static inline void set_ena_eth_io_rx_cdesc_base_phase(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 846 {
 847         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_PHASE_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_PHASE_MASK;
 848 }
 849
 850 static inline uint32_t get_ena_eth_io_rx_cdesc_base_l3_csum2(const struct ena_eth_io_rx_cdesc_base *p)
 851 {
 852         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM2_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM2_SHIFT;
 853 }
 854
 855 static inline void set_ena_eth_io_rx_cdesc_base_l3_csum2(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 856 {
 857         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM2_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_L3_CSUM2_MASK;
 858 }
 859
 860 static inline uint32_t get_ena_eth_io_rx_cdesc_base_first(const struct ena_eth_io_rx_cdesc_base *p)
 861 {
 862         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_FIRST_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_FIRST_SHIFT;
 863 }
 864
 865 static inline void set_ena_eth_io_rx_cdesc_base_first(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 866 {
 867         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_FIRST_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_FIRST_MASK;
 868 }
 869
 870 static inline uint32_t get_ena_eth_io_rx_cdesc_base_last(const struct ena_eth_io_rx_cdesc_base *p)
 871 {
 872         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_LAST_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_LAST_SHIFT;
 873 }
 874
 875 static inline void set_ena_eth_io_rx_cdesc_base_last(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 876 {
 877         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_LAST_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_LAST_MASK;
 878 }
 879
 880 static inline uint32_t get_ena_eth_io_rx_cdesc_base_buffer(const struct ena_eth_io_rx_cdesc_base *p)
 881 {
 882         return (p->status & ENA_ETH_IO_RX_CDESC_BASE_BUFFER_MASK) >> ENA_ETH_IO_RX_CDESC_BASE_BUFFER_SHIFT;
 883 }
 884
 885 static inline void set_ena_eth_io_rx_cdesc_base_buffer(struct ena_eth_io_rx_cdesc_base *p, uint32_t val)
 886 {
 887         p->status |= (val << ENA_ETH_IO_RX_CDESC_BASE_BUFFER_SHIFT) & ENA_ETH_IO_RX_CDESC_BASE_BUFFER_MASK;
 888 }
 889
 890 static inline uint32_t get_ena_eth_io_intr_reg_rx_intr_delay(const struct ena_eth_io_intr_reg *p)
 891 {
 892         return p->intr_control & ENA_ETH_IO_INTR_REG_RX_INTR_DELAY_MASK;
 893 }
 894
 895 static inline void set_ena_eth_io_intr_reg_rx_intr_delay(struct ena_eth_io_intr_reg *p, uint32_t val)
 896 {
 897         p->intr_control |= val & ENA_ETH_IO_INTR_REG_RX_INTR_DELAY_MASK;
 898 }
 899
 900 static inline uint32_t get_ena_eth_io_intr_reg_tx_intr_delay(const struct ena_eth_io_intr_reg *p)
 901 {
 902         return (p->intr_control & ENA_ETH_IO_INTR_REG_TX_INTR_DELAY_MASK) >> ENA_ETH_IO_INTR_REG_TX_INTR_DELAY_SHIFT;
 903 }
 904
 905 static inline void set_ena_eth_io_intr_reg_tx_intr_delay(struct ena_eth_io_intr_reg *p, uint32_t val)
 906 {
 907         p->intr_control |= (val << ENA_ETH_IO_INTR_REG_TX_INTR_DELAY_SHIFT) & ENA_ETH_IO_INTR_REG_TX_INTR_DELAY_MASK;
 908 }
 909
 910 static inline uint32_t get_ena_eth_io_intr_reg_intr_unmask(const struct ena_eth_io_intr_reg *p)
 911 {
 912         return (p->intr_control & ENA_ETH_IO_INTR_REG_INTR_UNMASK_MASK) >> ENA_ETH_IO_INTR_REG_INTR_UNMASK_SHIFT;
 913 }
 914
 915 static inline void set_ena_eth_io_intr_reg_intr_unmask(struct ena_eth_io_intr_reg *p, uint32_t val)
 916 {
 917         p->intr_control |= (val << ENA_ETH_IO_INTR_REG_INTR_UNMASK_SHIFT) & ENA_ETH_IO_INTR_REG_INTR_UNMASK_MASK;
 918 }
 919
 920 static inline uint32_t get_ena_eth_io_numa_node_cfg_reg_numa(const struct ena_eth_io_numa_node_cfg_reg *p)
 921 {
 922         return p->numa_cfg & ENA_ETH_IO_NUMA_NODE_CFG_REG_NUMA_MASK;
 923 }
 924
 925 static inline void set_ena_eth_io_numa_node_cfg_reg_numa(struct ena_eth_io_numa_node_cfg_reg *p, uint32_t val)
 926 {
 927         p->numa_cfg |= val & ENA_ETH_IO_NUMA_NODE_CFG_REG_NUMA_MASK;
 928 }
 929
 930 static inline uint32_t get_ena_eth_io_numa_node_cfg_reg_enabled(const struct ena_eth_io_numa_node_cfg_reg *p)
 931 {
 932         return (p->numa_cfg & ENA_ETH_IO_NUMA_NODE_CFG_REG_ENABLED_MASK) >> ENA_ETH_IO_NUMA_NODE_CFG_REG_ENABLED_SHIFT;
 933 }
 934
 935 static inline void set_ena_eth_io_numa_node_cfg_reg_enabled(struct ena_eth_io_numa_node_cfg_reg *p, uint32_t val)
 936 {
 937         p->numa_cfg |= (val << ENA_ETH_IO_NUMA_NODE_CFG_REG_ENABLED_SHIFT) & ENA_ETH_IO_NUMA_NODE_CFG_REG_ENABLED_MASK;
 938 }
 939
 940 #endif /* !defined(DEFS_LINUX_MAINLINE) */
 941 #endif /*_ENA_ETH_IO_H_ */