drivers/net/hns3/hns3_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_CMD_H_
   6 #define _HNS3_CMD_H_
   7
   8 #define HNS3_CMDQ_TX_TIMEOUT            30000
   9 #define HNS3_CMDQ_RX_INVLD_B            0
  10 #define HNS3_CMDQ_RX_OUTVLD_B           1
  11 #define HNS3_CMD_DESC_ALIGNMENT         4096
  12 #define HNS3_CMD_FLAG_NEXT              BIT(2)
  13
  14 struct hns3_hw;
  15
  16 #define HNS3_CMD_DESC_DATA_NUM  6
  17 struct hns3_cmd_desc {
  18         uint16_t opcode;
  19         uint16_t flag;
  20         uint16_t retval;
  21         uint16_t rsv;
  22         uint32_t data[HNS3_CMD_DESC_DATA_NUM];
  23 };
  24
  25 struct hns3_cmq_ring {
  26         uint64_t desc_dma_addr;
  27         struct hns3_cmd_desc *desc;
  28         struct hns3_hw *hw;
  29
  30         uint16_t buf_size;
  31         uint16_t desc_num;       /* max number of cmq descriptor */
  32         uint32_t next_to_use;
  33         uint32_t next_to_clean;
  34         uint8_t ring_type;       /* cmq ring type */
  35         rte_spinlock_t lock;     /* Command queue lock */
  36
  37         const void *zone;        /* memory zone */
  38 };
  39
  40 enum hns3_cmd_return_status {
  41         HNS3_CMD_EXEC_SUCCESS   = 0,
  42         HNS3_CMD_NO_AUTH        = 1,
  43         HNS3_CMD_NOT_SUPPORTED  = 2,
  44         HNS3_CMD_QUEUE_FULL     = 3,
  45         HNS3_CMD_NEXT_ERR       = 4,
  46         HNS3_CMD_UNEXE_ERR      = 5,
  47         HNS3_CMD_PARA_ERR       = 6,
  48         HNS3_CMD_RESULT_ERR     = 7,
  49         HNS3_CMD_TIMEOUT        = 8,
  50         HNS3_CMD_HILINK_ERR     = 9,
  51         HNS3_CMD_QUEUE_ILLEGAL  = 10,
  52         HNS3_CMD_INVALID        = 11,
  53 };
  54
  55 enum hns3_cmd_status {
  56         HNS3_STATUS_SUCCESS     = 0,
  57         HNS3_ERR_CSQ_FULL       = -1,
  58         HNS3_ERR_CSQ_TIMEOUT    = -2,
  59         HNS3_ERR_CSQ_ERROR      = -3,
  60 };
  61
  62 struct hns3_misc_vector {
  63         uint8_t *addr;
  64         int vector_irq;
  65 };
  66
  67 struct hns3_cmq {
  68         struct hns3_cmq_ring csq;
  69         struct hns3_cmq_ring crq;
  70         uint16_t tx_timeout;
  71         enum hns3_cmd_status last_status;
  72 };
  73
  74 enum hns3_opcode_type {
  75         /* Generic commands */
  76         HNS3_OPC_QUERY_FW_VER           = 0x0001,
  77         HNS3_OPC_CFG_RST_TRIGGER        = 0x0020,
  78         HNS3_OPC_GBL_RST_STATUS         = 0x0021,
  79         HNS3_OPC_QUERY_FUNC_STATUS      = 0x0022,
  80         HNS3_OPC_QUERY_PF_RSRC          = 0x0023,
  81         HNS3_OPC_QUERY_VF_RSRC          = 0x0024,
  82         HNS3_OPC_GET_CFG_PARAM          = 0x0025,
  83         HNS3_OPC_PF_RST_DONE            = 0x0026,
  84
  85         HNS3_OPC_STATS_64_BIT           = 0x0030,
  86         HNS3_OPC_STATS_32_BIT           = 0x0031,
  87         HNS3_OPC_STATS_MAC              = 0x0032,
  88         HNS3_OPC_QUERY_MAC_REG_NUM      = 0x0033,
  89         HNS3_OPC_STATS_MAC_ALL          = 0x0034,
  90
  91         HNS3_OPC_QUERY_REG_NUM          = 0x0040,
  92         HNS3_OPC_QUERY_32_BIT_REG       = 0x0041,
  93         HNS3_OPC_QUERY_64_BIT_REG       = 0x0042,
  94
  95         HNS3_OPC_QUERY_DEV_SPECS        = 0x0050,
  96
  97         /* MAC command */
  98         HNS3_OPC_CONFIG_MAC_MODE        = 0x0301,
  99         HNS3_OPC_QUERY_LINK_STATUS      = 0x0307,
 100         HNS3_OPC_CONFIG_MAX_FRM_SIZE    = 0x0308,
 101         HNS3_OPC_CONFIG_SPEED_DUP       = 0x0309,
 102         HNS3_OPC_CONFIG_FEC_MODE        = 0x031A,
 103
 104         /* PFC/Pause commands */
 105         HNS3_OPC_CFG_MAC_PAUSE_EN       = 0x0701,
 106         HNS3_OPC_CFG_PFC_PAUSE_EN       = 0x0702,
 107         HNS3_OPC_CFG_MAC_PARA           = 0x0703,
 108         HNS3_OPC_CFG_PFC_PARA           = 0x0704,
 109         HNS3_OPC_QUERY_MAC_TX_PKT_CNT   = 0x0705,
 110         HNS3_OPC_QUERY_MAC_RX_PKT_CNT   = 0x0706,
 111         HNS3_OPC_QUERY_PFC_TX_PKT_CNT   = 0x0707,
 112         HNS3_OPC_QUERY_PFC_RX_PKT_CNT   = 0x0708,
 113         HNS3_OPC_PRI_TO_TC_MAPPING      = 0x0709,
 114         HNS3_OPC_QOS_MAP                = 0x070A,
 115
 116         /* ETS/scheduler commands */
 117         HNS3_OPC_TM_PG_TO_PRI_LINK      = 0x0804,
 118         HNS3_OPC_TM_QS_TO_PRI_LINK      = 0x0805,
 119         HNS3_OPC_TM_NQ_TO_QS_LINK       = 0x0806,
 120         HNS3_OPC_TM_RQ_TO_QS_LINK       = 0x0807,
 121         HNS3_OPC_TM_PORT_WEIGHT         = 0x0808,
 122         HNS3_OPC_TM_PG_WEIGHT           = 0x0809,
 123         HNS3_OPC_TM_QS_WEIGHT           = 0x080A,
 124         HNS3_OPC_TM_PRI_WEIGHT          = 0x080B,
 125         HNS3_OPC_TM_PRI_C_SHAPPING      = 0x080C,
 126         HNS3_OPC_TM_PRI_P_SHAPPING      = 0x080D,
 127         HNS3_OPC_TM_PG_C_SHAPPING       = 0x080E,
 128         HNS3_OPC_TM_PG_P_SHAPPING       = 0x080F,
 129         HNS3_OPC_TM_PORT_SHAPPING       = 0x0810,
 130         HNS3_OPC_TM_PG_SCH_MODE_CFG     = 0x0812,
 131         HNS3_OPC_TM_PRI_SCH_MODE_CFG    = 0x0813,
 132         HNS3_OPC_TM_QS_SCH_MODE_CFG     = 0x0814,
 133         HNS3_OPC_TM_BP_TO_QSET_MAPPING  = 0x0815,
 134         HNS3_OPC_ETS_TC_WEIGHT          = 0x0843,
 135         HNS3_OPC_QSET_DFX_STS           = 0x0844,
 136         HNS3_OPC_PRI_DFX_STS            = 0x0845,
 137         HNS3_OPC_PG_DFX_STS             = 0x0846,
 138         HNS3_OPC_PORT_DFX_STS           = 0x0847,
 139         HNS3_OPC_SCH_NQ_CNT             = 0x0848,
 140         HNS3_OPC_SCH_RQ_CNT             = 0x0849,
 141         HNS3_OPC_TM_INTERNAL_STS        = 0x0850,
 142         HNS3_OPC_TM_INTERNAL_CNT        = 0x0851,
 143         HNS3_OPC_TM_INTERNAL_STS_1      = 0x0852,
 144
 145         /* Mailbox cmd */
 146         HNS3_OPC_MBX_VF_TO_PF           = 0x2001,
 147
 148         /* Packet buffer allocate commands */
 149         HNS3_OPC_TX_BUFF_ALLOC          = 0x0901,
 150         HNS3_OPC_RX_PRIV_BUFF_ALLOC     = 0x0902,
 151         HNS3_OPC_RX_PRIV_WL_ALLOC       = 0x0903,
 152         HNS3_OPC_RX_COM_THRD_ALLOC      = 0x0904,
 153         HNS3_OPC_RX_COM_WL_ALLOC        = 0x0905,
 154
 155         /* TQP management command */
 156         HNS3_OPC_SET_TQP_MAP            = 0x0A01,
 157
 158         /* TQP commands */
 159         HNS3_OPC_QUERY_TX_STATUS        = 0x0B03,
 160         HNS3_OPC_QUERY_RX_STATUS        = 0x0B13,
 161         HNS3_OPC_CFG_COM_TQP_QUEUE      = 0x0B20,
 162         HNS3_OPC_RESET_TQP_QUEUE        = 0x0B22,
 163         HNS3_OPC_RESET_TQP_QUEUE_INDEP  = 0x0B23,
 164
 165         /* TSO command */
 166         HNS3_OPC_TSO_GENERIC_CONFIG     = 0x0C01,
 167         HNS3_OPC_GRO_GENERIC_CONFIG     = 0x0C10,
 168
 169         /* RSS commands */
 170         HNS3_OPC_RSS_GENERIC_CONFIG     = 0x0D01,
 171         HNS3_OPC_RSS_INPUT_TUPLE        = 0x0D02,
 172         HNS3_OPC_RSS_INDIR_TABLE        = 0x0D07,
 173         HNS3_OPC_RSS_TC_MODE            = 0x0D08,
 174
 175         /* Promisuous mode command */
 176         HNS3_OPC_CFG_PROMISC_MODE       = 0x0E01,
 177
 178         /* Vlan offload commands */
 179         HNS3_OPC_VLAN_PORT_TX_CFG       = 0x0F01,
 180         HNS3_OPC_VLAN_PORT_RX_CFG       = 0x0F02,
 181
 182         /* MAC commands */
 183         HNS3_OPC_MAC_VLAN_ADD           = 0x1000,
 184         HNS3_OPC_MAC_VLAN_REMOVE        = 0x1001,
 185         HNS3_OPC_MAC_VLAN_TYPE_ID       = 0x1002,
 186         HNS3_OPC_MAC_VLAN_INSERT        = 0x1003,
 187         HNS3_OPC_MAC_VLAN_ALLOCATE      = 0x1004,
 188         HNS3_OPC_MAC_ETHTYPE_ADD        = 0x1010,
 189
 190         /* VLAN commands */
 191         HNS3_OPC_VLAN_FILTER_CTRL       = 0x1100,
 192         HNS3_OPC_VLAN_FILTER_PF_CFG     = 0x1101,
 193         HNS3_OPC_VLAN_FILTER_VF_CFG     = 0x1102,
 194
 195         /* Flow Director command */
 196         HNS3_OPC_FD_MODE_CTRL           = 0x1200,
 197         HNS3_OPC_FD_GET_ALLOCATION      = 0x1201,
 198         HNS3_OPC_FD_KEY_CONFIG          = 0x1202,
 199         HNS3_OPC_FD_TCAM_OP             = 0x1203,
 200         HNS3_OPC_FD_AD_OP               = 0x1204,
 201         HNS3_OPC_FD_COUNTER_OP          = 0x1205,
 202
 203         /* Clear hardware state command */
 204         HNS3_OPC_CLEAR_HW_STATE         = 0x700A,
 205
 206         /* SFP command */
 207         HNS3_OPC_SFP_GET_SPEED          = 0x7104,
 208
 209         /* Interrupts commands */
 210         HNS3_OPC_ADD_RING_TO_VECTOR     = 0x1503,
 211         HNS3_OPC_DEL_RING_TO_VECTOR     = 0x1504,
 212
 213         /* Error INT commands */
 214         HNS3_OPC_MAC_COMMON_INT_EN              = 0x030E,
 215         HNS3_OPC_TM_SCH_ECC_INT_EN              = 0x0829,
 216         HNS3_OPC_SSU_ECC_INT_CMD                = 0x0989,
 217         HNS3_OPC_SSU_COMMON_INT_CMD             = 0x098C,
 218         HNS3_OPC_PPU_MPF_ECC_INT_CMD            = 0x0B40,
 219         HNS3_OPC_PPU_MPF_OTHER_INT_CMD          = 0x0B41,
 220         HNS3_OPC_PPU_PF_OTHER_INT_CMD           = 0x0B42,
 221         HNS3_OPC_COMMON_ECC_INT_CFG             = 0x1505,
 222         HNS3_OPC_QUERY_RAS_INT_STS_BD_NUM       = 0x1510,
 223         HNS3_OPC_QUERY_CLEAR_MPF_RAS_INT        = 0x1511,
 224         HNS3_OPC_QUERY_CLEAR_PF_RAS_INT         = 0x1512,
 225         HNS3_OPC_QUERY_MSIX_INT_STS_BD_NUM      = 0x1513,
 226         HNS3_OPC_QUERY_CLEAR_ALL_MPF_MSIX_INT   = 0x1514,
 227         HNS3_OPC_QUERY_CLEAR_ALL_PF_MSIX_INT    = 0x1515,
 228         HNS3_OPC_IGU_EGU_TNL_INT_EN             = 0x1803,
 229         HNS3_OPC_IGU_COMMON_INT_EN              = 0x1806,
 230         HNS3_OPC_TM_QCN_MEM_INT_CFG             = 0x1A14,
 231         HNS3_OPC_PPP_CMD0_INT_CMD               = 0x2100,
 232         HNS3_OPC_PPP_CMD1_INT_CMD               = 0x2101,
 233         HNS3_OPC_NCSI_INT_EN                    = 0x2401,
 234 };
 235
 236 #define HNS3_CMD_FLAG_IN        BIT(0)
 237 #define HNS3_CMD_FLAG_OUT       BIT(1)
 238 #define HNS3_CMD_FLAG_NEXT      BIT(2)
 239 #define HNS3_CMD_FLAG_WR        BIT(3)
 240 #define HNS3_CMD_FLAG_NO_INTR   BIT(4)
 241 #define HNS3_CMD_FLAG_ERR_INTR  BIT(5)
 242
 243 #define HNS3_MPF_RAS_INT_MIN_BD_NUM     10
 244 #define HNS3_PF_RAS_INT_MIN_BD_NUM      4
 245 #define HNS3_MPF_MSIX_INT_MIN_BD_NUM    10
 246 #define HNS3_PF_MSIX_INT_MIN_BD_NUM     4
 247
 248 #define HNS3_BUF_SIZE_UNIT      256
 249 #define HNS3_BUF_MUL_BY         2
 250 #define HNS3_BUF_DIV_BY         2
 251 #define NEED_RESERVE_TC_NUM     2
 252 #define BUF_MAX_PERCENT         100
 253 #define BUF_RESERVE_PERCENT     90
 254
 255 #define HNS3_MAX_TC_NUM         8
 256 #define HNS3_TC0_PRI_BUF_EN_B   15 /* Bit 15 indicate enable or not */
 257 #define HNS3_BUF_UNIT_S         7  /* Buf size is united by 128 bytes */
 258 #define HNS3_TX_BUFF_RSV_NUM    8
 259 struct hns3_tx_buff_alloc_cmd {
 260         uint16_t tx_pkt_buff[HNS3_MAX_TC_NUM];
 261         uint8_t tx_buff_rsv[HNS3_TX_BUFF_RSV_NUM];
 262 };
 263
 264 struct hns3_rx_priv_buff_cmd {
 265         uint16_t buf_num[HNS3_MAX_TC_NUM];
 266         uint16_t shared_buf;
 267         uint8_t rsv[6];
 268 };
 269
 270 #define HNS3_FW_VERSION_BYTE3_S         24
 271 #define HNS3_FW_VERSION_BYTE3_M         GENMASK(31, 24)
 272 #define HNS3_FW_VERSION_BYTE2_S         16
 273 #define HNS3_FW_VERSION_BYTE2_M         GENMASK(23, 16)
 274 #define HNS3_FW_VERSION_BYTE1_S         8
 275 #define HNS3_FW_VERSION_BYTE1_M         GENMASK(15, 8)
 276 #define HNS3_FW_VERSION_BYTE0_S         0
 277 #define HNS3_FW_VERSION_BYTE0_M         GENMASK(7, 0)
 278
 279 enum HNS3_CAPS_BITS {
 280         HNS3_CAPS_UDP_GSO_B,
 281         HNS3_CAPS_ATR_B,
 282         HNS3_CAPS_FD_QUEUE_REGION_B,
 283         HNS3_CAPS_PTP_B,
 284         HNS3_CAPS_INT_QL_B,
 285         HNS3_CAPS_SIMPLE_BD_B,
 286         HNS3_CAPS_TX_PUSH_B,
 287         HNS3_CAPS_PHY_IMP_B,
 288         HNS3_CAPS_TQP_TXRX_INDEP_B,
 289         HNS3_CAPS_HW_PAD_B,
 290         HNS3_CAPS_STASH_B,
 291 };
 292 #define HNS3_QUERY_CAP_LENGTH           3
 293 struct hns3_query_version_cmd {
 294         uint32_t firmware;
 295         uint32_t hardware;
 296         uint32_t rsv;
 297         uint32_t caps[HNS3_QUERY_CAP_LENGTH]; /* capabilities of device */
 298 };
 299
 300 #define HNS3_RX_PRIV_EN_B       15
 301 #define HNS3_TC_NUM_ONE_DESC    4
 302 struct hns3_priv_wl {
 303         uint16_t high;
 304         uint16_t low;
 305 };
 306
 307 struct hns3_rx_priv_wl_buf {
 308         struct hns3_priv_wl tc_wl[HNS3_TC_NUM_ONE_DESC];
 309 };
 310
 311 struct hns3_rx_com_thrd {
 312         struct hns3_priv_wl com_thrd[HNS3_TC_NUM_ONE_DESC];
 313 };
 314
 315 struct hns3_rx_com_wl {
 316         struct hns3_priv_wl com_wl;
 317 };
 318
 319 struct hns3_waterline {
 320         uint32_t low;
 321         uint32_t high;
 322 };
 323
 324 struct hns3_tc_thrd {
 325         uint32_t low;
 326         uint32_t high;
 327 };
 328
 329 struct hns3_priv_buf {
 330         struct hns3_waterline wl; /* Waterline for low and high */
 331         uint32_t buf_size;        /* TC private buffer size */
 332         uint32_t tx_buf_size;
 333         uint32_t enable;          /* Enable TC private buffer or not */
 334 };
 335
 336 struct hns3_shared_buf {
 337         struct hns3_waterline self;
 338         struct hns3_tc_thrd tc_thrd[HNS3_MAX_TC_NUM];
 339         uint32_t buf_size;
 340 };
 341
 342 struct hns3_pkt_buf_alloc {
 343         struct hns3_priv_buf priv_buf[HNS3_MAX_TC_NUM];
 344         struct hns3_shared_buf s_buf;
 345 };
 346
 347 #define HNS3_RX_COM_WL_EN_B     15
 348 struct hns3_rx_com_wl_buf_cmd {
 349         uint16_t high_wl;
 350         uint16_t low_wl;
 351         uint8_t rsv[20];
 352 };
 353
 354 #define HNS3_RX_PKT_EN_B        15
 355 struct hns3_rx_pkt_buf_cmd {
 356         uint16_t high_pkt;
 357         uint16_t low_pkt;
 358         uint8_t rsv[20];
 359 };
 360
 361 #define HNS3_PF_STATE_DONE_B    0
 362 #define HNS3_PF_STATE_MAIN_B    1
 363 #define HNS3_PF_STATE_BOND_B    2
 364 #define HNS3_PF_STATE_MAC_N_B   6
 365 #define HNS3_PF_MAC_NUM_MASK    0x3
 366 #define HNS3_PF_STATE_MAIN      BIT(HNS3_PF_STATE_MAIN_B)
 367 #define HNS3_PF_STATE_DONE      BIT(HNS3_PF_STATE_DONE_B)
 368 #define HNS3_VF_RST_STATE_NUM   4
 369 struct hns3_func_status_cmd {
 370         uint32_t vf_rst_state[HNS3_VF_RST_STATE_NUM];
 371         uint8_t pf_state;
 372         uint8_t mac_id;
 373         uint8_t rsv1;
 374         uint8_t pf_cnt_in_mac;
 375         uint8_t pf_num;
 376         uint8_t vf_num;
 377         uint8_t rsv[2];
 378 };
 379
 380 #define HNS3_PF_VEC_NUM_S       0
 381 #define HNS3_PF_VEC_NUM_M       GENMASK(15, 0)
 382 #define HNS3_MIN_VECTOR_NUM     2 /* one for msi-x, another for IO */
 383 struct hns3_pf_res_cmd {
 384         uint16_t tqp_num;
 385         uint16_t buf_size;
 386         uint16_t msixcap_localid_ba_nic;
 387         uint16_t nic_pf_intr_vector_number;
 388         uint16_t roce_pf_intr_vector_number;
 389         uint16_t pf_own_fun_number;
 390         uint16_t tx_buf_size;
 391         uint16_t dv_buf_size;
 392         /* number of queues that exceed 1024 */
 393         uint16_t ext_tqp_num;
 394         uint16_t roh_pf_intr_vector_number;
 395         uint32_t rsv[1];
 396 };
 397
 398 #define HNS3_VF_VEC_NUM_S       0
 399 #define HNS3_VF_VEC_NUM_M       GENMASK(7, 0)
 400 struct hns3_vf_res_cmd {
 401         uint16_t tqp_num;
 402         uint16_t reserved;
 403         uint16_t msixcap_localid_ba_nic;
 404         uint16_t msixcap_localid_ba_rocee;
 405         uint16_t vf_intr_vector_number;
 406         uint16_t rsv[7];
 407 };
 408
 409 #define HNS3_UMV_SPC_ALC_B      0
 410 struct hns3_umv_spc_alc_cmd {
 411         uint8_t allocate;
 412         uint8_t rsv1[3];
 413         uint32_t space_size;
 414         uint8_t rsv2[16];
 415 };
 416
 417 #define HNS3_CFG_OFFSET_S               0
 418 #define HNS3_CFG_OFFSET_M               GENMASK(19, 0)
 419 #define HNS3_CFG_RD_LEN_S               24
 420 #define HNS3_CFG_RD_LEN_M               GENMASK(27, 24)
 421 #define HNS3_CFG_RD_LEN_BYTES           16
 422 #define HNS3_CFG_RD_LEN_UNIT            4
 423
 424 #define HNS3_CFG_VMDQ_S                 0
 425 #define HNS3_CFG_VMDQ_M                 GENMASK(7, 0)
 426 #define HNS3_CFG_TC_NUM_S               8
 427 #define HNS3_CFG_TC_NUM_M               GENMASK(15, 8)
 428 #define HNS3_CFG_TQP_DESC_N_S           16
 429 #define HNS3_CFG_TQP_DESC_N_M           GENMASK(31, 16)
 430 #define HNS3_CFG_PHY_ADDR_S             0
 431 #define HNS3_CFG_PHY_ADDR_M             GENMASK(7, 0)
 432 #define HNS3_CFG_MEDIA_TP_S             8
 433 #define HNS3_CFG_MEDIA_TP_M             GENMASK(15, 8)
 434 #define HNS3_CFG_RX_BUF_LEN_S           16
 435 #define HNS3_CFG_RX_BUF_LEN_M           GENMASK(31, 16)
 436 #define HNS3_CFG_MAC_ADDR_H_S           0
 437 #define HNS3_CFG_MAC_ADDR_H_M           GENMASK(15, 0)
 438 #define HNS3_CFG_DEFAULT_SPEED_S        16
 439 #define HNS3_CFG_DEFAULT_SPEED_M        GENMASK(23, 16)
 440 #define HNS3_CFG_RSS_SIZE_S             24
 441 #define HNS3_CFG_RSS_SIZE_M             GENMASK(31, 24)
 442 #define HNS3_CFG_SPEED_ABILITY_S        0
 443 #define HNS3_CFG_SPEED_ABILITY_M        GENMASK(7, 0)
 444 #define HNS3_CFG_UMV_TBL_SPACE_S        16
 445 #define HNS3_CFG_UMV_TBL_SPACE_M        GENMASK(31, 16)
 446 #define HNS3_CFG_EXT_RSS_SIZE_S         0
 447 #define HNS3_CFG_EXT_RSS_SIZE_M         GENMASK(3, 0)
 448
 449 #define HNS3_ACCEPT_TAG1_B              0
 450 #define HNS3_ACCEPT_UNTAG1_B            1
 451 #define HNS3_PORT_INS_TAG1_EN_B         2
 452 #define HNS3_PORT_INS_TAG2_EN_B         3
 453 #define HNS3_CFG_NIC_ROCE_SEL_B         4
 454 #define HNS3_ACCEPT_TAG2_B              5
 455 #define HNS3_ACCEPT_UNTAG2_B            6
 456 #define HNS3_TAG_SHIFT_MODE_EN_B        7
 457
 458 #define HNS3_REM_TAG1_EN_B              0
 459 #define HNS3_REM_TAG2_EN_B              1
 460 #define HNS3_SHOW_TAG1_EN_B             2
 461 #define HNS3_SHOW_TAG2_EN_B             3
 462 #define HNS3_DISCARD_TAG1_EN_B          5
 463 #define HNS3_DISCARD_TAG2_EN_B          6
 464
 465 /* Factor used to calculate offset and bitmap of VF num */
 466 #define HNS3_VF_NUM_PER_CMD             64
 467 #define HNS3_VF_NUM_PER_BYTE            8
 468
 469 struct hns3_cfg_param_cmd {
 470         uint32_t offset;
 471         uint32_t rsv;
 472         uint32_t param[4];
 473 };
 474
 475 #define HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM        8
 476 struct hns3_vport_vtag_rx_cfg_cmd {
 477         uint8_t vport_vlan_cfg;
 478         uint8_t vf_offset;
 479         uint8_t rsv1[6];
 480         uint8_t vf_bitmap[HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM];
 481         uint8_t rsv2[8];
 482 };
 483
 484 struct hns3_vport_vtag_tx_cfg_cmd {
 485         uint8_t vport_vlan_cfg;
 486         uint8_t vf_offset;
 487         uint8_t rsv1[2];
 488         uint16_t def_vlan_tag1;
 489         uint16_t def_vlan_tag2;
 490         uint8_t vf_bitmap[8];
 491         uint8_t rsv2[8];
 492 };
 493
 494
 495 struct hns3_vlan_filter_ctrl_cmd {
 496         uint8_t vlan_type;
 497         uint8_t vlan_fe;
 498         uint8_t rsv1[2];
 499         uint8_t vf_id;
 500         uint8_t rsv2[19];
 501 };
 502
 503 #define HNS3_VLAN_OFFSET_BITMAP_NUM     20
 504 struct hns3_vlan_filter_pf_cfg_cmd {
 505         uint8_t vlan_offset;
 506         uint8_t vlan_cfg;
 507         uint8_t rsv[2];
 508         uint8_t vlan_offset_bitmap[HNS3_VLAN_OFFSET_BITMAP_NUM];
 509 };
 510
 511 #define HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM       16
 512 struct hns3_vlan_filter_vf_cfg_cmd {
 513         uint16_t vlan_id;
 514         uint8_t  resp_code;
 515         uint8_t  rsv;
 516         uint8_t  vlan_cfg;
 517         uint8_t  rsv1[3];
 518         uint8_t  vf_bitmap[HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM];
 519 };
 520
 521 struct hns3_tx_vlan_type_cfg_cmd {
 522         uint16_t ot_vlan_type;
 523         uint16_t in_vlan_type;
 524         uint8_t rsv[20];
 525 };
 526
 527 struct hns3_rx_vlan_type_cfg_cmd {
 528         uint16_t ot_fst_vlan_type;
 529         uint16_t ot_sec_vlan_type;
 530         uint16_t in_fst_vlan_type;
 531         uint16_t in_sec_vlan_type;
 532         uint8_t rsv[16];
 533 };
 534
 535 #define HNS3_TSO_MSS_MIN_S      0
 536 #define HNS3_TSO_MSS_MIN_M      GENMASK(13, 0)
 537
 538 #define HNS3_TSO_MSS_MAX_S      16
 539 #define HNS3_TSO_MSS_MAX_M      GENMASK(29, 16)
 540
 541 struct hns3_cfg_tso_status_cmd {
 542         rte_le16_t tso_mss_min;
 543         rte_le16_t tso_mss_max;
 544         uint8_t rsv[20];
 545 };
 546
 547 #define HNS3_GRO_EN_B           0
 548 struct hns3_cfg_gro_status_cmd {
 549         rte_le16_t gro_en;
 550         uint8_t rsv[22];
 551 };
 552
 553 #define HNS3_TSO_MSS_MIN        256
 554 #define HNS3_TSO_MSS_MAX        9668
 555
 556 #define HNS3_RSS_HASH_KEY_OFFSET_B      4
 557
 558 #define HNS3_RSS_CFG_TBL_SIZE   16
 559 #define HNS3_RSS_HASH_KEY_NUM   16
 560 /* Configure the algorithm mode and Hash Key, opcode:0x0D01 */
 561 struct hns3_rss_generic_config_cmd {
 562         /* Hash_algorithm(8.0~8.3), hash_key_offset(8.4~8.7) */
 563         uint8_t hash_config;
 564         uint8_t rsv[7];
 565         uint8_t hash_key[HNS3_RSS_HASH_KEY_NUM];
 566 };
 567
 568 /* Configure the tuple selection for RSS hash input, opcode:0x0D02 */
 569 struct hns3_rss_input_tuple_cmd {
 570         uint64_t tuple_field;
 571         uint8_t rsv[16];
 572 };
 573
 574 #define HNS3_RSS_CFG_TBL_SIZE           16
 575 #define HNS3_RSS_CFG_TBL_SIZE_H         4
 576 #define HNS3_RSS_CFG_TBL_BW_H           2
 577 #define HNS3_RSS_CFG_TBL_BW_L           8
 578
 579 /* Configure the indirection table, opcode:0x0D07 */
 580 struct hns3_rss_indirection_table_cmd {
 581         uint16_t start_table_index;  /* Bit3~0 must be 0x0. */
 582         uint16_t rss_set_bitmap;
 583         uint8_t rss_result_h[HNS3_RSS_CFG_TBL_SIZE_H];
 584         uint8_t rss_result_l[HNS3_RSS_CFG_TBL_SIZE];
 585 };
 586
 587 #define HNS3_RSS_TC_OFFSET_S            0
 588 #define HNS3_RSS_TC_OFFSET_M            GENMASK(10, 0)
 589 #define HNS3_RSS_TC_SIZE_MSB_S          11
 590 #define HNS3_RSS_TC_SIZE_MSB_OFFSET     3
 591 #define HNS3_RSS_TC_SIZE_S              12
 592 #define HNS3_RSS_TC_SIZE_M              GENMASK(14, 12)
 593 #define HNS3_RSS_TC_VALID_B             15
 594
 595 /* Configure the tc_size and tc_offset, opcode:0x0D08 */
 596 struct hns3_rss_tc_mode_cmd {
 597         uint16_t rss_tc_mode[HNS3_MAX_TC_NUM];
 598         uint8_t rsv[8];
 599 };
 600
 601 #define HNS3_LINK_STATUS_UP_B   0
 602 #define HNS3_LINK_STATUS_UP_M   BIT(HNS3_LINK_STATUS_UP_B)
 603 struct hns3_link_status_cmd {
 604         uint8_t status;
 605         uint8_t rsv[23];
 606 };
 607
 608 struct hns3_promisc_param {
 609         uint8_t vf_id;
 610         uint8_t enable;
 611 };
 612
 613 #define HNS3_PROMISC_TX_EN_B    BIT(4)
 614 #define HNS3_PROMISC_RX_EN_B    BIT(5)
 615 #define HNS3_PROMISC_EN_B       1
 616 #define HNS3_PROMISC_EN_ALL     0x7
 617 #define HNS3_PROMISC_EN_UC      0x1
 618 #define HNS3_PROMISC_EN_MC      0x2
 619 #define HNS3_PROMISC_EN_BC      0x4
 620 struct hns3_promisc_cfg_cmd {
 621         uint8_t flag;
 622         uint8_t vf_id;
 623         uint16_t rsv0;
 624         uint8_t rsv1[20];
 625 };
 626
 627 enum hns3_promisc_type {
 628         HNS3_UNICAST    = 1,
 629         HNS3_MULTICAST  = 2,
 630         HNS3_BROADCAST  = 3,
 631 };
 632
 633 #define HNS3_MAC_TX_EN_B                6
 634 #define HNS3_MAC_RX_EN_B                7
 635 #define HNS3_MAC_PAD_TX_B               11
 636 #define HNS3_MAC_PAD_RX_B               12
 637 #define HNS3_MAC_1588_TX_B              13
 638 #define HNS3_MAC_1588_RX_B              14
 639 #define HNS3_MAC_APP_LP_B               15
 640 #define HNS3_MAC_LINE_LP_B              16
 641 #define HNS3_MAC_FCS_TX_B               17
 642 #define HNS3_MAC_RX_OVERSIZE_TRUNCATE_B 18
 643 #define HNS3_MAC_RX_FCS_STRIP_B         19
 644 #define HNS3_MAC_RX_FCS_B               20
 645 #define HNS3_MAC_TX_UNDER_MIN_ERR_B     21
 646 #define HNS3_MAC_TX_OVERSIZE_TRUNCATE_B 22
 647
 648 struct hns3_config_mac_mode_cmd {
 649         uint32_t txrx_pad_fcs_loop_en;
 650         uint8_t  rsv[20];
 651 };
 652
 653 #define HNS3_CFG_SPEED_10M              6
 654 #define HNS3_CFG_SPEED_100M             7
 655 #define HNS3_CFG_SPEED_1G               0
 656 #define HNS3_CFG_SPEED_10G              1
 657 #define HNS3_CFG_SPEED_25G              2
 658 #define HNS3_CFG_SPEED_40G              3
 659 #define HNS3_CFG_SPEED_50G              4
 660 #define HNS3_CFG_SPEED_100G             5
 661 #define HNS3_CFG_SPEED_200G             8
 662
 663 #define HNS3_CFG_SPEED_S                0
 664 #define HNS3_CFG_SPEED_M                GENMASK(5, 0)
 665 #define HNS3_CFG_DUPLEX_B               7
 666 #define HNS3_CFG_DUPLEX_M               BIT(HNS3_CFG_DUPLEX_B)
 667
 668 #define HNS3_CFG_MAC_SPEED_CHANGE_EN_B  0
 669
 670 struct hns3_config_mac_speed_dup_cmd {
 671         uint8_t speed_dup;
 672         uint8_t mac_change_fec_en;
 673         uint8_t rsv[22];
 674 };
 675
 676 #define HNS3_TQP_ENABLE_B               0
 677
 678 #define HNS3_MAC_CFG_AN_EN_B            0
 679 #define HNS3_MAC_CFG_AN_INT_EN_B        1
 680 #define HNS3_MAC_CFG_AN_INT_MSK_B       2
 681 #define HNS3_MAC_CFG_AN_INT_CLR_B       3
 682 #define HNS3_MAC_CFG_AN_RST_B           4
 683
 684 #define HNS3_MAC_CFG_AN_EN      BIT(HNS3_MAC_CFG_AN_EN_B)
 685
 686 struct hns3_config_auto_neg_cmd {
 687         uint32_t  cfg_an_cmd_flag;
 688         uint8_t   rsv[20];
 689 };
 690
 691 #define HNS3_MAC_CFG_FEC_AUTO_EN_B      0
 692 #define HNS3_MAC_CFG_FEC_MODE_S         1
 693 #define HNS3_MAC_CFG_FEC_MODE_M GENMASK(3, 1)
 694 #define HNS3_MAC_FEC_OFF                0
 695 #define HNS3_MAC_FEC_BASER              1
 696 #define HNS3_MAC_FEC_RS                 2
 697
 698 struct hns3_sfp_speed_cmd {
 699         uint32_t  sfp_speed;
 700         uint8_t   query_type; /* 0: sfp speed, 1: active fec */
 701         uint8_t   active_fec; /* current FEC mode */
 702         uint16_t  rsv1;
 703         uint32_t  rsv2[4];
 704 };
 705
 706 /* Configure FEC mode, opcode:0x031A */
 707 struct hns3_config_fec_cmd {
 708         uint8_t fec_mode;
 709         uint8_t rsv[23];
 710 };
 711
 712 #define HNS3_MAC_MGR_MASK_VLAN_B                BIT(0)
 713 #define HNS3_MAC_MGR_MASK_MAC_B                 BIT(1)
 714 #define HNS3_MAC_MGR_MASK_ETHERTYPE_B           BIT(2)
 715 #define HNS3_MAC_ETHERTYPE_LLDP                 0x88cc
 716
 717 struct hns3_mac_mgr_tbl_entry_cmd {
 718         uint8_t   flags;
 719         uint8_t   resp_code;
 720         uint16_t  vlan_tag;
 721         uint32_t  mac_addr_hi32;
 722         uint16_t  mac_addr_lo16;
 723         uint16_t  rsv1;
 724         uint16_t  ethter_type;
 725         uint16_t  egress_port;
 726         uint16_t  egress_queue;
 727         uint8_t   sw_port_id_aware;
 728         uint8_t   rsv2;
 729         uint8_t   i_port_bitmap;
 730         uint8_t   i_port_direction;
 731         uint8_t   rsv3[2];
 732 };
 733
 734 struct hns3_cfg_com_tqp_queue_cmd {
 735         uint16_t tqp_id;
 736         uint16_t stream_id;
 737         uint8_t enable;
 738         uint8_t rsv[19];
 739 };
 740
 741 #define HNS3_TQP_MAP_TYPE_PF            0
 742 #define HNS3_TQP_MAP_TYPE_VF            1
 743 #define HNS3_TQP_MAP_TYPE_B             0
 744 #define HNS3_TQP_MAP_EN_B               1
 745
 746 struct hns3_tqp_map_cmd {
 747         uint16_t tqp_id;        /* Absolute tqp id for in this pf */
 748         uint8_t tqp_vf;         /* VF id */
 749         uint8_t tqp_flag;       /* Indicate it's pf or vf tqp */
 750         uint16_t tqp_vid;       /* Virtual id in this pf/vf */
 751         uint8_t rsv[18];
 752 };
 753
 754 enum hns3_ring_type {
 755         HNS3_RING_TYPE_TX,
 756         HNS3_RING_TYPE_RX
 757 };
 758
 759 enum hns3_int_gl_idx {
 760         HNS3_RING_GL_RX,
 761         HNS3_RING_GL_TX,
 762         HNS3_RING_GL_IMMEDIATE = 3
 763 };
 764
 765 #define HNS3_RING_GL_IDX_S      0
 766 #define HNS3_RING_GL_IDX_M      GENMASK(1, 0)
 767
 768 #define HNS3_VECTOR_ELEMENTS_PER_CMD    10
 769
 770 #define HNS3_INT_TYPE_S         0
 771 #define HNS3_INT_TYPE_M         GENMASK(1, 0)
 772 #define HNS3_TQP_ID_S           2
 773 #define HNS3_TQP_ID_M           GENMASK(12, 2)
 774 #define HNS3_INT_GL_IDX_S       13
 775 #define HNS3_INT_GL_IDX_M       GENMASK(14, 13)
 776 struct hns3_ctrl_vector_chain_cmd {
 777         uint8_t int_vector_id;
 778         uint8_t int_cause_num;
 779         uint16_t tqp_type_and_id[HNS3_VECTOR_ELEMENTS_PER_CMD];
 780         uint8_t vfid;
 781         uint8_t rsv;
 782 };
 783
 784 struct hns3_config_max_frm_size_cmd {
 785         uint16_t max_frm_size;
 786         uint8_t min_frm_size;
 787         uint8_t rsv[21];
 788 };
 789
 790 enum hns3_mac_vlan_tbl_opcode {
 791         HNS3_MAC_VLAN_ADD,      /* Add new or modify mac_vlan */
 792         HNS3_MAC_VLAN_UPDATE,   /* Modify other fields of this table */
 793         HNS3_MAC_VLAN_REMOVE,   /* Remove a entry through mac_vlan key */
 794         HNS3_MAC_VLAN_LKUP,     /* Lookup a entry through mac_vlan key */
 795 };
 796
 797 enum hns3_mac_vlan_add_resp_code {
 798         HNS3_ADD_UC_OVERFLOW = 2,  /* ADD failed for UC overflow */
 799         HNS3_ADD_MC_OVERFLOW,      /* ADD failed for MC overflow */
 800 };
 801
 802 #define HNS3_MC_MAC_VLAN_ADD_DESC_NUM   3
 803
 804 #define HNS3_MAC_VLAN_BIT0_EN_B         0
 805 #define HNS3_MAC_VLAN_BIT1_EN_B         1
 806 #define HNS3_MAC_EPORT_SW_EN_B          12
 807 #define HNS3_MAC_EPORT_TYPE_B           11
 808 #define HNS3_MAC_EPORT_VFID_S           3
 809 #define HNS3_MAC_EPORT_VFID_M           GENMASK(10, 3)
 810 #define HNS3_MAC_EPORT_PFID_S           0
 811 #define HNS3_MAC_EPORT_PFID_M           GENMASK(2, 0)
 812 struct hns3_mac_vlan_tbl_entry_cmd {
 813         uint8_t   flags;
 814         uint8_t   resp_code;
 815         uint16_t  vlan_tag;
 816         uint32_t  mac_addr_hi32;
 817         uint16_t  mac_addr_lo16;
 818         uint16_t  rsv1;
 819         uint8_t   entry_type;
 820         uint8_t   mc_mac_en;
 821         uint16_t  egress_port;
 822         uint16_t  egress_queue;
 823         uint8_t   rsv2[6];
 824 };
 825
 826 #define HNS3_TQP_RESET_B        0
 827 struct hns3_reset_tqp_queue_cmd {
 828         uint16_t tqp_id;
 829         uint8_t reset_req;
 830         uint8_t ready_to_reset;
 831         uint8_t queue_direction;
 832         uint8_t rsv[19];
 833 };
 834
 835 #define HNS3_CFG_RESET_MAC_B            3
 836 #define HNS3_CFG_RESET_FUNC_B           7
 837 struct hns3_reset_cmd {
 838         uint8_t mac_func_reset;
 839         uint8_t fun_reset_vfid;
 840         uint8_t rsv[22];
 841 };
 842
 843 #define HNS3_QUERY_DEV_SPECS_BD_NUM             4
 844 struct hns3_dev_specs_0_cmd {
 845         uint32_t rsv0;
 846         uint32_t mac_entry_num;
 847         uint32_t mng_entry_num;
 848         uint16_t rss_ind_tbl_size;
 849         uint16_t rss_key_size;
 850         uint16_t intr_ql_max;
 851         uint8_t max_non_tso_bd_num;
 852         uint8_t rsv1;
 853         uint32_t max_tm_rate;
 854 };
 855
 856 #define HNS3_MAX_TQP_NUM_HIP08_PF       64
 857 #define HNS3_DEFAULT_TX_BUF             0x4000    /* 16k  bytes */
 858 #define HNS3_TOTAL_PKT_BUF              0x108000  /* 1.03125M bytes */
 859 #define HNS3_DEFAULT_DV                 0xA000    /* 40k byte */
 860 #define HNS3_DEFAULT_NON_DCB_DV         0x7800    /* 30K byte */
 861 #define HNS3_NON_DCB_ADDITIONAL_BUF     0x1400    /* 5120 byte */
 862
 863 #define HNS3_TYPE_CRQ                   0
 864 #define HNS3_TYPE_CSQ                   1
 865
 866 #define HNS3_NIC_SW_RST_RDY_B           16
 867 #define HNS3_NIC_SW_RST_RDY                     BIT(HNS3_NIC_SW_RST_RDY_B)
 868 #define HNS3_NIC_CMQ_DESC_NUM           1024
 869 #define HNS3_NIC_CMQ_DESC_NUM_S         3
 870
 871 #define HNS3_CMD_SEND_SYNC(flag) \
 872         ((flag) & HNS3_CMD_FLAG_NO_INTR)
 873
 874 void hns3_cmd_reuse_desc(struct hns3_cmd_desc *desc, bool is_read);
 875 void hns3_cmd_setup_basic_desc(struct hns3_cmd_desc *desc,
 876                                 enum hns3_opcode_type opcode, bool is_read);
 877 int hns3_cmd_send(struct hns3_hw *hw, struct hns3_cmd_desc *desc, int num);
 878 int hns3_cmd_init_queue(struct hns3_hw *hw);
 879 int hns3_cmd_init(struct hns3_hw *hw);
 880 void hns3_cmd_destroy_queue(struct hns3_hw *hw);
 881 void hns3_cmd_uninit(struct hns3_hw *hw);
 882
 883 #endif /* _HNS3_CMD_H_ */