897dc1420ca86af85bf1b914487c99e80dc2c4e9
[dpdk.git] / drivers / net / hns3 / hns3_cmd.h
1 /* SPDX-License-Identifier: BSD-3-Clause
2  * Copyright(c) 2018-2019 Hisilicon Limited.
3  */
4
5 #ifndef _HNS3_CMD_H_
6 #define _HNS3_CMD_H_
7
8 #define HNS3_CMDQ_TX_TIMEOUT            30000
9 #define HNS3_CMDQ_RX_INVLD_B            0
10 #define HNS3_CMDQ_RX_OUTVLD_B           1
11 #define HNS3_CMD_DESC_ALIGNMENT         4096
12 #define HNS3_QUEUE_ID_MASK              0x1ff
13 #define HNS3_CMD_FLAG_NEXT              BIT(2)
14
15 struct hns3_hw;
16
17 #define HNS3_CMD_DESC_DATA_NUM  6
18 struct hns3_cmd_desc {
19         uint16_t opcode;
20         uint16_t flag;
21         uint16_t retval;
22         uint16_t rsv;
23         uint32_t data[HNS3_CMD_DESC_DATA_NUM];
24 };
25
26 struct hns3_cmq_ring {
27         uint64_t desc_dma_addr;
28         struct hns3_cmd_desc *desc;
29         struct hns3_hw *hw;
30
31         uint16_t buf_size;
32         uint16_t desc_num;       /* max number of cmq descriptor */
33         uint32_t next_to_use;
34         uint32_t next_to_clean;
35         uint8_t ring_type;       /* cmq ring type */
36         rte_spinlock_t lock;     /* Command queue lock */
37
38         const void *zone;        /* memory zone */
39 };
40
41 enum hns3_cmd_return_status {
42         HNS3_CMD_EXEC_SUCCESS   = 0,
43         HNS3_CMD_NO_AUTH        = 1,
44         HNS3_CMD_NOT_SUPPORTED  = 2,
45         HNS3_CMD_QUEUE_FULL     = 3,
46         HNS3_CMD_NEXT_ERR       = 4,
47         HNS3_CMD_UNEXE_ERR      = 5,
48         HNS3_CMD_PARA_ERR       = 6,
49         HNS3_CMD_RESULT_ERR     = 7,
50         HNS3_CMD_TIMEOUT        = 8,
51         HNS3_CMD_HILINK_ERR     = 9,
52         HNS3_CMD_QUEUE_ILLEGAL  = 10,
53         HNS3_CMD_INVALID        = 11,
54 };
55
56 enum hns3_cmd_status {
57         HNS3_STATUS_SUCCESS     = 0,
58         HNS3_ERR_CSQ_FULL       = -1,
59         HNS3_ERR_CSQ_TIMEOUT    = -2,
60         HNS3_ERR_CSQ_ERROR      = -3,
61 };
62
63 struct hns3_misc_vector {
64         uint8_t *addr;
65         int vector_irq;
66 };
67
68 struct hns3_cmq {
69         struct hns3_cmq_ring csq;
70         struct hns3_cmq_ring crq;
71         uint16_t tx_timeout;
72         enum hns3_cmd_status last_status;
73 };
74
75 enum hns3_opcode_type {
76         /* Generic commands */
77         HNS3_OPC_QUERY_FW_VER           = 0x0001,
78         HNS3_OPC_CFG_RST_TRIGGER        = 0x0020,
79         HNS3_OPC_GBL_RST_STATUS         = 0x0021,
80         HNS3_OPC_QUERY_FUNC_STATUS      = 0x0022,
81         HNS3_OPC_QUERY_PF_RSRC          = 0x0023,
82         HNS3_OPC_GET_CFG_PARAM          = 0x0025,
83         HNS3_OPC_PF_RST_DONE            = 0x0026,
84
85         HNS3_OPC_STATS_64_BIT           = 0x0030,
86         HNS3_OPC_STATS_32_BIT           = 0x0031,
87         HNS3_OPC_STATS_MAC              = 0x0032,
88         HNS3_OPC_QUERY_MAC_REG_NUM      = 0x0033,
89         HNS3_OPC_STATS_MAC_ALL          = 0x0034,
90
91         HNS3_OPC_QUERY_REG_NUM          = 0x0040,
92         HNS3_OPC_QUERY_32_BIT_REG       = 0x0041,
93         HNS3_OPC_QUERY_64_BIT_REG       = 0x0042,
94
95         /* MAC command */
96         HNS3_OPC_CONFIG_MAC_MODE        = 0x0301,
97         HNS3_OPC_QUERY_LINK_STATUS      = 0x0307,
98         HNS3_OPC_CONFIG_MAX_FRM_SIZE    = 0x0308,
99         HNS3_OPC_CONFIG_SPEED_DUP       = 0x0309,
100         HNS3_MAC_COMMON_INT_EN          = 0x030E,
101
102         /* PFC/Pause commands */
103         HNS3_OPC_CFG_MAC_PAUSE_EN       = 0x0701,
104         HNS3_OPC_CFG_PFC_PAUSE_EN       = 0x0702,
105         HNS3_OPC_CFG_MAC_PARA           = 0x0703,
106         HNS3_OPC_CFG_PFC_PARA           = 0x0704,
107         HNS3_OPC_QUERY_MAC_TX_PKT_CNT   = 0x0705,
108         HNS3_OPC_QUERY_MAC_RX_PKT_CNT   = 0x0706,
109         HNS3_OPC_QUERY_PFC_TX_PKT_CNT   = 0x0707,
110         HNS3_OPC_QUERY_PFC_RX_PKT_CNT   = 0x0708,
111         HNS3_OPC_PRI_TO_TC_MAPPING      = 0x0709,
112         HNS3_OPC_QOS_MAP                = 0x070A,
113
114         /* ETS/scheduler commands */
115         HNS3_OPC_TM_PG_TO_PRI_LINK      = 0x0804,
116         HNS3_OPC_TM_QS_TO_PRI_LINK      = 0x0805,
117         HNS3_OPC_TM_NQ_TO_QS_LINK       = 0x0806,
118         HNS3_OPC_TM_RQ_TO_QS_LINK       = 0x0807,
119         HNS3_OPC_TM_PORT_WEIGHT         = 0x0808,
120         HNS3_OPC_TM_PG_WEIGHT           = 0x0809,
121         HNS3_OPC_TM_QS_WEIGHT           = 0x080A,
122         HNS3_OPC_TM_PRI_WEIGHT          = 0x080B,
123         HNS3_OPC_TM_PRI_C_SHAPPING      = 0x080C,
124         HNS3_OPC_TM_PRI_P_SHAPPING      = 0x080D,
125         HNS3_OPC_TM_PG_C_SHAPPING       = 0x080E,
126         HNS3_OPC_TM_PG_P_SHAPPING       = 0x080F,
127         HNS3_OPC_TM_PORT_SHAPPING       = 0x0810,
128         HNS3_OPC_TM_PG_SCH_MODE_CFG     = 0x0812,
129         HNS3_OPC_TM_PRI_SCH_MODE_CFG    = 0x0813,
130         HNS3_OPC_TM_QS_SCH_MODE_CFG     = 0x0814,
131         HNS3_OPC_TM_BP_TO_QSET_MAPPING  = 0x0815,
132         HNS3_OPC_ETS_TC_WEIGHT          = 0x0843,
133         HNS3_OPC_QSET_DFX_STS           = 0x0844,
134         HNS3_OPC_PRI_DFX_STS            = 0x0845,
135         HNS3_OPC_PG_DFX_STS             = 0x0846,
136         HNS3_OPC_PORT_DFX_STS           = 0x0847,
137         HNS3_OPC_SCH_NQ_CNT             = 0x0848,
138         HNS3_OPC_SCH_RQ_CNT             = 0x0849,
139         HNS3_OPC_TM_INTERNAL_STS        = 0x0850,
140         HNS3_OPC_TM_INTERNAL_CNT        = 0x0851,
141         HNS3_OPC_TM_INTERNAL_STS_1      = 0x0852,
142
143         /* Mailbox cmd */
144         HNS3_OPC_MBX_VF_TO_PF           = 0x2001,
145
146         /* Packet buffer allocate commands */
147         HNS3_OPC_TX_BUFF_ALLOC          = 0x0901,
148         HNS3_OPC_RX_PRIV_BUFF_ALLOC     = 0x0902,
149         HNS3_OPC_RX_PRIV_WL_ALLOC       = 0x0903,
150         HNS3_OPC_RX_COM_THRD_ALLOC      = 0x0904,
151         HNS3_OPC_RX_COM_WL_ALLOC        = 0x0905,
152
153         /* SSU module INT commands */
154         HNS3_SSU_ECC_INT_CMD            = 0x0989,
155         HNS3_SSU_COMMON_INT_CMD         = 0x098C,
156
157         /* TQP management command */
158         HNS3_OPC_SET_TQP_MAP            = 0x0A01,
159
160         /* TQP commands */
161         HNS3_OPC_QUERY_TX_STATUS        = 0x0B03,
162         HNS3_OPC_QUERY_RX_STATUS        = 0x0B13,
163         HNS3_OPC_CFG_COM_TQP_QUEUE      = 0x0B20,
164         HNS3_OPC_RESET_TQP_QUEUE        = 0x0B22,
165
166         /* PPU module intr commands */
167         HNS3_PPU_MPF_ECC_INT_CMD        = 0x0B40,
168         HNS3_PPU_MPF_OTHER_INT_CMD      = 0x0B41,
169         HNS3_PPU_PF_OTHER_INT_CMD       = 0x0B42,
170
171         /* TSO command */
172         HNS3_OPC_TSO_GENERIC_CONFIG     = 0x0C01,
173         HNS3_OPC_GRO_GENERIC_CONFIG     = 0x0C10,
174
175         /* RSS commands */
176         HNS3_OPC_RSS_GENERIC_CONFIG     = 0x0D01,
177         HNS3_OPC_RSS_INPUT_TUPLE        = 0x0D02,
178         HNS3_OPC_RSS_INDIR_TABLE        = 0x0D07,
179         HNS3_OPC_RSS_TC_MODE            = 0x0D08,
180
181         /* Promisuous mode command */
182         HNS3_OPC_CFG_PROMISC_MODE       = 0x0E01,
183
184         /* Vlan offload commands */
185         HNS3_OPC_VLAN_PORT_TX_CFG       = 0x0F01,
186         HNS3_OPC_VLAN_PORT_RX_CFG       = 0x0F02,
187
188         /* MAC commands */
189         HNS3_OPC_MAC_VLAN_ADD           = 0x1000,
190         HNS3_OPC_MAC_VLAN_REMOVE        = 0x1001,
191         HNS3_OPC_MAC_VLAN_TYPE_ID       = 0x1002,
192         HNS3_OPC_MAC_VLAN_INSERT        = 0x1003,
193         HNS3_OPC_MAC_VLAN_ALLOCATE      = 0x1004,
194         HNS3_OPC_MAC_ETHTYPE_ADD        = 0x1010,
195
196         /* VLAN commands */
197         HNS3_OPC_VLAN_FILTER_CTRL       = 0x1100,
198         HNS3_OPC_VLAN_FILTER_PF_CFG     = 0x1101,
199         HNS3_OPC_VLAN_FILTER_VF_CFG     = 0x1102,
200
201         /* Flow Director command */
202         HNS3_OPC_FD_MODE_CTRL           = 0x1200,
203         HNS3_OPC_FD_GET_ALLOCATION      = 0x1201,
204         HNS3_OPC_FD_KEY_CONFIG          = 0x1202,
205         HNS3_OPC_FD_TCAM_OP             = 0x1203,
206         HNS3_OPC_FD_AD_OP               = 0x1204,
207         HNS3_OPC_FD_COUNTER_OP          = 0x1205,
208
209         /* SFP command */
210         HNS3_OPC_SFP_GET_SPEED          = 0x7104,
211
212         /* Interrupts commands */
213         HNS3_OPC_ADD_RING_TO_VECTOR     = 0x1503,
214         HNS3_OPC_DEL_RING_TO_VECTOR     = 0x1504,
215
216         /* Error INT commands */
217         HNS3_QUERY_MSIX_INT_STS_BD_NUM          = 0x1513,
218         HNS3_QUERY_CLEAR_ALL_MPF_MSIX_INT       = 0x1514,
219         HNS3_QUERY_CLEAR_ALL_PF_MSIX_INT        = 0x1515,
220
221         /* PPP module intr commands */
222         HNS3_PPP_CMD0_INT_CMD                   = 0x2100,
223         HNS3_PPP_CMD1_INT_CMD                   = 0x2101,
224 };
225
226 #define HNS3_CMD_FLAG_IN        BIT(0)
227 #define HNS3_CMD_FLAG_OUT       BIT(1)
228 #define HNS3_CMD_FLAG_NEXT      BIT(2)
229 #define HNS3_CMD_FLAG_WR        BIT(3)
230 #define HNS3_CMD_FLAG_NO_INTR   BIT(4)
231 #define HNS3_CMD_FLAG_ERR_INTR  BIT(5)
232
233 #define HNS3_BUF_SIZE_UNIT      256
234 #define HNS3_BUF_MUL_BY         2
235 #define HNS3_BUF_DIV_BY         2
236 #define NEED_RESERVE_TC_NUM     2
237 #define BUF_MAX_PERCENT         100
238 #define BUF_RESERVE_PERCENT     90
239
240 #define HNS3_MAX_TC_NUM         8
241 #define HNS3_TC0_PRI_BUF_EN_B   15 /* Bit 15 indicate enable or not */
242 #define HNS3_BUF_UNIT_S         7  /* Buf size is united by 128 bytes */
243 #define HNS3_TX_BUFF_RSV_NUM    8
244 struct hns3_tx_buff_alloc_cmd {
245         uint16_t tx_pkt_buff[HNS3_MAX_TC_NUM];
246         uint8_t tx_buff_rsv[HNS3_TX_BUFF_RSV_NUM];
247 };
248
249 struct hns3_rx_priv_buff_cmd {
250         uint16_t buf_num[HNS3_MAX_TC_NUM];
251         uint16_t shared_buf;
252         uint8_t rsv[6];
253 };
254
255 struct hns3_query_version_cmd {
256         uint32_t firmware;
257         uint32_t firmware_rsv[5];
258 };
259
260 #define HNS3_RX_PRIV_EN_B       15
261 #define HNS3_TC_NUM_ONE_DESC    4
262 struct hns3_priv_wl {
263         uint16_t high;
264         uint16_t low;
265 };
266
267 struct hns3_rx_priv_wl_buf {
268         struct hns3_priv_wl tc_wl[HNS3_TC_NUM_ONE_DESC];
269 };
270
271 struct hns3_rx_com_thrd {
272         struct hns3_priv_wl com_thrd[HNS3_TC_NUM_ONE_DESC];
273 };
274
275 struct hns3_rx_com_wl {
276         struct hns3_priv_wl com_wl;
277 };
278
279 struct hns3_waterline {
280         uint32_t low;
281         uint32_t high;
282 };
283
284 struct hns3_tc_thrd {
285         uint32_t low;
286         uint32_t high;
287 };
288
289 struct hns3_priv_buf {
290         struct hns3_waterline wl; /* Waterline for low and high */
291         uint32_t buf_size;        /* TC private buffer size */
292         uint32_t tx_buf_size;
293         uint32_t enable;          /* Enable TC private buffer or not */
294 };
295
296 struct hns3_shared_buf {
297         struct hns3_waterline self;
298         struct hns3_tc_thrd tc_thrd[HNS3_MAX_TC_NUM];
299         uint32_t buf_size;
300 };
301
302 struct hns3_pkt_buf_alloc {
303         struct hns3_priv_buf priv_buf[HNS3_MAX_TC_NUM];
304         struct hns3_shared_buf s_buf;
305 };
306
307 #define HNS3_RX_COM_WL_EN_B     15
308 struct hns3_rx_com_wl_buf_cmd {
309         uint16_t high_wl;
310         uint16_t low_wl;
311         uint8_t rsv[20];
312 };
313
314 #define HNS3_RX_PKT_EN_B        15
315 struct hns3_rx_pkt_buf_cmd {
316         uint16_t high_pkt;
317         uint16_t low_pkt;
318         uint8_t rsv[20];
319 };
320
321 #define HNS3_PF_STATE_DONE_B    0
322 #define HNS3_PF_STATE_MAIN_B    1
323 #define HNS3_PF_STATE_BOND_B    2
324 #define HNS3_PF_STATE_MAC_N_B   6
325 #define HNS3_PF_MAC_NUM_MASK    0x3
326 #define HNS3_PF_STATE_MAIN      BIT(HNS3_PF_STATE_MAIN_B)
327 #define HNS3_PF_STATE_DONE      BIT(HNS3_PF_STATE_DONE_B)
328 #define HNS3_VF_RST_STATE_NUM   4
329 struct hns3_func_status_cmd {
330         uint32_t vf_rst_state[HNS3_VF_RST_STATE_NUM];
331         uint8_t pf_state;
332         uint8_t mac_id;
333         uint8_t rsv1;
334         uint8_t pf_cnt_in_mac;
335         uint8_t pf_num;
336         uint8_t vf_num;
337         uint8_t rsv[2];
338 };
339
340 #define HNS3_PF_VEC_NUM_S               0
341 #define HNS3_PF_VEC_NUM_M               GENMASK(7, 0)
342 struct hns3_pf_res_cmd {
343         uint16_t tqp_num;
344         uint16_t buf_size;
345         uint16_t msixcap_localid_ba_nic;
346         uint16_t msixcap_localid_ba_rocee;
347         uint16_t pf_intr_vector_number;
348         uint16_t pf_own_fun_number;
349         uint16_t tx_buf_size;
350         uint16_t dv_buf_size;
351         uint32_t rsv[2];
352 };
353
354 #define HNS3_UMV_SPC_ALC_B      0
355 struct hns3_umv_spc_alc_cmd {
356         uint8_t allocate;
357         uint8_t rsv1[3];
358         uint32_t space_size;
359         uint8_t rsv2[16];
360 };
361
362 #define HNS3_CFG_OFFSET_S               0
363 #define HNS3_CFG_OFFSET_M               GENMASK(19, 0)
364 #define HNS3_CFG_RD_LEN_S               24
365 #define HNS3_CFG_RD_LEN_M               GENMASK(27, 24)
366 #define HNS3_CFG_RD_LEN_BYTES           16
367 #define HNS3_CFG_RD_LEN_UNIT            4
368
369 #define HNS3_CFG_VMDQ_S                 0
370 #define HNS3_CFG_VMDQ_M                 GENMASK(7, 0)
371 #define HNS3_CFG_TC_NUM_S               8
372 #define HNS3_CFG_TC_NUM_M               GENMASK(15, 8)
373 #define HNS3_CFG_TQP_DESC_N_S           16
374 #define HNS3_CFG_TQP_DESC_N_M           GENMASK(31, 16)
375 #define HNS3_CFG_PHY_ADDR_S             0
376 #define HNS3_CFG_PHY_ADDR_M             GENMASK(7, 0)
377 #define HNS3_CFG_MEDIA_TP_S             8
378 #define HNS3_CFG_MEDIA_TP_M             GENMASK(15, 8)
379 #define HNS3_CFG_RX_BUF_LEN_S           16
380 #define HNS3_CFG_RX_BUF_LEN_M           GENMASK(31, 16)
381 #define HNS3_CFG_MAC_ADDR_H_S           0
382 #define HNS3_CFG_MAC_ADDR_H_M           GENMASK(15, 0)
383 #define HNS3_CFG_DEFAULT_SPEED_S        16
384 #define HNS3_CFG_DEFAULT_SPEED_M        GENMASK(23, 16)
385 #define HNS3_CFG_RSS_SIZE_S             24
386 #define HNS3_CFG_RSS_SIZE_M             GENMASK(31, 24)
387 #define HNS3_CFG_SPEED_ABILITY_S        0
388 #define HNS3_CFG_SPEED_ABILITY_M        GENMASK(7, 0)
389 #define HNS3_CFG_UMV_TBL_SPACE_S        16
390 #define HNS3_CFG_UMV_TBL_SPACE_M        GENMASK(31, 16)
391
392 #define HNS3_ACCEPT_TAG1_B              0
393 #define HNS3_ACCEPT_UNTAG1_B            1
394 #define HNS3_PORT_INS_TAG1_EN_B         2
395 #define HNS3_PORT_INS_TAG2_EN_B         3
396 #define HNS3_CFG_NIC_ROCE_SEL_B         4
397 #define HNS3_ACCEPT_TAG2_B              5
398 #define HNS3_ACCEPT_UNTAG2_B            6
399
400 #define HNS3_REM_TAG1_EN_B              0
401 #define HNS3_REM_TAG2_EN_B              1
402 #define HNS3_SHOW_TAG1_EN_B             2
403 #define HNS3_SHOW_TAG2_EN_B             3
404
405 /* Factor used to calculate offset and bitmap of VF num */
406 #define HNS3_VF_NUM_PER_CMD             64
407 #define HNS3_VF_NUM_PER_BYTE            8
408
409 struct hns3_cfg_param_cmd {
410         uint32_t offset;
411         uint32_t rsv;
412         uint32_t param[4];
413 };
414
415 #define HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM        8
416 struct hns3_vport_vtag_rx_cfg_cmd {
417         uint8_t vport_vlan_cfg;
418         uint8_t vf_offset;
419         uint8_t rsv1[6];
420         uint8_t vf_bitmap[HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM];
421         uint8_t rsv2[8];
422 };
423
424 struct hns3_vport_vtag_tx_cfg_cmd {
425         uint8_t vport_vlan_cfg;
426         uint8_t vf_offset;
427         uint8_t rsv1[2];
428         uint16_t def_vlan_tag1;
429         uint16_t def_vlan_tag2;
430         uint8_t vf_bitmap[8];
431         uint8_t rsv2[8];
432 };
433
434
435 struct hns3_vlan_filter_ctrl_cmd {
436         uint8_t vlan_type;
437         uint8_t vlan_fe;
438         uint8_t rsv1[2];
439         uint8_t vf_id;
440         uint8_t rsv2[19];
441 };
442
443 #define HNS3_VLAN_OFFSET_BITMAP_NUM     20
444 struct hns3_vlan_filter_pf_cfg_cmd {
445         uint8_t vlan_offset;
446         uint8_t vlan_cfg;
447         uint8_t rsv[2];
448         uint8_t vlan_offset_bitmap[HNS3_VLAN_OFFSET_BITMAP_NUM];
449 };
450
451 #define HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM       16
452 struct hns3_vlan_filter_vf_cfg_cmd {
453         uint16_t vlan_id;
454         uint8_t  resp_code;
455         uint8_t  rsv;
456         uint8_t  vlan_cfg;
457         uint8_t  rsv1[3];
458         uint8_t  vf_bitmap[HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM];
459 };
460
461 struct hns3_tx_vlan_type_cfg_cmd {
462         uint16_t ot_vlan_type;
463         uint16_t in_vlan_type;
464         uint8_t rsv[20];
465 };
466
467 struct hns3_rx_vlan_type_cfg_cmd {
468         uint16_t ot_fst_vlan_type;
469         uint16_t ot_sec_vlan_type;
470         uint16_t in_fst_vlan_type;
471         uint16_t in_sec_vlan_type;
472         uint8_t rsv[16];
473 };
474
475 #define HNS3_TSO_MSS_MIN_S      0
476 #define HNS3_TSO_MSS_MIN_M      GENMASK(13, 0)
477
478 #define HNS3_TSO_MSS_MAX_S      16
479 #define HNS3_TSO_MSS_MAX_M      GENMASK(29, 16)
480
481 struct hns3_cfg_tso_status_cmd {
482         rte_le16_t tso_mss_min;
483         rte_le16_t tso_mss_max;
484         uint8_t rsv[20];
485 };
486
487 #define HNS3_GRO_EN_B           0
488 struct hns3_cfg_gro_status_cmd {
489         rte_le16_t gro_en;
490         uint8_t rsv[22];
491 };
492
493 #define HNS3_TSO_MSS_MIN        256
494 #define HNS3_TSO_MSS_MAX        9668
495
496 #define HNS3_RSS_HASH_KEY_OFFSET_B      4
497
498 #define HNS3_RSS_CFG_TBL_SIZE   16
499 #define HNS3_RSS_HASH_KEY_NUM   16
500 /* Configure the algorithm mode and Hash Key, opcode:0x0D01 */
501 struct hns3_rss_generic_config_cmd {
502         /* Hash_algorithm(8.0~8.3), hash_key_offset(8.4~8.7) */
503         uint8_t hash_config;
504         uint8_t rsv[7];
505         uint8_t hash_key[HNS3_RSS_HASH_KEY_NUM];
506 };
507
508 /* Configure the tuple selection for RSS hash input, opcode:0x0D02 */
509 struct hns3_rss_input_tuple_cmd {
510         uint8_t ipv4_tcp_en;
511         uint8_t ipv4_udp_en;
512         uint8_t ipv4_sctp_en;
513         uint8_t ipv4_fragment_en;
514         uint8_t ipv6_tcp_en;
515         uint8_t ipv6_udp_en;
516         uint8_t ipv6_sctp_en;
517         uint8_t ipv6_fragment_en;
518         uint8_t rsv[16];
519 };
520
521 #define HNS3_RSS_CFG_TBL_SIZE   16
522
523 /* Configure the indirection table, opcode:0x0D07 */
524 struct hns3_rss_indirection_table_cmd {
525         uint16_t start_table_index;  /* Bit3~0 must be 0x0. */
526         uint16_t rss_set_bitmap;
527         uint8_t rsv[4];
528         uint8_t rss_result[HNS3_RSS_CFG_TBL_SIZE];
529 };
530
531 #define HNS3_RSS_TC_OFFSET_S            0
532 #define HNS3_RSS_TC_OFFSET_M            (0x3ff << HNS3_RSS_TC_OFFSET_S)
533 #define HNS3_RSS_TC_SIZE_S              12
534 #define HNS3_RSS_TC_SIZE_M              (0x7 << HNS3_RSS_TC_SIZE_S)
535 #define HNS3_RSS_TC_VALID_B             15
536
537 /* Configure the tc_size and tc_offset, opcode:0x0D08 */
538 struct hns3_rss_tc_mode_cmd {
539         uint16_t rss_tc_mode[HNS3_MAX_TC_NUM];
540         uint8_t rsv[8];
541 };
542
543 #define HNS3_LINK_STATUS_UP_B   0
544 #define HNS3_LINK_STATUS_UP_M   BIT(HNS3_LINK_STATUS_UP_B)
545 struct hns3_link_status_cmd {
546         uint8_t status;
547         uint8_t rsv[23];
548 };
549
550 struct hns3_promisc_param {
551         uint8_t vf_id;
552         uint8_t enable;
553 };
554
555 #define HNS3_PROMISC_TX_EN_B    BIT(4)
556 #define HNS3_PROMISC_RX_EN_B    BIT(5)
557 #define HNS3_PROMISC_EN_B       1
558 #define HNS3_PROMISC_EN_ALL     0x7
559 #define HNS3_PROMISC_EN_UC      0x1
560 #define HNS3_PROMISC_EN_MC      0x2
561 #define HNS3_PROMISC_EN_BC      0x4
562 struct hns3_promisc_cfg_cmd {
563         uint8_t flag;
564         uint8_t vf_id;
565         uint16_t rsv0;
566         uint8_t rsv1[20];
567 };
568
569 enum hns3_promisc_type {
570         HNS3_UNICAST    = 1,
571         HNS3_MULTICAST  = 2,
572         HNS3_BROADCAST  = 3,
573 };
574
575 #define HNS3_MAC_TX_EN_B                6
576 #define HNS3_MAC_RX_EN_B                7
577 #define HNS3_MAC_PAD_TX_B               11
578 #define HNS3_MAC_PAD_RX_B               12
579 #define HNS3_MAC_1588_TX_B              13
580 #define HNS3_MAC_1588_RX_B              14
581 #define HNS3_MAC_APP_LP_B               15
582 #define HNS3_MAC_LINE_LP_B              16
583 #define HNS3_MAC_FCS_TX_B               17
584 #define HNS3_MAC_RX_OVERSIZE_TRUNCATE_B 18
585 #define HNS3_MAC_RX_FCS_STRIP_B         19
586 #define HNS3_MAC_RX_FCS_B               20
587 #define HNS3_MAC_TX_UNDER_MIN_ERR_B     21
588 #define HNS3_MAC_TX_OVERSIZE_TRUNCATE_B 22
589
590 struct hns3_config_mac_mode_cmd {
591         uint32_t txrx_pad_fcs_loop_en;
592         uint8_t  rsv[20];
593 };
594
595 #define HNS3_CFG_SPEED_10M              6
596 #define HNS3_CFG_SPEED_100M             7
597 #define HNS3_CFG_SPEED_1G               0
598 #define HNS3_CFG_SPEED_10G              1
599 #define HNS3_CFG_SPEED_25G              2
600 #define HNS3_CFG_SPEED_40G              3
601 #define HNS3_CFG_SPEED_50G              4
602 #define HNS3_CFG_SPEED_100G             5
603
604 #define HNS3_CFG_SPEED_S                0
605 #define HNS3_CFG_SPEED_M                GENMASK(5, 0)
606 #define HNS3_CFG_DUPLEX_B               7
607 #define HNS3_CFG_DUPLEX_M               BIT(HNS3_CFG_DUPLEX_B)
608
609 #define HNS3_CFG_MAC_SPEED_CHANGE_EN_B  0
610
611 struct hns3_config_mac_speed_dup_cmd {
612         uint8_t speed_dup;
613         uint8_t mac_change_fec_en;
614         uint8_t rsv[22];
615 };
616
617 #define HNS3_RING_ID_MASK               GENMASK(9, 0)
618 #define HNS3_TQP_ENABLE_B               0
619
620 #define HNS3_MAC_CFG_AN_EN_B            0
621 #define HNS3_MAC_CFG_AN_INT_EN_B        1
622 #define HNS3_MAC_CFG_AN_INT_MSK_B       2
623 #define HNS3_MAC_CFG_AN_INT_CLR_B       3
624 #define HNS3_MAC_CFG_AN_RST_B           4
625
626 #define HNS3_MAC_CFG_AN_EN      BIT(HNS3_MAC_CFG_AN_EN_B)
627
628 struct hns3_config_auto_neg_cmd {
629         uint32_t  cfg_an_cmd_flag;
630         uint8_t   rsv[20];
631 };
632
633 struct hns3_sfp_speed_cmd {
634         uint32_t  sfp_speed;
635         uint32_t  rsv[5];
636 };
637
638 #define HNS3_MAC_MGR_MASK_VLAN_B                BIT(0)
639 #define HNS3_MAC_MGR_MASK_MAC_B                 BIT(1)
640 #define HNS3_MAC_MGR_MASK_ETHERTYPE_B           BIT(2)
641 #define HNS3_MAC_ETHERTYPE_LLDP                 0x88cc
642
643 struct hns3_mac_mgr_tbl_entry_cmd {
644         uint8_t   flags;
645         uint8_t   resp_code;
646         uint16_t  vlan_tag;
647         uint32_t  mac_addr_hi32;
648         uint16_t  mac_addr_lo16;
649         uint16_t  rsv1;
650         uint16_t  ethter_type;
651         uint16_t  egress_port;
652         uint16_t  egress_queue;
653         uint8_t   sw_port_id_aware;
654         uint8_t   rsv2;
655         uint8_t   i_port_bitmap;
656         uint8_t   i_port_direction;
657         uint8_t   rsv3[2];
658 };
659
660 struct hns3_cfg_com_tqp_queue_cmd {
661         uint16_t tqp_id;
662         uint16_t stream_id;
663         uint8_t enable;
664         uint8_t rsv[19];
665 };
666
667 #define HNS3_TQP_MAP_TYPE_PF            0
668 #define HNS3_TQP_MAP_TYPE_VF            1
669 #define HNS3_TQP_MAP_TYPE_B             0
670 #define HNS3_TQP_MAP_EN_B               1
671
672 struct hns3_tqp_map_cmd {
673         uint16_t tqp_id;        /* Absolute tqp id for in this pf */
674         uint8_t tqp_vf;         /* VF id */
675         uint8_t tqp_flag;       /* Indicate it's pf or vf tqp */
676         uint16_t tqp_vid;       /* Virtual id in this pf/vf */
677         uint8_t rsv[18];
678 };
679
680 #define HNS3_RING_TYPE_B        0
681 #define HNS3_RING_TYPE_TX       0
682 #define HNS3_RING_TYPE_RX       1
683 #define HNS3_RING_GL_IDX_S      0
684 #define HNS3_RING_GL_IDX_M      GENMASK(1, 0)
685 #define HNS3_RING_GL_RX         0
686 #define HNS3_RING_GL_TX         1
687
688 #define HNS3_VECTOR_ELEMENTS_PER_CMD    10
689
690 #define HNS3_INT_TYPE_S         0
691 #define HNS3_INT_TYPE_M         GENMASK(1, 0)
692 #define HNS3_TQP_ID_S           2
693 #define HNS3_TQP_ID_M           GENMASK(12, 2)
694 #define HNS3_INT_GL_IDX_S       13
695 #define HNS3_INT_GL_IDX_M       GENMASK(14, 13)
696 struct hns3_ctrl_vector_chain_cmd {
697         uint8_t int_vector_id;
698         uint8_t int_cause_num;
699         uint16_t tqp_type_and_id[HNS3_VECTOR_ELEMENTS_PER_CMD];
700         uint8_t vfid;
701         uint8_t rsv;
702 };
703
704 struct hns3_config_max_frm_size_cmd {
705         uint16_t max_frm_size;
706         uint8_t min_frm_size;
707         uint8_t rsv[21];
708 };
709
710 enum hns3_mac_vlan_tbl_opcode {
711         HNS3_MAC_VLAN_ADD,      /* Add new or modify mac_vlan */
712         HNS3_MAC_VLAN_UPDATE,   /* Modify other fields of this table */
713         HNS3_MAC_VLAN_REMOVE,   /* Remove a entry through mac_vlan key */
714         HNS3_MAC_VLAN_LKUP,     /* Lookup a entry through mac_vlan key */
715 };
716
717 enum hns3_mac_vlan_add_resp_code {
718         HNS3_ADD_UC_OVERFLOW = 2,  /* ADD failed for UC overflow */
719         HNS3_ADD_MC_OVERFLOW,      /* ADD failed for MC overflow */
720 };
721
722 #define HNS3_MC_MAC_VLAN_ADD_DESC_NUM   3
723
724 #define HNS3_MAC_VLAN_BIT0_EN_B         0
725 #define HNS3_MAC_VLAN_BIT1_EN_B         1
726 #define HNS3_MAC_EPORT_SW_EN_B          12
727 #define HNS3_MAC_EPORT_TYPE_B           11
728 #define HNS3_MAC_EPORT_VFID_S           3
729 #define HNS3_MAC_EPORT_VFID_M           GENMASK(10, 3)
730 #define HNS3_MAC_EPORT_PFID_S           0
731 #define HNS3_MAC_EPORT_PFID_M           GENMASK(2, 0)
732 struct hns3_mac_vlan_tbl_entry_cmd {
733         uint8_t   flags;
734         uint8_t   resp_code;
735         uint16_t  vlan_tag;
736         uint32_t  mac_addr_hi32;
737         uint16_t  mac_addr_lo16;
738         uint16_t  rsv1;
739         uint8_t   entry_type;
740         uint8_t   mc_mac_en;
741         uint16_t  egress_port;
742         uint16_t  egress_queue;
743         uint8_t   rsv2[6];
744 };
745
746 #define HNS3_TQP_RESET_B        0
747 struct hns3_reset_tqp_queue_cmd {
748         uint16_t tqp_id;
749         uint8_t reset_req;
750         uint8_t ready_to_reset;
751         uint8_t rsv[20];
752 };
753
754 #define HNS3_CFG_RESET_MAC_B            3
755 #define HNS3_CFG_RESET_FUNC_B           7
756 struct hns3_reset_cmd {
757         uint8_t mac_func_reset;
758         uint8_t fun_reset_vfid;
759         uint8_t rsv[22];
760 };
761
762 #define HNS3_MAX_TQP_NUM_PER_FUNC       64
763 #define HNS3_DEFAULT_TX_BUF             0x4000    /* 16k  bytes */
764 #define HNS3_TOTAL_PKT_BUF              0x108000  /* 1.03125M bytes */
765 #define HNS3_DEFAULT_DV                 0xA000    /* 40k byte */
766 #define HNS3_DEFAULT_NON_DCB_DV         0x7800    /* 30K byte */
767 #define HNS3_NON_DCB_ADDITIONAL_BUF     0x1400    /* 5120 byte */
768
769 #define HNS3_TYPE_CRQ                   0
770 #define HNS3_TYPE_CSQ                   1
771
772 #define HNS3_NIC_SW_RST_RDY_B           16
773 #define HNS3_NIC_SW_RST_RDY                     BIT(HNS3_NIC_SW_RST_RDY_B)
774 #define HNS3_NIC_CMQ_DESC_NUM           1024
775 #define HNS3_NIC_CMQ_DESC_NUM_S         3
776
777 #define HNS3_CMD_SEND_SYNC(flag) \
778         ((flag) & HNS3_CMD_FLAG_NO_INTR)
779
780 void hns3_cmd_reuse_desc(struct hns3_cmd_desc *desc, bool is_read);
781 void hns3_cmd_setup_basic_desc(struct hns3_cmd_desc *desc,
782                                 enum hns3_opcode_type opcode, bool is_read);
783 int hns3_cmd_send(struct hns3_hw *hw, struct hns3_cmd_desc *desc, int num);
784 int hns3_cmd_init_queue(struct hns3_hw *hw);
785 int hns3_cmd_init(struct hns3_hw *hw);
786 void hns3_cmd_destroy_queue(struct hns3_hw *hw);
787 void hns3_cmd_uninit(struct hns3_hw *hw);
788
789 #endif /* _HNS3_CMD_H_ */