drivers/net/hns3/hns3_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2021 HiSilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_CMD_H_
   6 #define _HNS3_CMD_H_
   7
   8 #include <stdint.h>
   9
  10 #define HNS3_CMDQ_TX_TIMEOUT            30000
  11 #define HNS3_CMDQ_CLEAR_WAIT_TIME       200
  12 #define HNS3_CMDQ_RX_INVLD_B            0
  13 #define HNS3_CMDQ_RX_OUTVLD_B           1
  14 #define HNS3_CMD_DESC_ALIGNMENT         4096
  15 #define HNS3_CMD_FLAG_NEXT              BIT(2)
  16
  17 struct hns3_hw;
  18
  19 #define HNS3_CMD_DESC_DATA_NUM  6
  20 struct hns3_cmd_desc {
  21         uint16_t opcode;
  22         uint16_t flag;
  23         uint16_t retval;
  24         uint16_t rsv;
  25         uint32_t data[HNS3_CMD_DESC_DATA_NUM];
  26 };
  27
  28 struct hns3_cmq_ring {
  29         uint64_t desc_dma_addr;
  30         struct hns3_cmd_desc *desc;
  31         struct hns3_hw *hw;
  32
  33         uint16_t buf_size;
  34         uint16_t desc_num;       /* max number of cmq descriptor */
  35         uint32_t next_to_use;
  36         uint32_t next_to_clean;
  37         uint8_t ring_type;       /* cmq ring type */
  38         rte_spinlock_t lock;     /* Command queue lock */
  39
  40         const void *zone;        /* memory zone */
  41 };
  42
  43 enum hns3_cmd_return_status {
  44         HNS3_CMD_EXEC_SUCCESS   = 0,
  45         HNS3_CMD_NO_AUTH        = 1,
  46         HNS3_CMD_NOT_SUPPORTED  = 2,
  47         HNS3_CMD_QUEUE_FULL     = 3,
  48         HNS3_CMD_NEXT_ERR       = 4,
  49         HNS3_CMD_UNEXE_ERR      = 5,
  50         HNS3_CMD_PARA_ERR       = 6,
  51         HNS3_CMD_RESULT_ERR     = 7,
  52         HNS3_CMD_TIMEOUT        = 8,
  53         HNS3_CMD_HILINK_ERR     = 9,
  54         HNS3_CMD_QUEUE_ILLEGAL  = 10,
  55         HNS3_CMD_INVALID        = 11,
  56         HNS3_CMD_ROH_CHECK_FAIL = 12
  57 };
  58
  59 enum hns3_cmd_status {
  60         HNS3_STATUS_SUCCESS     = 0,
  61         HNS3_ERR_CSQ_FULL       = -1,
  62         HNS3_ERR_CSQ_TIMEOUT    = -2,
  63         HNS3_ERR_CSQ_ERROR      = -3,
  64 };
  65
  66 struct hns3_misc_vector {
  67         uint8_t *addr;
  68         int vector_irq;
  69 };
  70
  71 struct hns3_cmq {
  72         struct hns3_cmq_ring csq;
  73         struct hns3_cmq_ring crq;
  74         uint16_t tx_timeout;
  75         enum hns3_cmd_status last_status;
  76 };
  77
  78 enum hns3_opcode_type {
  79         /* Generic commands */
  80         HNS3_OPC_QUERY_FW_VER           = 0x0001,
  81         HNS3_OPC_CFG_RST_TRIGGER        = 0x0020,
  82         HNS3_OPC_GBL_RST_STATUS         = 0x0021,
  83         HNS3_OPC_QUERY_FUNC_STATUS      = 0x0022,
  84         HNS3_OPC_QUERY_PF_RSRC          = 0x0023,
  85         HNS3_OPC_QUERY_VF_RSRC          = 0x0024,
  86         HNS3_OPC_GET_CFG_PARAM          = 0x0025,
  87         HNS3_OPC_PF_RST_DONE            = 0x0026,
  88
  89         HNS3_OPC_STATS_64_BIT           = 0x0030,
  90         HNS3_OPC_STATS_32_BIT           = 0x0031,
  91         HNS3_OPC_STATS_MAC              = 0x0032,
  92         HNS3_OPC_QUERY_MAC_REG_NUM      = 0x0033,
  93         HNS3_OPC_STATS_MAC_ALL          = 0x0034,
  94
  95         HNS3_OPC_QUERY_REG_NUM          = 0x0040,
  96         HNS3_OPC_QUERY_32_BIT_REG       = 0x0041,
  97         HNS3_OPC_QUERY_64_BIT_REG       = 0x0042,
  98         HNS3_OPC_DFX_BD_NUM             = 0x0043,
  99         HNS3_OPC_DFX_BIOS_COMMON_REG    = 0x0044,
 100         HNS3_OPC_DFX_SSU_REG_0          = 0x0045,
 101         HNS3_OPC_DFX_SSU_REG_1          = 0x0046,
 102         HNS3_OPC_DFX_IGU_EGU_REG        = 0x0047,
 103         HNS3_OPC_DFX_RPU_REG_0          = 0x0048,
 104         HNS3_OPC_DFX_RPU_REG_1          = 0x0049,
 105         HNS3_OPC_DFX_NCSI_REG           = 0x004A,
 106         HNS3_OPC_DFX_RTC_REG            = 0x004B,
 107         HNS3_OPC_DFX_PPP_REG            = 0x004C,
 108         HNS3_OPC_DFX_RCB_REG            = 0x004D,
 109         HNS3_OPC_DFX_TQP_REG            = 0x004E,
 110         HNS3_OPC_DFX_SSU_REG_2          = 0x004F,
 111
 112         HNS3_OPC_QUERY_DEV_SPECS        = 0x0050,
 113
 114         HNS3_OPC_SSU_DROP_REG           = 0x0065,
 115
 116         /* MAC command */
 117         HNS3_OPC_CONFIG_MAC_MODE        = 0x0301,
 118         HNS3_OPC_QUERY_LINK_STATUS      = 0x0307,
 119         HNS3_OPC_CONFIG_MAX_FRM_SIZE    = 0x0308,
 120         HNS3_OPC_CONFIG_SPEED_DUP       = 0x0309,
 121         HNS3_OPC_QUERY_MAC_TNL_INT      = 0x0310,
 122         HNS3_OPC_MAC_TNL_INT_EN         = 0x0311,
 123         HNS3_OPC_CLEAR_MAC_TNL_INT      = 0x0312,
 124         HNS3_OPC_CONFIG_FEC_MODE        = 0x031A,
 125
 126         /* PTP command */
 127         HNS3_OPC_PTP_INT_EN             = 0x0501,
 128         HNS3_OPC_CFG_PTP_MODE           = 0x0507,
 129
 130         /* PFC/Pause commands */
 131         HNS3_OPC_CFG_MAC_PAUSE_EN       = 0x0701,
 132         HNS3_OPC_CFG_PFC_PAUSE_EN       = 0x0702,
 133         HNS3_OPC_CFG_MAC_PARA           = 0x0703,
 134         HNS3_OPC_CFG_PFC_PARA           = 0x0704,
 135         HNS3_OPC_QUERY_MAC_TX_PKT_CNT   = 0x0705,
 136         HNS3_OPC_QUERY_MAC_RX_PKT_CNT   = 0x0706,
 137         HNS3_OPC_QUERY_PFC_TX_PKT_CNT   = 0x0707,
 138         HNS3_OPC_QUERY_PFC_RX_PKT_CNT   = 0x0708,
 139         HNS3_OPC_PRI_TO_TC_MAPPING      = 0x0709,
 140         HNS3_OPC_QOS_MAP                = 0x070A,
 141
 142         /* ETS/scheduler commands */
 143         HNS3_OPC_TM_PG_TO_PRI_LINK      = 0x0804,
 144         HNS3_OPC_TM_QS_TO_PRI_LINK      = 0x0805,
 145         HNS3_OPC_TM_NQ_TO_QS_LINK       = 0x0806,
 146         HNS3_OPC_TM_RQ_TO_QS_LINK       = 0x0807,
 147         HNS3_OPC_TM_PORT_WEIGHT         = 0x0808,
 148         HNS3_OPC_TM_PG_WEIGHT           = 0x0809,
 149         HNS3_OPC_TM_QS_WEIGHT           = 0x080A,
 150         HNS3_OPC_TM_PRI_WEIGHT          = 0x080B,
 151         HNS3_OPC_TM_PRI_C_SHAPPING      = 0x080C,
 152         HNS3_OPC_TM_PRI_P_SHAPPING      = 0x080D,
 153         HNS3_OPC_TM_PG_C_SHAPPING       = 0x080E,
 154         HNS3_OPC_TM_PG_P_SHAPPING       = 0x080F,
 155         HNS3_OPC_TM_PORT_SHAPPING       = 0x0810,
 156         HNS3_OPC_TM_PG_SCH_MODE_CFG     = 0x0812,
 157         HNS3_OPC_TM_PRI_SCH_MODE_CFG    = 0x0813,
 158         HNS3_OPC_TM_QS_SCH_MODE_CFG     = 0x0814,
 159         HNS3_OPC_TM_BP_TO_QSET_MAPPING  = 0x0815,
 160         HNS3_OPC_ETS_TC_WEIGHT          = 0x0843,
 161         HNS3_OPC_QSET_DFX_STS           = 0x0844,
 162         HNS3_OPC_PRI_DFX_STS            = 0x0845,
 163         HNS3_OPC_PG_DFX_STS             = 0x0846,
 164         HNS3_OPC_PORT_DFX_STS           = 0x0847,
 165         HNS3_OPC_SCH_NQ_CNT             = 0x0848,
 166         HNS3_OPC_SCH_RQ_CNT             = 0x0849,
 167         HNS3_OPC_TM_INTERNAL_STS        = 0x0850,
 168         HNS3_OPC_TM_INTERNAL_CNT        = 0x0851,
 169         HNS3_OPC_TM_INTERNAL_STS_1      = 0x0852,
 170
 171         /* Mailbox cmd */
 172         HNS3_OPC_MBX_VF_TO_PF           = 0x2001,
 173
 174         /* Packet buffer allocate commands */
 175         HNS3_OPC_TX_BUFF_ALLOC          = 0x0901,
 176         HNS3_OPC_RX_PRIV_BUFF_ALLOC     = 0x0902,
 177         HNS3_OPC_RX_PRIV_WL_ALLOC       = 0x0903,
 178         HNS3_OPC_RX_COM_THRD_ALLOC      = 0x0904,
 179         HNS3_OPC_RX_COM_WL_ALLOC        = 0x0905,
 180
 181         /* TQP management command */
 182         HNS3_OPC_SET_TQP_MAP            = 0x0A01,
 183
 184         /* TQP commands */
 185         HNS3_OPC_QUERY_TX_STATUS        = 0x0B03,
 186         HNS3_OPC_QUERY_RX_STATUS        = 0x0B13,
 187         HNS3_OPC_CFG_COM_TQP_QUEUE      = 0x0B20,
 188         HNS3_OPC_RESET_TQP_QUEUE        = 0x0B22,
 189         HNS3_OPC_RESET_TQP_QUEUE_INDEP  = 0x0B23,
 190
 191         /* TSO command */
 192         HNS3_OPC_TSO_GENERIC_CONFIG     = 0x0C01,
 193         HNS3_OPC_GRO_GENERIC_CONFIG     = 0x0C10,
 194
 195         /* RSS commands */
 196         HNS3_OPC_RSS_GENERIC_CONFIG     = 0x0D01,
 197         HNS3_OPC_RSS_INPUT_TUPLE        = 0x0D02,
 198         HNS3_OPC_RSS_INDIR_TABLE        = 0x0D07,
 199         HNS3_OPC_RSS_TC_MODE            = 0x0D08,
 200
 201         /* Promisuous mode command */
 202         HNS3_OPC_CFG_PROMISC_MODE       = 0x0E01,
 203
 204         /* Vlan offload commands */
 205         HNS3_OPC_VLAN_PORT_TX_CFG       = 0x0F01,
 206         HNS3_OPC_VLAN_PORT_RX_CFG       = 0x0F02,
 207
 208         /* MAC commands */
 209         HNS3_OPC_MAC_VLAN_ADD           = 0x1000,
 210         HNS3_OPC_MAC_VLAN_REMOVE        = 0x1001,
 211         HNS3_OPC_MAC_VLAN_TYPE_ID       = 0x1002,
 212         HNS3_OPC_MAC_VLAN_INSERT        = 0x1003,
 213         HNS3_OPC_MAC_VLAN_ALLOCATE      = 0x1004,
 214         HNS3_OPC_MAC_ETHTYPE_ADD        = 0x1010,
 215
 216         /* VLAN commands */
 217         HNS3_OPC_VLAN_FILTER_CTRL       = 0x1100,
 218         HNS3_OPC_VLAN_FILTER_PF_CFG     = 0x1101,
 219         HNS3_OPC_VLAN_FILTER_VF_CFG     = 0x1102,
 220
 221         /* Flow Director command */
 222         HNS3_OPC_FD_MODE_CTRL           = 0x1200,
 223         HNS3_OPC_FD_GET_ALLOCATION      = 0x1201,
 224         HNS3_OPC_FD_KEY_CONFIG          = 0x1202,
 225         HNS3_OPC_FD_TCAM_OP             = 0x1203,
 226         HNS3_OPC_FD_AD_OP               = 0x1204,
 227         HNS3_OPC_FD_COUNTER_OP          = 0x1205,
 228
 229         /* Clear hardware state command */
 230         HNS3_OPC_CLEAR_HW_STATE         = 0x700B,
 231
 232         /* Firmware stats command */
 233         HNS3_OPC_FIRMWARE_COMPAT_CFG    = 0x701A,
 234         /* Firmware control phy command */
 235         HNS3_OPC_PHY_PARAM_CFG          = 0x7025,
 236
 237         /* SFP command */
 238         HNS3_OPC_GET_SFP_EEPROM         = 0x7100,
 239         HNS3_OPC_GET_SFP_EXIST          = 0x7101,
 240         HNS3_OPC_SFP_GET_SPEED          = 0x7104,
 241
 242         /* Interrupts commands */
 243         HNS3_OPC_ADD_RING_TO_VECTOR     = 0x1503,
 244         HNS3_OPC_DEL_RING_TO_VECTOR     = 0x1504,
 245
 246         /* Error INT commands */
 247         HNS3_OPC_MAC_COMMON_INT_EN              = 0x030E,
 248         HNS3_OPC_TM_SCH_ECC_INT_EN              = 0x0829,
 249         HNS3_OPC_SSU_ECC_INT_CMD                = 0x0989,
 250         HNS3_OPC_SSU_COMMON_INT_CMD             = 0x098C,
 251         HNS3_OPC_PPU_MPF_ECC_INT_CMD            = 0x0B40,
 252         HNS3_OPC_PPU_MPF_OTHER_INT_CMD          = 0x0B41,
 253         HNS3_OPC_PPU_PF_OTHER_INT_CMD           = 0x0B42,
 254         HNS3_OPC_COMMON_ECC_INT_CFG             = 0x1505,
 255         HNS3_OPC_QUERY_RAS_INT_STS_BD_NUM       = 0x1510,
 256         HNS3_OPC_QUERY_CLEAR_MPF_RAS_INT        = 0x1511,
 257         HNS3_OPC_QUERY_CLEAR_PF_RAS_INT         = 0x1512,
 258         HNS3_OPC_QUERY_MSIX_INT_STS_BD_NUM      = 0x1513,
 259         HNS3_OPC_QUERY_CLEAR_ALL_MPF_MSIX_INT   = 0x1514,
 260         HNS3_OPC_QUERY_CLEAR_ALL_PF_MSIX_INT    = 0x1515,
 261         HNS3_OPC_IGU_EGU_TNL_INT_EN             = 0x1803,
 262         HNS3_OPC_IGU_COMMON_INT_EN              = 0x1806,
 263         HNS3_OPC_TM_QCN_MEM_INT_CFG             = 0x1A14,
 264         HNS3_OPC_PPP_CMD0_INT_CMD               = 0x2100,
 265         HNS3_OPC_PPP_CMD1_INT_CMD               = 0x2101,
 266         HNS3_OPC_NCSI_INT_EN                    = 0x2401,
 267 };
 268
 269 #define HNS3_CMD_FLAG_IN        BIT(0)
 270 #define HNS3_CMD_FLAG_OUT       BIT(1)
 271 #define HNS3_CMD_FLAG_NEXT      BIT(2)
 272 #define HNS3_CMD_FLAG_WR        BIT(3)
 273 #define HNS3_CMD_FLAG_NO_INTR   BIT(4)
 274 #define HNS3_CMD_FLAG_ERR_INTR  BIT(5)
 275
 276 #define HNS3_MPF_RAS_INT_MIN_BD_NUM     10
 277 #define HNS3_PF_RAS_INT_MIN_BD_NUM      4
 278 #define HNS3_MPF_MSIX_INT_MIN_BD_NUM    10
 279 #define HNS3_PF_MSIX_INT_MIN_BD_NUM     4
 280
 281 #define HNS3_BUF_SIZE_UNIT      256
 282 #define HNS3_BUF_MUL_BY         2
 283 #define HNS3_BUF_DIV_BY         2
 284 #define NEED_RESERVE_TC_NUM     2
 285 #define BUF_MAX_PERCENT         100
 286 #define BUF_RESERVE_PERCENT     90
 287
 288 #define HNS3_MAX_TC_NUM         8
 289 #define HNS3_TC0_PRI_BUF_EN_B   15 /* Bit 15 indicate enable or not */
 290 #define HNS3_BUF_UNIT_S         7  /* Buf size is united by 128 bytes */
 291 #define HNS3_TX_BUFF_RSV_NUM    8
 292 struct hns3_tx_buff_alloc_cmd {
 293         uint16_t tx_pkt_buff[HNS3_MAX_TC_NUM];
 294         uint8_t tx_buff_rsv[HNS3_TX_BUFF_RSV_NUM];
 295 };
 296
 297 struct hns3_rx_priv_buff_cmd {
 298         uint16_t buf_num[HNS3_MAX_TC_NUM];
 299         uint16_t shared_buf;
 300         uint8_t rsv[6];
 301 };
 302
 303 #define HNS3_FW_VERSION_BYTE3_S         24
 304 #define HNS3_FW_VERSION_BYTE3_M         GENMASK(31, 24)
 305 #define HNS3_FW_VERSION_BYTE2_S         16
 306 #define HNS3_FW_VERSION_BYTE2_M         GENMASK(23, 16)
 307 #define HNS3_FW_VERSION_BYTE1_S         8
 308 #define HNS3_FW_VERSION_BYTE1_M         GENMASK(15, 8)
 309 #define HNS3_FW_VERSION_BYTE0_S         0
 310 #define HNS3_FW_VERSION_BYTE0_M         GENMASK(7, 0)
 311
 312 enum HNS3_CAPS_BITS {
 313         HNS3_CAPS_UDP_GSO_B,
 314         HNS3_CAPS_ATR_B,
 315         HNS3_CAPS_FD_QUEUE_REGION_B,
 316         HNS3_CAPS_PTP_B,
 317         HNS3_CAPS_INT_QL_B,
 318         HNS3_CAPS_SIMPLE_BD_B,
 319         HNS3_CAPS_TX_PUSH_B,
 320         HNS3_CAPS_PHY_IMP_B,
 321         HNS3_CAPS_TQP_TXRX_INDEP_B,
 322         HNS3_CAPS_HW_PAD_B,
 323         HNS3_CAPS_STASH_B,
 324         HNS3_CAPS_UDP_TUNNEL_CSUM_B,
 325         HNS3_CAPS_RAS_IMP_B,
 326         HNS3_CAPS_FEC_B,
 327         HNS3_CAPS_PAUSE_B,
 328         HNS3_CAPS_RXD_ADV_LAYOUT_B,
 329 };
 330
 331 enum HNS3_API_CAP_BITS {
 332         HNS3_API_CAP_FLEX_RSS_TBL_B,
 333 };
 334
 335 #define HNS3_QUERY_CAP_LENGTH           3
 336 struct hns3_query_version_cmd {
 337         uint32_t firmware;
 338         uint32_t hardware;
 339         uint32_t api_caps;
 340         uint32_t caps[HNS3_QUERY_CAP_LENGTH]; /* capabilities of device */
 341 };
 342
 343 #define HNS3_RX_PRIV_EN_B       15
 344 #define HNS3_TC_NUM_ONE_DESC    4
 345 struct hns3_priv_wl {
 346         uint16_t high;
 347         uint16_t low;
 348 };
 349
 350 struct hns3_rx_priv_wl_buf {
 351         struct hns3_priv_wl tc_wl[HNS3_TC_NUM_ONE_DESC];
 352 };
 353
 354 struct hns3_rx_com_thrd {
 355         struct hns3_priv_wl com_thrd[HNS3_TC_NUM_ONE_DESC];
 356 };
 357
 358 struct hns3_rx_com_wl {
 359         struct hns3_priv_wl com_wl;
 360 };
 361
 362 struct hns3_waterline {
 363         uint32_t low;
 364         uint32_t high;
 365 };
 366
 367 struct hns3_tc_thrd {
 368         uint32_t low;
 369         uint32_t high;
 370 };
 371
 372 struct hns3_priv_buf {
 373         struct hns3_waterline wl; /* Waterline for low and high */
 374         uint32_t buf_size;        /* TC private buffer size */
 375         uint32_t tx_buf_size;
 376         uint32_t enable;          /* Enable TC private buffer or not */
 377 };
 378
 379 struct hns3_shared_buf {
 380         struct hns3_waterline self;
 381         struct hns3_tc_thrd tc_thrd[HNS3_MAX_TC_NUM];
 382         uint32_t buf_size;
 383 };
 384
 385 struct hns3_pkt_buf_alloc {
 386         struct hns3_priv_buf priv_buf[HNS3_MAX_TC_NUM];
 387         struct hns3_shared_buf s_buf;
 388 };
 389
 390 #define HNS3_RX_COM_WL_EN_B     15
 391 struct hns3_rx_com_wl_buf_cmd {
 392         uint16_t high_wl;
 393         uint16_t low_wl;
 394         uint8_t rsv[20];
 395 };
 396
 397 #define HNS3_RX_PKT_EN_B        15
 398 struct hns3_rx_pkt_buf_cmd {
 399         uint16_t high_pkt;
 400         uint16_t low_pkt;
 401         uint8_t rsv[20];
 402 };
 403
 404 #define HNS3_PF_STATE_DONE_B    0
 405 #define HNS3_PF_STATE_MAIN_B    1
 406 #define HNS3_PF_STATE_BOND_B    2
 407 #define HNS3_PF_STATE_MAC_N_B   6
 408 #define HNS3_PF_MAC_NUM_MASK    0x3
 409 #define HNS3_PF_STATE_MAIN      BIT(HNS3_PF_STATE_MAIN_B)
 410 #define HNS3_PF_STATE_DONE      BIT(HNS3_PF_STATE_DONE_B)
 411 #define HNS3_VF_RST_STATE_NUM   4
 412 struct hns3_func_status_cmd {
 413         uint32_t vf_rst_state[HNS3_VF_RST_STATE_NUM];
 414         uint8_t pf_state;
 415         uint8_t mac_id;
 416         uint8_t rsv1;
 417         uint8_t pf_cnt_in_mac;
 418         uint8_t pf_num;
 419         uint8_t vf_num;
 420         uint8_t rsv[2];
 421 };
 422
 423 #define HNS3_PF_VEC_NUM_S       0
 424 #define HNS3_PF_VEC_NUM_M       GENMASK(15, 0)
 425 #define HNS3_MIN_VECTOR_NUM     2 /* one for msi-x, another for IO */
 426 struct hns3_pf_res_cmd {
 427         uint16_t tqp_num;
 428         uint16_t buf_size;
 429         uint16_t msixcap_localid_ba_nic;
 430         uint16_t nic_pf_intr_vector_number;
 431         uint16_t roce_pf_intr_vector_number;
 432         uint16_t pf_own_fun_number;
 433         uint16_t tx_buf_size;
 434         uint16_t dv_buf_size;
 435         /* number of queues that exceed 1024 */
 436         uint16_t ext_tqp_num;
 437         uint16_t roh_pf_intr_vector_number;
 438         uint32_t rsv[1];
 439 };
 440
 441 #define HNS3_VF_VEC_NUM_S       0
 442 #define HNS3_VF_VEC_NUM_M       GENMASK(7, 0)
 443 struct hns3_vf_res_cmd {
 444         uint16_t tqp_num;
 445         uint16_t reserved;
 446         uint16_t msixcap_localid_ba_nic;
 447         uint16_t msixcap_localid_ba_rocee;
 448         uint16_t vf_intr_vector_number;
 449         uint16_t rsv[7];
 450 };
 451
 452 #define HNS3_UMV_SPC_ALC_B      0
 453 struct hns3_umv_spc_alc_cmd {
 454         uint8_t allocate;
 455         uint8_t rsv1[3];
 456         uint32_t space_size;
 457         uint8_t rsv2[16];
 458 };
 459
 460 #define HNS3_CFG_OFFSET_S               0
 461 #define HNS3_CFG_OFFSET_M               GENMASK(19, 0)
 462 #define HNS3_CFG_RD_LEN_S               24
 463 #define HNS3_CFG_RD_LEN_M               GENMASK(27, 24)
 464 #define HNS3_CFG_RD_LEN_BYTES           16
 465 #define HNS3_CFG_RD_LEN_UNIT            4
 466
 467 #define HNS3_CFG_VMDQ_S                 0
 468 #define HNS3_CFG_VMDQ_M                 GENMASK(7, 0)
 469 #define HNS3_CFG_TC_NUM_S               8
 470 #define HNS3_CFG_TC_NUM_M               GENMASK(15, 8)
 471 #define HNS3_CFG_TQP_DESC_N_S           16
 472 #define HNS3_CFG_TQP_DESC_N_M           GENMASK(31, 16)
 473 #define HNS3_CFG_PHY_ADDR_S             0
 474 #define HNS3_CFG_PHY_ADDR_M             GENMASK(7, 0)
 475 #define HNS3_CFG_MEDIA_TP_S             8
 476 #define HNS3_CFG_MEDIA_TP_M             GENMASK(15, 8)
 477 #define HNS3_CFG_RX_BUF_LEN_S           16
 478 #define HNS3_CFG_RX_BUF_LEN_M           GENMASK(31, 16)
 479 #define HNS3_CFG_MAC_ADDR_H_S           0
 480 #define HNS3_CFG_MAC_ADDR_H_M           GENMASK(15, 0)
 481 #define HNS3_CFG_DEFAULT_SPEED_S        16
 482 #define HNS3_CFG_DEFAULT_SPEED_M        GENMASK(23, 16)
 483 #define HNS3_CFG_RSS_SIZE_S             24
 484 #define HNS3_CFG_RSS_SIZE_M             GENMASK(31, 24)
 485 #define HNS3_CFG_SPEED_ABILITY_S        0
 486 #define HNS3_CFG_SPEED_ABILITY_M        GENMASK(7, 0)
 487 #define HNS3_CFG_UMV_TBL_SPACE_S        16
 488 #define HNS3_CFG_UMV_TBL_SPACE_M        GENMASK(31, 16)
 489 #define HNS3_CFG_EXT_RSS_SIZE_S         0
 490 #define HNS3_CFG_EXT_RSS_SIZE_M         GENMASK(3, 0)
 491
 492 #define HNS3_ACCEPT_TAG1_B              0
 493 #define HNS3_ACCEPT_UNTAG1_B            1
 494 #define HNS3_PORT_INS_TAG1_EN_B         2
 495 #define HNS3_PORT_INS_TAG2_EN_B         3
 496 #define HNS3_CFG_NIC_ROCE_SEL_B         4
 497 #define HNS3_ACCEPT_TAG2_B              5
 498 #define HNS3_ACCEPT_UNTAG2_B            6
 499 #define HNS3_TAG_SHIFT_MODE_EN_B        7
 500
 501 #define HNS3_REM_TAG1_EN_B              0
 502 #define HNS3_REM_TAG2_EN_B              1
 503 #define HNS3_SHOW_TAG1_EN_B             2
 504 #define HNS3_SHOW_TAG2_EN_B             3
 505 #define HNS3_DISCARD_TAG1_EN_B          5
 506 #define HNS3_DISCARD_TAG2_EN_B          6
 507
 508 /* Factor used to calculate offset and bitmap of VF num */
 509 #define HNS3_VF_NUM_PER_CMD             64
 510 #define HNS3_VF_NUM_PER_BYTE            8
 511
 512 struct hns3_cfg_param_cmd {
 513         uint32_t offset;
 514         uint32_t rsv;
 515         uint32_t param[4];
 516 };
 517
 518 #define HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM        8
 519 struct hns3_vport_vtag_rx_cfg_cmd {
 520         uint8_t vport_vlan_cfg;
 521         uint8_t vf_offset;
 522         uint8_t rsv1[6];
 523         uint8_t vf_bitmap[HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM];
 524         uint8_t rsv2[8];
 525 };
 526
 527 struct hns3_vport_vtag_tx_cfg_cmd {
 528         uint8_t vport_vlan_cfg;
 529         uint8_t vf_offset;
 530         uint8_t rsv1[2];
 531         uint16_t def_vlan_tag1;
 532         uint16_t def_vlan_tag2;
 533         uint8_t vf_bitmap[8];
 534         uint8_t rsv2[8];
 535 };
 536
 537
 538 struct hns3_vlan_filter_ctrl_cmd {
 539         uint8_t vlan_type;
 540         uint8_t vlan_fe;
 541         uint8_t rsv1[2];
 542         uint8_t vf_id;
 543         uint8_t rsv2[19];
 544 };
 545
 546 #define HNS3_VLAN_OFFSET_BITMAP_NUM     20
 547 struct hns3_vlan_filter_pf_cfg_cmd {
 548         uint8_t vlan_offset;
 549         uint8_t vlan_cfg;
 550         uint8_t rsv[2];
 551         uint8_t vlan_offset_bitmap[HNS3_VLAN_OFFSET_BITMAP_NUM];
 552 };
 553
 554 #define HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM       16
 555 struct hns3_vlan_filter_vf_cfg_cmd {
 556         uint16_t vlan_id;
 557         uint8_t  resp_code;
 558         uint8_t  rsv;
 559         uint8_t  vlan_cfg;
 560         uint8_t  rsv1[3];
 561         uint8_t  vf_bitmap[HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM];
 562 };
 563
 564 struct hns3_tx_vlan_type_cfg_cmd {
 565         uint16_t ot_vlan_type;
 566         uint16_t in_vlan_type;
 567         uint8_t rsv[20];
 568 };
 569
 570 struct hns3_rx_vlan_type_cfg_cmd {
 571         uint16_t ot_fst_vlan_type;
 572         uint16_t ot_sec_vlan_type;
 573         uint16_t in_fst_vlan_type;
 574         uint16_t in_sec_vlan_type;
 575         uint8_t rsv[16];
 576 };
 577
 578 #define HNS3_TSO_MSS_MIN_S      0
 579 #define HNS3_TSO_MSS_MIN_M      GENMASK(13, 0)
 580
 581 #define HNS3_TSO_MSS_MAX_S      16
 582 #define HNS3_TSO_MSS_MAX_M      GENMASK(29, 16)
 583
 584 struct hns3_cfg_tso_status_cmd {
 585         rte_le16_t tso_mss_min;
 586         rte_le16_t tso_mss_max;
 587         uint8_t rsv[20];
 588 };
 589
 590 #define HNS3_GRO_EN_B           0
 591 struct hns3_cfg_gro_status_cmd {
 592         rte_le16_t gro_en;
 593         uint8_t rsv[22];
 594 };
 595
 596 #define HNS3_TSO_MSS_MIN        256
 597 #define HNS3_TSO_MSS_MAX        9668
 598
 599 #define HNS3_RSS_HASH_KEY_OFFSET_B      4
 600
 601 #define HNS3_RSS_CFG_TBL_SIZE   16
 602 #define HNS3_RSS_HASH_KEY_NUM   16
 603 /* Configure the algorithm mode and Hash Key, opcode:0x0D01 */
 604 struct hns3_rss_generic_config_cmd {
 605         /* Hash_algorithm(8.0~8.3), hash_key_offset(8.4~8.7) */
 606         uint8_t hash_config;
 607         uint8_t rsv[7];
 608         uint8_t hash_key[HNS3_RSS_HASH_KEY_NUM];
 609 };
 610
 611 /* Configure the tuple selection for RSS hash input, opcode:0x0D02 */
 612 struct hns3_rss_input_tuple_cmd {
 613         uint64_t tuple_field;
 614         uint8_t rsv[16];
 615 };
 616
 617 #define HNS3_RSS_CFG_TBL_SIZE           16
 618 #define HNS3_RSS_CFG_TBL_SIZE_H         4
 619 #define HNS3_RSS_CFG_TBL_BW_H           2
 620 #define HNS3_RSS_CFG_TBL_BW_L           8
 621
 622 /* Configure the indirection table, opcode:0x0D07 */
 623 struct hns3_rss_indirection_table_cmd {
 624         uint16_t start_table_index;  /* Bit3~0 must be 0x0. */
 625         uint16_t rss_set_bitmap;
 626         uint8_t rss_result_h[HNS3_RSS_CFG_TBL_SIZE_H];
 627         uint8_t rss_result_l[HNS3_RSS_CFG_TBL_SIZE];
 628 };
 629
 630 #define HNS3_RSS_TC_OFFSET_S            0
 631 #define HNS3_RSS_TC_OFFSET_M            GENMASK(10, 0)
 632 #define HNS3_RSS_TC_SIZE_MSB_S          11
 633 #define HNS3_RSS_TC_SIZE_MSB_OFFSET     3
 634 #define HNS3_RSS_TC_SIZE_S              12
 635 #define HNS3_RSS_TC_SIZE_M              GENMASK(14, 12)
 636 #define HNS3_RSS_TC_VALID_B             15
 637
 638 /* Configure the tc_size and tc_offset, opcode:0x0D08 */
 639 struct hns3_rss_tc_mode_cmd {
 640         uint16_t rss_tc_mode[HNS3_MAX_TC_NUM];
 641         uint8_t rsv[8];
 642 };
 643
 644 #define HNS3_LINK_STATUS_UP_B   0
 645 #define HNS3_LINK_STATUS_UP_M   BIT(HNS3_LINK_STATUS_UP_B)
 646 struct hns3_link_status_cmd {
 647         uint8_t status;
 648         uint8_t rsv[23];
 649 };
 650
 651 struct hns3_promisc_param {
 652         uint8_t vf_id;
 653         uint8_t enable;
 654 };
 655
 656 #define HNS3_PROMISC_TX_EN_B    BIT(4)
 657 #define HNS3_PROMISC_RX_EN_B    BIT(5)
 658 #define HNS3_PROMISC_EN_B       1
 659 #define HNS3_PROMISC_EN_ALL     0x7
 660 #define HNS3_PROMISC_EN_UC      0x1
 661 #define HNS3_PROMISC_EN_MC      0x2
 662 #define HNS3_PROMISC_EN_BC      0x4
 663 struct hns3_promisc_cfg_cmd {
 664         uint8_t flag;
 665         uint8_t vf_id;
 666         uint16_t rsv0;
 667         uint8_t rsv1[20];
 668 };
 669
 670 enum hns3_promisc_type {
 671         HNS3_UNICAST    = 1,
 672         HNS3_MULTICAST  = 2,
 673         HNS3_BROADCAST  = 3,
 674 };
 675
 676 #define HNS3_LINK_EVENT_REPORT_EN_B     0
 677 #define HNS3_NCSI_ERROR_REPORT_EN_B     1
 678 #define HNS3_FIRMWARE_PHY_DRIVER_EN_B   2
 679 struct hns3_firmware_compat_cmd {
 680         uint32_t compat;
 681         uint8_t rsv[20];
 682 };
 683
 684 /* Bitmap flags in supported, advertising and lp_advertising */
 685 #define HNS3_PHY_LINK_SPEED_10M_HD_BIT          BIT(0)
 686 #define HNS3_PHY_LINK_SPEED_10M_BIT             BIT(1)
 687 #define HNS3_PHY_LINK_SPEED_100M_HD_BIT         BIT(2)
 688 #define HNS3_PHY_LINK_SPEED_100M_BIT            BIT(3)
 689 #define HNS3_PHY_LINK_MODE_AUTONEG_BIT          BIT(6)
 690 #define HNS3_PHY_LINK_MODE_PAUSE_BIT            BIT(13)
 691 #define HNS3_PHY_LINK_MODE_ASYM_PAUSE_BIT       BIT(14)
 692
 693 #define HNS3_PHY_PARAM_CFG_BD_NUM       2
 694 struct hns3_phy_params_bd0_cmd {
 695         uint32_t speed;
 696 #define HNS3_PHY_DUPLEX_CFG_B           0
 697         uint8_t duplex;
 698 #define HNS3_PHY_AUTONEG_CFG_B  0
 699         uint8_t autoneg;
 700         uint8_t eth_tp_mdix;
 701         uint8_t eth_tp_mdix_ctrl;
 702         uint8_t port;
 703         uint8_t transceiver;
 704         uint8_t phy_address;
 705         uint8_t rsv;
 706         uint32_t supported;
 707         uint32_t advertising;
 708         uint32_t lp_advertising;
 709 };
 710
 711 struct hns3_phy_params_bd1_cmd {
 712         uint8_t master_slave_cfg;
 713         uint8_t master_slave_state;
 714         uint8_t rsv1[2];
 715         uint32_t rsv2[5];
 716 };
 717
 718 #define HNS3_MAC_TX_EN_B                6
 719 #define HNS3_MAC_RX_EN_B                7
 720 #define HNS3_MAC_PAD_TX_B               11
 721 #define HNS3_MAC_PAD_RX_B               12
 722 #define HNS3_MAC_1588_TX_B              13
 723 #define HNS3_MAC_1588_RX_B              14
 724 #define HNS3_MAC_APP_LP_B               15
 725 #define HNS3_MAC_LINE_LP_B              16
 726 #define HNS3_MAC_FCS_TX_B               17
 727 #define HNS3_MAC_RX_OVERSIZE_TRUNCATE_B 18
 728 #define HNS3_MAC_RX_FCS_STRIP_B         19
 729 #define HNS3_MAC_RX_FCS_B               20
 730 #define HNS3_MAC_TX_UNDER_MIN_ERR_B     21
 731 #define HNS3_MAC_TX_OVERSIZE_TRUNCATE_B 22
 732
 733 struct hns3_config_mac_mode_cmd {
 734         uint32_t txrx_pad_fcs_loop_en;
 735         uint8_t  rsv[20];
 736 };
 737
 738 #define HNS3_CFG_SPEED_10M              6
 739 #define HNS3_CFG_SPEED_100M             7
 740 #define HNS3_CFG_SPEED_1G               0
 741 #define HNS3_CFG_SPEED_10G              1
 742 #define HNS3_CFG_SPEED_25G              2
 743 #define HNS3_CFG_SPEED_40G              3
 744 #define HNS3_CFG_SPEED_50G              4
 745 #define HNS3_CFG_SPEED_100G             5
 746 #define HNS3_CFG_SPEED_200G             8
 747
 748 #define HNS3_CFG_SPEED_S                0
 749 #define HNS3_CFG_SPEED_M                GENMASK(5, 0)
 750 #define HNS3_CFG_DUPLEX_B               7
 751 #define HNS3_CFG_DUPLEX_M               BIT(HNS3_CFG_DUPLEX_B)
 752
 753 #define HNS3_CFG_MAC_SPEED_CHANGE_EN_B  0
 754
 755 struct hns3_config_mac_speed_dup_cmd {
 756         uint8_t speed_dup;
 757         uint8_t mac_change_fec_en;
 758         uint8_t rsv[22];
 759 };
 760
 761 #define HNS3_TQP_ENABLE_B               0
 762
 763 #define HNS3_MAC_CFG_AN_EN_B            0
 764 #define HNS3_MAC_CFG_AN_INT_EN_B        1
 765 #define HNS3_MAC_CFG_AN_INT_MSK_B       2
 766 #define HNS3_MAC_CFG_AN_INT_CLR_B       3
 767 #define HNS3_MAC_CFG_AN_RST_B           4
 768
 769 #define HNS3_MAC_CFG_AN_EN      BIT(HNS3_MAC_CFG_AN_EN_B)
 770
 771 struct hns3_config_auto_neg_cmd {
 772         uint32_t  cfg_an_cmd_flag;
 773         uint8_t   rsv[20];
 774 };
 775
 776 #define HNS3_MAC_CFG_FEC_AUTO_EN_B      0
 777 #define HNS3_MAC_CFG_FEC_MODE_S         1
 778 #define HNS3_MAC_CFG_FEC_MODE_M GENMASK(3, 1)
 779 #define HNS3_MAC_FEC_OFF                0
 780 #define HNS3_MAC_FEC_BASER              1
 781 #define HNS3_MAC_FEC_RS                 2
 782
 783 #define HNS3_SFP_INFO_BD0_LEN  20UL
 784 #define HNS3_SFP_INFO_BDX_LEN  24UL
 785
 786 struct hns3_sfp_info_bd0_cmd {
 787         uint16_t offset;
 788         uint16_t read_len;
 789         uint8_t data[HNS3_SFP_INFO_BD0_LEN];
 790 };
 791
 792 struct hns3_sfp_type {
 793         uint8_t type;
 794         uint8_t ext_type;
 795 };
 796
 797 struct hns3_sfp_speed_cmd {
 798         uint32_t  sfp_speed;
 799         uint8_t   query_type; /* 0: sfp speed, 1: active fec */
 800         uint8_t   active_fec; /* current FEC mode */
 801         uint16_t  rsv1;
 802         uint32_t  rsv2[4];
 803 };
 804
 805 /* Configure FEC mode, opcode:0x031A */
 806 struct hns3_config_fec_cmd {
 807         uint8_t fec_mode;
 808         uint8_t rsv[23];
 809 };
 810
 811 #define HNS3_MAC_MGR_MASK_VLAN_B                BIT(0)
 812 #define HNS3_MAC_MGR_MASK_MAC_B                 BIT(1)
 813 #define HNS3_MAC_MGR_MASK_ETHERTYPE_B           BIT(2)
 814 #define HNS3_MAC_ETHERTYPE_LLDP                 0x88cc
 815
 816 struct hns3_mac_mgr_tbl_entry_cmd {
 817         uint8_t   flags;
 818         uint8_t   resp_code;
 819         uint16_t  vlan_tag;
 820         uint32_t  mac_addr_hi32;
 821         uint16_t  mac_addr_lo16;
 822         uint16_t  rsv1;
 823         uint16_t  ethter_type;
 824         uint16_t  egress_port;
 825         uint16_t  egress_queue;
 826         uint8_t   sw_port_id_aware;
 827         uint8_t   rsv2;
 828         uint8_t   i_port_bitmap;
 829         uint8_t   i_port_direction;
 830         uint8_t   rsv3[2];
 831 };
 832
 833 struct hns3_cfg_com_tqp_queue_cmd {
 834         uint16_t tqp_id;
 835         uint16_t stream_id;
 836         uint8_t enable;
 837         uint8_t rsv[19];
 838 };
 839
 840 #define HNS3_TQP_MAP_TYPE_PF            0
 841 #define HNS3_TQP_MAP_TYPE_VF            1
 842 #define HNS3_TQP_MAP_TYPE_B             0
 843 #define HNS3_TQP_MAP_EN_B               1
 844
 845 struct hns3_tqp_map_cmd {
 846         uint16_t tqp_id;        /* Absolute tqp id for in this pf */
 847         uint8_t tqp_vf;         /* VF id */
 848         uint8_t tqp_flag;       /* Indicate it's pf or vf tqp */
 849         uint16_t tqp_vid;       /* Virtual id in this pf/vf */
 850         uint8_t rsv[18];
 851 };
 852
 853 enum hns3_ring_type {
 854         HNS3_RING_TYPE_TX,
 855         HNS3_RING_TYPE_RX
 856 };
 857
 858 enum hns3_int_gl_idx {
 859         HNS3_RING_GL_RX,
 860         HNS3_RING_GL_TX,
 861         HNS3_RING_GL_IMMEDIATE = 3
 862 };
 863
 864 #define HNS3_RING_GL_IDX_S      0
 865 #define HNS3_RING_GL_IDX_M      GENMASK(1, 0)
 866
 867 #define HNS3_VECTOR_ELEMENTS_PER_CMD    10
 868
 869 #define HNS3_INT_TYPE_S         0
 870 #define HNS3_INT_TYPE_M         GENMASK(1, 0)
 871 #define HNS3_TQP_ID_S           2
 872 #define HNS3_TQP_ID_M           GENMASK(12, 2)
 873 #define HNS3_INT_GL_IDX_S       13
 874 #define HNS3_INT_GL_IDX_M       GENMASK(14, 13)
 875 #define HNS3_TQP_INT_ID_L_S     0
 876 #define HNS3_TQP_INT_ID_L_M     GENMASK(7, 0)
 877 #define HNS3_TQP_INT_ID_H_S     8
 878 #define HNS3_TQP_INT_ID_H_M     GENMASK(15, 8)
 879 struct hns3_ctrl_vector_chain_cmd {
 880         uint8_t int_vector_id;    /* the low order of the interrupt id */
 881         uint8_t int_cause_num;
 882         uint16_t tqp_type_and_id[HNS3_VECTOR_ELEMENTS_PER_CMD];
 883         uint8_t vfid;
 884         uint8_t int_vector_id_h;  /* the high order of the interrupt id */
 885 };
 886
 887 struct hns3_config_max_frm_size_cmd {
 888         uint16_t max_frm_size;
 889         uint8_t min_frm_size;
 890         uint8_t rsv[21];
 891 };
 892
 893 enum hns3_mac_vlan_tbl_opcode {
 894         HNS3_MAC_VLAN_ADD,      /* Add new or modify mac_vlan */
 895         HNS3_MAC_VLAN_UPDATE,   /* Modify other fields of this table */
 896         HNS3_MAC_VLAN_REMOVE,   /* Remove a entry through mac_vlan key */
 897         HNS3_MAC_VLAN_LKUP,     /* Lookup a entry through mac_vlan key */
 898 };
 899
 900 enum hns3_mac_vlan_add_resp_code {
 901         HNS3_ADD_UC_OVERFLOW = 2,  /* ADD failed for UC overflow */
 902         HNS3_ADD_MC_OVERFLOW,      /* ADD failed for MC overflow */
 903 };
 904
 905 #define HNS3_MC_MAC_VLAN_ADD_DESC_NUM   3
 906
 907 #define HNS3_MAC_VLAN_BIT0_EN_B         0
 908 #define HNS3_MAC_VLAN_BIT1_EN_B         1
 909 #define HNS3_MAC_EPORT_SW_EN_B          12
 910 #define HNS3_MAC_EPORT_TYPE_B           11
 911 #define HNS3_MAC_EPORT_VFID_S           3
 912 #define HNS3_MAC_EPORT_VFID_M           GENMASK(10, 3)
 913 #define HNS3_MAC_EPORT_PFID_S           0
 914 #define HNS3_MAC_EPORT_PFID_M           GENMASK(2, 0)
 915 struct hns3_mac_vlan_tbl_entry_cmd {
 916         uint8_t   flags;
 917         uint8_t   resp_code;
 918         uint16_t  vlan_tag;
 919         uint32_t  mac_addr_hi32;
 920         uint16_t  mac_addr_lo16;
 921         uint16_t  rsv1;
 922         uint8_t   entry_type;
 923         uint8_t   mc_mac_en;
 924         uint16_t  egress_port;
 925         uint16_t  egress_queue;
 926         uint8_t   rsv2[6];
 927 };
 928
 929 #define HNS3_TQP_RESET_B        0
 930 struct hns3_reset_tqp_queue_cmd {
 931         uint16_t tqp_id;
 932         uint8_t reset_req;
 933         uint8_t ready_to_reset;
 934         uint8_t queue_direction;
 935         uint8_t rsv[19];
 936 };
 937
 938 #define HNS3_CFG_RESET_MAC_B            3
 939 #define HNS3_CFG_RESET_FUNC_B           7
 940 #define HNS3_CFG_RESET_RCB_B            1
 941 struct hns3_reset_cmd {
 942         uint8_t mac_func_reset;
 943         uint8_t fun_reset_vfid;
 944         uint8_t fun_reset_rcb;
 945         uint8_t rsv1;
 946         uint16_t fun_reset_rcb_vqid_start;
 947         uint16_t fun_reset_rcb_vqid_num;
 948         uint8_t fun_reset_rcb_return_status;
 949         uint8_t rsv2[15];
 950 };
 951
 952 #define HNS3_QUERY_DEV_SPECS_BD_NUM             4
 953 struct hns3_dev_specs_0_cmd {
 954         uint32_t rsv0;
 955         uint32_t mac_entry_num;
 956         uint32_t mng_entry_num;
 957         uint16_t rss_ind_tbl_size;
 958         uint16_t rss_key_size;
 959         uint16_t intr_ql_max;
 960         uint8_t max_non_tso_bd_num;
 961         uint8_t rsv1;
 962         uint32_t max_tm_rate;
 963 };
 964
 965 struct hns3_query_rpu_cmd {
 966         uint32_t tc_queue_num;
 967         uint32_t rsv1[2];
 968         uint32_t rpu_rx_pkt_drop_cnt;
 969         uint32_t rsv2[2];
 970 };
 971
 972 #define HNS3_OPC_SSU_DROP_REG_NUM 2
 973
 974 struct hns3_query_ssu_cmd {
 975         uint8_t rxtx;
 976         uint8_t rsv[3];
 977         uint32_t full_drop_cnt;
 978         uint32_t part_drop_cnt;
 979         uint32_t oq_drop_cnt;
 980         uint32_t rev1[2];
 981 };
 982
 983 #define HNS3_PTP_ENABLE_B               0
 984 #define HNS3_PTP_TX_ENABLE_B            1
 985 #define HNS3_PTP_RX_ENABLE_B            2
 986
 987 #define HNS3_PTP_TYPE_S                 0
 988 #define HNS3_PTP_TYPE_M                (0x3 << HNS3_PTP_TYPE_S)
 989
 990 #define ALL_PTP_V2_TYPE                 0xF
 991 #define HNS3_PTP_MESSAGE_TYPE_S         0
 992 #define HNS3_PTP_MESSAGE_TYPE_M        (0xF << HNS3_PTP_MESSAGE_TYPE_S)
 993
 994 #define PTP_TYPE_L2_V2_TYPE             0
 995
 996 struct hns3_ptp_mode_cfg_cmd {
 997         uint8_t enable;
 998         uint8_t ptp_type;
 999         uint8_t v2_message_type_1;
1000         uint8_t v2_message_type_0;
1001         uint8_t rsv[20];
1002 };
1003
1004 struct hns3_ptp_int_cmd {
1005         uint8_t int_en;
1006         uint8_t rsvd[23];
1007 };
1008
1009 #define HNS3_MAX_TQP_NUM_HIP08_PF       64
1010 #define HNS3_DEFAULT_TX_BUF             0x4000    /* 16k  bytes */
1011 #define HNS3_TOTAL_PKT_BUF              0x108000  /* 1.03125M bytes */
1012 #define HNS3_DEFAULT_DV                 0xA000    /* 40k byte */
1013 #define HNS3_DEFAULT_NON_DCB_DV         0x7800    /* 30K byte */
1014 #define HNS3_NON_DCB_ADDITIONAL_BUF     0x1400    /* 5120 byte */
1015
1016 #define HNS3_TYPE_CRQ                   0
1017 #define HNS3_TYPE_CSQ                   1
1018
1019 #define HNS3_NIC_SW_RST_RDY_B           16
1020 #define HNS3_NIC_SW_RST_RDY                     BIT(HNS3_NIC_SW_RST_RDY_B)
1021 #define HNS3_NIC_CMQ_DESC_NUM           1024
1022 #define HNS3_NIC_CMQ_DESC_NUM_S         3
1023
1024 #define HNS3_CMD_SEND_SYNC(flag) \
1025         ((flag) & HNS3_CMD_FLAG_NO_INTR)
1026
1027 void hns3_cmd_reuse_desc(struct hns3_cmd_desc *desc, bool is_read);
1028 void hns3_cmd_setup_basic_desc(struct hns3_cmd_desc *desc,
1029                                 enum hns3_opcode_type opcode, bool is_read);
1030 int hns3_cmd_send(struct hns3_hw *hw, struct hns3_cmd_desc *desc, int num);
1031 int hns3_cmd_init_queue(struct hns3_hw *hw);
1032 int hns3_cmd_init(struct hns3_hw *hw);
1033 void hns3_cmd_destroy_queue(struct hns3_hw *hw);
1034 void hns3_cmd_uninit(struct hns3_hw *hw);
1035
1036 #endif /* _HNS3_CMD_H_ */