drivers/net/hns3/hns3_cmd.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_CMD_H_
   6 #define _HNS3_CMD_H_
   7
   8 #define HNS3_CMDQ_TX_TIMEOUT            30000
   9 #define HNS3_CMDQ_RX_INVLD_B            0
  10 #define HNS3_CMDQ_RX_OUTVLD_B           1
  11 #define HNS3_CMD_DESC_ALIGNMENT         4096
  12 #define HNS3_QUEUE_ID_MASK              0x1ff
  13 #define HNS3_CMD_FLAG_NEXT              BIT(2)
  14
  15 struct hns3_hw;
  16
  17 #define HNS3_CMD_DESC_DATA_NUM  6
  18 struct hns3_cmd_desc {
  19         uint16_t opcode;
  20         uint16_t flag;
  21         uint16_t retval;
  22         uint16_t rsv;
  23         uint32_t data[HNS3_CMD_DESC_DATA_NUM];
  24 };
  25
  26 struct hns3_cmq_ring {
  27         uint64_t desc_dma_addr;
  28         struct hns3_cmd_desc *desc;
  29         struct hns3_hw *hw;
  30
  31         uint16_t buf_size;
  32         uint16_t desc_num;       /* max number of cmq descriptor */
  33         uint32_t next_to_use;
  34         uint32_t next_to_clean;
  35         uint8_t ring_type;       /* cmq ring type */
  36         rte_spinlock_t lock;     /* Command queue lock */
  37
  38         const void *zone;        /* memory zone */
  39 };
  40
  41 enum hns3_cmd_return_status {
  42         HNS3_CMD_EXEC_SUCCESS   = 0,
  43         HNS3_CMD_NO_AUTH        = 1,
  44         HNS3_CMD_NOT_SUPPORTED  = 2,
  45         HNS3_CMD_QUEUE_FULL     = 3,
  46         HNS3_CMD_NEXT_ERR       = 4,
  47         HNS3_CMD_UNEXE_ERR      = 5,
  48         HNS3_CMD_PARA_ERR       = 6,
  49         HNS3_CMD_RESULT_ERR     = 7,
  50         HNS3_CMD_TIMEOUT        = 8,
  51         HNS3_CMD_HILINK_ERR     = 9,
  52         HNS3_CMD_QUEUE_ILLEGAL  = 10,
  53         HNS3_CMD_INVALID        = 11,
  54 };
  55
  56 enum hns3_cmd_status {
  57         HNS3_STATUS_SUCCESS     = 0,
  58         HNS3_ERR_CSQ_FULL       = -1,
  59         HNS3_ERR_CSQ_TIMEOUT    = -2,
  60         HNS3_ERR_CSQ_ERROR      = -3,
  61 };
  62
  63 struct hns3_misc_vector {
  64         uint8_t *addr;
  65         int vector_irq;
  66 };
  67
  68 struct hns3_cmq {
  69         struct hns3_cmq_ring csq;
  70         struct hns3_cmq_ring crq;
  71         uint16_t tx_timeout;
  72         enum hns3_cmd_status last_status;
  73 };
  74
  75 enum hns3_opcode_type {
  76         /* Generic commands */
  77         HNS3_OPC_QUERY_FW_VER           = 0x0001,
  78         HNS3_OPC_CFG_RST_TRIGGER        = 0x0020,
  79         HNS3_OPC_GBL_RST_STATUS         = 0x0021,
  80         HNS3_OPC_QUERY_FUNC_STATUS      = 0x0022,
  81         HNS3_OPC_QUERY_PF_RSRC          = 0x0023,
  82         HNS3_OPC_QUERY_VF_RSRC          = 0x0024,
  83         HNS3_OPC_GET_CFG_PARAM          = 0x0025,
  84         HNS3_OPC_PF_RST_DONE            = 0x0026,
  85
  86         HNS3_OPC_STATS_64_BIT           = 0x0030,
  87         HNS3_OPC_STATS_32_BIT           = 0x0031,
  88         HNS3_OPC_STATS_MAC              = 0x0032,
  89         HNS3_OPC_QUERY_MAC_REG_NUM      = 0x0033,
  90         HNS3_OPC_STATS_MAC_ALL          = 0x0034,
  91
  92         HNS3_OPC_QUERY_REG_NUM          = 0x0040,
  93         HNS3_OPC_QUERY_32_BIT_REG       = 0x0041,
  94         HNS3_OPC_QUERY_64_BIT_REG       = 0x0042,
  95
  96         /* MAC command */
  97         HNS3_OPC_CONFIG_MAC_MODE        = 0x0301,
  98         HNS3_OPC_QUERY_LINK_STATUS      = 0x0307,
  99         HNS3_OPC_CONFIG_MAX_FRM_SIZE    = 0x0308,
 100         HNS3_OPC_CONFIG_SPEED_DUP       = 0x0309,
 101         HNS3_MAC_COMMON_INT_EN          = 0x030E,
 102
 103         /* PFC/Pause commands */
 104         HNS3_OPC_CFG_MAC_PAUSE_EN       = 0x0701,
 105         HNS3_OPC_CFG_PFC_PAUSE_EN       = 0x0702,
 106         HNS3_OPC_CFG_MAC_PARA           = 0x0703,
 107         HNS3_OPC_CFG_PFC_PARA           = 0x0704,
 108         HNS3_OPC_QUERY_MAC_TX_PKT_CNT   = 0x0705,
 109         HNS3_OPC_QUERY_MAC_RX_PKT_CNT   = 0x0706,
 110         HNS3_OPC_QUERY_PFC_TX_PKT_CNT   = 0x0707,
 111         HNS3_OPC_QUERY_PFC_RX_PKT_CNT   = 0x0708,
 112         HNS3_OPC_PRI_TO_TC_MAPPING      = 0x0709,
 113         HNS3_OPC_QOS_MAP                = 0x070A,
 114
 115         /* ETS/scheduler commands */
 116         HNS3_OPC_TM_PG_TO_PRI_LINK      = 0x0804,
 117         HNS3_OPC_TM_QS_TO_PRI_LINK      = 0x0805,
 118         HNS3_OPC_TM_NQ_TO_QS_LINK       = 0x0806,
 119         HNS3_OPC_TM_RQ_TO_QS_LINK       = 0x0807,
 120         HNS3_OPC_TM_PORT_WEIGHT         = 0x0808,
 121         HNS3_OPC_TM_PG_WEIGHT           = 0x0809,
 122         HNS3_OPC_TM_QS_WEIGHT           = 0x080A,
 123         HNS3_OPC_TM_PRI_WEIGHT          = 0x080B,
 124         HNS3_OPC_TM_PRI_C_SHAPPING      = 0x080C,
 125         HNS3_OPC_TM_PRI_P_SHAPPING      = 0x080D,
 126         HNS3_OPC_TM_PG_C_SHAPPING       = 0x080E,
 127         HNS3_OPC_TM_PG_P_SHAPPING       = 0x080F,
 128         HNS3_OPC_TM_PORT_SHAPPING       = 0x0810,
 129         HNS3_OPC_TM_PG_SCH_MODE_CFG     = 0x0812,
 130         HNS3_OPC_TM_PRI_SCH_MODE_CFG    = 0x0813,
 131         HNS3_OPC_TM_QS_SCH_MODE_CFG     = 0x0814,
 132         HNS3_OPC_TM_BP_TO_QSET_MAPPING  = 0x0815,
 133         HNS3_OPC_ETS_TC_WEIGHT          = 0x0843,
 134         HNS3_OPC_QSET_DFX_STS           = 0x0844,
 135         HNS3_OPC_PRI_DFX_STS            = 0x0845,
 136         HNS3_OPC_PG_DFX_STS             = 0x0846,
 137         HNS3_OPC_PORT_DFX_STS           = 0x0847,
 138         HNS3_OPC_SCH_NQ_CNT             = 0x0848,
 139         HNS3_OPC_SCH_RQ_CNT             = 0x0849,
 140         HNS3_OPC_TM_INTERNAL_STS        = 0x0850,
 141         HNS3_OPC_TM_INTERNAL_CNT        = 0x0851,
 142         HNS3_OPC_TM_INTERNAL_STS_1      = 0x0852,
 143
 144         /* Mailbox cmd */
 145         HNS3_OPC_MBX_VF_TO_PF           = 0x2001,
 146
 147         /* Packet buffer allocate commands */
 148         HNS3_OPC_TX_BUFF_ALLOC          = 0x0901,
 149         HNS3_OPC_RX_PRIV_BUFF_ALLOC     = 0x0902,
 150         HNS3_OPC_RX_PRIV_WL_ALLOC       = 0x0903,
 151         HNS3_OPC_RX_COM_THRD_ALLOC      = 0x0904,
 152         HNS3_OPC_RX_COM_WL_ALLOC        = 0x0905,
 153
 154         /* SSU module INT commands */
 155         HNS3_SSU_ECC_INT_CMD            = 0x0989,
 156         HNS3_SSU_COMMON_INT_CMD         = 0x098C,
 157
 158         /* TQP management command */
 159         HNS3_OPC_SET_TQP_MAP            = 0x0A01,
 160
 161         /* TQP commands */
 162         HNS3_OPC_QUERY_TX_STATUS        = 0x0B03,
 163         HNS3_OPC_QUERY_RX_STATUS        = 0x0B13,
 164         HNS3_OPC_CFG_COM_TQP_QUEUE      = 0x0B20,
 165         HNS3_OPC_RESET_TQP_QUEUE        = 0x0B22,
 166
 167         /* PPU module intr commands */
 168         HNS3_PPU_MPF_ECC_INT_CMD        = 0x0B40,
 169         HNS3_PPU_MPF_OTHER_INT_CMD      = 0x0B41,
 170         HNS3_PPU_PF_OTHER_INT_CMD       = 0x0B42,
 171
 172         /* TSO command */
 173         HNS3_OPC_TSO_GENERIC_CONFIG     = 0x0C01,
 174         HNS3_OPC_GRO_GENERIC_CONFIG     = 0x0C10,
 175
 176         /* RSS commands */
 177         HNS3_OPC_RSS_GENERIC_CONFIG     = 0x0D01,
 178         HNS3_OPC_RSS_INPUT_TUPLE        = 0x0D02,
 179         HNS3_OPC_RSS_INDIR_TABLE        = 0x0D07,
 180         HNS3_OPC_RSS_TC_MODE            = 0x0D08,
 181
 182         /* Promisuous mode command */
 183         HNS3_OPC_CFG_PROMISC_MODE       = 0x0E01,
 184
 185         /* Vlan offload commands */
 186         HNS3_OPC_VLAN_PORT_TX_CFG       = 0x0F01,
 187         HNS3_OPC_VLAN_PORT_RX_CFG       = 0x0F02,
 188
 189         /* MAC commands */
 190         HNS3_OPC_MAC_VLAN_ADD           = 0x1000,
 191         HNS3_OPC_MAC_VLAN_REMOVE        = 0x1001,
 192         HNS3_OPC_MAC_VLAN_TYPE_ID       = 0x1002,
 193         HNS3_OPC_MAC_VLAN_INSERT        = 0x1003,
 194         HNS3_OPC_MAC_VLAN_ALLOCATE      = 0x1004,
 195         HNS3_OPC_MAC_ETHTYPE_ADD        = 0x1010,
 196
 197         /* VLAN commands */
 198         HNS3_OPC_VLAN_FILTER_CTRL       = 0x1100,
 199         HNS3_OPC_VLAN_FILTER_PF_CFG     = 0x1101,
 200         HNS3_OPC_VLAN_FILTER_VF_CFG     = 0x1102,
 201
 202         /* Flow Director command */
 203         HNS3_OPC_FD_MODE_CTRL           = 0x1200,
 204         HNS3_OPC_FD_GET_ALLOCATION      = 0x1201,
 205         HNS3_OPC_FD_KEY_CONFIG          = 0x1202,
 206         HNS3_OPC_FD_TCAM_OP             = 0x1203,
 207         HNS3_OPC_FD_AD_OP               = 0x1204,
 208         HNS3_OPC_FD_COUNTER_OP          = 0x1205,
 209
 210         /* Clear hardware state command */
 211         HNS3_OPC_CLEAR_HW_STATE         = 0x700A,
 212
 213         /* SFP command */
 214         HNS3_OPC_SFP_GET_SPEED          = 0x7104,
 215
 216         /* Interrupts commands */
 217         HNS3_OPC_ADD_RING_TO_VECTOR     = 0x1503,
 218         HNS3_OPC_DEL_RING_TO_VECTOR     = 0x1504,
 219
 220         /* Error INT commands */
 221         HNS3_QUERY_MSIX_INT_STS_BD_NUM          = 0x1513,
 222         HNS3_QUERY_CLEAR_ALL_MPF_MSIX_INT       = 0x1514,
 223         HNS3_QUERY_CLEAR_ALL_PF_MSIX_INT        = 0x1515,
 224
 225         /* PPP module intr commands */
 226         HNS3_PPP_CMD0_INT_CMD                   = 0x2100,
 227         HNS3_PPP_CMD1_INT_CMD                   = 0x2101,
 228 };
 229
 230 #define HNS3_CMD_FLAG_IN        BIT(0)
 231 #define HNS3_CMD_FLAG_OUT       BIT(1)
 232 #define HNS3_CMD_FLAG_NEXT      BIT(2)
 233 #define HNS3_CMD_FLAG_WR        BIT(3)
 234 #define HNS3_CMD_FLAG_NO_INTR   BIT(4)
 235 #define HNS3_CMD_FLAG_ERR_INTR  BIT(5)
 236
 237 #define HNS3_BUF_SIZE_UNIT      256
 238 #define HNS3_BUF_MUL_BY         2
 239 #define HNS3_BUF_DIV_BY         2
 240 #define NEED_RESERVE_TC_NUM     2
 241 #define BUF_MAX_PERCENT         100
 242 #define BUF_RESERVE_PERCENT     90
 243
 244 #define HNS3_MAX_TC_NUM         8
 245 #define HNS3_TC0_PRI_BUF_EN_B   15 /* Bit 15 indicate enable or not */
 246 #define HNS3_BUF_UNIT_S         7  /* Buf size is united by 128 bytes */
 247 #define HNS3_TX_BUFF_RSV_NUM    8
 248 struct hns3_tx_buff_alloc_cmd {
 249         uint16_t tx_pkt_buff[HNS3_MAX_TC_NUM];
 250         uint8_t tx_buff_rsv[HNS3_TX_BUFF_RSV_NUM];
 251 };
 252
 253 struct hns3_rx_priv_buff_cmd {
 254         uint16_t buf_num[HNS3_MAX_TC_NUM];
 255         uint16_t shared_buf;
 256         uint8_t rsv[6];
 257 };
 258
 259 #define HNS3_FW_VERSION_BYTE3_S         24
 260 #define HNS3_FW_VERSION_BYTE3_M         GENMASK(31, 24)
 261 #define HNS3_FW_VERSION_BYTE2_S         16
 262 #define HNS3_FW_VERSION_BYTE2_M         GENMASK(23, 16)
 263 #define HNS3_FW_VERSION_BYTE1_S         8
 264 #define HNS3_FW_VERSION_BYTE1_M         GENMASK(15, 8)
 265 #define HNS3_FW_VERSION_BYTE0_S         0
 266 #define HNS3_FW_VERSION_BYTE0_M         GENMASK(7, 0)
 267 struct hns3_query_version_cmd {
 268         uint32_t firmware;
 269         uint32_t firmware_rsv[5];
 270 };
 271
 272 #define HNS3_RX_PRIV_EN_B       15
 273 #define HNS3_TC_NUM_ONE_DESC    4
 274 struct hns3_priv_wl {
 275         uint16_t high;
 276         uint16_t low;
 277 };
 278
 279 struct hns3_rx_priv_wl_buf {
 280         struct hns3_priv_wl tc_wl[HNS3_TC_NUM_ONE_DESC];
 281 };
 282
 283 struct hns3_rx_com_thrd {
 284         struct hns3_priv_wl com_thrd[HNS3_TC_NUM_ONE_DESC];
 285 };
 286
 287 struct hns3_rx_com_wl {
 288         struct hns3_priv_wl com_wl;
 289 };
 290
 291 struct hns3_waterline {
 292         uint32_t low;
 293         uint32_t high;
 294 };
 295
 296 struct hns3_tc_thrd {
 297         uint32_t low;
 298         uint32_t high;
 299 };
 300
 301 struct hns3_priv_buf {
 302         struct hns3_waterline wl; /* Waterline for low and high */
 303         uint32_t buf_size;        /* TC private buffer size */
 304         uint32_t tx_buf_size;
 305         uint32_t enable;          /* Enable TC private buffer or not */
 306 };
 307
 308 struct hns3_shared_buf {
 309         struct hns3_waterline self;
 310         struct hns3_tc_thrd tc_thrd[HNS3_MAX_TC_NUM];
 311         uint32_t buf_size;
 312 };
 313
 314 struct hns3_pkt_buf_alloc {
 315         struct hns3_priv_buf priv_buf[HNS3_MAX_TC_NUM];
 316         struct hns3_shared_buf s_buf;
 317 };
 318
 319 #define HNS3_RX_COM_WL_EN_B     15
 320 struct hns3_rx_com_wl_buf_cmd {
 321         uint16_t high_wl;
 322         uint16_t low_wl;
 323         uint8_t rsv[20];
 324 };
 325
 326 #define HNS3_RX_PKT_EN_B        15
 327 struct hns3_rx_pkt_buf_cmd {
 328         uint16_t high_pkt;
 329         uint16_t low_pkt;
 330         uint8_t rsv[20];
 331 };
 332
 333 #define HNS3_PF_STATE_DONE_B    0
 334 #define HNS3_PF_STATE_MAIN_B    1
 335 #define HNS3_PF_STATE_BOND_B    2
 336 #define HNS3_PF_STATE_MAC_N_B   6
 337 #define HNS3_PF_MAC_NUM_MASK    0x3
 338 #define HNS3_PF_STATE_MAIN      BIT(HNS3_PF_STATE_MAIN_B)
 339 #define HNS3_PF_STATE_DONE      BIT(HNS3_PF_STATE_DONE_B)
 340 #define HNS3_VF_RST_STATE_NUM   4
 341 struct hns3_func_status_cmd {
 342         uint32_t vf_rst_state[HNS3_VF_RST_STATE_NUM];
 343         uint8_t pf_state;
 344         uint8_t mac_id;
 345         uint8_t rsv1;
 346         uint8_t pf_cnt_in_mac;
 347         uint8_t pf_num;
 348         uint8_t vf_num;
 349         uint8_t rsv[2];
 350 };
 351
 352 #define HNS3_VEC_NUM_S          0
 353 #define HNS3_VEC_NUM_M          GENMASK(7, 0)
 354 #define HNS3_MIN_VECTOR_NUM     2 /* one for msi-x, another for IO */
 355 struct hns3_pf_res_cmd {
 356         uint16_t tqp_num;
 357         uint16_t buf_size;
 358         uint16_t msixcap_localid_ba_nic;
 359         uint16_t msixcap_localid_ba_rocee;
 360         uint16_t pf_intr_vector_number;
 361         uint16_t pf_own_fun_number;
 362         uint16_t tx_buf_size;
 363         uint16_t dv_buf_size;
 364         uint32_t rsv[2];
 365 };
 366
 367 struct hns3_vf_res_cmd {
 368         uint16_t tqp_num;
 369         uint16_t reserved;
 370         uint16_t msixcap_localid_ba_nic;
 371         uint16_t msixcap_localid_ba_rocee;
 372         uint16_t vf_intr_vector_number;
 373         uint16_t rsv[7];
 374 };
 375
 376 #define HNS3_UMV_SPC_ALC_B      0
 377 struct hns3_umv_spc_alc_cmd {
 378         uint8_t allocate;
 379         uint8_t rsv1[3];
 380         uint32_t space_size;
 381         uint8_t rsv2[16];
 382 };
 383
 384 #define HNS3_CFG_OFFSET_S               0
 385 #define HNS3_CFG_OFFSET_M               GENMASK(19, 0)
 386 #define HNS3_CFG_RD_LEN_S               24
 387 #define HNS3_CFG_RD_LEN_M               GENMASK(27, 24)
 388 #define HNS3_CFG_RD_LEN_BYTES           16
 389 #define HNS3_CFG_RD_LEN_UNIT            4
 390
 391 #define HNS3_CFG_VMDQ_S                 0
 392 #define HNS3_CFG_VMDQ_M                 GENMASK(7, 0)
 393 #define HNS3_CFG_TC_NUM_S               8
 394 #define HNS3_CFG_TC_NUM_M               GENMASK(15, 8)
 395 #define HNS3_CFG_TQP_DESC_N_S           16
 396 #define HNS3_CFG_TQP_DESC_N_M           GENMASK(31, 16)
 397 #define HNS3_CFG_PHY_ADDR_S             0
 398 #define HNS3_CFG_PHY_ADDR_M             GENMASK(7, 0)
 399 #define HNS3_CFG_MEDIA_TP_S             8
 400 #define HNS3_CFG_MEDIA_TP_M             GENMASK(15, 8)
 401 #define HNS3_CFG_RX_BUF_LEN_S           16
 402 #define HNS3_CFG_RX_BUF_LEN_M           GENMASK(31, 16)
 403 #define HNS3_CFG_MAC_ADDR_H_S           0
 404 #define HNS3_CFG_MAC_ADDR_H_M           GENMASK(15, 0)
 405 #define HNS3_CFG_DEFAULT_SPEED_S        16
 406 #define HNS3_CFG_DEFAULT_SPEED_M        GENMASK(23, 16)
 407 #define HNS3_CFG_RSS_SIZE_S             24
 408 #define HNS3_CFG_RSS_SIZE_M             GENMASK(31, 24)
 409 #define HNS3_CFG_SPEED_ABILITY_S        0
 410 #define HNS3_CFG_SPEED_ABILITY_M        GENMASK(7, 0)
 411 #define HNS3_CFG_UMV_TBL_SPACE_S        16
 412 #define HNS3_CFG_UMV_TBL_SPACE_M        GENMASK(31, 16)
 413
 414 #define HNS3_ACCEPT_TAG1_B              0
 415 #define HNS3_ACCEPT_UNTAG1_B            1
 416 #define HNS3_PORT_INS_TAG1_EN_B         2
 417 #define HNS3_PORT_INS_TAG2_EN_B         3
 418 #define HNS3_CFG_NIC_ROCE_SEL_B         4
 419 #define HNS3_ACCEPT_TAG2_B              5
 420 #define HNS3_ACCEPT_UNTAG2_B            6
 421
 422 #define HNS3_REM_TAG1_EN_B              0
 423 #define HNS3_REM_TAG2_EN_B              1
 424 #define HNS3_SHOW_TAG1_EN_B             2
 425 #define HNS3_SHOW_TAG2_EN_B             3
 426
 427 /* Factor used to calculate offset and bitmap of VF num */
 428 #define HNS3_VF_NUM_PER_CMD             64
 429 #define HNS3_VF_NUM_PER_BYTE            8
 430
 431 struct hns3_cfg_param_cmd {
 432         uint32_t offset;
 433         uint32_t rsv;
 434         uint32_t param[4];
 435 };
 436
 437 #define HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM        8
 438 struct hns3_vport_vtag_rx_cfg_cmd {
 439         uint8_t vport_vlan_cfg;
 440         uint8_t vf_offset;
 441         uint8_t rsv1[6];
 442         uint8_t vf_bitmap[HNS3_VPORT_VTAG_RX_CFG_CMD_VF_BITMAP_NUM];
 443         uint8_t rsv2[8];
 444 };
 445
 446 struct hns3_vport_vtag_tx_cfg_cmd {
 447         uint8_t vport_vlan_cfg;
 448         uint8_t vf_offset;
 449         uint8_t rsv1[2];
 450         uint16_t def_vlan_tag1;
 451         uint16_t def_vlan_tag2;
 452         uint8_t vf_bitmap[8];
 453         uint8_t rsv2[8];
 454 };
 455
 456
 457 struct hns3_vlan_filter_ctrl_cmd {
 458         uint8_t vlan_type;
 459         uint8_t vlan_fe;
 460         uint8_t rsv1[2];
 461         uint8_t vf_id;
 462         uint8_t rsv2[19];
 463 };
 464
 465 #define HNS3_VLAN_OFFSET_BITMAP_NUM     20
 466 struct hns3_vlan_filter_pf_cfg_cmd {
 467         uint8_t vlan_offset;
 468         uint8_t vlan_cfg;
 469         uint8_t rsv[2];
 470         uint8_t vlan_offset_bitmap[HNS3_VLAN_OFFSET_BITMAP_NUM];
 471 };
 472
 473 #define HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM       16
 474 struct hns3_vlan_filter_vf_cfg_cmd {
 475         uint16_t vlan_id;
 476         uint8_t  resp_code;
 477         uint8_t  rsv;
 478         uint8_t  vlan_cfg;
 479         uint8_t  rsv1[3];
 480         uint8_t  vf_bitmap[HNS3_VLAN_FILTER_VF_CFG_CMD_VF_BITMAP_NUM];
 481 };
 482
 483 struct hns3_tx_vlan_type_cfg_cmd {
 484         uint16_t ot_vlan_type;
 485         uint16_t in_vlan_type;
 486         uint8_t rsv[20];
 487 };
 488
 489 struct hns3_rx_vlan_type_cfg_cmd {
 490         uint16_t ot_fst_vlan_type;
 491         uint16_t ot_sec_vlan_type;
 492         uint16_t in_fst_vlan_type;
 493         uint16_t in_sec_vlan_type;
 494         uint8_t rsv[16];
 495 };
 496
 497 #define HNS3_TSO_MSS_MIN_S      0
 498 #define HNS3_TSO_MSS_MIN_M      GENMASK(13, 0)
 499
 500 #define HNS3_TSO_MSS_MAX_S      16
 501 #define HNS3_TSO_MSS_MAX_M      GENMASK(29, 16)
 502
 503 struct hns3_cfg_tso_status_cmd {
 504         rte_le16_t tso_mss_min;
 505         rte_le16_t tso_mss_max;
 506         uint8_t rsv[20];
 507 };
 508
 509 #define HNS3_GRO_EN_B           0
 510 struct hns3_cfg_gro_status_cmd {
 511         rte_le16_t gro_en;
 512         uint8_t rsv[22];
 513 };
 514
 515 #define HNS3_TSO_MSS_MIN        256
 516 #define HNS3_TSO_MSS_MAX        9668
 517
 518 #define HNS3_RSS_HASH_KEY_OFFSET_B      4
 519
 520 #define HNS3_RSS_CFG_TBL_SIZE   16
 521 #define HNS3_RSS_HASH_KEY_NUM   16
 522 /* Configure the algorithm mode and Hash Key, opcode:0x0D01 */
 523 struct hns3_rss_generic_config_cmd {
 524         /* Hash_algorithm(8.0~8.3), hash_key_offset(8.4~8.7) */
 525         uint8_t hash_config;
 526         uint8_t rsv[7];
 527         uint8_t hash_key[HNS3_RSS_HASH_KEY_NUM];
 528 };
 529
 530 /* Configure the tuple selection for RSS hash input, opcode:0x0D02 */
 531 struct hns3_rss_input_tuple_cmd {
 532         uint8_t ipv4_tcp_en;
 533         uint8_t ipv4_udp_en;
 534         uint8_t ipv4_sctp_en;
 535         uint8_t ipv4_fragment_en;
 536         uint8_t ipv6_tcp_en;
 537         uint8_t ipv6_udp_en;
 538         uint8_t ipv6_sctp_en;
 539         uint8_t ipv6_fragment_en;
 540         uint8_t rsv[16];
 541 };
 542
 543 #define HNS3_RSS_CFG_TBL_SIZE   16
 544
 545 /* Configure the indirection table, opcode:0x0D07 */
 546 struct hns3_rss_indirection_table_cmd {
 547         uint16_t start_table_index;  /* Bit3~0 must be 0x0. */
 548         uint16_t rss_set_bitmap;
 549         uint8_t rsv[4];
 550         uint8_t rss_result[HNS3_RSS_CFG_TBL_SIZE];
 551 };
 552
 553 #define HNS3_RSS_TC_OFFSET_S            0
 554 #define HNS3_RSS_TC_OFFSET_M            (0x3ff << HNS3_RSS_TC_OFFSET_S)
 555 #define HNS3_RSS_TC_SIZE_S              12
 556 #define HNS3_RSS_TC_SIZE_M              (0x7 << HNS3_RSS_TC_SIZE_S)
 557 #define HNS3_RSS_TC_VALID_B             15
 558
 559 /* Configure the tc_size and tc_offset, opcode:0x0D08 */
 560 struct hns3_rss_tc_mode_cmd {
 561         uint16_t rss_tc_mode[HNS3_MAX_TC_NUM];
 562         uint8_t rsv[8];
 563 };
 564
 565 #define HNS3_LINK_STATUS_UP_B   0
 566 #define HNS3_LINK_STATUS_UP_M   BIT(HNS3_LINK_STATUS_UP_B)
 567 struct hns3_link_status_cmd {
 568         uint8_t status;
 569         uint8_t rsv[23];
 570 };
 571
 572 struct hns3_promisc_param {
 573         uint8_t vf_id;
 574         uint8_t enable;
 575 };
 576
 577 #define HNS3_PROMISC_TX_EN_B    BIT(4)
 578 #define HNS3_PROMISC_RX_EN_B    BIT(5)
 579 #define HNS3_PROMISC_EN_B       1
 580 #define HNS3_PROMISC_EN_ALL     0x7
 581 #define HNS3_PROMISC_EN_UC      0x1
 582 #define HNS3_PROMISC_EN_MC      0x2
 583 #define HNS3_PROMISC_EN_BC      0x4
 584 struct hns3_promisc_cfg_cmd {
 585         uint8_t flag;
 586         uint8_t vf_id;
 587         uint16_t rsv0;
 588         uint8_t rsv1[20];
 589 };
 590
 591 enum hns3_promisc_type {
 592         HNS3_UNICAST    = 1,
 593         HNS3_MULTICAST  = 2,
 594         HNS3_BROADCAST  = 3,
 595 };
 596
 597 #define HNS3_MAC_TX_EN_B                6
 598 #define HNS3_MAC_RX_EN_B                7
 599 #define HNS3_MAC_PAD_TX_B               11
 600 #define HNS3_MAC_PAD_RX_B               12
 601 #define HNS3_MAC_1588_TX_B              13
 602 #define HNS3_MAC_1588_RX_B              14
 603 #define HNS3_MAC_APP_LP_B               15
 604 #define HNS3_MAC_LINE_LP_B              16
 605 #define HNS3_MAC_FCS_TX_B               17
 606 #define HNS3_MAC_RX_OVERSIZE_TRUNCATE_B 18
 607 #define HNS3_MAC_RX_FCS_STRIP_B         19
 608 #define HNS3_MAC_RX_FCS_B               20
 609 #define HNS3_MAC_TX_UNDER_MIN_ERR_B     21
 610 #define HNS3_MAC_TX_OVERSIZE_TRUNCATE_B 22
 611
 612 struct hns3_config_mac_mode_cmd {
 613         uint32_t txrx_pad_fcs_loop_en;
 614         uint8_t  rsv[20];
 615 };
 616
 617 #define HNS3_CFG_SPEED_10M              6
 618 #define HNS3_CFG_SPEED_100M             7
 619 #define HNS3_CFG_SPEED_1G               0
 620 #define HNS3_CFG_SPEED_10G              1
 621 #define HNS3_CFG_SPEED_25G              2
 622 #define HNS3_CFG_SPEED_40G              3
 623 #define HNS3_CFG_SPEED_50G              4
 624 #define HNS3_CFG_SPEED_100G             5
 625 #define HNS3_CFG_SPEED_200G             8
 626
 627 #define HNS3_CFG_SPEED_S                0
 628 #define HNS3_CFG_SPEED_M                GENMASK(5, 0)
 629 #define HNS3_CFG_DUPLEX_B               7
 630 #define HNS3_CFG_DUPLEX_M               BIT(HNS3_CFG_DUPLEX_B)
 631
 632 #define HNS3_CFG_MAC_SPEED_CHANGE_EN_B  0
 633
 634 struct hns3_config_mac_speed_dup_cmd {
 635         uint8_t speed_dup;
 636         uint8_t mac_change_fec_en;
 637         uint8_t rsv[22];
 638 };
 639
 640 #define HNS3_RING_ID_MASK               GENMASK(9, 0)
 641 #define HNS3_TQP_ENABLE_B               0
 642
 643 #define HNS3_MAC_CFG_AN_EN_B            0
 644 #define HNS3_MAC_CFG_AN_INT_EN_B        1
 645 #define HNS3_MAC_CFG_AN_INT_MSK_B       2
 646 #define HNS3_MAC_CFG_AN_INT_CLR_B       3
 647 #define HNS3_MAC_CFG_AN_RST_B           4
 648
 649 #define HNS3_MAC_CFG_AN_EN      BIT(HNS3_MAC_CFG_AN_EN_B)
 650
 651 struct hns3_config_auto_neg_cmd {
 652         uint32_t  cfg_an_cmd_flag;
 653         uint8_t   rsv[20];
 654 };
 655
 656 struct hns3_sfp_speed_cmd {
 657         uint32_t  sfp_speed;
 658         uint32_t  rsv[5];
 659 };
 660
 661 #define HNS3_MAC_MGR_MASK_VLAN_B                BIT(0)
 662 #define HNS3_MAC_MGR_MASK_MAC_B                 BIT(1)
 663 #define HNS3_MAC_MGR_MASK_ETHERTYPE_B           BIT(2)
 664 #define HNS3_MAC_ETHERTYPE_LLDP                 0x88cc
 665
 666 struct hns3_mac_mgr_tbl_entry_cmd {
 667         uint8_t   flags;
 668         uint8_t   resp_code;
 669         uint16_t  vlan_tag;
 670         uint32_t  mac_addr_hi32;
 671         uint16_t  mac_addr_lo16;
 672         uint16_t  rsv1;
 673         uint16_t  ethter_type;
 674         uint16_t  egress_port;
 675         uint16_t  egress_queue;
 676         uint8_t   sw_port_id_aware;
 677         uint8_t   rsv2;
 678         uint8_t   i_port_bitmap;
 679         uint8_t   i_port_direction;
 680         uint8_t   rsv3[2];
 681 };
 682
 683 struct hns3_cfg_com_tqp_queue_cmd {
 684         uint16_t tqp_id;
 685         uint16_t stream_id;
 686         uint8_t enable;
 687         uint8_t rsv[19];
 688 };
 689
 690 #define HNS3_TQP_MAP_TYPE_PF            0
 691 #define HNS3_TQP_MAP_TYPE_VF            1
 692 #define HNS3_TQP_MAP_TYPE_B             0
 693 #define HNS3_TQP_MAP_EN_B               1
 694
 695 struct hns3_tqp_map_cmd {
 696         uint16_t tqp_id;        /* Absolute tqp id for in this pf */
 697         uint8_t tqp_vf;         /* VF id */
 698         uint8_t tqp_flag;       /* Indicate it's pf or vf tqp */
 699         uint16_t tqp_vid;       /* Virtual id in this pf/vf */
 700         uint8_t rsv[18];
 701 };
 702
 703 enum hns3_ring_type {
 704         HNS3_RING_TYPE_TX,
 705         HNS3_RING_TYPE_RX
 706 };
 707
 708 enum hns3_int_gl_idx {
 709         HNS3_RING_GL_RX,
 710         HNS3_RING_GL_TX,
 711         HNS3_RING_GL_IMMEDIATE = 3
 712 };
 713
 714 #define HNS3_RING_GL_IDX_S      0
 715 #define HNS3_RING_GL_IDX_M      GENMASK(1, 0)
 716
 717 #define HNS3_VECTOR_ELEMENTS_PER_CMD    10
 718
 719 #define HNS3_INT_TYPE_S         0
 720 #define HNS3_INT_TYPE_M         GENMASK(1, 0)
 721 #define HNS3_TQP_ID_S           2
 722 #define HNS3_TQP_ID_M           GENMASK(12, 2)
 723 #define HNS3_INT_GL_IDX_S       13
 724 #define HNS3_INT_GL_IDX_M       GENMASK(14, 13)
 725 struct hns3_ctrl_vector_chain_cmd {
 726         uint8_t int_vector_id;
 727         uint8_t int_cause_num;
 728         uint16_t tqp_type_and_id[HNS3_VECTOR_ELEMENTS_PER_CMD];
 729         uint8_t vfid;
 730         uint8_t rsv;
 731 };
 732
 733 struct hns3_config_max_frm_size_cmd {
 734         uint16_t max_frm_size;
 735         uint8_t min_frm_size;
 736         uint8_t rsv[21];
 737 };
 738
 739 enum hns3_mac_vlan_tbl_opcode {
 740         HNS3_MAC_VLAN_ADD,      /* Add new or modify mac_vlan */
 741         HNS3_MAC_VLAN_UPDATE,   /* Modify other fields of this table */
 742         HNS3_MAC_VLAN_REMOVE,   /* Remove a entry through mac_vlan key */
 743         HNS3_MAC_VLAN_LKUP,     /* Lookup a entry through mac_vlan key */
 744 };
 745
 746 enum hns3_mac_vlan_add_resp_code {
 747         HNS3_ADD_UC_OVERFLOW = 2,  /* ADD failed for UC overflow */
 748         HNS3_ADD_MC_OVERFLOW,      /* ADD failed for MC overflow */
 749 };
 750
 751 #define HNS3_MC_MAC_VLAN_ADD_DESC_NUM   3
 752
 753 #define HNS3_MAC_VLAN_BIT0_EN_B         0
 754 #define HNS3_MAC_VLAN_BIT1_EN_B         1
 755 #define HNS3_MAC_EPORT_SW_EN_B          12
 756 #define HNS3_MAC_EPORT_TYPE_B           11
 757 #define HNS3_MAC_EPORT_VFID_S           3
 758 #define HNS3_MAC_EPORT_VFID_M           GENMASK(10, 3)
 759 #define HNS3_MAC_EPORT_PFID_S           0
 760 #define HNS3_MAC_EPORT_PFID_M           GENMASK(2, 0)
 761 struct hns3_mac_vlan_tbl_entry_cmd {
 762         uint8_t   flags;
 763         uint8_t   resp_code;
 764         uint16_t  vlan_tag;
 765         uint32_t  mac_addr_hi32;
 766         uint16_t  mac_addr_lo16;
 767         uint16_t  rsv1;
 768         uint8_t   entry_type;
 769         uint8_t   mc_mac_en;
 770         uint16_t  egress_port;
 771         uint16_t  egress_queue;
 772         uint8_t   rsv2[6];
 773 };
 774
 775 #define HNS3_TQP_RESET_B        0
 776 struct hns3_reset_tqp_queue_cmd {
 777         uint16_t tqp_id;
 778         uint8_t reset_req;
 779         uint8_t ready_to_reset;
 780         uint8_t rsv[20];
 781 };
 782
 783 #define HNS3_CFG_RESET_MAC_B            3
 784 #define HNS3_CFG_RESET_FUNC_B           7
 785 struct hns3_reset_cmd {
 786         uint8_t mac_func_reset;
 787         uint8_t fun_reset_vfid;
 788         uint8_t rsv[22];
 789 };
 790
 791 #define HNS3_MAX_TQP_NUM_PER_FUNC       64
 792 #define HNS3_DEFAULT_TX_BUF             0x4000    /* 16k  bytes */
 793 #define HNS3_TOTAL_PKT_BUF              0x108000  /* 1.03125M bytes */
 794 #define HNS3_DEFAULT_DV                 0xA000    /* 40k byte */
 795 #define HNS3_DEFAULT_NON_DCB_DV         0x7800    /* 30K byte */
 796 #define HNS3_NON_DCB_ADDITIONAL_BUF     0x1400    /* 5120 byte */
 797
 798 #define HNS3_TYPE_CRQ                   0
 799 #define HNS3_TYPE_CSQ                   1
 800
 801 #define HNS3_NIC_SW_RST_RDY_B           16
 802 #define HNS3_NIC_SW_RST_RDY                     BIT(HNS3_NIC_SW_RST_RDY_B)
 803 #define HNS3_NIC_CMQ_DESC_NUM           1024
 804 #define HNS3_NIC_CMQ_DESC_NUM_S         3
 805
 806 #define HNS3_CMD_SEND_SYNC(flag) \
 807         ((flag) & HNS3_CMD_FLAG_NO_INTR)
 808
 809 void hns3_cmd_reuse_desc(struct hns3_cmd_desc *desc, bool is_read);
 810 void hns3_cmd_setup_basic_desc(struct hns3_cmd_desc *desc,
 811                                 enum hns3_opcode_type opcode, bool is_read);
 812 int hns3_cmd_send(struct hns3_hw *hw, struct hns3_cmd_desc *desc, int num);
 813 int hns3_cmd_init_queue(struct hns3_hw *hw);
 814 int hns3_cmd_init(struct hns3_hw *hw);
 815 void hns3_cmd_destroy_queue(struct hns3_hw *hw);
 816 void hns3_cmd_uninit(struct hns3_hw *hw);
 817
 818 #endif /* _HNS3_CMD_H_ */