common/sfc_efx/base: implement Tx control path for Riverhead
[dpdk.git] / drivers / net / hns3 / hns3_dcb.h
1 /* SPDX-License-Identifier: BSD-3-Clause
2  * Copyright(c) 2018-2019 Hisilicon Limited.
3  */
4
5 #ifndef _HNS3_DCB_H_
6 #define _HNS3_DCB_H_
7
8 #define HNS3_ETHER_MAX_RATE             100000
9
10 /* MAC Pause */
11 #define HNS3_TX_MAC_PAUSE_EN_MSK        BIT(0)
12 #define HNS3_RX_MAC_PAUSE_EN_MSK        BIT(1)
13
14 #define HNS3_DEFAULT_PAUSE_TRANS_GAP    0x18
15 #define HNS3_DEFAULT_PAUSE_TRANS_TIME   0xFFFF
16
17 /* SP or DWRR */
18 #define HNS3_DCB_TX_SCHD_DWRR_MSK       BIT(0)
19 #define HNS3_DCB_TX_SCHD_SP_MSK         (0xFE)
20
21 enum hns3_shap_bucket {
22         HNS3_DCB_SHAP_C_BUCKET = 0,
23         HNS3_DCB_SHAP_P_BUCKET,
24 };
25
26 struct hns3_priority_weight_cmd {
27         uint8_t pri_id;
28         uint8_t dwrr;
29         uint8_t rsvd[22];
30 };
31
32 struct hns3_qs_weight_cmd {
33         uint16_t qs_id;
34         uint8_t dwrr;
35         uint8_t rsvd[21];
36 };
37
38 struct hns3_pg_weight_cmd {
39         uint8_t pg_id;
40         uint8_t dwrr;
41         uint8_t rsvd[22];
42 };
43
44 struct hns3_ets_tc_weight_cmd {
45         uint8_t tc_weight[HNS3_MAX_TC_NUM];
46         uint8_t weight_offset;
47         uint8_t rsvd[15];
48 };
49
50 struct hns3_qs_to_pri_link_cmd {
51         uint16_t qs_id;
52         uint16_t rsvd;
53         uint8_t priority;
54 #define HNS3_DCB_QS_PRI_LINK_VLD_MSK    BIT(0)
55         uint8_t link_vld;
56         uint8_t rsvd1[18];
57 };
58
59 struct hns3_nq_to_qs_link_cmd {
60         uint16_t nq_id;
61         uint16_t rsvd;
62 #define HNS3_DCB_Q_QS_LINK_VLD_MSK      BIT(10)
63         uint16_t qset_id;
64         uint8_t rsvd1[18];
65 };
66
67 #define HNS3_DCB_SHAP_IR_B_MSK  GENMASK(7, 0)
68 #define HNS3_DCB_SHAP_IR_B_LSH  0
69 #define HNS3_DCB_SHAP_IR_U_MSK  GENMASK(11, 8)
70 #define HNS3_DCB_SHAP_IR_U_LSH  8
71 #define HNS3_DCB_SHAP_IR_S_MSK  GENMASK(15, 12)
72 #define HNS3_DCB_SHAP_IR_S_LSH  12
73 #define HNS3_DCB_SHAP_BS_B_MSK  GENMASK(20, 16)
74 #define HNS3_DCB_SHAP_BS_B_LSH  16
75 #define HNS3_DCB_SHAP_BS_S_MSK  GENMASK(25, 21)
76 #define HNS3_DCB_SHAP_BS_S_LSH  21
77
78 struct hns3_pri_shapping_cmd {
79         uint8_t pri_id;
80         uint8_t rsvd[3];
81         uint32_t pri_shapping_para;
82         uint32_t rsvd1[4];
83 };
84
85 struct hns3_pg_shapping_cmd {
86         uint8_t pg_id;
87         uint8_t rsvd[3];
88         uint32_t pg_shapping_para;
89         uint32_t rsvd1[4];
90 };
91
92 #define HNS3_BP_GRP_NUM         32
93 #define HNS3_BP_SUB_GRP_ID_S            0
94 #define HNS3_BP_SUB_GRP_ID_M            GENMASK(4, 0)
95 #define HNS3_BP_GRP_ID_S                5
96 #define HNS3_BP_GRP_ID_M                GENMASK(9, 5)
97 struct hns3_bp_to_qs_map_cmd {
98         uint8_t tc_id;
99         uint8_t rsvd[2];
100         uint8_t qs_group_id;
101         uint32_t qs_bit_map;
102         uint32_t rsvd1[4];
103 };
104
105 struct hns3_pfc_en_cmd {
106         uint8_t tx_rx_en_bitmap;
107         uint8_t pri_en_bitmap;
108         uint8_t rsvd[22];
109 };
110
111 struct hns3_port_shapping_cmd {
112         uint32_t port_shapping_para;
113         uint32_t rsvd[5];
114 };
115
116 struct hns3_cfg_pause_param_cmd {
117         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
118         uint8_t pause_trans_gap;
119         uint8_t rsvd;
120         uint16_t pause_trans_time;
121         uint8_t rsvd1[6];
122         /* extra mac address to do double check for pause frame */
123         uint8_t mac_addr_extra[RTE_ETHER_ADDR_LEN];
124         uint16_t rsvd2;
125 };
126
127 struct hns3_pg_to_pri_link_cmd {
128         uint8_t pg_id;
129         uint8_t rsvd1[3];
130         uint8_t pri_bit_map;
131         uint8_t rsvd2[19];
132 };
133
134 enum hns3_shaper_level {
135         HNS3_SHAPER_LVL_PRI     = 0,
136         HNS3_SHAPER_LVL_PG      = 1,
137         HNS3_SHAPER_LVL_PORT    = 2,
138         HNS3_SHAPER_LVL_QSET    = 3,
139         HNS3_SHAPER_LVL_CNT     = 4,
140         HNS3_SHAPER_LVL_VF      = 0,
141         HNS3_SHAPER_LVL_PF      = 1,
142 };
143
144 struct hns3_shaper_parameter {
145         uint32_t ir_b;  /* IR_B parameter of IR shaper */
146         uint32_t ir_u;  /* IR_U parameter of IR shaper */
147         uint32_t ir_s;  /* IR_S parameter of IR shaper */
148 };
149
150 #define hns3_dcb_set_field(dest, string, val) \
151                            hns3_set_field((dest), \
152                            (HNS3_DCB_SHAP_##string##_MSK), \
153                            (HNS3_DCB_SHAP_##string##_LSH), val)
154 #define hns3_dcb_get_field(src, string) \
155                         hns3_get_field((src), (HNS3_DCB_SHAP_##string##_MSK), \
156                                        (HNS3_DCB_SHAP_##string##_LSH))
157
158 int hns3_pause_addr_cfg(struct hns3_hw *hw, const uint8_t *mac_addr);
159
160 int hns3_dcb_configure(struct hns3_adapter *hns);
161
162 int hns3_dcb_init(struct hns3_hw *hw);
163
164 int hns3_dcb_init_hw(struct hns3_hw *hw);
165
166 int hns3_dcb_info_init(struct hns3_hw *hw);
167
168 int
169 hns3_fc_enable(struct rte_eth_dev *dev, struct rte_eth_fc_conf *fc_conf);
170
171 int
172 hns3_dcb_pfc_enable(struct rte_eth_dev *dev, struct rte_eth_pfc_conf *pfc_conf);
173
174 void hns3_set_rss_size(struct hns3_hw *hw, uint16_t nb_rx_q);
175
176 void hns3_tc_queue_mapping_cfg(struct hns3_hw *hw, uint16_t nb_queue);
177
178 int hns3_dcb_cfg_update(struct hns3_adapter *hns);
179
180 #endif /* _HNS3_DCB_H_ */