drivers/net/hns3/hns3_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_ETHDEV_H_
   6 #define _HNS3_ETHDEV_H_
   7
   8 #include <sys/time.h>
   9 #include <rte_alarm.h>
  10
  11 #include "hns3_cmd.h"
  12 #include "hns3_mbx.h"
  13 #include "hns3_rss.h"
  14 #include "hns3_fdir.h"
  15 #include "hns3_stats.h"
  16
  17 /* Vendor ID */
  18 #define PCI_VENDOR_ID_HUAWEI                    0x19e5
  19
  20 /* Device IDs */
  21 #define HNS3_DEV_ID_GE                          0xA220
  22 #define HNS3_DEV_ID_25GE                        0xA221
  23 #define HNS3_DEV_ID_25GE_RDMA                   0xA222
  24 #define HNS3_DEV_ID_50GE_RDMA                   0xA224
  25 #define HNS3_DEV_ID_100G_RDMA_MACSEC            0xA226
  26 #define HNS3_DEV_ID_100G_VF                     0xA22E
  27 #define HNS3_DEV_ID_100G_RDMA_PFC_VF            0xA22F
  28
  29 /* PCI Config offsets */
  30 #define HNS3_PCI_REVISION_ID                    0x08
  31 #define HNS3_PCI_REVISION_ID_LEN                1
  32
  33 #define HNS3_UC_MACADDR_NUM             128
  34 #define HNS3_VF_UC_MACADDR_NUM          48
  35 #define HNS3_MC_MACADDR_NUM             128
  36
  37 #define HNS3_MAX_BD_SIZE                65535
  38 #define HNS3_MAX_NON_TSO_BD_PER_PKT     8
  39 #define HNS3_MAX_TSO_BD_PER_PKT         63
  40 #define HNS3_MAX_FRAME_LEN              9728
  41 #define HNS3_VLAN_TAG_SIZE              4
  42 #define HNS3_DEFAULT_RX_BUF_LEN         2048
  43 #define HNS3_MAX_BD_PAYLEN              (1024 * 1024 - 1)
  44 #define HNS3_MAX_TSO_HDR_SIZE           512
  45 #define HNS3_MAX_TSO_HDR_BD_NUM         3
  46
  47 #define HNS3_ETH_OVERHEAD \
  48         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + HNS3_VLAN_TAG_SIZE * 2)
  49 #define HNS3_PKTLEN_TO_MTU(pktlen)      ((pktlen) - HNS3_ETH_OVERHEAD)
  50 #define HNS3_MAX_MTU    (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
  51 #define HNS3_DEFAULT_MTU                1500UL
  52 #define HNS3_DEFAULT_FRAME_LEN          (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
  53 #define HNS3_MIN_PKT_SIZE               60
  54
  55 #define HNS3_4_TCS                      4
  56 #define HNS3_8_TCS                      8
  57
  58 #define HNS3_MAX_PF_NUM                 8
  59 #define HNS3_UMV_TBL_SIZE               3072
  60 #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
  61         (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
  62
  63 #define HNS3_PF_CFG_BLOCK_SIZE          32
  64 #define HNS3_PF_CFG_DESC_NUM \
  65         (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
  66
  67 #define HNS3_DEFAULT_ENABLE_PFC_NUM     0
  68
  69 #define HNS3_INTR_UNREG_FAIL_RETRY_CNT  5
  70 #define HNS3_INTR_UNREG_FAIL_DELAY_MS   500
  71
  72 #define HNS3_QUIT_RESET_CNT             10
  73 #define HNS3_QUIT_RESET_DELAY_MS        100
  74
  75 #define HNS3_POLL_RESPONE_MS            1
  76
  77 #define HNS3_MAX_USER_PRIO              8
  78 #define HNS3_PG_NUM                     4
  79 enum hns3_fc_mode {
  80         HNS3_FC_NONE,
  81         HNS3_FC_RX_PAUSE,
  82         HNS3_FC_TX_PAUSE,
  83         HNS3_FC_FULL,
  84         HNS3_FC_DEFAULT
  85 };
  86
  87 #define HNS3_SCH_MODE_SP        0
  88 #define HNS3_SCH_MODE_DWRR      1
  89 struct hns3_pg_info {
  90         uint8_t pg_id;
  91         uint8_t pg_sch_mode;  /* 0: sp; 1: dwrr */
  92         uint8_t tc_bit_map;
  93         uint32_t bw_limit;
  94         uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
  95 };
  96
  97 struct hns3_tc_info {
  98         uint8_t tc_id;
  99         uint8_t tc_sch_mode;  /* 0: sp; 1: dwrr */
 100         uint8_t pgid;
 101         uint32_t bw_limit;
 102         uint8_t up_to_tc_map; /* user priority maping on the TC */
 103 };
 104
 105 struct hns3_dcb_info {
 106         uint8_t num_tc;
 107         uint8_t num_pg;     /* It must be 1 if vNET-Base schd */
 108         uint8_t pg_dwrr[HNS3_PG_NUM];
 109         uint8_t prio_tc[HNS3_MAX_USER_PRIO];
 110         struct hns3_pg_info pg_info[HNS3_PG_NUM];
 111         struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
 112         uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
 113         uint8_t pfc_en; /* Pfc enabled or not for user priority */
 114 };
 115
 116 enum hns3_fc_status {
 117         HNS3_FC_STATUS_NONE,
 118         HNS3_FC_STATUS_MAC_PAUSE,
 119         HNS3_FC_STATUS_PFC,
 120 };
 121
 122 struct hns3_tc_queue_info {
 123         uint8_t tqp_offset;     /* TQP offset from base TQP */
 124         uint8_t tqp_count;      /* Total TQPs */
 125         uint8_t tc;             /* TC index */
 126         bool enable;            /* If this TC is enable or not */
 127 };
 128
 129 struct hns3_cfg {
 130         uint8_t vmdq_vport_num;
 131         uint8_t tc_num;
 132         uint16_t tqp_desc_num;
 133         uint16_t rx_buf_len;
 134         uint16_t rss_size_max;
 135         uint8_t phy_addr;
 136         uint8_t media_type;
 137         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 138         uint8_t default_speed;
 139         uint32_t numa_node_map;
 140         uint8_t speed_ability;
 141         uint16_t umv_space;
 142 };
 143
 144 /* mac media type */
 145 enum hns3_media_type {
 146         HNS3_MEDIA_TYPE_UNKNOWN,
 147         HNS3_MEDIA_TYPE_FIBER,
 148         HNS3_MEDIA_TYPE_COPPER,
 149         HNS3_MEDIA_TYPE_BACKPLANE,
 150         HNS3_MEDIA_TYPE_NONE,
 151 };
 152
 153 struct hns3_mac {
 154         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 155         bool default_addr_setted; /* whether default addr(mac_addr) is setted */
 156         uint8_t media_type;
 157         uint8_t phy_addr;
 158         uint8_t link_duplex  : 1; /* ETH_LINK_[HALF/FULL]_DUPLEX */
 159         uint8_t link_autoneg : 1; /* ETH_LINK_[AUTONEG/FIXED] */
 160         uint8_t link_status  : 1; /* ETH_LINK_[DOWN/UP] */
 161         uint32_t link_speed;      /* ETH_SPEED_NUM_ */
 162 };
 163
 164 struct hns3_fake_queue_data {
 165         void **rx_queues; /* Array of pointers to fake RX queues. */
 166         void **tx_queues; /* Array of pointers to fake TX queues. */
 167         uint16_t nb_fake_rx_queues; /* Number of fake RX queues. */
 168         uint16_t nb_fake_tx_queues; /* Number of fake TX queues. */
 169 };
 170
 171 /* Primary process maintains driver state in main thread.
 172  *
 173  * +---------------+
 174  * | UNINITIALIZED |<-----------+
 175  * +---------------+            |
 176  *      |.eth_dev_init          |.eth_dev_uninit
 177  *      V                       |
 178  * +---------------+------------+
 179  * |  INITIALIZED  |
 180  * +---------------+<-----------<---------------+
 181  *      |.dev_configure         |               |
 182  *      V                       |failed         |
 183  * +---------------+------------+               |
 184  * |  CONFIGURING  |                            |
 185  * +---------------+----+                       |
 186  *      |success        |                       |
 187  *      |               |               +---------------+
 188  *      |               |               |    CLOSING    |
 189  *      |               |               +---------------+
 190  *      |               |                       ^
 191  *      V               |.dev_configure         |
 192  * +---------------+----+                       |.dev_close
 193  * |  CONFIGURED   |----------------------------+
 194  * +---------------+<-----------+
 195  *      |.dev_start             |
 196  *      V                       |
 197  * +---------------+            |
 198  * |   STARTING    |------------^
 199  * +---------------+ failed     |
 200  *      |success                |
 201  *      |               +---------------+
 202  *      |               |   STOPPING    |
 203  *      |               +---------------+
 204  *      |                       ^
 205  *      V                       |.dev_stop
 206  * +---------------+------------+
 207  * |    STARTED    |
 208  * +---------------+
 209  */
 210 enum hns3_adapter_state {
 211         HNS3_NIC_UNINITIALIZED = 0,
 212         HNS3_NIC_INITIALIZED,
 213         HNS3_NIC_CONFIGURING,
 214         HNS3_NIC_CONFIGURED,
 215         HNS3_NIC_STARTING,
 216         HNS3_NIC_STARTED,
 217         HNS3_NIC_STOPPING,
 218         HNS3_NIC_CLOSING,
 219         HNS3_NIC_CLOSED,
 220         HNS3_NIC_REMOVED,
 221         HNS3_NIC_NSTATES
 222 };
 223
 224 /* Reset various stages, execute in order */
 225 enum hns3_reset_stage {
 226         /* Stop query services, stop transceiver, disable MAC */
 227         RESET_STAGE_DOWN,
 228         /* Clear reset completion flags, disable send command */
 229         RESET_STAGE_PREWAIT,
 230         /* Inform IMP to start resetting */
 231         RESET_STAGE_REQ_HW_RESET,
 232         /* Waiting for hardware reset to complete */
 233         RESET_STAGE_WAIT,
 234         /* Reinitialize hardware */
 235         RESET_STAGE_DEV_INIT,
 236         /* Restore user settings and enable MAC */
 237         RESET_STAGE_RESTORE,
 238         /* Restart query services, start transceiver */
 239         RESET_STAGE_DONE,
 240         /* Not in reset state */
 241         RESET_STAGE_NONE,
 242 };
 243
 244 enum hns3_reset_level {
 245         HNS3_NONE_RESET,
 246         HNS3_VF_FUNC_RESET, /* A VF function reset */
 247         /*
 248          * All VFs under a PF perform function reset.
 249          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 250          * of the reset level and the one defined in kernel driver should be
 251          * same.
 252          */
 253         HNS3_VF_PF_FUNC_RESET = 2,
 254         /*
 255          * All VFs under a PF perform FLR reset.
 256          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 257          * of the reset level and the one defined in kernel driver should be
 258          * same.
 259          */
 260         HNS3_VF_FULL_RESET = 3,
 261         HNS3_FLR_RESET,     /* A VF perform FLR reset */
 262         /* All VFs under the rootport perform a global or IMP reset */
 263         HNS3_VF_RESET,
 264         HNS3_FUNC_RESET,    /* A PF function reset */
 265         /* All PFs under the rootport perform a global reset */
 266         HNS3_GLOBAL_RESET,
 267         HNS3_IMP_RESET,     /* All PFs under the rootport perform a IMP reset */
 268         HNS3_MAX_RESET
 269 };
 270
 271 enum hns3_wait_result {
 272         HNS3_WAIT_UNKNOWN,
 273         HNS3_WAIT_REQUEST,
 274         HNS3_WAIT_SUCCESS,
 275         HNS3_WAIT_TIMEOUT
 276 };
 277
 278 #define HNS3_RESET_SYNC_US 100000
 279
 280 struct hns3_reset_stats {
 281         uint64_t request_cnt; /* Total request reset times */
 282         uint64_t global_cnt;  /* Total GLOBAL reset times */
 283         uint64_t imp_cnt;     /* Total IMP reset times */
 284         uint64_t exec_cnt;    /* Total reset executive times */
 285         uint64_t success_cnt; /* Total reset successful times */
 286         uint64_t fail_cnt;    /* Total reset failed times */
 287         uint64_t merge_cnt;   /* Total merged in high reset times */
 288 };
 289
 290 typedef bool (*check_completion_func)(struct hns3_hw *hw);
 291
 292 struct hns3_wait_data {
 293         void *hns;
 294         uint64_t end_ms;
 295         uint64_t interval;
 296         int16_t count;
 297         enum hns3_wait_result result;
 298         check_completion_func check_completion;
 299 };
 300
 301 struct hns3_reset_ops {
 302         void (*reset_service)(void *arg);
 303         int (*stop_service)(struct hns3_adapter *hns);
 304         int (*prepare_reset)(struct hns3_adapter *hns);
 305         int (*wait_hardware_ready)(struct hns3_adapter *hns);
 306         int (*reinit_dev)(struct hns3_adapter *hns);
 307         int (*restore_conf)(struct hns3_adapter *hns);
 308         int (*start_service)(struct hns3_adapter *hns);
 309 };
 310
 311 enum hns3_schedule {
 312         SCHEDULE_NONE,
 313         SCHEDULE_PENDING,
 314         SCHEDULE_REQUESTED,
 315         SCHEDULE_DEFERRED,
 316 };
 317
 318 struct hns3_reset_data {
 319         enum hns3_reset_stage stage;
 320         rte_atomic16_t schedule;
 321         /* Reset flag, covering the entire reset process */
 322         rte_atomic16_t resetting;
 323         /* Used to disable sending cmds during reset */
 324         rte_atomic16_t disable_cmd;
 325         /* The reset level being processed */
 326         enum hns3_reset_level level;
 327         /* Reset level set, each bit represents a reset level */
 328         uint64_t pending;
 329         /* Request reset level set, from interrupt or mailbox */
 330         uint64_t request;
 331         int attempts; /* Reset failure retry */
 332         int retries;  /* Timeout failure retry in reset_post */
 333         /*
 334          * At the time of global or IMP reset, the command cannot be sent to
 335          * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
 336          * reset process, so the mbuf is required to be released after the reset
 337          * is completed.The mbuf_deferred_free is used to mark whether mbuf
 338          * needs to be released.
 339          */
 340         bool mbuf_deferred_free;
 341         struct timeval start_time;
 342         struct hns3_reset_stats stats;
 343         const struct hns3_reset_ops *ops;
 344         struct hns3_wait_data *wait_data;
 345 };
 346
 347 struct hns3_hw {
 348         struct rte_eth_dev_data *data;
 349         void *io_base;
 350         uint8_t revision;           /* PCI revision, low byte of class word */
 351         struct hns3_cmq cmq;
 352         struct hns3_mbx_resp_status mbx_resp; /* mailbox response */
 353         struct hns3_mbx_arq_ring arq;         /* mailbox async rx queue */
 354         pthread_t irq_thread_id;
 355         struct hns3_mac mac;
 356         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 357         struct hns3_tqp_stats tqp_stats;
 358         /* Include Mac stats | Rx stats | Tx stats */
 359         struct hns3_mac_stats mac_stats;
 360         uint32_t fw_version;
 361
 362         uint16_t num_msi;
 363         uint16_t total_tqps_num;    /* total task queue pairs of this PF */
 364         uint16_t tqps_num;          /* num task queue pairs of this function */
 365         uint16_t intr_tqps_num;     /* num queue pairs mapping interrupt */
 366         uint16_t rss_size_max;      /* HW defined max RSS task queue */
 367         uint16_t rx_buf_len;
 368         uint16_t num_tx_desc;       /* desc num of per tx queue */
 369         uint16_t num_rx_desc;       /* desc num of per rx queue */
 370
 371         struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
 372         int mc_addrs_num; /* Multicast mac addresses number */
 373
 374         /* The configuration info of RSS */
 375         struct hns3_rss_conf rss_info;
 376         bool rss_dis_flag; /* disable rss flag. true: disable, false: enable */
 377
 378         uint8_t num_tc;             /* Total number of enabled TCs */
 379         uint8_t hw_tc_map;
 380         enum hns3_fc_mode current_mode;
 381         enum hns3_fc_mode requested_mode;
 382         struct hns3_dcb_info dcb_info;
 383         enum hns3_fc_status current_fc_status; /* current flow control status */
 384         struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
 385         uint16_t used_rx_queues;
 386         uint16_t used_tx_queues;
 387
 388         /* Config max queue numbers between rx and tx queues from user */
 389         uint16_t cfg_max_queues;
 390         struct hns3_fake_queue_data fkq_data;     /* fake queue data */
 391         uint16_t alloc_rss_size;    /* RX queue number per TC */
 392         uint16_t tx_qnum_per_tc;    /* TX queue number per TC */
 393
 394         uint32_t flag;
 395         /*
 396          * PMD setup and configuration is not thread safe. Since it is not
 397          * performance sensitive, it is better to guarantee thread-safety
 398          * and add device level lock. Adapter control operations which
 399          * change its state should acquire the lock.
 400          */
 401         rte_spinlock_t lock;
 402         enum hns3_adapter_state adapter_state;
 403         struct hns3_reset_data reset;
 404 };
 405
 406 #define HNS3_FLAG_TC_BASE_SCH_MODE              1
 407 #define HNS3_FLAG_VNET_BASE_SCH_MODE            2
 408
 409 struct hns3_err_msix_intr_stats {
 410         uint64_t mac_afifo_tnl_intr_cnt;
 411         uint64_t ppu_mpf_abnormal_intr_st2_cnt;
 412         uint64_t ssu_port_based_pf_intr_cnt;
 413         uint64_t ppp_pf_abnormal_intr_cnt;
 414         uint64_t ppu_pf_abnormal_intr_cnt;
 415 };
 416
 417 /* vlan entry information. */
 418 struct hns3_user_vlan_table {
 419         LIST_ENTRY(hns3_user_vlan_table) next;
 420         bool hd_tbl_status;
 421         uint16_t vlan_id;
 422 };
 423
 424 struct hns3_port_base_vlan_config {
 425         uint16_t state;
 426         uint16_t pvid;
 427 };
 428
 429 /* Vlan tag configuration for RX direction */
 430 struct hns3_rx_vtag_cfg {
 431         uint8_t rx_vlan_offload_en; /* Whether enable rx vlan offload */
 432         uint8_t strip_tag1_en;      /* Whether strip inner vlan tag */
 433         uint8_t strip_tag2_en;      /* Whether strip outer vlan tag */
 434         uint8_t vlan1_vlan_prionly; /* Inner VLAN Tag up to descriptor Enable */
 435         uint8_t vlan2_vlan_prionly; /* Outer VLAN Tag up to descriptor Enable */
 436 };
 437
 438 /* Vlan tag configuration for TX direction */
 439 struct hns3_tx_vtag_cfg {
 440         bool accept_tag1;           /* Whether accept tag1 packet from host */
 441         bool accept_untag1;         /* Whether accept untag1 packet from host */
 442         bool accept_tag2;
 443         bool accept_untag2;
 444         bool insert_tag1_en;        /* Whether insert inner vlan tag */
 445         bool insert_tag2_en;        /* Whether insert outer vlan tag */
 446         uint16_t default_tag1;      /* The default inner vlan tag to insert */
 447         uint16_t default_tag2;      /* The default outer vlan tag to insert */
 448 };
 449
 450 struct hns3_vtag_cfg {
 451         struct hns3_rx_vtag_cfg rx_vcfg;
 452         struct hns3_tx_vtag_cfg tx_vcfg;
 453 };
 454
 455 /* Request types for IPC. */
 456 enum hns3_mp_req_type {
 457         HNS3_MP_REQ_START_RXTX = 1,
 458         HNS3_MP_REQ_STOP_RXTX,
 459         HNS3_MP_REQ_MAX
 460 };
 461
 462 /* Pameters for IPC. */
 463 struct hns3_mp_param {
 464         enum hns3_mp_req_type type;
 465         int port_id;
 466         int result;
 467 };
 468
 469 /* Request timeout for IPC. */
 470 #define HNS3_MP_REQ_TIMEOUT_SEC 5
 471
 472 /* Key string for IPC. */
 473 #define HNS3_MP_NAME "net_hns3_mp"
 474
 475 struct hns3_pf {
 476         struct hns3_adapter *adapter;
 477         bool is_main_pf;
 478         uint16_t func_num; /* num functions of this pf, include pf and vfs */
 479
 480         uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
 481         uint32_t tx_buf_size; /* Tx buffer size for each TC */
 482         uint32_t dv_buf_size; /* Dv buffer size for each TC */
 483
 484         uint16_t mps; /* Max packet size */
 485
 486         uint8_t tx_sch_mode;
 487         uint8_t tc_max; /* max number of tc driver supported */
 488         uint8_t local_max_tc; /* max number of local tc */
 489         uint8_t pfc_max;
 490         uint8_t prio_tc[HNS3_MAX_USER_PRIO]; /* TC indexed by prio */
 491         uint16_t pause_time;
 492         bool support_fc_autoneg;       /* support FC autonegotiate */
 493
 494         uint16_t wanted_umv_size;
 495         uint16_t max_umv_size;
 496         uint16_t used_umv_size;
 497
 498         /* Statistics information for abnormal interrupt */
 499         struct hns3_err_msix_intr_stats abn_int_stats;
 500
 501         bool support_sfp_query;
 502
 503         struct hns3_vtag_cfg vtag_config;
 504         struct hns3_port_base_vlan_config port_base_vlan_cfg;
 505         LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
 506
 507         struct hns3_fdir_info fdir; /* flow director info */
 508         LIST_HEAD(counters, hns3_flow_counter) flow_counters;
 509 };
 510
 511 struct hns3_vf {
 512         struct hns3_adapter *adapter;
 513 };
 514
 515 struct hns3_adapter {
 516         struct hns3_hw hw;
 517
 518         /* Specific for PF or VF */
 519         bool is_vf; /* false - PF, true - VF */
 520         union {
 521                 struct hns3_pf pf;
 522                 struct hns3_vf vf;
 523         };
 524 };
 525
 526 #define HNS3_DEV_SUPPORT_DCB_B                  0x0
 527
 528 #define hns3_dev_dcb_supported(hw) \
 529         hns3_get_bit((hw)->flag, HNS3_DEV_SUPPORT_DCB_B)
 530
 531 #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
 532         (&((struct hns3_adapter *)adapter)->hw)
 533 #define HNS3_DEV_PRIVATE_TO_ADAPTER(adapter) \
 534         ((struct hns3_adapter *)adapter)
 535 #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
 536         (&((struct hns3_adapter *)adapter)->pf)
 537 #define HNS3VF_DEV_PRIVATE_TO_VF(adapter) \
 538         (&((struct hns3_adapter *)adapter)->vf)
 539 #define HNS3_DEV_HW_TO_ADAPTER(hw) \
 540         container_of(hw, struct hns3_adapter, hw)
 541
 542 #define hns3_set_field(origin, mask, shift, val) \
 543         do { \
 544                 (origin) &= (~(mask)); \
 545                 (origin) |= ((val) << (shift)) & (mask); \
 546         } while (0)
 547 #define hns3_get_field(origin, mask, shift) \
 548         (((origin) & (mask)) >> (shift))
 549 #define hns3_set_bit(origin, shift, val) \
 550         hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
 551 #define hns3_get_bit(origin, shift) \
 552         hns3_get_field((origin), (0x1UL << (shift)), (shift))
 553
 554 /*
 555  * upper_32_bits - return bits 32-63 of a number
 556  * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
 557  * the "right shift count >= width of type" warning when that quantity is
 558  * 32-bits.
 559  */
 560 #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
 561
 562 /* lower_32_bits - return bits 0-31 of a number */
 563 #define lower_32_bits(n) ((uint32_t)(n))
 564
 565 #define BIT(nr) (1UL << (nr))
 566
 567 #define BITS_PER_LONG   (__SIZEOF_LONG__ * 8)
 568 #define GENMASK(h, l) \
 569         (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
 570
 571 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 572 #define rounddown(x, y) ((x) - ((x) % (y)))
 573
 574 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 575
 576 #define max_t(type, x, y) ({                    \
 577         type __max1 = (x);                      \
 578         type __max2 = (y);                      \
 579         __max1 > __max2 ? __max1 : __max2; })
 580
 581 static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
 582 {
 583         rte_write32(value, (volatile void *)((char *)base + reg));
 584 }
 585
 586 static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
 587 {
 588         return rte_read32((volatile void *)((char *)base + reg));
 589 }
 590
 591 #define hns3_write_dev(a, reg, value) \
 592         hns3_write_reg((a)->io_base, (reg), (value))
 593
 594 #define hns3_read_dev(a, reg) \
 595         hns3_read_reg((a)->io_base, (reg))
 596
 597 #define ARRAY_SIZE(x) (sizeof(x) / sizeof((x)[0]))
 598
 599 #define NEXT_ITEM_OF_ACTION(act, actions, index)                        \
 600         do {                                                            \
 601                 act = (actions) + (index);                              \
 602                 while (act->type == RTE_FLOW_ACTION_TYPE_VOID) {        \
 603                         (index)++;                                      \
 604                         act = actions + index;                          \
 605                 }                                                       \
 606         } while (0)
 607
 608 #define MSEC_PER_SEC              1000L
 609 #define USEC_PER_MSEC             1000L
 610
 611 static inline uint64_t
 612 get_timeofday_ms(void)
 613 {
 614         struct timeval tv;
 615
 616         (void)gettimeofday(&tv, NULL);
 617
 618         return (uint64_t)tv.tv_sec * MSEC_PER_SEC + tv.tv_usec / USEC_PER_MSEC;
 619 }
 620
 621 static inline uint64_t
 622 hns3_atomic_test_bit(unsigned int nr, volatile uint64_t *addr)
 623 {
 624         uint64_t res;
 625
 626         res = (__atomic_load_n(addr, __ATOMIC_RELAXED) & (1UL << nr)) != 0;
 627         return res;
 628 }
 629
 630 static inline void
 631 hns3_atomic_set_bit(unsigned int nr, volatile uint64_t *addr)
 632 {
 633         __atomic_fetch_or(addr, (1UL << nr), __ATOMIC_RELAXED);
 634 }
 635
 636 static inline void
 637 hns3_atomic_clear_bit(unsigned int nr, volatile uint64_t *addr)
 638 {
 639         __atomic_fetch_and(addr, ~(1UL << nr), __ATOMIC_RELAXED);
 640 }
 641
 642 static inline int64_t
 643 hns3_test_and_clear_bit(unsigned int nr, volatile uint64_t *addr)
 644 {
 645         uint64_t mask = (1UL << nr);
 646
 647         return __atomic_fetch_and(addr, ~mask, __ATOMIC_RELAXED) & mask;
 648 }
 649
 650 int hns3_buffer_alloc(struct hns3_hw *hw);
 651 int hns3_config_gro(struct hns3_hw *hw, bool en);
 652 int hns3_dev_filter_ctrl(struct rte_eth_dev *dev,
 653                          enum rte_filter_type filter_type,
 654                          enum rte_filter_op filter_op, void *arg);
 655 bool hns3_is_reset_pending(struct hns3_adapter *hns);
 656 bool hns3vf_is_reset_pending(struct hns3_adapter *hns);
 657 void hns3_update_link_status(struct hns3_hw *hw);
 658
 659 static inline bool
 660 is_reset_pending(struct hns3_adapter *hns)
 661 {
 662         bool ret;
 663         if (hns->is_vf)
 664                 ret = hns3vf_is_reset_pending(hns);
 665         else
 666                 ret = hns3_is_reset_pending(hns);
 667         return ret;
 668 }
 669
 670 #endif /* _HNS3_ETHDEV_H_ */