17d24690bd4d2b79a86af136da2a8f4830c24b80
[dpdk.git] / drivers / net / hns3 / hns3_ethdev.h
1 /* SPDX-License-Identifier: BSD-3-Clause
2  * Copyright(c) 2018-2021 HiSilicon Limited.
3  */
4
5 #ifndef _HNS3_ETHDEV_H_
6 #define _HNS3_ETHDEV_H_
7
8 #include <sys/time.h>
9 #include <ethdev_driver.h>
10 #include <rte_byteorder.h>
11 #include <rte_io.h>
12 #include <rte_spinlock.h>
13
14 #include "hns3_cmd.h"
15 #include "hns3_mbx.h"
16 #include "hns3_rss.h"
17 #include "hns3_fdir.h"
18 #include "hns3_stats.h"
19 #include "hns3_tm.h"
20
21 /* Vendor ID */
22 #define PCI_VENDOR_ID_HUAWEI                    0x19e5
23
24 /* Device IDs */
25 #define HNS3_DEV_ID_GE                          0xA220
26 #define HNS3_DEV_ID_25GE                        0xA221
27 #define HNS3_DEV_ID_25GE_RDMA                   0xA222
28 #define HNS3_DEV_ID_50GE_RDMA                   0xA224
29 #define HNS3_DEV_ID_100G_RDMA_MACSEC            0xA226
30 #define HNS3_DEV_ID_200G_RDMA                   0xA228
31 #define HNS3_DEV_ID_100G_VF                     0xA22E
32 #define HNS3_DEV_ID_100G_RDMA_PFC_VF            0xA22F
33
34 /* PCI Config offsets */
35 #define HNS3_PCI_REVISION_ID                    0x08
36 #define HNS3_PCI_REVISION_ID_LEN                1
37
38 #define PCI_REVISION_ID_HIP08_B                 0x21
39 #define PCI_REVISION_ID_HIP09_A                 0x30
40
41 #define HNS3_PF_FUNC_ID                 0
42 #define HNS3_1ST_VF_FUNC_ID             1
43
44 #define HNS3_SW_SHIFT_AND_DISCARD_MODE          0
45 #define HNS3_HW_SHIFT_AND_DISCARD_MODE          1
46
47 #define HNS3_UNLIMIT_PROMISC_MODE       0
48 #define HNS3_LIMIT_PROMISC_MODE         1
49
50 #define HNS3_SPECIAL_PORT_SW_CKSUM_MODE         0
51 #define HNS3_SPECIAL_PORT_HW_CKSUM_MODE         1
52
53 #define HNS3_UC_MACADDR_NUM             128
54 #define HNS3_VF_UC_MACADDR_NUM          48
55 #define HNS3_MC_MACADDR_NUM             128
56
57 #define HNS3_MAX_BD_SIZE                65535
58 #define HNS3_MAX_NON_TSO_BD_PER_PKT     8
59 #define HNS3_MAX_TSO_BD_PER_PKT         63
60 #define HNS3_MAX_FRAME_LEN              9728
61 #define HNS3_VLAN_TAG_SIZE              4
62 #define HNS3_DEFAULT_RX_BUF_LEN         2048
63 #define HNS3_MAX_BD_PAYLEN              (1024 * 1024 - 1)
64 #define HNS3_MAX_TSO_HDR_SIZE           512
65 #define HNS3_MAX_TSO_HDR_BD_NUM         3
66 #define HNS3_MAX_LRO_SIZE               64512
67
68 #define HNS3_ETH_OVERHEAD \
69         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + HNS3_VLAN_TAG_SIZE * 2)
70 #define HNS3_PKTLEN_TO_MTU(pktlen)      ((pktlen) - HNS3_ETH_OVERHEAD)
71 #define HNS3_MAX_MTU    (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
72 #define HNS3_DEFAULT_MTU                1500UL
73 #define HNS3_DEFAULT_FRAME_LEN          (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
74 #define HNS3_HIP08_MIN_TX_PKT_LEN       33
75 #define HNS3_HIP09_MIN_TX_PKT_LEN       9
76
77 #define HNS3_BITS_PER_BYTE      8
78
79 #define HNS3_4_TCS                      4
80 #define HNS3_8_TCS                      8
81
82 #define HNS3_MAX_PF_NUM                 8
83 #define HNS3_UMV_TBL_SIZE               3072
84 #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
85         (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
86
87 #define HNS3_PF_CFG_BLOCK_SIZE          32
88 #define HNS3_PF_CFG_DESC_NUM \
89         (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
90
91 #define HNS3_DEFAULT_ENABLE_PFC_NUM     0
92
93 #define HNS3_INTR_UNREG_FAIL_RETRY_CNT  5
94 #define HNS3_INTR_UNREG_FAIL_DELAY_MS   500
95
96 #define HNS3_QUIT_RESET_CNT             10
97 #define HNS3_QUIT_RESET_DELAY_MS        100
98
99 #define HNS3_POLL_RESPONE_MS            1
100
101 #define HNS3_MAX_USER_PRIO              8
102 #define HNS3_PG_NUM                     4
103 enum hns3_fc_mode {
104         HNS3_FC_NONE,
105         HNS3_FC_RX_PAUSE,
106         HNS3_FC_TX_PAUSE,
107         HNS3_FC_FULL,
108         HNS3_FC_DEFAULT
109 };
110
111 #define HNS3_SCH_MODE_SP        0
112 #define HNS3_SCH_MODE_DWRR      1
113 struct hns3_pg_info {
114         uint8_t pg_id;
115         uint8_t pg_sch_mode;  /* 0: sp; 1: dwrr */
116         uint8_t tc_bit_map;
117         uint32_t bw_limit;
118         uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
119 };
120
121 struct hns3_tc_info {
122         uint8_t tc_id;
123         uint8_t tc_sch_mode;  /* 0: sp; 1: dwrr */
124         uint8_t pgid;
125         uint32_t bw_limit;
126         uint8_t up_to_tc_map; /* user priority maping on the TC */
127 };
128
129 struct hns3_dcb_info {
130         uint8_t num_tc;
131         uint8_t num_pg;     /* It must be 1 if vNET-Base schd */
132         uint8_t pg_dwrr[HNS3_PG_NUM];
133         uint8_t prio_tc[HNS3_MAX_USER_PRIO];
134         struct hns3_pg_info pg_info[HNS3_PG_NUM];
135         struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
136         uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
137         uint8_t pfc_en; /* Pfc enabled or not for user priority */
138 };
139
140 enum hns3_fc_status {
141         HNS3_FC_STATUS_NONE,
142         HNS3_FC_STATUS_MAC_PAUSE,
143         HNS3_FC_STATUS_PFC,
144 };
145
146 struct hns3_tc_queue_info {
147         uint16_t tqp_offset;    /* TQP offset from base TQP */
148         uint16_t tqp_count;     /* Total TQPs */
149         uint8_t tc;             /* TC index */
150         bool enable;            /* If this TC is enable or not */
151 };
152
153 struct hns3_cfg {
154         uint8_t vmdq_vport_num;
155         uint8_t tc_num;
156         uint16_t tqp_desc_num;
157         uint16_t rx_buf_len;
158         uint16_t rss_size_max;
159         uint8_t phy_addr;
160         uint8_t media_type;
161         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
162         uint8_t default_speed;
163         uint32_t numa_node_map;
164         uint8_t speed_ability;
165         uint16_t umv_space;
166 };
167
168 /* mac media type */
169 enum hns3_media_type {
170         HNS3_MEDIA_TYPE_UNKNOWN,
171         HNS3_MEDIA_TYPE_FIBER,
172         HNS3_MEDIA_TYPE_COPPER,
173         HNS3_MEDIA_TYPE_BACKPLANE,
174         HNS3_MEDIA_TYPE_NONE,
175 };
176
177 struct hns3_mac {
178         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
179         bool default_addr_setted; /* whether default addr(mac_addr) is set */
180         uint8_t media_type;
181         uint8_t phy_addr;
182         uint8_t link_duplex  : 1; /* ETH_LINK_[HALF/FULL]_DUPLEX */
183         uint8_t link_autoneg : 1; /* ETH_LINK_[AUTONEG/FIXED] */
184         uint8_t link_status  : 1; /* ETH_LINK_[DOWN/UP] */
185         uint32_t link_speed;      /* ETH_SPEED_NUM_ */
186         uint32_t supported_speed;  /* supported speed for current media type */
187         uint32_t advertising;     /* advertised capability in the local part */
188         /* advertised capability in the link partner */
189         uint32_t lp_advertising;
190         uint8_t support_autoneg;
191 };
192
193 struct hns3_fake_queue_data {
194         void **rx_queues; /* Array of pointers to fake RX queues. */
195         void **tx_queues; /* Array of pointers to fake TX queues. */
196         uint16_t nb_fake_rx_queues; /* Number of fake RX queues. */
197         uint16_t nb_fake_tx_queues; /* Number of fake TX queues. */
198 };
199
200 #define HNS3_PORT_BASE_VLAN_DISABLE     0
201 #define HNS3_PORT_BASE_VLAN_ENABLE      1
202 struct hns3_port_base_vlan_config {
203         uint16_t state;
204         uint16_t pvid;
205 };
206
207 /* Primary process maintains driver state in main thread.
208  *
209  * +---------------+
210  * | UNINITIALIZED |<-----------+
211  * +---------------+            |
212  *      |.eth_dev_init          |.eth_dev_uninit
213  *      V                       |
214  * +---------------+------------+
215  * |  INITIALIZED  |
216  * +---------------+<-----------<---------------+
217  *      |.dev_configure         |               |
218  *      V                       |failed         |
219  * +---------------+------------+               |
220  * |  CONFIGURING  |                            |
221  * +---------------+----+                       |
222  *      |success        |                       |
223  *      |               |               +---------------+
224  *      |               |               |    CLOSING    |
225  *      |               |               +---------------+
226  *      |               |                       ^
227  *      V               |.dev_configure         |
228  * +---------------+----+                       |.dev_close
229  * |  CONFIGURED   |----------------------------+
230  * +---------------+<-----------+
231  *      |.dev_start             |
232  *      V                       |
233  * +---------------+            |
234  * |   STARTING    |------------^
235  * +---------------+ failed     |
236  *      |success                |
237  *      |               +---------------+
238  *      |               |   STOPPING    |
239  *      |               +---------------+
240  *      |                       ^
241  *      V                       |.dev_stop
242  * +---------------+------------+
243  * |    STARTED    |
244  * +---------------+
245  */
246 enum hns3_adapter_state {
247         HNS3_NIC_UNINITIALIZED = 0,
248         HNS3_NIC_INITIALIZED,
249         HNS3_NIC_CONFIGURING,
250         HNS3_NIC_CONFIGURED,
251         HNS3_NIC_STARTING,
252         HNS3_NIC_STARTED,
253         HNS3_NIC_STOPPING,
254         HNS3_NIC_CLOSING,
255         HNS3_NIC_CLOSED,
256         HNS3_NIC_REMOVED,
257         HNS3_NIC_NSTATES
258 };
259
260 /* Reset various stages, execute in order */
261 enum hns3_reset_stage {
262         /* Stop query services, stop transceiver, disable MAC */
263         RESET_STAGE_DOWN,
264         /* Clear reset completion flags, disable send command */
265         RESET_STAGE_PREWAIT,
266         /* Inform IMP to start resetting */
267         RESET_STAGE_REQ_HW_RESET,
268         /* Waiting for hardware reset to complete */
269         RESET_STAGE_WAIT,
270         /* Reinitialize hardware */
271         RESET_STAGE_DEV_INIT,
272         /* Restore user settings and enable MAC */
273         RESET_STAGE_RESTORE,
274         /* Restart query services, start transceiver */
275         RESET_STAGE_DONE,
276         /* Not in reset state */
277         RESET_STAGE_NONE,
278 };
279
280 enum hns3_reset_level {
281         HNS3_NONE_RESET,
282         HNS3_VF_FUNC_RESET, /* A VF function reset */
283         /*
284          * All VFs under a PF perform function reset.
285          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
286          * of the reset level and the one defined in kernel driver should be
287          * same.
288          */
289         HNS3_VF_PF_FUNC_RESET = 2,
290         /*
291          * All VFs under a PF perform FLR reset.
292          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
293          * of the reset level and the one defined in kernel driver should be
294          * same.
295          *
296          * According to the protocol of PCIe, FLR to a PF resets the PF state as
297          * well as the SR-IOV extended capability including VF Enable which
298          * means that VFs no longer exist.
299          *
300          * In PF FLR, the register state of VF is not reliable, VF's driver
301          * should not access the registers of the VF device.
302          */
303         HNS3_VF_FULL_RESET = 3,
304         HNS3_FLR_RESET,     /* A VF perform FLR reset */
305         /* All VFs under the rootport perform a global or IMP reset */
306         HNS3_VF_RESET,
307         HNS3_FUNC_RESET,    /* A PF function reset */
308         /* All PFs under the rootport perform a global reset */
309         HNS3_GLOBAL_RESET,
310         HNS3_IMP_RESET,     /* All PFs under the rootport perform a IMP reset */
311         HNS3_MAX_RESET
312 };
313
314 enum hns3_wait_result {
315         HNS3_WAIT_UNKNOWN,
316         HNS3_WAIT_REQUEST,
317         HNS3_WAIT_SUCCESS,
318         HNS3_WAIT_TIMEOUT
319 };
320
321 #define HNS3_RESET_SYNC_US 100000
322
323 struct hns3_reset_stats {
324         uint64_t request_cnt; /* Total request reset times */
325         uint64_t global_cnt;  /* Total GLOBAL reset times */
326         uint64_t imp_cnt;     /* Total IMP reset times */
327         uint64_t exec_cnt;    /* Total reset executive times */
328         uint64_t success_cnt; /* Total reset successful times */
329         uint64_t fail_cnt;    /* Total reset failed times */
330         uint64_t merge_cnt;   /* Total merged in high reset times */
331 };
332
333 typedef bool (*check_completion_func)(struct hns3_hw *hw);
334
335 struct hns3_wait_data {
336         void *hns;
337         uint64_t end_ms;
338         uint64_t interval;
339         int16_t count;
340         enum hns3_wait_result result;
341         check_completion_func check_completion;
342 };
343
344 struct hns3_reset_ops {
345         void (*reset_service)(void *arg);
346         int (*stop_service)(struct hns3_adapter *hns);
347         int (*prepare_reset)(struct hns3_adapter *hns);
348         int (*wait_hardware_ready)(struct hns3_adapter *hns);
349         int (*reinit_dev)(struct hns3_adapter *hns);
350         int (*restore_conf)(struct hns3_adapter *hns);
351         int (*start_service)(struct hns3_adapter *hns);
352 };
353
354 enum hns3_schedule {
355         SCHEDULE_NONE,
356         SCHEDULE_PENDING,
357         SCHEDULE_REQUESTED,
358         SCHEDULE_DEFERRED,
359 };
360
361 struct hns3_reset_data {
362         enum hns3_reset_stage stage;
363         uint16_t schedule;
364         /* Reset flag, covering the entire reset process */
365         uint16_t resetting;
366         /* Used to disable sending cmds during reset */
367         uint16_t disable_cmd;
368         /* The reset level being processed */
369         enum hns3_reset_level level;
370         /* Reset level set, each bit represents a reset level */
371         uint64_t pending;
372         /* Request reset level set, from interrupt or mailbox */
373         uint64_t request;
374         int attempts; /* Reset failure retry */
375         int retries;  /* Timeout failure retry in reset_post */
376         /*
377          * At the time of global or IMP reset, the command cannot be sent to
378          * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
379          * reset process, so the mbuf is required to be released after the reset
380          * is completed.The mbuf_deferred_free is used to mark whether mbuf
381          * needs to be released.
382          */
383         bool mbuf_deferred_free;
384         struct timeval start_time;
385         struct hns3_reset_stats stats;
386         const struct hns3_reset_ops *ops;
387         struct hns3_wait_data *wait_data;
388 };
389
390 #define HNS3_INTR_MAPPING_VEC_RSV_ONE           0
391 #define HNS3_INTR_MAPPING_VEC_ALL               1
392
393 #define HNS3_INTR_COALESCE_GL_UINT_2US          0
394 #define HNS3_INTR_COALESCE_GL_UINT_1US          1
395
396 #define HNS3_INTR_QL_NONE                       0
397
398 struct hns3_queue_intr {
399         /*
400          * interrupt mapping mode.
401          * value range:
402          *      HNS3_INTR_MAPPING_VEC_RSV_ONE/HNS3_INTR_MAPPING_VEC_ALL
403          *
404          *  - HNS3_INTR_MAPPING_VEC_RSV_ONE
405          *     For some versions of hardware network engine, because of the
406          *     hardware constraint, we need implement clearing the mapping
407          *     relationship configurations by binding all queues to the last
408          *     interrupt vector and reserving the last interrupt vector. This
409          *     method results in a decrease of the maximum queues when upper
410          *     applications call the rte_eth_dev_configure API function to
411          *     enable Rx interrupt.
412          *
413          *  - HNS3_INTR_MAPPING_VEC_ALL
414          *     PMD driver can map/unmmap all interrupt vectors with queues When
415          *     Rx interrupt in enabled.
416          */
417         uint8_t mapping_mode;
418         /*
419          * The unit of GL(gap limiter) configuration for interrupt coalesce of
420          * queue's interrupt.
421          * value range:
422          *      HNS3_INTR_COALESCE_GL_UINT_2US/HNS3_INTR_COALESCE_GL_UINT_1US
423          */
424         uint8_t gl_unit;
425         /* The max QL(quantity limiter) value */
426         uint16_t int_ql_max;
427 };
428
429 #define HNS3_TSO_SW_CAL_PSEUDO_H_CSUM           0
430 #define HNS3_TSO_HW_CAL_PSEUDO_H_CSUM           1
431
432 #define HNS3_PKTS_DROP_STATS_MODE1              0
433 #define HNS3_PKTS_DROP_STATS_MODE2              1
434
435 struct hns3_hw {
436         struct rte_eth_dev_data *data;
437         void *io_base;
438         uint8_t revision;           /* PCI revision, low byte of class word */
439         struct hns3_cmq cmq;
440         struct hns3_mbx_resp_status mbx_resp; /* mailbox response */
441         struct hns3_mac mac;
442         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
443         struct hns3_tqp_stats tqp_stats;
444         /* Include Mac stats | Rx stats | Tx stats */
445         struct hns3_mac_stats mac_stats;
446         struct hns3_rx_missed_stats imissed_stats;
447         uint64_t oerror_stats;
448         uint32_t fw_version;
449
450         uint16_t num_msi;
451         uint16_t total_tqps_num;    /* total task queue pairs of this PF */
452         uint16_t tqps_num;          /* num task queue pairs of this function */
453         uint16_t intr_tqps_num;     /* num queue pairs mapping interrupt */
454         uint16_t rss_size_max;      /* HW defined max RSS task queue */
455         uint16_t rx_buf_len;        /* hold min hardware rx buf len */
456         uint16_t num_tx_desc;       /* desc num of per tx queue */
457         uint16_t num_rx_desc;       /* desc num of per rx queue */
458         uint32_t mng_entry_num;     /* number of manager table entry */
459         uint32_t mac_entry_num;     /* number of mac-vlan table entry */
460
461         struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
462         int mc_addrs_num; /* Multicast mac addresses number */
463
464         /* The configuration info of RSS */
465         struct hns3_rss_conf rss_info;
466         bool rss_dis_flag; /* disable rss flag. true: disable, false: enable */
467         uint16_t rss_ind_tbl_size;
468         uint16_t rss_key_size;
469
470         uint8_t num_tc;             /* Total number of enabled TCs */
471         uint8_t hw_tc_map;
472         enum hns3_fc_mode current_mode;
473         enum hns3_fc_mode requested_mode;
474         struct hns3_dcb_info dcb_info;
475         enum hns3_fc_status current_fc_status; /* current flow control status */
476         struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
477         uint16_t used_rx_queues;
478         uint16_t used_tx_queues;
479
480         /* Config max queue numbers between rx and tx queues from user */
481         uint16_t cfg_max_queues;
482         struct hns3_fake_queue_data fkq_data;     /* fake queue data */
483         uint16_t alloc_rss_size;    /* RX queue number per TC */
484         uint16_t tx_qnum_per_tc;    /* TX queue number per TC */
485
486         uint32_t capability;
487         uint32_t max_tm_rate;
488         /*
489          * The minimum length of the packet supported by hardware in the Tx
490          * direction.
491          */
492         uint32_t min_tx_pkt_len;
493
494         struct hns3_queue_intr intr;
495         /*
496          * tso mode.
497          * value range:
498          *      HNS3_TSO_SW_CAL_PSEUDO_H_CSUM/HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
499          *
500          *  - HNS3_TSO_SW_CAL_PSEUDO_H_CSUM
501          *     In this mode, because of the hardware constraint, network driver
502          *     software need erase the L4 len value of the TCP pseudo header
503          *     and recalculate the TCP pseudo header checksum of packets that
504          *     need TSO.
505          *
506          *  - HNS3_TSO_HW_CAL_PSEUDO_H_CSUM
507          *     In this mode, hardware support recalculate the TCP pseudo header
508          *     checksum of packets that need TSO, so network driver software
509          *     not need to recalculate it.
510          */
511         uint8_t tso_mode;
512         /*
513          * vlan mode.
514          * value range:
515          *      HNS3_SW_SHIFT_AND_DISCARD_MODE/HNS3_HW_SHFIT_AND_DISCARD_MODE
516          *
517          *  - HNS3_SW_SHIFT_AND_DISCARD_MODE
518          *     For some versions of hardware network engine, because of the
519          *     hardware limitation, PMD driver needs to detect the PVID status
520          *     to work with haredware to implement PVID-related functions.
521          *     For example, driver need discard the stripped PVID tag to ensure
522          *     the PVID will not report to mbuf and shift the inserted VLAN tag
523          *     to avoid port based VLAN covering it.
524          *
525          *  - HNS3_HW_SHIT_AND_DISCARD_MODE
526          *     PMD driver does not need to process PVID-related functions in
527          *     I/O process, Hardware will adjust the sequence between port based
528          *     VLAN tag and BD VLAN tag automatically and VLAN tag stripped by
529          *     PVID will be invisible to driver. And in this mode, hns3 is able
530          *     to send a multi-layer VLAN packets when hw VLAN insert offload
531          *     is enabled.
532          */
533         uint8_t vlan_mode;
534         /*
535          * promisc mode.
536          * value range:
537          *      HNS3_UNLIMIT_PROMISC_MODE/HNS3_LIMIT_PROMISC_MODE
538          *
539          *  - HNS3_UNLIMIT_PROMISC_MODE
540          *     In this mode, TX unicast promisc will be configured when promisc
541          *     is set, driver can receive all the ingress and outgoing traffic.
542          *     In the words, all the ingress packets, all the packets sent from
543          *     the PF and other VFs on the same physical port.
544          *
545          *  - HNS3_LIMIT_PROMISC_MODE
546          *     In this mode, TX unicast promisc is shutdown when promisc mode
547          *     is set. So, driver will only receive all the ingress traffic.
548          *     The packets sent from the PF and other VFs on the same physical
549          *     port won't be copied to the function which has set promisc mode.
550          */
551         uint8_t promisc_mode;
552
553         /*
554          * drop_stats_mode mode.
555          * value range:
556          *      HNS3_PKTS_DROP_STATS_MODE1/HNS3_PKTS_DROP_STATS_MODE2
557          *
558          *  - HNS3_PKTS_DROP_STATS_MODE1
559          *     This mode for kunpeng920. In this mode, port level imissed stats
560          *     is supported. It only includes RPU drop stats.
561          *
562          *  - HNS3_PKTS_DROP_STATS_MODE2
563          *     This mode for kunpeng930. In this mode, imissed stats and oerrors
564          *     stats is supported. Function level imissed stats is supported. It
565          *     includes RPU drop stats in VF, and includes both RPU drop stats
566          *     and SSU drop stats in PF. Oerror stats is also supported in PF.
567          */
568         uint8_t drop_stats_mode;
569
570         uint8_t max_non_tso_bd_num; /* max BD number of one non-TSO packet */
571         /*
572          * udp checksum mode.
573          * value range:
574          *      HNS3_SPECIAL_PORT_HW_CKSUM_MODE/HNS3_SPECIAL_PORT_SW_CKSUM_MODE
575          *
576          *  - HNS3_SPECIAL_PORT_SW_CKSUM_MODE
577          *     In this mode, HW can not do checksum for special UDP port like
578          *     4789, 4790, 6081 for non-tunnel UDP packets and UDP tunnel
579          *     packets without the PKT_TX_TUNEL_MASK in the mbuf. So, PMD need
580          *     do the checksum for these packets to avoid a checksum error.
581          *
582          *  - HNS3_SPECIAL_PORT_HW_CKSUM_MODE
583          *     In this mode, HW does not have the preceding problems and can
584          *     directly calculate the checksum of these UDP packets.
585          */
586         uint8_t udp_cksum_mode;
587
588         struct hns3_port_base_vlan_config port_base_vlan_cfg;
589         /*
590          * PMD setup and configuration is not thread safe. Since it is not
591          * performance sensitive, it is better to guarantee thread-safety
592          * and add device level lock. Adapter control operations which
593          * change its state should acquire the lock.
594          */
595         rte_spinlock_t lock;
596         enum hns3_adapter_state adapter_state;
597         struct hns3_reset_data reset;
598 };
599
600 #define HNS3_FLAG_TC_BASE_SCH_MODE              1
601 #define HNS3_FLAG_VNET_BASE_SCH_MODE            2
602
603 /* vlan entry information. */
604 struct hns3_user_vlan_table {
605         LIST_ENTRY(hns3_user_vlan_table) next;
606         bool hd_tbl_status;
607         uint16_t vlan_id;
608 };
609
610 /* Vlan tag configuration for RX direction */
611 struct hns3_rx_vtag_cfg {
612         bool rx_vlan_offload_en;    /* Whether enable rx vlan offload */
613         bool strip_tag1_en;         /* Whether strip inner vlan tag */
614         bool strip_tag2_en;         /* Whether strip outer vlan tag */
615         /*
616          * If strip_tag_en is enabled, this bit decide whether to map the vlan
617          * tag to descriptor.
618          */
619         bool strip_tag1_discard_en;
620         bool strip_tag2_discard_en;
621         /*
622          * If this bit is enabled, only map inner/outer priority to descriptor
623          * and the vlan tag is always 0.
624          */
625         bool vlan1_vlan_prionly;
626         bool vlan2_vlan_prionly;
627 };
628
629 /* Vlan tag configuration for TX direction */
630 struct hns3_tx_vtag_cfg {
631         bool accept_tag1;           /* Whether accept tag1 packet from host */
632         bool accept_untag1;         /* Whether accept untag1 packet from host */
633         bool accept_tag2;
634         bool accept_untag2;
635         bool insert_tag1_en;        /* Whether insert outer vlan tag */
636         bool insert_tag2_en;        /* Whether insert inner vlan tag */
637         /*
638          * In shift mode, hw will shift the sequence of port based VLAN and
639          * BD VLAN.
640          */
641         bool tag_shift_mode_en;     /* hw shift vlan tag automatically */
642         uint16_t default_tag1;      /* The default outer vlan tag to insert */
643         uint16_t default_tag2;      /* The default inner vlan tag to insert */
644 };
645
646 struct hns3_vtag_cfg {
647         struct hns3_rx_vtag_cfg rx_vcfg;
648         struct hns3_tx_vtag_cfg tx_vcfg;
649 };
650
651 /* Request types for IPC. */
652 enum hns3_mp_req_type {
653         HNS3_MP_REQ_START_RXTX = 1,
654         HNS3_MP_REQ_STOP_RXTX,
655         HNS3_MP_REQ_MAX
656 };
657
658 /* Pameters for IPC. */
659 struct hns3_mp_param {
660         enum hns3_mp_req_type type;
661         int port_id;
662         int result;
663 };
664
665 /* Request timeout for IPC. */
666 #define HNS3_MP_REQ_TIMEOUT_SEC 5
667
668 /* Key string for IPC. */
669 #define HNS3_MP_NAME "net_hns3_mp"
670
671 #define HNS3_L2TBL_NUM  4
672 #define HNS3_L3TBL_NUM  16
673 #define HNS3_L4TBL_NUM  16
674 #define HNS3_OL2TBL_NUM 4
675 #define HNS3_OL3TBL_NUM 16
676 #define HNS3_OL4TBL_NUM 16
677 #define HNS3_PTYPE_NUM  256
678
679 struct hns3_ptype_table {
680         /*
681          * The next fields used to calc packet-type by the
682          * L3_ID/L4_ID/OL3_ID/OL4_ID from the Rx descriptor.
683          */
684         uint32_t l3table[HNS3_L3TBL_NUM];
685         uint32_t l4table[HNS3_L4TBL_NUM];
686         uint32_t inner_l3table[HNS3_L3TBL_NUM];
687         uint32_t inner_l4table[HNS3_L4TBL_NUM];
688         uint32_t ol3table[HNS3_OL3TBL_NUM];
689         uint32_t ol4table[HNS3_OL4TBL_NUM];
690
691         /*
692          * The next field used to calc packet-type by the PTYPE from the Rx
693          * descriptor, it functions only when firmware report the capability of
694          * HNS3_CAPS_RXD_ADV_LAYOUT_B and driver enabled it.
695          */
696         uint32_t ptype[HNS3_PTYPE_NUM] __rte_cache_min_aligned;
697 };
698
699 #define HNS3_FIXED_MAX_TQP_NUM_MODE             0
700 #define HNS3_FLEX_MAX_TQP_NUM_MODE              1
701
702 struct hns3_pf {
703         struct hns3_adapter *adapter;
704         bool is_main_pf;
705         uint16_t func_num; /* num functions of this pf, include pf and vfs */
706
707         /*
708          * tqp_config mode
709          * tqp_config_mode value range:
710          *      HNS3_FIXED_MAX_TQP_NUM_MODE,
711          *      HNS3_FLEX_MAX_TQP_NUM_MODE
712          *
713          * - HNS3_FIXED_MAX_TQP_NUM_MODE
714          *   There is a limitation on the number of pf interrupts available for
715          *   on some versions of network engines. In this case, the maximum
716          *   queue number of pf can not be greater than the interrupt number,
717          *   such as pf of network engine with revision_id 0x21. So the maximum
718          *   number of queues must be fixed.
719          *
720          * - HNS3_FLEX_MAX_TQP_NUM_MODE
721          *   In this mode, the maximum queue number of pf has not any constraint
722          *   and comes from the macro RTE_LIBRTE_HNS3_MAX_TQP_NUM_PER_PF
723          *   in the config file. Users can modify the macro according to their
724          *   own application scenarios, which is more flexible to use.
725          */
726         uint8_t tqp_config_mode;
727
728         uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
729         uint32_t tx_buf_size; /* Tx buffer size for each TC */
730         uint32_t dv_buf_size; /* Dv buffer size for each TC */
731
732         uint16_t mps; /* Max packet size */
733
734         uint8_t tx_sch_mode;
735         uint8_t tc_max; /* max number of tc driver supported */
736         uint8_t local_max_tc; /* max number of local tc */
737         uint8_t pfc_max;
738         uint8_t prio_tc[HNS3_MAX_USER_PRIO]; /* TC indexed by prio */
739         uint16_t pause_time;
740         bool support_fc_autoneg;       /* support FC autonegotiate */
741
742         uint16_t wanted_umv_size;
743         uint16_t max_umv_size;
744         uint16_t used_umv_size;
745
746         bool support_sfp_query;
747         uint32_t fec_mode; /* current FEC mode for ethdev */
748
749         bool ptp_enable;
750
751         /* Stores timestamp of last received packet on dev */
752         uint64_t rx_timestamp;
753
754         struct hns3_vtag_cfg vtag_config;
755         LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
756
757         struct hns3_fdir_info fdir; /* flow director info */
758         LIST_HEAD(counters, hns3_flow_counter) flow_counters;
759
760         struct hns3_tm_conf tm_conf;
761 };
762
763 enum {
764         HNS3_PF_PUSH_LSC_CAP_NOT_SUPPORTED,
765         HNS3_PF_PUSH_LSC_CAP_SUPPORTED,
766         HNS3_PF_PUSH_LSC_CAP_UNKNOWN
767 };
768
769 struct hns3_vf {
770         struct hns3_adapter *adapter;
771
772         /* Whether PF support push link status change to VF */
773         uint16_t pf_push_lsc_cap;
774
775         /*
776          * If PF support push link status change, VF still need send request to
777          * get link status in some cases (such as reset recover stage), so use
778          * the req_link_info_cnt to control max request count.
779          */
780         uint16_t req_link_info_cnt;
781
782         uint16_t poll_job_started; /* whether poll job is started */
783 };
784
785 struct hns3_adapter {
786         struct hns3_hw hw;
787
788         /* Specific for PF or VF */
789         bool is_vf; /* false - PF, true - VF */
790         union {
791                 struct hns3_pf pf;
792                 struct hns3_vf vf;
793         };
794
795         uint32_t rx_func_hint;
796         uint32_t tx_func_hint;
797
798         struct hns3_ptype_table ptype_tbl __rte_cache_min_aligned;
799 };
800
801 enum {
802         HNS3_IO_FUNC_HINT_NONE = 0,
803         HNS3_IO_FUNC_HINT_VEC,
804         HNS3_IO_FUNC_HINT_SVE,
805         HNS3_IO_FUNC_HINT_SIMPLE,
806         HNS3_IO_FUNC_HINT_COMMON
807 };
808
809 #define HNS3_DEVARG_RX_FUNC_HINT        "rx_func_hint"
810 #define HNS3_DEVARG_TX_FUNC_HINT        "tx_func_hint"
811
812 #define HNS3_DEV_SUPPORT_DCB_B                  0x0
813 #define HNS3_DEV_SUPPORT_COPPER_B               0x1
814 #define HNS3_DEV_SUPPORT_UDP_GSO_B              0x2
815 #define HNS3_DEV_SUPPORT_FD_QUEUE_REGION_B      0x3
816 #define HNS3_DEV_SUPPORT_PTP_B                  0x4
817 #define HNS3_DEV_SUPPORT_TX_PUSH_B              0x5
818 #define HNS3_DEV_SUPPORT_INDEP_TXRX_B           0x6
819 #define HNS3_DEV_SUPPORT_STASH_B                0x7
820 #define HNS3_DEV_SUPPORT_RXD_ADV_LAYOUT_B       0x9
821 #define HNS3_DEV_SUPPORT_OUTER_UDP_CKSUM_B      0xA
822
823 #define hns3_dev_dcb_supported(hw) \
824         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_DCB_B)
825
826 /* Support copper media type */
827 #define hns3_dev_copper_supported(hw) \
828         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_COPPER_B)
829
830 /* Support UDP GSO offload */
831 #define hns3_dev_udp_gso_supported(hw) \
832         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_UDP_GSO_B)
833
834 /* Support the queue region action rule of flow directory */
835 #define hns3_dev_fd_queue_region_supported(hw) \
836         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_FD_QUEUE_REGION_B)
837
838 /* Support PTP timestamp offload */
839 #define hns3_dev_ptp_supported(hw) \
840         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_PTP_B)
841
842 #define hns3_dev_tx_push_supported(hw) \
843         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_TX_PUSH_B)
844
845 /* Support to Independently enable/disable/reset Tx or Rx queues */
846 #define hns3_dev_indep_txrx_supported(hw) \
847         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_INDEP_TXRX_B)
848
849 #define hns3_dev_stash_supported(hw) \
850         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_STASH_B)
851
852 #define hns3_dev_rxd_adv_layout_supported(hw) \
853         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_RXD_ADV_LAYOUT_B)
854
855 #define hns3_dev_outer_udp_cksum_supported(hw) \
856         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_OUTER_UDP_CKSUM_B)
857
858 #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
859         (&((struct hns3_adapter *)adapter)->hw)
860 #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
861         (&((struct hns3_adapter *)adapter)->pf)
862 #define HNS3_DEV_PRIVATE_TO_VF(adapter) \
863         (&((struct hns3_adapter *)adapter)->vf)
864 #define HNS3_DEV_HW_TO_ADAPTER(hw) \
865         container_of(hw, struct hns3_adapter, hw)
866
867 static inline struct hns3_pf *HNS3_DEV_HW_TO_PF(struct hns3_hw *hw)
868 {
869         struct hns3_adapter *adapter = HNS3_DEV_HW_TO_ADAPTER(hw);
870         return &adapter->pf;
871 }
872
873 static inline struct hns3_vf *HNS3_DEV_HW_TO_VF(struct hns3_hw *hw)
874 {
875         struct hns3_adapter *adapter = HNS3_DEV_HW_TO_ADAPTER(hw);
876         return &adapter->vf;
877 }
878
879 #define hns3_set_field(origin, mask, shift, val) \
880         do { \
881                 (origin) &= (~(mask)); \
882                 (origin) |= ((val) << (shift)) & (mask); \
883         } while (0)
884 #define hns3_get_field(origin, mask, shift) \
885         (((origin) & (mask)) >> (shift))
886 #define hns3_set_bit(origin, shift, val) \
887         hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
888 #define hns3_get_bit(origin, shift) \
889         hns3_get_field((origin), (0x1UL << (shift)), (shift))
890
891 #define hns3_gen_field_val(mask, shift, val) (((val) << (shift)) & (mask))
892
893 /*
894  * upper_32_bits - return bits 32-63 of a number
895  * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
896  * the "right shift count >= width of type" warning when that quantity is
897  * 32-bits.
898  */
899 #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
900
901 /* lower_32_bits - return bits 0-31 of a number */
902 #define lower_32_bits(n) ((uint32_t)(n))
903
904 #define BIT(nr) (1UL << (nr))
905
906 #define BIT_ULL(x) (1ULL << (x))
907
908 #define BITS_PER_LONG   (__SIZEOF_LONG__ * 8)
909 #define GENMASK(h, l) \
910         (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
911
912 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
913 #define rounddown(x, y) ((x) - ((x) % (y)))
914
915 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
916
917 /*
918  * Because hardware always access register in little-endian mode based on hns3
919  * network engine, so driver should also call rte_cpu_to_le_32 to convert data
920  * in little-endian mode before writing register and call rte_le_to_cpu_32 to
921  * convert data after reading from register.
922  *
923  * Here the driver encapsulates the data conversion operation in the register
924  * read/write operation function as below:
925  *   hns3_write_reg
926  *   hns3_write_reg_opt
927  *   hns3_read_reg
928  * Therefore, when calling these functions, conversion is not required again.
929  */
930 static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
931 {
932         rte_write32(rte_cpu_to_le_32(value),
933                     (volatile void *)((char *)base + reg));
934 }
935
936 /*
937  * The optimized function for writing registers used in the '.rx_pkt_burst' and
938  * '.tx_pkt_burst' ops implementation function.
939  */
940 static inline void hns3_write_reg_opt(volatile void *addr, uint32_t value)
941 {
942         rte_io_wmb();
943         rte_write32_relaxed(rte_cpu_to_le_32(value), addr);
944 }
945
946 static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
947 {
948         uint32_t read_val = rte_read32((volatile void *)((char *)base + reg));
949         return rte_le_to_cpu_32(read_val);
950 }
951
952 #define hns3_write_dev(a, reg, value) \
953         hns3_write_reg((a)->io_base, (reg), (value))
954
955 #define hns3_read_dev(a, reg) \
956         hns3_read_reg((a)->io_base, (reg))
957
958 #define ARRAY_SIZE(x) RTE_DIM(x)
959
960 #define NEXT_ITEM_OF_ACTION(act, actions, index)                        \
961         do {                                                            \
962                 act = (actions) + (index);                              \
963                 while (act->type == RTE_FLOW_ACTION_TYPE_VOID) {        \
964                         (index)++;                                      \
965                         act = actions + index;                          \
966                 }                                                       \
967         } while (0)
968
969 #define MSEC_PER_SEC              1000L
970 #define USEC_PER_MSEC             1000L
971
972 static inline uint64_t
973 get_timeofday_ms(void)
974 {
975         struct timeval tv;
976
977         (void)gettimeofday(&tv, NULL);
978
979         return (uint64_t)tv.tv_sec * MSEC_PER_SEC + tv.tv_usec / USEC_PER_MSEC;
980 }
981
982 static inline uint64_t
983 hns3_atomic_test_bit(unsigned int nr, volatile uint64_t *addr)
984 {
985         uint64_t res;
986
987         res = (__atomic_load_n(addr, __ATOMIC_RELAXED) & (1UL << nr)) != 0;
988         return res;
989 }
990
991 static inline void
992 hns3_atomic_set_bit(unsigned int nr, volatile uint64_t *addr)
993 {
994         __atomic_fetch_or(addr, (1UL << nr), __ATOMIC_RELAXED);
995 }
996
997 static inline void
998 hns3_atomic_clear_bit(unsigned int nr, volatile uint64_t *addr)
999 {
1000         __atomic_fetch_and(addr, ~(1UL << nr), __ATOMIC_RELAXED);
1001 }
1002
1003 static inline int64_t
1004 hns3_test_and_clear_bit(unsigned int nr, volatile uint64_t *addr)
1005 {
1006         uint64_t mask = (1UL << nr);
1007
1008         return __atomic_fetch_and(addr, ~mask, __ATOMIC_RELAXED) & mask;
1009 }
1010
1011 int hns3_buffer_alloc(struct hns3_hw *hw);
1012 int hns3_dev_flow_ops_get(struct rte_eth_dev *dev,
1013                           const struct rte_flow_ops **ops);
1014 bool hns3_is_reset_pending(struct hns3_adapter *hns);
1015 bool hns3vf_is_reset_pending(struct hns3_adapter *hns);
1016 void hns3_update_linkstatus_and_event(struct hns3_hw *hw, bool query);
1017 void hns3_ether_format_addr(char *buf, uint16_t size,
1018                         const struct rte_ether_addr *ether_addr);
1019 int hns3_dev_infos_get(struct rte_eth_dev *eth_dev,
1020                        struct rte_eth_dev_info *info);
1021 void hns3vf_update_link_status(struct hns3_hw *hw, uint8_t link_status,
1022                           uint32_t link_speed, uint8_t link_duplex);
1023 void hns3_parse_devargs(struct rte_eth_dev *dev);
1024 void hns3vf_update_push_lsc_cap(struct hns3_hw *hw, bool supported);
1025 int hns3_restore_ptp(struct hns3_adapter *hns);
1026 int hns3_mbuf_dyn_rx_timestamp_register(struct rte_eth_dev *dev,
1027                                     struct rte_eth_conf *conf);
1028 int hns3_ptp_init(struct hns3_hw *hw);
1029 int hns3_timesync_enable(struct rte_eth_dev *dev);
1030 int hns3_timesync_disable(struct rte_eth_dev *dev);
1031 int hns3_timesync_read_rx_timestamp(struct rte_eth_dev *dev,
1032                                 struct timespec *timestamp,
1033                                 uint32_t flags __rte_unused);
1034 int hns3_timesync_read_tx_timestamp(struct rte_eth_dev *dev,
1035                                 struct timespec *timestamp);
1036 int hns3_timesync_read_time(struct rte_eth_dev *dev, struct timespec *ts);
1037 int hns3_timesync_write_time(struct rte_eth_dev *dev,
1038                         const struct timespec *ts);
1039 int hns3_timesync_adjust_time(struct rte_eth_dev *dev, int64_t delta);
1040
1041 static inline bool
1042 is_reset_pending(struct hns3_adapter *hns)
1043 {
1044         bool ret;
1045         if (hns->is_vf)
1046                 ret = hns3vf_is_reset_pending(hns);
1047         else
1048                 ret = hns3_is_reset_pending(hns);
1049         return ret;
1050 }
1051
1052 static inline uint64_t
1053 hns3_txvlan_cap_get(struct hns3_hw *hw)
1054 {
1055         if (hw->port_base_vlan_cfg.state)
1056                 return DEV_TX_OFFLOAD_VLAN_INSERT;
1057         else
1058                 return DEV_TX_OFFLOAD_VLAN_INSERT | DEV_TX_OFFLOAD_QINQ_INSERT;
1059 }
1060
1061 #endif /* _HNS3_ETHDEV_H_ */