drivers/net/hns3/hns3_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_ETHDEV_H_
   6 #define _HNS3_ETHDEV_H_
   7
   8 #include <sys/time.h>
   9 #include <rte_alarm.h>
  10
  11 #include "hns3_cmd.h"
  12 #include "hns3_mbx.h"
  13 #include "hns3_rss.h"
  14 #include "hns3_fdir.h"
  15 #include "hns3_stats.h"
  16
  17 /* Vendor ID */
  18 #define PCI_VENDOR_ID_HUAWEI                    0x19e5
  19
  20 /* Device IDs */
  21 #define HNS3_DEV_ID_GE                          0xA220
  22 #define HNS3_DEV_ID_25GE                        0xA221
  23 #define HNS3_DEV_ID_25GE_RDMA                   0xA222
  24 #define HNS3_DEV_ID_50GE_RDMA                   0xA224
  25 #define HNS3_DEV_ID_100G_RDMA_MACSEC            0xA226
  26 #define HNS3_DEV_ID_100G_VF                     0xA22E
  27 #define HNS3_DEV_ID_100G_RDMA_PFC_VF            0xA22F
  28
  29 /* PCI Config offsets */
  30 #define HNS3_PCI_REVISION_ID                    0x08
  31 #define HNS3_PCI_REVISION_ID_LEN                1
  32
  33 #define PCI_REVISION_ID_HIP08_B                 0x21
  34 #define PCI_REVISION_ID_HIP09_A                 0x30
  35
  36 #define HNS3_PF_FUNC_ID                 0
  37 #define HNS3_1ST_VF_FUNC_ID             1
  38
  39 #define HNS3_UC_MACADDR_NUM             128
  40 #define HNS3_VF_UC_MACADDR_NUM          48
  41 #define HNS3_MC_MACADDR_NUM             128
  42
  43 #define HNS3_MAX_BD_SIZE                65535
  44 #define HNS3_MAX_NON_TSO_BD_PER_PKT     8
  45 #define HNS3_MAX_TSO_BD_PER_PKT         63
  46 #define HNS3_MAX_FRAME_LEN              9728
  47 #define HNS3_VLAN_TAG_SIZE              4
  48 #define HNS3_DEFAULT_RX_BUF_LEN         2048
  49 #define HNS3_MAX_BD_PAYLEN              (1024 * 1024 - 1)
  50 #define HNS3_MAX_TSO_HDR_SIZE           512
  51 #define HNS3_MAX_TSO_HDR_BD_NUM         3
  52 #define HNS3_MAX_LRO_SIZE               64512
  53
  54 #define HNS3_ETH_OVERHEAD \
  55         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + HNS3_VLAN_TAG_SIZE * 2)
  56 #define HNS3_PKTLEN_TO_MTU(pktlen)      ((pktlen) - HNS3_ETH_OVERHEAD)
  57 #define HNS3_MAX_MTU    (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
  58 #define HNS3_DEFAULT_MTU                1500UL
  59 #define HNS3_DEFAULT_FRAME_LEN          (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
  60 #define HNS3_MIN_PKT_SIZE               60
  61
  62 #define HNS3_4_TCS                      4
  63 #define HNS3_8_TCS                      8
  64
  65 #define HNS3_MAX_PF_NUM                 8
  66 #define HNS3_UMV_TBL_SIZE               3072
  67 #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
  68         (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
  69
  70 #define HNS3_PF_CFG_BLOCK_SIZE          32
  71 #define HNS3_PF_CFG_DESC_NUM \
  72         (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
  73
  74 #define HNS3_DEFAULT_ENABLE_PFC_NUM     0
  75
  76 #define HNS3_INTR_UNREG_FAIL_RETRY_CNT  5
  77 #define HNS3_INTR_UNREG_FAIL_DELAY_MS   500
  78
  79 #define HNS3_QUIT_RESET_CNT             10
  80 #define HNS3_QUIT_RESET_DELAY_MS        100
  81
  82 #define HNS3_POLL_RESPONE_MS            1
  83
  84 #define HNS3_MAX_USER_PRIO              8
  85 #define HNS3_PG_NUM                     4
  86 enum hns3_fc_mode {
  87         HNS3_FC_NONE,
  88         HNS3_FC_RX_PAUSE,
  89         HNS3_FC_TX_PAUSE,
  90         HNS3_FC_FULL,
  91         HNS3_FC_DEFAULT
  92 };
  93
  94 #define HNS3_SCH_MODE_SP        0
  95 #define HNS3_SCH_MODE_DWRR      1
  96 struct hns3_pg_info {
  97         uint8_t pg_id;
  98         uint8_t pg_sch_mode;  /* 0: sp; 1: dwrr */
  99         uint8_t tc_bit_map;
 100         uint32_t bw_limit;
 101         uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
 102 };
 103
 104 struct hns3_tc_info {
 105         uint8_t tc_id;
 106         uint8_t tc_sch_mode;  /* 0: sp; 1: dwrr */
 107         uint8_t pgid;
 108         uint32_t bw_limit;
 109         uint8_t up_to_tc_map; /* user priority maping on the TC */
 110 };
 111
 112 struct hns3_dcb_info {
 113         uint8_t num_tc;
 114         uint8_t num_pg;     /* It must be 1 if vNET-Base schd */
 115         uint8_t pg_dwrr[HNS3_PG_NUM];
 116         uint8_t prio_tc[HNS3_MAX_USER_PRIO];
 117         struct hns3_pg_info pg_info[HNS3_PG_NUM];
 118         struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
 119         uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
 120         uint8_t pfc_en; /* Pfc enabled or not for user priority */
 121 };
 122
 123 enum hns3_fc_status {
 124         HNS3_FC_STATUS_NONE,
 125         HNS3_FC_STATUS_MAC_PAUSE,
 126         HNS3_FC_STATUS_PFC,
 127 };
 128
 129 struct hns3_tc_queue_info {
 130         uint8_t tqp_offset;     /* TQP offset from base TQP */
 131         uint8_t tqp_count;      /* Total TQPs */
 132         uint8_t tc;             /* TC index */
 133         bool enable;            /* If this TC is enable or not */
 134 };
 135
 136 struct hns3_cfg {
 137         uint8_t vmdq_vport_num;
 138         uint8_t tc_num;
 139         uint16_t tqp_desc_num;
 140         uint16_t rx_buf_len;
 141         uint16_t rss_size_max;
 142         uint8_t phy_addr;
 143         uint8_t media_type;
 144         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 145         uint8_t default_speed;
 146         uint32_t numa_node_map;
 147         uint8_t speed_ability;
 148         uint16_t umv_space;
 149 };
 150
 151 /* mac media type */
 152 enum hns3_media_type {
 153         HNS3_MEDIA_TYPE_UNKNOWN,
 154         HNS3_MEDIA_TYPE_FIBER,
 155         HNS3_MEDIA_TYPE_COPPER,
 156         HNS3_MEDIA_TYPE_BACKPLANE,
 157         HNS3_MEDIA_TYPE_NONE,
 158 };
 159
 160 struct hns3_mac {
 161         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 162         bool default_addr_setted; /* whether default addr(mac_addr) is setted */
 163         uint8_t media_type;
 164         uint8_t phy_addr;
 165         uint8_t link_duplex  : 1; /* ETH_LINK_[HALF/FULL]_DUPLEX */
 166         uint8_t link_autoneg : 1; /* ETH_LINK_[AUTONEG/FIXED] */
 167         uint8_t link_status  : 1; /* ETH_LINK_[DOWN/UP] */
 168         uint32_t link_speed;      /* ETH_SPEED_NUM_ */
 169 };
 170
 171 struct hns3_fake_queue_data {
 172         void **rx_queues; /* Array of pointers to fake RX queues. */
 173         void **tx_queues; /* Array of pointers to fake TX queues. */
 174         uint16_t nb_fake_rx_queues; /* Number of fake RX queues. */
 175         uint16_t nb_fake_tx_queues; /* Number of fake TX queues. */
 176 };
 177
 178 #define HNS3_PORT_BASE_VLAN_DISABLE     0
 179 #define HNS3_PORT_BASE_VLAN_ENABLE      1
 180 struct hns3_port_base_vlan_config {
 181         uint16_t state;
 182         uint16_t pvid;
 183 };
 184
 185 /* Primary process maintains driver state in main thread.
 186  *
 187  * +---------------+
 188  * | UNINITIALIZED |<-----------+
 189  * +---------------+            |
 190  *      |.eth_dev_init          |.eth_dev_uninit
 191  *      V                       |
 192  * +---------------+------------+
 193  * |  INITIALIZED  |
 194  * +---------------+<-----------<---------------+
 195  *      |.dev_configure         |               |
 196  *      V                       |failed         |
 197  * +---------------+------------+               |
 198  * |  CONFIGURING  |                            |
 199  * +---------------+----+                       |
 200  *      |success        |                       |
 201  *      |               |               +---------------+
 202  *      |               |               |    CLOSING    |
 203  *      |               |               +---------------+
 204  *      |               |                       ^
 205  *      V               |.dev_configure         |
 206  * +---------------+----+                       |.dev_close
 207  * |  CONFIGURED   |----------------------------+
 208  * +---------------+<-----------+
 209  *      |.dev_start             |
 210  *      V                       |
 211  * +---------------+            |
 212  * |   STARTING    |------------^
 213  * +---------------+ failed     |
 214  *      |success                |
 215  *      |               +---------------+
 216  *      |               |   STOPPING    |
 217  *      |               +---------------+
 218  *      |                       ^
 219  *      V                       |.dev_stop
 220  * +---------------+------------+
 221  * |    STARTED    |
 222  * +---------------+
 223  */
 224 enum hns3_adapter_state {
 225         HNS3_NIC_UNINITIALIZED = 0,
 226         HNS3_NIC_INITIALIZED,
 227         HNS3_NIC_CONFIGURING,
 228         HNS3_NIC_CONFIGURED,
 229         HNS3_NIC_STARTING,
 230         HNS3_NIC_STARTED,
 231         HNS3_NIC_STOPPING,
 232         HNS3_NIC_CLOSING,
 233         HNS3_NIC_CLOSED,
 234         HNS3_NIC_REMOVED,
 235         HNS3_NIC_NSTATES
 236 };
 237
 238 /* Reset various stages, execute in order */
 239 enum hns3_reset_stage {
 240         /* Stop query services, stop transceiver, disable MAC */
 241         RESET_STAGE_DOWN,
 242         /* Clear reset completion flags, disable send command */
 243         RESET_STAGE_PREWAIT,
 244         /* Inform IMP to start resetting */
 245         RESET_STAGE_REQ_HW_RESET,
 246         /* Waiting for hardware reset to complete */
 247         RESET_STAGE_WAIT,
 248         /* Reinitialize hardware */
 249         RESET_STAGE_DEV_INIT,
 250         /* Restore user settings and enable MAC */
 251         RESET_STAGE_RESTORE,
 252         /* Restart query services, start transceiver */
 253         RESET_STAGE_DONE,
 254         /* Not in reset state */
 255         RESET_STAGE_NONE,
 256 };
 257
 258 enum hns3_reset_level {
 259         HNS3_NONE_RESET,
 260         HNS3_VF_FUNC_RESET, /* A VF function reset */
 261         /*
 262          * All VFs under a PF perform function reset.
 263          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 264          * of the reset level and the one defined in kernel driver should be
 265          * same.
 266          */
 267         HNS3_VF_PF_FUNC_RESET = 2,
 268         /*
 269          * All VFs under a PF perform FLR reset.
 270          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 271          * of the reset level and the one defined in kernel driver should be
 272          * same.
 273          */
 274         HNS3_VF_FULL_RESET = 3,
 275         HNS3_FLR_RESET,     /* A VF perform FLR reset */
 276         /* All VFs under the rootport perform a global or IMP reset */
 277         HNS3_VF_RESET,
 278         HNS3_FUNC_RESET,    /* A PF function reset */
 279         /* All PFs under the rootport perform a global reset */
 280         HNS3_GLOBAL_RESET,
 281         HNS3_IMP_RESET,     /* All PFs under the rootport perform a IMP reset */
 282         HNS3_MAX_RESET
 283 };
 284
 285 enum hns3_wait_result {
 286         HNS3_WAIT_UNKNOWN,
 287         HNS3_WAIT_REQUEST,
 288         HNS3_WAIT_SUCCESS,
 289         HNS3_WAIT_TIMEOUT
 290 };
 291
 292 #define HNS3_RESET_SYNC_US 100000
 293
 294 struct hns3_reset_stats {
 295         uint64_t request_cnt; /* Total request reset times */
 296         uint64_t global_cnt;  /* Total GLOBAL reset times */
 297         uint64_t imp_cnt;     /* Total IMP reset times */
 298         uint64_t exec_cnt;    /* Total reset executive times */
 299         uint64_t success_cnt; /* Total reset successful times */
 300         uint64_t fail_cnt;    /* Total reset failed times */
 301         uint64_t merge_cnt;   /* Total merged in high reset times */
 302 };
 303
 304 typedef bool (*check_completion_func)(struct hns3_hw *hw);
 305
 306 struct hns3_wait_data {
 307         void *hns;
 308         uint64_t end_ms;
 309         uint64_t interval;
 310         int16_t count;
 311         enum hns3_wait_result result;
 312         check_completion_func check_completion;
 313 };
 314
 315 struct hns3_reset_ops {
 316         void (*reset_service)(void *arg);
 317         int (*stop_service)(struct hns3_adapter *hns);
 318         int (*prepare_reset)(struct hns3_adapter *hns);
 319         int (*wait_hardware_ready)(struct hns3_adapter *hns);
 320         int (*reinit_dev)(struct hns3_adapter *hns);
 321         int (*restore_conf)(struct hns3_adapter *hns);
 322         int (*start_service)(struct hns3_adapter *hns);
 323 };
 324
 325 enum hns3_schedule {
 326         SCHEDULE_NONE,
 327         SCHEDULE_PENDING,
 328         SCHEDULE_REQUESTED,
 329         SCHEDULE_DEFERRED,
 330 };
 331
 332 struct hns3_reset_data {
 333         enum hns3_reset_stage stage;
 334         rte_atomic16_t schedule;
 335         /* Reset flag, covering the entire reset process */
 336         rte_atomic16_t resetting;
 337         /* Used to disable sending cmds during reset */
 338         rte_atomic16_t disable_cmd;
 339         /* The reset level being processed */
 340         enum hns3_reset_level level;
 341         /* Reset level set, each bit represents a reset level */
 342         uint64_t pending;
 343         /* Request reset level set, from interrupt or mailbox */
 344         uint64_t request;
 345         int attempts; /* Reset failure retry */
 346         int retries;  /* Timeout failure retry in reset_post */
 347         /*
 348          * At the time of global or IMP reset, the command cannot be sent to
 349          * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
 350          * reset process, so the mbuf is required to be released after the reset
 351          * is completed.The mbuf_deferred_free is used to mark whether mbuf
 352          * needs to be released.
 353          */
 354         bool mbuf_deferred_free;
 355         struct timeval start_time;
 356         struct hns3_reset_stats stats;
 357         const struct hns3_reset_ops *ops;
 358         struct hns3_wait_data *wait_data;
 359 };
 360
 361 struct hns3_hw {
 362         struct rte_eth_dev_data *data;
 363         void *io_base;
 364         uint8_t revision;           /* PCI revision, low byte of class word */
 365         struct hns3_cmq cmq;
 366         struct hns3_mbx_resp_status mbx_resp; /* mailbox response */
 367         struct hns3_mbx_arq_ring arq;         /* mailbox async rx queue */
 368         pthread_t irq_thread_id;
 369         struct hns3_mac mac;
 370         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 371         struct hns3_tqp_stats tqp_stats;
 372         /* Include Mac stats | Rx stats | Tx stats */
 373         struct hns3_mac_stats mac_stats;
 374         uint32_t fw_version;
 375
 376         uint16_t num_msi;
 377         uint16_t total_tqps_num;    /* total task queue pairs of this PF */
 378         uint16_t tqps_num;          /* num task queue pairs of this function */
 379         uint16_t intr_tqps_num;     /* num queue pairs mapping interrupt */
 380         uint16_t rss_size_max;      /* HW defined max RSS task queue */
 381         uint16_t num_tx_desc;       /* desc num of per tx queue */
 382         uint16_t num_rx_desc;       /* desc num of per rx queue */
 383
 384         struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
 385         int mc_addrs_num; /* Multicast mac addresses number */
 386
 387         /* The configuration info of RSS */
 388         struct hns3_rss_conf rss_info;
 389         bool rss_dis_flag; /* disable rss flag. true: disable, false: enable */
 390
 391         uint8_t num_tc;             /* Total number of enabled TCs */
 392         uint8_t hw_tc_map;
 393         enum hns3_fc_mode current_mode;
 394         enum hns3_fc_mode requested_mode;
 395         struct hns3_dcb_info dcb_info;
 396         enum hns3_fc_status current_fc_status; /* current flow control status */
 397         struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
 398         uint16_t used_rx_queues;
 399         uint16_t used_tx_queues;
 400
 401         /* Config max queue numbers between rx and tx queues from user */
 402         uint16_t cfg_max_queues;
 403         struct hns3_fake_queue_data fkq_data;     /* fake queue data */
 404         uint16_t alloc_rss_size;    /* RX queue number per TC */
 405         uint16_t tx_qnum_per_tc;    /* TX queue number per TC */
 406
 407         uint32_t capability;
 408
 409         struct hns3_port_base_vlan_config port_base_vlan_cfg;
 410         /*
 411          * PMD setup and configuration is not thread safe. Since it is not
 412          * performance sensitive, it is better to guarantee thread-safety
 413          * and add device level lock. Adapter control operations which
 414          * change its state should acquire the lock.
 415          */
 416         rte_spinlock_t lock;
 417         enum hns3_adapter_state adapter_state;
 418         struct hns3_reset_data reset;
 419 };
 420
 421 #define HNS3_FLAG_TC_BASE_SCH_MODE              1
 422 #define HNS3_FLAG_VNET_BASE_SCH_MODE            2
 423
 424 struct hns3_err_msix_intr_stats {
 425         uint64_t mac_afifo_tnl_intr_cnt;
 426         uint64_t ppu_mpf_abnormal_intr_st2_cnt;
 427         uint64_t ssu_port_based_pf_intr_cnt;
 428         uint64_t ppp_pf_abnormal_intr_cnt;
 429         uint64_t ppu_pf_abnormal_intr_cnt;
 430 };
 431
 432 /* vlan entry information. */
 433 struct hns3_user_vlan_table {
 434         LIST_ENTRY(hns3_user_vlan_table) next;
 435         bool hd_tbl_status;
 436         uint16_t vlan_id;
 437 };
 438
 439 /* Vlan tag configuration for RX direction */
 440 struct hns3_rx_vtag_cfg {
 441         uint8_t rx_vlan_offload_en; /* Whether enable rx vlan offload */
 442         uint8_t strip_tag1_en;      /* Whether strip inner vlan tag */
 443         uint8_t strip_tag2_en;      /* Whether strip outer vlan tag */
 444         uint8_t vlan1_vlan_prionly; /* Inner VLAN Tag up to descriptor Enable */
 445         uint8_t vlan2_vlan_prionly; /* Outer VLAN Tag up to descriptor Enable */
 446 };
 447
 448 /* Vlan tag configuration for TX direction */
 449 struct hns3_tx_vtag_cfg {
 450         bool accept_tag1;           /* Whether accept tag1 packet from host */
 451         bool accept_untag1;         /* Whether accept untag1 packet from host */
 452         bool accept_tag2;
 453         bool accept_untag2;
 454         bool insert_tag1_en;        /* Whether insert inner vlan tag */
 455         bool insert_tag2_en;        /* Whether insert outer vlan tag */
 456         uint16_t default_tag1;      /* The default inner vlan tag to insert */
 457         uint16_t default_tag2;      /* The default outer vlan tag to insert */
 458 };
 459
 460 struct hns3_vtag_cfg {
 461         struct hns3_rx_vtag_cfg rx_vcfg;
 462         struct hns3_tx_vtag_cfg tx_vcfg;
 463 };
 464
 465 /* Request types for IPC. */
 466 enum hns3_mp_req_type {
 467         HNS3_MP_REQ_START_RXTX = 1,
 468         HNS3_MP_REQ_STOP_RXTX,
 469         HNS3_MP_REQ_MAX
 470 };
 471
 472 /* Pameters for IPC. */
 473 struct hns3_mp_param {
 474         enum hns3_mp_req_type type;
 475         int port_id;
 476         int result;
 477 };
 478
 479 /* Request timeout for IPC. */
 480 #define HNS3_MP_REQ_TIMEOUT_SEC 5
 481
 482 /* Key string for IPC. */
 483 #define HNS3_MP_NAME "net_hns3_mp"
 484
 485 struct hns3_pf {
 486         struct hns3_adapter *adapter;
 487         bool is_main_pf;
 488         uint16_t func_num; /* num functions of this pf, include pf and vfs */
 489
 490         uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
 491         uint32_t tx_buf_size; /* Tx buffer size for each TC */
 492         uint32_t dv_buf_size; /* Dv buffer size for each TC */
 493
 494         uint16_t mps; /* Max packet size */
 495
 496         uint8_t tx_sch_mode;
 497         uint8_t tc_max; /* max number of tc driver supported */
 498         uint8_t local_max_tc; /* max number of local tc */
 499         uint8_t pfc_max;
 500         uint8_t prio_tc[HNS3_MAX_USER_PRIO]; /* TC indexed by prio */
 501         uint16_t pause_time;
 502         bool support_fc_autoneg;       /* support FC autonegotiate */
 503
 504         uint16_t wanted_umv_size;
 505         uint16_t max_umv_size;
 506         uint16_t used_umv_size;
 507
 508         /* Statistics information for abnormal interrupt */
 509         struct hns3_err_msix_intr_stats abn_int_stats;
 510
 511         bool support_sfp_query;
 512
 513         struct hns3_vtag_cfg vtag_config;
 514         LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
 515
 516         struct hns3_fdir_info fdir; /* flow director info */
 517         LIST_HEAD(counters, hns3_flow_counter) flow_counters;
 518 };
 519
 520 struct hns3_vf {
 521         struct hns3_adapter *adapter;
 522 };
 523
 524 struct hns3_adapter {
 525         struct hns3_hw hw;
 526
 527         /* Specific for PF or VF */
 528         bool is_vf; /* false - PF, true - VF */
 529         union {
 530                 struct hns3_pf pf;
 531                 struct hns3_vf vf;
 532         };
 533 };
 534
 535 #define HNS3_DEV_SUPPORT_DCB_B                  0x0
 536 #define HNS3_DEV_SUPPORT_COPPER_B               0x1
 537
 538 #define hns3_dev_dcb_supported(hw) \
 539         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_DCB_B)
 540
 541 #define hns3_dev_copper_supported(hw) \
 542         hns3_get_bit((hw)->capability, HNS3_DEV_SUPPORT_COPPER_B)
 543
 544 #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
 545         (&((struct hns3_adapter *)adapter)->hw)
 546 #define HNS3_DEV_PRIVATE_TO_ADAPTER(adapter) \
 547         ((struct hns3_adapter *)adapter)
 548 #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
 549         (&((struct hns3_adapter *)adapter)->pf)
 550 #define HNS3VF_DEV_PRIVATE_TO_VF(adapter) \
 551         (&((struct hns3_adapter *)adapter)->vf)
 552 #define HNS3_DEV_HW_TO_ADAPTER(hw) \
 553         container_of(hw, struct hns3_adapter, hw)
 554
 555 #define hns3_set_field(origin, mask, shift, val) \
 556         do { \
 557                 (origin) &= (~(mask)); \
 558                 (origin) |= ((val) << (shift)) & (mask); \
 559         } while (0)
 560 #define hns3_get_field(origin, mask, shift) \
 561         (((origin) & (mask)) >> (shift))
 562 #define hns3_set_bit(origin, shift, val) \
 563         hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
 564 #define hns3_get_bit(origin, shift) \
 565         hns3_get_field((origin), (0x1UL << (shift)), (shift))
 566
 567 /*
 568  * upper_32_bits - return bits 32-63 of a number
 569  * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
 570  * the "right shift count >= width of type" warning when that quantity is
 571  * 32-bits.
 572  */
 573 #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
 574
 575 /* lower_32_bits - return bits 0-31 of a number */
 576 #define lower_32_bits(n) ((uint32_t)(n))
 577
 578 #define BIT(nr) (1UL << (nr))
 579
 580 #define BITS_PER_LONG   (__SIZEOF_LONG__ * 8)
 581 #define GENMASK(h, l) \
 582         (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
 583
 584 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 585 #define rounddown(x, y) ((x) - ((x) % (y)))
 586
 587 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 588
 589 #define max_t(type, x, y) ({                    \
 590         type __max1 = (x);                      \
 591         type __max2 = (y);                      \
 592         __max1 > __max2 ? __max1 : __max2; })
 593
 594 static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
 595 {
 596         rte_write32(value, (volatile void *)((char *)base + reg));
 597 }
 598
 599 static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
 600 {
 601         return rte_read32((volatile void *)((char *)base + reg));
 602 }
 603
 604 #define hns3_write_dev(a, reg, value) \
 605         hns3_write_reg((a)->io_base, (reg), (value))
 606
 607 #define hns3_read_dev(a, reg) \
 608         hns3_read_reg((a)->io_base, (reg))
 609
 610 #define ARRAY_SIZE(x) (sizeof(x) / sizeof((x)[0]))
 611
 612 #define NEXT_ITEM_OF_ACTION(act, actions, index)                        \
 613         do {                                                            \
 614                 act = (actions) + (index);                              \
 615                 while (act->type == RTE_FLOW_ACTION_TYPE_VOID) {        \
 616                         (index)++;                                      \
 617                         act = actions + index;                          \
 618                 }                                                       \
 619         } while (0)
 620
 621 #define MSEC_PER_SEC              1000L
 622 #define USEC_PER_MSEC             1000L
 623
 624 static inline uint64_t
 625 get_timeofday_ms(void)
 626 {
 627         struct timeval tv;
 628
 629         (void)gettimeofday(&tv, NULL);
 630
 631         return (uint64_t)tv.tv_sec * MSEC_PER_SEC + tv.tv_usec / USEC_PER_MSEC;
 632 }
 633
 634 static inline uint64_t
 635 hns3_atomic_test_bit(unsigned int nr, volatile uint64_t *addr)
 636 {
 637         uint64_t res;
 638
 639         res = (__atomic_load_n(addr, __ATOMIC_RELAXED) & (1UL << nr)) != 0;
 640         return res;
 641 }
 642
 643 static inline void
 644 hns3_atomic_set_bit(unsigned int nr, volatile uint64_t *addr)
 645 {
 646         __atomic_fetch_or(addr, (1UL << nr), __ATOMIC_RELAXED);
 647 }
 648
 649 static inline void
 650 hns3_atomic_clear_bit(unsigned int nr, volatile uint64_t *addr)
 651 {
 652         __atomic_fetch_and(addr, ~(1UL << nr), __ATOMIC_RELAXED);
 653 }
 654
 655 static inline int64_t
 656 hns3_test_and_clear_bit(unsigned int nr, volatile uint64_t *addr)
 657 {
 658         uint64_t mask = (1UL << nr);
 659
 660         return __atomic_fetch_and(addr, ~mask, __ATOMIC_RELAXED) & mask;
 661 }
 662
 663 int hns3_buffer_alloc(struct hns3_hw *hw);
 664 int hns3_dev_filter_ctrl(struct rte_eth_dev *dev,
 665                          enum rte_filter_type filter_type,
 666                          enum rte_filter_op filter_op, void *arg);
 667 bool hns3_is_reset_pending(struct hns3_adapter *hns);
 668 bool hns3vf_is_reset_pending(struct hns3_adapter *hns);
 669 void hns3_update_link_status(struct hns3_hw *hw);
 670
 671 static inline bool
 672 is_reset_pending(struct hns3_adapter *hns)
 673 {
 674         bool ret;
 675         if (hns->is_vf)
 676                 ret = hns3vf_is_reset_pending(hns);
 677         else
 678                 ret = hns3_is_reset_pending(hns);
 679         return ret;
 680 }
 681
 682 static inline uint64_t
 683 hns3_txvlan_cap_get(struct hns3_hw *hw)
 684 {
 685         if (hw->port_base_vlan_cfg.state)
 686                 return DEV_TX_OFFLOAD_VLAN_INSERT;
 687         else
 688                 return DEV_TX_OFFLOAD_VLAN_INSERT | DEV_TX_OFFLOAD_QINQ_INSERT;
 689 }
 690
 691 #endif /* _HNS3_ETHDEV_H_ */