drivers/net/hns3/hns3_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_ETHDEV_H_
   6 #define _HNS3_ETHDEV_H_
   7
   8 #include <sys/time.h>
   9 #include <rte_alarm.h>
  10
  11 #include "hns3_cmd.h"
  12
  13 /* Vendor ID */
  14 #define PCI_VENDOR_ID_HUAWEI                    0x19e5
  15
  16 /* Device IDs */
  17 #define HNS3_DEV_ID_GE                          0xA220
  18 #define HNS3_DEV_ID_25GE                        0xA221
  19 #define HNS3_DEV_ID_25GE_RDMA                   0xA222
  20 #define HNS3_DEV_ID_50GE_RDMA                   0xA224
  21 #define HNS3_DEV_ID_100G_RDMA_MACSEC            0xA226
  22 #define HNS3_DEV_ID_100G_VF                     0xA22E
  23 #define HNS3_DEV_ID_100G_RDMA_PFC_VF            0xA22F
  24
  25 #define HNS3_UC_MACADDR_NUM             128
  26 #define HNS3_VF_UC_MACADDR_NUM          48
  27 #define HNS3_MC_MACADDR_NUM             128
  28
  29 #define HNS3_MAX_BD_SIZE                65535
  30 #define HNS3_MAX_TX_BD_PER_PKT          8
  31 #define HNS3_MAX_FRAME_LEN              9728
  32 #define HNS3_MIN_FRAME_LEN              64
  33 #define HNS3_VLAN_TAG_SIZE              4
  34 #define HNS3_DEFAULT_RX_BUF_LEN         2048
  35
  36 #define HNS3_ETH_OVERHEAD \
  37         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + HNS3_VLAN_TAG_SIZE * 2)
  38 #define HNS3_PKTLEN_TO_MTU(pktlen)      ((pktlen) - HNS3_ETH_OVERHEAD)
  39 #define HNS3_MAX_MTU    (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
  40 #define HNS3_DEFAULT_MTU                1500UL
  41 #define HNS3_DEFAULT_FRAME_LEN          (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
  42
  43 #define HNS3_4_TCS                      4
  44 #define HNS3_8_TCS                      8
  45
  46 #define HNS3_MAX_PF_NUM                 8
  47 #define HNS3_UMV_TBL_SIZE               3072
  48 #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
  49         (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
  50
  51 #define HNS3_PF_CFG_BLOCK_SIZE          32
  52 #define HNS3_PF_CFG_DESC_NUM \
  53         (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
  54
  55 #define HNS3_DEFAULT_ENABLE_PFC_NUM     0
  56
  57 #define HNS3_INTR_UNREG_FAIL_RETRY_CNT  5
  58 #define HNS3_INTR_UNREG_FAIL_DELAY_MS   500
  59
  60 #define HNS3_QUIT_RESET_CNT             10
  61 #define HNS3_QUIT_RESET_DELAY_MS        100
  62
  63 #define HNS3_POLL_RESPONE_MS            1
  64
  65 #define HNS3_MAX_USER_PRIO              8
  66 #define HNS3_PG_NUM                     4
  67 enum hns3_fc_mode {
  68         HNS3_FC_NONE,
  69         HNS3_FC_RX_PAUSE,
  70         HNS3_FC_TX_PAUSE,
  71         HNS3_FC_FULL,
  72         HNS3_FC_DEFAULT
  73 };
  74
  75 #define HNS3_SCH_MODE_SP        0
  76 #define HNS3_SCH_MODE_DWRR      1
  77 struct hns3_pg_info {
  78         uint8_t pg_id;
  79         uint8_t pg_sch_mode;  /* 0: sp; 1: dwrr */
  80         uint8_t tc_bit_map;
  81         uint32_t bw_limit;
  82         uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
  83 };
  84
  85 struct hns3_tc_info {
  86         uint8_t tc_id;
  87         uint8_t tc_sch_mode;  /* 0: sp; 1: dwrr */
  88         uint8_t pgid;
  89         uint32_t bw_limit;
  90         uint8_t up_to_tc_map; /* user priority maping on the TC */
  91 };
  92
  93 struct hns3_dcb_info {
  94         uint8_t num_tc;
  95         uint8_t num_pg;     /* It must be 1 if vNET-Base schd */
  96         uint8_t pg_dwrr[HNS3_PG_NUM];
  97         uint8_t prio_tc[HNS3_MAX_USER_PRIO];
  98         struct hns3_pg_info pg_info[HNS3_PG_NUM];
  99         struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
 100         uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
 101         uint8_t pfc_en; /* Pfc enabled or not for user priority */
 102 };
 103
 104 enum hns3_fc_status {
 105         HNS3_FC_STATUS_NONE,
 106         HNS3_FC_STATUS_MAC_PAUSE,
 107         HNS3_FC_STATUS_PFC,
 108 };
 109
 110 struct hns3_tc_queue_info {
 111         uint8_t tqp_offset;     /* TQP offset from base TQP */
 112         uint8_t tqp_count;      /* Total TQPs */
 113         uint8_t tc;             /* TC index */
 114         bool enable;            /* If this TC is enable or not */
 115 };
 116
 117 struct hns3_cfg {
 118         uint8_t vmdq_vport_num;
 119         uint8_t tc_num;
 120         uint16_t tqp_desc_num;
 121         uint16_t rx_buf_len;
 122         uint16_t rss_size_max;
 123         uint8_t phy_addr;
 124         uint8_t media_type;
 125         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 126         uint8_t default_speed;
 127         uint32_t numa_node_map;
 128         uint8_t speed_ability;
 129         uint16_t umv_space;
 130 };
 131
 132 /* mac media type */
 133 enum hns3_media_type {
 134         HNS3_MEDIA_TYPE_UNKNOWN,
 135         HNS3_MEDIA_TYPE_FIBER,
 136         HNS3_MEDIA_TYPE_COPPER,
 137         HNS3_MEDIA_TYPE_BACKPLANE,
 138         HNS3_MEDIA_TYPE_NONE,
 139 };
 140
 141 struct hns3_mac {
 142         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 143         bool default_addr_setted; /* whether default addr(mac_addr) is setted */
 144         uint8_t media_type;
 145         uint8_t phy_addr;
 146         uint8_t link_duplex  : 1; /* ETH_LINK_[HALF/FULL]_DUPLEX */
 147         uint8_t link_autoneg : 1; /* ETH_LINK_[AUTONEG/FIXED] */
 148         uint8_t link_status  : 1; /* ETH_LINK_[DOWN/UP] */
 149         uint32_t link_speed;      /* ETH_SPEED_NUM_ */
 150 };
 151
 152
 153 /* Primary process maintains driver state in main thread.
 154  *
 155  * +---------------+
 156  * | UNINITIALIZED |<-----------+
 157  * +---------------+            |
 158  *      |.eth_dev_init          |.eth_dev_uninit
 159  *      V                       |
 160  * +---------------+------------+
 161  * |  INITIALIZED  |
 162  * +---------------+<-----------<---------------+
 163  *      |.dev_configure         |               |
 164  *      V                       |failed         |
 165  * +---------------+------------+               |
 166  * |  CONFIGURING  |                            |
 167  * +---------------+----+                       |
 168  *      |success        |                       |
 169  *      |               |               +---------------+
 170  *      |               |               |    CLOSING    |
 171  *      |               |               +---------------+
 172  *      |               |                       ^
 173  *      V               |.dev_configure         |
 174  * +---------------+----+                       |.dev_close
 175  * |  CONFIGURED   |----------------------------+
 176  * +---------------+<-----------+
 177  *      |.dev_start             |
 178  *      V                       |
 179  * +---------------+            |
 180  * |   STARTING    |------------^
 181  * +---------------+ failed     |
 182  *      |success                |
 183  *      |               +---------------+
 184  *      |               |   STOPPING    |
 185  *      |               +---------------+
 186  *      |                       ^
 187  *      V                       |.dev_stop
 188  * +---------------+------------+
 189  * |    STARTED    |
 190  * +---------------+
 191  */
 192 enum hns3_adapter_state {
 193         HNS3_NIC_UNINITIALIZED = 0,
 194         HNS3_NIC_INITIALIZED,
 195         HNS3_NIC_CONFIGURING,
 196         HNS3_NIC_CONFIGURED,
 197         HNS3_NIC_STARTING,
 198         HNS3_NIC_STARTED,
 199         HNS3_NIC_STOPPING,
 200         HNS3_NIC_CLOSING,
 201         HNS3_NIC_CLOSED,
 202         HNS3_NIC_REMOVED,
 203         HNS3_NIC_NSTATES
 204 };
 205
 206 /* Reset various stages, execute in order */
 207 enum hns3_reset_stage {
 208         /* Stop query services, stop transceiver, disable MAC */
 209         RESET_STAGE_DOWN,
 210         /* Clear reset completion flags, disable send command */
 211         RESET_STAGE_PREWAIT,
 212         /* Inform IMP to start resetting */
 213         RESET_STAGE_REQ_HW_RESET,
 214         /* Waiting for hardware reset to complete */
 215         RESET_STAGE_WAIT,
 216         /* Reinitialize hardware */
 217         RESET_STAGE_DEV_INIT,
 218         /* Restore user settings and enable MAC */
 219         RESET_STAGE_RESTORE,
 220         /* Restart query services, start transceiver */
 221         RESET_STAGE_DONE,
 222         /* Not in reset state */
 223         RESET_STAGE_NONE,
 224 };
 225
 226 enum hns3_reset_level {
 227         HNS3_NONE_RESET,
 228         HNS3_VF_FUNC_RESET, /* A VF function reset */
 229         /*
 230          * All VFs under a PF perform function reset.
 231          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 232          * of the reset level and the one defined in kernel driver should be
 233          * same.
 234          */
 235         HNS3_VF_PF_FUNC_RESET = 2,
 236         /*
 237          * All VFs under a PF perform FLR reset.
 238          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 239          * of the reset level and the one defined in kernel driver should be
 240          * same.
 241          */
 242         HNS3_VF_FULL_RESET = 3,
 243         HNS3_FLR_RESET,     /* A VF perform FLR reset */
 244         /* All VFs under the rootport perform a global or IMP reset */
 245         HNS3_VF_RESET,
 246         HNS3_FUNC_RESET,    /* A PF function reset */
 247         /* All PFs under the rootport perform a global reset */
 248         HNS3_GLOBAL_RESET,
 249         HNS3_IMP_RESET,     /* All PFs under the rootport perform a IMP reset */
 250         HNS3_MAX_RESET
 251 };
 252
 253 enum hns3_wait_result {
 254         HNS3_WAIT_UNKNOWN,
 255         HNS3_WAIT_REQUEST,
 256         HNS3_WAIT_SUCCESS,
 257         HNS3_WAIT_TIMEOUT
 258 };
 259
 260 #define HNS3_RESET_SYNC_US 100000
 261
 262 struct hns3_reset_stats {
 263         uint64_t request_cnt; /* Total request reset times */
 264         uint64_t global_cnt;  /* Total GLOBAL reset times */
 265         uint64_t imp_cnt;     /* Total IMP reset times */
 266         uint64_t exec_cnt;    /* Total reset executive times */
 267         uint64_t success_cnt; /* Total reset successful times */
 268         uint64_t fail_cnt;    /* Total reset failed times */
 269         uint64_t merge_cnt;   /* Total merged in high reset times */
 270 };
 271
 272 struct hns3_adapter;
 273
 274 typedef bool (*check_completion_func)(struct hns3_hw *hw);
 275
 276 struct hns3_wait_data {
 277         void *hns;
 278         uint64_t end_ms;
 279         uint64_t interval;
 280         int16_t count;
 281         enum hns3_wait_result result;
 282         check_completion_func check_completion;
 283 };
 284
 285 struct hns3_reset_ops {
 286         void (*reset_service)(void *arg);
 287         int (*stop_service)(struct hns3_adapter *hns);
 288         int (*prepare_reset)(struct hns3_adapter *hns);
 289         int (*wait_hardware_ready)(struct hns3_adapter *hns);
 290         int (*reinit_dev)(struct hns3_adapter *hns);
 291         int (*restore_conf)(struct hns3_adapter *hns);
 292         int (*start_service)(struct hns3_adapter *hns);
 293 };
 294
 295 enum hns3_schedule {
 296         SCHEDULE_NONE,
 297         SCHEDULE_PENDING,
 298         SCHEDULE_REQUESTED,
 299         SCHEDULE_DEFERRED,
 300 };
 301
 302 struct hns3_reset_data {
 303         enum hns3_reset_stage stage;
 304         rte_atomic16_t schedule;
 305         /* Reset flag, covering the entire reset process */
 306         rte_atomic16_t resetting;
 307         /* Used to disable sending cmds during reset */
 308         rte_atomic16_t disable_cmd;
 309         /* The reset level being processed */
 310         enum hns3_reset_level level;
 311         /* Reset level set, each bit represents a reset level */
 312         uint64_t pending;
 313         /* Request reset level set, from interrupt or mailbox */
 314         uint64_t request;
 315         int attempts; /* Reset failure retry */
 316         int retries;  /* Timeout failure retry in reset_post */
 317         /*
 318          * At the time of global or IMP reset, the command cannot be sent to
 319          * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
 320          * reset process, so the mbuf is required to be released after the reset
 321          * is completed.The mbuf_deferred_free is used to mark whether mbuf
 322          * needs to be released.
 323          */
 324         bool mbuf_deferred_free;
 325         struct timeval start_time;
 326         struct hns3_reset_stats stats;
 327         const struct hns3_reset_ops *ops;
 328         struct hns3_wait_data *wait_data;
 329 };
 330
 331 struct hns3_hw {
 332         struct rte_eth_dev_data *data;
 333         void *io_base;
 334         struct hns3_cmq cmq;
 335         struct hns3_mac mac;
 336         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 337         uint32_t fw_version;
 338
 339         uint16_t num_msi;
 340         uint16_t total_tqps_num;    /* total task queue pairs of this PF */
 341         uint16_t tqps_num;          /* num task queue pairs of this function */
 342         uint16_t rss_size_max;      /* HW defined max RSS task queue */
 343         uint16_t rx_buf_len;
 344         uint16_t num_tx_desc;       /* desc num of per tx queue */
 345         uint16_t num_rx_desc;       /* desc num of per rx queue */
 346
 347         struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
 348         int mc_addrs_num; /* Multicast mac addresses number */
 349
 350         uint8_t num_tc;             /* Total number of enabled TCs */
 351         uint8_t hw_tc_map;
 352         enum hns3_fc_mode current_mode;
 353         enum hns3_fc_mode requested_mode;
 354         struct hns3_dcb_info dcb_info;
 355         enum hns3_fc_status current_fc_status; /* current flow control status */
 356         struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
 357         uint16_t alloc_tqps;
 358         uint16_t alloc_rss_size;    /* Queue number per TC */
 359
 360         uint32_t flag;
 361         /*
 362          * PMD setup and configuration is not thread safe. Since it is not
 363          * performance sensitive, it is better to guarantee thread-safety
 364          * and add device level lock. Adapter control operations which
 365          * change its state should acquire the lock.
 366          */
 367         rte_spinlock_t lock;
 368         enum hns3_adapter_state adapter_state;
 369         struct hns3_reset_data reset;
 370 };
 371
 372 #define HNS3_FLAG_TC_BASE_SCH_MODE              1
 373 #define HNS3_FLAG_VNET_BASE_SCH_MODE            2
 374
 375 struct hns3_err_msix_intr_stats {
 376         uint64_t mac_afifo_tnl_intr_cnt;
 377         uint64_t ppu_mpf_abnormal_intr_st2_cnt;
 378         uint64_t ssu_port_based_pf_intr_cnt;
 379         uint64_t ppp_pf_abnormal_intr_cnt;
 380         uint64_t ppu_pf_abnormal_intr_cnt;
 381 };
 382
 383 /* vlan entry information. */
 384 struct hns3_user_vlan_table {
 385         LIST_ENTRY(hns3_user_vlan_table) next;
 386         bool hd_tbl_status;
 387         uint16_t vlan_id;
 388 };
 389
 390 struct hns3_port_base_vlan_config {
 391         uint16_t state;
 392         uint16_t pvid;
 393 };
 394
 395 /* Vlan tag configuration for RX direction */
 396 struct hns3_rx_vtag_cfg {
 397         uint8_t rx_vlan_offload_en; /* Whether enable rx vlan offload */
 398         uint8_t strip_tag1_en;      /* Whether strip inner vlan tag */
 399         uint8_t strip_tag2_en;      /* Whether strip outer vlan tag */
 400         uint8_t vlan1_vlan_prionly; /* Inner VLAN Tag up to descriptor Enable */
 401         uint8_t vlan2_vlan_prionly; /* Outer VLAN Tag up to descriptor Enable */
 402 };
 403
 404 /* Vlan tag configuration for TX direction */
 405 struct hns3_tx_vtag_cfg {
 406         bool accept_tag1;           /* Whether accept tag1 packet from host */
 407         bool accept_untag1;         /* Whether accept untag1 packet from host */
 408         bool accept_tag2;
 409         bool accept_untag2;
 410         bool insert_tag1_en;        /* Whether insert inner vlan tag */
 411         bool insert_tag2_en;        /* Whether insert outer vlan tag */
 412         uint16_t default_tag1;      /* The default inner vlan tag to insert */
 413         uint16_t default_tag2;      /* The default outer vlan tag to insert */
 414 };
 415
 416 struct hns3_vtag_cfg {
 417         struct hns3_rx_vtag_cfg rx_vcfg;
 418         struct hns3_tx_vtag_cfg tx_vcfg;
 419 };
 420
 421 /* Request types for IPC. */
 422 enum hns3_mp_req_type {
 423         HNS3_MP_REQ_START_RXTX = 1,
 424         HNS3_MP_REQ_STOP_RXTX,
 425         HNS3_MP_REQ_MAX
 426 };
 427
 428 /* Pameters for IPC. */
 429 struct hns3_mp_param {
 430         enum hns3_mp_req_type type;
 431         int port_id;
 432         int result;
 433 };
 434
 435 /* Request timeout for IPC. */
 436 #define HNS3_MP_REQ_TIMEOUT_SEC 5
 437
 438 /* Key string for IPC. */
 439 #define HNS3_MP_NAME "net_hns3_mp"
 440
 441 struct hns3_pf {
 442         struct hns3_adapter *adapter;
 443         bool is_main_pf;
 444
 445         uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
 446         uint32_t tx_buf_size; /* Tx buffer size for each TC */
 447         uint32_t dv_buf_size; /* Dv buffer size for each TC */
 448
 449         uint16_t mps; /* Max packet size */
 450
 451         uint8_t tx_sch_mode;
 452         uint8_t tc_max; /* max number of tc driver supported */
 453         uint8_t local_max_tc; /* max number of local tc */
 454         uint8_t pfc_max;
 455         uint8_t prio_tc[HNS3_MAX_USER_PRIO]; /* TC indexed by prio */
 456         uint16_t pause_time;
 457         bool support_fc_autoneg;       /* support FC autonegotiate */
 458
 459         uint16_t wanted_umv_size;
 460         uint16_t max_umv_size;
 461         uint16_t used_umv_size;
 462
 463         /* Statistics information for abnormal interrupt */
 464         struct hns3_err_msix_intr_stats abn_int_stats;
 465
 466         bool support_sfp_query;
 467
 468         struct hns3_vtag_cfg vtag_config;
 469         struct hns3_port_base_vlan_config port_base_vlan_cfg;
 470         LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
 471 };
 472
 473 struct hns3_vf {
 474         struct hns3_adapter *adapter;
 475 };
 476
 477 struct hns3_adapter {
 478         struct hns3_hw hw;
 479
 480         /* Specific for PF or VF */
 481         bool is_vf; /* false - PF, true - VF */
 482         union {
 483                 struct hns3_pf pf;
 484                 struct hns3_vf vf;
 485         };
 486 };
 487
 488 #define HNS3_DEV_SUPPORT_DCB_B                  0x0
 489
 490 #define hns3_dev_dcb_supported(hw) \
 491         hns3_get_bit((hw)->flag, HNS3_DEV_SUPPORT_DCB_B)
 492
 493 #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
 494         (&((struct hns3_adapter *)adapter)->hw)
 495 #define HNS3_DEV_PRIVATE_TO_ADAPTER(adapter) \
 496         ((struct hns3_adapter *)adapter)
 497 #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
 498         (&((struct hns3_adapter *)adapter)->pf)
 499 #define HNS3VF_DEV_PRIVATE_TO_VF(adapter) \
 500         (&((struct hns3_adapter *)adapter)->vf)
 501 #define HNS3_DEV_HW_TO_ADAPTER(hw) \
 502         container_of(hw, struct hns3_adapter, hw)
 503
 504 #define hns3_set_field(origin, mask, shift, val) \
 505         do { \
 506                 (origin) &= (~(mask)); \
 507                 (origin) |= ((val) << (shift)) & (mask); \
 508         } while (0)
 509 #define hns3_get_field(origin, mask, shift) \
 510         (((origin) & (mask)) >> (shift))
 511 #define hns3_set_bit(origin, shift, val) \
 512         hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
 513 #define hns3_get_bit(origin, shift) \
 514         hns3_get_field((origin), (0x1UL << (shift)), (shift))
 515
 516 /*
 517  * upper_32_bits - return bits 32-63 of a number
 518  * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
 519  * the "right shift count >= width of type" warning when that quantity is
 520  * 32-bits.
 521  */
 522 #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
 523
 524 /* lower_32_bits - return bits 0-31 of a number */
 525 #define lower_32_bits(n) ((uint32_t)(n))
 526
 527 #define BIT(nr) (1UL << (nr))
 528
 529 #define BITS_PER_LONG   (__SIZEOF_LONG__ * 8)
 530 #define GENMASK(h, l) \
 531         (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
 532
 533 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 534 #define rounddown(x, y) ((x) - ((x) % (y)))
 535
 536 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 537
 538 #define max_t(type, x, y) ({                    \
 539         type __max1 = (x);                      \
 540         type __max2 = (y);                      \
 541         __max1 > __max2 ? __max1 : __max2; })
 542
 543 static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
 544 {
 545         rte_write32(value, (volatile void *)((char *)base + reg));
 546 }
 547
 548 static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
 549 {
 550         return rte_read32((volatile void *)((char *)base + reg));
 551 }
 552
 553 #define hns3_write_dev(a, reg, value) \
 554         hns3_write_reg((a)->io_base, (reg), (value))
 555
 556 #define hns3_read_dev(a, reg) \
 557         hns3_read_reg((a)->io_base, (reg))
 558
 559 #define ARRAY_SIZE(x) (sizeof(x) / sizeof((x)[0]))
 560
 561 #define NEXT_ITEM_OF_ACTION(act, actions, index)                        \
 562         do {                                                            \
 563                 act = (actions) + (index);                              \
 564                 while (act->type == RTE_FLOW_ACTION_TYPE_VOID) {        \
 565                         (index)++;                                      \
 566                         act = actions + index;                          \
 567                 }                                                       \
 568         } while (0)
 569
 570 #define MSEC_PER_SEC              1000L
 571 #define USEC_PER_MSEC             1000L
 572
 573 static inline uint64_t
 574 get_timeofday_ms(void)
 575 {
 576         struct timeval tv;
 577
 578         (void)gettimeofday(&tv, NULL);
 579
 580         return (uint64_t)tv.tv_sec * MSEC_PER_SEC + tv.tv_usec / USEC_PER_MSEC;
 581 }
 582
 583 static inline uint64_t
 584 hns3_atomic_test_bit(unsigned int nr, volatile uint64_t *addr)
 585 {
 586         uint64_t res;
 587
 588         res = (__atomic_load_n(addr, __ATOMIC_RELAXED) & (1UL << nr)) != 0;
 589         return res;
 590 }
 591
 592 static inline void
 593 hns3_atomic_set_bit(unsigned int nr, volatile uint64_t *addr)
 594 {
 595         __atomic_fetch_or(addr, (1UL << nr), __ATOMIC_RELAXED);
 596 }
 597
 598 static inline void
 599 hns3_atomic_clear_bit(unsigned int nr, volatile uint64_t *addr)
 600 {
 601         __atomic_fetch_and(addr, ~(1UL << nr), __ATOMIC_RELAXED);
 602 }
 603
 604 static inline int64_t
 605 hns3_test_and_clear_bit(unsigned int nr, volatile uint64_t *addr)
 606 {
 607         uint64_t mask = (1UL << nr);
 608
 609         return __atomic_fetch_and(addr, ~mask, __ATOMIC_RELAXED) & mask;
 610 }
 611
 612 int hns3_buffer_alloc(struct hns3_hw *hw);
 613 int hns3_config_gro(struct hns3_hw *hw, bool en);
 614
 615 #endif /* _HNS3_ETHDEV_H_ */