drivers/net/hns3/hns3_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_ETHDEV_H_
   6 #define _HNS3_ETHDEV_H_
   7
   8 #include <sys/time.h>
   9 #include <rte_alarm.h>
  10
  11 #include "hns3_cmd.h"
  12 #include "hns3_rss.h"
  13 #include "hns3_fdir.h"
  14
  15 /* Vendor ID */
  16 #define PCI_VENDOR_ID_HUAWEI                    0x19e5
  17
  18 /* Device IDs */
  19 #define HNS3_DEV_ID_GE                          0xA220
  20 #define HNS3_DEV_ID_25GE                        0xA221
  21 #define HNS3_DEV_ID_25GE_RDMA                   0xA222
  22 #define HNS3_DEV_ID_50GE_RDMA                   0xA224
  23 #define HNS3_DEV_ID_100G_RDMA_MACSEC            0xA226
  24 #define HNS3_DEV_ID_100G_VF                     0xA22E
  25 #define HNS3_DEV_ID_100G_RDMA_PFC_VF            0xA22F
  26
  27 #define HNS3_UC_MACADDR_NUM             128
  28 #define HNS3_VF_UC_MACADDR_NUM          48
  29 #define HNS3_MC_MACADDR_NUM             128
  30
  31 #define HNS3_MAX_BD_SIZE                65535
  32 #define HNS3_MAX_TX_BD_PER_PKT          8
  33 #define HNS3_MAX_FRAME_LEN              9728
  34 #define HNS3_MIN_FRAME_LEN              64
  35 #define HNS3_VLAN_TAG_SIZE              4
  36 #define HNS3_DEFAULT_RX_BUF_LEN         2048
  37
  38 #define HNS3_ETH_OVERHEAD \
  39         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + HNS3_VLAN_TAG_SIZE * 2)
  40 #define HNS3_PKTLEN_TO_MTU(pktlen)      ((pktlen) - HNS3_ETH_OVERHEAD)
  41 #define HNS3_MAX_MTU    (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
  42 #define HNS3_DEFAULT_MTU                1500UL
  43 #define HNS3_DEFAULT_FRAME_LEN          (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
  44
  45 #define HNS3_4_TCS                      4
  46 #define HNS3_8_TCS                      8
  47
  48 #define HNS3_MAX_PF_NUM                 8
  49 #define HNS3_UMV_TBL_SIZE               3072
  50 #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
  51         (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
  52
  53 #define HNS3_PF_CFG_BLOCK_SIZE          32
  54 #define HNS3_PF_CFG_DESC_NUM \
  55         (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
  56
  57 #define HNS3_DEFAULT_ENABLE_PFC_NUM     0
  58
  59 #define HNS3_INTR_UNREG_FAIL_RETRY_CNT  5
  60 #define HNS3_INTR_UNREG_FAIL_DELAY_MS   500
  61
  62 #define HNS3_QUIT_RESET_CNT             10
  63 #define HNS3_QUIT_RESET_DELAY_MS        100
  64
  65 #define HNS3_POLL_RESPONE_MS            1
  66
  67 #define HNS3_MAX_USER_PRIO              8
  68 #define HNS3_PG_NUM                     4
  69 enum hns3_fc_mode {
  70         HNS3_FC_NONE,
  71         HNS3_FC_RX_PAUSE,
  72         HNS3_FC_TX_PAUSE,
  73         HNS3_FC_FULL,
  74         HNS3_FC_DEFAULT
  75 };
  76
  77 #define HNS3_SCH_MODE_SP        0
  78 #define HNS3_SCH_MODE_DWRR      1
  79 struct hns3_pg_info {
  80         uint8_t pg_id;
  81         uint8_t pg_sch_mode;  /* 0: sp; 1: dwrr */
  82         uint8_t tc_bit_map;
  83         uint32_t bw_limit;
  84         uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
  85 };
  86
  87 struct hns3_tc_info {
  88         uint8_t tc_id;
  89         uint8_t tc_sch_mode;  /* 0: sp; 1: dwrr */
  90         uint8_t pgid;
  91         uint32_t bw_limit;
  92         uint8_t up_to_tc_map; /* user priority maping on the TC */
  93 };
  94
  95 struct hns3_dcb_info {
  96         uint8_t num_tc;
  97         uint8_t num_pg;     /* It must be 1 if vNET-Base schd */
  98         uint8_t pg_dwrr[HNS3_PG_NUM];
  99         uint8_t prio_tc[HNS3_MAX_USER_PRIO];
 100         struct hns3_pg_info pg_info[HNS3_PG_NUM];
 101         struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
 102         uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
 103         uint8_t pfc_en; /* Pfc enabled or not for user priority */
 104 };
 105
 106 enum hns3_fc_status {
 107         HNS3_FC_STATUS_NONE,
 108         HNS3_FC_STATUS_MAC_PAUSE,
 109         HNS3_FC_STATUS_PFC,
 110 };
 111
 112 struct hns3_tc_queue_info {
 113         uint8_t tqp_offset;     /* TQP offset from base TQP */
 114         uint8_t tqp_count;      /* Total TQPs */
 115         uint8_t tc;             /* TC index */
 116         bool enable;            /* If this TC is enable or not */
 117 };
 118
 119 struct hns3_cfg {
 120         uint8_t vmdq_vport_num;
 121         uint8_t tc_num;
 122         uint16_t tqp_desc_num;
 123         uint16_t rx_buf_len;
 124         uint16_t rss_size_max;
 125         uint8_t phy_addr;
 126         uint8_t media_type;
 127         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 128         uint8_t default_speed;
 129         uint32_t numa_node_map;
 130         uint8_t speed_ability;
 131         uint16_t umv_space;
 132 };
 133
 134 /* mac media type */
 135 enum hns3_media_type {
 136         HNS3_MEDIA_TYPE_UNKNOWN,
 137         HNS3_MEDIA_TYPE_FIBER,
 138         HNS3_MEDIA_TYPE_COPPER,
 139         HNS3_MEDIA_TYPE_BACKPLANE,
 140         HNS3_MEDIA_TYPE_NONE,
 141 };
 142
 143 struct hns3_mac {
 144         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 145         bool default_addr_setted; /* whether default addr(mac_addr) is setted */
 146         uint8_t media_type;
 147         uint8_t phy_addr;
 148         uint8_t link_duplex  : 1; /* ETH_LINK_[HALF/FULL]_DUPLEX */
 149         uint8_t link_autoneg : 1; /* ETH_LINK_[AUTONEG/FIXED] */
 150         uint8_t link_status  : 1; /* ETH_LINK_[DOWN/UP] */
 151         uint32_t link_speed;      /* ETH_SPEED_NUM_ */
 152 };
 153
 154
 155 /* Primary process maintains driver state in main thread.
 156  *
 157  * +---------------+
 158  * | UNINITIALIZED |<-----------+
 159  * +---------------+            |
 160  *      |.eth_dev_init          |.eth_dev_uninit
 161  *      V                       |
 162  * +---------------+------------+
 163  * |  INITIALIZED  |
 164  * +---------------+<-----------<---------------+
 165  *      |.dev_configure         |               |
 166  *      V                       |failed         |
 167  * +---------------+------------+               |
 168  * |  CONFIGURING  |                            |
 169  * +---------------+----+                       |
 170  *      |success        |                       |
 171  *      |               |               +---------------+
 172  *      |               |               |    CLOSING    |
 173  *      |               |               +---------------+
 174  *      |               |                       ^
 175  *      V               |.dev_configure         |
 176  * +---------------+----+                       |.dev_close
 177  * |  CONFIGURED   |----------------------------+
 178  * +---------------+<-----------+
 179  *      |.dev_start             |
 180  *      V                       |
 181  * +---------------+            |
 182  * |   STARTING    |------------^
 183  * +---------------+ failed     |
 184  *      |success                |
 185  *      |               +---------------+
 186  *      |               |   STOPPING    |
 187  *      |               +---------------+
 188  *      |                       ^
 189  *      V                       |.dev_stop
 190  * +---------------+------------+
 191  * |    STARTED    |
 192  * +---------------+
 193  */
 194 enum hns3_adapter_state {
 195         HNS3_NIC_UNINITIALIZED = 0,
 196         HNS3_NIC_INITIALIZED,
 197         HNS3_NIC_CONFIGURING,
 198         HNS3_NIC_CONFIGURED,
 199         HNS3_NIC_STARTING,
 200         HNS3_NIC_STARTED,
 201         HNS3_NIC_STOPPING,
 202         HNS3_NIC_CLOSING,
 203         HNS3_NIC_CLOSED,
 204         HNS3_NIC_REMOVED,
 205         HNS3_NIC_NSTATES
 206 };
 207
 208 /* Reset various stages, execute in order */
 209 enum hns3_reset_stage {
 210         /* Stop query services, stop transceiver, disable MAC */
 211         RESET_STAGE_DOWN,
 212         /* Clear reset completion flags, disable send command */
 213         RESET_STAGE_PREWAIT,
 214         /* Inform IMP to start resetting */
 215         RESET_STAGE_REQ_HW_RESET,
 216         /* Waiting for hardware reset to complete */
 217         RESET_STAGE_WAIT,
 218         /* Reinitialize hardware */
 219         RESET_STAGE_DEV_INIT,
 220         /* Restore user settings and enable MAC */
 221         RESET_STAGE_RESTORE,
 222         /* Restart query services, start transceiver */
 223         RESET_STAGE_DONE,
 224         /* Not in reset state */
 225         RESET_STAGE_NONE,
 226 };
 227
 228 enum hns3_reset_level {
 229         HNS3_NONE_RESET,
 230         HNS3_VF_FUNC_RESET, /* A VF function reset */
 231         /*
 232          * All VFs under a PF perform function reset.
 233          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 234          * of the reset level and the one defined in kernel driver should be
 235          * same.
 236          */
 237         HNS3_VF_PF_FUNC_RESET = 2,
 238         /*
 239          * All VFs under a PF perform FLR reset.
 240          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 241          * of the reset level and the one defined in kernel driver should be
 242          * same.
 243          */
 244         HNS3_VF_FULL_RESET = 3,
 245         HNS3_FLR_RESET,     /* A VF perform FLR reset */
 246         /* All VFs under the rootport perform a global or IMP reset */
 247         HNS3_VF_RESET,
 248         HNS3_FUNC_RESET,    /* A PF function reset */
 249         /* All PFs under the rootport perform a global reset */
 250         HNS3_GLOBAL_RESET,
 251         HNS3_IMP_RESET,     /* All PFs under the rootport perform a IMP reset */
 252         HNS3_MAX_RESET
 253 };
 254
 255 enum hns3_wait_result {
 256         HNS3_WAIT_UNKNOWN,
 257         HNS3_WAIT_REQUEST,
 258         HNS3_WAIT_SUCCESS,
 259         HNS3_WAIT_TIMEOUT
 260 };
 261
 262 #define HNS3_RESET_SYNC_US 100000
 263
 264 struct hns3_reset_stats {
 265         uint64_t request_cnt; /* Total request reset times */
 266         uint64_t global_cnt;  /* Total GLOBAL reset times */
 267         uint64_t imp_cnt;     /* Total IMP reset times */
 268         uint64_t exec_cnt;    /* Total reset executive times */
 269         uint64_t success_cnt; /* Total reset successful times */
 270         uint64_t fail_cnt;    /* Total reset failed times */
 271         uint64_t merge_cnt;   /* Total merged in high reset times */
 272 };
 273
 274 typedef bool (*check_completion_func)(struct hns3_hw *hw);
 275
 276 struct hns3_wait_data {
 277         void *hns;
 278         uint64_t end_ms;
 279         uint64_t interval;
 280         int16_t count;
 281         enum hns3_wait_result result;
 282         check_completion_func check_completion;
 283 };
 284
 285 struct hns3_reset_ops {
 286         void (*reset_service)(void *arg);
 287         int (*stop_service)(struct hns3_adapter *hns);
 288         int (*prepare_reset)(struct hns3_adapter *hns);
 289         int (*wait_hardware_ready)(struct hns3_adapter *hns);
 290         int (*reinit_dev)(struct hns3_adapter *hns);
 291         int (*restore_conf)(struct hns3_adapter *hns);
 292         int (*start_service)(struct hns3_adapter *hns);
 293 };
 294
 295 enum hns3_schedule {
 296         SCHEDULE_NONE,
 297         SCHEDULE_PENDING,
 298         SCHEDULE_REQUESTED,
 299         SCHEDULE_DEFERRED,
 300 };
 301
 302 struct hns3_reset_data {
 303         enum hns3_reset_stage stage;
 304         rte_atomic16_t schedule;
 305         /* Reset flag, covering the entire reset process */
 306         rte_atomic16_t resetting;
 307         /* Used to disable sending cmds during reset */
 308         rte_atomic16_t disable_cmd;
 309         /* The reset level being processed */
 310         enum hns3_reset_level level;
 311         /* Reset level set, each bit represents a reset level */
 312         uint64_t pending;
 313         /* Request reset level set, from interrupt or mailbox */
 314         uint64_t request;
 315         int attempts; /* Reset failure retry */
 316         int retries;  /* Timeout failure retry in reset_post */
 317         /*
 318          * At the time of global or IMP reset, the command cannot be sent to
 319          * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
 320          * reset process, so the mbuf is required to be released after the reset
 321          * is completed.The mbuf_deferred_free is used to mark whether mbuf
 322          * needs to be released.
 323          */
 324         bool mbuf_deferred_free;
 325         struct timeval start_time;
 326         struct hns3_reset_stats stats;
 327         const struct hns3_reset_ops *ops;
 328         struct hns3_wait_data *wait_data;
 329 };
 330
 331 struct hns3_hw {
 332         struct rte_eth_dev_data *data;
 333         void *io_base;
 334         struct hns3_cmq cmq;
 335         struct hns3_mac mac;
 336         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 337         uint32_t fw_version;
 338
 339         uint16_t num_msi;
 340         uint16_t total_tqps_num;    /* total task queue pairs of this PF */
 341         uint16_t tqps_num;          /* num task queue pairs of this function */
 342         uint16_t rss_size_max;      /* HW defined max RSS task queue */
 343         uint16_t rx_buf_len;
 344         uint16_t num_tx_desc;       /* desc num of per tx queue */
 345         uint16_t num_rx_desc;       /* desc num of per rx queue */
 346
 347         struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
 348         int mc_addrs_num; /* Multicast mac addresses number */
 349
 350         /* The configuration info of RSS */
 351         struct hns3_rss_conf rss_info;
 352
 353         uint8_t num_tc;             /* Total number of enabled TCs */
 354         uint8_t hw_tc_map;
 355         enum hns3_fc_mode current_mode;
 356         enum hns3_fc_mode requested_mode;
 357         struct hns3_dcb_info dcb_info;
 358         enum hns3_fc_status current_fc_status; /* current flow control status */
 359         struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
 360         uint16_t alloc_tqps;
 361         uint16_t alloc_rss_size;    /* Queue number per TC */
 362
 363         uint32_t flag;
 364         /*
 365          * PMD setup and configuration is not thread safe. Since it is not
 366          * performance sensitive, it is better to guarantee thread-safety
 367          * and add device level lock. Adapter control operations which
 368          * change its state should acquire the lock.
 369          */
 370         rte_spinlock_t lock;
 371         enum hns3_adapter_state adapter_state;
 372         struct hns3_reset_data reset;
 373 };
 374
 375 #define HNS3_FLAG_TC_BASE_SCH_MODE              1
 376 #define HNS3_FLAG_VNET_BASE_SCH_MODE            2
 377
 378 struct hns3_err_msix_intr_stats {
 379         uint64_t mac_afifo_tnl_intr_cnt;
 380         uint64_t ppu_mpf_abnormal_intr_st2_cnt;
 381         uint64_t ssu_port_based_pf_intr_cnt;
 382         uint64_t ppp_pf_abnormal_intr_cnt;
 383         uint64_t ppu_pf_abnormal_intr_cnt;
 384 };
 385
 386 /* vlan entry information. */
 387 struct hns3_user_vlan_table {
 388         LIST_ENTRY(hns3_user_vlan_table) next;
 389         bool hd_tbl_status;
 390         uint16_t vlan_id;
 391 };
 392
 393 struct hns3_port_base_vlan_config {
 394         uint16_t state;
 395         uint16_t pvid;
 396 };
 397
 398 /* Vlan tag configuration for RX direction */
 399 struct hns3_rx_vtag_cfg {
 400         uint8_t rx_vlan_offload_en; /* Whether enable rx vlan offload */
 401         uint8_t strip_tag1_en;      /* Whether strip inner vlan tag */
 402         uint8_t strip_tag2_en;      /* Whether strip outer vlan tag */
 403         uint8_t vlan1_vlan_prionly; /* Inner VLAN Tag up to descriptor Enable */
 404         uint8_t vlan2_vlan_prionly; /* Outer VLAN Tag up to descriptor Enable */
 405 };
 406
 407 /* Vlan tag configuration for TX direction */
 408 struct hns3_tx_vtag_cfg {
 409         bool accept_tag1;           /* Whether accept tag1 packet from host */
 410         bool accept_untag1;         /* Whether accept untag1 packet from host */
 411         bool accept_tag2;
 412         bool accept_untag2;
 413         bool insert_tag1_en;        /* Whether insert inner vlan tag */
 414         bool insert_tag2_en;        /* Whether insert outer vlan tag */
 415         uint16_t default_tag1;      /* The default inner vlan tag to insert */
 416         uint16_t default_tag2;      /* The default outer vlan tag to insert */
 417 };
 418
 419 struct hns3_vtag_cfg {
 420         struct hns3_rx_vtag_cfg rx_vcfg;
 421         struct hns3_tx_vtag_cfg tx_vcfg;
 422 };
 423
 424 /* Request types for IPC. */
 425 enum hns3_mp_req_type {
 426         HNS3_MP_REQ_START_RXTX = 1,
 427         HNS3_MP_REQ_STOP_RXTX,
 428         HNS3_MP_REQ_MAX
 429 };
 430
 431 /* Pameters for IPC. */
 432 struct hns3_mp_param {
 433         enum hns3_mp_req_type type;
 434         int port_id;
 435         int result;
 436 };
 437
 438 /* Request timeout for IPC. */
 439 #define HNS3_MP_REQ_TIMEOUT_SEC 5
 440
 441 /* Key string for IPC. */
 442 #define HNS3_MP_NAME "net_hns3_mp"
 443
 444 struct hns3_pf {
 445         struct hns3_adapter *adapter;
 446         bool is_main_pf;
 447
 448         uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
 449         uint32_t tx_buf_size; /* Tx buffer size for each TC */
 450         uint32_t dv_buf_size; /* Dv buffer size for each TC */
 451
 452         uint16_t mps; /* Max packet size */
 453
 454         uint8_t tx_sch_mode;
 455         uint8_t tc_max; /* max number of tc driver supported */
 456         uint8_t local_max_tc; /* max number of local tc */
 457         uint8_t pfc_max;
 458         uint8_t prio_tc[HNS3_MAX_USER_PRIO]; /* TC indexed by prio */
 459         uint16_t pause_time;
 460         bool support_fc_autoneg;       /* support FC autonegotiate */
 461
 462         uint16_t wanted_umv_size;
 463         uint16_t max_umv_size;
 464         uint16_t used_umv_size;
 465
 466         /* Statistics information for abnormal interrupt */
 467         struct hns3_err_msix_intr_stats abn_int_stats;
 468
 469         bool support_sfp_query;
 470
 471         struct hns3_vtag_cfg vtag_config;
 472         struct hns3_port_base_vlan_config port_base_vlan_cfg;
 473         LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
 474
 475         struct hns3_fdir_info fdir; /* flow director info */
 476         LIST_HEAD(counters, hns3_flow_counter) flow_counters;
 477 };
 478
 479 struct hns3_vf {
 480         struct hns3_adapter *adapter;
 481 };
 482
 483 struct hns3_adapter {
 484         struct hns3_hw hw;
 485
 486         /* Specific for PF or VF */
 487         bool is_vf; /* false - PF, true - VF */
 488         union {
 489                 struct hns3_pf pf;
 490                 struct hns3_vf vf;
 491         };
 492 };
 493
 494 #define HNS3_DEV_SUPPORT_DCB_B                  0x0
 495
 496 #define hns3_dev_dcb_supported(hw) \
 497         hns3_get_bit((hw)->flag, HNS3_DEV_SUPPORT_DCB_B)
 498
 499 #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
 500         (&((struct hns3_adapter *)adapter)->hw)
 501 #define HNS3_DEV_PRIVATE_TO_ADAPTER(adapter) \
 502         ((struct hns3_adapter *)adapter)
 503 #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
 504         (&((struct hns3_adapter *)adapter)->pf)
 505 #define HNS3VF_DEV_PRIVATE_TO_VF(adapter) \
 506         (&((struct hns3_adapter *)adapter)->vf)
 507 #define HNS3_DEV_HW_TO_ADAPTER(hw) \
 508         container_of(hw, struct hns3_adapter, hw)
 509
 510 #define hns3_set_field(origin, mask, shift, val) \
 511         do { \
 512                 (origin) &= (~(mask)); \
 513                 (origin) |= ((val) << (shift)) & (mask); \
 514         } while (0)
 515 #define hns3_get_field(origin, mask, shift) \
 516         (((origin) & (mask)) >> (shift))
 517 #define hns3_set_bit(origin, shift, val) \
 518         hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
 519 #define hns3_get_bit(origin, shift) \
 520         hns3_get_field((origin), (0x1UL << (shift)), (shift))
 521
 522 /*
 523  * upper_32_bits - return bits 32-63 of a number
 524  * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
 525  * the "right shift count >= width of type" warning when that quantity is
 526  * 32-bits.
 527  */
 528 #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
 529
 530 /* lower_32_bits - return bits 0-31 of a number */
 531 #define lower_32_bits(n) ((uint32_t)(n))
 532
 533 #define BIT(nr) (1UL << (nr))
 534
 535 #define BITS_PER_LONG   (__SIZEOF_LONG__ * 8)
 536 #define GENMASK(h, l) \
 537         (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
 538
 539 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 540 #define rounddown(x, y) ((x) - ((x) % (y)))
 541
 542 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 543
 544 #define max_t(type, x, y) ({                    \
 545         type __max1 = (x);                      \
 546         type __max2 = (y);                      \
 547         __max1 > __max2 ? __max1 : __max2; })
 548
 549 static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
 550 {
 551         rte_write32(value, (volatile void *)((char *)base + reg));
 552 }
 553
 554 static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
 555 {
 556         return rte_read32((volatile void *)((char *)base + reg));
 557 }
 558
 559 #define hns3_write_dev(a, reg, value) \
 560         hns3_write_reg((a)->io_base, (reg), (value))
 561
 562 #define hns3_read_dev(a, reg) \
 563         hns3_read_reg((a)->io_base, (reg))
 564
 565 #define ARRAY_SIZE(x) (sizeof(x) / sizeof((x)[0]))
 566
 567 #define NEXT_ITEM_OF_ACTION(act, actions, index)                        \
 568         do {                                                            \
 569                 act = (actions) + (index);                              \
 570                 while (act->type == RTE_FLOW_ACTION_TYPE_VOID) {        \
 571                         (index)++;                                      \
 572                         act = actions + index;                          \
 573                 }                                                       \
 574         } while (0)
 575
 576 #define MSEC_PER_SEC              1000L
 577 #define USEC_PER_MSEC             1000L
 578
 579 static inline uint64_t
 580 get_timeofday_ms(void)
 581 {
 582         struct timeval tv;
 583
 584         (void)gettimeofday(&tv, NULL);
 585
 586         return (uint64_t)tv.tv_sec * MSEC_PER_SEC + tv.tv_usec / USEC_PER_MSEC;
 587 }
 588
 589 static inline uint64_t
 590 hns3_atomic_test_bit(unsigned int nr, volatile uint64_t *addr)
 591 {
 592         uint64_t res;
 593
 594         res = (__atomic_load_n(addr, __ATOMIC_RELAXED) & (1UL << nr)) != 0;
 595         return res;
 596 }
 597
 598 static inline void
 599 hns3_atomic_set_bit(unsigned int nr, volatile uint64_t *addr)
 600 {
 601         __atomic_fetch_or(addr, (1UL << nr), __ATOMIC_RELAXED);
 602 }
 603
 604 static inline void
 605 hns3_atomic_clear_bit(unsigned int nr, volatile uint64_t *addr)
 606 {
 607         __atomic_fetch_and(addr, ~(1UL << nr), __ATOMIC_RELAXED);
 608 }
 609
 610 static inline int64_t
 611 hns3_test_and_clear_bit(unsigned int nr, volatile uint64_t *addr)
 612 {
 613         uint64_t mask = (1UL << nr);
 614
 615         return __atomic_fetch_and(addr, ~mask, __ATOMIC_RELAXED) & mask;
 616 }
 617
 618 int hns3_buffer_alloc(struct hns3_hw *hw);
 619 int hns3_config_gro(struct hns3_hw *hw, bool en);
 620 int hns3_dev_filter_ctrl(struct rte_eth_dev *dev,
 621                          enum rte_filter_type filter_type,
 622                          enum rte_filter_op filter_op, void *arg);
 623
 624 #endif /* _HNS3_ETHDEV_H_ */