drivers/net/hns3/hns3_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #ifndef _HNS3_ETHDEV_H_
   6 #define _HNS3_ETHDEV_H_
   7
   8 #include <sys/time.h>
   9 #include <rte_alarm.h>
  10
  11 #include "hns3_cmd.h"
  12 #include "hns3_fdir.h"
  13
  14 /* Vendor ID */
  15 #define PCI_VENDOR_ID_HUAWEI                    0x19e5
  16
  17 /* Device IDs */
  18 #define HNS3_DEV_ID_GE                          0xA220
  19 #define HNS3_DEV_ID_25GE                        0xA221
  20 #define HNS3_DEV_ID_25GE_RDMA                   0xA222
  21 #define HNS3_DEV_ID_50GE_RDMA                   0xA224
  22 #define HNS3_DEV_ID_100G_RDMA_MACSEC            0xA226
  23 #define HNS3_DEV_ID_100G_VF                     0xA22E
  24 #define HNS3_DEV_ID_100G_RDMA_PFC_VF            0xA22F
  25
  26 #define HNS3_UC_MACADDR_NUM             128
  27 #define HNS3_VF_UC_MACADDR_NUM          48
  28 #define HNS3_MC_MACADDR_NUM             128
  29
  30 #define HNS3_MAX_BD_SIZE                65535
  31 #define HNS3_MAX_TX_BD_PER_PKT          8
  32 #define HNS3_MAX_FRAME_LEN              9728
  33 #define HNS3_MIN_FRAME_LEN              64
  34 #define HNS3_VLAN_TAG_SIZE              4
  35 #define HNS3_DEFAULT_RX_BUF_LEN         2048
  36
  37 #define HNS3_ETH_OVERHEAD \
  38         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + HNS3_VLAN_TAG_SIZE * 2)
  39 #define HNS3_PKTLEN_TO_MTU(pktlen)      ((pktlen) - HNS3_ETH_OVERHEAD)
  40 #define HNS3_MAX_MTU    (HNS3_MAX_FRAME_LEN - HNS3_ETH_OVERHEAD)
  41 #define HNS3_DEFAULT_MTU                1500UL
  42 #define HNS3_DEFAULT_FRAME_LEN          (HNS3_DEFAULT_MTU + HNS3_ETH_OVERHEAD)
  43
  44 #define HNS3_4_TCS                      4
  45 #define HNS3_8_TCS                      8
  46
  47 #define HNS3_MAX_PF_NUM                 8
  48 #define HNS3_UMV_TBL_SIZE               3072
  49 #define HNS3_DEFAULT_UMV_SPACE_PER_PF \
  50         (HNS3_UMV_TBL_SIZE / HNS3_MAX_PF_NUM)
  51
  52 #define HNS3_PF_CFG_BLOCK_SIZE          32
  53 #define HNS3_PF_CFG_DESC_NUM \
  54         (HNS3_PF_CFG_BLOCK_SIZE / HNS3_CFG_RD_LEN_BYTES)
  55
  56 #define HNS3_DEFAULT_ENABLE_PFC_NUM     0
  57
  58 #define HNS3_INTR_UNREG_FAIL_RETRY_CNT  5
  59 #define HNS3_INTR_UNREG_FAIL_DELAY_MS   500
  60
  61 #define HNS3_QUIT_RESET_CNT             10
  62 #define HNS3_QUIT_RESET_DELAY_MS        100
  63
  64 #define HNS3_POLL_RESPONE_MS            1
  65
  66 #define HNS3_MAX_USER_PRIO              8
  67 #define HNS3_PG_NUM                     4
  68 enum hns3_fc_mode {
  69         HNS3_FC_NONE,
  70         HNS3_FC_RX_PAUSE,
  71         HNS3_FC_TX_PAUSE,
  72         HNS3_FC_FULL,
  73         HNS3_FC_DEFAULT
  74 };
  75
  76 #define HNS3_SCH_MODE_SP        0
  77 #define HNS3_SCH_MODE_DWRR      1
  78 struct hns3_pg_info {
  79         uint8_t pg_id;
  80         uint8_t pg_sch_mode;  /* 0: sp; 1: dwrr */
  81         uint8_t tc_bit_map;
  82         uint32_t bw_limit;
  83         uint8_t tc_dwrr[HNS3_MAX_TC_NUM];
  84 };
  85
  86 struct hns3_tc_info {
  87         uint8_t tc_id;
  88         uint8_t tc_sch_mode;  /* 0: sp; 1: dwrr */
  89         uint8_t pgid;
  90         uint32_t bw_limit;
  91         uint8_t up_to_tc_map; /* user priority maping on the TC */
  92 };
  93
  94 struct hns3_dcb_info {
  95         uint8_t num_tc;
  96         uint8_t num_pg;     /* It must be 1 if vNET-Base schd */
  97         uint8_t pg_dwrr[HNS3_PG_NUM];
  98         uint8_t prio_tc[HNS3_MAX_USER_PRIO];
  99         struct hns3_pg_info pg_info[HNS3_PG_NUM];
 100         struct hns3_tc_info tc_info[HNS3_MAX_TC_NUM];
 101         uint8_t hw_pfc_map; /* Allow for packet drop or not on this TC */
 102         uint8_t pfc_en; /* Pfc enabled or not for user priority */
 103 };
 104
 105 enum hns3_fc_status {
 106         HNS3_FC_STATUS_NONE,
 107         HNS3_FC_STATUS_MAC_PAUSE,
 108         HNS3_FC_STATUS_PFC,
 109 };
 110
 111 struct hns3_tc_queue_info {
 112         uint8_t tqp_offset;     /* TQP offset from base TQP */
 113         uint8_t tqp_count;      /* Total TQPs */
 114         uint8_t tc;             /* TC index */
 115         bool enable;            /* If this TC is enable or not */
 116 };
 117
 118 struct hns3_cfg {
 119         uint8_t vmdq_vport_num;
 120         uint8_t tc_num;
 121         uint16_t tqp_desc_num;
 122         uint16_t rx_buf_len;
 123         uint16_t rss_size_max;
 124         uint8_t phy_addr;
 125         uint8_t media_type;
 126         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 127         uint8_t default_speed;
 128         uint32_t numa_node_map;
 129         uint8_t speed_ability;
 130         uint16_t umv_space;
 131 };
 132
 133 /* mac media type */
 134 enum hns3_media_type {
 135         HNS3_MEDIA_TYPE_UNKNOWN,
 136         HNS3_MEDIA_TYPE_FIBER,
 137         HNS3_MEDIA_TYPE_COPPER,
 138         HNS3_MEDIA_TYPE_BACKPLANE,
 139         HNS3_MEDIA_TYPE_NONE,
 140 };
 141
 142 struct hns3_mac {
 143         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 144         bool default_addr_setted; /* whether default addr(mac_addr) is setted */
 145         uint8_t media_type;
 146         uint8_t phy_addr;
 147         uint8_t link_duplex  : 1; /* ETH_LINK_[HALF/FULL]_DUPLEX */
 148         uint8_t link_autoneg : 1; /* ETH_LINK_[AUTONEG/FIXED] */
 149         uint8_t link_status  : 1; /* ETH_LINK_[DOWN/UP] */
 150         uint32_t link_speed;      /* ETH_SPEED_NUM_ */
 151 };
 152
 153
 154 /* Primary process maintains driver state in main thread.
 155  *
 156  * +---------------+
 157  * | UNINITIALIZED |<-----------+
 158  * +---------------+            |
 159  *      |.eth_dev_init          |.eth_dev_uninit
 160  *      V                       |
 161  * +---------------+------------+
 162  * |  INITIALIZED  |
 163  * +---------------+<-----------<---------------+
 164  *      |.dev_configure         |               |
 165  *      V                       |failed         |
 166  * +---------------+------------+               |
 167  * |  CONFIGURING  |                            |
 168  * +---------------+----+                       |
 169  *      |success        |                       |
 170  *      |               |               +---------------+
 171  *      |               |               |    CLOSING    |
 172  *      |               |               +---------------+
 173  *      |               |                       ^
 174  *      V               |.dev_configure         |
 175  * +---------------+----+                       |.dev_close
 176  * |  CONFIGURED   |----------------------------+
 177  * +---------------+<-----------+
 178  *      |.dev_start             |
 179  *      V                       |
 180  * +---------------+            |
 181  * |   STARTING    |------------^
 182  * +---------------+ failed     |
 183  *      |success                |
 184  *      |               +---------------+
 185  *      |               |   STOPPING    |
 186  *      |               +---------------+
 187  *      |                       ^
 188  *      V                       |.dev_stop
 189  * +---------------+------------+
 190  * |    STARTED    |
 191  * +---------------+
 192  */
 193 enum hns3_adapter_state {
 194         HNS3_NIC_UNINITIALIZED = 0,
 195         HNS3_NIC_INITIALIZED,
 196         HNS3_NIC_CONFIGURING,
 197         HNS3_NIC_CONFIGURED,
 198         HNS3_NIC_STARTING,
 199         HNS3_NIC_STARTED,
 200         HNS3_NIC_STOPPING,
 201         HNS3_NIC_CLOSING,
 202         HNS3_NIC_CLOSED,
 203         HNS3_NIC_REMOVED,
 204         HNS3_NIC_NSTATES
 205 };
 206
 207 /* Reset various stages, execute in order */
 208 enum hns3_reset_stage {
 209         /* Stop query services, stop transceiver, disable MAC */
 210         RESET_STAGE_DOWN,
 211         /* Clear reset completion flags, disable send command */
 212         RESET_STAGE_PREWAIT,
 213         /* Inform IMP to start resetting */
 214         RESET_STAGE_REQ_HW_RESET,
 215         /* Waiting for hardware reset to complete */
 216         RESET_STAGE_WAIT,
 217         /* Reinitialize hardware */
 218         RESET_STAGE_DEV_INIT,
 219         /* Restore user settings and enable MAC */
 220         RESET_STAGE_RESTORE,
 221         /* Restart query services, start transceiver */
 222         RESET_STAGE_DONE,
 223         /* Not in reset state */
 224         RESET_STAGE_NONE,
 225 };
 226
 227 enum hns3_reset_level {
 228         HNS3_NONE_RESET,
 229         HNS3_VF_FUNC_RESET, /* A VF function reset */
 230         /*
 231          * All VFs under a PF perform function reset.
 232          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 233          * of the reset level and the one defined in kernel driver should be
 234          * same.
 235          */
 236         HNS3_VF_PF_FUNC_RESET = 2,
 237         /*
 238          * All VFs under a PF perform FLR reset.
 239          * Kernel PF driver use mailbox to inform DPDK VF to do reset, the value
 240          * of the reset level and the one defined in kernel driver should be
 241          * same.
 242          */
 243         HNS3_VF_FULL_RESET = 3,
 244         HNS3_FLR_RESET,     /* A VF perform FLR reset */
 245         /* All VFs under the rootport perform a global or IMP reset */
 246         HNS3_VF_RESET,
 247         HNS3_FUNC_RESET,    /* A PF function reset */
 248         /* All PFs under the rootport perform a global reset */
 249         HNS3_GLOBAL_RESET,
 250         HNS3_IMP_RESET,     /* All PFs under the rootport perform a IMP reset */
 251         HNS3_MAX_RESET
 252 };
 253
 254 enum hns3_wait_result {
 255         HNS3_WAIT_UNKNOWN,
 256         HNS3_WAIT_REQUEST,
 257         HNS3_WAIT_SUCCESS,
 258         HNS3_WAIT_TIMEOUT
 259 };
 260
 261 #define HNS3_RESET_SYNC_US 100000
 262
 263 struct hns3_reset_stats {
 264         uint64_t request_cnt; /* Total request reset times */
 265         uint64_t global_cnt;  /* Total GLOBAL reset times */
 266         uint64_t imp_cnt;     /* Total IMP reset times */
 267         uint64_t exec_cnt;    /* Total reset executive times */
 268         uint64_t success_cnt; /* Total reset successful times */
 269         uint64_t fail_cnt;    /* Total reset failed times */
 270         uint64_t merge_cnt;   /* Total merged in high reset times */
 271 };
 272
 273 typedef bool (*check_completion_func)(struct hns3_hw *hw);
 274
 275 struct hns3_wait_data {
 276         void *hns;
 277         uint64_t end_ms;
 278         uint64_t interval;
 279         int16_t count;
 280         enum hns3_wait_result result;
 281         check_completion_func check_completion;
 282 };
 283
 284 struct hns3_reset_ops {
 285         void (*reset_service)(void *arg);
 286         int (*stop_service)(struct hns3_adapter *hns);
 287         int (*prepare_reset)(struct hns3_adapter *hns);
 288         int (*wait_hardware_ready)(struct hns3_adapter *hns);
 289         int (*reinit_dev)(struct hns3_adapter *hns);
 290         int (*restore_conf)(struct hns3_adapter *hns);
 291         int (*start_service)(struct hns3_adapter *hns);
 292 };
 293
 294 enum hns3_schedule {
 295         SCHEDULE_NONE,
 296         SCHEDULE_PENDING,
 297         SCHEDULE_REQUESTED,
 298         SCHEDULE_DEFERRED,
 299 };
 300
 301 struct hns3_reset_data {
 302         enum hns3_reset_stage stage;
 303         rte_atomic16_t schedule;
 304         /* Reset flag, covering the entire reset process */
 305         rte_atomic16_t resetting;
 306         /* Used to disable sending cmds during reset */
 307         rte_atomic16_t disable_cmd;
 308         /* The reset level being processed */
 309         enum hns3_reset_level level;
 310         /* Reset level set, each bit represents a reset level */
 311         uint64_t pending;
 312         /* Request reset level set, from interrupt or mailbox */
 313         uint64_t request;
 314         int attempts; /* Reset failure retry */
 315         int retries;  /* Timeout failure retry in reset_post */
 316         /*
 317          * At the time of global or IMP reset, the command cannot be sent to
 318          * stop the tx/rx queues. Tx/Rx queues may be access mbuf during the
 319          * reset process, so the mbuf is required to be released after the reset
 320          * is completed.The mbuf_deferred_free is used to mark whether mbuf
 321          * needs to be released.
 322          */
 323         bool mbuf_deferred_free;
 324         struct timeval start_time;
 325         struct hns3_reset_stats stats;
 326         const struct hns3_reset_ops *ops;
 327         struct hns3_wait_data *wait_data;
 328 };
 329
 330 struct hns3_hw {
 331         struct rte_eth_dev_data *data;
 332         void *io_base;
 333         struct hns3_cmq cmq;
 334         struct hns3_mac mac;
 335         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 336         uint32_t fw_version;
 337
 338         uint16_t num_msi;
 339         uint16_t total_tqps_num;    /* total task queue pairs of this PF */
 340         uint16_t tqps_num;          /* num task queue pairs of this function */
 341         uint16_t rss_size_max;      /* HW defined max RSS task queue */
 342         uint16_t rx_buf_len;
 343         uint16_t num_tx_desc;       /* desc num of per tx queue */
 344         uint16_t num_rx_desc;       /* desc num of per rx queue */
 345
 346         struct rte_ether_addr mc_addrs[HNS3_MC_MACADDR_NUM];
 347         int mc_addrs_num; /* Multicast mac addresses number */
 348
 349         uint8_t num_tc;             /* Total number of enabled TCs */
 350         uint8_t hw_tc_map;
 351         enum hns3_fc_mode current_mode;
 352         enum hns3_fc_mode requested_mode;
 353         struct hns3_dcb_info dcb_info;
 354         enum hns3_fc_status current_fc_status; /* current flow control status */
 355         struct hns3_tc_queue_info tc_queue[HNS3_MAX_TC_NUM];
 356         uint16_t alloc_tqps;
 357         uint16_t alloc_rss_size;    /* Queue number per TC */
 358
 359         uint32_t flag;
 360         /*
 361          * PMD setup and configuration is not thread safe. Since it is not
 362          * performance sensitive, it is better to guarantee thread-safety
 363          * and add device level lock. Adapter control operations which
 364          * change its state should acquire the lock.
 365          */
 366         rte_spinlock_t lock;
 367         enum hns3_adapter_state adapter_state;
 368         struct hns3_reset_data reset;
 369 };
 370
 371 #define HNS3_FLAG_TC_BASE_SCH_MODE              1
 372 #define HNS3_FLAG_VNET_BASE_SCH_MODE            2
 373
 374 struct hns3_err_msix_intr_stats {
 375         uint64_t mac_afifo_tnl_intr_cnt;
 376         uint64_t ppu_mpf_abnormal_intr_st2_cnt;
 377         uint64_t ssu_port_based_pf_intr_cnt;
 378         uint64_t ppp_pf_abnormal_intr_cnt;
 379         uint64_t ppu_pf_abnormal_intr_cnt;
 380 };
 381
 382 /* vlan entry information. */
 383 struct hns3_user_vlan_table {
 384         LIST_ENTRY(hns3_user_vlan_table) next;
 385         bool hd_tbl_status;
 386         uint16_t vlan_id;
 387 };
 388
 389 struct hns3_port_base_vlan_config {
 390         uint16_t state;
 391         uint16_t pvid;
 392 };
 393
 394 /* Vlan tag configuration for RX direction */
 395 struct hns3_rx_vtag_cfg {
 396         uint8_t rx_vlan_offload_en; /* Whether enable rx vlan offload */
 397         uint8_t strip_tag1_en;      /* Whether strip inner vlan tag */
 398         uint8_t strip_tag2_en;      /* Whether strip outer vlan tag */
 399         uint8_t vlan1_vlan_prionly; /* Inner VLAN Tag up to descriptor Enable */
 400         uint8_t vlan2_vlan_prionly; /* Outer VLAN Tag up to descriptor Enable */
 401 };
 402
 403 /* Vlan tag configuration for TX direction */
 404 struct hns3_tx_vtag_cfg {
 405         bool accept_tag1;           /* Whether accept tag1 packet from host */
 406         bool accept_untag1;         /* Whether accept untag1 packet from host */
 407         bool accept_tag2;
 408         bool accept_untag2;
 409         bool insert_tag1_en;        /* Whether insert inner vlan tag */
 410         bool insert_tag2_en;        /* Whether insert outer vlan tag */
 411         uint16_t default_tag1;      /* The default inner vlan tag to insert */
 412         uint16_t default_tag2;      /* The default outer vlan tag to insert */
 413 };
 414
 415 struct hns3_vtag_cfg {
 416         struct hns3_rx_vtag_cfg rx_vcfg;
 417         struct hns3_tx_vtag_cfg tx_vcfg;
 418 };
 419
 420 /* Request types for IPC. */
 421 enum hns3_mp_req_type {
 422         HNS3_MP_REQ_START_RXTX = 1,
 423         HNS3_MP_REQ_STOP_RXTX,
 424         HNS3_MP_REQ_MAX
 425 };
 426
 427 /* Pameters for IPC. */
 428 struct hns3_mp_param {
 429         enum hns3_mp_req_type type;
 430         int port_id;
 431         int result;
 432 };
 433
 434 /* Request timeout for IPC. */
 435 #define HNS3_MP_REQ_TIMEOUT_SEC 5
 436
 437 /* Key string for IPC. */
 438 #define HNS3_MP_NAME "net_hns3_mp"
 439
 440 struct hns3_pf {
 441         struct hns3_adapter *adapter;
 442         bool is_main_pf;
 443
 444         uint32_t pkt_buf_size; /* Total pf buf size for tx/rx */
 445         uint32_t tx_buf_size; /* Tx buffer size for each TC */
 446         uint32_t dv_buf_size; /* Dv buffer size for each TC */
 447
 448         uint16_t mps; /* Max packet size */
 449
 450         uint8_t tx_sch_mode;
 451         uint8_t tc_max; /* max number of tc driver supported */
 452         uint8_t local_max_tc; /* max number of local tc */
 453         uint8_t pfc_max;
 454         uint8_t prio_tc[HNS3_MAX_USER_PRIO]; /* TC indexed by prio */
 455         uint16_t pause_time;
 456         bool support_fc_autoneg;       /* support FC autonegotiate */
 457
 458         uint16_t wanted_umv_size;
 459         uint16_t max_umv_size;
 460         uint16_t used_umv_size;
 461
 462         /* Statistics information for abnormal interrupt */
 463         struct hns3_err_msix_intr_stats abn_int_stats;
 464
 465         bool support_sfp_query;
 466
 467         struct hns3_vtag_cfg vtag_config;
 468         struct hns3_port_base_vlan_config port_base_vlan_cfg;
 469         LIST_HEAD(vlan_tbl, hns3_user_vlan_table) vlan_list;
 470
 471         struct hns3_fdir_info fdir; /* flow director info */
 472         LIST_HEAD(counters, hns3_flow_counter) flow_counters;
 473 };
 474
 475 struct hns3_vf {
 476         struct hns3_adapter *adapter;
 477 };
 478
 479 struct hns3_adapter {
 480         struct hns3_hw hw;
 481
 482         /* Specific for PF or VF */
 483         bool is_vf; /* false - PF, true - VF */
 484         union {
 485                 struct hns3_pf pf;
 486                 struct hns3_vf vf;
 487         };
 488 };
 489
 490 #define HNS3_DEV_SUPPORT_DCB_B                  0x0
 491
 492 #define hns3_dev_dcb_supported(hw) \
 493         hns3_get_bit((hw)->flag, HNS3_DEV_SUPPORT_DCB_B)
 494
 495 #define HNS3_DEV_PRIVATE_TO_HW(adapter) \
 496         (&((struct hns3_adapter *)adapter)->hw)
 497 #define HNS3_DEV_PRIVATE_TO_ADAPTER(adapter) \
 498         ((struct hns3_adapter *)adapter)
 499 #define HNS3_DEV_PRIVATE_TO_PF(adapter) \
 500         (&((struct hns3_adapter *)adapter)->pf)
 501 #define HNS3VF_DEV_PRIVATE_TO_VF(adapter) \
 502         (&((struct hns3_adapter *)adapter)->vf)
 503 #define HNS3_DEV_HW_TO_ADAPTER(hw) \
 504         container_of(hw, struct hns3_adapter, hw)
 505
 506 #define hns3_set_field(origin, mask, shift, val) \
 507         do { \
 508                 (origin) &= (~(mask)); \
 509                 (origin) |= ((val) << (shift)) & (mask); \
 510         } while (0)
 511 #define hns3_get_field(origin, mask, shift) \
 512         (((origin) & (mask)) >> (shift))
 513 #define hns3_set_bit(origin, shift, val) \
 514         hns3_set_field((origin), (0x1UL << (shift)), (shift), (val))
 515 #define hns3_get_bit(origin, shift) \
 516         hns3_get_field((origin), (0x1UL << (shift)), (shift))
 517
 518 /*
 519  * upper_32_bits - return bits 32-63 of a number
 520  * A basic shift-right of a 64- or 32-bit quantity. Use this to suppress
 521  * the "right shift count >= width of type" warning when that quantity is
 522  * 32-bits.
 523  */
 524 #define upper_32_bits(n) ((uint32_t)(((n) >> 16) >> 16))
 525
 526 /* lower_32_bits - return bits 0-31 of a number */
 527 #define lower_32_bits(n) ((uint32_t)(n))
 528
 529 #define BIT(nr) (1UL << (nr))
 530
 531 #define BITS_PER_LONG   (__SIZEOF_LONG__ * 8)
 532 #define GENMASK(h, l) \
 533         (((~0UL) << (l)) & (~0UL >> (BITS_PER_LONG - 1 - (h))))
 534
 535 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 536 #define rounddown(x, y) ((x) - ((x) % (y)))
 537
 538 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 539
 540 #define max_t(type, x, y) ({                    \
 541         type __max1 = (x);                      \
 542         type __max2 = (y);                      \
 543         __max1 > __max2 ? __max1 : __max2; })
 544
 545 static inline void hns3_write_reg(void *base, uint32_t reg, uint32_t value)
 546 {
 547         rte_write32(value, (volatile void *)((char *)base + reg));
 548 }
 549
 550 static inline uint32_t hns3_read_reg(void *base, uint32_t reg)
 551 {
 552         return rte_read32((volatile void *)((char *)base + reg));
 553 }
 554
 555 #define hns3_write_dev(a, reg, value) \
 556         hns3_write_reg((a)->io_base, (reg), (value))
 557
 558 #define hns3_read_dev(a, reg) \
 559         hns3_read_reg((a)->io_base, (reg))
 560
 561 #define ARRAY_SIZE(x) (sizeof(x) / sizeof((x)[0]))
 562
 563 #define NEXT_ITEM_OF_ACTION(act, actions, index)                        \
 564         do {                                                            \
 565                 act = (actions) + (index);                              \
 566                 while (act->type == RTE_FLOW_ACTION_TYPE_VOID) {        \
 567                         (index)++;                                      \
 568                         act = actions + index;                          \
 569                 }                                                       \
 570         } while (0)
 571
 572 #define MSEC_PER_SEC              1000L
 573 #define USEC_PER_MSEC             1000L
 574
 575 static inline uint64_t
 576 get_timeofday_ms(void)
 577 {
 578         struct timeval tv;
 579
 580         (void)gettimeofday(&tv, NULL);
 581
 582         return (uint64_t)tv.tv_sec * MSEC_PER_SEC + tv.tv_usec / USEC_PER_MSEC;
 583 }
 584
 585 static inline uint64_t
 586 hns3_atomic_test_bit(unsigned int nr, volatile uint64_t *addr)
 587 {
 588         uint64_t res;
 589
 590         res = (__atomic_load_n(addr, __ATOMIC_RELAXED) & (1UL << nr)) != 0;
 591         return res;
 592 }
 593
 594 static inline void
 595 hns3_atomic_set_bit(unsigned int nr, volatile uint64_t *addr)
 596 {
 597         __atomic_fetch_or(addr, (1UL << nr), __ATOMIC_RELAXED);
 598 }
 599
 600 static inline void
 601 hns3_atomic_clear_bit(unsigned int nr, volatile uint64_t *addr)
 602 {
 603         __atomic_fetch_and(addr, ~(1UL << nr), __ATOMIC_RELAXED);
 604 }
 605
 606 static inline int64_t
 607 hns3_test_and_clear_bit(unsigned int nr, volatile uint64_t *addr)
 608 {
 609         uint64_t mask = (1UL << nr);
 610
 611         return __atomic_fetch_and(addr, ~mask, __ATOMIC_RELAXED) & mask;
 612 }
 613
 614 int hns3_buffer_alloc(struct hns3_hw *hw);
 615 int hns3_config_gro(struct hns3_hw *hw, bool en);
 616 int hns3_dev_filter_ctrl(struct rte_eth_dev *dev,
 617                          enum rte_filter_type filter_type,
 618                          enum rte_filter_op filter_op, void *arg);
 619
 620 #endif /* _HNS3_ETHDEV_H_ */